KR20200045102A - Display device comprising thin film trnasistors overlaped each other - Google Patents

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KR20200045102A
KR20200045102A KR1020180125691A KR20180125691A KR20200045102A KR 20200045102 A KR20200045102 A KR 20200045102A KR 1020180125691 A KR1020180125691 A KR 1020180125691A KR 20180125691 A KR20180125691 A KR 20180125691A KR 20200045102 A KR20200045102 A KR 20200045102A
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gate
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박용석
유재용
신성수
최소희
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엘지디스플레이 주식회사
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Abstract

One embodiment of the present invention provides a display device which comprises a substrate and a plurality of pixels disposed on the substrate. The pixels comprise a pixel driving part on the substrate and a display element in connection with the pixel driving part. The pixel driving part comprises a first thin film transistor, a second thin film transistor overlapping the first thin film transistor, and a shield electrode disposed between the first thin film transistor and the second thin film transistor. According to the present invention, interference between the thin film transistors can be prevented.

Description

중첩된 박막 트랜지스터들을 포함하는 표시장치{DISPLAY DEVICE COMPRISING THIN FILM TRNASISTORS OVERLAPED EACH OTHER}DISPLAY DEVICE COMPRISING THIN FILM TRNASISTORS OVERLAPED EACH OTHER}

본 발명은 박막 트랜지스터를 포함하는 표시장치에 관한 것으로, 서로 중첩되어 배치된 박막 트랜지스터들을 포함하는 표시장치에 관한 것이다.The present invention relates to a display device including a thin film transistor, and to a display device including thin film transistors disposed to overlap each other.

박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판(210) 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자 또는 구동 소자로 널리 이용되고 있다.Since a thin film transistor can be manufactured on a glass substrate or a plastic substrate 210, a switching device of a display device such as a liquid crystal display device or an organic light emitting device. Or it is widely used as a driving element.

박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.The thin film transistor is based on a material constituting the active layer, an amorphous silicon thin film transistor in which amorphous silicon is used as the active layer, a polycrystalline silicon thin film transistor in which polycrystalline silicon is used as the active layer, and an oxide semiconductor is used as the active layer. It can be classified as an oxide semiconductor thin film transistor.

짧은 시간에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 비정질 실리콘 박막 트랜지스터(a-Si TFT)는 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점을 가지고 있다. 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에, 비정질 실리콘 박막 트랜지스터는 능동 매트릭스 유기 발광소자(AMOLED) 등에는사용이 제한되는 단점을 가지고 있다.Amorphous silicon is deposited in a short time to form an active layer, so the amorphous silicon thin film transistor (a-Si TFT) has an advantage of short manufacturing process time and low production cost. On the other hand, since the mobility is low and the current driving capability is not good and the threshold voltage is changed, the use of the amorphous silicon thin film transistor is limited to active matrix organic light emitting devices (AMOLED).

다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터는 전자 이동도가 높고 안정성이 뛰어나며, 두께가 얇고 고해상도를 구현할 수 있을 뿐 아니라 전력효율이 높다는 장점을 가지고 있다. 이러한 다결정 실리콘 박막 트랜지스터로, 저온실리콘다결정화(Low Temperature Poly Silicon, LTPS) 박막 트랜지스터, 또는 폴리실리콘 박막 트랜지스터가 있다. 그러나, 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화가 이루어져야 한다. 따라서, 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.A polycrystalline silicon thin film transistor (poly-Si TFT) is made by amorphous silicon being crystallized after deposition of amorphous silicon. The polycrystalline silicon thin film transistor has advantages of high electron mobility, high stability, thin thickness, high resolution, and high power efficiency. As such a polycrystalline silicon thin film transistor, there is a low temperature polysilicon (LTPS) thin film transistor, or a polysilicon thin film transistor. However, in the process of manufacturing a polycrystalline silicon thin film transistor, a process in which amorphous silicon is crystallized is required, so the number of processes increases, manufacturing cost increases, and crystallization must be performed at a high process temperature. Therefore, polycrystalline silicon thin film transistors have difficulty in being applied to large area devices. In addition, due to the polycrystalline properties, it is difficult to secure uniformity of the polycrystalline silicon thin film transistor.

높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 갖는 산화물반도체 박막 트랜지스터(Oxide semiconductor TFT)는 원하는 물성을 용이하게 얻을 수 있다는 장점을 가지고 있다. 또한, 산화물 반도체 박막 트랜지스터의 제조 과정에서 비교적낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있기 때문에 제조비용이 저렴하다. 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물 반도체 박막 트랜지스터는 다결정 실리콘 박막 트랜지스터에 비하여 안정성과 전자 이동도가 떨어지는 단점이 있다.An oxide semiconductor TFT having a high mobility and a large resistance change according to oxygen content has an advantage of easily obtaining desired physical properties. In addition, since the oxide constituting the active layer can be formed at a relatively low temperature in the manufacturing process of the oxide semiconductor thin film transistor, manufacturing cost is low. Because of the nature of the oxide, since the oxide semiconductor is transparent, it is also advantageous to realize a transparent display. However, oxide semiconductor thin film transistors have disadvantages in that stability and electron mobility are inferior to polycrystalline silicon thin film transistors.

따라서, 산화물 반도체 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터의 단점을 보완하고, 각각의 장점을 최대한 활용하고자 하는 연구가 진행되고 있다. Accordingly, research is being made to compensate for the disadvantages of the oxide semiconductor thin film transistor and the polycrystalline silicon thin film transistor, and to make the most of each advantage.

한편, 최근 표시장치가 고품질 및 고해상도화고 있으며, 표시장치에 박막 트랜지스터가 고집적도화 되고 있다. 그 결과, 한정된 영역에 많은 수의 박막 트랜지스터가 배치되어, 박막 트랜지스터의 과밀현상이 발생하고, 커패시터 영역이 충분히 확보되지 않는 문제점이 발생된다. 따라서, 표시장치에서 박막 트랜지스터의 과밀현상을 해소하는 것이 필요하다. On the other hand, recently, display devices are becoming high-quality and high-resolution, and thin-film transistors are becoming highly integrated in display devices. As a result, a large number of thin film transistors are disposed in a limited area, resulting in overcrowding of the thin film transistor, and a problem that the capacitor area is not sufficiently secured. Therefore, it is necessary to eliminate the overcrowding phenomenon of the thin film transistor in the display device.

본 발명의 일 실시예는, 복수의 박막 트랜지스터가 상하로 중첩 배치됨으로써, 박막 트랜지스터의 과밀 현상을 방지되고 커패시터 영역을 확보할 수 있는 표시장치를 제공하고자 한다.An exemplary embodiment of the present invention is to provide a display device capable of preventing overcrowding of a thin film transistor and securing a capacitor region by overlapping a plurality of thin film transistors.

본 발명의 일 실시예는, 복수의 박막 트랜지스터가 상하로 중첩 배치됨에도, 박막 트랜지스터간의 간섭이 방지될 수 있는 표시장치를 제공하고자 한다.An exemplary embodiment of the present invention is to provide a display device capable of preventing interference between thin film transistors even though a plurality of thin film transistors are vertically disposed.

본 발명의 다른 일 실시예는, 산화물 반도체 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터가 함께 사용되는 표시장치를 제공하고자 한다.Another embodiment of the present invention is to provide a display device in which an oxide semiconductor thin film transistor and a polycrystalline silicon thin film transistor are used together.

본 발명의 또 다른 일 실시예는, 쉬프트 레지스트에는 다결정 실리콘 박막 트랜지스터가 사용되고, 화소에는 산화물 반도체 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터가 함께 사용된 표시장치를 제공하고자 한다.Another embodiment of the present invention is to provide a display device in which a polycrystalline silicon thin film transistor is used for the shift resist and an oxide semiconductor thin film transistor and a polycrystalline silicon thin film transistor are used for the pixels.

전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판 및 상기 기판 상에 배치된 복수의 화소를 포함하며, 상기 화소는 상기 기판 상의 화소 구동부 및 상기 화소 구동부와 연결된 표시 소자를 포함하고, 상기 화소 구동부는 제1 박막 트랜지스터, 상기 제1 박막 트랜지스터와 중첩하는 제2 박막 트랜지스터 및 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 사이에 배치된 쉴드 전극을 포함하는, 표시장치를 제공한다.An embodiment of the present invention for achieving the above technical problem includes a substrate and a plurality of pixels disposed on the substrate, wherein the pixel includes a pixel driver on the substrate and a display element connected to the pixel driver , The pixel driver includes a first thin film transistor, a second thin film transistor overlapping the first thin film transistor, and a shield electrode disposed between the first thin film transistor and the second thin film transistor.

상기 제1 박막 트랜지스터는 제1 반도체층 및 상기 제1 반도체층과 중첩하는 제1 게이트 전극을 포함하고, 상기 제2 박막 트랜지스터는 제2 반도체층 및 상기 제2 반도체층과 중첩하는 제2 게이트 전극을 포함하고, 상기 제1 반도체층은 다결정 실리콘 반도체층이고, 상기 제2 반도체층은 산화물 반도체층이다. The first thin film transistor includes a first semiconductor layer and a first gate electrode overlapping the first semiconductor layer, and the second thin film transistor is a second semiconductor layer and a second gate electrode overlapping the second semiconductor layer. The first semiconductor layer is a polycrystalline silicon semiconductor layer, and the second semiconductor layer is an oxide semiconductor layer.

상기 쉴드 전극은 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 중첩한다. The shield electrode overlaps the first gate electrode and the second gate electrode.

상기 쉴드 전극의 면적은 상기 제1 게이트 전극 면적 및 상기 제2 게이트 전극의 면적보다 크다. The area of the shield electrode is larger than the area of the first gate electrode and the second gate electrode.

상기 쉴드 전극은, 평면 상으로, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 완전히 커버한다. The shield electrode completely covers the first gate electrode and the second gate electrode on a plane.

상기 제1 반도체층은 제1 채널부, 제1 소스 영역 및 제1 드레인 영역을 포함하며, 상기 쉴드 전극은, 평면 상으로, 상기 제1 채널부를 완전히 커버한다.The first semiconductor layer includes a first channel portion, a first source region, and a first drain region, and the shield electrode completely covers the first channel portion in a plane.

상기 제2 반도체층은, 제2 채널부, 제2 소스 영역 및 제2 드레인 영역을 포함하며, 평면도를 기준으로, 상기 쉴드 전극은 상기 제2 채널부를 완전히 커버한다. The second semiconductor layer includes a second channel portion, a second source region, and a second drain region, and based on a plan view, the shield electrode completely covers the second channel portion.

상기 제1 게이트 전극과 상기 제2 반도체층 사이의 거리는 700nm 이상이다. The distance between the first gate electrode and the second semiconductor layer is 700 nm or more.

상기 기판과 상기 제2 박막 트랜지스터 사이에 상기 제1 박막 트랜지스터가 배치된다, The first thin film transistor is disposed between the substrate and the second thin film transistor,

상기 표시장치는 상기 화소로 인가되는 데이터 전압을 제공하는 데이터 라인을 포함하며, 상기 제1 박막 트랜지스터는 상기 데이터 전압의 인가를 제어하는 스위칭 트랜지스터이다.The display device includes a data line that provides a data voltage applied to the pixel, and the first thin film transistor is a switching transistor that controls the application of the data voltage.

상기 표시장치는 상기 화소로 인가되는 레퍼런스 전압을 제공하는 레퍼런스 전압 라인을 포함하며, 상기 제2 박막 트랜지스터는 상기 레퍼런스 전압의 인가를 제어하는 레퍼런스 트랜지스터이다.The display device includes a reference voltage line that provides a reference voltage applied to the pixel, and the second thin film transistor is a reference transistor that controls application of the reference voltage.

상기 쉴드 전극은 상기 레퍼런스 전압 라인에 연결된다.The shield electrode is connected to the reference voltage line.

상기 표시장치는 상기 화소로 인가되는 초기화 전압을 제공하는 초기화 전압 라인을 포함하며, 상기 제2 박막 트랜지스터는 상기 초기화 전압의 인가를 제어하는 초기화 트랜지스터이다. The display device includes an initialization voltage line that provides an initialization voltage applied to the pixel, and the second thin film transistor is an initialization transistor that controls application of the initialization voltage.

상기 쉴드 전극은 상기 초기화 전압 라인에 연결된다. The shield electrode is connected to the initialization voltage line.

상기 표시장치는, 상기 기판 상에 배치되며 상기 화소와 연결된 쉬프트 레지스터를 더 포함하며, 상기 쉬프트 레지스트는 게이트 라인을 통해 상기 화소와 연결된 스테이지를 포함하고, 상기 스테이지는 적어도 하나의 스테이지 박막 트랜지스터를 포함하며, 상기 스테이지 박막 트랜지스터는 상기 제1 박막 트랜지스터와 동일한 층에 배치된다. The display device further includes a shift resistor disposed on the substrate and connected to the pixel, the shift resist includes a stage connected to the pixel through a gate line, and the stage includes at least one stage thin film transistor. The stage thin film transistor is disposed on the same layer as the first thin film transistor.

상기 스테이지 박막 트랜지스터는 다결정 실리콘 반도체층을 포함한다. The stage thin film transistor includes a polycrystalline silicon semiconductor layer.

본 발명의 일 실시예에 따르면, 표시장치에서 복수의 박막 트랜지스터가 서로 중첩하여 배치되기 때문에 박막 트랜지스터의 과밀 현상이 방지되고, 커패시터 영역이 확보될 수 있다. 또한, 충첩하여 배치된 박막 트랜지스터들 사이에 쉴드 전극이 배치되기 때문에, 박막 트랜지스터들 사이의 간섭이 방지될 수 있다.According to an embodiment of the present invention, since a plurality of thin film transistors are disposed to overlap each other in the display device, over-thinning of the thin film transistors may be prevented and a capacitor region may be secured. In addition, since a shield electrode is disposed between the thin film transistors that are arranged to be packed, interference between the thin film transistors can be prevented.

본 발명의 다른 일 실시예에 따르면, 산화물 반도체 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터가 함께 사용되어, 산화물 반도체 박막 트랜지스터와 다결정 실리콘 박막 트랜지스터 각각의 단점이 보완되고, 장점을 활용할 수 있다.According to another embodiment of the present invention, the oxide semiconductor thin film transistor and the polycrystalline silicon thin film transistor are used together, so that the disadvantages of each of the oxide semiconductor thin film transistor and the polycrystalline silicon thin film transistor are compensated, and advantages can be utilized.

위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition to the above-mentioned effects, other features and advantages of the present invention are described below, or will be clearly understood by those skilled in the art from the description and description.

도 1은 본 발명의 일 실시예에 따른 표시장치의 개략도이다.
도 2는 쉬프트 레지스트에 대한 개략도이다.
도 3은 도 2의 쉬프트 레지스트에 구비된 스테이지에 대한 회로도이다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터들의 배치에 대한 개략적인 단면도이다.
도 5은 도 1의 어느 한 화소에 대한 회로도이다.
도 6은 도 5의 화소에 대한 평면도이다.
도 7은 도 6의 I-I'를 따라 자른 단면도이다.
도 8은 비교예 따른 화소에 대한 평면도이다.
도 9는 도 8의 II-II'를 따라 자른 단면도이다.
도 10은 도 9의 제2 박막 트랜지스터에 대한 전압-전류 그래프이다.
도 11은 다른 비교예 따른 화소에 대한 평면도이다.
도 12는 본 발명의 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치의 어느 한 화소에 대한 회로도이다.1 is a schematic diagram of a display device according to an exemplary embodiment of the present invention.
2 is a schematic diagram of the shift resist.
3 is a circuit diagram of a stage provided in the shift resist of FIG. 2.
4 is a schematic cross-sectional view of an arrangement of thin film transistors according to an embodiment of the present invention.
5 is a circuit diagram of one pixel of FIG. 1.
6 is a plan view of the pixel of FIG. 5.
7 is a cross-sectional view taken along line I-I 'of FIG. 6.
8 is a plan view of a pixel according to a comparative example.
9 is a cross-sectional view taken along line II-II 'of FIG. 8.
10 is a voltage-current graph of the second thin film transistor of FIG. 9.
11 is a plan view of a pixel according to another comparative example.
12 is a circuit diagram of one pixel of a display device according to another exemplary embodiment of the present invention.
13 is a circuit diagram of one pixel of a display device according to another exemplary embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이다. 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention, and methods for achieving them will be clarified with reference to embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only the present embodiments allow the disclosure of the present invention to be complete, and common knowledge in the art to which the present invention pertains. It is provided to inform the person who has the scope of the invention. The invention is only defined by the scope of the claims.

본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다. Since the shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for describing the embodiments of the present invention are exemplary, the present invention is not limited to the details shown in the drawings. Throughout the specification, the same components may be referred to by the same reference numerals. In addition, in describing the present invention, when it is determined that detailed descriptions of related well-known technologies may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다. When 'include', 'have', 'consist of' and the like mentioned in this specification are used, other parts may be added unless the expression '~ man' is used. If a component is expressed in singular, plural is included unless otherwise specified.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In analyzing the components, it is interpreted as including the error range even if there is no explicit description.

예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.For example, when the positional relationship between two parts is described as '~ top', '~ upper', '~ bottom', or 'next to', the expression 'right' or 'direct' is used Unless otherwise, one or more other parts may be located between the two parts.

공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.The spatially relative terms "below, beneath", "lower", "above", "upper", etc. are one element or component as shown in the figure. And other devices or components. The spatially relative terms should be understood as terms including different directions of the device in use or operation in addition to the directions shown in the drawings. For example, if the device shown in the figure is turned over, a device described as "below" or "beneath" the other device may be placed "above" the other device. Thus, the exemplary term “below” can include both the directions below and above. Likewise, the exemplary terms “top” or “top” can include both the top and bottom directions.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a time relationship, for example, 'after', 'following', '~ after', '~ before', etc., when the temporal sequential relationship is described, 'right' or 'direct' It may also include cases that are not continuous unless the expression is used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.The first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are only used to distinguish one component from another component. Accordingly, the first component mentioned below may be the second component within the technical spirit of the present invention.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. It should be understood that the term “at least one” includes all possible combinations from one or more related items. For example, the meaning of "at least one of the first item, the second item, and the third item" means 2 of the first item, second item, or third item, as well as the first item, second item, and third item, respectively. It can mean any combination of items that can be presented from more than one dog.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.Each of the features of the various embodiments of the present invention may be partially or wholly combined with or combined with each other, technically various interlocking and driving may be possible, and each of the embodiments may be independently implemented with respect to each other or may be implemented together in an associative relationship. It might be.

본 발명의 실시예들을 설명하는 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.In adding reference numerals to components of each drawing describing embodiments of the present invention, the same components may have the same reference numerals as possible even though they are displayed on different drawings.

본 발명의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별한 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시에에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.In embodiments of the present invention, the source electrode and the drain electrode are merely distinguished for convenience of description, and the source electrode and the drain electrode may be interchanged. The source electrode can be a drain electrode, and the drain electrode can be a source electrode. Further, the source electrode in one embodiment may be a drain electrode in another embodiment, and the drain electrode in one embodiment may be a source electrode in another embodiment.

본 발명의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.In some embodiments of the present invention, for convenience of description, a source region and a source electrode are distinguished, and a drain region and a drain electrode are distinguished, but embodiments of the present invention are not limited thereto. The source region can be a source electrode, and the drain region can be a drain electrode. Further, the source region may be a drain electrode, or the drain region may be a source electrode.

도 1은 본 발명의 일 실시예에 따른 표시장치(100)의 개략도이다.1 is a schematic diagram of a display device 100 according to an exemplary embodiment of the present invention.

본 발명의 일 실시예에 따른 표시장치(100)는, 도 1에 도시된 바와 같이, 표시 패널(110), 게이트 드라이버(120), 데이터 드라이버(130) 및 제어부(140)를 포함한다.The display device 100 according to an exemplary embodiment of the present invention includes a display panel 110, a gate driver 120, a data driver 130, and a control unit 140 as illustrated in FIG. 1.

표시 패널(110)은 게이트 라인(GL)들, 데이터 라인(DL)들 및 게이트 라인(GL)들과 데이터 라인(DL)들의 교차 영역에 배치된 화소(P)를 포함한다. 화소(P)는, 표시 소자(710) 및 표시 소자(710)를 구동하기 화소 구동부(PDC)를 포함한다. 화소(P)의 구동에 의해 표시 패널(110)에 영상이 표시된다 The display panel 110 includes gate lines GL, data lines DL, and pixels P disposed in the crossing area of the gate lines GL and the data lines DL. The pixel P includes a display element 710 and a pixel driver PDC for driving the display element 710. An image is displayed on the display panel 110 by driving the pixel P.

제어부(140)는 게이트 드라이버(120)와 데이터 드라이버(130)를 제어한다. The control unit 140 controls the gate driver 120 and the data driver 130.

제어부(140)는 외부 시스템(미도시)으로부터 공급되는 수직/수평 동기신호(V, H)와 클럭 신호를 이용하여, 게이트 드라이버(120)를 제어하기 위한 게이트 제어신호(GCS)와 데이터 드라이버(130)를 제어하기 위한 데이터 제어신호(DCS)를 출력한다. 또한, 제어부(140)는 외부 시스템으로부터 입력되는 입력영상데이터를 샘플링한 후 이를 재정렬하여, 재정렬된 디지털 영상데이터(RGB)를 데이터 드라이버(130)에 공급한다. The control unit 140 uses a vertical / horizontal synchronization signal (V, H) and a clock signal supplied from an external system (not shown), and a gate control signal GCS and a data driver for controlling the gate driver 120 ( 130) to output a data control signal (DCS) for controlling. In addition, the control unit 140 samples the input image data input from the external system, rearranges it, and supplies the rearranged digital image data (RGB) to the data driver 130.

게이트 제어신호(GCS)는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 포함한다. 또한, 게이트 제어신호(GCS)에는 쉬프트 레지스터(150)를 제어하기 위한 제어신호들이 포함될 수 있다.The gate control signal GCS includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable signal GOE, a start signal Vst, and a gate clock GCLK. In addition, control signals for controlling the shift register 150 may be included in the gate control signal GCS.

데이터 제어신호(DCS)는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등을 포함한다. The data control signal DCS includes a source start pulse SSP, a source shift clock signal SSC, a source output enable signal SOE, and a polarity control signal POL.

데이터 드라이버(130)는 표시 패널(110)의 데이터 라인(DL)들로 데이터 전압을 공급한다. 구체적으로, 데이터 드라이버(130)는 제어부(140)로부터 입력된 영상데이터(RGB)를 아날로그 데이터 전압으로 변환하여, 게이트 라인(GL)에 게이트 펄스가 공급되는 1수평기간마다 1수평라인분의 데이터 전압을 데이터 라인(DL)들에 공급한다. The data driver 130 supplies data voltages to the data lines DL of the display panel 110. Specifically, the data driver 130 converts the image data RGB input from the control unit 140 into an analog data voltage, and thus, data for one horizontal line for each horizontal period during which a gate pulse is supplied to the gate line GL. The voltage is supplied to the data lines DL.

게이트 드라이버(120)는 쉬프트 레지스터(150)를 포함한다. The gate driver 120 includes a shift register 150.

쉬프트 레지스터(150)는, 제어부(140)로부터 전송된 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등을 이용하여, 1 프레임 동안 게이트 라인(GL)들에 게이트 펄스(GP)를 순차적으로 공급한다. 여기서, 1 프레임이란, 표시 패널(110)을 통해 하나의 이미지가 출력되는 기간을 말한다. The shift register 150 sequentially supplies the gate pulse GP to the gate lines GL for one frame using the start signal Vst and the gate clock GCLK transmitted from the control unit 140. . Here, one frame refers to a period during which one image is output through the display panel 110.

게이트 펄스(GP)는, 화소(P)에 형성되어 있는 스위칭 소자(박막 트랜지스터)를 턴온시킬 수 있는 턴온 전압을 가지고 있다. The gate pulse GP has a turn-on voltage capable of turning on a switching element (thin film transistor) formed in the pixel P.

또한, 쉬프트 레지스터(150)는, 1 프레임 중, 게이트 펄스(GP)가 공급되지 않는 나머지 기간 동안에는, 게이트 라인(GL)에, 스위칭 소자를 턴오프시킬 수 있는 게이트 오프 신호(Goff)를 공급한다. 이하, 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 총칭하여 스캔신호(SS)라 한다. In addition, the shift register 150 supplies a gate-off signal Goff capable of turning off the switching element to the gate line GL during one remaining period during which one gate pulse GP is not supplied. . Hereinafter, the gate pulse GP and the gate off signal Goff are collectively referred to as a scan signal SS.

본 발명의 일 실시예에 따르면, 게이트 드라이버(120)는 표시 패널(110)에 실장될 수 있다. 이와 같이, 게이트 드라이버(120)가 표시 패널(110)에 직접 실장되어 있는 구조를 게이트 인 패널(Gate In Panel: GIP) 구조라고 한다. 이 경우, 게이트 드라이버(120)를 제어하기 위한 게이트 제어신호(GCS)에는 스타트 신호(Vst) 및 게이트 클럭(GCLK) 등이 포함될 수 있다. According to an embodiment of the present invention, the gate driver 120 may be mounted on the display panel 110. As described above, a structure in which the gate driver 120 is directly mounted on the display panel 110 is referred to as a gate in panel (GIP) structure. In this case, the gate control signal GCS for controlling the gate driver 120 may include a start signal Vst and a gate clock GCLK.

도 2는 쉬프트 레지스트(150)에 대한 개략도이고, 도 3은 도 2의 쉬프트 레지스트(150)에 구비된 스테이지(151)에 대한 회로도이다.2 is a schematic diagram of the shift resist 150, and FIG. 3 is a circuit diagram of the stage 151 provided in the shift resist 150 of FIG. 2.

본 발명의 일 실시예에 따른 쉬프트 레지스터(150)는, 도 2에 도시된바와 같이, g개의 스테이지(151)들(ST1 내지 STg)을 포함한다. The shift register 150 according to an embodiment of the present invention includes g stages 151 (ST1 to STg), as shown in FIG. 2.

쉬프트 레지스터(150)는, 하나의 게이트 라인(GL)을 통해, 하나의 스캔신호(SS)를 하나의 게이트 라인(GL)과 연결되어 있는 화소(P)들로 전송한다. 스테이지(151)들 각각은 하나의 게이트 라인(GL)과 연결되어 있다. 따라서, 표시 패널(110)에, g개의 게이트 라인(GL)들이 형성되어 있는 경우, 쉬프트 레지스터(150)는 g개의 스테이지(151)들(ST1 내지 STg)을 포함하며, g개의 스캔신호(SS1 내지 SSg)를 생성한다.The shift register 150 transmits one scan signal SS to the pixels P connected to one gate line GL through one gate line GL. Each of the stages 151 is connected to one gate line GL. Accordingly, when g gate lines GL are formed in the display panel 110, the shift register 150 includes g stages 151 (ST1 to STg), and g scan signals SS1. To SSg).

스캔신호(SS)를 순차적으로 출력하는 스테이지들(151) 각각은, 도 3에 도시된바와 같이, 풀업 트랜지스터(Tu), 풀다운 트랜지스터(Td), 스타트 트랜지스터(Tst), 리셋 트랜지스터(Trs) 및 인버터(I)를 포함한다.Each of the stages 151 sequentially outputting the scan signal SS, as shown in FIG. 3, pull-up transistor Tu, pull-down transistor Td, start transistor Tst, reset transistor Trs, and It includes an inverter (I).

풀업 트랜지스터(Tu)는 Q노드의 논리상태에 따라 턴온 또는 턴오프되며, 턴온시 클럭신호(CLK)을 공급받아 게이트 펄스(GP)를 출력한다. The pull-up transistor Tu is turned on or off according to the logic state of the Q node, and when turned on, receives a clock signal CLK and outputs a gate pulse GP.

풀다운 트랜지스터(Td)는 풀업 트랜지스터(Tu)와 턴오프 전압(VSS1) 사이에연결되어 있으며, 풀업 트랜지스터(Tu)가 턴온될 때 턴오프되고, 풀업 트랜지스터(Tu)가 턴오프될 때 턴온되어 게이트 오프 신호(Goff)를 출력한다. The pull-down transistor Td is connected between the pull-up transistor Tu and the turn-off voltage VSS1, is turned off when the pull-up transistor Tu is turned on, and turned on when the pull-up transistor Tu is turned off to turn on the gate The off signal Goff is output.

이와 같이, 스테이지(151)의 출력(Vout)은 게이트 펄스(GP)와 게이트 오프 신호(Goff)를 포함한다. 게이트 펄스(GP)는 하이 레벨의 전압을 가지며, 게이트 오프 신호(Goff)는 로우 레벨의 전압을 갖는다.As such, the output Vout of the stage 151 includes a gate pulse GP and a gate off signal Goff. The gate pulse GP has a high level voltage, and the gate off signal Goff has a low level voltage.

스타트 트랜지스터(Tst)는 이전 스테이지로부터의 전단 출력(PRE)에 응답하여 하이 레벨 전압(VD)으로 Q노드를 충전시킨다. 해당 스테이지(151)가 제1 스테이지(ST1)일 때, 전단 출력(PRE) 대신 스타트 펄스(Vst)가 공급된다.The start transistor Tst charges the Q node with a high level voltage VD in response to the front end output PRE from the previous stage. When the corresponding stage 151 is the first stage ST1, the start pulse Vst is supplied instead of the front end output PRE.

리셋 트랜지스터(Trs)는 다음 스테이지로부터의 후단 출력(NXT)에 응답하여 리셋용 전압인 저전위 전압(VSS)으로 Q노드를 방전시킨다. 해당 스테이지(151)가 마지막 스테이지(STg)일 때, 후단 출력(NXT) 대신 리셋 펄스(Rest)가 공급된다.The reset transistor Trs discharges the Q node to the low potential voltage VSS, which is a reset voltage, in response to the rear end output NXT from the next stage. When the stage 151 is the last stage STg, a reset pulse Rest is supplied instead of the rear stage output NXT.

리셋 트랜지스터(Trs)의 게이트 단자로 입력되는 제어신호는, 일반적으로, 상기 Q노드가 하이일 때, 로우 상태를 유지한다.The control signal input to the gate terminal of the reset transistor Trs generally maintains a low state when the Q node is high.

Q노드에 하이 레벨의 신호가 입력되면, 풀업 트랜지스터(Tu)가 턴온되어, 게이트 펄스(GP)가 출력된다. 이 때, 리셋 트랜지스터(Trs)가 턴오프되어야, 저전위 전압(VSS)이 리셋 트랜지스터(Trs)로 공급되지 않는다.When a high level signal is input to the Q node, the pull-up transistor Tu is turned on, and the gate pulse GP is output. At this time, when the reset transistor Trs is turned off, the low potential voltage VSS is not supplied to the reset transistor Trs.

게이트 펄스(GP)가 출력되면, 리셋 트랜지스터(Trs)의 게이트 단자로 하이 레벨의 제어신호가 입력되어, 리셋 트랜지스터(Trs)가 턴온되고, 풀업 트랜지스터(Tu)가 턴오프된다. 그 결과, 풀업 트랜지스터(Tu)를 통해, 게이트 펄스(GP)가 출력되지 않는다.When the gate pulse GP is output, a high level control signal is input to the gate terminal of the reset transistor Trs, the reset transistor Trs is turned on, and the pull-up transistor Tu is turned off. As a result, the gate pulse GP is not output through the pull-up transistor Tu.

인버터(I)는, 게이트 펄스(GP)가 발생되지 않을 때, 게이트 오프 신호(Goff)를 발생시키기 위한 Qb노드 제어신호를 Qb노드를 통해 풀다운 트랜지스터(Td)로 전송하는 기능을 수행한다.When the gate pulse GP is not generated, the inverter I performs a function of transmitting a Qb node control signal for generating the gate off signal Goff to the pull-down transistor Td through the Qb node.

게이트 라인(GL)에 연결되어 있는 각 화소(P)들의 스위칭 소자를 턴온시킬 수 있는 턴온 전압에 의해, 데이터 전압이 1 수평기간마다 데이터 라인(DL)들로 출력되며, 1 프레임 중 1 수평기간을 제외한 나머지 기간 동안에는 스위칭 소자를 턴오프 상태로 유지시키기 위한 게이트 오프 신호(Goff)가 게이트 라인(GL)으로 출력되어야 한다. By a turn-on voltage capable of turning on a switching element of each pixel P connected to the gate line GL, the data voltage is output to the data lines DL every 1 horizontal period, and 1 horizontal period of 1 frame During the rest of the period, the gate-off signal Goff for maintaining the switching element in the turn-off state must be output to the gate line GL.

이를 위해, 인버터(I)는 1 프레임 중 1 수평기간을 제외한 나머지 기간 동안, Qb노드 제어신호를 Qb노드를 통해 풀다운 트랜지스터(Td)로 전송한다.To this end, the inverter I transmits the Qb node control signal to the pull-down transistor Td through the Qb node for a period other than one horizontal period of one frame.

인버터(I)로부터 공급되는 Qb노드 제어신호에 의해, 풀다운 트랜지스터(Td)가 턴온되어, 게이트 라인(GL)으로 게이트 오프 신호(Goff)가 출력된다. The pull-down transistor Td is turned on by the Qb node control signal supplied from the inverter I, and the gate-off signal Goff is output to the gate line GL.

스테이지(151)를 구성하는 트랜지스터들(Tst, Trs, Tu, Td)에 누설 전류가 발생하는 경우, 게이트 펄스(GP)가 제대로 생성되지 않을 수 있으며, 표시장치(100)의 신뢰성이 저하될 수 있다.When a leakage current is generated in the transistors Tst, Trs, Tu, and Td constituting the stage 151, the gate pulse GP may not be properly generated, and reliability of the display device 100 may be deteriorated. have.

예를 들어, 리셋 트랜지스터(Trs)는, 게이트펄스(GP)를 출력시키기 위한 Q노드 제어신호가 풀업 트랜지스터(Tu)로 전송될 때, Q노드 제어신호가 외부로 누설되는 것을 차단하는 기능을 수행한다. 리셋 트랜지스터(Trs)에 누설 전류가 발생하는 경우, Q노드 제어신호가 풀업 트랜지스터(Tu)로 공급될 때, Q노드 제어신호가 누설될 수 있다.For example, the reset transistor Trs performs a function of blocking leakage of the Q node control signal to the outside when the Q node control signal for outputting the gate pulse GP is transmitted to the pull-up transistor Tu. do. When a leakage current occurs in the reset transistor Trs, when the Q node control signal is supplied to the pull-up transistor Tu, the Q node control signal may leak.

산화물 반도체 박막 트랜지스터와 같이 N 타입(type) 트랜지스터로 이루어진 쉬프트 레지스터(150)에 있어서, 일부 노드의 전압이 방전전압(VSS)보다 낮아지지 않는다. 따라서, 트랜지스터가 논리적으로 오프 되더라도, 게이트 소스간 전압(Vgs)이 0보다 크기 때문에, 트랜지스터를 통해 누설(Leakage) 전류가 흐르게 된다. 특히, 트랜지스터의 문턱전압이 음인 경우 누설 전류는 더 커지게 되어, 회로가 정상적으로 동작하지 않는 경우가 발생될 수 있다. In the shift resistor 150 made of an N type transistor, such as an oxide semiconductor thin film transistor, the voltage of some nodes is not lower than the discharge voltage VSS. Therefore, even when the transistor is logically off, since the voltage Vgs between the gate sources is greater than 0, a leakage current flows through the transistor. In particular, when the threshold voltage of the transistor is negative, the leakage current becomes larger, so that a case in which the circuit does not normally operate may occur.

산화물 반도체층은 일반적으로, 전도대(conduction band)(CB)에 인접한 페르미 레벨(Ef)을 갖는다. 그 결과, 산화물 반도체층을 포함하는 박막 트랜지스터는 음(-)의 문턱전압을 가지며, 턴오프시 누설 전류가 발생될 수 있다.The oxide semiconductor layer generally has a Fermi level (Ef) adjacent to the conduction band (CB). As a result, the thin film transistor including the oxide semiconductor layer has a negative threshold voltage, and a leakage current may be generated when turned off.

따라서, 본 발명의 일 실시예에 따르면, 쉬프트 레지스트(150)에 포함된 스테이지(161)의 트랜지스터로 다결정 실리콘 박막 트랜지스터가 사용된다. 이하, "다결정 실리콘 박막 트랜지스터"를 "폴리실리콘 박막 트랜지스터"라고도 한다.Therefore, according to an embodiment of the present invention, a polycrystalline silicon thin film transistor is used as the transistor of the stage 161 included in the shift resist 150. Hereinafter, "polycrystalline silicon thin film transistor" is also referred to as "polysilicon thin film transistor."

본 발명의 일 실시예에 따르면, 다결정 실리콘 박막 트랜지스터 박막 트랜지스터로, 저온실리콘다결정화(LTPS) 박막 트랜지스터가 사용된다. 다결정 실리콘 박막 트랜지스터는 다결정 실리콘 반도체층을 포함한다.According to an embodiment of the present invention, as a polycrystalline silicon thin film transistor thin film transistor, a low temperature silicon polycrystalline (LTPS) thin film transistor is used. The polycrystalline silicon thin film transistor includes a polycrystalline silicon semiconductor layer.

예를 들어, 스테이지(151)에 포함된 풀업 트랜지스터(Tu), 풀다운 트랜지스터(Td), 스타트 트랜지스터(Tst), 리셋 트랜지스터(Trs)는 각각 다결정 실리콘 반도체층을 포함하는 다결정 실리콘 박막 트랜지스터로 이루어진다. For example, the pull-up transistor (Tu), the pull-down transistor (Td), the start transistor (Tst), and the reset transistor (Trs) included in the stage 151 are each made of a polycrystalline silicon thin film transistor including a polycrystalline silicon semiconductor layer.

이하, 도 4 내지 도 7을 참조하여 화소(P)의 구조를 보다 상세히 설명한다.Hereinafter, the structure of the pixel P will be described in more detail with reference to FIGS. 4 to 7.

도 1, 도 4 및 도 5를 참조하면, 표시장치(100)는 기판(210) 및 기판(210) 상에 배치된 복수의 화소(P)를 포함하며, 화소(P)는, 기판(210) 상의 화소 구동부(PDC) 및 화소 구동부(PDC)와 연결된 표시 소자(710)를 포함한다. 1, 4, and 5, the display device 100 includes a substrate 210 and a plurality of pixels P disposed on the substrate 210, and the pixel P includes a substrate 210 ) And a display element 710 connected to the pixel driver PDC and the pixel driver PDC.

본 발명의 일 실시예에 따르면, 화소 구동부(PDC)는 제1 박막 트랜지스터(TR1), 제1 박막 트랜지스터(TR1)와 중첩하는 제2 박막 트랜지스터(TR2), 및 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2) 사이에 배치된 쉴드 전극(GS)을 포함한다.According to an embodiment of the present invention, the pixel driver PDC includes a first thin film transistor TR1, a second thin film transistor TR2 overlapping the first thin film transistor TR1, and a first thin film transistor TR1. The shield electrode GS is disposed between the second thin film transistors TR2.

도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터들(TR1, TR2)의 배치에 대한 개략적인 단면도이다.4 is a schematic cross-sectional view of the arrangement of the thin film transistors TR1 and TR2 according to an embodiment of the present invention.

도 4를 참조하면, 제1 박막 트랜지스터는(TR1), 제1 반도체층(A1) 및 제1 반도체층(A1)과 중첩하는 제1 게이트 전극(G1)을 포함한다. 제2 박막 트랜지스터(TR2)는 제2 반도체층(A2) 및 제2 반도체층(A2)과 중첩하는 제2 게이트 전극(G2)을 포함한다. Referring to FIG. 4, the first thin film transistor (TR1) includes a first semiconductor layer (A1) and a first gate electrode (G1) overlapping the first semiconductor layer (A1). The second thin film transistor TR2 includes a second semiconductor layer A2 and a second gate electrode G2 overlapping the second semiconductor layer A2.

도 4에서, 지시부호 A1과 A2는 각각 제1 반도체층과 제2 반도체층의 채널부(CN1, CN2)를 지적하고 있다. In Fig. 4, reference numerals A1 and A2 indicate the channel portions CN1 and CN2 of the first semiconductor layer and the second semiconductor layer, respectively.

제1 반도체층(A1)과 제2 반도체층(A2)는 채널부(CN1, CN2) 및 채널부(CN1, CN2)와 접촉하는 소스 영역(S1, S2) 및 드레인 영역(D1, D2)을 포함한다. 소스 영역(S1, S2)이 소스 전극 역할을 한고, 드레인 영역(D1, D2)이 드레인 전극 역할을 할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 소스 전극과 드레인 전극이 별도로 형성될 수도 있다.The first semiconductor layer A1 and the second semiconductor layer A2 include the channel regions CN1 and CN2 and the source regions S1 and S2 and the drain regions D1 and D2 contacting the channel portions CN1 and CN2. Includes. The source regions S1 and S2 may serve as a source electrode, and the drain regions D1 and D2 may serve as a drain electrode. However, one embodiment of the present invention is not limited thereto, and the source electrode and the drain electrode may be separately formed.

본 발명의 일 실시예에 따르면 제1 반도체층(A1)은 다결정 실리콘 반도체층이다. 따라서, 제1 반도체층(A1)은 다결정 실리콘을 포함한다.According to an embodiment of the present invention, the first semiconductor layer A1 is a polycrystalline silicon semiconductor layer. Therefore, the first semiconductor layer A1 includes polycrystalline silicon.

본 발명의 일 실시예에 따르면, 제2 반도체층(A2)은 산화물 반도체층이다. 따라서, 제2 반도체층(A2)은 산화물 반도체 물질을 포함한다. 예를 들어, 제2 반도체층(A2)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의해 제2 반도체층(A2)이 만들어질 수도 있다. According to an embodiment of the present invention, the second semiconductor layer A2 is an oxide semiconductor layer. Therefore, the second semiconductor layer A2 includes an oxide semiconductor material. For example, the second semiconductor layer (A2) is IZO (InZnO), IGO (InGaO), ITO (InSnO), IGZO (InGaZnO), IGZTO (InGaZnSnO), GZTO (GaZnSnO), GZO ( GaZnO) and ITZO (InSnZnO) -based oxide semiconductor material. However, one embodiment of the present invention is not limited thereto, and the second semiconductor layer A2 may be made of another oxide semiconductor material known in the art.

이와 같이, 본 발명의 일 실시예에 따르면, 서로 다른 계열의 반도체 물질로 이루어진 반도체층들(A1, A2)들이 서로 중첩하여 배치된다.As described above, according to an embodiment of the present invention, semiconductor layers A1 and A2 made of semiconductor materials of different series are disposed to overlap each other.

도 4를 참조하면, 기판(210) 상에 제1 박막 트랜지스터(TR1)가 배치되고, 제1 박막 트랜지스터(TR1) 상에 제2 박막 트랜지스터(TR2)이 배치된다. 제1 박막 트랜지스터(TR1)는 기판(210)과 제2 박막 트랜지스터(TR2) 사이에배치된다. 그러나, 본 발명의 일 실시예가 이러한 구조로 한정되는 것은 아니며, 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2)의 위치는 서로 바뀔 수 있다. 예를 들어, 제2 박막 트랜지스터(TR2) 상에 제1 박막 트랜지스터(TR1)가 배치될 수 있다.Referring to FIG. 4, the first thin film transistor TR1 is disposed on the substrate 210, and the second thin film transistor TR2 is disposed on the first thin film transistor TR1. The first thin film transistor TR1 is disposed between the substrate 210 and the second thin film transistor TR2. However, an embodiment of the present invention is not limited to this structure, and the positions of the first thin film transistor TR1 and the second thin film transistor TR2 may be interchanged. For example, the first thin film transistor TR1 may be disposed on the second thin film transistor TR2.

본 발명의 일 실시예에 따르면, 다결정 실리콘 반도체층을 포함하는 제1 박막 트랜지스터(TR1)는, 쉬프트 레지스터(150)를 구성하는 스테이지(151)의 박막 트랜지스터들(Tst, Trs, Tu, Td)과 동일한 재료에 의해 동일한 공정으로 만들어질 수 있다. 또한, 제1 박막 트랜지스터(TR1)는 스테이지(151)의 박막 트랜지스터들(Tst, Trs, Tu, Td)과 동일한 평면에 배치될 수 있다.According to an embodiment of the present invention, the first thin film transistor TR1 including the polycrystalline silicon semiconductor layer includes thin film transistors Tst, Trs, Tu, and Td of the stage 151 constituting the shift resistor 150. Can be made in the same process by the same material as. Also, the first thin film transistor TR1 may be disposed on the same plane as the thin film transistors Tst, Trs, Tu, and Td of the stage 151.

본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2)의 역할에 특별한 제한이 있는 것은 아니다.According to an embodiment of the present invention, the roles of the first thin film transistor TR1 and the second thin film transistor TR2 are not particularly limited.

본 발명의 일 실시예에 따른 표시장치(100)는 화소(P)로 인가되는 데이터 전압(Vdata)을 제공하는 데이터 라인(DL)을 포함하며, 제1 박막 트랜지스터(TR1)는 데이터 전압(Vdata)의 인가를 제어하는 스위칭 트랜지스터로 사용될 수 있다.The display device 100 according to an exemplary embodiment of the present invention includes a data line DL providing a data voltage Vdata applied to the pixel P, and the first thin film transistor TR1 has a data voltage Vdata. ) Can be used as a switching transistor to control the application.

또한, 본 발명의 일 실시예에 따른 표시장치(100)는 화소(P)로 인가되는 레퍼런스 전압(Vref)을 제공하는 레퍼런스 전압 라인(RL)을 포함하며, 제2 박막 트랜지스터(TR2)는 레퍼런스 전압(Vref)의 인가를 제어하는 레퍼런스 트랜지스터로 사용될 수 있다.In addition, the display device 100 according to an exemplary embodiment of the present invention includes a reference voltage line RL that provides a reference voltage Vref applied to the pixel P, and the second thin film transistor TR2 is a reference. It can be used as a reference transistor that controls the application of the voltage Vref.

또한, 본 발명의 일 실시예에 따른 표시장치(100)는 화소(P)로 인가되는 초기화 전압(Vini)을 제공하는 초기화 전압 라인(IL)을 포함하며, 제2 박막 트랜지스터(TR2)는 초기화 전압(Vini)의 인가를 제어하는 초기화 트랜지스터로 사용될 수 있다.In addition, the display device 100 according to an exemplary embodiment of the present invention includes an initialization voltage line IL that provides an initialization voltage Vini applied to the pixel P, and the second thin film transistor TR2 is initialized. It can be used as an initialization transistor that controls the application of the voltage Vini.

쉴드 전극(GS)는 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2) 사이에 배치되어, 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2)가 서로 영향을 미치는 것을 차단한다. 본 발명의 일 실시예에 따르면, 쉴드 전극(GS)은 도전성을 가진다.The shield electrode GS is disposed between the first thin film transistor TR1 and the second thin film transistor TR2 to block the first thin film transistor TR1 and the second thin film transistor TR2 from affecting each other. According to an embodiment of the present invention, the shield electrode GS has conductivity.

도 4를 참조하면, 제2 반도체층(A2)은 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 사이에 배치되기 때문에 제2 반도체층(A2)은 제1 게이트 전극(G1)과 제2 게이트 전극(G2) 양쪽으로부터 영향을 받을 수 있다. 그에 따라, 제2 반도체층(A2)에 더블 게이트 효과가 생길 수 있다.Referring to FIG. 4, since the second semiconductor layer A2 is disposed between the first gate electrode G1 and the second gate electrode G2, the second semiconductor layer A2 is coupled to the first gate electrode G1. The second gate electrode G2 may be affected. Accordingly, a double gate effect may be generated in the second semiconductor layer A2.

제1 게이트 전극(G1)에서 발생된 전계가 제2 반도체층(A2)에 영향을 미치는 경우 경우, 제2 박막 트랜지스터(TR2)에 신호 왜곡이 발생될 수 있으며, 문턱 전압의 이동(Shift)과 같은 불안정성이 발생될 수도 있다. When the electric field generated by the first gate electrode G1 affects the second semiconductor layer A2, signal distortion may occur in the second thin film transistor TR2, and the threshold voltage shift (Shift) and The same instability may occur.

이러한 문제점들을 방지하기 위해, 쉴드 전극(GS)이 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2) 사이에 배치되어, 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2)가 서로 영향을 미치는 것을 방지한다.In order to prevent these problems, the shield electrode GS is disposed between the first thin film transistor TR1 and the second thin film transistor TR2, so that the first thin film transistor TR1 and the second thin film transistor TR2 are each other. To avoid impact.

쉴드 전극(GS)은 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)이 제2 박막 트랜지스터(TR2)의 제2 반도체층(A2)에 영향을 미치는 것을 차단한다. 또한, 쉴드 전극(GS)는 제2 박막 트랜지스터(TR2)의 제2 게이트 전극(G2)이 제1 박막 트랜지스터(TR1)의 제1 반도체층(A1)에 영향을 미치는 것을 차단할 수도 있다. The shield electrode GS blocks the first gate electrode G1 of the first thin film transistor TR1 from affecting the second semiconductor layer A2 of the second thin film transistor TR2. In addition, the shield electrode GS may block the second gate electrode G2 of the second thin film transistor TR2 from affecting the first semiconductor layer A1 of the first thin film transistor TR1.

보다 구체적으로, 쉴드 전극(GS)은 제1 게이트 전극(G1)이 제2 반도체층(A2)의 제2 채널부(CN2)에 영향을 미치는 것을 차단한다. More specifically, the shield electrode GS blocks the first gate electrode G1 from affecting the second channel portion CN2 of the second semiconductor layer A2.

본 발명의 일 실시예에 따르면, 쉴드 전극(GS)은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 중첩하여 배치된다. 쉴드 전극(GS)의 면적은 제1 게이트 전극(G1) 면적보다 크고, 제2 게이트 전극(G2)의 면적보다 크다. According to an embodiment of the present invention, the shield electrode GS is disposed to overlap the first gate electrode G1 and the second gate electrode G2. The area of the shield electrode GS is larger than the area of the first gate electrode G1 and larger than the area of the second gate electrode G2.

제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2)가 서로 영향을 미치는 것을 차단하기 위해, 평면도를 기준으로, 쉴드 전극(GS)은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)을 완전히 커버한다. 또한, 평면도를 기준으로, 쉴드 전극(GS)은 제1 반도체층(A1)의 제1 채널부(CN1)를 완전히 커버하고, 제2 반도체층(A1)의 제2 채널부(CN2)를 완전히 커버한다.In order to block the first thin film transistor TR1 and the second thin film transistor TR2 from affecting each other, the shield electrode GS is the first gate electrode G1 and the second gate electrode G2 based on a plan view. ) Completely. In addition, based on the plan view, the shield electrode GS completely covers the first channel portion CN1 of the first semiconductor layer A1 and completely covers the second channel portion CN2 of the second semiconductor layer A1. Cover.

쉴드 전극(GS)이 플로우팅 되는 것을 방지하기 위하여, 쉴드 전극(GS)은 화소(P)의 배선들 중 어느 하나와 연결될 수 있다. 예를 들어, 쉴드 전극(GS)은 직류 전원이 인가되는 화소(P)의 배선들 중 어느 하나와 연결될 수 있다. 위상이 변하는 교류 전원보다 위상 변화가 없는 직류 전원에 쉴드 전극(GS)이 연결되는 경우, 쉴드 전극(GS)이 보다 안정적으로 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2) 사이를 차단할 수 있다.In order to prevent the shield electrode GS from floating, the shield electrode GS may be connected to any one of the wirings of the pixel P. For example, the shield electrode GS may be connected to any one of the wirings of the pixel P to which DC power is applied. When the shield electrode GS is connected to a DC power source having no phase change than an AC power having a phase change, the shield electrode GS is more stably blocked between the first thin film transistor TR1 and the second thin film transistor TR2. You can.

본 발명의 일 실시예에 따르면, 쉴드 전극(GS)은 상기 레퍼런스 전압 라인(RL)에 연결될 수 있다. According to an embodiment of the present invention, the shield electrode GS may be connected to the reference voltage line RL.

또한, 제1 게이트 전극(G1)이 제2 반도체층(A2)에 영향을 미치는 것을 방지하기 위하여, 제1 게이트 전극(G1)과 제2 반도체층(A2) 사이의 거리가 700nm 이상이 되도록 한다. 보다 구체적으로, 제1 게이트 전극(G1)과 제2 반도체층(A2) 사이의 거리는 700nm 내지 2000nm가 되도록 할 수 있다. 제1 게이트 전극(G1)과 제2 반도체층(A2) 사이의 거리가 700nm 미만인 경우, 제1 게이트 전극(G1)이 제2 반도체층(A2)에 영향을 미칠 가능성이 있다. 제1 게이트 전극(G1)과 제2 반도체층(A2) 사이의 거리가 2000nm를 초과하는 경우, 화소 구동부(PDC)가 두꺼워질 수 있다.In addition, in order to prevent the first gate electrode G1 from affecting the second semiconductor layer A2, the distance between the first gate electrode G1 and the second semiconductor layer A2 is 700 nm or more. . More specifically, the distance between the first gate electrode G1 and the second semiconductor layer A2 may be 700 nm to 2000 nm. When the distance between the first gate electrode G1 and the second semiconductor layer A2 is less than 700 nm, there is a possibility that the first gate electrode G1 affects the second semiconductor layer A2. When the distance between the first gate electrode G1 and the second semiconductor layer A2 exceeds 2000 nm, the pixel driver PDC may be thickened.

도 5느 도 1의 어느 한 화소(P)에 대한 회로도이다.5 is a circuit diagram of one pixel P in FIG. 1.

도 5를 참조하면, 본 발명의 일 실시예에 따른 화소(P)는 화소 구동부(PDC) 및 표시 소자(710)를 포함한다.Referring to FIG. 5, a pixel P according to an exemplary embodiment of the present invention includes a pixel driver PDC and a display element 710.

표시 소자(710)로 유기발광 다이오드(OLED)가 사용될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 양자점 발광 소자, 무기 발광 소자, 마이크로 발광 다이오드 소자 등이 표시 소자(710)로 사용될 수 있다. 표시 소자(710)는 화소 구동부(PDC)로부터 공급되는 데이터 전류에 의해 발광한다.An organic light emitting diode (OLED) may be used as the display element 710. However, an embodiment of the present invention is not limited thereto, and a quantum dot light emitting device, an inorganic light emitting device, a micro light emitting diode device, or the like may be used as the display device 710. The display element 710 emits light by data current supplied from the pixel driver PDC.

화소 구동부(PDC)는 게이트 라인(GL), 발광 제어 라인(EL), 초기화 제어 라인(ICL), 샘플링 제어 라인(SCL), 데이터 라인(DL), 화소 구동 전압 라인(PL), 초기화 전압 라인(IL), 및 레퍼런스 전압 라인(RL)과 연결되고, 데이터 라인(DL)에 공급되는 데이터 전압(Vdata)과 대응되는 데이터 전류를 표시 소자(710)에 공급한다.The pixel driver PDC includes a gate line GL, a light emission control line EL, an initialization control line ILC, a sampling control line SCL, a data line DL, a pixel driving voltage line PL, and an initialization voltage line (IL) and the reference voltage line RL, the data current corresponding to the data voltage Vdata supplied to the data line DL is supplied to the display element 710.

도 5를 참조하면, 화소 구동부(PDC)는 제1 박막 트랜지스터(TR11), 제2 박막 트랜지스터(TR12), 제3 박막 트랜지스터(TR13), 제4 박막 트랜지스터(TR14), 제5 박막 트랜지스터(TR15), 제1 캐패시터(C1) 및 제2 커패시터(C2)를 포함한다.Referring to FIG. 5, the pixel driver PDC includes a first thin film transistor TR11, a second thin film transistor TR12, a third thin film transistor TR13, a fourth thin film transistor TR14, and a fifth thin film transistor TR15. ), A first capacitor C1 and a second capacitor C2.

본 발명의 일 실시예에 따르면, 제1 박막 트랜지스터(TR11)는 스위칭 트랜지스터이고, 제2 박막 트랜지스터(TR12) 역시 스위칭 트랜지스터로서 레퍼런스 트랜지스터라고 할 수 있고, 제3 박막 트랜지스터(TR13)는 초기화 트랜지스터이고, 제4 박막 트랜지스터(TR14)는 발광 제어 트랜지스터이고, 제5 박막 트랜지스터(TR15)는 구동 트랜지스터이다. 또한, 제1 커패시터(C1)는 스토리지 커패시터이고, 제2 커패시터(C2)는 화소 구동 전압 라인(PL)과 중첩하여 발생되는 커패시터이다.According to an embodiment of the present invention, the first thin film transistor TR11 is a switching transistor, the second thin film transistor TR12 can also be referred to as a switching transistor, and the third thin film transistor TR13 is an initialization transistor. , The fourth thin film transistor TR14 is a light emission control transistor, and the fifth thin film transistor TR15 is a driving transistor. Further, the first capacitor C1 is a storage capacitor, and the second capacitor C2 is a capacitor generated by overlapping the pixel driving voltage line PL.

상기 제5 박막 트랜지스터(TR15)는 화소 구동 전압 라인(PL)과 표시 소자(710) 사이에 연결되고 제1 커패시터(C1)의 전압에 따라 스위칭됨으로써 화소 구동 전압 라인(PL)으로부터 표시 소자(710)에 흐르는 전류를 제어한다. 제5 박막 트랜지스터(TR15)는 제2 노드(n2)에 전기적으로 연결된 제5 게이트 전극(G5), 제1 노드(n1)에 전기적으로 연결된 제5 소스 영역(S5) 및 제4 박막 트랜지스터(TR14)와 전기적으로 연결된 드레인 영역을 포함한다.The fifth thin film transistor TR15 is connected between the pixel driving voltage line PL and the display element 710 and is switched according to the voltage of the first capacitor C1 to display element 710 from the pixel driving voltage line PL. ) To control the current flowing through it. The fifth thin film transistor TR15 includes a fifth gate electrode G5 electrically connected to the second node n2, a fifth source region S5 electrically connected to the first node n1, and a fourth thin film transistor TR14. ) And a drain region electrically connected thereto.

제3 박막 트랜지스터(TR13)는 초기화 제어 신호(ICS)에 응답하여 제5 박막 트랜지스터(TR15)의 제5 소스 영역(S5)과 연결된 제1 노드(n1)에, 초기화 전압 라인(IL)으로부터 공급되는 초기화 전압(Vini)을 공급한다. 제3 박막 트랜지스터(TR13)는 초기화 구간에 공급되는 게이트 온 전압 레벨의 초기화 제어 신호(ICS)에 의해 턴-온되어 초기화 전압(Vini)을 제1 노드(n1)에 공급할 수 있다. 제3 박막 트랜지스터(TR13)는 초기화 제어 신호(ICS)에 따라 초기화 구간에서만 턴-온될 수 있다.The third thin film transistor TR13 is supplied from the initialization voltage line IL to the first node n1 connected to the fifth source region S5 of the fifth thin film transistor TR15 in response to the initialization control signal ICS. Supplies the initializing voltage Vini. The third thin film transistor TR13 is turned on by the initialization control signal ICS having the gate-on voltage level supplied to the initialization period to supply the initialization voltage Vini to the first node n1. The third thin film transistor TR13 may be turned on only in the initialization period according to the initialization control signal ICS.

제4 박막 트랜지스터(TR14)는 발광 제어 신호(EM)에 응답하여, 제5 박막 트랜지스터(TR15)의 드레인 전극에, 화소 구동 전압 라인(PL)으로부터 공급되는 화소 구동 전압(Vdd)을 공급한다. 제4 박막 트랜지스터(TR14)는 초기화 구간 및 데이터 라이팅 구간에 공급되는 게이트 오프 전압 레벨의 발광 제어 신호(EM)에 의해 턴-오프되어 제5 박막 트랜지스터(TR15)로 공급되는 화소 구동 전압(Vdd)을 차단하고, 샘플링 구간과 오프셋 전압 형성 구간 및 발광 구간에 공급되는 게이트 온 전압 레벨의 발광 제어 신호(EM)에 의해 턴-온되어 화소 구동 전압(Vdd)을 제5 박막 트랜지스터(TR15)에 공급할 수 있다.The fourth thin film transistor TR14 supplies the pixel driving voltage Vdd supplied from the pixel driving voltage line PL to the drain electrode of the fifth thin film transistor TR15 in response to the emission control signal EM. The fourth thin film transistor TR14 is turned off by the emission control signal EM having a gate-off voltage level supplied to the initialization section and the data writing section, and the pixel driving voltage Vdd supplied to the fifth thin film transistor TR15 is turned on. Cut off, and turned on by the emission control signal EM of the gate-on voltage level supplied to the sampling period, the offset voltage formation period, and the emission period to supply the pixel driving voltage Vdd to the fifth thin film transistor TR15. You can.

제4 박막 트랜지스터(TR14)는 발광 제어 신호(EM)에 따라 초기화 구간과 데이터 라이팅 구간에서 턴-오프되며 샘플링 구간과 오프셋 전압 형성 구간 및 발광 구간에서 턴-온될 수 있다.The fourth thin film transistor TR14 is turned off in the initialization period and the data writing period according to the emission control signal EM, and may be turned on in the sampling period, the offset voltage formation period, and the emission period.

제2 박막 트랜지스터(TR12)는 초기화 구간과 샘플링 구간에 레퍼런스 전압(Vref)을 제2 노드(n2)에 공급하고, 제1 박막 트랜지스터(TR11)는 데이터 라이팅 구간에 데이터 전압(Vdata)을 제2 노드(n2)에 공급한다. The second thin film transistor TR12 supplies the reference voltage Vref to the second node n2 during the initialization period and the sampling period, and the first thin film transistor TR11 applies the data voltage Vdata to the second data writing period. Supply to node n2.

제1 박막 트랜지스터(TR11)는 스캔신호(SS)에 응답하여 제2 노드(n2)에 데이터 라인(DL)으로부터 공급되는 실제 데이터 전압(Vdata)을 공급한다. 구체적으로, 제1 박막 트랜지스터(TR11)는 데이터 라이팅 구간에 공급되는 게이트 온 전압 레벨의 스캔신호(SS)에 의해 턴-온되어 실제 데이터 전압(Vdata)을 제2 노드(n2)에 공급한다. 제1 박막 트랜지스터(TR11)는 인접한 게이트 라인(GL)에 전기적으로 연결된 제1 게이트 전극(G1), 인접한 데이터 라인(DL)에 전기적으로 연결된 제1 소스 영역(S1) 및 제2 노드(n2)에 전기적으로 연결된 제1 드레인 영역(D1)을 포함할 수 있다. 제1 소스 영역(S1)과 제1 드레인 영역(D1)은 서로 바뀔 수 있다. 제1 박막 트랜지스터(TR11)는 스캔신호(SS)에 따라 데이터 라이팅 구간에서만 턴-온될 수 있다.The first thin film transistor TR11 supplies the actual data voltage Vdata supplied from the data line DL to the second node n2 in response to the scan signal SS. Specifically, the first thin film transistor TR11 is turned on by the scan signal SS having the gate-on voltage level supplied to the data writing section to supply the actual data voltage Vdata to the second node n2. The first thin film transistor TR11 includes a first gate electrode G1 electrically connected to an adjacent gate line GL, a first source region S1 and a second node n2 electrically connected to an adjacent data line DL. It may include a first drain region (D1) electrically connected to. The first source region S1 and the first drain region D1 may be interchanged. The first thin film transistor TR11 may be turned on only in a data writing period according to the scan signal SS.

제2 박막 트랜지스터(TR12)는 샘플링 제어 신호(SCS)에 응답하여 제2 노드(n2)에 레퍼런스 전압 라인(RL)으로부터 공급되는 레퍼런스 전압(Vref)을 공급한다. 구체적으로, 제2 박막 트랜지스터(TR12)는 초기화 구간과 샘플링 구간에 공급되는 게이트 온 전압 레벨의 샘플링 제어 신호(SCS)에 의해 턴-온되어 레퍼런스 전압(Vref)을 제2 노드(n2)에 공급한다. 제2 박막 트랜지스터(TR12)는 인접한 샘플링 제어 라인(SCL)에 전기적으로 연결된 제2 게이트 전극(G2), 제2 노드(n2)에 전기적으로 연결된 제2 드레인 영역(D2) 및 레퍼런스 전압 라인(RL)에 전기적으로 연결된 제2 소스 영역(S2)을 포함할 수 있다. 제2 소스 영역(S2)과 제2 드레인 영역(D2)은 서로 바뀔 수 있다. 제2 박막 트랜지스터(TR12)는 샘플링 제어 신호(SCS)에 따라 초기화 구간과 샘플링 구간에서만 턴-온될 수 있다.The second thin film transistor TR12 supplies the reference voltage Vref supplied from the reference voltage line RL to the second node n2 in response to the sampling control signal SCS. Specifically, the second thin film transistor TR12 is turned on by the sampling control signal SCS of the gate-on voltage level supplied to the initialization period and the sampling period to supply the reference voltage Vref to the second node n2. do. The second thin film transistor TR12 includes a second gate electrode G2 electrically connected to an adjacent sampling control line SCL, a second drain region D2 electrically connected to a second node n2, and a reference voltage line RL. ) May include a second source region S2 electrically connected to. The second source region S2 and the second drain region D2 may be interchanged. The second thin film transistor TR12 may be turned on only in the initialization period and the sampling period according to the sampling control signal SCS.

제1 박막 트랜지스터(TR11), 제2 박막 트랜지스터(TR12), 제3 박막 트랜지스터(TR13), 제4 박막 트랜지스터(TR14) 및 제5 박막 트랜지스터(TR15) 각각에서, 소스 영역과 드레인 영역은 전류 방향에 따라 다르게 정의될 수 있다. 전류 방향에 따라, 어느 한 실시예에서의 소스 영역이 다른 실시예에서 드레인 영역이 될 수 있고, 어느 한 실시예에서의 드레인 영역이 다른 실시예에서 소스 영역이 될 수도 있다. 또한, 소스 영역과 연결된 소스 전극 및 드레인 영역과 연결된 드레인 전극이 형성될 수도 있다.In each of the first thin film transistor TR11, the second thin film transistor TR12, the third thin film transistor TR13, the fourth thin film transistor TR14, and the fifth thin film transistor TR15, the source region and the drain region are in the current direction. It can be defined differently. Depending on the current direction, the source region in one embodiment may be the drain region in another embodiment, and the drain region in one embodiment may be the source region in another embodiment. Also, a source electrode connected to the source region and a drain electrode connected to the drain region may be formed.

제1 커패시터(C1)는 제2 노드(n2)와 제1 노드(n1) 사이에 연결된다. 도 5를 참조하면, 제1 커패시터(C1)는 제5 박막 트랜지스터(TR15)의 제5 게이트 전극(G5)과 제5 소스 영역 (S5) 사이에 접속된다. 제1 커패시터(C1)는 화소(P)의 동작 타이밍에 따라 변화되는 제2 노드(n2)의 전압과 제1 노드(n1)의 전압 간의 차 전압을 저장하되, 최종적으로 레퍼런스 전압(Vref)과 데이터 오프셋 전압(Voffset)을 차감한 데이터 전압(Vdata-Vref-Voffset)을 저장하고, 저장된 전압으로 제5 박막 트랜지스터(TR15)를 스위칭시킨다. The first capacitor C1 is connected between the second node n2 and the first node n1. Referring to FIG. 5, the first capacitor C1 is connected between the fifth gate electrode G5 and the fifth source region S5 of the fifth thin film transistor TR15. The first capacitor C1 stores the difference voltage between the voltage of the second node n2 and the voltage of the first node n1, which is changed according to the operation timing of the pixel P, and finally the reference voltage Vref. The data voltage Vdata-Vref-Voffset obtained by subtracting the data offset voltage Voffset is stored, and the fifth thin film transistor TR15 is switched to the stored voltage.

도 5, 도 6 및 도 7을 참조하면, 제1 커패시터(C1)는 제1 노드(n1)에 전기적으로 연결된 제1 커패시터 전극(C11) 및 제2 노드(n2)에 전기적으로 연결된 제2 커패시터 전극(C12)을 포함한다.5, 6 and 7, the first capacitor C1 is a first capacitor electrode C11 electrically connected to the first node n1 and a second capacitor electrically connected to the second node n2 It includes an electrode (C12).

도 6은 도 5의 화소에 대한 평면도이고, 도 7은 도 6의 I-I'를 따라 자른 단면도이다.FIG. 6 is a plan view of the pixel of FIG. 5, and FIG. 7 is a cross-sectional view taken along line I-I 'of FIG. 6.

도 6 및 도 7을 참조하면, 기판(210) 상에 레퍼런스 전압 라인(RL)과 제1 커패시터(C1)의 제1 커패시터 전극(C11)이 배치된다. 기판(210)은 유리 또는 플라스틱으로 이루어질 수 있다.6 and 7, a reference voltage line RL and a first capacitor electrode C11 of the first capacitor C1 are disposed on the substrate 210. The substrate 210 may be made of glass or plastic.

레퍼런스 전압 라인(RL)과 제1 커패시터(C1)의 제1 커패시터 전극(C11) 상에는 버퍼층(220)이 배치된다.The buffer layer 220 is disposed on the reference voltage line RL and the first capacitor electrode C11 of the first capacitor C1.

버퍼층(220) 상에 제1 박막 트랜지스터(TR11)의 제1 반도체층(A1)이 배치된다. 제1 반도체층(A1)은 제1 채널부(CN1), 제1 소스 영역(S1) 및 제1 드레인 영역(D1)을 포함한다. 본 발명의 일 실시예에 따르면, 제1 반도체층(A1) 다결정 실리콘 반도체로 이루어질 수 있다.The first semiconductor layer A1 of the first thin film transistor TR11 is disposed on the buffer layer 220. The first semiconductor layer A1 includes a first channel portion CN1, a first source region S1, and a first drain region D1. According to an embodiment of the present invention, the first semiconductor layer A1 may be formed of a polycrystalline silicon semiconductor.

제1 반도체층(A1) 상에 제1 게이트 절연막(230)이 배치된다.The first gate insulating layer 230 is disposed on the first semiconductor layer A1.

제1 게이트 절연막(230) 상에 제1 게이트 전극(G1) 및 제1 커패시터(C1)의 제2 커패시터 전극(C12)이 배치된다. 제1 게이트 전극(G1)은 게이트 라인(GL)으로부터 연장된 부분일 수도 있고, 게이트 라인(GL)의 일부일 수 있다. 도 6을 참조하면, 제1 반도체층(A1)과 중첩하는 게이트 라인(GL)의 일부가 제1 게이트 전극(G1)이 될 수 있다.The first gate electrode G1 and the second capacitor electrode C12 of the first capacitor C1 are disposed on the first gate insulating layer 230. The first gate electrode G1 may be a portion extending from the gate line GL or a part of the gate line GL. Referring to FIG. 6, a portion of the gate line GL overlapping the first semiconductor layer A1 may be the first gate electrode G1.

제1 게이트 절연막(230) 상에 제1 게이트 전극(G1)이 형성됨으로써, 제1 박막 트랜지스터(TR11)가 완성된다.The first gate electrode G1 is formed on the first gate insulating layer 230, thereby completing the first thin film transistor TR11.

도 6 및 도 7을 참조하면, 제2 브릿지(BR2)를 통하여 제1 반도체층(A1)의 드레인 영역(D1)과 제1 커패시터(C1)의 제2 커패시터 전극(C12)이 서로 전기적으로 연결된다.6 and 7, the drain region D1 of the first semiconductor layer A1 and the second capacitor electrode C12 of the first capacitor C1 are electrically connected to each other through the second bridge BR2. do.

제1 게이트 전극(G1) 및 제1 커패시터(C1)의 제2 커패시터 전극(C12) 상에 제1 패시베이션층(240)이 배치된다.The first passivation layer 240 is disposed on the first gate electrode G1 and the second capacitor electrode C12 of the first capacitor C1.

제1 패시베이션층(240) 상에 쉴드 전극(GS)이 배치된다.The shield electrode GS is disposed on the first passivation layer 240.

쉴드 전극(GS)은 제1 게이트 전극(G1)보다 큰 면적을 가지며, 평면상으로 제1 게이트 전극(G1)을 완전히 커버한다. 또한, 쉴드 전극(GS)은 제1 채널부(CN1)보다 큰 면적을 가지며, 평면상으로 제1 채널부(CN1)을 완전히 커버한다.The shield electrode GS has a larger area than the first gate electrode G1, and completely covers the first gate electrode G1 in a plan view. In addition, the shield electrode GS has a larger area than the first channel portion CN1, and completely covers the first channel portion CN1 in a plan view.

쉴드 전극(GS)은 제1 브릿지(BR1)을 통하여 레퍼런스 전압 라인(RL)과 연결된다. 그 결과, 쉴드 전극(GS)의 플로우팅이 방지되고, 쉴드 전극(GS)의 전기적 안정성이 향상된다.The shield electrode GS is connected to the reference voltage line RL through the first bridge BR1. As a result, floating of the shield electrode GS is prevented, and electrical stability of the shield electrode GS is improved.

쉴드 전극(GS) 상에 제2 패시베이션층(250)이 배치되고, 제2 패시베이션층(250) 상에 제1 층간 절연막(260)이 배치된다.The second passivation layer 250 is disposed on the shield electrode GS, and the first interlayer insulating layer 260 is disposed on the second passivation layer 250.

한편, 제1 게이트 전극(G1)과 제2 반도체층(A2) 사이의 거리가 700nm 미만인 경우, 제1 게이트 전극(G1)에서 발생된 전계가 제2 반도체층(A2)에 영향을 미칠 수 있다. 본 발명의 일 실시예에 따르면, 제1 게이트 전극(G1)이 제2 반도체층(A2)에 영향을 미치는 것을 방지하기 위하여, 제1 게이트 전극(G1)이 제2 반도체층(A2) 사이의 거리가 700nm 이상이 되도록 한다. 제1 게이트 전극(G1)이 제2 반도체층(A2) 사이의 거리가 700nm 이상이 되도록 하기 위해, 제1 층간 절연막(260)은 700nm 이상의 두께를 가질 수 있다. 보다 구체적으로, 제1 층간 절연막(260)은 700nm 내지 2000nm의 두께를 가질 수 있다.On the other hand, when the distance between the first gate electrode G1 and the second semiconductor layer A2 is less than 700 nm, the electric field generated by the first gate electrode G1 may affect the second semiconductor layer A2. . According to an embodiment of the present invention, in order to prevent the first gate electrode G1 from affecting the second semiconductor layer A2, the first gate electrode G1 is disposed between the second semiconductor layers A2. Make the distance more than 700nm. The first interlayer insulating layer 260 may have a thickness of 700 nm or more so that the distance between the second semiconductor layer A2 and the first gate electrode G1 is 700 nm or more. More specifically, the first interlayer insulating film 260 may have a thickness of 700 nm to 2000 nm.

제1 층간 절연막(260) 상에 제2 박막 트랜지스터(TR12)의 제2 반도체층(A2) 및 제5 박막 트랜지스터(TR15)의 제5 반도체층(A5)이 배치된다. 도 7에 도시되지 않았지만, 제3 박막 트랜지스터(TR13)의 제3 반도체층 및 제4 박막 트랜지스터(TR14)의 제4 반도체층 역시 제1 층간 절연막(260) 상에 배치될 수 있다. The second semiconductor layer A2 of the second thin film transistor TR12 and the fifth semiconductor layer A5 of the fifth thin film transistor TR15 are disposed on the first interlayer insulating layer 260. Although not illustrated in FIG. 7, the third semiconductor layer of the third thin film transistor TR13 and the fourth semiconductor layer of the fourth thin film transistor TR14 may also be disposed on the first interlayer insulating layer 260.

제2 반도체층(A2)은 제2 채널부(CN2), 제2 소스 영역(S2) 및 제2 드레인 영역(S3)을 포함한다. 제5 반도체층(A5)은 제5 채널부(CN5), 제5 소스 영역(S5) 및 제5 드레인 영역(미도시)을 포함한다.The second semiconductor layer A2 includes a second channel portion CN2, a second source region S2, and a second drain region S3. The fifth semiconductor layer A5 includes a fifth channel portion CN5, a fifth source region S5, and a fifth drain region (not shown).

제2 반도체층(A2)의 제2 소스 영역(S2)은 제1 브릿지(BR1)을 통해 레퍼런스 전원 라인(RL)과 연결되고, 제2 드레인 영역(D2)는 제2 브릿지(BR2)를 통해 제1 반도체층(A1)의 드레인 영역(D1)과 연결된다. The second source region S2 of the second semiconductor layer A2 is connected to the reference power line RL through the first bridge BR1, and the second drain region D2 is connected through the second bridge BR2. The drain region D1 of the first semiconductor layer A1 is connected.

제5 반도체층(A5)의 소스 영역(A5)는 제3 브릿지(BR3)를 통해 제1 커패시터(C1)의 제1 커패시터 전극(C11)과 연결된다.The source region A5 of the fifth semiconductor layer A5 is connected to the first capacitor electrode C11 of the first capacitor C1 through the third bridge BR3.

제2 반도체층(A2), 제3 반도체층, 제4 반도체층 및 제5 반도체층(A5)은 산화물 반도체층으로 이루어질 수 있다. 구체적으로, 제2 반도체층(A2), 제3 반도체층, 제4 반도체층 및 제5 반도체층(A5)은 산화물 반도체 물질의 증착 및 패터닝에 의하여 만들어질 수 있다.The second semiconductor layer A2, the third semiconductor layer, the fourth semiconductor layer, and the fifth semiconductor layer A5 may be formed of an oxide semiconductor layer. Specifically, the second semiconductor layer A2, the third semiconductor layer, the fourth semiconductor layer, and the fifth semiconductor layer A5 may be made by deposition and patterning of an oxide semiconductor material.

. 예를 들어, 제2 반도체층(A2), 제3 반도체층, 제4 반도체층 및 제5 반도체층(A5)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO (InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계 및 ITZO (InSnZnO)계 산화물 반도체물질 중 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질로 제2 반도체층(A2)이 만들어질 수도 있다.. For example, the second semiconductor layer (A2), the third semiconductor layer, the fourth semiconductor layer and the fifth semiconductor layer (A5) are IZO (InZnO), IGO (InGaO), ITO (InSnO), IGZO ( InGaZnO), IGZTO (InGaZnSnO), GZTO (GaZnSnO), GZO (GaZnO), and ITZO (InSnZnO) oxide semiconductor materials. However, one embodiment of the present invention is not limited thereto, and the second semiconductor layer A2 may be made of another oxide semiconductor material known in the art.

제2 반도체층(A2)은 제1 반도체층(A1)과 중첩하여 배치된다. 그 결과, 화소(P) 내에서 반도체층의 배치 면적이 감소될 수 있고, 그에 따라 제1 커패시터(C1)의 면적이 확장될 수 있다.The second semiconductor layer A2 is disposed to overlap the first semiconductor layer A1. As a result, the arrangement area of the semiconductor layer in the pixel P may be reduced, and accordingly, the area of the first capacitor C1 may be expanded.

제2 반도체층(A2) 및 제5 반도체층(A5) 상에 제2 게이트 절연막(270)이 배치된다.The second gate insulating layer 270 is disposed on the second semiconductor layer A2 and the fifth semiconductor layer A5.

제2 게이트 절연막(270) 상에 제2 게이트 전극(G2) 및 제5 게이트 전극(G5)이 배치된다. 그 결과, 제2 박막 트랜지스터(TR12) 및 제5 박막 트랜지스터(TR15)가 완성된다. 제2 게이트 전극(G2)은 샘플링 제어 라인(SCL)으로부터 연장된 부분일 수도 있고, 샘플링 제어 라인(SCL)의 일부일 수 있다. 도 6을 참조하면, 제2 반도체층(A2)과 중첩하는 샘플링 제어 라인(SCL)의 일부가 제2 게이트 전극(G2)이 될 수 있다.The second gate electrode G2 and the fifth gate electrode G5 are disposed on the second gate insulating layer 270. As a result, the second thin film transistor TR12 and the fifth thin film transistor TR15 are completed. The second gate electrode G2 may be a portion extending from the sampling control line SCL or a part of the sampling control line SCL. Referring to FIG. 6, a portion of the sampling control line SCL overlapping the second semiconductor layer A2 may be the second gate electrode G2.

도 7에 도시되지 않았지만, 제2 게이트 절연막(270) 상에 제3 게이트 전극 및 제4 게이트 전극이 배치되어, 제3 박막 트랜지스터(TR13) 및 제4 박막 트랜지스터(TR14)가 완성된다.Although not illustrated in FIG. 7, the third gate electrode and the fourth gate electrode are disposed on the second gate insulating layer 270 to complete the third thin film transistor TR13 and the fourth thin film transistor TR14.

제5 박막 트랜지스터(TR15)의 제5 게이트 전극(G5)은 제2 브릿지(BR2)를 통하여 제1 커패시터(C1)의 제2 커패시터 전극(C12)과 연결된다.The fifth gate electrode G5 of the fifth thin film transistor TR15 is connected to the second capacitor electrode C12 of the first capacitor C1 through the second bridge BR2.

도 7에 도시된 바와 같이, 제1 박막 트랜지스터(TR11)와 제2 박막 트랜지스터(TR12) 사이에 쉴드 전극(GS)이 배치된다. 쉴드 전극(GS)은 제1 박막 트랜지스터(TR11)와 제2 박막 트랜지스터(TR12)가 서로 영향을 미치는 것을 차단한다.As illustrated in FIG. 7, a shield electrode GS is disposed between the first thin film transistor TR11 and the second thin film transistor TR12. The shield electrode GS blocks the first thin film transistor TR11 and the second thin film transistor TR12 from affecting each other.

구체적으로, 쉴드 전극(GS)는 제1 박막 트랜지스터(TR11)의 제1 게이트 전극(G1)이 제2 박막 트랜지스터(TR12)의 제2 반도체층(A2)에 영향을 미치는 것을 차단한다. Specifically, the shield electrode GS blocks the first gate electrode G1 of the first thin film transistor TR11 from affecting the second semiconductor layer A2 of the second thin film transistor TR12.

쉴드 전극(GS)은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)과 중첩하여 배치되며, 쉴드 전극(GS)의 면적은 제1 게이트 전극(G1) 면적보다 크고, 제2 게이트전극(G2)의 면적보다 크다. 평면도를 기준으로, 쉴드 전극(GS)은 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)을 완전히 커버한다. The shield electrode GS is disposed to overlap the first gate electrode G1 and the second gate electrode G2, and the area of the shield electrode GS is larger than the area of the first gate electrode G1 and the second gate electrode It is larger than the area of (G2). Based on the plan view, the shield electrode GS completely covers the first gate electrode G1 and the second gate electrode G2.

제2 게이트 전극(G2) 및 제5 게이트 전극(G5) 상에 제2 층간 절연막(280)이 배치된다.The second interlayer insulating layer 280 is disposed on the second gate electrode G2 and the fifth gate electrode G5.

제2 층간 절연막(280) 상에 제1 브릿지(BR1), 제2 브릿지(BR2) 및 제3 브릿지(BR3)가 배치된다.The first bridge BR1, the second bridge BR2, and the third bridge BR3 are disposed on the second interlayer insulating layer 280.

제1 브릿지(BR1)는 레퍼런스 전원 라인(RL), 쉴드 전극(GS) 및 제2 반도체층(A2)의 제2 소스 영역(S2)을 서로 연결한다.The first bridge BR1 connects the reference power line RL, the shield electrode GS, and the second source region S2 of the second semiconductor layer A2 to each other.

제2 브릿지(BR2)는 제2 반도체층(A2)의 제2 드레인 영역(D2), 제1 반도체층(A1)의 제1 드레인 영역(D1), 제1 커패시터(C1)의 제2 커패시터 전극(C12) 및 제5 게이트 전극(G5)을 서로 연결한다. 제2 브릿지(BR2)는 제2 노드(n2)에 대응된다.The second bridge BR2 includes the second drain region D2 of the second semiconductor layer A2, the first drain region D1 of the first semiconductor layer A1, and the second capacitor electrode of the first capacitor C1. (C12) and the fifth gate electrode G5 are connected to each other. The second bridge BR2 corresponds to the second node n2.

제3 브릿지(BR3)는 제5 반도체층(A5)의 소스 영역(S5) 및 제1 커패시터(C1)의 제1 커패시터 전극(C11)을 서로 연결한다. 제3 브릿지(BR3)는 제1 노드(n1)에 대응된다.The third bridge BR3 connects the source region S5 of the fifth semiconductor layer A5 and the first capacitor electrode C11 of the first capacitor C1 to each other. The third bridge BR3 corresponds to the first node n1.

제1 브릿지(BR1), 제2 브릿지(BR2) 및 제3 브릿지(BR3) 상에 평탄화층(290)이 배치된다.The planarization layer 290 is disposed on the first bridge BR1, the second bridge BR2, and the third bridge BR3.

평탄화층(290) 상에 표시 소자(710)의 제1 전극(711)이 배치된다.The first electrode 711 of the display element 710 is disposed on the planarization layer 290.

제1 전극(711)의 가장자리에 뱅크층(750)이 배치된다. 뱅크층(750)은 표시 소자(710)의 발광 영역을 정의한다.The bank layer 750 is disposed on the edge of the first electrode 711. The bank layer 750 defines a light emitting area of the display element 710.

제1 전극(711)에 발광층(712)이 배치되고, 발광층(712) 상에 제2 전극(713)이 배치된다. 그에 따라, 표시 소자(710)가 완성된다. 도 7에 도시된 표시 소자(710)는 유기발광 다이오드(OLED)이다. 따라서, 본 발명의 일 실시예에 따른 표시장치(100)는 유기발광 표시장치이다.The light emitting layer 712 is disposed on the first electrode 711, and the second electrode 713 is disposed on the light emitting layer 712. Accordingly, the display element 710 is completed. The display element 710 illustrated in FIG. 7 is an organic light emitting diode (OLED). Accordingly, the display device 100 according to an exemplary embodiment of the present invention is an organic light emitting display device.

도 6 및 도 7을 참조하면, 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2)가 서로 중첩하고, 게이트 라인(GL)과 샘플링 제어 라인(SCL)도 서로 중첩하여 배치된다. 그 결과, 화소(P) 내에서 배선 및 박막 트랜지스터들의 배치 면적이 감소될 수 있고, 그에 따라 제1 커패시터(C1)의 면적이 확장될 수 있다. 제1 커패시터(C1)의 면적이 확장됨에 따라 제1 커패시터(C1)의 전압이 안정적으로 유지될 수 있다. 그 결과, 구동 박막 트랜지스터에 대한 문턱 전압 보상률이 향상되어, 문턱 전압 편차에 기인하는 패널 불량이 방지될 수 있다. 따라서, 표시장치(100)의 표시 품질이 향상될 수 있다.6 and 7, the first thin film transistor TR1 and the second thin film transistor TR2 overlap each other, and the gate line GL and the sampling control line SCL are also disposed to overlap each other. As a result, the arrangement area of the wiring and the thin film transistors in the pixel P may be reduced, and accordingly, the area of the first capacitor C1 may be expanded. As the area of the first capacitor C1 is expanded, the voltage of the first capacitor C1 can be stably maintained. As a result, the threshold voltage compensation rate for the driving thin film transistor is improved, and panel defects due to the threshold voltage deviation can be prevented. Therefore, the display quality of the display device 100 can be improved.

도 8은 비교예 따른 화소에 대한 평면도이고, 도 9는 도 8의 II-II'를 따라 자른 단면도이다.8 is a plan view of a pixel according to a comparative example, and FIG. 9 is a cross-sectional view taken along II-II 'of FIG.

도 8 및 도 9를 참조하면, 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2)가 서로 중첩하지만, 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2) 사이에 쉴드 전극(GS)이 배치되지 않는다. 그 결과, 제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2)가 서로 간섭을 일으키게 된다. 보다 구체적으로, 쉴드 전극(GS)이 배치되지 않는 경우, 제1 게이트 전극(G1)이 제2 반도체층(A2)의 제2 채널부(CN2)에 영향을 미치게 된다.8 and 9, the first thin film transistor TR1 and the second thin film transistor TR2 overlap each other, but the shield electrode GS is between the first thin film transistor TR1 and the second thin film transistor TR2. ) Is not placed. As a result, the first thin film transistor TR1 and the second thin film transistor TR2 interfere with each other. More specifically, when the shield electrode GS is not disposed, the first gate electrode G1 affects the second channel portion CN2 of the second semiconductor layer A2.

도 10은 도 9의 제2 박막 트랜지스터(TR12)에 대한 전압-전류 그래프이다.10 is a voltage-current graph of the second thin film transistor TR12 of FIG. 9.

구체적으로, 도 10의 I0는, 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)에 전압이 인가되지 않을 때, 제2 박막 트랜지스터(TR12)의 게이트 전압(Vgs)에 대한 소스-드레인 전류(Ids)를 나타낸다. 도 10의 IO를 참조하면, 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)에 전압이 인가되지 않을 때, 제2 박막 트랜지스터(TR12)는 정상 작동하는 것을 확인할 수 있다.Specifically, I0 in FIG. 10 is a source-drain for the gate voltage Vgs of the second thin film transistor TR12 when a voltage is not applied to the first gate electrode G1 of the first thin film transistor TR1. Current (Ids). Referring to IO of FIG. 10, when the voltage is not applied to the first gate electrode G1 of the first thin film transistor TR1, it can be confirmed that the second thin film transistor TR12 operates normally.

도 10의 I1은, 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)에 음(-)의 전압이 인가될 때, 제2 박막 트랜지스터(TR12)의 게이트 전압(Vgs)에 대한 소스-드레인 전류(Ids)를 나타낸다. 도 10의 I1을 참조하면, 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)에 음(-)의 전압이 인가되면, 제2 박막 트랜지스터(TR12)의 문턱 전압이 양(+)의 방향으로 이동(positive shift)하는 것을 확인할 수 있다.I1 in FIG. 10 is a source for the gate voltage Vgs of the second thin film transistor TR12 when a negative voltage is applied to the first gate electrode G1 of the first thin film transistor TR1- Drain current (Ids). Referring to I1 of FIG. 10, when a negative voltage is applied to the first gate electrode G1 of the first thin film transistor TR1, the threshold voltage of the second thin film transistor TR12 is positive (+). You can see that it is moving in a positive direction.

도 10의 I2는, 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)에 양(+)의 전압이 인가될 때, 제2 박막 트랜지스터(TR12)의 게이트 전압(Vgs)에 대한 소스-드레인 전류(Ids)를 나타낸다. 도 10의 I2을 참조하면, 제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)에 양(+)의 전압이 인가되면, 제2 박막 트랜지스터(TR12)의 문턱 전압이 음(-)의 방향으로 이동(negative shift)하는 것을 확인할 수 있다.I2 in FIG. 10 is a source for the gate voltage Vgs of the second thin film transistor TR12 when a positive voltage is applied to the first gate electrode G1 of the first thin film transistor TR1- Drain current (Ids). Referring to I2 of FIG. 10, when a positive voltage is applied to the first gate electrode G1 of the first thin film transistor TR1, the threshold voltage of the second thin film transistor TR12 is negative (-). You can see that it is moving in a negative direction.

제1 박막 트랜지스터(TR1)의 제1 게이트 전극(G1)에 인가되는 전압은 시간 별로 극성이 바뀌는데, 그에 따라, 제2 박막 트랜지스터(TR12)의 문턱 전압이 이동(shift)되어 제2 박막 트랜지스터(TR12)의 구동 안정성이 저하되고, 화소(P) 구동시 전압 보상율이 일정하기 않게 된다. 그 결과, 표시장치의 표시 품질이 저하될 수 있다.The voltage applied to the first gate electrode G1 of the first thin film transistor TR1 changes in polarity with time, and accordingly, the threshold voltage of the second thin film transistor TR12 is shifted to shift the second thin film transistor ( The driving stability of TR12) is deteriorated, and the voltage compensation rate when driving the pixel P is not constant. As a result, the display quality of the display device may deteriorate.

도 11은 다른 비교예 따른 화소에 대한 평면도이다.11 is a plan view of a pixel according to another comparative example.

도 11을 참조하면, 게이트 라인(GL)과 샘플링 제어 라인(SCL)은 평면상으로 서로 중첩하지 않으며, 제1 박막 트랜지스터(TR1)과 제2 박막 트랜지스터(TR2) 역시 서로 중첩하지 않는다. 그 결과, 배선 및 박막 트랜지스터들(TR11, TR12, TR13, TR14, TR15)가 차지하는 면적이 넓어지고, 제1 커패시터(C1)의 면적이 작아진다.Referring to FIG. 11, the gate line GL and the sampling control line SCL do not overlap each other in a plane, and the first thin film transistor TR1 and the second thin film transistor TR2 do not overlap each other. As a result, the area occupied by the wirings and the thin film transistors TR11, TR12, TR13, TR14, and TR15 increases, and the area of the first capacitor C1 decreases.

본 발명의 일 실시예에 따른 도 6의 화소(P)와 도 11의 화소를 비교하면, 도 11의 제1 커패시터(C1)의 면적이 도 6의 제1 커패시터(C1)의 면적보다 작다는 것을 확인할 수 있다. 이와 같이, 제1 커패시터(C1)의 면적이 작아지는 경우, 문턱 전압 보상율이 저하되고 표시장치(100)의 발광 안정성이 저하된다. When the pixel P of FIG. 6 is compared with the pixel of FIG. 11 according to an embodiment of the present invention, the area of the first capacitor C1 of FIG. 11 is smaller than that of the first capacitor C1 of FIG. 6. You can confirm that. As described above, when the area of the first capacitor C1 becomes small, the threshold voltage compensation rate decreases and the light emission stability of the display device 100 decreases.

도 12는 본 발명의 다른 일 실시예에 따른 표시장치(200)의 어느 한 화소(P)에 대한 회로도이다. 구체적으로, 도 12는 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.12 is a circuit diagram of one pixel P of the display device 200 according to another exemplary embodiment of the present invention. Specifically, FIG. 12 is an equivalent circuit diagram of the pixel P of the organic light emitting display device.

도 12에 도시된 표시장치(200)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.The pixel P of the display device 200 illustrated in FIG. 12 includes an organic light emitting diode (OLED) that is a display element 710 and a pixel driver (PDC) that drives the display element 710. The display element 710 is connected to the pixel driver PDC.

화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, GL, PL, IL, ICL)이 배치되어 있다. In the pixel P, signal lines DL, GL, PL, IL, and ICL for supplying a driving signal to the pixel driver PDC are arranged.

데이터 라인(DL)으로 데이터 전압(Vdata)이 공급되고, 게이트 라인(GL)으로 게이트 펄스(GP)가 공급되고, 화소 구동 전압 라인(PL)으로 화소 구동 전압(Vdd)이 공급되고, 초기화 전압 라인(IL)으로는 초기화 전압(Vini)이 공급되고, 초기화 제어 라인(ICL)으로 초기화 제어 신호(ICS)가 공급된다. The data voltage Vdata is supplied to the data line DL, the gate pulse GP is supplied to the gate line GL, the pixel driving voltage Vdd is supplied to the pixel driving voltage line PL, and the initialization voltage is applied. The initialization voltage Vini is supplied to the line IL, and the initialization control signal ICS is supplied to the initialization control line ICL.

도 12를 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 초기화 제어 라인(ICL) 역할을 한다.12, the gate lines of the n-th pixel (P) to as a gate line "GL n", adjacent n-1-th pixel (P) of the are "GL n-1", n-1 th The gate line “GL n-1 ” of the pixel P serves as an initialization control line (ICL) of the n-th pixel P.

화소 구동부(PDC)는, 예를 들어, 도 12에 도시된 바와 같이, 게이트 라인(GL) 및 데이터 라인(DL)과 연결된 제1 박막 트랜지스터(TR21)(스위칭 트랜지스터), 제1 박막 트랜지스터(TR21)를 통해 전송된 데이터 전압(Vdata)에 따라, 표시 소자(710)로 출력되는 전류의 크기를 제어하는 제3 박막 트랜지스터(TR23)(구동 트랜지스터), 제3 박막 트랜지스터(TR23)의 특성을 감지하기 위한 제2 박막 트랜지스터(TR22)(초기화 트랜지스터)를 포함한다. The pixel driver PDC includes, for example, a first thin film transistor TR21 (switching transistor) and a first thin film transistor TR21 connected to the gate line GL and the data line DL, as shown in FIG. 12. ) Senses the characteristics of the third thin film transistor TR23 (driving transistor) and the third thin film transistor TR23 controlling the magnitude of the current output to the display element 710 according to the data voltage Vdata transmitted through). And a second thin film transistor TR22 (initialization transistor).

제3 박막 트랜지스터(TR23)의 게이트 전극과 표시 소자(710) 사이에 제1 커패시터(C1)가 위치한다. 제1 커패시터(C1)를 스토리지 커패시터(Cst)라고도 한다. The first capacitor C1 is positioned between the gate electrode of the third thin film transistor TR23 and the display element 710. The first capacitor C1 is also referred to as a storage capacitor Cst.

제1 박막 트랜지스터(TR1)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제3 박막 트랜지스터(TR23)의 게이트 전극으로 전송한다. The first thin film transistor TR1 is turned on by the scan signal SS supplied to the gate line GL, and the data voltage Vdata supplied to the data line DL is gated to the third thin film transistor TR23. To be transferred.

제2 박막 트랜지스터(TR22)는 제3 박막 트랜지스터(TR23)와 발광 소자(710) 사이의 제1노드(n1) 및 초기화 전압 라인(IL)에 연결되어, 초기화 제어 신호(ICS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제3 박막 트랜지스터(TR23)의 특성을 감지한다. The second thin film transistor TR22 is connected to the first node n1 and the initialization voltage line IL between the third thin film transistor TR23 and the light emitting element 710, and is turned on by the initialization control signal ICS or It is turned off and senses the characteristics of the third thin film transistor TR23 as the driving transistor in the sensing period.

제3 박막 트랜지스터(TR23)의 게이트 전극과 연결된 제2 노드(n2)는 제1 박막 트랜지스터(TR21)와 연결된다. 제2 노드(n2)와 상기 제1 노드(n1) 사이에 제1 커패시터(C1)가 형성된다. The second node n2 connected to the gate electrode of the third thin film transistor TR23 is connected to the first thin film transistor TR21. A first capacitor C1 is formed between the second node n2 and the first node n1.

제1 박막 트랜지스터(TR21)가 턴온될 때 데이터 라인(DL)을 통해 공급된 데이터 전압(Vdata)이 제3 박막 트랜지스터(TR23)의 게이트 전극으로 공급된다. 데이터 전압(Vdata)은 제3 박막 트랜지스터(TR23)의 게이트 전극과 소스 전극 사이에 형성된 제1 캐패시터(C1)에 충전된다. When the first thin film transistor TR21 is turned on, the data voltage Vdata supplied through the data line DL is supplied to the gate electrode of the third thin film transistor TR23. The data voltage Vdata is charged in the first capacitor C1 formed between the gate electrode and the source electrode of the third thin film transistor TR23.

제3 박막 트랜지스터(TR23)가 턴온되면, 화소 구동 전압(Vdd)으로부터 제3 박막 트랜지스터(TR23)를 통하여 전류가 공급되어, 발광 소자(710)로부터 광이 출력된다. When the third thin film transistor TR23 is turned on, current is supplied from the pixel driving voltage Vdd through the third thin film transistor TR23 to output light from the light emitting element 710.

본 발명의 다른 일 실시예에 따르면, 제1 박막 트랜지스터(TR21)와 제2 박막 트랜지스터(TR22)가 서로 중첩하여 배치되고, 제1 박막 트랜지스터(TR21)와 제2 박막 트랜지스터(TR22) 사이에 쉴드 전극(GS)이 배치될 수 있다. 쉴드 전극(GS)은 초기화 전압 라인(IL)에 연결될 수 있다. 이 경우, 게이트 라인(GL)과 초기화 전압 라인(IL)이 서로 중첩되어 배치될 수 있다.According to another embodiment of the present invention, the first thin film transistor TR21 and the second thin film transistor TR22 are disposed to overlap each other, and the shield between the first thin film transistor TR21 and the second thin film transistor TR22. The electrode GS may be disposed. The shield electrode GS may be connected to the initialization voltage line IL. In this case, the gate line GL and the initialization voltage line IL may be disposed to overlap each other.

도 13은 본 발명의 또 다른 일 실시예에 따른 표시장치(300)에 적용되는 화소(P)에 대한 회로도이다. 구체적으로, 도 13은 유기발광 표시장치의 화소(P)에 대한 등가 회로도이다.13 is a circuit diagram of a pixel P applied to the display device 300 according to another exemplary embodiment of the present invention. Specifically, FIG. 13 is an equivalent circuit diagram of the pixel P of the organic light emitting display device.

도 13에 도시된 표시장치(300)의 화소(P)는, 표시 소자(710)인 유기발광 다이오드(OLED) 및 표시 소자(710)를 구동하는 화소 구동부(PDC)를 포함한다. 표시 소자(710)는 화소 구동부 (PDC)와 연결된다.The pixel P of the display device 300 illustrated in FIG. 13 includes an organic light emitting diode (OLED) that is a display element 710 and a pixel driver (PDC) that drives the display element 710. The display element 710 is connected to the pixel driver PDC.

화소 구동부 (PDC)는 박막 트랜지스터(TR31, TR32, TR33, TR34)를 포함한다. The pixel driver PDC includes thin film transistors TR31, TR32, TR33, and TR34.

화소(P)에는, 화소 구동부(PDC)에 구동 신호를 공급하는 신호 라인들(DL, EL, GL, PL, ICL, IL)이 배치되어 있다. In the pixel P, signal lines DL, EL, GL, PL, ICL, and IL for supplying a driving signal to the pixel driver PDC are arranged.

도 13의 화소(P)는 도12의 화소(P)와 비교하여, 발광 제어 라인(EL)을 더 포함한다. 발광 제어 라인(EL)으로 발광 제어 신호(EM)가 공급된다. 또한, 도 13의 화소 구동부(PDC)는 도 12의 화소 구동부(PDC)와 비교하여, 제4 박막 트랜지스터(TR34)의 발광 시점을 제어하기 위한 발광 제어 트랜지스터인 제2 박막 트랜지스터(TR32)를 더 포함한다. The pixel P of FIG. 13 further includes a light emission control line EL compared to the pixel P of FIG. 12. The emission control signal EM is supplied to the emission control line EL. In addition, the pixel driving unit PDC of FIG. 13 further includes a second thin film transistor TR32 which is a light emission control transistor for controlling the light emission timing of the fourth thin film transistor TR34 compared to the pixel driving unit PDC of FIG. 12. Includes.

그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니다. 화소 구동부(PDC)는, 이상에서 설명된 구조 이외에 다른 다양한 구조로 형성될 수 있다. 화소 구동부(PDC)는, 예를 들어, 6개 이상의 박막 트랜지스터를 포함할 수도 있다.However, another embodiment of the present invention is not limited thereto. The pixel driver PDC may be formed in various structures other than the structures described above. The pixel driver PDC may include, for example, six or more thin film transistors.

도 13을 참조하면, n번째 화소(P)의 게이트 라인을 "GLn"이라 할 때, 이웃한 n-1번째 화소(P)의 게이트 라인은 "GLn-1"이며, n-1번째 화소(P)의 게이트 라인 "GLn-1"은 n번째 화소(P)의 초기화 제어 라인(ICL) 역할을 한다.13, the gate lines of the n-th pixel (P) to as a gate line "GL n", adjacent n-1-th pixel (P) of the are "GL n-1", n-1 th The gate line “GL n-1 ” of the pixel P serves as an initialization control line (ICL) of the n-th pixel P.

제4 박막 트랜지스터(TR34)의 게이트 전극과 표시 소자(710)의 한 전극 사이에 제1 커패시터(C1)가 위치한다. 또한, 제2 박막 트랜지스터(TR32)의 단자들 중 화소 구동 전압(Vdd)이 공급되는 단자와, 표시 소자(710)의 한 전극 사이에 제2 커패시터(C2)가 위치한다. The first capacitor C1 is positioned between the gate electrode of the fourth thin film transistor TR34 and one electrode of the display element 710. In addition, the second capacitor C2 is positioned between the terminal of the second thin film transistor TR32 to which the pixel driving voltage Vdd is supplied and one electrode of the display element 710.

제1 박막 트랜지스터(TR31)는 게이트 라인(GL)으로 공급되는 스캔신호(SS)에 의해 턴온되어, 데이터 라인(DL)으로 공급되는 데이터 전압(Vdata)을 제4 박막 트랜지스터(TR34)의 게이트 전극으로 전송한다. The first thin film transistor TR31 is turned on by the scan signal SS supplied to the gate line GL, and the data voltage Vdata supplied to the data line DL is turned on by the gate electrode of the fourth thin film transistor TR34. To be transferred.

제3 박막 트랜지스터(TR33)는 초기화 전압 라인(IL)에 연결되어, 초기화 제어 신호(ICS)에 의해 턴온 또는 턴오프되며, 센싱 기간에 구동 트랜지스터인 제4 박막 트랜지스터(TR34)의 특성을 감지한다. The third thin film transistor TR33 is connected to the initialization voltage line IL, is turned on or off by the initialization control signal ICS, and senses the characteristics of the fourth thin film transistor TR34 which is a driving transistor in the sensing period. .

제2 박막 트랜지스터(TR32)는 에미젼 제어 신호(EM)에 따라, 화소 구동 전압(Vdd)을 제4 박막 트랜지스터(TR34)로 전달하거나, 화소 구동 전압(Vdd)을 차단한다. 제2 박막 트랜지스터(TR32)가 턴온될 때, 제4 박막 트랜지스터(TR34)로 전류가 공급되어, 표시 소자(710)로부터 광이 출력된다. The second thin film transistor TR32 transfers the pixel driving voltage Vdd to the fourth thin film transistor TR34 according to the emission control signal EM or cuts off the pixel driving voltage Vdd. When the second thin film transistor TR32 is turned on, current is supplied to the fourth thin film transistor TR34, and light is output from the display element 710.

본 발명의 또 다른 일 실시예에 따르면, 제1 박막 트랜지스터(TR31)와 제2 박막 트랜지스터(TR32)가 서로 중첩하여 배치되고, 제1 박막 트랜지스터(TR31)와 제2 박막 트랜지스터(TR32) 사이에 쉴드 전극(GS)이 배치될 수 있다. 쉴드 전극(GS)은 발광 제어 라인(EL)에 연결될 수 있다. 또한, 게이트 라인(GL)과 발광 제어 라인(EL)이 서로 중첩되어 배치될 수 있다.According to another embodiment of the present invention, the first thin film transistor TR31 and the second thin film transistor TR32 are disposed to overlap each other, and between the first thin film transistor TR31 and the second thin film transistor TR32. The shield electrode GS may be disposed. The shield electrode GS may be connected to the emission control line EL. Also, the gate line GL and the emission control line EL may be disposed to overlap each other.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.In the technical field to which the present invention pertains, the present invention described above is not limited by the above-described embodiments and the accompanying drawings, and various substitutions, modifications and changes are possible without departing from the technical details of the present invention. It will be obvious to those of ordinary skill. Therefore, the scope of the present invention is indicated by the following claims, and all modifications or variations derived from the meaning, scope and equivalent concepts of the claims should be interpreted as being included in the scope of the present invention.

100: 표시장치 110: 표시 패널
120: 게이트 드라이버 130: 데이터 드라이버
140: 제어부 150: 쉬프트 레지스트
151: 스테이지 210: 기판
220: 버퍼층 230: 제1 게이트 절연막
240: 제1 패시베이션층 250: 제2 패시베이션층
260: 제1 층간 절연막 270: 제2 게이트 절연막
280: 제2 층간 절연막 290: 평탄화층
710: 표시 소자 750: 뱅크층100: display 110: display panel
120: gate driver 130: data driver
140: control unit 150: shift resist
151: stage 210: substrate
220: buffer layer 230: first gate insulating film
240: first passivation layer 250: second passivation layer
260: first interlayer insulating film 270: second gate insulating film
280: second interlayer insulating film 290: planarization layer
710: display element 750: bank layer

Claims (16)

기판 및
상기 기판 상에 배치된 복수의 화소를 포함하며,
상기 화소는,
상기 기판 상의 화소 구동부 및
상기 화소 구동부와 연결된 표시 소자를 포함하고,
상기 화소 구동부는,
제1 박막 트랜지스터
상기 제1 박막 트랜지스터와 중첩하는 제2 박막 트랜지스터 및
상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 사이에 배치된 쉴드 전극
을 포함하는, 표시장치.Substrate and
It includes a plurality of pixels disposed on the substrate,
The pixel,
A pixel driver on the substrate and
And a display element connected to the pixel driver,
The pixel driver,
First thin film transistor
A second thin film transistor overlapping the first thin film transistor, and
A shield electrode disposed between the first thin film transistor and the second thin film transistor.
Display device comprising a. 제1항에 있어서,
상기 제1 박막 트랜지스터는 제1 반도체층 및 상기 제1 반도체층과 중첩하는 제1 게이트 전극을 포함하고,
상기 제2 박막 트랜지스터는 제2 반도체층 및 상기 제2 반도체층과 중첩하는 제2 게이트 전극을 포함하고,
상기 제1 반도체층은 다결정 실리콘 반도체층이고,
상기 제2 반도체층은 산화물 반도체층인, 표시장치.According to claim 1,
The first thin film transistor includes a first semiconductor layer and a first gate electrode overlapping the first semiconductor layer,
The second thin film transistor includes a second semiconductor layer and a second gate electrode overlapping the second semiconductor layer,
The first semiconductor layer is a polycrystalline silicon semiconductor layer,
The second semiconductor layer is an oxide semiconductor layer, a display device. 제2항에 있어서,
상기 쉴드 전극은 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 중첩하는 표시장치.According to claim 2,
The shield electrode overlaps the first gate electrode and the second gate electrode. 제2항에 있어서,
상기 쉴드 전극의 면적은 상기 제1 게이트 전극 면적 및 상기 제2 게이트 전극의 면적보다 큰, 표시장치 According to claim 2,
The display area of the shield electrode is larger than the area of the first gate electrode and the second gate electrode. 제2항에 있어서,
상기쉴드 전극은, 평면 상으로, 상기 제1 게이트 전극 및 상기 제2 게이트 전극을 완전히 커버하는, 표시장치. According to claim 2,
The shield electrode, on a plane, completely covers the first gate electrode and the second gate electrode, a display device. 제2항에 있어서,
상기제1 반도체층은 제1 채널부, 제1 소스 영역 및 제1 드레인 영역을 포함하며,
상기 쉴드 전극은, 평면 상으로, 상기 제1 채널부를 완전히 커버하는, 표시장치.According to claim 2,
The first semiconductor layer includes a first channel portion, a first source region, and a first drain region,
The shield electrode, on a flat surface, the display device completely covers the first channel portion. 제2항에 있어서,
상기 제2 반도체층은, 제2 채널부, 제2 소스 영역 및 제2 드레인 영역을 포함하며,
평면도를 기준으로, 상기 쉴드 전극은 상기 제2 채널부를 완전히 커버하는, 표시장치.According to claim 2,
The second semiconductor layer includes a second channel portion, a second source region, and a second drain region,
Based on a plan view, the shield electrode completely covers the second channel portion. 제2항에 있어서,
상기 제1 게이트 전극과 상기 제2 반도체층 사이의 거리는 700nm 이상인, 표시장치.According to claim 2,
A display device having a distance between the first gate electrode and the second semiconductor layer is 700 nm or more. 제1항에 있어서,
상기 기판과 상기 제2 박막 트랜지스터 사이에 상기 제1 박막 트랜지스터가 배치된, 표시장치.According to claim 1,
And the first thin film transistor is disposed between the substrate and the second thin film transistor. 제1항에 있어서,
상기 화소로 인가되는 데이터 전압을 제공하는 데이터 라인을 포함하며,
상기 제1 박막 트랜지스터는, 상기 데이터 전압의 인가를 제어하는 스위칭 트랜지스터인, 표시장치.According to claim 1,
And a data line providing a data voltage applied to the pixel,
The first thin film transistor is a switching transistor that controls the application of the data voltage. 제1항에 있어서,
상기 화소로 인가되는 레퍼런스 전압을 제공하는 레퍼런스 전압 라인을 포함하며,
상기 제2 박막 트랜지스터는, 상기 레퍼런스 전압의 인가를 제어하는 레퍼런스 트랜지스터인, 표시장치.According to claim 1,
And a reference voltage line providing a reference voltage applied to the pixel,
The second thin film transistor is a reference transistor that controls the application of the reference voltage. 제11항에 있어서,
상기 쉴드 전극은 상기 레퍼런스 전압 라인에 연결된, 표시장치.The method of claim 11,
The shield electrode is connected to the reference voltage line, a display device. 제1항에 있어서,
상기 화소로 인가되는 초기화 전압을 제공하는 초기화 전압 라인을 포함하며,
상기 제2 박막 트랜지스터는, 상기 초기화 전압의 인가를 제어하는 초기화 트랜지스터인, 표시장치.According to claim 1,
And an initialization voltage line providing an initialization voltage applied to the pixel,
The second thin film transistor is an initialization transistor that controls application of the initialization voltage. 제13항에 있어서,
상기 쉴드 전극은 상기 초기화 전압 라인에 연결된, 표시장치.The method of claim 13,
The shield electrode is connected to the initialization voltage line, a display device. 제1항에 있어서,
상기 기판 상에 배치되며, 상기 화소와 연결된 쉬프트 레지스터를 더 포함하며,
상기 쉬프트 레지스트는 게이트 라인을 통해 상기 화소와 연결된 스테이지를 포함하고,
상기 스테이지는 적어도 하나의 스테이지 박막 트랜지스터를 포함하며,
상기 스테이지 박막 트랜지스터는 상기 제1 박막 트랜지스터와 동일한 층에 배치된, 표시장치.According to claim 1,
It is disposed on the substrate, and further comprising a shift register connected to the pixel,
The shift resist includes a stage connected to the pixel through a gate line,
The stage includes at least one stage thin film transistor,
The stage thin film transistor is disposed on the same layer as the first thin film transistor, the display device. 제15항에 있어서,
상기 스테이지 박막 트랜지스터는 다결정 실리콘 반도체층을 포함하는, 표시장치. The method of claim 15,
The stage thin film transistor comprises a polycrystalline silicon semiconductor layer, a display device.
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