KR20200044467A - Semiconductor devie - Google Patents
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Abstract
Description
실시 예는 반도체 소자에 관한 것이다.Embodiments relate to semiconductor devices.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices including compounds such as GaN and AlGaN have many advantages such as having a wide and easy to adjust band gap energy, and can be used in various ways as light emitting devices, light receiving devices, and various diodes.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해, 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다. Particularly, light emitting devices such as light emitting diodes or laser diodes using
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when a light-receiving device such as a photodetector or a solar cell is manufactured using a
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Therefore, the semiconductor device can replace a light emitting diode backlight, a fluorescent lamp, or an incandescent light bulb that replaces a cold cathode fluorescent lamp (CCFL) constituting a backlight of a transmission module of an optical communication means and a liquid crystal display (LCD) display device. Applications are expanding to white light emitting diode lighting devices, automobile headlights and traffic lights, and sensors that detect gas or fire. In addition, the application of the semiconductor device can be expanded to high-frequency application circuits, other power control devices, and communication modules.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다In particular, a light emitting device that emits light in the ultraviolet wavelength range can be used for curing, medical, and sterilization by curing or sterilizing.
최근 자외선 발광소자에 대한 연구가 활발하나, 광 추출 효율이 저하되는 문제가 존재한다.Recently, research on ultraviolet light emitting devices has been actively conducted, but there is a problem that light extraction efficiency is lowered.
실시 예는 다양한 형태 예컨대 레터럴, 수직형 및 플립칩 타입의 반도체 소자를 제공한다.Embodiments provide semiconductor devices of various types, such as lateral, vertical, and flip-chip types.
또한, 광 추출 효율이 우수한 반도체 소자를 제공한다.In addition, a semiconductor device having excellent light extraction efficiency is provided.
또한, 광속 및 외부 양자 효율(External Quantum Efficiency, EQE)을 개선한 반도체 소자를 제공한다.In addition, a semiconductor device with improved luminous flux and external quantum efficiency (EQE) is provided.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problem to be solved in the embodiment is not limited to this, and it will be said that the object or effect that can be grasped from the solution means or embodiment of the problem described below is also included.
실시예에 따른 반도체 소자는 기판; 상기 기판 상에 배치되는 버퍼층; 상기 버퍼층 상에 배치되는 반도체 구조물; 상기 반도체 구조물 내에 배치되는 요철부; 및 상기 버퍼층 및 상기 반도체 구조물 내에 배치되는 홀;을 포함하고, 상기 반도체 구조물은, 상기 기판 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되고 우물층 및 장벽층을 포함하는 활성층 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 활성층은 상기 요철부에서 리세스를 포함하고, 상기 홀은 상기 요철부와 수직 방향으로 중첩되도록 배치되고, 상기 버퍼층에서 상기 요철부의 상기 제2 도전형 반도체층의 일부 영역까지 연장되고, 상기 홀은 최대 폭이 상기 우물층 및 장벽층의 두께보다 크다.소자상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층은 알루미늄 조성을 가질 수 있다.A semiconductor device according to an embodiment includes a substrate; A buffer layer disposed on the substrate; A semiconductor structure disposed on the buffer layer; An uneven portion disposed in the semiconductor structure; And a hole disposed in the buffer layer and the semiconductor structure, wherein the semiconductor structure includes a first conductivity type semiconductor layer disposed on the substrate, a well layer and a barrier layer disposed on the first conductivity type semiconductor layer. It includes an active layer and a second conductive type semiconductor layer disposed on the active layer, the active layer includes a recess in the uneven portion, the hole is arranged to overlap with the uneven portion in a vertical direction, the The buffer layer extends to a portion of the second conductive semiconductor layer of the uneven portion, and the hole has a maximum width greater than the thickness of the well layer and the barrier layer. Device The first conductive semiconductor layer, the active layer, and the agent 2 The conductive semiconductor layer may have an aluminum composition.
상기 제2 도전형 반도체층과 상기 활성층 사이에 배치되는 차단층을 더 포함할 수 있다.A blocking layer disposed between the second conductivity type semiconductor layer and the active layer may be further included.
상기 홀은 상기 제2 도전형 반도층 하부에 배치되는 바디부; 및 상기 바디부 상에 배치되는 헤드부를 포함할 수 있다.The hole may include a body part disposed under the second conductive type semiconducting layer; And a head portion disposed on the body portion.
상기 바디부는 폭의 변화가 상기 헤드부의 폭의 변화보다 작을 수 있다.The change in width of the body portion may be smaller than the change in width of the head portion.
상기 헤드부는 최대 폭이 상기 바디부의 최대 폭보다 클 수 있다.The maximum width of the head portion may be greater than the maximum width of the body portion.
상기 헤드부는 상기 활성층과 수평 방향으로 일부 중첩하여 배치될 수 있다.The head portion may be partially overlapped with the active layer in a horizontal direction.
실시 예에 따르면, 반도체 소자를 다양한 형태 예컨대 레터럴, 수직형 및 플립칩 형태로 구현할 수 있다.According to an embodiment, the semiconductor device may be implemented in various forms, such as lateral, vertical, and flip chip forms.
또한, 광 추출 효율이 우수한 반도체 소자를 제작할 수 있다.Further, a semiconductor device having excellent light extraction efficiency can be manufactured.
또한, 광속 및 외부 양자 효율을 개선한 반도체 소자를 제작할 수 있다.In addition, a semiconductor device with improved luminous flux and external quantum efficiency can be manufactured.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and beneficial advantages and effects of the present invention are not limited to the above, and will be more readily understood in the course of describing specific embodiments of the present invention.
도 1은 제1 실시예에 따른 반도체 소자의 단면도이고,
도 2는 제2 실시예에 따른 반도체 소자의 단면도이고,
도 3은 반도체 소자의 TEM 사진이고,
도 4a는 도 3에서 K부분을 확대한 사진이고,
도 4b는 도 3에서 L부분을 확대한 사진이고,
도 5는 제3 실시예에 따른 반도체 소자의 단면도이고,
도 6은 제4 실시예에 따른 반도체 소자의 단면도이고,
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 개념도이고,
도 8은 도 7의 A 부분 확대도이고,
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 개념도이고,
도 10는 본 발명의 일 실시예에 따른 반도체 소자 패키지를 도시한 도면이다.1 is a cross-sectional view of a semiconductor device according to a first embodiment,
2 is a cross-sectional view of a semiconductor device according to a second embodiment,
3 is a TEM photograph of a semiconductor device,
FIG. 4A is an enlarged photograph of a portion K in FIG. 3,
Figure 4b is an enlarged picture of the L portion in Figure 3,
5 is a cross-sectional view of a semiconductor device according to a third embodiment,
6 is a cross-sectional view of a semiconductor device according to a fourth embodiment,
7 is a conceptual diagram of a semiconductor device according to an embodiment of the present invention,
8 is an enlarged view of part A of FIG. 7,
9 is a conceptual diagram of a semiconductor device according to another embodiment of the present invention,
10 is a view showing a semiconductor device package according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.However, the technical spirit of the present invention is not limited to some embodiments described, but may be implemented in various different forms, and within the scope of the technical spirit of the present invention, one or more of its components between embodiments may be selectively selected. It can be used by bonding and substitution.
또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다.In addition, terms (including technical and scientific terms) used in the embodiments of the present invention, unless clearly defined and specifically described, can be generally understood by those skilled in the art to which the present invention pertains. It can be interpreted as a meaning, and terms that are commonly used, such as predefined terms, may be interpreted by considering the contextual meaning of the related technology.
또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.In addition, the terms used in the embodiments of the present invention are for describing the embodiments and are not intended to limit the present invention.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C 중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다.In the present specification, a singular form may also include a plural form unless specifically stated in the phrase, and is combined with A, B, C when described as "at least one (or more than one) of A and B, C". It can contain one or more of all possible combinations.
또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.In addition, in describing the components of the embodiments of the present invention, terms such as first, second, A, B, (a), and (b) may be used.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다.These terms are only for distinguishing the component from other components, and the term is not limited to the nature, order, or order of the component.
그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성 요소에 직접적으로 연결, 결합 또는 접속되는 경우뿐만 아니라, 그 구성 요소와 그 다른 구성 요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속' 되는 경우도 포함할 수 있다.And, when a component is described as being 'connected', 'coupled' or 'connected' to another component, the component is not only directly connected, coupled or connected to the other component, but also to the component It may also include the case of 'connected', 'coupled' or 'connected' due to another component between the other components.
또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.Further, when described as being formed or disposed in the "top (top) or bottom (bottom)" of each component, the top (top) or bottom (bottom) is one as well as when the two components are in direct contact with each other It also includes a case in which another component described above is formed or disposed between two components. In addition, when expressed as "up (up) or down (down)", it may include the meaning of the downward direction as well as the upward direction based on one component.
도 1은 제1 실시예에 따른 반도체 소자의 단면도이다.1 is a cross-sectional view of a semiconductor device according to a first embodiment.
도 1을 참조하면, 제1 실시예에 따른 반도체 소자는 기판(110), 버퍼층(140), 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함하는 반도체 구조물(120)을 포함한다.Referring to FIG. 1, the semiconductor device according to the first embodiment includes a
기판(110)은 전도성 기판 또는 절연성 기판을 포함한다. 기판(110)은 반도체 물질 성장에 적합한 물질이나 캐리어 웨이퍼일 수 있다. 예를 들어, 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3중 적어도 하나를 포함할 수 있다. 그리고 기판(110)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 이러한 돌출부는 광 추출 효율을 개선시켜 줄 수 있다.The
버퍼층(140)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 버퍼층(140)에는 도펀트가 도핑될 수도 있으나, 이에 한정하지 않는다.The
버퍼층(140)은 기판(110) 상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 버퍼층(140)은 버퍼층(140)상에 성장하는 제1 도전형 반도체층(121)의 결정성을 향상시킬 수 있다.The
또한, 버퍼층(140)은 서로 다른 조성의 복수 개의 반도체층이 교대로 배치하여 초 격자(super lattice) 구조로 형성될 수 있다. 버퍼층(140)은 기판(110)과 질화물 계열의 반도체층과의 격자상수의 차이를 완화시켜 주기 위해 배치될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(140)의 격자 상수는 기판(110)과 질화물 계열의 반도체층 사이의 격자상수 사이의 값을 가질 수 있다. 다만, 이에 한정되는 것은 아니다.In addition, the
그리고 버퍼층(140) 상에는 제1 도전형 반도체층(121), 제2 도전형 반도체층(123) 및 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치되는 활성층(122)을 포함하는 반도체 구조물(120)이 배치될 수 있다.And on the
제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(121)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제1 도전형 반도체층(121)은 n형 반도체층일 수 있다.The first conductivity-
활성층(122)은 제1 도전형 반도체층(121)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 활성층(122)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(123)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(122)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.The
활성층(122)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있다.The
활성층(122)은 복수 개의 우물층(510)과 장벽층(520)을 포함할 수 있다. 우물층(510)과 장벽층(520)은 Inx2Aly2Ga1 -x2- y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층(510)은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다.The
제2 도전형 반도체층(123)은 활성층(122) 상에 배치되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(123)에 제2 도펀트가 도핑될 수 있다.The second conductivity-
제2 도전형 반도체층(123)은 Inx5Aly2Ga1 -x5- y2N(0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlGaN, AlInN, AlN, AlGaAs, AlGaInP 중 선택된 물질로 형성될 수 있다.The second
제2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2 도펀트가 도핑된 제2 도전형 반도체층(123)은 p형 반도체층일 수 있다.When the second dopant is a p-type dopant such as Mg, Zn, Ca, Sr, or Ba, the second conductivity-
실시 예에 따르면, 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)은 모두 알루미늄을 포함할 수 있다. 따라서, 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)은 AlGaN, InAlGaN 또는 AlN 조성을 가질 수 있다.According to an embodiment, the first conductivity
그리고 본 발명의 실시예에 따른 반도체 구조물(120)은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 구조물(120)은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다. 파장범위는 반도체 구조물(120)의 Al의 조성비에 의해 결정될 수 있다. 또한, 반도체 구조물(120)은 광의 세기가 서로 다른 다양한 파장의 광을 출력할 수 있고, 발광하는 광의 파장 중 다른 파장의 세기에 비해 상대적으로 가장 강한 세기를 갖는 광의 피크 파장이 근자외선, 원자외선, 또는 심자외선일 수 있다.In addition, the
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위에서 메인 피크를 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위에서 메인 피크를 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위에서 메인 피크를 가질 수 있다. 반도체 구조물(120)은 100nm 내지 420nm의 파장에서 최대 피크 파장을 갖는 자외선 광을 생성할 수 있다.Illustratively, light (UV-A) in the near ultraviolet wavelength band may have a main peak in the range of 320 nm to 420 nm, and light (UV-B) in the far ultraviolet wavelength band may have a main peak in the range of 280 nm to 320 nm, The light (UV-C) in the deep ultraviolet wavelength band may have a main peak in a range of 100 nm to 280 nm. The
또한, 반도체 구조물(120)은 내에 배체되는 요철부(S1)를 포함할 수 있다. 요철부(S1)는 홀(H)에 의해 유발되는 V 형상일 수 있다. 요철부(S1)는 제1 도전형 반도체층(121)과 활성층(122)의 응력(Strain)을 완화시키며, 홀(H)이 활성층(122) 및 제2 도전형 반도체층(123)에 연장되는 것을 방지하여 반도체 소자의 품질을 향상시킬 수 있다.In addition, the
요철부(S1)는 홀(H)에 의한 누설 전류를 방지할 수도 있다. 다만, 요철부(S1)가 형성된 영역은 실질적으로 발광에 참여하지 못해 광도가 일부 감소할 수 있다. 그리고 요철부(S1)는 복수 개일 수 있다. The uneven portion S1 may also prevent leakage current caused by the hole H. However, the region where the uneven portion S1 is formed may not substantially participate in light emission, so the luminance may be partially reduced. In addition, a plurality of uneven parts S1 may be provided.
또한, 반도체 구조물(120)은 요철부(S1) 및 요철부(S1) 이외의 영역인 평탄부(S2)를 포함할 수 있다. 실시예로, 요철부(S1)와 평탄부(S2)는 수평 방향(X축 방향)으로 각각 구획될 수 있다. 그리고 평탄부(S2)는 요철부(S1)에 비해 상대적으로 평탄한 영역일 수 있다. 그리고 평탄 영역(S2)은 (0001)결정면에서 성장한 영역이고, 그리고 요철부(S1)는 (1-101)결정면에서 성장한 영역일 수 있다.Also, the
요철부(S1)에서는 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)은 하부를 향해 돌출된 형상일 수 있다. 이에 따라, 요철부(S1)에서 제1 도전형 반도체층(121)은 제1 리세스(Ra)를 포함하고, 활성층(122)은 제2 리세스(Rb)를 포함하고, 제2 도전형 반도체층(123)은 제3 리세스(Rc)를 포함할 수 있다. 예컨대, 요철부(S1)에서 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)은 V 형상을 가질 수 있다.In the uneven portion S1, the first conductivity
그리고 제1 리세스(Ra), 제2 리세스(Rb) 및 제3 리세스(Rc)는 제1 도전형 반도체층(121), 활성층(122) 및 제2 도전형 반도체층(123)에 대응하여 순차로 적층될 수 있다. 또한, 제1 리세스(Ra), 제2 리세스(Rb) 및 제3 리세스(Rc)는 순차로 수평 방향(X축 방향)으로 폭이 커질 수 있다.And the first recess (Ra), the second recess (Rb) and the third recess (Rc) are the first conductivity
이러한 구성에 의하여, 평탄부(S2)에서 활성층(122) 및 제2 도전형 반도체층(123)의 두께는 제2 리세스(Rb) 및 제3 리세스(Rc)의 두께보다 클 수 있다. 이에 따라, 요철부(S1)에서는 제2 도전형 반도체층(123)에서 활성층(122)으로 홀 이동이 향상되며 하부에 배치된 활성층에도 홀 주입이 용이하게 이루어질 수 있다. 즉, 광 추출 효율이 개선될 수 있다.By this configuration, the thickness of the
그리고 홀(H)은 반도체 구조물(120) 내에 배치될 수 있으며, 요철부(S1)와 수직 방향으로 중첩되도록 배치될 수 있다. 또한, 홀(H)은 상술한 제1 리세스(Ra,), 제2 리세스(Rb), 제3 리세스(Rc)와 모두 수직 방향(Y축 방향)으로 중첩할 수 있다.In addition, the hole H may be disposed in the
이러한 홀(H)은 전위 결함(Treading Dislocation, TD)일 수 있다. 예컨대, 홀(H)은 수십 나노의 폭의 에어홀(Air hole)일 수 있다. The hole H may be a dislocation defect (TD). For example, the hole H may be an air hole having a width of tens of nanometers.
또한, 상술한 바와 같이 요철부(S1)는 홀(H)이 반도체 소자의 상부까지 전파되는 것을 방지하여, 누설 전류를 방지하여 반도체 소자의 광 효율을 개선할 수 있다. In addition, as described above, the uneven portion S1 prevents the hole H from propagating to the upper portion of the semiconductor element, and prevents leakage current, thereby improving the light efficiency of the semiconductor element.
여기서, 수직 방향(Y축 방향)은 기판(110)에서 제2 도전형 반도체층(123)을 향한 방향으로 반도체 구조물(120)에서 각층의 적층 방향일 수 있다. 그리고 수평 방향(X축 방향)은 수직 방향(Y축 방향)에 수직한 방향일 수 있다.Here, the vertical direction (Y-axis direction) may be a stacking direction of each layer in the
또한, 반도체 소자에 정전기가 인가될 경우 요철부(S1)에 전류가 집중되므로, 반도체 소자는 정전압 방출(Electrostatic Discharge, EDS)에 대한 내성이 향상될 수 있다.In addition, when static electricity is applied to the semiconductor device, current is concentrated in the uneven portion S1, so that the semiconductor device may have improved resistance to electrostatic discharge (EDS).
그리고 홀(H)은 버퍼층(140)에서 요철부(S1) 내의 제2 도전형 반도체층(123)의 일부 영역까지 연장될 수 있다. 즉, 홀(H)은 활성층(122의 상면(TP)의 상부까지 연장되어 배치될 수 있다.Further, the hole H may extend from the
구체적으로, 홀(H)은 요철부(S1) 내에서 활성층(122)과 수평 방향(X축 방향)으로 일부 중첩될 수 있다. 뿐만 아니라, 홀(H)은 평탄부(S2)의 활성층(122)과 수평 방향(X축 방향)으로 일부 중첩될 수 있다. 이러한 구성에 의하여, 활성층(122)에서 방출되는 광은 제2 리세스(Rb)에서 입사각 변화에 따른 난반사가 일어나 광 추출 효율이 개선될 수 있다.Specifically, the hole H may partially overlap the
또한, 홀(H)은 최대 폭(W1)이 평탄부(S2)에서 활성층(122)의 우물층(510) 및 장벽층(520)의 두께(d1)보다 클 수 있다.Also, the maximum width W1 of the hole H may be greater than the thickness d1 of the well layer 510 and the barrier layer 520 of the
이러한 구성에 의하여, 활성층(122)에서 방출된 광이 요철부(S1)에서 홀(H)로부터 난반사될 수 있으므로, 반도체 소자는 광 추출효율을 개선할 수 있다.With this configuration, since light emitted from the
보다 구체적으로, 홀(H)은 조성 물질이 에어이므로 요철부(S1) 내에서 활성층(122) 및 제1 도전형 반도체층(121)의 조성 물질과 상이하다. 이에 따라, 홀(H)의 굴절률은 요철부(S1) 내의 활성층(122) 및 제1 도전형 반도체층(121) 등의 굴절률과 상이하므로, 활성층(122)에서 방출된 광이 홀(H)의 표면에서 난반사될 수 있다.More specifically, since the composition material of the hole H is air, it is different from the composition material of the
보다 구체적으로, 홀(H)은 최대 폭(W1)이 20㎚ 내지 50㎚일 수 있다. 그리고 활성층(122)에서 우물층(510)은 두께(da)가 2㎚ 내지 4㎚이고, 장벽층(520)은 의 두께(db)는 10㎚ 내지 14㎚이다. 이로써, 활성층(122)에서 우물층(510) 및 장벽층(520)의 두께(d1)는 12㎚ 내지 18㎚일 수 있다.More specifically, the maximum width W1 of the hole H may be 20 nm to 50 nm. The well layer 510 in the
또한, 홀(H)은 바디부(Ha)와 헤드부(Hb)를 포함할 수 있다. 바디부(Ha)는 요철부(S1)의 제2 도전형 반도체층(123)의 하부에 배치될 수 있다. 그리고 헤드부(Hb)는 바디부(Ha) 상에 배치될 수 있다. Further, the hole H may include a body portion Ha and a head portion Hb. The body portion Ha may be disposed under the second conductive
이에, 바디부(Ha)는 상대적으로 헤드부(Hb)보다 폭의 변화가 적은 영역일 수 있다. 즉, 헤드부(Hb)의 최대 폭은 바디부(Ha)의 최대 폭보다 클 수 있다. 여기서, 폭은 수평 방향(X축 방향)으로 길이를 의미한다.Accordingly, the body portion Ha may be a region having a relatively small change in width than the head portion Hb. That is, the maximum width of the head portion Hb may be greater than the maximum width of the body portion Ha. Here, the width means the length in the horizontal direction (X-axis direction).
그리고 헤드부(Hb)는 바디부(Ha) 상부에 배치며, 평탄부(S2)의 활성층(122)과 수평 방향으로 중첩되도록 배치될 수 있다. 또한, 헤드부(Hb)는 요철부(S1)에서 활성층(122)과 일부 중첩되도도록 배치될 수 있다. 이러한 배치로 인하여, 활성층(122)에서 방출된 광은 헤드부(Hb)의 폭(W)의 변화에 의해 난반사 효율이 증가할 수 있다. 이로써, 본 명세서에서 설명하는 반도체 소자는 더욱 광 추출 효율을 개선할 수 있다.In addition, the head portion Hb is disposed on the body portion Ha, and may be disposed to overlap the
도 2는 제2 실시예에 따른 반도체 소자의 단면도이다.2 is a cross-sectional view of a semiconductor device according to a second embodiment.
제2 실시예에 따른 반도체 소자는 복수 개의 서브 반도체층(121a, 121b, 121c)을 포함하는 제1 도전형 반도체층(121), 활성층(122)과 제2 도전형 반도체층(123) 사이에 배치되는 차단층(124)을 더 포함할 수 있다. 이러한 구성 이외에, 기판(110), 버퍼층(140), 활성층(122)은 상술한 내용이 동일하게 적용될 수 있다.The semiconductor device according to the second embodiment includes a plurality of
먼저, 제1 도전형 반도체층(121)은 복수 개의 서브 반도체층(121a, 121b, 121c)을 포함할 수 있다. 구체적으로, 제1 도전형 반도체층(121)은 버퍼층(140) 상에 배치되는 제1 서브 반도체층(121a), 제1 서브 반도체층(121a) 상에 배치되는 제2 서브 반도체층(121b), 제2 서브 반도체층(121b) 상에 배치되는 제3 서브 반도체층(121c)을 포함할 수 있다.First, the first conductivity
제1 서브 반도체층(121a)은 언도프트 반도체층일 수 있다. 제1 서브 반도체층(121a)은 제1 도펀트 및 제2 도펀트가 도핑되지 않은 undoped AlGaN층으로 이루어질 수 있다.The first
제2 서브 반도체층(121b)은 다층으로 이루어질 수 있다. 그리고 제2 서브 반도체층(121b)은 초격자 구조로 이루어질 수 있다. 예컨대, 제2 서브 반도체층(121b)은 AlN 및 AlGaN이 교대로 적층된 구조일 수 있다. 이에 따라, 제2 서브 반도체층(121b)은 비 정상적으로 전압에 포함된 전류를 확산 시켜 활성층(122)을 보호할 수 있다.The second
제3 서브 반도체층(121c)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제3 서브 반도체층(121c)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1 도펀트가 n형 도펀트인 경우, 제1 도펀트가 도핑된 제3 서브 반도체층(121c)은 n형 반도체층일 수 있다.The third
제3 서브 반도체층(121c)은 알루미늄 조성이 상이한 복수 개의 층으로 분리될 수 있다. 예를 들어, 제3 서브 반도체층(121c)은 활성층(122)에 인접할수록 알루미늄 조성이 감소하는 복수 개의 층을 포함할 수 있다. 이로 인하여, 제3 서브 반도체층(121c)에서 하부(기판에 인접한 영역)의 알루미늄 조성이 상부(활성층에 인접한 영역)의 알루미늄 조성보다 커, 굴절률의 차이가 발생하여 외부 광 추출이 향상될 수 있다. 또한, 활성층(122)에서 방출된 광(예로, UV-C)이 활성층(122)에서 흡수되는 양을 감소하여 반도체 소자의 광 추출 효율을 개선할 수 있다.The third
그리고 제1 도전형 반도체층(121)과 활성층(122) 사이에 전자 제어층(Electron controling layer, ECL) 추가 배치될 수 있다. 전자 제어층(Electron controling layer, ECL)은 제1 도전형 반도체층(121)으로부터 전자가 과도하게 주입되는 것을 방지하고 적정 수준의 전자를 제공할 수 있다. 전자 제어층은 알루미늄 조성이 상이한 복수 개의 층이 교대로 적층된 구조일 수 있다. 다만, 이러한 구성에 한정되는 것은 아니다.In addition, an electron control layer (ECL) may be additionally disposed between the first
차단층(124)은 활성층(122)과 제2 도전형 반도체층(123) 사이에 배치될 수 있다. 차단층(124)은 제1 도전형 반도체층(121)에서 공급된 캐리어가 제2 도전형 반도체층(123)으로 빠져나가는 흐름을 차단하여, 활성층(122) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다.The
차단층(124)의 에너지 밴드갭은 활성층(122) 및 제2 도전형 반도체층(123)의 에너지 밴드갭보다 클 수 있다. 차단층(124)은 제2 도펀트가 도핑되므로 제2 도전형 반도체층(123)의 일부 영역으로 정의될 수도 있다. 즉, 제2 도전형 반도체층(123)은 P형 반도체층과 차단층(124)을 포함하는 개념으로 정의할 수도 있다.The energy band gap of the
차단층(124)은 Inx1Aly1Ga1 -x1- y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.The
일예로, 차단층(124)은 알루미늄 조성이 50% 내지 100%일 수 있다. 차단층(124)의 알루미늄 조성이 50% 이상인 경우 캐리어의 이동을 차단하기 위한 충분한 에너지 장벽을 가질 수 있고, 활성층(122)에서 방출하는 광을 흡수하지 않을 수 있다. For example, the
또한, 차단층(124)은 활성층(122) 상에 배치되므로, 요철부(S1)에서 요철부(S1)의 형상에 대응하도록 V 형상을 가질 수 있다.In addition, since the
그리고 차단층(124)과 활성층(122) 사이에 알루미늄 조성이 반도체 구조물(120) 내에서 가장 높은 중간층(미도시됨)이 더 배치될 수 있다. 중간층(미도시됨)은 AlGaN일 수도 있고 AlN일 수도 있다. 또는 중간층(미도시됨)은 AlGaN과 AlN이 교대로 배치되는 초격자층일 수도 있다. 다만, 이러한 구조에 한정되지 않는다.In addition, an intermediate layer (not shown) having the highest aluminum composition in the
그리고 중간층(미도시됨)은 캐리어(예: 전자)의 이동을 효율적으로 차단하도록 소정의 두께로 제한될 수 있다.In addition, the intermediate layer (not shown) may be limited to a predetermined thickness to effectively block the movement of the carrier (eg, electron).
제2 도전형 반도체층(123)은 차단층(124) 상에 배치되고, 복수 개의 층으로 이루어질 수 있다. 일예로, 제2 도전형 반도체층(123)에서 알루미늄 조성이 상이한 복수 개의 서브층으로 구분될 수 있다. The second conductivity-
예컨대, 제2 도전형 반도체층(123)은 순차로 적층된 제1 서브층 내지 제3 서브층을 포함할 수 있다.For example, the second conductivity
제1 서브층은 상대적으로 균일한 알루미늄 조성을 가져 반도체 구조물(120)의 정공 주입 효율을 향상시키거나 결정성을 개선할 수 있다. 제1 서브층의 두께는 20㎚ 내지 60㎚일 수 있다. 제1 서브층의 알루미늄 조성은 40% 내지 80%일 수 있다. The first sub-layer has a relatively uniform aluminum composition, thereby improving hole injection efficiency of the
제2 서브층의 두께는 10㎚ 보다 크고 50㎚보다 작을 수 있다. 예시적으로 제2 서브층의 두께는 25㎚일 수 있다. 제2 서브층의 두께가 10㎚보다 두꺼운 경우 수평 방향으로 저항이 감소하여 전류 확산 효율이 향상될 수 있다. 또한, 제2 서브층의 두께가 50㎚보다 작은 경우에는 활성층(122)에서 제2 서브층으로 입사된 광이 흡수되는 경로가 단축될 수 있고, 반도체 소자의 광 추출 효율이 향상될 수 있다.The thickness of the second sub-layer may be greater than 10 nm and less than 50 nm. For example, the thickness of the second sub-layer may be 25 nm. When the thickness of the second sub-layer is greater than 10 nm, the resistance decreases in the horizontal direction, so that the current diffusion efficiency can be improved. In addition, when the thickness of the second sub-layer is less than 50 nm, the path through which light incident from the
제2 서브층의 알루미늄 조성은 우물층(510)의 알루미늄 조성보다 높을 수 있다. 심자외선 또는 원자외선 광을 생성하기 위한 우물층(510)의 알루미늄 조성은 약 20% 내지 60%일 수 있다. 따라서, 제2 서브층의 알루미늄 조성은 40%보다 크고 80%보다 작을 수 있다. 예시적으로, 우물층(510)의 알루미늄 조성이 30%인 경우 제2 서브층의 알루미늄 조성은 40%일 수 있다.The aluminum composition of the second sub-layer may be higher than that of the well layer 510. The aluminum composition of the well layer 510 for generating deep ultraviolet or far ultraviolet light may be about 20% to 60%. Therefore, the aluminum composition of the second sub-layer may be greater than 40% and less than 80%. For example, when the aluminum composition of the well layer 510 is 30%, the aluminum composition of the second sub-layer may be 40%.
만약, 제2 서브층의 평균 알루미늄 조성이 우물층(510)의 알루미늄 조성보다 낮은 경우 제2 서브층이 자외선 광을 흡수하는 확률이 높기 때문에 광 추출 효율이 떨어질 수 있다.If the average aluminum composition of the second sub-layer is lower than that of the well layer 510, the light extraction efficiency may be deteriorated because the second sub-layer has a high probability of absorbing ultraviolet light.
제3 서브층은 전극과 접하는 반도체 구조물(120)의 표면층일 수 있다. 이로써, 전극을 통해 제3 서브층으로 전류를 주입할 수 있고, 전류 주입 효율은 제3 서브층과 제2 전극 사이의 저항에 의해 제어될 수 있다. 제3 서브층과 전극 사이의 저항은 오믹 컨택, 쇼트키 컨택, 또는 터널 효과 중 적어도 하나 이상의 작용에 의할 수 있으나, 반드시 이에 한정하는 것은 아니다.The third sub-layer may be a surface layer of the
제3 서브층의 두께는 1nm 내지 10nm일 수 있다. 제3 서브층의 두께가 10nm보다 두꺼운 경우에는 캐리어 주입 효율이 떨어지는 문제가 있다. 따라서, 제3 서브층의 두께는 제2 도전형 반도체층(123)보다 작을 수 있다.The thickness of the third sub-layer may be 1 nm to 10 nm. When the thickness of the third sub-layer is greater than 10 nm, there is a problem in that carrier injection efficiency is poor. Therefore, the thickness of the third sub-layer may be smaller than that of the second conductivity-
제3 서브층의 알루미늄 조성은 20% 내지 70%일 수 있다. 알루미늄의 조성이 20% 이상인 경우 자외선을 발광하는 우물층(510)과의 알루미늄 조성 차이가 줄어들어 광 흡수가 개선될 수 있다. 또한, 알루미늄의 조성이 70% 이하인 경우 동작 전압이 낮아지므로 광 출력이 개선될 수 있다.The aluminum composition of the third sub-layer may be 20% to 70%. When the composition of aluminum is 20% or more, the difference in aluminum composition from the well layer 510 that emits ultraviolet rays is reduced, so that light absorption can be improved. In addition, when the composition of aluminum is 70% or less, since the operating voltage is lowered, light output may be improved.
제3 서브층은 표면에 가까워질수록 알루미늄 조성이 감소할 수 있다. 제2 서브층의 감소폭은 제3 서브층의 감소폭과 상이할 수도 있고 동일할 수도 있다. The aluminum composition may decrease as the third sub-layer approaches the surface. The reduction width of the second sub-layer may be different from or the same as the reduction width of the third sub-layer.
도 3은 반도체 소자의 TEM 사진이고, 도 4a는 도 3에서 K부분을 확대한 사진이고, 도 4b는 도 3에서 L부분을 확대한 사진이다.FIG. 3 is a TEM photograph of a semiconductor device, FIG. 4A is an enlarged photograph of K in FIG. 3, and FIG. 4B is an enlarged photograph of L in FIG. 3.
도 3을 참조하면, 반도체 소자에서 기판을 제외한 각 층이 나타난다. 이 때, 반도체 소자는 AlN을 포함하는 버퍼층(140), 상술한 언도프트 AlGaN을 포함하는 제1 서브 반도체층(121a), AlN/AlGaN이 교대로 적층된 초격자층으로 이루어진 제2 서브 반도체층(121b) 및 알루미늄 조성이 상이한 복수 개의 층으로 이루어지고 제1 도펀트로 도핑된 AlGaN으로 이루어진 제3 서브 반도체층(121c), 제3 서브 반도체층(121c) 상에 배치되는 활성층(122), 활성층(122) 상에 배치되는 차단층(124), 차단층(124) 상에 배치되는 제2 도전형 반도체층(123)을 포함한다.Referring to FIG. 3, in the semiconductor device, each layer excluding the substrate is shown. In this case, the semiconductor device includes a
도 4a 및 도 4b를 참조하면, 제1 도전형 반도체층(121), 활성층(122), 차단층(124) 및 제2 도전형 반도체층(123)이 요철부에서 각각 리세스를 가질 수 있다. 이에, 제1 도전형 반도체층(121), 활성층(122), 차단층(124) 및 제2 도전형 반도체층(123)은 요철부에서 V 형상일 수 있다. 그리고 홀(H)이 요철부와 수직 방향으로 중첩되도록 배치되고, 홀(H)의 최대 폭이 활성층(122)의 우물층(122a) 및 장벽층(122b)의 두께보다 큰 것으로 나타난다.4A and 4B, the first conductivity
도 5는 제3 실시예에 따른 반도체 소자의 단면도이고, 도 6은 제4 실시예에 따른 반도체 소자의 단면도이다.5 is a cross-sectional view of a semiconductor device according to a third embodiment, and FIG. 6 is a cross-sectional view of a semiconductor device according to a fourth embodiment.
도 5를 참조하면, 홀(H)은 버퍼층 내부에서 상부로 연장될 수 있다. 도 2와 달리, 제3 실시예에 따른 반도체 소자에서 홀(H)은 버퍼층(140)의 최하면과 최상면 사이의 일 영역에서부터 상부로 연장하여 배치될 수 있다.Referring to FIG. 5, the hole H may extend upward from inside the buffer layer. Unlike FIG. 2, in the semiconductor device according to the third embodiment, the hole H may be disposed to extend upward from one region between the bottom and top surfaces of the
뿐만 아니라, 도 6을 참조하면, 홀(H)은 버퍼층(140)의 최상면에서부터 상부로 연장하여 배치될 수 있다. 이와 같이, 본 명세서에서 홀(H)은 버퍼층(140) 내의 임의의 영역을 시작점으로 상부를 향해 연장하여 배치될 수 있다.In addition, referring to FIG. 6, the hole H may be disposed to extend upward from the top surface of the
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 개념도이고, 도 8은 도 7의 A 부분 확대도이다.7 is a conceptual diagram of a semiconductor device according to an embodiment of the present invention, and FIG. 8 is an enlarged view of part A of FIG. 7.
도 7 및 도 8을 참조하면, 실시 예에 따른 반도체 소자(10A)는 도전성 기판(170), 제1 도전형 반도체층(121), 제2 도전형 반도체층(123), 및 활성층(122)을 포함하는 반도체 구조물(120), 제1 도전형 반도체층(121)과 전기적으로 연결되는 제1 전극(142), 제2 도전형 반도체층(123)과 전기적으로 연결되는 제2 전극(146)을 포함할 수 있다.7 and 8, a
반도체 구조물(120)은 제2 도전형 반도체층(123) 및 활성층(122)을 관통하고 제1 도전형 반도체층(121)의 일부 영역까지 배치되는 제1 리세스(128) 및 제1 도전형 반도체층(121)의 일부 영역까지 배치되는 복수 개의 제2 리세스(129)를 포함할 수 있다.The
제1 리세스(128)는 반도체 구조물(120)의 측면을 따라 연속적으로 연장될 수 있다. 제1 리세스(128)는 반도체 구조물(120)의 외측면을 따라 연장되어 폐루프를 이루는 단일의 리세스일 수 있으나 반드시 이에 한정되는 것은 아니고 복수 개의 리세스로 분할될 수도 있다.The
제1 리세스(128)에 의해 활성층(122)은 제1 리세스(128)의 외측에 배치되는 비활성 영역(OA1) 및 제1 리세스(128)의 내측에 배치되는 활성 영역(IA1)으로 분리될 수 있다.The
복수 개의 제2 리세스(129)는 제1 리세스(128)의 내측에 배치될 수 있다. 제2 리세스(129)는 내부에 제1 전극(142)이 배치되어 제1 도전형 반도체층(121)에 전류를 주입하는 통로 역할을 수행할 수 있다.The plurality of
비활성 영역(OA1)은 전자와 정공 결합이 일어나지 않는 비발광 영역이며, 활성 영역(IA1)은 전류가 분산되어 발광하는 영역일 수 있다. The inactive region OA1 is a non-emission region in which electron and hole bonding does not occur, and the active region IA1 may be a region in which current is dispersed and emits light.
제1 리세스(128)의 내측에서 배치되는 활성 영역(IA1)의 면적은 제1 리세스(128)의 외측에 배치되는 비활성 영역(OA1)의 면적보다 넓을 수 있다.The area of the active area IA1 disposed inside the
반도체 구조물(120)의 최대 면적과 제1 리세스(128) 최대의 면적의 비는 1:0.01 내지 1:0.03일 수 있다. 반도체 구조물(120)의 최대 면적과 제1 리세스(128) 최대 면적의 비가 1:0.01보다 작은 경우, 오염 물질로부터 활성층(122)의 산화를 방지하기 어려울 수 있다. 또한, 반도체 구조물(120)의 최대 면적과 제1 리세스(128) 최대 면적의 비가 1:0.03보다 큰 경우, 광 효율이 저하될 수 있다.The ratio of the maximum area of the
또한, 반도체 구조물(120)의 측면, 상면을 감싸는 패시베이션층(180)은 반도체 소자의 동작에 의한 발열, 외부의 고온, 고습, 및 반도체 구조물(120)과의 열팽창 계수 차이 등에 의해 반도체 구조물(120)과 박리가 발생할 수 있다. 또는 패시베이션층(180)에 크랙 등이 발생할 수 있다. In addition, the
그리고 패시베이션층(180)에 박리, 크랙 등이 발생할 경우, 외부에서 반도체 구조물(120)로 침투하는 외부의 수분이나 오염 물질 등에 의해 반도체 구조물(120)이 산화될 수 있다.In addition, when peeling or cracking occurs in the
이 때, 자외선을 발광하는 반도체 소자의 경우 활성층(122)의 Al 조성이 상대적으로 높으므로 산화에 더욱 취약할 수 있다. 따라서, 반도체 구조물(120)의 측벽이 크랙 등에 의해 노출된 경우 활성층(122)은 급격히 산화되어 광 출력이 저하될 수 있다.At this time, in the case of a semiconductor device that emits ultraviolet rays, the Al composition of the
실시예에 따르면 제1 리세스(128)는 비활성 영역(OA1)과 활성 영역(IA1) 사이에 배치되어 배리어(barrier) 역할을 수행할 수 있다. 또한, 제1 리세스(128)에 의해 비활성 영역(OA1)과 활성 영역(IA1) 사이의 이격 거리가 증가할 수 있다. 따라서, 활성층(122)의 비활성 영역(OA1)이 산화되더라도 활성층(122)의 활성 영역(IA1)은 제1 리세스(128)에 의해 산화가 방지될 수 있다.According to an embodiment, the
제1 절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1 절연층(131)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1 절연층(131)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1 절연층(131)은 다양한 반사 구조를 포함할 수 있다.The first insulating
제1 절연층(131)은 제1 리세스(128)의 내부에 배치되는 제2 절연부(131b) 및 제2 리세스(129)의 내부에 배치되는 제1 절연부(131a)를 포함할 수 있다. 제2 절연부(131b)와 제1 절연부(131a)는 제2 도전형 반도체층(123)의 하부면에서 서로 연결될 수 있다.The first insulating
제1 절연부(131a)는 제2 리세스(129)의 내부에 배치되고, 관통홀(TH1)이 형성될 수 있다. 제1 전극(142)은 제1 절연부(131a)의 관통홀(TH1) 내에 배치되어 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다.The first insulating
제2 절연부(131b)는 제1 리세스(128)의 내부에 전체적으로 배치되어 제1 도전층(165) 및 제2 도전층(150)과 제1 도전형 반도체층(121)을 전기적으로 절연시킬 수 있다. 따라서 제1 리세스(128)의 외측에 배치되는 활성층(122)에는 전류가 거의 분산되지 않을 수 있다. 또한, 제1 리세스(128)의 내부에 제2 절연부(131b)가 배치되므로 활성층(122)의 측면이 산화되는 것을 더욱 효과적으로 방지할 수 있다.The second insulating
제2 리세스(129)의 높이(h1)는 제1 리세스(128)의 높이(h1)와 동일할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제2 리세스(129)의 높이(h1)는 제1 리세스(128)의 높이(h1)와 상이할 수도 있다. 예시적으로, 제2 리세스(129)의 높이(h1)는 제1 리세스(128)의 높이(h1)보다 높을 수 있다. 예시적으로 제2 리세스(129)는 제1 도전형 반도체층(121) 중에서 제1 전극(142)과 접촉 저항이 낮은 영역까지 형성되어야 하는 반면, 제1 리세스(128)는 활성층(122)을 분리시킬 수 있는 높이이면 충분할 수도 있다. 이와 반대로 제1 리세스(128)의 높이(h1)는 제2 리세스(129)의 높이(h1) 보다 높을 수도 있다. 이 경우 반도체 구조물(120)의 측면에서 수분 침투 경로가 길어져 신뢰성이 개선될 수도 있다.The height h1 of the
제2 리세스(129)의 경사각도(θ1)는 제1 리세스(128)의 경사각도(θ2)와 동일할 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 제1 리세스(128)와 제2 리세스(129)의 경사 각도는 상이할 수도 있다. 예시적으로 제1 리세스(128)의 경사 각도는 제2 리세스(129)의 경사 각도보다 클 수 있다. 이 경우 제1 리세스(128)의 폭을 줄여 활성 영역(IA1)의 면적을 증가시킬 수 있다. 또는 제1 리세스(128)의 경사 각도는 제2 리세스(129)의 경사 각도보다 작을 수 있다. 이 경우 활성층(122)의 활성 영역(IA1)과 비활성 영역(OA1)의 이격 거리를 증가시켜 신뢰성을 개선할 수 있다.The inclination angle θ 1 of the
제1 전극(142)은 제2 리세스(129)의 내부에 배치되어 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 또한, 제2 전극(146)의 제2 도전형 반도체층(123)의 하부면에 배치되어 전기적으로 연결될 수 있다.The
제1 전극(142)과 제2 전극(146)은 오믹전극일 수 있다. 제1 전극(142)과 제2 전극(146)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다. 예시적으로, 제1 전극(142)은 복수의 금속층(예: Cr/Al/Ni)을 갖고, 제2 전극(146)은 ITO일 수 있다.The
제1 도전층(165)은 제2 리세스(129) 및 제2 절연층(132)을 관통하여 복수 개의 제1 전극(142)과 전기적으로 연결되는 복수 개의 돌출 전극(165a)을 포함할 수 있다. 따라서, 제1 도전층(165)과 복수 개의 제1 전극(142)은 제1 채널 전극으로 정의할 수 있다.The first
제1 도전층(165)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1 도전층(165)은 Ti, Ni, Al 등의 금속을 포함할 수 있다. 예시적으로 제1 도전층(165)이 알루미늄을 포함하는 경우 활성층(122)에서 출사된 자외선 광을 상부로 반사시킬 수 있다.The first
제2 도전층(150)은 제2 전극(146) 및 본딩패드(166)와 전기적으로 연결될 수 있다. 따라서, 본딩패드(166)와, 제2 도전층(150), 및 제2 전극(146)은 하나의 전기적 채널을 형성할 수 있다. 따라서, 제2 전극(146)과 제2 도전층(150)을 제2 채널 전극으로 정의할 수도 있다. The second
제2 도전층(150)은 제2 전극(146)의 하부, 제1 절연층(131)의 하부, 제1 리세스(128)의 하부, 반도체 구조물(120)의 하부, 및 본딩패드(166)의 하부에 배치될 수 있다. 또한, 제2 도전층(150)은 제2 전극(146)과 제1 절연층(131) 사이의 이격 공간(D1)으로 연장되어 제1 도전형 반도체층(121)과 쇼트키 접합될 수 있다. 따라서, 전류 분산 효율이 개선될 수 있다.The second
제2 도전층(150)은 제1 절연층(131)과 접착력이 좋은 물질로 이루어지며, Cr, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.The second
제2 도전층(150)은 제1 절연층(131)과 제2 절연층(132) 사이에 배치될 수 있다. 이에 따라, 제2 도전층(150)은 외부 습기 또는 오염 물질의 침투로부터 제1 절연층(131) 및 제2 절연층(132)에 의해 보호될 수 있다. 또한, 제2 도전층(150)은 반도체 소자의 내부에 배치되며, 반도체 소자의 최외측에서 노출되지 않도록 끝단이 제1 절연층(131) 및 제2 절연층(132)에 의해 감싸질 수 있다.The second
제2 도전층(150)은 제1 도전영역(150-1), 제2 도전영역(150-2), 및 단차부(150-3)을 포함할 수 있다. 제1 도전영역(150-1)은 제1 리세스(128)을 기준으로 내측에 배치되고, 제2 도전영역(150-2)은 제1 리세스(128)를 기준으로 외측에 배치될 수 있다. 즉, 제1 도전영역(150-1)은 활성 영역(IA1)에 배치되고, 제2 도전영역(150-2)은 비활성 영역(OA1)에 배치될 수 있다.The second
단차부(150-3)는 제1 리세스(128)의 내부에 배치되어 반도체 구조물(120)의 수직 방향으로 제1 리세스(128) 및 제2 절연부(131b)와 중첩될 수 있다. 단차부(150-3)는 제1 리세스(128)의 내부 형상과 대응되는 형상을 가질 수 있다. 예시적으로 단차부(150-3)는 서로 마주보는 경사부를 포함할 수 있다. 따라서, 단차부(150-3)는 제1 리세스(128) 내부 경사면을 따라 복수 회 절곡될 수 있다.The step portion 150-3 may be disposed inside the
실시 예에 따르면, 제2 도전층(150)은 단차부(150-3)에 의해 절곡되므로 상대적으로 면적이 증가하여 방열 성능이 개선될 수 있다. 또한, 접착력이 증가하여 제2 도전층(150)이 반도체 구조물(120)에서 박리되는 문제를 개선할 수 있다.According to the embodiment, since the second
제2 절연층(132)은 제1 도전층(165)과 제2 도전층(150)을 전기적으로 절연시킬 수 있다. 제1 절연층(131)과 제2 절연층(132)은 서로 동일한 물질로 이루어질 수 있고, 서로 다른 물질로 이루어질 수 있다. The second
제2 절연층(132)은 제1 리세스(128)와 제2 리세스(129)에 각각 배치될 수 있다. 따라서, 제1 리세스(128)와 제2 리세스(129)의 내부에는 제1 절연층(131)과 제2 절연층(132)이 모두 배치될 수 있다. 따라서, 제1 절연층(131) 또는 제2 절연층(132) 중 어느 하나에 결함이 발생한 경우에도 나머지 절연층이 외부의 습기 및/또는 기타 오염 물질의 침투를 방지할 수 있다. The second
예시적으로, 제1 절연층(131)과 제2 절연층(132)이 하나의 층으로 구성된 경우, 크랙과 같은 결함이 두께 방향으로 쉽게 전파될 수 있다. 따라서, 외부로 노출된 결함을 통해 외부의 습기나 오염 물질이 반도체 구조물(120)로 침투할 수 있다.For example, when the first insulating
그러나, 실시 예에 따르면, 제1 절연층(131) 상에 별도의 제2 절연층(132)이 배치되므로 제1 절연층(131)에 형성된 결함이 제2 절연층(132)으로 전파되기 어려울 수 있다. 즉, 제1 절연층(131)과 제2 절연층(132) 사이의 계면이 결함의 전파를 차폐하는 역할을 수행할 수 있다.However, according to an embodiment, since a separate second
접합층(160)은 반도체 구조물(120)의 하부면과 제2 리세스(129)의 형상을 따라 배치될 수 있다. 접합층(160)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(160)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.The
도전성 기판(170)은 금속 또는 반도체 물질을 포함할 수 있다. 도전성 기판(170)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 발광소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다. 또한 도전성 기판(170)을 통해 제1 전극(142)은 외부에서 전류를 공급받을 수 있다.The
도전성 기판(170)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.The
반도체 구조물(120)의 상면과 측면에는 패시베이션층(180)이 배치될 수 있다. 패시베이션층(180)의 두께는 200㎚ 이상 내지 500㎚ 이하일 수 있다. 200㎚이상일 경우, 소자를 외부의 수분이나 이물질로부터 보호하여 소자의 전기적, 광학적 신뢰성을 개선할 수 있고, 500㎚ 이하일 경우 발광소자에 인가되는 스트레스를 줄일 수 있고, 상기 발광소자의 광학적, 전기적 신뢰성이 저하되거나 발광소자의 공정 시간이 길어짐에 따라 발광소자의 단가가 높아지는 문제점을 개선할 수 있다.A
반도체 구조물(120)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 반도체 구조물(120)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300㎚ 내지 800㎚ 정도의 높이를 갖고, 평균 500㎚ 내지 600㎚ 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.Unevenness may be formed on the upper surface of the
또한, 반도체 구조물(120)은 도 1 내지 도 6에서 상술한 요철부를 포함하고, 반도체 소자는 도 1 내지 도 6에서 상술한 홀을 포함할 수 있다.In addition, the
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 개념도이다.9 is a conceptual diagram of a semiconductor device according to another embodiment of the present invention.
도 9를 참조하면, 다른 실시예에 따른 반도체 소자(10B)는 도 7에 개시된 반도체 소자와 달리 플립형 구조일 수 있다. 구체적으로, 반도체 구조물(120)은 제2 도전형 반도체층(123) 상에서 제1 도전형 반도체층(121)을 향하여 오목한 오목부(127) 및 제1 리세스(128)를 포함할 수 있다. 즉, 오목부(127)는 제2 도전형 반도체층(123) 및 활성층(122)을 관통하고 제1 도전형 반도체층(121)의 일부 영역을 노출하도록 배치될 수 있다. 또한, 제1 리세스(128)는 제2 도전형 반도체층(123) 및 활성층(122)을 관통하고 제1 도전형 반도체층(121)의 일부 영역까지 관통하도록 배치되어 제1 도전형 반도체층(121)이 노출될 수 있다. 이에 따라, 오목부(127)와 제1 리세스(128)에 의해 제1 도전형 반도체층(121)은 일부 영역에서 노출될 수 있다.Referring to FIG. 9, the
오목부(127)는 제2 도전형 반도체층(123)의 상면(123a, 123b) 외측에서 반도체 소자의 외측으로 연장하여 배치될 수 있다. 예컨대, 오목부(127)는 제2 도전형 반도체층(123)의 상면의 최외측보다 외측에 배치될 수 있다. 이에 후술하는 비활성 영역(OA1)에 배치될 수 있다. 그리고 오목부(127)는 경사면(127a) 및 저면(127b)을 포함할 수 있다.The
경사면(127a)은 제2 도전형 반도체층(123)의 상면의 최외측에서 연장되고, 제2 도전형 반도체층(123)과 활성층(122)을 관통하므로 제2 도전형 반도체층(123)의 최외측면과 활성층(122)의 최외측면을 포함할 수 있다. 그리고 제2 도전형 반도체층(123)의 최외측면과 활성층(122)의 최외측면은 제2 도전형 반도체층(123)의 상면의 최외측보다 외측에 배치될 수 있다. The
그리고 제2 도전형 반도체층(123)의 최외측면과 활성층(122)의 최외측면은 제2 도전형 반도체층(123)의 상면을 기준으로 소정의 각도로 기울 수 있다. 이러한 각도는 식각에 의한 공정에 의해 변경될 수 있다.In addition, the outermost surface of the second conductive
또한, 경사면(127a)은 제2 도전형 반도체층(123)의 최외측면과 활성층(122)의 최외측면을 따라 연장된 제1 도전형 반도체층(121)의 외측면을 더 포함할 수 있다. 제1 도전형 반도체층(121)의 외측면은 활성층(122)의 최외측면을 따라 소정의 높이로 연장될 수 있다. In addition, the
그리고 오목부(127)는 경사면(127a)으로부터 연장된 저면(127b)을 포함할 수 있다. 저면(127b)은 경사면(127a)과 소정의 각도를 가지도록 배치될 수 있으며, 후술하는 제1 전극(142)이 용이하게 배치되도록 수평 방향으로 평탄한 구조를 가질 수 있다. 다만, 이에 한정되는 것은 아니다.In addition, the
그리고 저면(127b)은 제1 도전형 반도체층(121)의 상면의 일부로, 활성층(122) 및 제2 도전형 반도체층(123)의 최외측면과 이격 배치될 수 있다. In addition, the
또한, 오목부(127)는 후술하는 제1 리세스(128)의 외측에 배치되어 제1 리세스(128)를 감싸도록 배치될 수 있다.In addition, the
또한, 제1 리세스(128)는 반도체 구조물(120)의 가장자리에 인접하게 연장되어 배치될 수 있다. 특히, 제1 리세스(128)는 활성층(122) 또는 제2 도전형 반도체층(123)의 가장자리에 인접하게 연장 배치될 수 있다. 다시 말해, 제1 리세스(128)는 오목부(127)의 경사면(127a)에 인접하게 연장하여 배치될 수 있다. 또한, 제1 리세스(128)는 오목부(127)와 이격 배치될 수 있으며, 연속적으로 배치될 수 있다. 예컨대, 제1 리세스(128)가 연속적으로 배치되는 경우, 평면(ZY 평면) 상 제1 리세스(128)는 반도체 구조물(120)에서 폐루프 형태일 수 있다. 이하 폐루프 형태인 경우를 기준으로 설명한다.In addition, the
이에 따라, 반도체 구조물(120)은 제1 리세스(128)에 의해 활성 영역(IA1)과 비활성 영역(OA1)으로 구획될 수 있다. 여기서, 활성 영역(IA1)는 반도체 구조물(120)에서 제1 리세스(128)의 내측에 위치하고, 비활성 영역(OA1)는 반도체 구조물(120)에서 제1 리세스(128)의 외측에 위치할 수 있다.Accordingly, the
그리고 활성 영역(IA1)의 활성층(122)과 비활성 영역(OA1)의 활성층(122)은 서로 이격 배치될 수 있다. 활성 영역(IA1)은 내부의 활성층(122)이 제2 전극(146)에 인접하게 배치되어, 전자와 정공의 결합이 일어나는 발광 영역일 수 있다. 이와 달리, 비활성 영역(OA1)은 내부의 활성층(122)이 활성 영역(IA1)의 활성층(122)과 이격되고, 제2 전극(146)보다 반도체 구조물(120)의 가장자리에 인접하게 배치되므로, 전자, 정공 결합이 일어나지 않는 비 발광 영역일 수 있다.In addition, the
이러한 구성에 의하여, 반도체 구조물(120)의 측면, 상면을 감싸는 제2 절연층(132)이 반도체 소자의 발광에 의한 발열, 외부의 고온, 고습, 반도체 구조물(120) 간의 열팽창 계수 차이 등에 의해 박리, 크랙 등이 발생하더라도, 외부에서 반도체 구조물(120)로 침투하는 수분이나 오염 물질 등이 발광 영역인 활성 영역(IA1)의 활성층(122)을 산화시키지 못하게 할 수 있다.By this configuration, the second insulating
구체적으로, 일 실시예에 따른 반도체 소자에서 제1 리세스(128)는 활성 영역(IA1)의 활성층(122)과 비활성 영역(OA1)의 활성층(122) 간의 직접적인 연결을 차단할 수 있다. 이에 따라, 반도체 구조물(120)의 측벽에 인접한 비활성 영역(OA1)의 활성층(122)이 전술한 박리로 인해 외부에 노출되는 경우에 비활성 영역(OA1)의 활성층(122)은 노출로 인해 산화될 수 있다. Specifically, in the semiconductor device according to an embodiment, the
다만, 제1 리세스(128)에 의해 활성층(122)이 활성 영역(IA1), 비활성 영역(OA1) 내에 이격 배치되므로, 비활성 영역(OA1)의 활성층(122)이 산화되더라도 활성 영역(IA1)의 활성층(122)은 상기 산화로부터 보호될 수 있다. 즉, 제1 리세스(128)는 외부의 습기로부터 발광 영역의 활성층(122)의 산화를 보호할 수 있다.However, since the
특히, 반도체 소자가 자외선 광을 생성하는 경우에는 가시광을 생성하는 경우에 대비하여 활성층(122)의 에너지 밴드 갭 및 Al 농도가 증가하므로 산화에 더욱 취약할 수 있다. 이에 따라, 본 명세서에서 설명하는 반도체 소자는 자외선 광을 생성하는 경우에 신뢰성을 크게 개선할 수 있다.In particular, when the semiconductor device generates ultraviolet light, the energy band gap and the Al concentration of the
제1 전극(142)은 메사 식각에 의해 노출된 제1 도전형 반도체층(121) 상에 배치되어 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 특히, 메사 식각에 의한 오목부(127)는 제1 리세스(128)의 외측에 배치되어, 제1 리세스(128)를 감싸도록 배치될 수 있다. The
또한, 제1 전극(142)은 비교적 원활한 전류 주입 특성을 확보하기 위해 활성층(122)의 저농도층상에 배치될 수 있다. 즉, 제1 전극(142)은 제1 도전형 반도체층(121)의 저농도층의 영역과 인접하게 배치될 수 있다. 제1 도전형 반도체층(121)의 고농도층은 Al의 농도가 높아 전류 확산 특성이 상대적으로 낮기 때문이다. 다만, 이러한 구성에 한정되는 것은 아니다.In addition, the
또한, 제1 전극(142)은 제1 리세스(128) 외측에서 제1 도전형 반도체층(121) 상에 배치될 수 있다. 예컨대, 제1 전극(142)은 오목부(127)의 저면(127a) 상에 배치될 수 있다. 그리고 제1 전극(142)을 통해 전류가 주입되면, 반도체 구조물(120)은 광을 생성할 수 있다. Also, the
제2 전극(146)은 제2 도전형 반도체층(123) 상에 배치되고, 제2 도전형 반도체층(123)과 전기적으로 연결될 수 있다. 또한, 제2 전극(146)은 제1 리세스(128)의 내측에 배치되므로, 활성 영역(IA1)과 제1 방향으로 중첩될 수 있다.The
제1 전극(142)과 제2 전극(146)은 오믹 전극일 수 있다. 제1 전극(142)과 제2 전극(146)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.The
제1 절연층(131)은 반도체 구조물(120) 상에 배치되어, 제1 전극(142)을 활성층(122), 제2 도전형 반도체층(123) 및 제2 전극(146)로부터 절연시킬 수 있다. 또한, 제1 절연층(131)은 제2 전극(146)을 활성층(122), 제1 도전형 반도체층(121) 및 제1 전극(142)과 전기적으로 절연시킬 수 있다. The first insulating
또한, 제1 절연층(131)은 반도체 구조물(120) 상에 일부 배치되어, 제1 도전형 반도체층(121)과 제2 도전형 반도체층(122)을 일부 노출할 수 있다. 이로써, 제1 절연층(131)에 노출된 영역에 제1 전극(142) 및 제2 전극(146)이 배치될 수 있다.In addition, the first insulating
그리고 제1 절연층(131)은 제1 전극(142) 및 제2 전극(146)이 배치되는 영역을 제외하고 반도체 소자(10)의 공정 중에 가장자리로부터 외부 습기 등이 반도체 구조물(120)에 침투하는 것을 방지할 수 있다. 특히, 제1 절연층(131)은 제1 리세스(128) 내에 배치되어 제1 리세스(128)로 오염 물질 등이 침투하는 것은 방지할 수 있다.And the first insulating
또한, 제1 절연층(131)은 제1 리세스(128) 내에 위치하여 활성 영역(IA1)의 활성층(122)과 비활성 영역(OA1)의 활성층(122) 간에 절연을 유지할 수 있다. In addition, the first insulating
또한, 제1 절연층(131)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1 절연층(131)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1 절연층(131)은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1 절연층(131)은 다양한 반사 구조를 포함할 수 있다.In addition, the first insulating
또한, 제1 절연층(131)이 반사기능을 수행하는 경우, 활성층(122)에서 상부 또는 측면을 향해 방출되는 광을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. In addition, when the first insulating
그리고 제1 패드(151)는 제1 전극(142) 상에 배치될 수 있다. 구체적으로, 제1 패드(151)는 제1 전극(142)의 상면을 덮고 제1 절연층(131)의 일부를 덮도록 배치될 수 있다. In addition, the
또한, 제1 절연층(131)은 제2 도전형 반도체층(123)의 제1 상면(123a) 상에 일부 배치될 수 있다. 그리고 제1 절연층(131)은 제2 도전형 반도체층(123)의 제1 상면(123a)에서 제1 제1 리세스(128), 제2 상면(123b) 그리고 오목부(127)를 따라 연장 배치될 수 있다. 즉, 제1 절연층(131)은 활성 영역(IA1)에서 제1 리세스(128)를 따라 연장하여 배치될 수 있다. 그리고 제1 절연층(131)은 오목부(127)의 저면(127b)까지 연장 배치될 수 있다. 이에 따라, 제1 절연층(131)은 활성 영역(IA1)과 수직 방향으로 일부 중첩될 수 있다. 또한, 제1 절연층(131)은 제1 리세스(128)와 수직 방향으로 중첩되도록 배치되며, 비활성 영역(OA1)의 일부와도 수직 방향으로 중첩되도록 배치될 수 있다. 이러한 구성에 의하여, 제1 리세스(128)에 의해 노출된 활성층(122)으로 습기 등이 침투하는 것을 방지하면서 활성 영역(IA1)의 활성층(122)에서 발생한 광이 측면으로 방출되더라도 용이하게 반사할 수 있다. 뿐만 아니라, 비활성 영역(OA1)의 활성층(122)도 외부 습기 등으로부터 용이하게 보호하여, 비활성 영역(OA1)의 활성층(122)과 제1 도전형 반도체층(121)을 통과하여 활성 영역(IA1)의 활성층(122)으로 산화가 이동하는 현상을 방지할 수 있다.Also, the first insulating
그리고 제1 패드(151)는 전도성 물질로 이루어질 수 있다. 예컨대, 제1 패드(151)는 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.In addition, the
또한, 제2 패드(152)는 제2 전극(146) 상에 배치될 수 있다. 그리고 반도체 소자(10)의 하면으로부터 제1 패드(151)의 상면과 제2 패드(152)의 상면이 동일한 위치에 배치될 수 있다. 다만, 이러한 구성에 한정되는 것은 아니다. 즉, 제1 패드(151)와 제2 패드(152)의 두께가 조절될 수 있다. 예컨대, 제1 패드(151)의 상면과 제2 패드(152)의 상면의 높이 차이를 최소화하여, 제1 패드(151)과 제2 패드(152)을 본딩하는 경우 보이드(void) 발생을 감소시킬 수 있다.Also, the
특히, 제2 패드(152)는 적어도 일부가 제1 리세스(128)와 제1 방향으로 중첩될 수 있다. 이러한 구성에 의하여, 제2 패드(152)는 박리 시에 활성 영역(IA1)의 활성층(122)을 외부 습기 등으로부터 용이하게 보호할 수 있다. 뿐만 아니라, 제2 패드(152)가 제1 리세스(128)로 연장되어 배치됨에 따라 제2 패드를 통한 열방출이 용이하므로 열에 의한 박리 현상을 용이하게 방지할 수 있다. 이에 대해서는 이하 도 3a,b에서 자세히 설명한다.In particular, at least a portion of the
또한, 제2 패드(152)는 제1 절연층(131) 상에 일부 배치될 수 있다. 그리고 제2 패드(152)는 제1 패드(151)와 같이 전도성 물질로 이루어질 수 있다. 예컨대, 제2 패드(152)는 Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다. 다만, 이러한 재질에 한정되는 것은 아니다.Also, the
제2 절연층(132)은 반도체 구조물(120), 제1 절연층(131), 제1 패드(151) 및 제2 패드(152) 상에 배치될 수 있다. 이러한 구성에 의하여, 제2 절연층(132)은 외부로부터 반도체 소자(10)를 보호할 수 있다.The second
구체적으로, 제2 절연층(132)은 제1 패드(151)를 일부 노출하도록 배치될 수 있다. 이에 따라, 제2 절연층(132)은 제1 패드(151)가 일부 노출되도록 제1 패드(151) 상에 일부 배치될 수 있다. 이로써, 노출된 제1 패드(151)는 외부와 전기적으로 연결될 수 있다.Specifically, the second insulating
또한, 제2 절연층(132)은 제2 패드(152)가 일부 노출되도록 제2 패드(152) 상에 일부 배치될 수 있다. 예컨대, 제2 절연층(132)은 제1 관통홀(h1)을 포함할 수 있다. 제1 관통홀(h1)은 제2 패드(152) 상에 배치되어 제2 패드(152)의 상면 일부가 노출될 수 있다. 그리고 노출된 제2 패드(152)는 외부와 전기적으로 연결될 수 있다. Also, the second insulating
또한, 제2 절연층(132)은 일부가 제1 리세스(128)와 제1 방향으로 중첩될 수 있다. 이러한 구성에 의하여, 제1 리세스(128)는 제1 절연층(131), 제2 패드(152) 및 제2 절연층(132)에 의해 보호되므로, 일 실시예에 따른 반도체 소자는 박리와 습기에 산화되어 광 출력이 저하되는 것은 방지할 수 있다.Also, a portion of the second insulating
또한, 제2 절연층(132)은 투명하고, 절연성 재질로 이루어질 수 있다. 예컨대, 제2 절연층(132)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, 또는 TiO2중 적어도 어느 하나를 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.In addition, the second insulating
또한, 제2 절연층(132)과 제1 절연층(131)은 서로 동일한 물질로 이루어질 수 있고, 서로 다른 물질로 이루어질 수 있다. 그리고 제1 절연층(131) 상에 제2 패드(152) 그리고 제2 절연층(132)이 배치되므로 제1 절연층(131)에 형성된 결함이 제2 절연층(132)으로 전파되기 어려워, 제2 절연층(132)은 제1 절연층(131)과 제2 절연층(132) 사이의 계면이 결함의 전파를 차폐하는 역할을 수행할 수 있다.In addition, the second insulating
또한, 제1 절연층(131)과 제2 절연층(141)은 공정 과정에서 열에 의해 용융되어 하나의 층으로 이루어지거나, 적어도 일부 영역에서 제1 절연층(131)과 제2 절연층(141) 사이의 계면이 존재하지 않을 수 있다. 이에 따라, TEM(Transmission electron microscopy) 등을 이용하여 관찰하더라도 제1 절연층(131)과 제2 절연층(141) 사이의 계면은 적어도 일부 영역에서 하나의 층으로 보일 수 있다. 또한, 제1 절연층(131)과 제2 절연층(141)은 단일 공정으로 이루어질 수도 있다.In addition, the first insulating
또한, 반도체 구조물(120)은 도 1 내지 도 6에서 상술한 요철부를 포함하고, 반도체 소자는 도 1 내지 도 6에서 상술한 홀을 포함할 수 있다.In addition, the
또한, 도 8 및 도 9에서 상술한 구조 이외에 수평형 등 다양한 구조의 반도체 소자에 도 1 내지 도 6에서 상술한 요철부 및 홀을 적용할 수 있다.In addition, the concavo-convex portions and holes described in FIGS. 1 to 6 can be applied to semiconductor devices having various structures, such as a horizontal type, in addition to the structures described with reference to FIGS. 8 and 9.
도 10는 본 발명의 일 실시예에 따른 반도체 소자 패키지를 도시한 도면이다.10 is a view showing a semiconductor device package according to an embodiment of the present invention.
도 10을 참조하면, 일 실시예에 따른 발광소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 발광소자(1), 및 몸체(2)에 배치되어 반도체 소자(10)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(10)는 전술한 반도체 소자를 모두 포함할 수 있다.Referring to FIG. 10, a light emitting device package according to an embodiment includes a body 2 having a
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.The body 2 may include a material or coating layer that reflects ultraviolet light. The body 2 may be formed by stacking a plurality of
홈(3)은 발광소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다. 다만, 이러한 구조에 한정되는 것은 아니다.The
상술한 반도체 소자(또는 발광 소자) 및 반도체 소자 패키지는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 발광소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.The aforementioned semiconductor device (or light emitting device) and semiconductor device package can be applied to various types of light source devices. Illustratively, the light source device may be a concept including a sterilizing device, a curing device, a lighting device, and a display device and a vehicle lamp. That is, the light emitting device can be applied to various electronic devices that are disposed in a case and provide light.
살균 장치는 실시 예에 따른 발광소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.The sterilizing device may include a light emitting device according to an embodiment to sterilize a desired area. The sterilization device may be applied to household appliances such as water purifiers, air conditioners, and refrigerators, but is not limited thereto. That is, the sterilization device can be applied to various products (eg, medical devices) that require sterilization.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.Illustratively, the water purifier may include a sterilizing device according to an embodiment to sterilize circulating water. The sterilizing device may be disposed on a nozzle or outlet through which water circulates to irradiate ultraviolet rays. At this time, the sterilization device may include a waterproof structure.
경화 장치는 실시 예에 따른 발광소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.The curing device may be equipped with a light emitting device according to an embodiment to cure various types of liquids. The liquid may be a concept including all of various materials that are cured when irradiated with ultraviolet rays. Illustratively, a curing device can cure various types of resins. Alternatively, the curing device may be applied to cure beauty products such as nail polish.
조명 장치는 기판과 실시 예의 발광소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다. The lighting device may include a light source module including a substrate and a light emitting device of the embodiment, a heat dissipation unit for dissipating heat of the light source module, and a power supply unit for processing or converting electrical signals received from the outside and providing the light source module. Further, the lighting device may include a lamp, a head lamp, or a street light.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.The display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter. The bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may constitute a backlight unit.
반사판은 바텀 커버 상에 배치되고, 발광 모듈은 광을 방출할 수 있다. 도광판은 반사판의 전방에 배치되어 발광 모듈에서 발산되는 빛을 전방으로 안내하고, 광학 시트는 프리즘 시트 등을 포함하여 이루어져 도광판의 전방에 배치될 수 있다. 디스플레이 패널은 광학 시트 전방에 배치되고, 화상 신호 출력 회로는 디스플레이 패널에 화상 신호를 공급하며, 컬러 필터는 디스플레이 패널의 전방에 배치될 수 있다.The reflector is disposed on the bottom cover, and the light emitting module can emit light. The light guide plate is disposed in front of the reflector to guide the light emitted from the light emitting module to the front, and the optical sheet may include a prism sheet or the like to be disposed in front of the light guide plate. A display panel is disposed in front of the optical sheet, an image signal output circuit supplies an image signal to the display panel, and a color filter can be disposed in front of the display panel.
Claims (7)
상기 기판 상에 배치되는 버퍼층;
상기 버퍼층 상에 배치되는 반도체 구조물;
상기 반도체 구조물 내에 배치되는 요철부; 및
상기 버퍼층 및 상기 반도체 구조물 내에 배치되는 홀;을 포함하고,
상기 반도체 구조물은, 상기 기판 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되고 우물층 및 장벽층을 포함하는 활성층 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고,
상기 활성층은 상기 요철부에서 리세스를 포함하고,
상기 홀은 상기 요철부와 수직 방향으로 중첩되도록 배치되고, 상기 버퍼층에서 상기 요철부의 상기 제2 도전형 반도체층의 일부 영역까지 연장되고,
상기 홀은 최대 폭이 상기 우물층 및 장벽층의 두께보다 큰 반도체 소자.
Board;
A buffer layer disposed on the substrate;
A semiconductor structure disposed on the buffer layer;
An uneven portion disposed in the semiconductor structure; And
It includes; a hole disposed in the buffer layer and the semiconductor structure,
The semiconductor structure includes a first conductivity type semiconductor layer disposed on the substrate, an active layer disposed on the first conductivity type semiconductor layer and including a well layer and a barrier layer, and a second conductivity type semiconductor disposed on the active layer Layer,
The active layer includes a recess in the uneven portion,
The hole is disposed to overlap the uneven portion in a vertical direction, and extends from the buffer layer to a portion of the second conductive semiconductor layer of the uneven portion,
The hole is a semiconductor device having a maximum width greater than the thickness of the well layer and the barrier layer.
상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층은 알루미늄 조성을 갖는 반도체 소자.
According to claim 1,
The first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer is a semiconductor device having an aluminum composition.
상기 제2 도전형 반도체층과 상기 활성층 사이에 배치되는 차단층을 더 포함하는 반도체 소자.
According to claim 1,
A semiconductor device further comprising a blocking layer disposed between the second conductivity type semiconductor layer and the active layer.
상기 홀은 상기 제2 도전형 반도층 하부에 배치되는 바디부; 및 상기 바디부 상에 배치되는 헤드부를 포함하는 반도체 소자.
According to claim 1,
The hole may include a body part disposed under the second conductive type semiconducting layer; And a head portion disposed on the body portion.
상기 바디부는 폭의 변화가 상기 헤드부의 폭의 변화보다 작은 반도체 소자.
According to claim 4,
The semiconductor device having a change in width of the body portion smaller than a change in width of the head portion.
상기 헤드부는 최대 폭이 상기 바디부의 최대 폭보다 큰 반도체 소자.
According to claim 4,
The semiconductor device having a maximum width of the head portion greater than the maximum width of the body portion.
상기 헤드부는 상기 활성층과 수평 방향으로 일부 중첩하여 배치되는 반도체 소자.According to claim 4,
The head portion is a semiconductor device that is partially overlapped with the active layer in the horizontal direction.
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