KR20200042837A - Variable resistance memory devices having antioxidation layer and methods of manufacturing the same - Google Patents
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- 230000003064 anti-oxidating effect Effects 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000010410 layer Substances 0.000 claims abstract description 330
- 239000011229 interlayer Substances 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 10
- 230000015654 memory Effects 0.000 claims description 73
- 239000003963 antioxidant agent Substances 0.000 claims description 69
- 230000003078 antioxidant effect Effects 0.000 claims description 69
- 230000005291 magnetic effect Effects 0.000 claims description 55
- 239000000463 material Substances 0.000 claims description 21
- 125000006850 spacer group Chemical group 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 10
- 238000011065 in-situ storage Methods 0.000 claims description 5
- 150000004770 chalcogenides Chemical class 0.000 claims description 4
- 239000010703 silicon Substances 0.000 abstract description 9
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 abstract description 3
- 208000036252 interstitial lung disease 1 Diseases 0.000 description 15
- 208000036971 interstitial lung disease 2 Diseases 0.000 description 14
- 235000012431 wafers Nutrition 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- 238000000151 deposition Methods 0.000 description 9
- -1 InP Chemical class 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 229910052718 tin Inorganic materials 0.000 description 7
- 230000005415 magnetization Effects 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- AYTAKQFHWFYBMA-UHFFFAOYSA-N chromium dioxide Chemical compound O=[Cr]=O AYTAKQFHWFYBMA-UHFFFAOYSA-N 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 229910052798 chalcogen Inorganic materials 0.000 description 3
- 150000001787 chalcogens Chemical class 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 239000003302 ferromagnetic material Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 229910017290 AsTeGeSi Inorganic materials 0.000 description 2
- 229910003321 CoFe Inorganic materials 0.000 description 2
- 229910016555 CuOFe2O3 Inorganic materials 0.000 description 2
- 229910052692 Dysprosium Inorganic materials 0.000 description 2
- 229910016697 EuO Inorganic materials 0.000 description 2
- 229910015191 FeOFe2O3 Inorganic materials 0.000 description 2
- 229910005900 GeTe Inorganic materials 0.000 description 2
- UQSXHKLRYXJYBZ-UHFFFAOYSA-N Iron oxide Chemical compound [Fe]=O UQSXHKLRYXJYBZ-UHFFFAOYSA-N 0.000 description 2
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 2
- 229910017955 MgOFe2O3 Inorganic materials 0.000 description 2
- 229910016629 MnBi Inorganic materials 0.000 description 2
- 229910016987 MnOFe2O3 Inorganic materials 0.000 description 2
- 229910016964 MnSb Inorganic materials 0.000 description 2
- 229910005857 NiOFe2O3 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910005642 SnTe Inorganic materials 0.000 description 2
- 229910009493 Y3Fe5O12 Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000002885 antiferromagnetic material Substances 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052714 tellurium Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- PQDJYEQOELDLCP-UHFFFAOYSA-N trimethylsilane Chemical compound C[SiH](C)C PQDJYEQOELDLCP-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910017255 AsSe Inorganic materials 0.000 description 1
- 229910017259 AsTe Inorganic materials 0.000 description 1
- 229910017289 AsTeGeS Inorganic materials 0.000 description 1
- 229910017293 AsTeGeSe Inorganic materials 0.000 description 1
- 229910017291 AsTeGeSeSi Inorganic materials 0.000 description 1
- 229910019236 CoFeB Inorganic materials 0.000 description 1
- 229910021580 Cobalt(II) chloride Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910005554 GaTeSe Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910006033 GeAsBiSe Inorganic materials 0.000 description 1
- 229910006036 GeAsBiTe Inorganic materials 0.000 description 1
- 229910006039 GeAsSbSe Inorganic materials 0.000 description 1
- 229910006107 GeBiTe Inorganic materials 0.000 description 1
- 229910006096 GeBiTeSe Inorganic materials 0.000 description 1
- 229910000618 GeSbTe Inorganic materials 0.000 description 1
- 229910005865 GeSbTeSe Inorganic materials 0.000 description 1
- 229910005866 GeSe Inorganic materials 0.000 description 1
- 229910005918 GeTeSe Inorganic materials 0.000 description 1
- 229910005923 GeTeTi Inorganic materials 0.000 description 1
- 229910021577 Iron(II) chloride Inorganic materials 0.000 description 1
- 229910021570 Manganese(II) fluoride Inorganic materials 0.000 description 1
- 229910017231 MnTe Inorganic materials 0.000 description 1
- 229910021586 Nickel(II) chloride Inorganic materials 0.000 description 1
- 229910019041 PtMn Inorganic materials 0.000 description 1
- 229910018314 SbSeBi Inorganic materials 0.000 description 1
- 229910018321 SbTe Inorganic materials 0.000 description 1
- 229910018045 SbTeSe Inorganic materials 0.000 description 1
- 229910018216 SeTeGeSi Inorganic materials 0.000 description 1
- 229910018213 SeTeSn Inorganic materials 0.000 description 1
- 229910004166 TaN Inorganic materials 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 229910007709 ZnTe Inorganic materials 0.000 description 1
- 229910008322 ZrN Inorganic materials 0.000 description 1
- 238000010521 absorption reaction Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052789 astatine Inorganic materials 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- IVMYJDGYRUAWML-UHFFFAOYSA-N cobalt(II) oxide Inorganic materials [Co]=O IVMYJDGYRUAWML-UHFFFAOYSA-N 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- CTNMMTCXUUFYAP-UHFFFAOYSA-L difluoromanganese Chemical compound F[Mn]F CTNMMTCXUUFYAP-UHFFFAOYSA-L 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- NMCUIPGRVMDVDB-UHFFFAOYSA-L iron dichloride Chemical compound Cl[Fe]Cl NMCUIPGRVMDVDB-UHFFFAOYSA-L 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- QMMRZOWCJAIUJA-UHFFFAOYSA-L nickel dichloride Chemical compound Cl[Ni]Cl QMMRZOWCJAIUJA-UHFFFAOYSA-L 0.000 description 1
- GNRSAWUEBMWBQH-UHFFFAOYSA-N nickel(II) oxide Inorganic materials [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- CZDYPVPMEAXLPK-UHFFFAOYSA-N tetramethylsilane Chemical compound C[Si](C)(C)C CZDYPVPMEAXLPK-UHFFFAOYSA-N 0.000 description 1
- 229940094989 trimethylsilane Drugs 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H01L45/1233—
-
- H01L45/1253—
-
- H01L45/14—
-
- H01L45/16—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
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Abstract
Description
본 개시의 기술적 사상은 산화 방지층을 갖는 가변 저항 메모리 소자 및 그 제조 방법에 관한 것이다.The technical idea of the present disclosure relates to a variable resistance memory device having an antioxidant layer and a method of manufacturing the same.
반도체 장치가 고집적화 됨에 따라, 빠른 동작, 낮은 동작 전압 등 고성능의 메모리가 요구되고 있다. 최근에는 신규한 메모리 소자로서, 가변적인 저항 특성을 가지는 메모리 소자들이 개발되고 있다. 예를 들어, 가변 저항 메모리 소자로서 상변화 메모리(phase change random access memory; PRAM) 소자, 자기 저항 메모리(magnetic random access memory; MRAM) 및 저항 변화 메모리(resistive random access memory; RRAM) 등의 기술이 개발되었다. 고성능의 메모리 소자를 제조하기 위해, 메모리 셀의 산화가 문제된다.As semiconductor devices are highly integrated, high-performance memories such as fast operation and low operation voltage are required. Recently, as new memory devices, memory devices having variable resistance characteristics have been developed. For example, as a variable resistance memory device, technologies such as a phase change random access memory (PRAM) device, a magnetic random access memory (MRAM), and a resistive random access memory (RRAM) are used. Was developed. In order to manufacture high-performance memory devices, oxidation of memory cells is a problem.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 가변 저항체를 덮는 산화 방지층 및 캡핑층을 포함하는 가변 저항 메모리 소자를 제공하는 데 있다.An object according to embodiments of the technical spirit of the present disclosure is to provide a variable resistance memory device including an anti-oxidation layer and a capping layer covering the variable resistor.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 산화 방지층 및 캡핑층을 형성하는 단계를 포함하는 가변 저항 메모리 소자의 제조 방법을 제공하는 데 있다.An object according to embodiments of the technical spirit of the present disclosure is to provide a method of manufacturing a variable resistance memory device including forming an anti-oxidation layer and a capping layer.
본 개시의 실시예들에 따른 가변 저항 메모리 소자는 기판 상에 배치되는 하부 전극들; 상기 하부 전극들 상에 각각 배치되는 가변 저항체들; 상기 가변 저항체들 상에 배치되는 상부 전극들; 상기 가변 저항체들 사이를 채우는 층간 절연층; 및 상기 가변 저항체들과 상기 층간 절연층 사이에 배치되며, 상기 가변 저항체들의 측면을 덮는 산화 방지층 및 상기 산화 방지층 상에 배치되는 캡핑층을 포함할 수 있다. 상기 산화 방지층 및 캡핑층은 상기 층간 절연층의 하면을 덮을 수 있다. 산화 방지층은 Si 및 C를 포함할 수 있다.The variable resistance memory device according to embodiments of the present disclosure includes lower electrodes disposed on a substrate; Variable resistors respectively disposed on the lower electrodes; Upper electrodes disposed on the variable resistors; An interlayer insulating layer filling between the variable resistors; And an anti-oxidation layer disposed between the variable resistors and the interlayer insulating layer and covering side surfaces of the variable resistors, and a capping layer disposed on the anti-oxidation layer. The antioxidant layer and the capping layer may cover the lower surface of the interlayer insulating layer. The antioxidant layer may include Si and C.
본 개시의 실시예들에 따른 가변 저항 메모리 소자는 기판 상에 배치되어 제1 방향으로 연장되는 워드 라인들; 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 워드 라인들을 가로지르는 비트 라인들; 상기 워드 라인들과 비트 라인들 사이의 교차점에 각각 배치되며 순차적으로 적층되는 하부 전극, 가변 저항체 및 상부 전극을 각각 포함하는 메모리 셀들; 상기 메모리 셀들 사이를 채우는 층간 절연층; 및 상기 메모리 셀들의 측면을 덮는 산화 방지층 및 상기 산화 방지층 상에 배치되는 캡핑층을 포함할 수 있다. 상기 산화 방지층 및 캡핑층은 상기 층간 절연층의 하면을 덮을 수 있다. 산화 방지층은 Si 및 C를 포함할 수 있다.The variable resistance memory device according to embodiments of the present disclosure includes word lines disposed on a substrate and extending in a first direction; Bit lines extending in a second direction intersecting the first direction and crossing the word lines; Memory cells each including a lower electrode, a variable resistor, and an upper electrode, which are disposed at an intersection between the word lines and the bit lines, and are sequentially stacked; An interlayer insulating layer filling between the memory cells; And an antioxidant layer covering side surfaces of the memory cells and a capping layer disposed on the antioxidant layer. The antioxidant layer and the capping layer may cover the lower surface of the interlayer insulating layer. The antioxidant layer may include Si and C.
본 개시의 실시예들에 따른 가변 저항 메모리 소자 제조 방법은 기판 상에 제1 방향으로 연장되며 서로 이격되어 배치되며, 사이에 절연 패턴이 배치되는 제1 도전 라인들을 형성하는 단계; 상기 제1 도전 라인들 및 상기 절연 패턴 상에 순차적으로 적층되는 하부 전극층, 가변 저항층 및 상부 전극층을 포함하는 적층 구조체를 형성하는 단계; 하부 전극, 가변 저항체 및 상부 전극을 포함하는 복수의 메모리 셀이 형성되도록 상기 적층 구조체를 식각하는 단계; 상기 하부 전극, 가변 저항체 및 상부 전극을 덮는 산화 방지층을 형성하는 단계; 상기 산화 방지층을 덮는 캡핑층을 형성하는 단계; 및 상기 복수의 메모리 셀 사이를 채우는 층간 절연층을 형성하는 단계를 포함할 수 있다. 산화 방지층은 Si 및 C를 포함할 수 있다.A method of manufacturing a variable resistance memory device according to embodiments of the present disclosure includes forming first conductive lines extending in a first direction on a substrate and spaced apart from each other, and having an insulating pattern disposed therebetween; Forming a stacked structure including a lower electrode layer, a variable resistance layer, and an upper electrode layer sequentially stacked on the first conductive lines and the insulating pattern; Etching the stacked structure to form a plurality of memory cells including a lower electrode, a variable resistor, and an upper electrode; Forming an antioxidant layer covering the lower electrode, the variable resistor, and the upper electrode; Forming a capping layer covering the antioxidant layer; And forming an interlayer insulating layer filling the plurality of memory cells. The antioxidant layer may include Si and C.
본 개시의 실시예들에 따르면, 제조 공정시 가변 저항체 상에 산화 방지층을 형성함으로써, 가변 저항체의 산화를 방지할 수 있다.According to embodiments of the present disclosure, by forming an anti-oxidation layer on the variable resistor during the manufacturing process, oxidation of the variable resistor can be prevented.
도 1은 본 개시의 일 실시예에 따른 메모리 셀 어레이를 나타내는 평면도이다.
도 2는 본 개시의 일 실시예에 따른 가변 저항 메모리 소자의 단면도들이다.
도 3a 내지 도 3e는 도 2에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 4는 본 개시의 일 실시예에 따른 산화 방지층의 제조 방법을 설명하기 위한 평면도이다.
도 5는 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도들이다.
도 6a 내지 도 6h는 도 5에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 7은 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도들이다.
도 8a 내지 도 8h는 도 5에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 9는 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도들이다.
도 10은 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도이다.
도 11a 내지 도 11d는 도 10에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.
도 12는 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도이다.
도 13는 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도이다.1 is a plan view illustrating a memory cell array according to an exemplary embodiment of the present disclosure.
2 is a cross-sectional view of a variable resistance memory device according to an embodiment of the present disclosure.
3A to 3E are cross-sectional views illustrating a process of manufacturing the variable resistance memory device shown in FIG. 2 according to a process sequence.
4 is a plan view illustrating a method of manufacturing an antioxidant layer according to an embodiment of the present disclosure.
5 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure.
6A to 6H are cross-sectional views illustrating a process of manufacturing the variable resistance memory device shown in FIG. 5 according to a process sequence.
7 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure.
8A to 8H are cross-sectional views illustrating a process of manufacturing the variable resistance memory device shown in FIG. 5 according to a process sequence.
9 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure.
10 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure.
11A to 11D are cross-sectional views illustrating a process of manufacturing the variable resistance memory device shown in FIG. 10 according to a process sequence.
12 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure.
13 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure.
도 1은 본 개시의 일 실시예에 따른 메모리 셀(MC) 어레이를 나타내는 평면도이다. 도 2는 본 개시의 일 실시예에 따른 가변 저항 메모리 소자의 단면도들이다. 예를 들어, 도 2는 도 1의 선 I-I' 및 선 II-II'을 따른 가변 저항 메모리 소자의 단면도이다.1 is a plan view illustrating a memory cell (MC) array according to an embodiment of the present disclosure. 2 is a cross-sectional view of a variable resistance memory device according to an embodiment of the present disclosure. For example, FIG. 2 is a cross-sectional view of the variable resistance memory device along line I-I 'and line II-II' of FIG. 1.
도 1 및 도 2를 참조하면, 본 개시의 일 실시예에 따른 가변 저항 메모리 소자(100)는 제1 도전 라인(110), 제2 도전 라인(180) 및 메모리 셀(MC)을 포함할 수 있다. 제1 도전 라인(110)은 제1 방향(D1)을 따라 연장될 수 있다. 제2 도전 라인(180)은 상기 제1 방향(D1)과 교차되는 제2 방향(D2)을 따라 연장되며, 상기 제1 도전 라인(110)을 가로지르도록 배치될 수 있다. 메모리 셀(MC)은 제1 도전 라인(110)과 제2 도전 라인(180)의 교차점에 배치될 수 있다.1 and 2, the variable
일 실시예에서, 제1 도전 라인(110)은 워드 라인이며, 제2 도전 라인(180)은 비트 라인일 수 있다. 다른 실시예에서, 제1 도전 라인(110)은 비트 라인이며, 제2 도전 라인(180)은 워드 라인일 수 있다. 다시 도 2를 참조하면, 가변 저항 메모리 소자(100)는 기판(102), 제1 도전 라인(110), 절연 패턴(112), 메모리 셀(MC), 제2 도전 라인(180) 및 절연층(185)을 포함할 수 있다. 가변 저항 메모리 소자(100)는 층간 절연층(ILD), 산화 방지층(170) 및 캡핑층(175)을 더 포함할 수 있다.In one embodiment, the first
기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI(Silicon-on-Insulator) 기판, 등과 같은 반도체 기판을 포함할 수 있다. 기판(102)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다.The
제1 도전 라인(110)은 기판(102) 상에 배치될 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 복수의 제1 도전 라인(110)은 제2 방향(D2)을 따라 서로 이격되어 배치될 수 있다. 절연 패턴(112)은 기판(102) 상에 배치될 수 있으며, 제1 방향(D1)을 따라 연장될 수 있다. 또한 절연 패턴(112)은 복수의 제1 도전 라인(110) 사이에 배치되며, 복수의 제1 도전 라인들(110)을 서로 절연시킬 수 있다. 절연 패턴(112)의 하면은 제1 도전 라인(110)의 하면과 동일한 평면을 이루며 절연 패턴(112)의 상면은 제1 도전 라인(110)의 상면과 동일한 평면을 이룰 수 있다. 그러나, 이에 제한되는 것은 아니다.The first
제1 도전 라인(110)은 W, WN, Au, Ag, Cu, Al, TiAlN, Ni, Co, Cr, Sn, Zn, ITO, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 일 실시예에서, 배리어 메탈이 제1 도전 라인(110)의 측면 및 하면을 감쌀 수 있다. 제2 도전 라인(180)은 제1 도전 라인(110)과 동일한 물질을 포함할 수 있다. 절연 패턴(112)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.The first
메모리 셀(MC)은 제1 도전 라인(110)과 제2 도전 라인(180)의 교차점에 배치되며, 제1 도전 라인(110)과 제2 도전 라인(180)을 전기적으로 연결시킬 수 있다. 또한, 메모리 셀(MC)은 적층 구조를 가질 수 있다. 일 실시예에서, 메모리 셀(MC)은 제1 도전 라인(110) 상에 순차적으로 적층되는 하부 전극(125), 선택 패턴(135), 중간 전극(145), 가변 저항 패턴(155) 및 상부 전극(165)을 포함할 수 있다. 다른 실시예에서, 선택 패턴(135)이 가변 저항 패턴(155) 상에 배치될 수 있다. 예를 들어, 하부 전극(125), 가변 저항 패턴(155), 중간 전극(145), 선택 패턴(135) 및 상부 전극(165)이 순차적으로 적층될 수 있다. 본 명세서에서, 가변 저항 패턴(155)은 가변 저항체로 지칭될 수 있다.The memory cell MC is disposed at the intersection of the first
하부 전극(125)은 제1 도전 라인(110) 상에 배치될 수 있다. 하부 전극(125)은 제1 도전 라인(110)과 전기적으로 연결될 수 있다. 하부 전극(125)은 W, Pt, Pd, Rh, Ru, Ir, Cu, Al, Ti, Ta 과 같은 금속 또는 TiN과 같은 금속 질화물을 포함할 수 있다. 상부 전극(165)은 하부 전극(125)과 동일한 물질을 포함할 수 있다.The
선택 패턴(135)은 하부 전극(125)과 상부 전극(165) 사이에 배치될 수 있다. 일 실시예에서, 선택 패턴(135)은 하부 전극(125)에 인접하여 배치될 수 있다. 선택 패턴(135)은 하부 전극(125)과 전기적으로 연결될 수 있다. 선택 패턴(135)은 메모리 셀(MC)의 전류 흐름을 제어할 수 있다.The
일 실시예에서, 선택 패턴(135)은 오보닉 문턱 스위칭(ovonoic threshold switching; OTS) 특성을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 선택 패턴(135)은 칼코게나이드 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다.In one embodiment, the
중간 전극(145)은 선택 패턴(135)과 가변 저항 패턴(155) 사이에 배치될 수 있다. 일 실시예에서, 중간 전극(145)은 선택 패턴(135) 상에 배치되며, 선택 패턴(135) 및 가변 저항 패턴(155)과 전기적으로 연결될 수 있다. 중간 전극(145)은 가열 전극일 수 있으며, 가변 저항 패턴(155)에 열을 전달할 수 있다. 중간 전극(145)은 하부 전극(125)보다 저항이 큰 물질을 포함할 수 있다. 일 실시예에서, 중간 전극(145)은 TiN, TiSiN, WN, WSiN, TaN, TaSiN, ZrN, ZrSiN 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.The
가변 저항 패턴(155)은 하부 전극(125)과 상부 전극(165) 사이에 배치될 수 있다. 일 실시예에서, 가변 저항 패턴(155)은 상부 전극(165)에 인접하여 배치될 수 있다. 가변 저항 패턴(155)은 상부 전극(165)과 전기적으로 연결될 수 있다. 가변 저항 패턴(155)은 온도 변화에 따라 저항이 변할 수 있다.The
가변 저항 패턴(155)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 예를 들어, 가변 저항 패턴(155)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다.The
층간 절연층(ILD)은 복수의 메모리 셀들(MC) 사이의 공간을 채울 수 있다. 층간 절연층(ILD)은 제1 도전 라인(110) 및 절연 패턴(112) 상에 배치될 수 있다. 층간 절연층(ILD)은 복수의 메모리 셀들(MC)을 전기적으로 절연시킬 수 있다. 일 실시예에서, 층간 절연층(ILD)은 실리콘 산화물을 포함할 수 있다.The interlayer insulating layer ILD may fill a space between the plurality of memory cells MC. The interlayer insulating layer ILD may be disposed on the first
산화 방지층(170)은 메모리 셀(MC)의 측면을 덮을 수 있다. 또한, 산화 방지층(170)은 층간 절연층(ILD)의 하면을 덮을 수 있으며, 제1 도전 라인(110) 및 절연 패턴(112)의 상면의 일부를 덮을 수 있다.The
산화 방지층(170)은 가변 저항 메모리 소자(100)의 제조 공정 시 메모리 셀(MC)의 산화 및 흡습을 방지할 수 있다. 일 실시예에서, 산화 방지층(170)은 Si 및 C를 포함할 수 있다. 예를 들어, 산화 방지층(170)은 SiCxHy를 포함할 수 있다. 일 실시예에서, 산화 방지층(170)의 탄소 함유 비율은 75 atomic% 이하일 수 있다. 예를 들어, 산화 방지층(170)의 탄소 함유 비율은 25 ~ 75 atomic%이하일 수 있다. 산화 방지층(170)의 두께는 2 ~ 20Å일 수 있다.The
캡핑층(175)은 산화 방지층(170)의 표면 상에 배치될 수 있다. 일 실시예에서, 캡핑층(175)은 층간 절연층(ILD)과 산화 방지층(170)의 사이에 배치될 수 있다. 캡핑층(175)은 복수의 메모리 셀(MC)을 전기적으로 절연시킬 수 있다. 일 실시예에서, 캡핑층(175)은 실리콘 질화물을 포함할 수 있다.The
제2 도전 라인(180)은 메모리 셀(MC) 상에 배치될 수 있으며, 제2 방향(D2)을 따라 연장될 수 있다. 제2 도전 라인(180)은 제1 도전 라인(110)과 높이 방향을 따라 서로 이격되어 배치될 수 있다. 복수의 제2 도전 라인(180)은 제1 방향(D1)을 따라 서로 이격되어 배치될 수 있다. 절연층(185)은 층간 절연층(ILD) 상에 배치될 수 있으며, 제2 방향(D2)을 따라 연장될 수 있다. 또한, 절연층(185)은 복수의 제2 도전 라인(180) 사이에 배치되며, 복수의 제2 도전 라인들(180)을 서로 절연시킬 수 있다. 절연층(185)의 하면은 제2 도전 라인(180)의 하면과 동일한 평면을 이루며 절연층(185)의 상면은 제2 도전 라인(180)의 상면과 동일한 평면을 이룰 수 있다. 절연층(185)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.The second
도 3a 내지 도 3e는 도 2에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.3A to 3E are cross-sectional views illustrating a process of manufacturing the variable resistance memory device shown in FIG. 2 according to a process sequence.
도 3a를 참조하면, 기판(102) 상에 복수의 제1 도전 라인(110)이 준비될 수 있다. 복수의 제1 도전 라인(110) 사이에는 절연 패턴(112)이 배치될 수 있다. 제1 도전 라인(110)과 절연 패턴(112) 상에는 적층 구조체가 배치될 수 있다. 적층 구조체는 하부 전극층(120), 선택 물질층(130), 중간 전극층(140), 가변 저항층(150) 및 상부 전극층(160)이 순차적으로 적층된 구조일 수 있다.Referring to FIG. 3A, a plurality of first
도 3b를 참조하면, 적층 구조체가 일부 식각될 수 있다. 일 실시예에서, 적층 구조체는 제1 방향(D1) 및 제2 방향(D2)을 따라 식각되어 복수의 메모리 셀(MC)이 형성될 수 있다. 적층 구조체는 마스크 패턴(MP)을 이용하여 식각될 수 있다. 마스크 패턴(MP)은 실리콘 산화물, 실리콘 질화물 또는 이들의 조합을 포함할 수 있다. 마스크 패턴(MP)은 포토리소그라피 공정을 통해 패터닝된 하드 마스크일 수 있다. 마스크 패턴(MP)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격된 아일랜드 형태를 가질 수 있다. 일 실시예에서, 적층 구조체는 반응성 이온 식각(reactive ion etching; RIE)이 이용될 수 있다.Referring to FIG. 3B, the stacked structure may be partially etched. In one embodiment, the stacked structure may be etched along the first direction D1 and the second direction D2 to form a plurality of memory cells MC. The stacked structure may be etched using the mask pattern MP. The mask pattern MP may include silicon oxide, silicon nitride, or a combination thereof. The mask pattern MP may be a hard mask patterned through a photolithography process. The mask pattern MP may have an island shape spaced apart from each other in the first direction D1 and the second direction D2. In one embodiment, a reactive ion etching (RIE) may be used for the stacked structure.
적층 구조체가 식각되어 복수의 제1 도전 라인(110) 상에 복수의 메모리 셀(MC)이 형성될 수 있다. 메모리 셀(MC)은 순차적으로 적층되는 하부 전극(125), 선택 패턴(135), 중간 전극(145), 가변 저항 패턴(155) 및 상부 전극(165)을 포함할 수 있다. 복수의 메모리 셀(MC)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되어 배치되는 아일랜드 형태의 패턴을 가질 수 있다.The stacked structure may be etched to form a plurality of memory cells MC on the plurality of first
도 3c를 참조하면, 도 3b의 결과물 상에 산화 방지층(170)이 형성될 수 있다. 일 실시예에서, 산화 방지층(170)은 제1 도전 라인(110), 절연 패턴(112), 메모리 셀(MC) 및 마스크 패턴(MP)의 표면을 덮을 수 있다. 일 실시예에서, 산화 방지층(170)의 형성 단계는 적층 구조체의 식각 공정과 인-시츄(in-situ)로 진행될 수 있다. Referring to FIG. 3C, an
산화 방지층(170)은 SiCxHy를 포함할 수 있으며, 예를 들어 CVD 또는 PECVD 공정에 의해 형성될 수 있다. 산화 방지층(170)의 증착은 전구체로서 3MS(tri-methyl silane) 또는 4MS(tetra-methyl silane)이 사용될 수 있다. 그러나 이에 제한되지 않으며, Si-CH3를 포함하는 다른 물질이 전구체로 사용될 수도 있다. 산화 방지층(170)은 프로세스 챔버 내에서 300 ~ 400℃의 온도와 1 ~ 7 Torr의 압력 조건하에서 진행될 수 있다. 산화 방지층(170)의 증착 공정에는 He 또는 Ar 등의 비활성 기체가 캐리어 가스로 제공될 수 있다.The
도 3d를 참조하면, 도 3c의 결과물 상에 캡핑층(175)이 형성될 수 있다. 일 실시예에서, 캡핑층(175)은 산화 방지층(170)의 표면을 덮을 수 있다. 캡핑층(175)은 실리콘 질화물을 포함하며, ALD 또는 CVD 등의 방법으로 형성될 수 있다. 일 실시예에서, 캡핑층(175)은 산화 방지층(170)과는 다른 챔버에서 형성될 수 있다. 예를 들어, 캡핑층(175)은 엑스-시츄(ex-situ)로 형성될 수 있다. 그러나, 이에 제한되는 것은 아니다.Referring to FIG. 3D, a
도 3e를 참조하면, 도 3d의 결과물 상에 층간 절연층(ILD)이 형성될 수 있다. 층간 절연층(ILD)은 캡핑층(175) 상에 형성되며, 복수의 메모리 셀(MC) 사이의 공간을 채울 수 있다. 일 실시예에서, 층간 절연층(ILD)은 메모리 셀(MC)의 상부를 덮도록 형성된 후, 마스크 패턴(MP)과 함께 평탄화 될 수 있다. 평탄화된 층간 절연층(ILD)의 상면은 상부 전극(165)의 상면과 동일한 레벨에 위치할 수 있다.Referring to FIG. 3E, an interlayer insulating layer (ILD) may be formed on the result of FIG. 3D. The interlayer insulating layer ILD is formed on the
다시 도 2를 참조하면, 도 3e의 결과물 상에 복수의 제2 도전 라인(180)이 배치될 수 있다. 복수의 제2 도전 라인(180)은 제2 방향(D2)을 따라 연장되어 배치될 수 있다. 절연층(185)은 복수의 제2 도전 라인(180) 사이에 배치될 수 있으며, 제2 방향(D2)을 따라 연장될 수 있다. Referring back to FIG. 2, a plurality of second
도 4는 본 개시의 일 실시예에 따른 산화 방지층(170)의 제조 방법을 설명하기 위한 평면도이다.4 is a plan view illustrating a method of manufacturing the
도 4를 참조하면, 제1 기판 처리 장치(10a)는 로드 포트(20), 이송 모듈(30) 및 처리 모듈(40)을 포함할 수 있다. 이송 모듈(30)에는 웨이퍼가 수납될 수 있다. 이송 모듈(30)은 로드 포트(20)와 처리 모듈(40) 사이에서 웨이퍼를 반송할 수 있다. 예를 들어, 이송 모듈(30)은 로드 포트(20)로부터 웨이퍼를 인출하여 처리 모듈(40)로 반송하거나 처리 모듈(40)로부터 웨이퍼를 인출하여 로드 포트(20)로 반송할 수 있다. 이송 모듈(30)은 내부에 웨이퍼를 운반하는 반송 로봇(32)을 포함할 수 있다.Referring to FIG. 4, the first
처리 모듈(40)에서는 웨이퍼에 대한 공정이 수행될 수 있다. 처리 모듈(40)은 로드락 챔버(42), 트랜스퍼 챔버(44), 반송 로봇(46)을 포함할 수 있다. 또한, 트랜스퍼 챔버(44)에는 복수의 챔버가 연결될 수 있으며, 예를 들어 제1 프로세스 챔버(50a) 및 제2 프로세스 챔버(52a)가 연결될 수 있다.In the
로드락 챔버(42)는 이송 모듈(30)에 연결될 수 있으며, 이송 모듈(30)과 트랜스퍼 챔버(44) 간에 웨이퍼를 반송할 수 있다. 트랜스퍼 챔버(44)는 내부에 반송 로봇(46)을 포함할 수 있다. 트랜스퍼 챔버(44)는 로드락 챔버(42)와 제1 프로세스 챔버(50a) 및 제2 프로세스 챔버(52a) 사이에서 웨이퍼를 반송할 수 있다. 제1 프로세스 챔버(50a) 및 제2 프로세스 챔버(52a)에서는 웨이퍼의 처리가 진행될 수 있다. 도 4에서는 트랜스퍼 챔버(44)에 4개의 프로세스 챔버가 연결된 것이 도시되어 있으나, 이에 제한 되지 않으며 더 많거나 적은 수의 프로세스 챔버가 트랜스퍼 챔버에 연결될 수 있다.The load lock chamber 42 may be connected to the
제2 기판 처리 장치(10b)는 제1 프로세스 챔버(50b) 및 제2 프로세스 챔버(52b)를 포함할 수 있다. 제2 기판 처리 장치(10b)는 제2 기판 처리 장치(10b)와 동일하거나 유사한 구성을 포함할 수 있으며, 이에 대한 자세한 설명은 생략될 수 있다.The second
이하에서는, 기판 처리 장치를 이용하여 산화 방지층(170)을 형성하는 공정에 대해 설명한다.Hereinafter, a process of forming the
도 3b, 도 3d 및 도 3e에 도시된 바와 같이, 가변 저항 메모리 소자(100)를 제조하는 방법은 적층 구조체를 식각하는 단계, 캡핑층(175)을 증착하는 단계 및 층간 절연층(ILD)을 증착하는 단계를 포함할 수 있다. 또한, 도 3c에 도시된 바와 같이, 가변 저항 메모리 소자(100)의 제조 방법은 캡핑층(175)을 증착하는 단계 전에 산화 방지층(170)을 증착하는 단계를 더 포함할 수 있다.3B, 3D and 3E, a method of manufacturing the variable
도 3b 및 도 4를 참조하면, 제1 기판 처리 장치(10a)에서는 식각 공정이 진행될 수 있다. 예를 들어, 제1 프로세스 챔버(50a)에서, 적층 구조체가 식각되는 단계가 진행될 수 있다. 또한, 제2 기판 처리 장치(10b)에서는 유전층을 증착하는 단계가 진행될 수 있다. 예를 들어, 제1 프로세스 챔버(50b)에서, 캡핑층(175)을 증착하는 단계 및 층간 절연층(ILD)을 증착하는 단계가 진행될 수 있다. 3B and 4, an etching process may be performed in the first
산화 방지층(170)을 증착하는 공정은 제1 기판 처리 장치(10a)에서 진행될 수 있다. 일 실시예에서, 산화 방지층(170)을 형성하는 단계는 적층 구조체를 식각하는 단계와 인-시츄로 진행될 수 있다. 예를 들어, 제1 기판 처리 장치(10a)의 제1 프로세스 챔버(50a)에서 적층 구조체가 식각된 후, 웨이퍼가 트랜스퍼 챔버(44)로 인출된다. 그 후, 웨이퍼는 제2 프로세스 챔버(52a)로 반송되어 산화 방지층(170)의 증착 공정이 진행될 수 있다. 여기에서 인-시츄란 동일 처리 모듈(40) 내에서 진공 상태가 연속적으로 유지되며 진행되는 공정을 의미할 수 있다.The process of depositing the
상술한 바와 같이 적층 구조체를 식각하는 단계와 산화 방지층(170)을 형성하는 단계를 인-시츄로 진행함으로써, 캡핑층(175)이 형성되기 전에 적층 구조체의 산화를 방지할 수 있다. 또한, 산화 방지층(170)은 SiCxHy를 포함하고 있으므로 보다 효율적인 산화 방지가 가능하다.As described above, the step of etching the layered structure and forming the
도 5는 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도들이다. 도 6a 내지 도 6h는 도 5에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다. 도 2에 도시된 가변 저항 메모리 소자(100)와 동일한 구성에 대해서는 자세한 설명이 생략될 수 있다.5 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure. 6A to 6H are cross-sectional views illustrating a process of manufacturing the variable resistance memory device shown in FIG. 5 according to a process sequence. A detailed description of the same configuration as the variable
도 5를 참조하면, 본 개시의 일 실시예에 따른 가변 저항 메모리 소자(100)는 제1 층간 절연층(ILD1), 제2 층간 절연층(ILD2), 제1 산화 방지층(170), 제2 산화 방지층(171), 제1 캡핑층(175) 및 제2 캡핑층(176)을 포함할 수 있다. 제1 층간 절연층(ILD1)은 제1 방향(D1)을 따라 연장되며, 복수의 메모리 셀(MC) 사이에 배치될 수 있다. 제2 층간 절연층(ILD2)은 제2 방향(D2)을 따라 연장되며, 복수의 메모리 셀(MC) 사이에 배치될 수 있다.Referring to FIG. 5, the variable
제1 산화 방지층(170)은 기판(102)의 상면, 메모리 셀(MC)의 측면 및 제1 도전 라인(110)의 측면을 덮을 수 있다. 제2 산화 방지층(171)은 제1 도전 라인(110)의 상면, 메모리 셀(MC)의 측면 및 제2 도전 라인(180)의 측면을 덮을 수 있다.The
제1 캡핑층(175)은 제1 산화 방지층(170) 상에 배치될 수 있으며, 제2 캡핑층(176)은 제2 산화 방지층(171) 상에 배치될 수 있다. 제1 산화 방지층(170)과 제1 캡핑층(175)은 제1 층간 절연층(ILD1)의 하부를 덮을 수 있다. 제2 산화 방지층(171)과 제2 캡핑층(176)은 제2 층간 절연층(ILD2)의 하부를 덮을 수 있다.The
이하에서는 도 6a 내지 도 6h를 참조하여, 도 5에 도시된 가변 저항 메모리 소자의 제조 방법을 공정 순서에 따라 설명한다.Hereinafter, with reference to FIGS. 6A to 6H, a method of manufacturing the variable resistance memory device illustrated in FIG. 5 will be described according to a process sequence.
도 6a를 참조하면, 기판(102) 상에 제1 도전 라인(110)이 배치될 수 있다. 제1 도전 라인(110) 상에는 적층 구조체가 준비될 수 있다. 적층 구조체는 하부 전극층(120), 선택 물질층(130), 중간 전극층(140), 가변 저항층(150) 및 상부 전극층(160)을 포함할 수 있다. 상부 전극층(160) 상에는 마스크 패턴(MP1)이 배치될 수 있다. 마스크 패턴(MP1)은 제2 방향(D2)을 따라 연장될 수 있다.Referring to FIG. 6A, the first
도 6b를 참조하면, 적층 구조체는 마스크 패턴(MP1)을 따라 식각될 수 있다. 일 실시예에서, 적층 구조체는 제1 방향(D1)을 따라 RIE 공정에 의해 식각될 수 있다. 식각된 적층 구조체의 하부 전극층(120'), 선택 물질층(130), 중간 전극층(140), 가변 저항층(150) 및 상부 전극층(160')은 제2 방향(D2)을 따라 연장되는 형태일 수 있다.Referring to FIG. 6B, the stacked structure may be etched along the mask pattern MP1. In one embodiment, the stacked structure may be etched by the RIE process along the first direction D1. The
도 6c를 참조하면, 도 6b의 결과물 상에 제1 산화 방지층(170)이 형성될 수 있다. 제1 산화 방지층(170)은 기판(102)의 상면 및 적층 구조체의 측면을 덮을 수 있다. 도 6d를 참조하면, 도 6c의 결과물 상에 제1 캡핑층(175)이 형성될 수 있다. 제1 캡핑층(175)은 제1 산화 방지층(170) 상에 배치될 수 있다.Referring to FIG. 6C, a
도 6e를 참조하면, 제1 층간 절연층(ILD1)이 형성될 수 있다. 제1 층간 절연층(ILD1)은 복수의 적층 구조체 사이의 공간을 채울 수 있다. 제1 층간 절연층(ILD1)은 제1 방향(D1)으로 연장될 수 있다. 도 6f를 참조하면, 제2 도전 라인(180) 및 마스크 패턴(MP2)이 형성될 수 있다. 제2 도전 라인(180)은 적층 구조체 및 제1 층간 절연층(ILD1) 상에 배치될 수 있다. 마스크 패턴(MP2)은 제2 도전 라인(180) 상에 배치될 수 있으며, 제2 방향(D2)을 따라 연장될 수 있다.Referring to FIG. 6E, a first interlayer insulating layer ILD1 may be formed. The first interlayer insulating layer ILD1 may fill a space between a plurality of stacked structures. The first interlayer insulating layer ILD1 may extend in the first direction D1. Referring to FIG. 6F, a second
도 6g를 참조하면, 마스크 패턴(MP2)을 따라 제2 도전 라인(180) 및 적층 구조체가 식각될 수 있다. 일 실시예에서 적층 구조체는 제2 방향(D2)으로 식각되어 하부 전극(125), 선택 패턴(135), 중간 전극(145), 가변 저항 패턴(155) 및 상부 전극(165)이 형성될 수 있다. 상기 하부 전극(125), 선택 패턴(135), 중간 전극(145), 가변 저항 패턴(155) 및 상부 전극(165)은 메모리 셀(MC)을 이룬다. 복수의 메모리 셀(MC)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격된 아일랜드 형태로 배치될 수 있다. 식각된 제2 도전 라인(180)은 제2 방향(D2)으로 연장되는 형태일 수 있다.Referring to FIG. 6G, the second
도 6h를 참조하면, 도 6g의 결과물 상에 제2 산화 방지층(171) 및 제2 캡핑층(176)이 순차적으로 형성될 수 있다. 제2 산화 방지층(171)은 제1 도전 라인(110)의 상면, 메모리 셀(MC)의 측면 및 제2 도전 라인(180)의 측면을 덮을 수 있다. 제2 캡핑층(176)은 제2 산화 방지층(171)의 표면을 따라 배치될 수 있다. 제2 산화 방지층(171) 및 제2 캡핑층(176)은 각각 제1 산화 방지층(170) 및 제1 캡핑층(175)과 동일한 물질을 포함할 수 있다.Referring to FIG. 6H, a
다시 도 5를 참조하면, 제2 층간 절연층(ILD2)이 복수의 메모리 셀(MC) 사이에 형성될 수 있다. 일 실시예에서, 복수의 메모리 셀(MC) 사이에 절연물질을 형성한 후 평탄화 공정을 통해 제2 층간 절연층(ILD2)이 형성될 수 있다. 제2 산화 방지층(171), 제2 캡핑층(176)의 일부 및 마스크 패턴(MP2)도 제거될 수 있다. 제2 층간 절연층(ILD2)은 제2 방향(D2)을 따라 연장될 수 있다. 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 동일한 물질을 포함할 수 있다.Referring to FIG. 5 again, a second interlayer insulating layer ILD2 may be formed between the plurality of memory cells MC. In one embodiment, after forming the insulating material between the plurality of memory cells MC, the second interlayer insulating layer ILD2 may be formed through a planarization process. The
도 6a 내지 도 6h에 도시된 바와 같이, 하부 전극층(120), 선택 물질층(130), 중간 전극층(140), 가변 저항층(150) 및 상부 전극층(160)을 포함하는 적층 구조체는 두 번 패터닝 될 수 있다. 제1 층간 절연층(ILD1)과 제2 층간 절연층(ILD2)은 서로 다른 단계에서 형성될 수 있다. 또한, 도 5에 도시된 바와 같이, 제2 산화 방지층 및 제2 캡핑층은 제2 도전 라인(180)을 덮을 수 있다.6A to 6H, the stacked structure including the
도 7은 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도들이다. 도 8a 내지 도 8h는 도 5에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.7 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure. 8A to 8H are cross-sectional views illustrating a process of manufacturing the variable resistance memory device shown in FIG. 5 according to a process sequence.
도 7을 참조하면, 본 개시의 일 실시예에 따른 가변 저항 메모리 소자(100)는 메모리 셀(MC), 산화 방지층(270) 및 캡핑층(275)을 포함할 수 있다. 메모리 셀(MC)은 하부 전극(225), 선택 패턴(135), 중간 전극(145), 가변 저항 패턴(155) 및 상부 전극(165)을 포함할 수 있다.Referring to FIG. 7, the variable
본 개시의 일 실시예에 따른 가변 저항 메모리 소자는, 하부 전극(225)의 폭이 선택 패턴(135)의 폭보다 작을 수 있다. 예를 들어, I-I'에 따른 단면도에서 보았을 때, 하부 전극(225)의 폭은 메모리 셀(MC)의 폭과 실질적으로 동일할 수 있다. II-II'에 따른 단면도에서 보았을 때, 하부 전극(225)은 절곡된 형상을 가질 수 있다. 예를 들어, 하부 전극(225)은 수직부와 수평부를 포함하는 절곡 패턴 형상일 수 있다. 수직부는 선택 패턴(135)과 접하며 수평부는 제1 도전 라인(110)과 연결될 수 있다. 도 7에 도시된 바와 같이, 하부 전극(225)의 수직부가 선택 패턴(135)과 접하는 면적이 적어 지므로 전력 소모가 감소될 수 있다.In the variable resistance memory device according to an embodiment of the present disclosure, the width of the
가변 저항 메모리 소자(100)는 하부 전극(225)과 동일한 레벨에 배치되는 하부 절연층(215), 하부 스페이서(216), 매립 절연층(217)을 더 포함할 수 있다. 하부 절연층(215)은 하부 전극(225)의 측면에 배치될 수 있으며, 하부 스페이서(216)는 하부 전극(225)을 덮을 수 있다. 매립 절연층(217)은 하부 스페이서(216) 사이에 배치될 수 있다. 일 실시예에서, 하부 절연층(215) 및 매립 절연층(217)은 실리콘 산화물을 포함할 수 있다. 일 실시예에서, 하부 스페이서(216)는 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 산화 방지층(270)은 하부 절연층(215)의 상면 및 메모리 셀(MC)의 측면을 덮을 수 있다. 캡핑층(275)은 산화 방지층(270)의 표면을 따라 배치될 수 있다.The variable
이하에서는 도 8a 내지 도 8h를 참조하여, 도 5에 도시된 가변 저항 메모리 소자의 제조 방법을 공정 순서에 따라 설명한다.Hereinafter, with reference to FIGS. 8A to 8H, a method of manufacturing the variable resistance memory device illustrated in FIG. 5 will be described according to a process sequence.
도 8a를 참조하면, 기판(102) 상에 복수의 제1 도전 라인(110)이 준비될 수 있다. 복수의 제1 도전 라인(110) 사이에는 절연 패턴(112)이 배치될 수 있다. 제1 도전 라인(110)은 제1 방향(D1)으로 연장될 수 있다.Referring to FIG. 8A, a plurality of first
도 8b를 참조하면, 제1 도전 라인(110) 상에 하부 절연층(215)이 배치될 수 있다. 하부 절연층(215)은 제2 방향(D2)으로 연장되는 소정의 패턴을 가질 수 있다. 하부 절연층(215)은 제2 방향(D2)으로 연장될 수 있다. Referring to FIG. 8B, a lower insulating
도 8c를 참조하면, 하부 절연층(215) 및 제1 도전 라인(110) 상에 하부 전극층(220)이 형성될 수 있다. 하부 전극층(220)은 제1 도전 라인(110)과 접촉할 수 있다.Referring to FIG. 8C, a
도 8d를 참조하면, 하부 전극층(220)의 일부가 제거될 수 있다. 일 실시예에서, 이방성 식각에 의해 하부 절연층(215) 상의 하부 전극층(220)이 제거되어 제2 방향(D2)으로 연장되는 하부 전극층(220')이 형성될 수 있다. 식각된 하부 전극층(220')은 수직부와 수평부를 갖는 절곡 패턴을 가질 수 있다. 수평부는 제1 도전 라인(110)에 접촉할 수 있다. 식각 공정 후 하부 스페이서(216) 및 매립 절연층(217)이 형성될 수 있다. 하부 스페이서(216)는 절곡된 형상을 갖는 하부 전극층(220') 상에 배치될 수 있다. 매립 절연층(217)은 하부 스페이서(216) 사이의 공간을 채울 수 있다. 하부 스페이서(216) 및 매립 절연층(217) 형성 후 평탄화 공정이 진행될 수 있다. 하부 스페이서(216) 및 매립 절연층(217)의 상면은 하부 절연층(215)의 상면과 동일한 레벨에 위치할 수 있다.Referring to FIG. 8D, a part of the
도 8e를 참조하면, 도 8d의 결과물 상에 적층 구조체가 형성될 수 있다. 적층 구조체는 순차적으로 적층 되는 선택 물질층(130), 중간 전극층(140), 가변 저항층(150) 및 상부 전극층(160)을 포함할 수 있다.Referring to FIG. 8E, a laminate structure may be formed on the result of FIG. 8D. The stacked structure may include a
도 8f를 참조하면, 적층 구조체가 식각될 수 있다. 일 실시예에서, 마스크 패턴(MP)을 이용하여 적층 구조체가 제1 방향(D1) 및 제2 방향(D2)을 따라 식각될 수 있다. 적층 구조체가 식각되어 하부 전극(225), 선택 패턴(135), 중간 전극(145), 가변 저항 패턴(155) 및 상부 전극(165)을 포함하는 메모리 셀(MC)이 형성될 수 있다. 메모리 셀(MC)이 형성된 후 절연층(226)이 형성될 수 있다. 절연층(226)은 하부 전극(225)의 측면을 덮을 수 있다. 일 실시예에서, 절연층(226)의 상면은 하부 전극(225)의 상면과 동일한 레벨에 위치할 수 있다.Referring to FIG. 8F, the stacked structure may be etched. In one embodiment, the stacked structure may be etched along the first direction D1 and the second direction D2 using the mask pattern MP. The stacked structure may be etched to form a memory cell MC including a
도 8g를 참조하면, 도 8f의 결과물 상에 산화 방지층(270)이 형성될 수 있다. 산화 방지층(270)은 절연층(226)의 상면 및 메모리 셀(MC)의 상면을 덮을 수 있다. 도 8h를 참조하면, 도 8g의 결과물 상에 캡핑층(275)이 형성될 수 있다. 캡핑층(275)은 산화 방지층(270) 상에 배치될 수 있다.Referring to FIG. 8G, an
다시 도 7을 참조하면, 층간 절연층(ILD)이 복수의 메모리 셀(MC) 사이에 형성될 수 있다. 층간 절연층(ILD)은 평탄화 공정에 의해 마스크 패턴(MP), 산화 방지층(270) 및 캡핑층(275)과 함께 일부 제거될 수 있다. 층간 절연층(ILD)의 상면은 상부 전극(165)의 상면과 동일한 레벨에 위치할 수 있다. 제2 도전 라인(180)은 층간 절연층(ILD) 및 상부 전극(165) 상에 배치될 수 있다. 제2 도전 라인(180)은 제2 방향(D2)으로 연장될 수 있다. 복수의 제2 도전 라인(180) 사이에는 절연층이 배치될 수 있다.Referring to FIG. 7 again, an interlayer insulating layer ILD may be formed between the plurality of memory cells MC. The interlayer insulating layer ILD may be partially removed together with the mask pattern MP, the
도 9는 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도들이다.9 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure.
도 9를 참조하면, 가변 저항 메모리 소자(100)는 가변 저항 패턴(155) 및 측면 스페이서(356)를 포함할 수 있다. 가변 저항 패턴(155)의 폭은 중간 전극(145)의 폭보다 작을 수 있으며, 또한 상부 전극(165)의 폭보다 작을 수 있다. 측면 스페이서(356)는 가변 저항 패턴(155)의 외측에 배치되어 가변 저항 패턴(155)을 둘러쌀 수 있다. 측면 스페이서(356)는 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 산화 방지층(170)은 메모리 셀(MC)의 외측에 배치될 수 있다. 예를 들어, 산화 방지층(170)은 하부 전극(125), 선택 패턴(135), 중간 전극(145), 측면 스페이서(356) 및 상부 전극(165)의 측면을 덮을 수 있다. 도 9에 도시된 바와 같이, 가변 저항 패턴(155)의 폭이 작아 지므로 중간 전극(145)에서 가변 저항 패턴(155)으로의 열 전달 효율이 향상될 수 있다.Referring to FIG. 9, the variable
도 10는 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도이다.10 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure.
도 10을 참조하면, 본 개시의 일 실시예에 따른 가변 저항 메모리 소자(100)는 기판(102), 하부 전극(425), 자기 터널 접합(magnetic tunnel junction; MTJ) 패턴 및 상부 전극(465)을 포함할 수 있다. 가변 저항 메모리 소자(100)는 산화 방지층(470), 캡핑층(475) 및 도전 라인(480)을 더 포함할 수 있다. 가변 저항 메모리 소자(100)는 상부 전극(465) 상에 배치되는 도전 라인(480)을 더 포함할 수 있다. 가변 저항 메모리 소자(100)는 자기 저항 메모리(Magnetoresistive Random Access Memory: MRAM)일 수 있다.Referring to FIG. 10, a variable
기판(102)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI 기판, 등과 같은 반도체 기판을 포함할 수 있다. 기판(102) 상에는 절연 패턴(104) 및 절연 패턴(106)이 순차적으로 적층될 수 있다. 절연 패턴(104)과 절연 패턴(106) 사이에는 식각 저지막(108)이 배치될 수 있다. 절연 패턴(104) 및 절연 패턴(106)은 실리콘 산화물 또는 저유전 물질을 포함할 수 있다. 식각 저지막(108)은 절연 패턴(104) 및 절연 패턴(106)과 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 식각 저지막(108)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄질화물, 실리콘 산탄질화물 또는 이들의 조합을 포함할 수 있다.The
절연 패턴(104)은 내부를 관통하는 복수의 콘택(C1)을 포함할 수 있다. 또한, 절연 패턴(106)은 내부를 관통하는 복수의 콘택(C2)을 포함할 수 있다. 콘택(C1)은 일측은 콘택(C2)에 전기적으로 연결될 수 있다. 콘택(C1)의 타측은 기판(102) 상에 배치되는 선택 소자(미도시)와 연결될 수 있다. 일 실시예에서, 상기 선택 소자는 트랜지스터일 수 있다. 콘택(C2)은 하부 전극(425)과 전기적으로 연결될 수 있다. 콘택(C1) 및 콘택(C2)은 W, Ti, Ta 등의 금속, WN, TiN, TaN 등의 금속 질화물, 또는 도핑된 폴리실리콘을 포함할 수 있다. 일 실시예에서, 절연 패턴(106)의 상면은 하부 전극(425)의 하면 보다 낮은 레벨에 위치할 수 있다. 예를 들어, 절연 패턴(106)은 상부에 리세스를 포함할 수 있다.The insulating
복수의 하부 전극(425)은 일 방향을 따라 서로 이격되어 배치될 수 있다. 하부 전극(425)은 자기 터널 접합 패턴(MTJ)과 전기적으로 연결될 수 있다. 일 실시예에서, 하부 전극(425)은 TiN, TaN 또는 이들의 조합을 포함할 수 있다.The plurality of
자기 터널 접합 패턴(MTJ)은 하부 전극(425) 상에 배치될 수 있다. 자기 터널 접합 패턴(MTJ)은 순차적으로 적층되는 제1 자성 패턴(435), 터널 배리어 패턴(445) 및 제2 자성 패턴(455)을 포함할 수 있다. 일 실시예에서, 제1 자성 패턴(435)은 자화 방향이 고정된 고정 패턴이며, 제2 자성 패턴(455)은 자화 방향이 가변적인 자유 패턴일 수 있다. 다른 실시예에서, 제1 자성 패턴(435)이 자유 패턴이며 제2 자성 패턴(455)이 고정 패턴일 수 있다. 제1 자성 패턴(435)과 제2 자성 패턴(455)의 자화 방향에 따라 자기 터널 접합 패턴(MTJ)의 저항이 달라질 수 있다. 예를 들어, 제1 자성 패턴(435)과 제2 자성 패턴(455)의 자화 방향이 일치하는 경우보다 반대 방향인 경우에 자기 터널 접합 패턴(MTJ)의 저항이 클 수 있다. 터널 배리어 패턴(445)은 제1 자성 패턴(435)과 제2 자성 패턴(455) 사이에 배치될 수 있다. 제1 자성 패턴(435) 및 제2 자성 패턴(455)은 자화 방향이 터널 배리어 패턴(445)에 평행할 수 있다. 다른 실시예에서, 제1 자성 패턴(435) 및 제2 자성 패턴(455)은 자화 방향이 터널 배리어 패턴(445)에 수직일 수 있다. 본 명세서에서, 자기 터널 접합 패턴(MTJ)은 가변 저항체로 지칭될 수 있다.The magnetic tunnel junction pattern MTJ may be disposed on the
일 실시예에서, 제1 자성 패턴(435)은 고정 패턴이며 반강자성 물질을 포함하는 층과 강자성 물질을 포함하는 층을 포함할 수 있다. 반강자성 물질을 포함하는 층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중 적어도 하나를 포함할 수 있다. 강자성 물질을 포함하는 층은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 적어도 하나를 포함할 수 있다. 제2 자성 패턴(455)은 자유 패턴이며 강자성 물질을 포함할 수 있다. 제2 자성 패턴(455)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12 중 선택된 적어도 하나를 포함할 수 있다. 터널 배리어 패턴(445)은 MgO, RuO, VO, WO, VdO, TaO, HfO, MoO, 또는 이들의 조합과 같은 금속 산화물을 포함할 수 있다.In one embodiment, the first
상부 전극(465)은 자기 터널 접합 패턴(MTJ) 상에 배치될 수 있다. 상부 전극(465)은 자기 터널 접합 패턴(MTJ)과 도전 라인(480)을 전기적으로 연결시킬 수 있다. 상부 전극(465)은 하부 전극(425)과 동일한 물질을 포함할 수 있다.The
산화 방지층(470)은 절연 패턴(106)의 상면, 자기 터널 접합 패턴(MTJ)의 측면 및 상부 전극(465)의 측면을 덮을 수 있다. 캡핑층(475)은 산화 방지층(470)의 표면 상에 배치될 수 있다. 층간 절연층(ILD)은 복수의 자기 터널 접합 패턴(MTJ) 사이의 공간을 채울 수 있다. 도전 라인(480)은 상부 전극(465) 및 층간 절연층(ILD) 상에 배치될 수 있다. 일 실시예에서, 도전 라인(480)은 비트 라인일 수 있다. 층간 절연층(ILD)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.The
도 11a 내지 도 11d는 도 10에 도시된 가변 저항 메모리 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 단면도들이다.11A to 11D are cross-sectional views illustrating a process of manufacturing the variable resistance memory device shown in FIG. 10 according to a process sequence.
도 11a를 참조하면, 기판(102) 상에 순차적으로 적층된 절연 패턴(104), 절연 패턴(106), 하부 전극층(420) 및 자기 터널 접합층이 준비될 수 있다. 자기 터널 접합층은 순차적으로 적층되는 제1 자성층(430), 터널 배리어층(440) 및 제2 자성층(450)을 포함할 수 있다. 제2 자성층(450)의 상부에는 상부 전극(465) 및 마스크 패턴(MP)이 배치될 수 있다.Referring to FIG. 11A, an insulating
도 11b를 참조하면, 자기 터널 접합층을 식각하여 자기 터널 접합 패턴(MTJ)을 형성할 수 있다. 자기 터널 접합층은 마스크 패턴(MP)을 식각 마스크로 하여 식각 공정이 진행될 수 있다. 일 실시예에서, 자기 터널 접합층은 이온 빔 에칭 공정에 의해 식각될 수 있다. 자기 터널 접합 패턴(MTJ)의 수평 폭은 하부로 갈수록 넓어질 수 있다. 자기 터널 접합 패턴(MTJ)은 순차적으로 적층되는 제1 자성 패턴(435), 터널 배리어 패턴(445) 및 제2 자성 패턴(455)을 포함할 수 있다. 일 실시예에서, 식각 공정에 의해 절연 패턴(106)의 상부가 일부 제거될 수 있다. 예를 들어, 절연 패턴(106) 상에 리세스가 형성될 수 있다.Referring to FIG. 11B, a magnetic tunnel junction pattern MTJ may be formed by etching a magnetic tunnel junction layer. The magnetic tunnel junction layer may be etched using the mask pattern MP as an etch mask. In one embodiment, the magnetic tunnel junction layer can be etched by an ion beam etching process. The horizontal width of the magnetic tunnel junction pattern MTJ may be widened toward the bottom. The magnetic tunnel junction pattern MTJ may include a first
도 11c를 참조하면, 도 11b의 결과물 상에 산화 방지층(470)이 형성될 수 있다. 일 실시예에서, 산화 방지층(470)은 자기 터널 접합 패턴(MTJ)의 측면을 덮을 수 있다. 또한, 산화 방지층(470)은 절연 패턴(106)의 상면을 덮을 수 있다.Referring to FIG. 11C, an
도 11d를 참조하면, 도 11c의 결과물 상에 캡핑층(475)이 형성될 수 있다. 캡핑층(475)은 산화 방지층(470)의 표면 상에 배치될 수 있다.Referring to FIG. 11D, a
다시 도 10을 참조하면, 자기 터널 접합 패턴(MTJ) 사이에 층간 절연층(ILD)이 형성될 수 있다. 그 후 평탄화 공정에 의해 층간 절연층(ILD)은 산화 방지층(470) 및 캡핑층(475)과 함께 일부 제거될 수 있다. 층간 절연층(ILD) 및 자기 터널 접합 패턴(MTJ) 상에는 도전 라인(480)이 배치될 수 있다. 도전 라인(480)은 상부 전극(465)과 접할 수 있다.Referring to FIG. 10 again, an interlayer insulating layer ILD may be formed between the magnetic tunnel junction patterns MTJ. Thereafter, the interlayer insulating layer ILD may be partially removed together with the
도 12는 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도이다.12 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure.
도 12를 참조하면, 가변 저항 메모리 소자는 재증착막(RD)을 더 포함할 수 있다. 일 실시예에서, 재증착막(RD)은 자기 터널 접합 패턴(MTJ)의 측면에 배치될 수 있다. 산화 방지층(470)은 절연 패턴(106)의 상면 및 재증착막(RD)의 표면 상에 배치될 수 있다. 도 11b를 참조하면, 자기 터널 접합층을 식각하는 단계에서 절연 패턴(106)이 일부 식각될 수 있으며, 떨어져 나간 절연 패턴(106)의 잔류물이 자기 터널 접합층의 표면에 재증착될 수 있다. 재증착막(RD)은 절연 패턴(106)과 동일한 물질을 포함할 수 있다.Referring to FIG. 12, the variable resistance memory device may further include a redeposition film RD. In one embodiment, the redeposition film RD may be disposed on the side surface of the magnetic tunnel junction pattern MTJ. The
도 13은 본 개시의 다른 실시예에 따른 가변 저항 메모리 소자의 단면도이다.13 is a cross-sectional view of a variable resistance memory device according to another embodiment of the present disclosure.
도 13은 도전 라인의 교차부에 메모리 셀들(MC)이 배치되는 크로스 포인트 셀 어레이 구조를 갖는 가변 저항 메모리 소자(100)를 도시한다. 도 13에 도시된 바와 같이, 크로스 포인트 셀 어레이는 2층의 메모리 셀(MC)이 적층될 수 있으며, 3층 이상의 구조도 가능하다.13 illustrates a variable
도 13을 참조하면, 본 개시의 일 실시예에 따른 가변 저항 메모리 소자(100)는 제1 도전 라인(110), 제2 도전 라인(180) 및 제3 도전 라인(580)을 포함할 수 있다. 제1 도전 라인(110)은 제1 방향(D1)을 따라 연장되며, 제2 도전 라인(180)은 제2 방향(D2)을 따라 연장되며, 제3 도전 라인(580)은 제1 방향(D1)을 따라 연장될 수 있다. 제1 도전 라인(110), 제2 도전 라인(180) 및 제3 도전 라인(580)은 높이 방향을 따라 서로 이격되어 배치될 수 있다.Referring to FIG. 13, the variable
제1 메모리 셀(MC1)은 제1 도전 라인(110)과 제2 도전 라인(180) 사이에 배치될 수 있으며, 예를 들어 제1 도전 라인(110)과 제2 도전 라인(180)의 교차점에 배치될 수 있다. 제1 메모리 셀(MC1)은 순차적으로 적층되는 제1 하부 전극(525), 제1 선택 패턴(535), 제1 중간 전극(545), 제1 가변 저항 패턴(555) 및 제1 상부 전극(565)을 포함할 수 있다. 제1 층간 절연층(ILD1)은 복수의 제1 메모리 셀(MC1) 사이를 채울 수 있다. 제1 층간 절연층(ILD1)은 제1 방향(D1)으로 연장될 수 있다. 제2 도전 라인(180)은 제1 층간 절연층(ILD1) 및 제1 메모리 셀(MC1) 상에 배치될 수 있다. 제1 산화 방지층(170)은 제1 메모리 셀(MC1)을 둘러싸며 제1 방향(D1)으로 연장될 수 있다. 제1 산화 방지층(170)은 제1 메모리 셀(MC1)과 제1 층간 절연층(ILD1) 사이에 배치되며, 제1 층간 절연층(ILD1)의 하면을 덮을 수 있다. 제1 캡핑층(175)은 제1 층간 절연층(ILD1)과 제1 산화 방지층(170) 사이에 배치될 수 있다.The first memory cell MC1 may be disposed between the first
제2 메모리 셀(MC2)은 제2 도전 라인(180)과 제3 도전 라인(580) 사이에 배치될 수 있으며, 예를 들어 제2 도전 라인(180)과 제3 도전 라인(580)의 교차점에 배치될 수 있다. 제2 메모리 셀(MC2)은 순차적으로 적층되는 제2 하부 전극(625), 제2 선택 패턴(635), 제2 중간 전극(645), 제2 가변 저항 패턴(655) 및 제2 상부 전극(665)을 포함할 수 있다. 선 II-II'을 따른 단면도에서 보았을 때, 제2 층간 절연층(ILD2)은 복수의 제1 메모리 셀(MC1) 사이를 채울 수 있다. 또한, 제2 층간 절연층(ILD2)은 복수의 제2 메모리 셀(MC2) 사이를 채울 수 있다. 제2 층간 절연층(ILD2)은 제2 도전 라인(180)을 관통하며, 제2 방향(D2)으로 연장될 수 있다. 제2 산화 방지층(570)은 제1 메모리 셀(MC1) 및 제2 메모리 셀(MC2)을 둘러싸며 제2 방향(D2)으로 연장될 수 있다. 제2 산화 방지층(570)은 제2 메모리 셀(MC2)과 제2 층간 절연층(ILD2) 사이에 배치되며, 제2 층간 절연층(ILD2)의 하면을 덮을 수 있다. 제2 캡핑층(575)은 제2 층간 절연층(ILD2)과 제2 산화 방지층(570) 사이에 배치될 수 있다.The second memory cell MC2 may be disposed between the second
제3 층간 절연층(ILD3)은 복수의 제2 메모리 셀(MC2) 사이를 채울 수 있으며, 제1 방향(D1)으로 연장될 수 있다. 제3 산화 방지층(670)은 제2 메모리 셀(MC2)을 둘러싸며 제1 방향(D1)으로 연장될 수 있다. 또한, 제3 산화 방지층(670)은 제2 메모리 셀(MC2)과 제3 층간 절연층(ILD3) 사이에 배치되며, 제3 층간 절연층(ILD3)의 하면을 덮을 수 있다. 제3 캡핑층(675)은 제3 층간 절연층(ILD3)과 제3 산화 방지층(670) 사이에 배치될 수 있다. 제3 도전 라인(580)은 제2 메모리 셀(MC2) 상에 배치되며, 제1 방향(D1)으로 연장될 수 있다.
The third interlayer insulating layer ILD3 may fill in between the plurality of second memory cells MC2 and may extend in the first direction D1. The
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.The embodiments according to the present disclosure have been described with reference to the accompanying drawings, but a person having ordinary knowledge in the technical field to which the present invention pertains may be implemented in other specific forms without changing the technical concept or essential features of the present invention. You will understand that you can. It should be understood that the embodiments described above are illustrative in all respects and not restrictive.
100 : 가변 저항 메모리 소자
102 : 기판
110 : 제1 도전 라인
125 : 하부 전극
135 : 선택 패턴
145 : 중간 전극
155 : 가변 저항 패턴
164 : 상부 전극
170 : 산화 방지층
175 : 캡핑층
184 : 제2 도전 라인
435 : 제1 자성 패턴
445 : 터널 배리어 패턴
455 : 제2 자성 패턴
MC : 메모리 셀
MTJ : 자기 터널 접합 패턴
ILD : 층간 절연층
RD : 재증착막100: variable resistance memory element 102: substrate
110: first conductive line 125: lower electrode
135: selection pattern 145: intermediate electrode
155: variable resistance pattern 164: upper electrode
170: antioxidant layer 175: capping layer
184: second conductive line 435: first magnetic pattern
445: Tunnel barrier pattern 455: Second magnetic pattern MC: Memory cell MTJ: Magnetic tunnel junction pattern
ILD: interlayer insulating layer RD: redeposition film
Claims (10)
상기 하부 전극들 상에 각각 배치되는 가변 저항체들;
상기 가변 저항체들 상에 배치되는 상부 전극들;
상기 가변 저항체들 사이를 채우는 층간 절연층; 및
상기 가변 저항체들과 상기 층간 절연층 사이에 배치되며, 상기 가변 저항체들의 측면을 덮는 산화 방지층 및 상기 산화 방지층 상에 배치되는 캡핑층을 포함하며,
상기 산화 방지층 및 캡핑층은 상기 층간 절연층의 하면을 덮으며
상기 산화 방지층은 Si 및 C를 포함하는 가변 저항 메모리 소자.Lower electrodes disposed on the substrate;
Variable resistors respectively disposed on the lower electrodes;
Upper electrodes disposed on the variable resistors;
An interlayer insulating layer filling between the variable resistors; And
It is disposed between the variable resistors and the interlayer insulating layer, and includes an anti-oxidation layer covering side surfaces of the variable resistors and a capping layer disposed on the anti-oxidation layer,
The antioxidant layer and the capping layer cover the lower surface of the interlayer insulating layer
The anti-oxidation layer is a variable resistance memory device comprising Si and C.
상기 각 하부 전극들의 하부에 배치되는 제1 도전 라인들 및 상기 제1 도전 라인들 사이에 배치되는 절연 패턴을 더 포함하며,
상기 산화 방지층은 상기 절연 패턴의 상면을 덮는 가변 저항 메모리 소자.According to claim 1,
Further comprising first conductive lines disposed under each of the lower electrodes and an insulating pattern disposed between the first conductive lines,
The anti-oxidation layer is a variable resistance memory device covering the top surface of the insulating pattern.
상기 각 하부 전극들과 가변 저항체들 사이에 순차적으로 적층되는 선택 패턴 및 중간 전극을 더 포함하며,
상기 각 가변 저항체들은 칼코게나이드 물질을 포함하는 가변 저항 패턴을 포함하는 가변 저항 메모리 소자.According to claim 1,
Further comprising a selection pattern and an intermediate electrode sequentially stacked between each of the lower electrodes and the variable resistor,
Each of the variable resistors includes a variable resistance pattern including a chalcogenide material.
상기 가변 저항 패턴을 둘러 싸는 외측 스페이서를 더 포함하며,
상기 산화 방지층은 상기 외측 스페이서를 감싸는 가변 저항 메모리 소자. According to claim 3,
Further comprising an outer spacer surrounding the variable resistance pattern,
The anti-oxidation layer is a variable resistance memory device surrounding the outer spacer.
상기 가변 저항체는 순차적으로 적층되는 제1 자성 패턴, 터널 배리어 패턴 및 제2 자성 패턴을 포함하는 가변 저항 메모리 소자.According to claim 1,
The variable resistor is a variable resistance memory device including a first magnetic pattern, a tunnel barrier pattern and a second magnetic pattern sequentially stacked.
상기 하부 전극들의 하부에 배치되는 제1 도전 라인들 및 상기 제1 도전 라인들 사이에 배치되는 절연 패턴, 및
상기 가변 저항체의 측면에 재증착막을 더 포함하며, 상기 재증착막은 상기 절연 패턴과 동일한 물질을 포함하는 가변 저항 메모리 소자.According to claim 1,
First conductive lines disposed under the lower electrodes and an insulating pattern disposed between the first conductive lines, and
A variable resistance memory device further comprising a redeposition film on the side of the variable resistor, the redeposition film comprising the same material as the insulating pattern.
상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 워드 라인들을 가로 지르는 비트 라인들;
상기 워드 라인들과 비트 라인들 사이의 교차점에 각각 배치되며 순차적으로 적층되는 하부 전극, 가변 저항체 및 상부 전극을 각각 포함하는 메모리 셀들;
상기 메모리 셀들 사이를 채우는 층간 절연층; 및
상기 메모리 셀들의 측면을 덮는 산화 방지층 및 상기 산화 방지층 상에 배치되는 캡핑층을 포함하며,
상기 산화 방지층 및 캡핑층은 상기 층간 절연층의 하면을 덮으며
상기 산화 방지층은 Si 및 C를 포함하는 가변 저항 메모리 소자.Word lines disposed on the substrate and extending in a first direction;
Bit lines extending in a second direction intersecting the first direction and crossing the word lines;
Memory cells each including a lower electrode, a variable resistor, and an upper electrode, which are disposed at an intersection between the word lines and the bit lines, and are sequentially stacked;
An interlayer insulating layer filling between the memory cells; And
And an anti-oxidation layer covering side surfaces of the memory cells and a capping layer disposed on the anti-oxidation layer,
The antioxidant layer and the capping layer cover the lower surface of the interlayer insulating layer
The anti-oxidation layer is a variable resistance memory device comprising Si and C.
상기 산화 방지층은 상기 비트 라인의 측면의 적어도 일부를 덮는 가변 저항 메모리 소자. The method of claim 7,
The anti-oxidation layer is a variable resistance memory device covering at least a portion of the side surface of the bit line.
상기 제1 도전 라인들 및 상기 절연 패턴 상에 순차적으로 적층되는 하부 전극층, 가변 저항층 및 상부 전극층을 포함하는 적층 구조체를 형성하는 단계;
하부 전극, 가변 저항체 및 상부 전극을 포함하는 복수의 메모리 셀이 형성되도록 상기 적층 구조체를 식각하는 단계;
상기 하부 전극, 가변 저항체 및 상부 전극을 덮는 산화 방지층을 형성하는 단계;
상기 산화 방지층을 덮는 캡핑층을 형성하는 단계; 및
상기 복수의 메모리 셀 사이를 채우는 층간 절연층을 형성하는 단계를 포함하며
상기 산화 방지층은 Si 및 C를 포함하는 가변 저항 메모리 소자 제조 방법.Forming first conductive lines extending in a first direction on the substrate and spaced apart from each other and having an insulating pattern therebetween;
Forming a stacked structure including a lower electrode layer, a variable resistance layer, and an upper electrode layer sequentially stacked on the first conductive lines and the insulating pattern;
Etching the stacked structure to form a plurality of memory cells including a lower electrode, a variable resistor, and an upper electrode;
Forming an antioxidant layer covering the lower electrode, the variable resistor, and the upper electrode;
Forming a capping layer covering the antioxidant layer; And
And forming an interlayer insulating layer filling the plurality of memory cells.
The antioxidant layer is a variable resistance memory device manufacturing method comprising Si and C.
상기 적층 구조체를 식각하는 단계 및 상기 산화 방지층을 형성하는 단계는 인-시츄(in-situ)로 진행되는 가변 저항 메모리 소자 제조 방법.The method of claim 9,
The step of etching the stacked structure and forming the anti-oxidation layer may be performed in-situ.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/589,456 US11296277B2 (en) | 2018-10-16 | 2019-10-01 | Variable resistance memory device having an anti-oxidation layer and a method of manufacturing the same |
| US17/655,589 US11723285B2 (en) | 2018-10-16 | 2022-03-21 | Variable resistance memory device having an anti-oxidation layer and a method of manufacturing the same |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201862746220P | 2018-10-16 | 2018-10-16 | |
| US62/746,220 | 2018-10-16 | ||
| KR20190037630 | 2019-04-01 | ||
| KR1020190037630 | 2019-04-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20200042837A true KR20200042837A (en) | 2020-04-24 |
Family
ID=70465986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190060777A KR20200042837A (en) | 2018-10-16 | 2019-05-23 | Variable resistance memory devices having antioxidation layer and methods of manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20200042837A (en) |
-
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