KR20200037089A - High voltage cascode hemt device - Google Patents

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KR20200037089A
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밍-쳉 린
하우-윤 우
첸-바우 우
춘 린 차이
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48491—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being an additional member attached to the bonding area through an adhesive or solder, e.g. buffer pad
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    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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    • H01L29/1066—Gate region of field-effect devices with PN junction gate
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

In some embodiments, the present disclosure relates to a semiconductor device. The semiconductor device comprises a first high electron mobility transistor (HEMT) device disposed in a semiconductor structure and comprising a first source, a first drain, and a first gate. A second HEMT device is disposed in the semiconductor structure, and comprises a second source coupled to the first drain, a second drain, and a second gate. A diode-connected transistor device is disposed in the semiconductor structure, and comprises a third source, a third gate, and a third drain coupled to the second gate.

Description

고전압 캐스코드 ＨＥＭＴ 디바이스{HIGH VOLTAGE CASCODE HEMT DEVICE}High voltage cascode FM device {HIGH VOLTAGE CASCODE HEMT DEVICE}

본 출원은 2018년 9월 28일 출원된 미국 가출원 번호 제62/738,178호의 우선권을 주장하며, 이 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.This application claims the priority of U.S. Provisional Application No. 62 / 738,178, filed on September 28, 2018, the entire contents of which are incorporated herein by reference.

현대의 집적 칩은 반도체 기판(예컨대, 실리콘) 상에 형성된 수백만 또는 수십억개의 반도체 디바이스를 포함한다. 집적 칩(IC; Integrated chip)은 IC의 애플리케이션에 따라 수많은 상이한 타입의 트랜지스터 디바이스를 사용할 수 있다. 최근에, 셀룰러 및 RF(radio frequency) 디바이스에 대하여 점점 더 증가하는 시장으로 인해 고전압 트랜지스터 디바이스의 사용이 상당히 증가하였다. 예를 들어, 고전압 트랜지스터 디바이스는 높은 브레이크다운 전압(예컨대, 약 50V보다 더 큼) 및 높은 주파수를 취급할 수 있는 능력으로 인해 RF 송신/수신 체인에서의 전력 증폭기에 종종 사용되고 있다. Modern integrated chips include millions or billions of semiconductor devices formed on a semiconductor substrate (eg, silicon). An integrated chip (IC) can use a number of different types of transistor devices depending on the application of the IC. Recently, the use of high voltage transistor devices has increased significantly due to the increasing market for cellular and radio frequency (RF) devices. For example, high voltage transistor devices are often used in power amplifiers in the RF transmit / receive chain due to their high breakdown voltage (eg greater than about 50V) and their ability to handle high frequencies.

일부 실시예에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 반도체 구조물 내에 배치되며, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT(high electron mobility transistor) 디바이스를 포함한다. 제2 HEMT 디바이스가 상기 반도체 구조물 내에 배치되며, 상기 제1 드레인에 커플링된 제2 소스, 제2 드레인, 및 제2 게이트를 포함한다. 다이오드-접속된 트랜지스터 디바이스가 상기 반도체 구조물 내에 배치되며, 제3 소스, 제3 게이트, 및 상기 제2 게이트에 커플링된 제3 드레인을 포함한다. In some embodiments, the present disclosure relates to semiconductor devices. The semiconductor device includes a first high electron mobility transistor (HEMT) device disposed in the semiconductor structure and including a first source, a first drain, and a first gate. A second HEMT device is disposed in the semiconductor structure and includes a second source, a second drain, and a second gate coupled to the first drain. A diode-connected transistor device is disposed in the semiconductor structure and includes a third source, a third gate, and a third drain coupled to the second gate.

본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 복수의 HEMT(high electron mobility transistor) 디바이스를 갖는 캐스코드(cascode) 구조를 포함하는 고전압 디바이스의 일부 실시예를 도시한 개략도를 예시한다.
도 2는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스의 단면도를 예시한다.
도 3a 내지 도 5b는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스의 일부 추가의 실시예를 예시한다.
도 6a 내지 도 8은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 패키징된 고전압 디바이스의 일부 실시예의 단면도를 예시한다.
도 9 내지 도 15는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법의 일부 실시예의 단면도를 예시한다.
도 16 내지 도 25는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법의 일부 대안의 실시예의 단면도를 예시한다.
도 26은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법의 일부 실시예의 흐름도를 예시한다.Aspects of the present disclosure are best understood from the following detailed description when viewed in conjunction with the accompanying drawings. It should be noted that various features are not drawn to scale in accordance with standard practice in the industry. In fact, the dimensions of the various features may have been arbitrarily increased or decreased to clarify the description.
1 illustrates a schematic diagram showing some embodiments of a high voltage device comprising a cascode structure with a plurality of high electron mobility transistor (HEMT) devices.
2 illustrates a cross-sectional view of a high voltage device comprising a cascode structure with a plurality of HEMT devices.
3A-5B illustrate some additional embodiments of a high voltage device that includes a cascode structure with a plurality of HEMT devices.
6A-8 illustrate cross-sectional views of some embodiments of a packaged high voltage device that includes a cascode structure with a plurality of HEMT devices.
9-15 illustrate cross-sectional views of some embodiments of a method of forming a high voltage device including a cascode structure having a plurality of HEMT devices.
16-25 illustrate cross-sectional views of some alternative embodiments of a method of forming a high voltage device comprising a cascode structure with a plurality of HEMT devices.
26 illustrates a flow diagram of some embodiments of a method of forming a high voltage device that includes a cascode structure with a plurality of HEMT devices.

다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다. The following disclosure provides many different embodiments or examples for implementing different features of the subject matter provided. Specific examples of components and configurations are described below to simplify the present disclosure. These are, of course, examples only and are not intended to be limiting. For example, forming the first feature on or over the second feature in the following description that follows may include embodiments in which the first and second features are formed by direct contact, and the first and second features Also included are embodiments in which additional features may be formed between the first feature and the second feature so that the features do not directly contact. In addition, the present disclosure may repeat reference numbers and / or letters in various examples. This repetition is for the purpose of simplicity and clarity and does not in itself dictate the relationship between the various embodiments and / or configurations described.

또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.In addition, spatially relative terms such as “below”, “below”, “bottom”, “above”, “top”, etc., are one component (s) or another component (s) of a feature, as illustrated in the figure; It can be used herein for ease of explanation to describe the relationship to feature (s). The spatially relative term is intended to encompass different orientations of the device being used or in operation in addition to the orientation depicted in the figures. The device can be oriented differently (rotated 90 degrees or in a different orientation), and the spatially relative descriptors used herein can likewise be interpreted accordingly.

실리콘에 기초한 반도체 트랜지스터는 지난 40년간 반도체 산업에서의 표준이었다. 실리콘은 양호한 전기적 특성을 제공하는 저비용 반도체 재료이다. 그러나, 반도체 컴포넌트의 크기가 계속해서 스케일링(즉, 축소)됨에 따라, 실리콘 기판 상에 트랜지스터를 제조하는 것이 점점 더 어려워졌다. 실리콘 디바이스의 스케일링이 계속 더 어려워짐에 따라, 대안의 재료에 기초한 반도체 디바이스가 점점 더 많은 관심을 받고 있다. 갈륨 질화물(GaN) 디바이스는 실리콘 디바이스에 대한 하나의 인기있는 대안이다. GaN 디바이스는 높은 전압 및/또는 높은 전력 애플리케이션에 유리한 높은 캐리어 모빌리티 및 큰 밴드갭을 갖는다. 더 높은 캐리어 모빌리티로 인해, GaN 디바이스가 실리콘 디바이스보다, 주어진 온-저항 및/또는 브레이크다운 전압에 대하여 더 작은 물리적 크기를 가질 수 있게 한다. Silicon-based semiconductor transistors have been the standard in the semiconductor industry for the past 40 years. Silicon is a low cost semiconductor material that provides good electrical properties. However, as the size of semiconductor components continues to scale (ie shrink), it becomes increasingly difficult to fabricate transistors on silicon substrates. As the scaling of silicon devices continues to be more difficult, semiconductor devices based on alternative materials are becoming increasingly popular. Gallium nitride (GaN) devices are one popular alternative to silicon devices. GaN devices have high carrier mobility and large bandgaps that are advantageous for high voltage and / or high power applications. Due to the higher carrier mobility, it is possible for GaN devices to have a smaller physical size for a given on-resistance and / or breakdown voltage than silicon devices.

GaN 디바이스의 하나의 일반적인 타입은 HEMT(high electron mobility transistor) 디바이스이다. HEMT 디바이스는 통상적으로 GaN의 층 및 위의 전자 생성 재료(예컨대, AlGaN)를 갖는 적층 구조를 포함한다. GaN의 층과 위의 전자 생성 재료 사이의 헤테로접합이 HEMT의 채널로서 작용한다(MOSFET에 사용되는 도핑 영역 대신에). 디바이스 비용을 감소시키기 위해, GaN의 층은 실리콘 기판 상에 형성될 수 있다. 실리콘 기판 상에 형성된 GaN HEMT 디바이스는 종종, 디바이스들 사이의 측방향 누설 뿐만 아니라, 디바이스와 실리콘 기판 사이의 수직 누설의 문제를 겪는다. (예컨대, 대략 500 V보다 더 큰) 고전압에서는 수직 누설이 우세하며, 그리하여 GaN 디바이스의 최대 브레이크다운 전압은 GaN의 층의 두께에 비례한다. One common type of GaN device is a high electron mobility transistor (HEMT) device. HEMT devices typically include a layer of GaN and a layered structure with an electron generating material (eg, AlGaN) on top. The heterojunction between the layer of GaN and the electron generating material above acts as a channel for HEMT (instead of the doped region used in the MOSFET). To reduce device cost, a layer of GaN can be formed on a silicon substrate. GaN HEMT devices formed on silicon substrates often suffer from lateral leakage between devices, as well as vertical leakage between the device and the silicon substrate. At high voltages (eg, greater than approximately 500 V), vertical leakage prevails, so the maximum breakdown voltage of a GaN device is proportional to the thickness of the GaN layer.

예를 들어, 650V의 최대 브레이크다운 전압 및 수직 누설의 수락가능한 레벨을 갖는 디바이스를 형성하기 위해, GaN 층의 두께는 대략 5 μm(마이크론)보다 더 커야 한다. 1000V의 최대 브레이크다운 전압 및 수직 누설의 수락가능한 레벨을 갖는 디바이스를 형성하기 위해, GaN 층은 대략 10 μm와 동일한 두께를 가져야 할 수 있다. 그러나, 격자 부정합 및 퇴적 난제로 인해, 실리콘 기판 위에 GaN의 두꺼운 층(예컨대, 5 μm 이상)을 성장시키는 것은 어렵다. 실리콘 기판 위에 GaN의 두꺼운 층을 성장시키는 것이 어렵기 때문에, (예컨대, 대략 1000 V보다 더 큰) 높은 브레이크다운 전압을 갖는 GaN HEMT 디바이스를 형성하는 것은 어려운 일이다. For example, to form a device with a maximum breakdown voltage of 650V and an acceptable level of vertical leakage, the thickness of the GaN layer should be greater than approximately 5 μm (microns). To form a device with a maximum breakdown voltage of 1000V and an acceptable level of vertical leakage, the GaN layer may have to have a thickness equal to approximately 10 μm. However, due to lattice mismatch and deposition difficulties, it is difficult to grow a thick layer of GaN (eg, 5 μm or more) on a silicon substrate. Because it is difficult to grow a thick layer of GaN over a silicon substrate, it is difficult to form a GaN HEMT device with a high breakdown voltage (eg, greater than approximately 1000 V).

본 개시는, 일부 실시예에서, 제2 HEMT 디바이스와 직렬로 접속된 제1 HEMT 디바이스를 포함하는 고전압 디바이스에 관한 것이다. 제2 HEMT 디바이스의 게이트는 다이오드-접속된 트랜지스터에 의해 제1 HEMT 디바이스에 접속된다. 제1 HEMT 디바이스를 제2 HEMT 디바이스와 직렬로 커플링함으로써, 2개의 디바이스는, 비교적 큰 브레이크다운 전압(즉, 제1 HEMT 또는 제2 HEMT 디바이스 중의 어느 하나의 브레이크다운 전압보다 더 큰 브레이크다운 전압)을 갖는 단일 고전압 트랜지스터 디바이스와 동등한 것처럼 집합적으로 동작할 수 있다. 따라서, 비교적 얇은 GaN 층(예컨대, 5 μm 또는 10 μm 이하)을 갖는 2개의 HEMT 디바이스는 더 두꺼운 GaN 층(예컨대, 5μm보다 더 큼)을 갖는 고전압 디바이스와 유사한 브레이크다운 전압을 달성할 수 있다. This disclosure relates, in some embodiments, to a high voltage device that includes a first HEMT device connected in series with a second HEMT device. The gate of the second HEMT device is connected to the first HEMT device by a diode-connected transistor. By coupling the first HEMT device in series with the second HEMT device, the two devices have a relatively large breakdown voltage (ie, a breakdown voltage greater than the breakdown voltage of either the first HEMT or the second HEMT device). ) Can operate collectively as if equivalent to a single high voltage transistor device. Thus, two HEMT devices with relatively thin GaN layers (eg, 5 μm or 10 μm or less) can achieve breakdown voltages similar to high voltage devices with thicker GaN layers (eg, greater than 5 μm).

도 1은 직렬로 접속된 복수의 HEMT(high electron mobility transistor) 디바이스를 갖는 고전압 디바이스(100)의 일부 실시예의 개략도를 예시한다. 1 illustrates a schematic diagram of some embodiments of a high voltage device 100 having a plurality of high electron mobility transistor (HEMT) devices connected in series.

고전압 디바이스(100)는 공통 소스 스테이지(102) 및 공통 게이트 스테이지(106)를 포함하는 캐스코드 구조를 포함한다. 공통 소스 스테이지(102)는 제1 소스(S1), 제1 드레인(D1) 및 제1 게이트(G1)를 갖는 제1 HEMT 디바이스(104)를 포함한다. 공통 게이트 스테이지(106)는 제1 드레인(D1)에 커플링된 제2 소스(S2), 제2 드레인(D2), 및 제2 게이트(G2)를 포함하는 제2 HEMT 디바이스(108)를 포함한다. 다이오드-접속된 트랜지스터(110)가 제1 HEMT 디바이스(104)와 제2 HEMT 디바이스(108) 사이에 커플링되고, 제1 HEMT 디바이스(104)를 손상시킬 수 있는 고전압으로부터 제1 HEMT 디바이스(104)를 보호하도록 구성된다(예컨대, 제2 HEMT 디바이스(108) 내에서). 다이오드-접속된 트랜지스터(110)는 제3 게이트(G3), 제1 HEMT 디바이스(104)의 제1 게이트(G1)나 제1 소스(S1)에 커플링된 제3 소스(S3), 및 제2 HEMT 디바이스(108)의 제2 게이트(G2)에 커플링된 제3 드레인(D3)을 포함한다. The high voltage device 100 includes a cascode structure including a common source stage 102 and a common gate stage 106. The common source stage 102 includes a first HEMT device 104 having a first source S 1 , a first drain D 1 and a first gate G 1 . The common gate stage 106 is a second HEMT device including a second source S 2 , a second drain D 2 , and a second gate G 2 coupled to the first drain D 1 ( 108). A diode-connected transistor 110 is coupled between the first HEMT device 104 and the second HEMT device 108 and the first HEMT device 104 from high voltage that can damage the first HEMT device 104 ). (For example, within the second HEMT device 108). Diode-transistor 110 is connected to the third gate (G 3), the first gate of the first HEMT device (104) (G 1) and a first source coupled to a third source to a (S 1) (S 3 ), And a third drain D 3 coupled to the second gate G 2 of the second HEMT device 108.

제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110)는 패키지 컴포넌트(101) 내에 배치된다. 일부 실시예에서, 제1 HEMT 디바이스(104)는 증가(enhancement) 모드 디바이스일 수 있다(즉, 정상적으로 오프 디바이스). 다양한 실시예에서, 제2 HEMT 디바이스(108)는 증가 모드 디바이스(즉, 정상적으로 오프 디바이스) 또는 공핍(depletion) 모드 디바이스(즉, 정상적으로 온 디바이스)일 수 있다. 일부 실시예에서, 다이오드-접속된 트랜지스터(101)는 증가 모드 HEMT 디바이스일 수 있다. The first HEMT device 104, the second HEMT device 108, and the diode-connected transistor 110 are disposed within the package component 101. In some embodiments, the first HEMT device 104 may be an enhancement mode device (ie, normally off device). In various embodiments, the second HEMT device 108 may be an incremental mode device (ie, normally off device) or a depletion mode device (ie, normally on device). In some embodiments, the diode-connected transistor 101 can be an incremental mode HEMT device.

제1 HEMT 디바이스(104)를 제2 HEMT 디바이스(108)와 직렬로 커플링함으로써, 고전압 디바이스(100)는 단일 고전압 트랜지스터 디바이스와 동등한 방식으로 동작할 수 있다. 예를 들어, 제1 HEMT 디바이스(104) 및 제2 HEMT 디바이스(108)는 고전압 디바이스(100)의 공통 소스 단자(SC), 공통 드레인 단자(DC), 및 공통 게이트 단자(GC)를 집합적으로 정의하도록 구성된다. 고전압 디바이스(100)는, 제1 HEMT 디바이스(104)나 제2 HEMT 디바이스(108)의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는다. 예를 들어, 일부 실시예에서, 제1 HEMT 디바이스(104) 및 제2 HEMT 디바이스(108)는 각각 대략 650V의 브레이크다운 전압을 가질 수 있는 반면, 고전압 디바이스(100)는 대략 1200V의 브레이크다운 전압을 가질 수 있다. 단일 고전압 디바이스로서 동작하도록 제1 HEMT 디바이스(104) 및 제2 HEMT 디바이스(108)를 사용함으로써, 고전압 디바이스(100)는 비용 효과적인 HEMT 디바이스를 사용하면서(예컨대, 10 μm보다 작은 두께를 갖는 GaN 층을 갖는 HEMT 디바이스를 사용하면서) 높은 브레이크다운 전압을 달성할 수 있다. By coupling the first HEMT device 104 in series with the second HEMT device 108, the high voltage device 100 can operate in a manner equivalent to a single high voltage transistor device. For example, the first HEMT device 104 and the second HEMT device 108 have a common source terminal (S C ), a common drain terminal (D C ), and a common gate terminal (G C ) of the high voltage device 100. It is configured to collectively define. The high voltage device 100 has a breakdown voltage greater than the breakdown voltage of the first HEMT device 104 or the second HEMT device 108. For example, in some embodiments, first HEMT device 104 and second HEMT device 108 may each have a breakdown voltage of approximately 650V, while high voltage device 100 may have a breakdown voltage of approximately 1200V. Can have By using the first HEMT device 104 and the second HEMT device 108 to operate as a single high voltage device, the high voltage device 100 uses a cost effective HEMT device (eg, a GaN layer having a thickness less than 10 μm) High breakdown voltage).

또한, 고전압 디바이스(100)는 최신 스위칭 디바이스(예컨대, 단일 HEMT 디바이스, 실리콘 카바이드 MOSFET 등)보다 우수한 커패시턴스를 제공함으로써, 양호한 스위칭 성능을 갖는 개시된 고전압 디바이스(100)를 제공한다. 예를 들어, 제1 HEMT 디바이스(104)와 제2 HEMT 디바이스(108)를 직렬로 커플링함으로써, 제1 HEMT 디바이스(104)나 제2 HEMT 디바이스(108)의 커패시턴스보다 더 작은 총 커패시턴스를 갖는 고전압 디바이스(100)가 될 것이다(예컨대, 그에 의해 최신 스위칭 디바이스보다 한자리 또는 두자릿수 더 작은 크기인 커패시턴스를 갖는 개시된 고전압 디바이스(100)를 제공함). 이는 디바이스의 스위칭 특성을 기술하는 성능 지수(figures of merit)의 개선으로 이어진다. 예를 들어, Qoss*Ron(Qoss: MOSFET 출력 커패시턴스 전하 및 Ron: 온 저항), 디바이스의 고속 스위칭의 동작을 기술하는(예컨대, 공진 소스-드레인 전이 시간을 기술함) 성능 지수가 종래의 실리콘 카바이드 MOSFET 디바이스 경우의 두 배보다 더 클 수 있다. In addition, the high voltage device 100 provides an improved high voltage device 100 with good switching performance by providing better capacitance than modern switching devices (e.g., single HEMT devices, silicon carbide MOSFETs, etc.). For example, by coupling the first HEMT device 104 and the second HEMT device 108 in series, having a total capacitance smaller than the capacitance of the first HEMT device 104 or the second HEMT device 108 It will be a high voltage device 100 (eg, by providing a disclosed high voltage device 100 having a capacitance that is one or two orders of magnitude smaller than a modern switching device). This leads to an improvement in the figure of merit describing the switching characteristics of the device. For example, Qoss * Ron (Qoss: MOSFET output capacitance charge and Ron: on resistance), a performance index describing the operation of the device's high-speed switching (eg, describing the resonant source-drain transition time), is conventional silicon carbide It can be greater than twice the case of a MOSFET device.

도 2는 복수의 HEMT 디바이스를 갖는 캐스코드를 포함하는 고전압 디바이스(200)의 단면도를 예시한다. 여기에 제공된 단면도(예컨대, 도 2, 도 3b, 도 4b 등)는 개략도이며 디바이스 내의 일부 컴포넌트의 크기 및/또는 형상을 대표하는 것이 아닐 수 있다는 것을 알 것이다. 2 illustrates a cross-sectional view of a high voltage device 200 comprising a cascode with a plurality of HEMT devices. It will be appreciated that the cross-sections provided herein (eg, FIGS. 2, 3B, 4B, etc.) are schematic and may not be representative of the size and / or shape of some components within the device.

고전압 디바이스(200)는 반도체 구조물(212) 내에 배치된 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110)를 포함한다. 반도체 구조물(212)은 기판(202), 기판(202) 위의 채널 구조물(204), 및 채널 구조물(204) 위의 활성 구조물(206)을 포함한다. 기판(202)은 제1 반도체 재료를 포함하고, 채널 구조물(204)은 제2 반도체 재료를 포함하고, 활성 구조물(206)은 제3 반도체 재료를 포함한다. 제2 반도체 재료 및 제3 반도체 재료는 채널 구조물(204)과 활성 구조물(206) 사이에 헤테로접합을 형성하는 밴드갭을 갖는다. 헤테로접합은 채널 구조물(204)과 활성 구조물(206) 사이의 계면을 따라 2차원 전자 가스(2DEG; two-dimensional electron gas)(205)를 형성하는 양자 우물에 전자를 구속한다. The high voltage device 200 includes a first HEMT device 104, a second HEMT device 108, and a diode-connected transistor 110 disposed within the semiconductor structure 212. The semiconductor structure 212 includes a substrate 202, a channel structure 204 over the substrate 202, and an active structure 206 over the channel structure 204. The substrate 202 includes a first semiconductor material, the channel structure 204 includes a second semiconductor material, and the active structure 206 includes a third semiconductor material. The second semiconductor material and the third semiconductor material have a band gap forming a heterojunction between the channel structure 204 and the active structure 206. Heterojunctions confine electrons to quantum wells forming a two-dimensional electron gas (2DEG) 205 along the interface between the channel structure 204 and the active structure 206.

일부 실시예에서, 제1 반도체 재료는 실리콘일 수 있고, 제2 반도체 재료는 갈륨 질화물일 수 있고, 제3 반도체 재료는 알루미늄 갈륨 질화물일 수 있다. 다른 실시예에서, 제2 반도체 재료 및 제3 반도체 재료는 상이한 III-V 반도체(예컨대, GaAs, GaSb, 등)를 포함할 수 있다. 일부 실시예(도시되지 않음)에서, 제1 반도체 재료와 제2 반도체 재료 사이에 버퍼 층이 배열될 수 있다. 버퍼 층은 제1 반도체 재료와 제2 반도체 재료 간의 격자 부정합을 감소시키도록 구성된다. 일부 실시예에서, 버퍼 층은 예를 들어 알루미늄 질화물을 포함할 수 있다. In some embodiments, the first semiconductor material can be silicon, the second semiconductor material can be gallium nitride, and the third semiconductor material can be aluminum gallium nitride. In other embodiments, the second semiconductor material and the third semiconductor material may include different III-V semiconductors (eg, GaAs, GaSb, etc.). In some embodiments (not shown), a buffer layer may be arranged between the first semiconductor material and the second semiconductor material. The buffer layer is configured to reduce lattice mismatch between the first semiconductor material and the second semiconductor material. In some embodiments, the buffer layer can include, for example, aluminum nitride.

복수의 제1 아이솔레이션 영역(208)이, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110) 중의 둘 이상 사이의 반도체 구조물(212) 내에 배열될 수 있다. 복수의 제1 아이솔레이션 영역(208)은, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및/또는 다이오드-접속된 트랜지스터(110) 사이에 전기적 격리를 제공하도록 구성된다. 일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)이 채널 구조물(204) 및 활성 구조물(206) 내에 배치된다. 일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)은 도핑된 영역(예컨대, 불소 도펀트, 산소 도펀트 등을 가짐)을 포함할 수 있다. 다른 실시예에서, 복수의 제1 아이솔레이션 영역(208)은 유전체 재료(예컨대, 쉘로우 트렌치 아이솔레이션 구조물)를 포함할 수 있다. A plurality of first isolation regions 208 can be arranged in a semiconductor structure 212 between two or more of the first HEMT device 104, the second HEMT device 108, and the diode-connected transistor 110. have. The plurality of first isolation regions 208 are configured to provide electrical isolation between the first HEMT device 104, the second HEMT device 108, and / or the diode-connected transistor 110. In some embodiments, a plurality of first isolation regions 208 are disposed within the channel structure 204 and the active structure 206. In some embodiments, the plurality of first isolation regions 208 may include doped regions (eg, having a fluorine dopant, oxygen dopant, etc.). In other embodiments, the plurality of first isolation regions 208 may include a dielectric material (eg, shallow trench isolation structures).

제2 아이솔레이션 영역(210)이 또한 제1 HEMT 디바이스(104)와 제2 HEMT 디바이스(108) 사이에 배치된다. 제2 아이솔레이션 영역(210)은 제1 HEMT 디바이스(104)와 제2 HEMT 디바이스(108) 사이에 전기적 격리를 제공하도록 구성된다. 일부 실시예에서, 제2 아이솔레이션 영역(210)은 도핑된 아이솔레이션 영역을 포함할 수 있다. 다른 실시예에서, 제2 아이솔레이션 영역(210)은 반도체 재료가 없는 영역일 수 있다. 예를 들어, 일부 이러한 실시예에서, 반도체 구조물(212)은 비제로 간격 만큼 측방향으로 이격되어 있는 가장 바깥쪽 측벽을 갖는 제1 영역(예컨대, 제1 다이) 및 제2 영역(예컨대, 제2 다이)을 포함할 수 있다. 일부 실시예에서, 제1 HEMT 디바이스(104) 및 다이오드-접속된 트랜지스터(110)는 제1 영역 내에 배치될 수 있고, 제2 HEMT 디바이스(108)는 제2 영역 내에 배치될 수 있다. The second isolation region 210 is also disposed between the first HEMT device 104 and the second HEMT device 108. The second isolation region 210 is configured to provide electrical isolation between the first HEMT device 104 and the second HEMT device 108. In some embodiments, the second isolation region 210 may include a doped isolation region. In another embodiment, the second isolation region 210 may be a region without semiconductor material. For example, in some such embodiments, the semiconductor structure 212 has a first region (eg, a first die) and a second region (eg, a first region) having the outermost sidewalls laterally spaced by a non-zero gap. 2 die). In some embodiments, the first HEMT device 104 and the diode-connected transistor 110 can be disposed within the first region, and the second HEMT device 108 can be disposed within the second region.

제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110)는 각각 소스 콘택(216s)과 드레인 콘택(216d) 사이의 활성 구조물(206) 위에 배치된 게이트 구조물(214)을 포함한다. 게이트 구조물(214), 소스 콘택(216s), 및 드레인 콘택(216d)은, 제1 HEMT 디바이스(104)의 제1 게이트(G1), 제1 소스(S1), 및 제1 드레인(D1); 제2 HEMT 디바이스(108)의 제2 게이트(G2), 제2 소스(S2) 및 제2 드레인(D2); 및 다이오드-접속된 트랜지스터(110)의 제3 게이트(G3), 제3 소스(S3), 및 제3 드레인(D3)을 정의한다. 일부 실시예에서, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및/또는 다이오드-접속된 트랜지스터(110)에 대하여 게이트에서 드레인까지의 간격은 대략 15 마이크론(μm)과 대략 20 μm 사이 범위 내에 있을 수 있다. 예를 들어, 게이트(예컨대, 제1 게이트(G1))에서 드레인(예컨대, 제1 드레인(D1))까지의 간격은 대략 18 μm일 수 있다. The first HEMT device 104, the second HEMT device 108, and the diode-connected transistor 110 each have a gate structure disposed over the active structure 206 between the source contact 216s and the drain contact 216d. 214. The gate structure 214, the source contact 216s, and the drain contact 216d include a first gate G 1 , a first source S 1 , and a first drain D of the first HEMT device 104. 1 ); A second gate G 2 , a second source S 2 and a second drain D 2 of the second HEMT device 108; And a third gate G 3 , a third source S 3 , and a third drain D 3 of the diode-connected transistor 110. In some embodiments, the spacing from gate to drain for the first HEMT device 104, the second HEMT device 108, and / or the diode-connected transistor 110 is approximately 15 microns (μm) and approximately 20 It may be in the range between μm. For example, an interval from the gate (eg, the first gate G 1 ) to the drain (eg, the first drain D 1 ) may be approximately 18 μm.

게이트 구조물(214)은 하부 게이트 부분(214a) 및 하부 게이트 부분(214a) 위에 배치된 게이트 전극(214b)을 포함한다. 일부 실시예에서, 하부 게이트 부분(214a)은 유전체 재료(예컨대, 산화물, 질화물 등)를 포함할 수 있다. 다른 실시예에서, 하부 게이트 부분(214a)은 반도체 재료(예컨대, p 도핑된 갈륨 질화물)를 포함할 수 있다. 일부 실시예에서, 게이트 전극(214b)은 금속(예컨대, 알루미늄, 티타늄, 구리, 텅스텐, 탄탈럼 등) 또는 도핑된 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및/또는 다이오드-접속된 트랜지스터(110)의 하부 게이트 부분(214a)은 상이한 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서, 제1 HEMT 디바이스(104) 및 다이오드-접속된 트랜지스터(110)의 하부 게이트 부분(214a)은 유전체 재료를 포함할 수 있는 반면에, 제2 HEMT 디바이스(108)의 하부 게이트 부분(214a)은 p-도핑된 GaN을 포함할 수 있다. 다른 실시예에서, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110)의 하부 게이트 부분(214a)은 동일한 재료(예컨대, 유전체 재료)를 포함할 수 있다.The gate structure 214 includes a lower gate portion 214a and a gate electrode 214b disposed over the lower gate portion 214a. In some embodiments, lower gate portion 214a may include a dielectric material (eg, oxide, nitride, etc.). In other embodiments, the lower gate portion 214a may include a semiconductor material (eg, p-doped gallium nitride). In some embodiments, the gate electrode 214b may include metal (eg, aluminum, titanium, copper, tungsten, tantalum, etc.) or doped polysilicon. In some embodiments, the lower gate portion 214a of the first HEMT device 104, the second HEMT device 108, and / or the diode-connected transistor 110 may include different materials. For example, in some embodiments, the first HEMT device 104 and the lower gate portion 214a of the diode-connected transistor 110 may include a dielectric material, while the second HEMT device 108 The lower gate portion 214a may include p-doped GaN. In other embodiments, the first HEMT device 104, the second HEMT device 108, and the lower gate portion 214a of the diode-connected transistor 110 may include the same material (eg, dielectric material). have.

큰 브레이크다운 전압(예컨대, 대략 1200 V보다 더 큰 브레이크다운 전압)을 갖는 고전압 디바이스를 제공하기 위해, 제1 게이트(G1), 제2 게이트(G2) 및 제3 게이트(G3)의 유효 폭은 비교적 큰 크기를 가질 수 있다. 일부 실시예에서, 제1 게이트(G1), 제2 게이트(G2) 및 제3 게이트(G3)의 유효 폭은 집합적으로 대략 200 밀리미터(mm)와 대략 300 mm 사이 범위 내에 있을 수 있다. 일부 이러한 실시예에서, 제1 게이트(G1) 및/또는 제2 게이트(G2)는 각각 대략 100 mm와 대략 150 mm 사이 범위 내의 유효 폭을 가질 수 있는 반면에, 제3 게이트(G3)의 유효 폭은 대략 5 mm와 15 mm 사이 범위 내에 있을 수 있다. 예를 들어, 제1 게이트(G1) 및/또는 제2 게이트(G2)의 유효 폭은 대략 120 mm일 수 있는 반면에, 제3 게이트(G3)의 유효 폭은 대략 11.2 mm일 수 있다. 일부 실시예에서, 제1 게이트(G1), 제2 게이트(G2) 및 제3 게이트(G3)는 복수의 상이한 방향을 따라(예컨대, 제1 방향 및 제1 방향에 수직인 제2 방향을 따라) 연장하는 유효 폭을 가질 수 있다. 제1 게이트(G1), 제2 게이트(G2) 및 제3 게이트(G3)의 유효 폭이 복수의 상이한 방향을 따라 연장하게 함으로써, 게이트들은 유효 폭보다 더 작은 영역 내에(예컨대, 10 mm2 면적 내에) 들어가는 레이아웃으로 배치될 수 있다. In order to provide a high voltage device having a large breakdown voltage (eg, a breakdown voltage greater than approximately 1200 V), the first gate G 1 , the second gate G 2 and the third gate G 3 The effective width can have a relatively large size. In some embodiments, the effective widths of the first gate G 1 , the second gate G 2 and the third gate G 3 may collectively be in a range between about 200 millimeters (mm) and about 300 mm. have. In some such embodiments, the first gate G 1 and / or the second gate G 2 may each have an effective width in a range between approximately 100 mm and approximately 150 mm, while the third gate G 3 ) May be in the range between approximately 5 mm and 15 mm. For example, the effective width of the first gate G 1 and / or the second gate G 2 may be approximately 120 mm, while the effective width of the third gate G 3 may be approximately 11.2 mm. have. In some embodiments, the first gate G 1 , the second gate G 2 and the third gate G 3 are along a plurality of different directions (eg, a first direction and a second perpendicular to the first direction) It may have an effective width extending along the direction). By causing the effective widths of the first gate G 1 , the second gate G 2 and the third gate G 3 to extend along a plurality of different directions, the gates are within an area smaller than the effective width (eg, 10 mm 2 area).

유전체 구조물(218)이 활성 구조물(206) 위에 배치된다. 유전체 구조물(218)은 게이트 구조물(214), 소스 콘택(216s), 및 드레인 콘택(216d)을 둘러싼다. 게이트 구조물(214), 소스 콘택(216s), 및 드레인 콘택(216d)은 하나 이상의 전도성 층(도시되지 않음)에 의해 전기적으로 접속된다(예컨대, 도 1에 도시된 바와 같이). 일부 실시예에서, 하나 이상의 전도성 층은 유전체 구조물(218) 내에 배치된 상호접속 층을 포함할 수 있다. 일부 추가의 실시예에서, 하나 이상의 전도성 층은 재배선 층, 인터포저 기판 내의 전도성 층, 인쇄 회로 보드 상의 전도성 트레이스 등을 포함할 수 있다. Dielectric structure 218 is disposed over active structure 206. Dielectric structure 218 surrounds gate structure 214, source contact 216s, and drain contact 216d. Gate structure 214, source contact 216s, and drain contact 216d are electrically connected by one or more conductive layers (not shown) (eg, as shown in FIG. 1). In some embodiments, one or more conductive layers can include interconnect layers disposed within dielectric structure 218. In some further embodiments, the one or more conductive layers can include a redistribution layer, a conductive layer in an interposer substrate, a conductive trace on a printed circuit board, and the like.

도 3a 및 도 3b는 복수의 HEMT 디바이스를 갖는 캐스코드를 포함하는 고전압 디바이스의 일부 추가의 실시예를 예시한다.3A and 3B illustrate some additional embodiments of a high voltage device comprising a cascode with a plurality of HEMT devices.

도 3a의 개략도(300)에 도시된 바와 같이, 고전압 디바이스는 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304), 및 다이오드-접속된 HEMT 디바이스(306)를 포함한다. 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는 제1 다이(308a) 내에 배치되는 반면에, 제2 HEMT 디바이스(304)는 제2 다이(308b) 내에 배치된다. 제1 HEMT 디바이스(302)는 제1 소스(S1), 제1 드레인(D1) 및 제1 게이트(G1)를 포함한다. 제2 HEMT 디바이스(304)는 제1 드레인(D1)에 커플링된 제2 소스(S2), 제2 드레인(D2), 및 제2 게이트(G2)를 포함한다. 다이오드-접속된 HEMT 디바이스(306)는 제1 게이트(G1)에 커플링된 제3 소스(S3), 제2 게이트(G2)에 커플링된 제3 드레인(D3) 및 제3 소스(S3)에 커플링된 제3 게이트(G3)를 포함한다. 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)는, 제로 바이어스가 자신의 게이트에 인가될 때 오프 상태에 있는, 증가 모드 디바이스(즉, 정상적으로 오프 디바이스)이다. As shown in schematic diagram 300 of FIG. 3A, the high voltage device includes a first HEMT device 302, a second HEMT device 304, and a diode-connected HEMT device 306. The first HEMT device 302 and the diode-connected HEMT device 306 are disposed within the first die 308a, while the second HEMT device 304 is disposed within the second die 308b. The first HEMT device 302 includes a first source S 1 , a first drain D 1 and a first gate G 1 . The second HEMT device 304 includes a second source S 2 coupled to the first drain D 1 , a second drain D 2 , and a second gate G 2 . The diode-connected HEMT device 306 includes a third source S 3 coupled to the first gate G 1 , a third drain D 3 coupled to the second gate G 2 , and a third And a third gate G 3 coupled to the source S 3 . The first HEMT device 302, the second HEMT device 304, and the diode-connected HEMT device 306 are in an off mode when a zero bias is applied to their gate (ie, normally off. Device).

제1 HEMT 디바이스(302) 및 제2 HEMT 디바이스(304)는 공통 소스(SC), 공통 드레인(DC) 및 공통 게이트(GC)를 갖는 고전압 디바이스를 제공한다. 동작 동안, 공통 소스(SC)는 VSS(예컨대, 접지)로 유지될 수 있고, 공통 드레인(DC)는 VDD(예컨대, 1000V)로 유지될 수 있다. 공통 게이트 단자(GC)에 인가되는 바이어스 전압은 제1 HEMT 디바이스(302) 및 제2 HEMT 디바이스(304) 둘 다를 턴온할 것이다. 다이오드-접속된 HEMT 디바이스(306)를 사용하여 제1 게이트(G1)를 제2 게이트(G2)에 커플링함으로써, 제1 게이트(G1)는 무심코 제2 HEMT 디바이스(304)의 게이트-드레인 전압(VGD)에 의해 영향을 받지 않을 것이고, 제1 게이트(G1)는 또한 제2 HEMT 디바이스(304)의 잠재적으로 높은 게이트-소스 전압(VGS)로부터도 보호된다. The first HEMT device 302 and the second HEMT device 304 provide a high voltage device having a common source (S C ), a common drain (D C ), and a common gate (G C ). During operation, the common source S C may be maintained at V SS (eg, ground), and the common drain D C may be maintained at V DD (eg, 1000 V). The bias voltage applied to the common gate terminal G C will turn on both the first HEMT device 302 and the second HEMT device 304. By coupling the first gate G 1 to the second gate G 2 using a diode-connected HEMT device 306, the first gate G 1 inadvertently gates the second HEMT device 304. It will not be affected by the drain voltage V GD , and the first gate G 1 is also protected from the potentially high gate-source voltage V GS of the second HEMT device 304.

도 3b의 단면도(310)에 도시된 바와 같이, 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는 제1 다이(308a) 내에 배열되고, 제2 HEMT 디바이스(304)는 제1 다이(308a)와 상이한 제2 다이(308b) 내에 배열된다. 제1 다이(308a) 및 제2 다이(308b)는 비-제로 간격(S) 만큼 이격되어 있는 가장 바깥쪽 측벽을 갖는다. 비제로 간격(S)은 제1 HEMT 디바이스(302)와 제2 HEMT 디바이스(304) 사이의 누설을 막도록 제2 다이(308b)로부터 제1 다이(308a)를 분리한다. As shown in sectional view 310 of FIG. 3B, the first HEMT device 302 and the diode-connected HEMT device 306 are arranged within the first die 308a, and the second HEMT device 304 is It is arranged in a second die 308b different from one die 308a. The first die 308a and the second die 308b have outermost sidewalls spaced by a non-zero gap S. The non-zero gap S separates the first die 308a from the second die 308b to prevent leakage between the first HEMT device 302 and the second HEMT device 304.

일부 실시예에서, 제1 다이(308a)는 제1 반도체 재료를 포함하는 제1 기판(312a), 제1 기판(312a) 위에 위치되며 제2 반도체 재료를 포함하는 제1 채널 층(314a), 및 제1 채널 층(314a) 위에 위치되며 제2 반도체 재료와 상이한 제3 반도체 재료를 포함하는 제1 활성 층(316a)을 포함한다. 일부 실시예에서, 제2 다이(308b)는 제1 반도체 재료를 포함하는 제2 기판(312b), 제2 기판(312b) 위에 위치되며 제2 반도체 재료를 포함하는 제2 채널 층(314b), 및 제2 채널 층(314b) 위에 위치되며 제3 반도체 재료를 포함하는 제2 활성 층(316b)을 포함한다. 일부 실시예에서, 제1 반도체 재료는 실리콘이거나 이를 포함할 수 있고, 제2 반도체 재료는 갈륨 질화물이거나 이를 포함할 수 있고, 제3 반도체 재료는 알루미늄 갈륨 질화물이거나 이를 포함할 수 있다. In some embodiments, the first die 308a is a first substrate 312a comprising a first semiconductor material, a first channel layer 314a positioned over the first substrate 312a and comprising a second semiconductor material, And a first active layer 316a positioned over the first channel layer 314a and including a third semiconductor material different from the second semiconductor material. In some embodiments, the second die 308b includes a second substrate 312b comprising a first semiconductor material, a second channel layer 314b positioned over the second substrate 312b, and comprising a second semiconductor material, And a second active layer 316b positioned over the second channel layer 314b and including a third semiconductor material. In some embodiments, the first semiconductor material can be or include silicon, the second semiconductor material can be or include gallium nitride, and the third semiconductor material can be or include aluminum gallium nitride.

일부 실시예에서, 제1 채널 층(314a) 및 제2 채널 층(314b)은, GaN이 비교적 낮은 비용으로 이러한 두께로 실리콘 위에 신뢰성있게 형성될 수 있기에, 대략 5 마이크론 이하인 두께를 갖는 GaN을 포함할 수 있다. 일부 다른 실시예에서, 제1 채널 층(314a) 및 제2 채널 층(314b)은, GaN이 이러한 두께로 실리콘 위에 신뢰성있게 형성될 수 있기에, 대략 10 마이크론 이하인 두께를 갖는 GaN을 포함할 수 있다. 또 다른 실시예에서, 제1 채널 층(314a) 및 제2 채널 층(314b)은 5 마이크론보다 더 큰 두께를 갖는 GaN을 포함할 수 있다. 예를 들어, 제1 채널 층(314a) 및 제2 채널 층(314b)은 대략 5 마이크론과 대략 10 마이크론 사이인 두께를 갖는 GAN을 포함할 수 있다. In some embodiments, the first channel layer 314a and the second channel layer 314b include GaN having a thickness of approximately 5 microns or less, as GaN can be reliably formed over silicon at this thickness at a relatively low cost. can do. In some other embodiments, the first channel layer 314a and the second channel layer 314b may include GaN having a thickness of approximately 10 microns or less, as GaN can be reliably formed over silicon with this thickness. . In another embodiment, the first channel layer 314a and the second channel layer 314b may include GaN having a thickness greater than 5 microns. For example, the first channel layer 314a and the second channel layer 314b may include a GAN having a thickness between about 5 microns and about 10 microns.

복수의 제1 아이솔레이션 영역(208)이 제1 HEMT 디바이스(302)와 다이오드-접속된 HEMT 디바이스(306) 사이에 제1 다이(308a) 내에 배열된다. 복수의 제1 아이솔레이션 영역(208)은 제1 채널 층(314a)과 제1 활성 층(316a) 사이에 배치된 2DEG를 깨는(즉, 방해함) 도핑된 영역을 포함할 수 있다. 일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)은 산소 도펀트, 불소 도펀트 등을 포함할 수 있다. 복수의 제1 아이솔레이션 영역(208)은 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306) 주변에 연속으로 연장할 수 있다. 일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)은, 제1 다이(308a)의 바깥쪽 에지를 따라 제1 폭(w1) 및 제1 HEMT 디바이스(302)와 다이오드-접속된 HEMT 디바이스(306) 바로 사이의 제2 폭(w2)을 갖는다. 일부 실시예에서, 제1 다이(308a)를 개별화(singulate)하는데 사용되는 다이싱 프로세스로 인해 제2 폭(w2)은 제1 폭(w1)보다 더 크다. A plurality of first isolation regions 208 are arranged in the first die 308a between the first HEMT device 302 and the diode-connected HEMT device 306. The plurality of first isolation regions 208 may include a doped region that breaks (ie interferes with) 2DEG disposed between the first channel layer 314a and the first active layer 316a. In some embodiments, the plurality of first isolation regions 208 may include oxygen dopants, fluorine dopants, and the like. The plurality of first isolation regions 208 may continuously extend around the first HEMT device 302, the second HEMT device 304 and the diode-connected HEMT device 306. In some embodiments, the plurality of first isolation regions 208 are HEMT devices diode-connected to the first width w 1 and the first HEMT device 302 along the outer edge of the first die 308a. It has a second width w 2 between 306. In some embodiments, the second width w 2 is greater than the first width w 1 due to the dicing process used to singulate the first die 308a.

제1 HEMT 디바이스(302), 다이오드-접속된 HEMT 디바이스(306), 및 제2 HEMT 디바이스(304)는 각각, 제1 활성 층(316a) 및 제2 활성 층(316b) 위의 제1 유전체 구조물(324a) 및 제2 유전체 구조물(324b) 내에 배치된 소스 콘택(216s), 드레인 콘택(216d), 및 게이트 구조물(318)을 포함한다. 하나 이상의 전도성 층(326)이 제1 HEMT 디바이스(302), 다이오드-접속된 HEMT 디바이스(306) 및 제2 HEMT 디바이스(304)의 소스 콘택(216s), 드레인 콘택(216d), 및 게이트 구조물(318)에 커플링된다. 하나 이상의 전도성 층(326)은 도 3a에 도시된 바와 같이 제1 HEMT 디바이스(302), 다이오드-접속된 HEMT 디바이스(306), 및 제2 HEMT 디바이스(304)를 전기적으로 커플링하도록 구성된다. 일부 실시예에서, 하나 이상의 전도성 층(326)은 상호접속 층(예컨대, 상호접속 와이어 및/또는 비아), 본드 와이어 등을 포함할 수 있다. The first HEMT device 302, the diode-connected HEMT device 306, and the second HEMT device 304 are respectively a first dielectric structure over the first active layer 316a and the second active layer 316b. Source contact 216s, drain contact 216d, and gate structure 318 disposed in 324a and second dielectric structure 324b. Source contacts 216s, drain contacts 216d, and gate structures of the first HEMT device 302, the diode-connected HEMT device 306, and the second HEMT device 304 with one or more conductive layers 326 318). One or more conductive layers 326 are configured to electrically couple the first HEMT device 302, diode-connected HEMT device 306, and second HEMT device 304 as shown in FIG. 3A. In some embodiments, one or more conductive layers 326 may include interconnect layers (eg, interconnect wires and / or vias), bond wires, and the like.

소스 콘택(216s) 및 드레인 콘택(216d)은 알루미늄, 텅스텐, 구리, 금, 티타늄, 탄탈럼 등과 같은 금속과 같은 전도성 재료를 포함한다. 일부 실시예에서, 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304), 및 다이오드-접속된 HEMT 디바이스(306)가 증가 모드 디바이스이므로, 게이트 구조물(318)은 반도체 재료(320)의 도핑된 층 및 반도체 재료(320)의 도핑된 층 위에 배치된 게이트 전극(322)을 포함할 수 있다. 일부 실시예에서, 반도체 재료(320)의 도핑된 층은 p-타입 도펀트를 갖는 GaN 층을 포함할 수 있다. 일부 실시예에서, 게이트 전극(322)은 알루미늄, 텅스텐, 구리, 금, 티타늄, 탄탈럼 등과 같은 금속을 포함할 수 있다. The source contact 216s and the drain contact 216d include conductive materials such as aluminum, tungsten, copper, gold, titanium, tantalum and the like. In some embodiments, the gate structure 318 is doped with the semiconductor material 320 since the first HEMT device 302, the second HEMT device 304, and the diode-connected HEMT device 306 are incremental mode devices. And a gate electrode 322 disposed over the doped layer of the semiconductor material 320. In some embodiments, the doped layer of semiconductor material 320 can include a GaN layer with a p-type dopant. In some embodiments, the gate electrode 322 may include metal such as aluminum, tungsten, copper, gold, titanium, tantalum, and the like.

도 4a 및 도 4b는 복수의 HEMT 디바이스를 갖는 캐스코드를 포함하는 고전압 디바이스의 일부 추가의 실시예를 예시한다.4A and 4B illustrate some further embodiments of a high voltage device comprising a cascode with a plurality of HEMT devices.

도 4a의 개략도(400)에 도시된 바와 같이, 고전압 디바이스는 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)를 포함한다. 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)는 다이(402) 내에 배치된다. 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)는, 제로 바이어스가 자신의 게이트에 인가될 때 오프 상태에 있는, 증가 모드 디바이스(즉, 정상적으로 오프 디바이스)이다. As shown in schematic diagram 400 of FIG. 4A, the high voltage device includes a first HEMT device 302, a second HEMT device 304 and a diode-connected HEMT device 306. The first HEMT device 302, the second HEMT device 304 and the diode-connected HEMT device 306 are disposed within the die 402. The first HEMT device 302, the second HEMT device 304, and the diode-connected HEMT device 306 are in an off mode when a zero bias is applied to their gate (ie, normally off. Device).

도 4b의 단면도(404)에 도시된 바와 같이, 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)는 다이(402) 내에 배열되며, 다이(402)는 제1 도핑 타입을 갖는 기판(406), 기판(406) 위의 에피텍셜 버퍼 층(408), 에피텍셜 버퍼 층(408) 위의 채널 층(410), 및 채널 층(410) 위의 활성 층(412)을 포함한다. 일부 실시예에서, 기판(406) 및 에피텍셜 버퍼 층(408)은 제1 도핑 타입(예컨대, p-타입)을 갖는 실리콘이거나 이를 포함할 수 있고, 채널 층(410)은 갈륨 질화물이거나 이를 포함할 수 있고, 활성 층(412)은 알루미늄 갈륨 질화물이거나 이를 포함할 수 있다. 일부 실시예에서, 채널 층(410)은 대략 10 마이크론 이하인 두께를 갖는 갈륨 질화물일 수 있다. 일부 실시예에서, 채널 층(410)은 대략 5 마이크론 이하인 두께를 갖는 갈륨 질화물일 수 있다.As shown in sectional view 404 of FIG. 4B, the first HEMT device 302, the second HEMT device 304 and the diode-connected HEMT device 306 are arranged within the die 402, and the die 402 ) Is a substrate 406 having a first doping type, an epitaxial buffer layer 408 over the substrate 406, a channel layer 410 over the epitaxial buffer layer 408, and over the channel layer 410 Active layer 412 is included. In some embodiments, substrate 406 and epitaxial buffer layer 408 can be or include silicon having a first doping type (eg, p-type), and channel layer 410 is or includes gallium nitride The active layer 412 can be or include aluminum gallium nitride. In some embodiments, the channel layer 410 may be gallium nitride having a thickness of approximately 10 microns or less. In some embodiments, the channel layer 410 may be gallium nitride having a thickness of approximately 5 microns or less.

아이솔레이션 구조물(414)이 다이(402) 내에 배치된다. 아이솔레이션 구조물(414)은 제1 도핑 타입과 상이한 제2 도핑 타입(예컨대, n 타입)을 갖는다. 아이솔레이션 구조물(414)은 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)의 측벽들 사이에 측방향으로 배치된 수평으로 연장하는 아이솔레이션 영역(414a)을 포함한다. 일부 실시예에서, 에피텍셜 버퍼 층(408)은 아이솔레이션 구조물(414)과 채널 층(410) 사이에 배열된다. 수평으로 연장하는 아이솔레이션 영역(414a)의 형성 동안, 기판(406)에 격자 손상이 발생할 수 있다. 에피텍셜 버퍼 층(408)은, 기판(406) 내의 격자 손상의 전파를 피하도록, 위에 성장될 채널 층(410)에 대한 일관된 격자를 제공한다. Isolation structure 414 is disposed within die 402. The isolation structure 414 has a second doping type (eg, n type) different from the first doping type. The isolation structure 414 includes a horizontally extending isolation region 414a disposed laterally between sidewalls of one or more vertically extending isolation regions 414b. In some embodiments, epitaxial buffer layer 408 is arranged between isolation structure 414 and channel layer 410. During formation of the horizontally extending isolation region 414a, lattice damage may occur to the substrate 406. The epitaxial buffer layer 408 provides a consistent grating for the channel layer 410 to be grown over, to avoid propagation of grating damage in the substrate 406.

전도성 콘택(416)은 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)에 접촉하도록 채널 층(410) 및 활성 층(412)을 통해 연장한다. 전도성 콘택(416)은 활성 층(412) 위의 유전체 구조물(324) 내에 배열된 전도성 콘택(418)에 더 커플링된다. 일부 실시예에서, 전도성 콘택(416)은 에피텍셜 버퍼 층(408)의 상부 표면을 따라 연장하는 수평 평면을 따라 아이솔레이션 구조물(414)과 물리적으로 접촉한다. Conductive contact 416 extends through channel layer 410 and active layer 412 to contact one or more vertically extending isolation regions 414b. The conductive contact 416 is further coupled to a conductive contact 418 arranged within the dielectric structure 324 over the active layer 412. In some embodiments, the conductive contact 416 is in physical contact with the isolation structure 414 along a horizontal plane extending along the top surface of the epitaxial buffer layer 408.

전도성 콘택(416)은, 제2 HEMT 디바이스(304)의 채널 층(410)으로부터 기판(406)을 전기적으로 격리하는 접합을 형성하기 위해 아이솔레이션 구조물(414)에 바이어스 전압을 인가하도록 구성된다. 기판(406)을 제2 HEMT 디바이스(304)의 채널 층(410)으로부터 전기적으로 격리함으로써, 기판(406)을 통한 디바이스들 사이의 누설이 완화된다. 일부 실시예에서, 하나 이상의 유전체 재료를 포함하는 절연 층(417)이 전도성 콘택(416)의 측벽을 따라 배치될 수 있다. 일부 이러한 실시예에서, 절연 층(417)은 에피텍셜 버퍼 층(408)에 접촉하는 제1 유전체 재료, 채널 층(410)에 접촉하는 제2 유전체 재료, 및 활성 층(412)에 접촉하는 제3 유전체 재료를 포함할 수 있다. 다른 실시예에서, 전도성 콘택(416)은 채널 층(410)과 직접 접촉할 수 있다. The conductive contact 416 is configured to apply a bias voltage to the isolation structure 414 to form a junction that electrically isolates the substrate 406 from the channel layer 410 of the second HEMT device 304. By electrically isolating the substrate 406 from the channel layer 410 of the second HEMT device 304, leakage between devices through the substrate 406 is mitigated. In some embodiments, an insulating layer 417 comprising one or more dielectric materials can be disposed along the sidewalls of the conductive contacts 416. In some such embodiments, the insulating layer 417 is a first dielectric material that contacts the epitaxial buffer layer 408, a second dielectric material that contacts the channel layer 410, and a second dielectric material that contacts the active layer 412. 3 dielectric material. In other embodiments, the conductive contact 416 can be in direct contact with the channel layer 410.

일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)이 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306) 주변에 연속으로 연장할 수 있다. 일부 실시예에서, 전도성 콘택(416) 및 아래의 아이솔레이션 구조물(414)은 제2 HEMT 디바이스(304) 주변에 연속으로 연장할 수 있다. 다른 실시예에서, 아이솔레이션 구조물(414)은 제2 HEMT 디바이스(304) 주변에 연속으로 연장할 수 있는 반면에, 전도성 콘택(416)은 아이솔레이션 구조물(414)의 일부 위에 배치된 이산 세그먼트들을 포함할 수 있다. In some embodiments, a plurality of first isolation regions 208 may extend continuously around the first HEMT device 302 and the diode-connected HEMT device 306. In some embodiments, the conductive contact 416 and underlying isolation structure 414 may extend continuously around the second HEMT device 304. In other embodiments, the isolation structure 414 may extend continuously around the second HEMT device 304, while the conductive contact 416 may include discrete segments disposed over a portion of the isolation structure 414. You can.

도 5a 및 도 5b는 복수의 HEMT 디바이스를 갖는 캐스코드를 포함하는 고전압 디바이스의 일부 추가의 실시예를 예시한다.5A and 5B illustrate some further embodiments of a high voltage device comprising a cascode with a plurality of HEMT devices.

도 5a의 개략도(500)에 도시된 바와 같이, 고전압 디바이스는 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(502) 및 다이오드-접속된 HEMT 디바이스(306)를 포함한다. 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는 제1 다이(308a) 내에 배치되는 반면에, 제2 HEMT 디바이스(502)는 제2 다이(308b) 내에 배치된다. 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는, 제로 바이어스가 자신의 게이트에 인가될 때 오프 상태에 있는, 증가 모드 디바이스(즉, 정상적으로 오프 디바이스)이다. 제2 HEMT 디바이스(502)는, 제로 바이어스가 자신의 게이트에 인가될 때 온 상태에 있는, 공핍 모드 디바이스(즉, 정상적으로 온 디바이스)이다. As shown in schematic diagram 500 of FIG. 5A, the high voltage device includes a first HEMT device 302, a second HEMT device 502 and a diode-connected HEMT device 306. The first HEMT device 302 and the diode-connected HEMT device 306 are disposed within the first die 308a, while the second HEMT device 502 is disposed within the second die 308b. The first HEMT device 302 and the diode-connected HEMT device 306 are incremental mode devices (ie, normally off devices) that are in an off state when zero bias is applied to their gate. The second HEMT device 502 is a depletion mode device (ie, a normally on device) that is on when zero bias is applied to its gate.

제1 HEMT 디바이스(302)는 제1 소스(S1), 제1 드레인(D1) 및 제1 게이트(G1)를 포함한다. 제2 HEMT 디바이스(502)는 제1 드레인(D1)에 커플링된 제2 소스(S2), 제2 드레인(D2), 및 제2 게이트(G2)를 포함한다. 다이오드-접속된 HEMT 디바이스(306)는 제1 소스(S1)에 커플링된 제3 소스 영역(S3), 및 제2 게이트(G2)에 커플링된 제3 드레인(D3)을 포함한다. 다이오드-접속된 HEMT 디바이스(306)를 사용하여 제1 소스(S1)를 제2 게이트(G2)에 커플링함으로써, 제1 HEMT 디바이스(302)는 무심코 제2 HEMT 디바이스(304)의 게이트-드레인(VGD) 전압에 의해 영향을 받지 않을 것이다. The first HEMT device 302 includes a first source S 1 , a first drain D 1 and a first gate G 1 . The second HEMT device 502 includes a second source S 2 coupled to the first drain D 1 , a second drain D 2 , and a second gate G 2 . The diode-connected HEMT device 306 includes a third source region S 3 coupled to the first source S 1 and a third drain D 3 coupled to the second gate G 2 . Includes. By coupling the first source S 1 to the second gate G 2 using a diode-connected HEMT device 306, the first HEMT device 302 inadvertently gates the second HEMT device 304. -It will not be affected by the drain (V GD ) voltage.

도 5b의 단면도(504)에 도시된 바와 같이, 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는 제1 다이(308a) 내에 배열되고, 제2 HEMT 디바이스(502)는 제2 다이(308b) 내에 배열된다. 제1 다이(308a) 및 제2 다이(308b)는 비-제로 간격(S) 만큼 이격되어 있는 가장 바깥쪽 측벽을 갖는다. As shown in sectional view 504 of FIG. 5B, the first HEMT device 302 and the diode-connected HEMT device 306 are arranged within the first die 308a, and the second HEMT device 502 is the first It is arranged in two dies 308b. The first die 308a and the second die 308b have outermost sidewalls spaced by a non-zero gap S.

제1 HEMT 디바이스(302), 다이오드-접속된 HEMT 디바이스(306), 및 제2 HEMT 디바이스(502)는 각각 소스 콘택(216a) 및 드레인 콘택(216d)을 포함한다. 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)가 증가 모드 디바이스이므로, 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)는, 반도체 재료(320)의 도핑된 층 및 반도체 재료(320)의 도핑된 층 위의 게이트 전극(322)을 포함하는 게이트 구조물(318)을 포함한다. 제2 HEMT 디바이스(502)가 공핍 모드 디바이스이므로, 제2 HEMT 디바이스(502)는 유전체 층(508) 및 유전체 층(508) 위의 게이트 전극(322)을 갖는 게이트 구조물(506)을 포함한다. The first HEMT device 302, the diode-connected HEMT device 306, and the second HEMT device 502 each include a source contact 216a and a drain contact 216d. Since the first HEMT device 302 and the diode-connected HEMT device 306 are incremental mode devices, the first HEMT device 302 and the diode-connected HEMT device 306 are doped with the semiconductor material 320. And a gate structure 318 that includes a gate electrode 322 over the layer and doped layer of semiconductor material 320. Since the second HEMT device 502 is a depletion mode device, the second HEMT device 502 includes a gate structure 506 having a dielectric layer 508 and a gate electrode 322 over the dielectric layer 508.

도 6a 및 도 6B는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 패키징된 고전압 디바이스의 일부 실시예를 예시한다. 도 6a는 패키징된 고전압 디바이스의 단면도(600)를 예시한다. 도 6b는 패키징된 고전압 디바이스의 평면도(620)를 예시한다. 단면도(600)는 평면도(620)의 라인 A-A'를 따라 취해진다. 6A and 6B illustrate some embodiments of a packaged high voltage device that includes a cascode structure with a plurality of HEMT devices. 6A illustrates a cross-section 600 of a packaged high voltage device. 6B illustrates a top view 620 of a packaged high voltage device. Section 600 is taken along line A-A 'of plan view 620.

패키징된 고전압 디바이스는 다이 패드(602)를 포함하며, 그 위에 제1 다이(308a) 및 제2 다이(308b)가 본딩된다. 일부 실시예에서, 제1 다이(308a) 및 제2 다이(308b)는 접착 층(604)에 의해 다이 패드(602)에 본딩된다. 다양한 실시예에서, 접착 층(604)은 글루, 에폭시 등을 포함할 수 있다. 제1 다이(308a) 및 제2 다이(308b)는 통상적으로 비제로 간격(S) 만큼 이격되어 있다. 일부 실시예에서, 비제로 간격(S)은 제1 다이(308a)와 제2 다이(308b) 사이의 전기적 격리를 보장하도록 대략 1 마이크로미터와 대략 1 mm 사이의 범위 내에 있을 수 있다. The packaged high voltage device includes a die pad 602, on which a first die 308a and a second die 308b are bonded. In some embodiments, first die 308a and second die 308b are bonded to die pad 602 by adhesive layer 604. In various embodiments, the adhesive layer 604 may include glue, epoxy, and the like. The first die 308a and the second die 308b are typically spaced by a non-zero gap S. In some embodiments, the non-zero spacing S may be in a range between approximately 1 micrometer and approximately 1 mm to ensure electrical isolation between the first die 308a and the second die 308b.

다이 패드(602)는, 제1 다이(308a) 및 제2 다이(308b) 위에 연속으로 연장하는 몰딩 컴파운드(612)에 의해 둘러싸인다. 복수의 리드 프레임(614)이 몰딩 컴파운드(612) 안으로부터 몰딩 컴파운드(612) 밖으로 연장한다. 일부 실시예에서, 몰딩 컴파운드(612)는 에폭시, 실리콘, 실리카 필러, 및/또는 다른 유형의 폴리머를 포함할 수 있다. 하나 이상의 본드 와이어(616)가 제1 다이(308a)와 제2 다이(308b)를 커플링하도록 구성된다. 하나 이상의 본드 와이어(616)는 제1 다이(308a) 및 제2 다이(308b)를 복수의 리드 프레임(614)에 더 커플링한다. 일부 실시예에서, 하나 이상의 본드 와이어(616)는 솔더 볼(618)에 의해 본드 패드(608)에 그리고 리드 프레임(614)에 커플링된다. The die pad 602 is surrounded by a molding compound 612 that continuously extends over the first die 308a and the second die 308b. A plurality of lead frames 614 extend out of the molding compound 612 and out of the molding compound 612. In some embodiments, molding compound 612 may include epoxy, silicone, silica filler, and / or other types of polymers. One or more bond wires 616 are configured to couple the first die 308a and the second die 308b. The one or more bond wires 616 further couple the first die 308a and the second die 308b to a plurality of lead frames 614. In some embodiments, one or more bond wires 616 are coupled to the bond pad 608 by solder balls 618 and to the lead frame 614.

단면도(600)에 도시된 바와 같이, 제1 다이(308a)는 제1 복수의 전도성 상호접속 층(606a)을 둘러싸는 제1 유전체 구조물(324a)을 포함한다. 제1 복수의 전도성 상호접속 층(606a)은 제1 HEMT 디바이스(302) 및 다이오드-접속된 HEMT 디바이스(306)를 제1 유전체 구조물(324a) 위의 본드 패드(608)에 전기적으로 커플링한다. 일부 실시예에서, 패시베이션 층(610)이 본드 패드(608) 위에 있을 수 있다. 제2 다이(308b)는 제2 복수의 전도성 상호접속 층(606b)을 둘러싸는 제2 유전체 구조물(324b)을 포함한다. 제2 복수의 전도성 상호접속 층(606b)은 제2 HEMT 디바이스를 제2 유전체 구조물(324b) 위의 본드 패드(608)에 전기적으로 커플링한다. 일부 실시예에서, 제1 유전체 구조물(324a) 및/또는 제2 유전체 구조물(324b)은 실리콘 이산화물, 도핑된 실리콘 이산화물(예컨대, 탄소 도핑된 실리콘 이산화물), 실리콘 산질화물, BSG(borosilicate glass), PSG(phosphoric silicate glass), BPSG(borophosphosilicate glass), FSG(fluorinated silicate glass) 등을 각각 포함하는 적층형 ILD 층을 포함한다. As shown in cross-section 600, first die 308a includes first dielectric structure 324a surrounding first plurality of conductive interconnect layers 606a. The first plurality of conductive interconnect layers 606a electrically couple the first HEMT device 302 and the diode-connected HEMT device 306 to the bond pad 608 over the first dielectric structure 324a. . In some embodiments, passivation layer 610 may be over bond pad 608. The second die 308b includes a second dielectric structure 324b surrounding the second plurality of conductive interconnect layers 606b. The second plurality of conductive interconnect layers 606b electrically couples the second HEMT device to the bond pads 608 over the second dielectric structure 324b. In some embodiments, the first dielectric structure 324a and / or the second dielectric structure 324b are silicon dioxide, doped silicon dioxide (eg, carbon doped silicon dioxide), silicon oxynitride, borosilicate glass (BSG), It includes a stacked ILD layer, each containing a phosphoric silicate glass (PSG), borophosphosilicate glass (PSG), or fluorinated silicate glass (FSG).

일부 실시예(도시되지 않음)에서, 제1 복수의 전도성 상호접속 층(606a)은 제1 HEMT 디바이스(302)의 제1 게이트(G1)를 다이오드-접속된 HEMT 디바이스(306)의 제3 소스(S3) 및 제3 게이트(G3)에 전기적으로 커플링하도록 구성된다. 하나 이상의 본드 와이어(616)는, 제1 HEMT 디바이스(302)의 제1 드레인(D1)을 제2 HEMT 디바이스(304)의 제2 소스(S2)에 전기적으로 커플링하도록 그리고 제2 HEMT 디바이스(304)의 제2 게이트(G2)를 다이오드-접속된 HEMT 디바이스(306)의 제3 드레인(D3)에 더 커플링하도록 구성된다. In some embodiments (not shown), the first plurality of conductive interconnect layers 606a are configured to diode-connect the first gate G 1 of the first HEMT device 302 to the third of the HEMT device 306. It is configured to electrically couple to the source S 3 and the third gate G 3 . The one or more bond wires 616 may electrically couple the first drain D 1 of the first HEMT device 302 to the second source S 2 of the second HEMT device 304 and the second HEMT. It is configured to further couple the second gate G 2 of the device 304 to the third drain D 3 of the diode-connected HEMT device 306.

다른 실시예(도시되지 않음)에서, 제1 복수의 전도성 상호접속 층(606a)은 제1 HEMT 디바이스(302)의 제1 소스(S1)를 다이오드-접속된 HEMT 디바이스(306)의 제3 소스(S3) 및 제3 게이트(G3)에 전기적으로 커플링하도록 구성된다. 하나 이상의 본드 와이어(616)는, 제1 HEMT 디바이스(302)의 제1 드레인(D1)을 제2 HEMT 디바이스(304)의 제2 소스(S2)에 전기적으로 커플링하도록 그리고 제2 HEMT 디바이스(304)의 제2 게이트(G2)를 다이오드-접속된 HEMT 디바이스(306)의 제3 드레인(D3)에 더 커플링하도록 구성된다. In another embodiment (not shown), the first plurality of conductive interconnect layers 606a is a third of the HEMT device 306 that is diode-connected to the first source S 1 of the first HEMT device 302. It is configured to electrically couple to the source S 3 and the third gate G 3 . The one or more bond wires 616 may electrically couple the first drain D 1 of the first HEMT device 302 to the second source S 2 of the second HEMT device 304 and the second HEMT. It is configured to further couple the second gate G 2 of the device 304 to the third drain D 3 of the diode-connected HEMT device 306.

도 7은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 패키징된 고전압 디바이스(700)의 일부 추가적인 실시예의 단면도를 예시한다.7 illustrates a cross-sectional view of some additional embodiments of a packaged high voltage device 700 that includes a cascode structure with a plurality of HEMT devices.

패키징된 고전압 디바이스(700)는 캐리어 기판(702)(예컨대, 인터포저 기판) 위에 배치된 다이(402)를 포함한다. 다이(402)는 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304), 및 다이오드-접속된 HMET 디바이스(306)를 포함한다. 몰딩 컴파운드(704)가 또한 캐리어 기판(702) 위에 배치되고 다이(402)를 둘러싼다. The packaged high voltage device 700 includes a die 402 disposed over a carrier substrate 702 (eg, an interposer substrate). The die 402 includes a first HEMT device 302, a second HEMT device 304, and a diode-connected HMET device 306. Molding compound 704 is also disposed over carrier substrate 702 and surrounds die 402.

다이(402)는 복수의 전도성 상호접속 층(706)을 둘러싸는 유전체 구조물(324)을 포함한다. 일부 실시예(도시되지 않음)에서, 복수의 전도성 상호접속 층(706)은, 제1 HEMT 디바이스(302)의 제1 게이트(G1)를 다이오드-접속된 HEMT 디바이스(306)의 제3 소스(S3) 및 제3 게이트(G3)에, 제1 HEMT 디바이스(302)의 제1 드레인(D1)을 제2 HEMT 디바이스(304)의 제2 소스(S2)에 전기적으로 커플링하고, 그리고 제2 HEMT 디바이스(304)의 제2 게이트(G2)를 다이오드-접속된 HEMT 디바이스(306)의 제3 드레인(D3)에 더 커플링하도록 구성된다. Die 402 includes dielectric structure 324 surrounding a plurality of conductive interconnect layers 706. In some embodiments (not shown), the plurality of conductive interconnect layers 706, a third source of the HEMT device 306 diode-connected to the first gate G 1 of the first HEMT device 302. Electrically coupling the first drain D 1 of the first HEMT device 302 to the second source S 2 of the second HEMT device 304 to (S 3 ) and the third gate G 3 . And further couples the second gate G 2 of the second HEMT device 304 to the third drain D 3 of the diode-connected HEMT device 306.

다이(402)는 복수의 마이크로범프(708)에 의해 캐리어 기판(702)에 전기적으로 커플링된다. 복수의 TSV(through substrate via)(710)가 캐리어 기판(702)을 관통해 연장하고 복수의 마이크로범프(708)를 복수의 솔더 범프(714)에 전기적으로 커플링한다. 일부 실시예에서, 하나 이상의 재배선 층(712a 및/또는 712b)이, TSV(710)와 복수의 마이크로범프(708) 및/또는 복수의 솔더 범프(714) 사이의 측방향 라우팅을 제공하도록, 캐리어 기판(702)의 상부 및/또는 하부를 따라 배열될 수 있다. The die 402 is electrically coupled to the carrier substrate 702 by a plurality of micro bumps 708. A plurality of through substrate vias (TSVs) 710 extend through the carrier substrate 702 and electrically couple the plurality of micro bumps 708 to the plurality of solder bumps 714. In some embodiments, one or more redistribution layers 712a and / or 712b provide lateral routing between TSV 710 and a plurality of microbumps 708 and / or a plurality of solder bumps 714, It may be arranged along the top and / or bottom of the carrier substrate 702.

도 8은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 패키징된 고전압 디바이스(800)의 일부 추가적인 실시예의 단면도를 예시한다.8 illustrates a cross-sectional view of some additional embodiments of a packaged high voltage device 800 that includes a cascode structure with a plurality of HEMT devices.

패키징된 고전압 디바이스(800)는 다이 패드(602)를 포함하며, 그 위에 다이(402)가 본딩된다. 일부 실시예에서, 다이(402)는 접착 층(604)에 의해 다이 패드(602)에 본딩된다. 다이 패드(602)는, 다이(402) 위에 연장하는 몰딩 컴파운드(612)에 의해 둘러싸인다. 복수의 리드 프레임(614)이 몰딩 컴파운드(612) 안으로부터 몰딩 컴파운드(612) 밖으로 연장한다. 하나 이상의 본드 와이어(616)가 다이(402)를 복수의 리드 프레임(614)에 커플링하도록 구성된다. 일부 실시예에서, 하나 이상의 본드 와이어(616)는 솔더 볼(618)에 의해 본드 패드(608)에 그리고 리드 프레임(614)에 커플링된다. The packaged high voltage device 800 includes a die pad 602 on which a die 402 is bonded. In some embodiments, die 402 is bonded to die pad 602 by adhesive layer 604. The die pad 602 is surrounded by a molding compound 612 extending over the die 402. A plurality of lead frames 614 extend out of the molding compound 612 and out of the molding compound 612. One or more bond wires 616 are configured to couple the die 402 to a plurality of lead frames 614. In some embodiments, one or more bond wires 616 are coupled to the bond pad 608 by solder balls 618 and to the lead frame 614.

다이(402)는 복수의 전도성 상호접속 층(706)을 둘러싸는 유전체 구조물(324)을 포함한다. 일부 실시예에서, 복수의 전도성 상호접속 층(706)은, 제1 HEMT 디바이스(302)의 제1 게이트(G1)를 다이오드-접속된 HEMT 디바이스(306)의 제3 소스(S3) 및 제3 게이트(G3)에, 제1 HEMT 디바이스(302)의 제1 드레인(D1)을 제2 HEMT 디바이스(304)의 제2 소스(S2)에 전기적으로 커플링하고, 그리고 제2 HEMT 디바이스(304)의 제2 게이트(G2)를 다이오드-접속된 HEMT 디바이스(306)의 제3 드레인(D3)에 더 커플링하도록 구성된다.Die 402 includes dielectric structure 324 surrounding a plurality of conductive interconnect layers 706. In some embodiments, the plurality of conductive interconnect layers 706 includes a third source S 3 of a diode-connected HEMT device 306 and a first gate G 1 of the first HEMT device 302 and To the third gate G 3 , the first drain D 1 of the first HEMT device 302 is electrically coupled to the second source S 2 of the second HEMT device 304, and the second It is configured to further couple the second gate G 2 of the HEMT device 304 to the third drain D 3 of the diode-connected HEMT device 306.

도 9 내지 도 15는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법의 일부 실시예의 단면도(900-1500)를 예시한다. 도 9 내지 도 15에 도시된 단면도(900-1500)는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 형성하는 방법에 관련하여 기재되어 있지만, 도 9 내지 도 15에 도시된 구조물은 형성 방법에 한정되지 않으며 오히려 방법을 분리하여 독립적일 수 있다는 것을 알 수 있을 것이다. 9-15 illustrate cross-sectional views 900-1500 of some embodiments of a method of forming a high voltage device that includes a cascode structure having a plurality of HEMT devices. The sectional views 900-1500 shown in FIGS. 9-15 are described in relation to a method of forming a cascode structure having a plurality of HEMT devices, but the structures shown in FIGS. 9-15 are not limited to the forming method Rather, it will be appreciated that the methods can be separated and independent.

도 9의 단면도(900)에 도시된 바와 같이, 기판(312)이 제공된다. 기판(312)은 제1 도핑 타입(예컨대, p-타입 도펀트)을 갖는 반도체 재료를 포함한다. 다양한 실시예에서, 기판(312)은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 일 수 있으며, 그 뿐만 아니라 이와 연관된 임의의 다른 유형의 반도체, 에피텍셜, 유전체, 또는 금속 층일 수 있다. 기판(312)은 제1 HEMT 디바이스 영역(902), 제2 HEMT 디바이스 영역(904), 및 다이오드-접속된 HEMT 디바이스 영역(906)을 포함한다. 9, a substrate 312 is provided. The substrate 312 includes a semiconductor material having a first doping type (eg, a p-type dopant). In various embodiments, the substrate 312 may be any type of semiconductor body (eg, silicon, SiGe, SOI, etc.), as well as any other type of semiconductor, epitaxial, dielectric, or metal layer associated therewith. You can. The substrate 312 includes a first HEMT device region 902, a second HEMT device region 904, and a diode-connected HEMT device region 906.

도 10의 단면도(1000)에 도시된 바와 같이, 채널 층(314)이 기판(312) 위에 형성되고 활성 층(316)이 채널 층(314) 위에 형성된다. 채널 층(314)은 활성 층(316)의 제2 재료와 상이한 제1 재료를 포함한다. 예를 들어, 일부 실시예에서, 채널 층(314)은 갈륨 질화물(GaN)을 포함할 수 있고 활성 층(316)은 알루미늄 갈륨 질화물(AlGaN)을 포함할 수 있다. 다양한 실시예에서, 채널 층(314) 및/또는 활성 층(316)은 퇴적 프로세스(예컨대, 화학적 기상 증착(CVD; chemical vapor deposition), 플라즈마 강화 화학적 기상 증착(PE-CVD; plasma enhanced chemical vapor deposition), 원자층 증착(ALD; atomic layer deposition), 물리적 기상 증착(PVD; physical vapor deposition) 등)에 의해 기판(312) 위에 형성될 수 있다. 일부 실시예에서, 채널 층(314)은 비교적 낮은 비용으로 고품질 채널 층을 제공하도록 대략 5 마이크론 이하인 두께로 형성될 수 있다. 10, a channel layer 314 is formed over the substrate 312 and an active layer 316 is formed over the channel layer 314. Channel layer 314 includes a first material that is different from the second material of active layer 316. For example, in some embodiments, the channel layer 314 can include gallium nitride (GaN) and the active layer 316 can include aluminum gallium nitride (AlGaN). In various embodiments, channel layer 314 and / or active layer 316 may be deposited in a deposition process (e.g., chemical vapor deposition (CVD), plasma enhanced chemical vapor deposition (PE-CVD). ), Atomic layer deposition (ALD), physical vapor deposition (PVD), etc. may be formed on the substrate 312. In some embodiments, channel layer 314 may be formed to a thickness of approximately 5 microns or less to provide a high quality channel layer at a relatively low cost.

도 11의 단면도(1100)에 도시된 바와 같이, 복수의 제1 아이솔레이션 영역(208)이 활성 층(316) 내에 형성된다. 복수의 제1 아이솔레이션 영역(208)은 활성 층(316)의 상부로부터 채널 층(314) 내로 수직으로 연장하는 도핑된 영역을 포함할 수 있다. 복수의 제1 아이솔레이션 영역(208)은 제1 HEMT 디바이스 영역(902), 제2 HEMT 디바이스 영역(904), 및 다이오드-접속된 HEMT 디바이스 영역(906) 사이에 측방향으로 위치된다. 11, a plurality of first isolation regions 208 are formed in the active layer 316. The plurality of first isolation regions 208 can include doped regions extending vertically from the top of the active layer 316 into the channel layer 314. The plurality of first isolation regions 208 are located laterally between the first HEMT device region 902, the second HEMT device region 904, and the diode-connected HEMT device region 906.

일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)은, 활성 층(316) 위에 제1 패터닝된 마스킹 층(1102)을 형성하고 그 후에 제1 패터닝된 마스킹 층(1102)에 따라 하나 이상의 도펀트 종(1104)을 활성 층(316) 안으로 주입함으로써 형성된다. 일부 실시예에서, 도펀트 종(1104)은, 도펀트 종(1104)을 채널 층(314) 안으로 구동시키기에 충분한 에너지로 주입될 수 있다. 일부 실시예에서, 주입 후에 도펀트 종을 확산시키도록 드라이브인(drive-in) 어닐이 수행될 수 있다. 일부 실시예에서, 도펀트 종(1104)은 산소 도펀트, 불소 도펀트 등을 포함할 수 있다. 일부 실시예에서, 제1 패터닝된 마스킹 층(1102)은 예를 들어 포토레지스트를 포함할 수 있다. In some embodiments, the plurality of first isolation regions 208 form a first patterned masking layer 1102 over the active layer 316 and thereafter one or more dopants according to the first patterned masking layer 1102. Formed by implanting species 1104 into active layer 316. In some embodiments, dopant species 1104 may be implanted with sufficient energy to drive dopant species 1104 into channel layer 314. In some embodiments, drive-in annealing may be performed to diffuse the dopant species after implantation. In some embodiments, dopant species 1104 can include oxygen dopants, fluorine dopants, and the like. In some embodiments, the first patterned masking layer 1102 may include photoresist, for example.

도 12a의 단면도(1200) 및 도 12b의 단면도(1202)는, 기판(3012) 위에 그리고 제1 HEMT 디바이스 영역(도 11의 902), 제2 HEMT 디바이스 영역(도 11의 904), 및 다이오드-접속된 HEMT 디바이스 영역(도 11의 906) 내에, 게이트 구조물(214), 소스 콘택(216s), 및 드레인 콘택(216d)의 형성의 대안의 실시예를 예시한다. 게이트 구조물(214), 소스 콘택(216s), 및 드레인 콘택(216d)은, 제1 HEMT 디바이스(104)의 제1 게이트(G1), 제1 소스(S1), 및 제1 드레인(D1); 제2 HEMT 디바이스(108)의 제2 게이트(G2), 제2 소스(S2) 제2 드레인(D2); 및 다이오드-접속된 트랜지스터(110)의 제3 게이트(G3), 제3 소스(S3), 및 제3 드레인(D3)을 정의한다. The cross-sectional view 1200 of FIG. 12A and the cross-sectional view 1202 of FIG. 12B are over the substrate 3012 and the first HEMT device area (902 in FIG. 11), the second HEMT device area (904 in FIG. 11), and the diode- Within the connected HEMT device region (906 in FIG. 11), an alternative embodiment of the formation of gate structure 214, source contact 216s, and drain contact 216d is illustrated. The gate structure 214, the source contact 216s, and the drain contact 216d include a first gate G 1 , a first source S 1 , and a first drain D of the first HEMT device 104. 1 ); A second gate G 2 of the second HEMT device 108, a second source S 2 , a second drain D 2 ; And a third gate G 3 , a third source S 3 , and a third drain D 3 of the diode-connected transistor 110.

도 12a의 단면도(1200)에 도시된 일부 실시예에서, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110) 내의 게이트 구조물(214)은 활성 층(316) 위에 하부 게이트 층을 퇴적함으로써 형성될 수 있다. 일부 실시예에서, 하부 게이트 층은 유전체 재료(예컨대, 산화물, 질화물 등) 또는 반도체 재료(예컨대, p-도핑된 GaN)를 포함할 수 있다. 하부 게이트 층은 게이트 구조물(214)의 하부 게이트 부분(214a)을 정의하도록 패터닝된다. 하부 게이트 부분(214a) 및 활성 층(316) 위에 전도성 층이 형성된다. 전도성 층은 게이트 전극(214b), 소스 콘택(216s), 및 드레인 콘택(216d)을 정의하도록 패터닝된다. 일부 실시예에서, 하부 게이트 층 및 전도성 층은, 하부 게이트 층 및 전도성 층 위에 포토레지스트 층을 형성하고 그 후에 포토레지스트 층에 의해 커버되지 않은 영역 내의 하부 게이트 층 및 전도성 층을 에칭함으로써, 패터닝될 수 있다. 이러한 실시예에서, 게이트 구조물(214)은, 소스 콘택(216s) 및 드레인 콘택(216d)의 제2 높이(h 2 )보다 더 큰 제1 높이(h 1 )를 가질 수 있다. 일부 이러한 실시예에서, 하부 게이트 부분(214a)은 게이트 전극(214b)의 가장 바깥쪽 측벽을 지나 측방향으로 연장할 수 있다. In some embodiments shown in cross-sectional view 1200 of FIG. 12A, the first HEMT device 104, the second HEMT device 108, and the gate structure 214 in the diode-connected transistor 110 includes an active layer ( 316) may be formed by depositing a lower gate layer over it. In some embodiments, the bottom gate layer can include a dielectric material (eg, oxide, nitride, etc.) or a semiconductor material (eg, p-doped GaN). The lower gate layer is patterned to define the lower gate portion 214a of the gate structure 214. A conductive layer is formed over the lower gate portion 214a and the active layer 316. The conductive layer is patterned to define the gate electrode 214b, source contact 216s, and drain contact 216d. In some embodiments, the lower gate layer and the conductive layer are to be patterned by forming a photoresist layer over the lower gate layer and the conductive layer and then etching the lower gate layer and conductive layer in an area not covered by the photoresist layer. You can. In this embodiment, the gate structure 214 may have a first height h 1 greater than the second height h 2 of the source contact 216s and the drain contact 216d. In some such embodiments, the lower gate portion 214a may extend laterally past the outermost sidewall of the gate electrode 214b.

도 12b의 단면도(1202)에 도시된 다른 실시예에서, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108) 및 다이오드-접속된 트랜지스터(110) 내의 게이트 구조물(214)은, 활성 층(316) 위에 하부 게이트 층을 그리고 하부 게이트 층 위에 전도성 층을 퇴적함으로써 형성될 수 있다. 하부 게이트 층 및 전도성 층은 그 후에, 하부 게이트 부분(214a) 및 게이트 전극(214b)을 갖는 게이트 구조물(214)을 정의하도록 동일 마스킹 층(예컨대, 포토레지스트 층)을 사용하여 패터닝된다. 그 후에, 유전체 재료(1204)가 활성 층(316) 및 게이트 구조물(214) 위에 퇴적된다. 유전체 재료(1204)는 유전체 재료(1204)에서의 개구를 정의하도록 선택적으로 패터닝된다. 개구는 그 후에 전도성 재료로 채워지며, 그 다음에 소스 콘택(216s) 및 드레인 콘택(216d)을 정의하는 평탄화 프로세스가 이어진다. 이러한 실시예에서, 게이트 구조물(214)은 소스 콘택(216s) 및 드레인 콘택(216d)의 제2 높이(h 2 )보다 더 작은 제1 높이(h 1 )를 가질 수 있다. 일부 이러한 실시예에서, 하부 게이트 부분(214a) 및 게이트 전극(214b)의 측벽들이 실질적으로 정렬될 수 있다. In another embodiment, shown in sectional view 1202 of FIG. 12B, the first HEMT device 104, the second HEMT device 108 and the gate structure 214 in the diode-connected transistor 110 includes an active layer ( 316) may be formed by depositing a lower gate layer over and a conductive layer over the lower gate layer. The lower gate layer and the conductive layer are then patterned using the same masking layer (eg, photoresist layer) to define a gate structure 214 having a lower gate portion 214a and a gate electrode 214b. Thereafter, dielectric material 1204 is deposited over active layer 316 and gate structure 214. Dielectric material 1204 is optionally patterned to define openings in dielectric material 1204. The opening is then filled with a conductive material, followed by a planarization process defining source contacts 216s and drain contacts 216d. In this embodiment, the gate structure 214 may have a first height h 1 smaller than the second height h 2 of the source contact 216s and the drain contact 216d. In some such embodiments, sidewalls of the lower gate portion 214a and the gate electrode 214b may be substantially aligned.

도 13의 단면도(1300)에 도시된 바와 같이, 하나 이상의 전도성 상호접속 층(606)이 활성 층(316) 위에 형성된 유전체 구조물(324) 내에 형성된다. 일부 실시예(도시되지 않음)에서, 하나 이상의 전도성 상호접속 층(606)은, 제1 HEMT 디바이스(104)의 제1 게이트(G1)를 다이오드-접속된 트랜지스터(110)의 제3 소스(S3) 및 제3 게이트(G3)에 전기적으로 커플링하도록 구성된다. 다른 실시예에서, 하나 이상의 전도성 상호접속 층(606)은, 제1 HEMT 디바이스(104)의 제1 소스(S1)를 다이오드-접속된 트랜지스터(110)의 제3 소스(S3) 및 제3 게이트(G3)에 전기적으로 커플링하도록 구성된다. 13, one or more conductive interconnect layers 606 are formed in the dielectric structure 324 formed over the active layer 316. In some embodiments (not shown), one or more conductive interconnect layers 606 may include a third source of diode-connected transistor 110 to the first gate G 1 of the first HEMT device 104 ( S 3 ) and a third gate G 3 . In another embodiment, the one or more conductive interconnect layers 606 may include a first source S 1 of the first HEMT device 104 and a third source S 3 of the diode-connected transistor 110 and a third source S 3 of the first HEMT device 104. It is configured to electrically couple to the three gates G 3 .

일부 실시예에서, 유전체 구조물(324)은 복수의 에칭 정지 층에 의해 분리된 복수의 적층된 ILD 층을 포함할 수 있다. 일부 실시예에서, 복수의 전도성 상호접속 층(706)은 상호접속 와이어 및 상호접속 비아의 교대 층들을 포함할 수 있다. 일부 실시예에서, 복수의 전도성 상호접속 층(706)은 각각 다마신 프로세스에 의해 형성될 수 있다. 이러한 실시예에서, ILD 층이 활성 층(412) 위에 형성된다. ILD 층은 그 후에, 비아 홀 및/또는 트렌치를 형성하도록 에칭되며, 이는 전도성 재료(예컨대, 텅스텐, 구리, 및/또는 알루미늄)로 채워진다. 그 후에 ILD 층 위로부터 과도한 전도성 재료를 제거하도록 화학 기계적 평탄화(CMP) 프로세스가 수행된다. In some embodiments, dielectric structure 324 may include a plurality of stacked ILD layers separated by a plurality of etch stop layers. In some embodiments, the plurality of conductive interconnect layers 706 can include alternating layers of interconnect wire and interconnect vias. In some embodiments, multiple conductive interconnect layers 706 may each be formed by a damascene process. In this embodiment, an ILD layer is formed over active layer 412. The ILD layer is then etched to form via holes and / or trenches, which are filled with conductive materials (eg, tungsten, copper, and / or aluminum). A chemical mechanical planarization (CMP) process is then performed to remove excess conductive material from over the ILD layer.

일부 실시예에서, 하나 이상의 전도성 상호접속 층(606) 및/또는 유전체 구조물(324) 상에 본드 패드(608)가 형성될 수 있다. 그 후에 본드 패드(608) 위에 패시베이션 층(610)이 형성될 수 있다. 본드 패드(608)는, 하나 이상의 전도성 상호접속 층(606) 및 유전체 구조물(324) 위에 전도성 층을 퇴적하고 그 후에 본드 패드(608)를 정의하도록 전도성 층을 패터닝함으로써 형성될 수 있다. 패시베이션 층(610)은 퇴적 프로세스 다음에 패터닝 프로세스에 의해 형성될 수 있다. In some embodiments, bond pads 608 may be formed on one or more conductive interconnect layers 606 and / or dielectric structures 324. Thereafter, a passivation layer 610 may be formed on the bond pad 608. Bond pads 608 may be formed by depositing a conductive layer over one or more conductive interconnect layers 606 and dielectric structures 324 and then patterning the conductive layer to define bond pads 608. The passivation layer 610 may be formed by a patterning process following a deposition process.

도 14의 단면도(1400)에 도시된 바와 같이, 기판(312)은 제1 다이(308a) 및 제2 다이(308b)를 형성하도록 스크라이브 라인(1402)의 하나 이상을 따라 다이싱된다. 제1 다이(308a)는 제1 HEMT 디바이스(104) 및 다이오드-접속된 트랜지스터(110)를 포함한다. 제2 다이(308b)는 제2 HEMT 디바이스(108)를 포함한다. 제1 다이(308a) 및 제2 다이(308b)가 동일 기판으로부터 이루어지는 것으로 예시되어 있지만, 대안의 실시예에서 제1 다이(308a) 및 제2 다이(308b)는 상이한 기판에서 형성될 수 있다는 것을 알 것이다. 예를 들어, 일부 실시예에서, 제1 다이(308a)는 제1 웨이퍼에 형성되고, 제2 다이는 제1 웨이퍼와 상이한 제2 웨이퍼에 형성된다. As shown in sectional view 1400 of FIG. 14, substrate 312 is diced along one or more of scribe lines 1402 to form first die 308a and second die 308b. The first die 308a includes a first HEMT device 104 and a diode-connected transistor 110. The second die 308b includes a second HEMT device 108. Although the first die 308a and the second die 308b are illustrated as being made from the same substrate, in alternative embodiments the first die 308a and the second die 308b can be formed on different substrates You know. For example, in some embodiments, a first die 308a is formed on a first wafer, and a second die is formed on a second wafer different from the first wafer.

도 15의 단면도(1500)에 도시된 바와 같이, 제1 다이(308a) 및 제2 다이(308b)가 패키지 내에 배치된다. 일부 실시예에서, 제1 다이(308a) 및 제2 다이(308b)는 접착 층(604)에 의해 다이 패드(602)에 본딩될 수 있다. 제1 다이(308a)는 그 후에, 하나 이상의 본드 와이어(616)에 의해 제2 다이(308b)에 그리고 복수의 리드 프레임(614)에 와이어 본딩된다. 그 후에, 제1 다이(308a), 제2 다이(308b), 다이 패드(602), 및 복수의 리드 프레임(614) 주변에 몰딩 컴파운드가 형성된다. As shown in sectional view 1500 of FIG. 15, a first die 308a and a second die 308b are disposed within the package. In some embodiments, the first die 308a and the second die 308b can be bonded to the die pad 602 by an adhesive layer 604. The first die 308a is then wire bonded to the second die 308b and to a plurality of lead frames 614 by one or more bond wires 616. Thereafter, a molding compound is formed around the first die 308a, the second die 308b, the die pad 602, and the plurality of lead frames 614.

일부 실시예(도시되지 않음)에서, 하나 이상의 본드 와이어(616)는, 제1 HEMT 디바이스(104)의 제1 드레인(D1)을 제2 HEMT 디바이스(108)의 제2 소스(S2)에 전기적으로 커플링하도록 그리고 제2 HEMT 디바이스(108)의 제2 게이트(G2)를 다이오드-접속된 트랜지스터(110)의 제3 드레인(D3)에 더 커플링하도록 구성된다. 하나 이상의 전도성 상호접속 층(606) 및 하나 이상의 본드 와이어(616)의 전기적 접속은, 제1 HEMT 디바이스(104), 제2 HEMT 디바이스(108), 및 다이오드-접속된 트랜지스터(110)를, 공통 소스 단자, 공통 드레인 단자 및 공통 게이트 단자(도 2에 도시됨)를 갖는 단일 고전압 디바이스로서 동작하게 한다. 고전압 디바이스는, 제1 HEMT 디바이스(104)나 제2 HEMT 디바이스(108)의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는다. In some embodiments (not shown), the one or more bond wires 616 may include a first drain D 1 of the first HEMT device 104 and a second source S 2 of the second HEMT device 108. Is configured to electrically couple and further couple the second gate G 2 of the second HEMT device 108 to the third drain D 3 of the diode-connected transistor 110. The electrical connections of the one or more conductive interconnect layers 606 and the one or more bond wires 616 are common to the first HEMT device 104, the second HEMT device 108, and the diode-connected transistor 110. It acts as a single high voltage device with a source terminal, a common drain terminal and a common gate terminal (shown in Figure 2). The high voltage device has a breakdown voltage that is greater than the breakdown voltage of the first HEMT device 104 or the second HEMT device 108.

도 16 내지 도 23은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법의 일부 대안의 실시예의 단면도(1600-2300)를 예시한다. 도 16 내지 도 23에 도시된 단면도(1600-2300)는 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 형성하는 방법에 관련하여 기재되어 있지만, 도 16 내지 도 23에 도시된 구조물은 형성 방법에 한정되지 않으며 오히려 방법을 분리하여 독립적일 수 있다는 것을 알 수 있을 것이다. 16-23 illustrate cross-sectional views 1600-2300 of some alternative embodiments of a method of forming a high voltage device that includes a cascode structure with a plurality of HEMT devices. The cross-sectional views 1600-2300 shown in FIGS. 16 to 23 are described in relation to a method of forming a cascode structure having a plurality of HEMT devices, but the structures shown in FIGS. 16 to 23 are not limited to the forming method Rather, it will be appreciated that the methods can be separated and independent.

도 16의 단면도(1600)에 도시된 바와 같이, 기판(406)이 제공된다. 기판(406)은 제1 도핑 타입(예컨대, p-타입 도펀트)을 갖는 반도체 재료를 포함한다. 다양한 실시예에서, 기판(406)은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 일 수 있으며, 그 뿐만 아니라 이와 연관된 임의의 다른 유형의 반도체, 에피텍셜, 유전체, 또는 금속 층일 수 있다. 기판(406)은 제1 HEMT 디바이스 영역(902), 제2 HEMT 디바이스 영역(904), 및 다이오드-접속된 HEMT 디바이스 영역(906)을 포함한다. 16, a substrate 406 is provided. The substrate 406 includes a semiconductor material having a first doping type (eg, p-type dopant). In various embodiments, the substrate 406 can be any type of semiconductor body (eg, silicon, SiGe, SOI, etc.), as well as any other type of semiconductor, epitaxial, dielectric, or metal layer associated therewith. You can. The substrate 406 includes a first HEMT device region 902, a second HEMT device region 904, and a diode-connected HEMT device region 906.

도 17의 단면도(1700)에 도시된 바와 같이, 수평으로 연장하는 아이솔레이션 영역(414a)이 기판(406) 내에 형성된다. 수평으로 연장하는 아이솔레이션 영역(414a)은 기판(406)의 제1 도핑 타입과 상이한 제2 도핑 타입을 갖는 도핑된 영역을 포함한다. 일부 실시예에서, 수평으로 연장하는 아이솔레이션 영역(414a)은, 기판(406) 위에 제1 마스킹 층(1702)을 형성하고 그 후에 제1 마스킹 층(1702)에 따라 하나 이상의 제1 도펀트 종(1704)을 기판(406) 안으로 주입함으로써 형성될 수 있다. 일부 실시예에서, 제1 마스킹 층(1702)은 예를 들어 포토레지스트를 포함할 수 있다.As shown in sectional view 1700 of FIG. 17, an isolation region 414a extending horizontally is formed in the substrate 406. The horizontally extending isolation region 414a includes a doped region having a second doping type different from the first doping type of the substrate 406. In some embodiments, the horizontally extending isolation region 414a forms a first masking layer 1702 over the substrate 406 and thereafter one or more first dopant species 1704 according to the first masking layer 1702. ) Into the substrate 406. In some embodiments, the first masking layer 1702 can include, for example, photoresist.

도 18의 단면도(1800)에 도시된 바와 같이, 기판(406) 및 수평으로 연장하는 아이솔레이션 영역(414a) 위에 에피텍셜 버퍼 층(408)이 형성된다. 에피텍셜 버퍼 층(408)은 일관된 결정 격자를 제공하도록 구성되며, 이는 수평으로 연장하는 아이솔레이션 영역(414a)의 결정 손상이 위의 층으로 전파하는 것을 막는다. 일부 실시예에서, 에피텍셜 버퍼 층(408)은 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 에피텍셜 버퍼 층(408)은 아래의 기판(406)과 동일한 재료를 포함할 수 있다. As shown in sectional view 1800 of FIG. 18, epitaxial buffer layer 408 is formed over substrate 406 and horizontally extending isolation region 414a. The epitaxial buffer layer 408 is configured to provide a consistent crystal lattice, which prevents crystal damage of the horizontally extending isolation region 414a from propagating to the upper layer. In some embodiments, epitaxial buffer layer 408 may include a semiconductor material, such as silicon. In some embodiments, epitaxial buffer layer 408 may include the same material as substrate 406 below.

채널 층(410)이 에피텍셜 버퍼 층(408) 위에 형성되고, 활성 층(412)이 채널 층(410) 위에 형성된다. 채널 층(410)은 활성 층(412)과 상이한 재료를 포함한다. 예를 들어, 일부 실시예에서, 채널 층(410)은 갈륨 질화물(GaN)을 포함할 수 있고 활성 층(412)은 알루미늄 갈륨 질화물(AlGaN)을 포함할 수 있다. 다양한 실시예에서, 채널 층(410) 및/또는 활성 층(412)은 퇴적 프로세스(예컨대, 화학적 기상 증착(CVD, 플라즈마 강화 화학적 기상 증착(PE-CVD), 원자층 증착(ALD), 물리적 기상 증착(PVD) 등)에 의해 형성될 수 있다. 일부 실시예에서, 채널 층(410)은 비교적 낮은 비용으로 고품질 채널 층을 제공하도록 대략 5 마이크론 이하인 두께로 형성될 수 있다. 다른 실시예에서, 채널 층(410)은 대략 10 마이크론 이하의 두께로 형성될 수 있다. 또 다른 실시예에서, 채널 층(410)은 대략 5 마이크론과 대략 10 마이크론 사이인 두께로 형성될 수 있다.A channel layer 410 is formed over the epitaxial buffer layer 408 and an active layer 412 is formed over the channel layer 410. Channel layer 410 comprises a different material than active layer 412. For example, in some embodiments, the channel layer 410 can include gallium nitride (GaN) and the active layer 412 can include aluminum gallium nitride (AlGaN). In various embodiments, channel layer 410 and / or active layer 412 may be deposited in a deposition process (eg, chemical vapor deposition (CVD, plasma enhanced chemical vapor deposition (PE-CVD), atomic layer deposition (ALD), physical vapor deposition). Deposition (PVD), etc. In some embodiments, the channel layer 410 may be formed to a thickness of approximately 5 microns or less to provide a high quality channel layer at a relatively low cost. The channel layer 410 may be formed to a thickness of less than or equal to about 10 microns In another embodiment, the channel layer 410 may be formed to a thickness between about 5 microns and about 10 microns.

도 19의 단면도(1900)에 도시된 바와 같이, 복수의 제1 아이솔레이션 영역(208)이 활성 층(316) 내에 형성된다. 복수의 제1 아이솔레이션 영역(208)은 활성 층(316)의 상부로부터 채널 층(314) 내로 수직으로 연장하는 도핑된 영역을 포함할 수 있다. 복수의 제1 아이솔레이션 영역(208)은 측방향으로 제1 HEMT 디바이스 영역(902), 제2 HEMT 디바이스 영역(904) 및 다이오드-접속된 HEMT 디바이스 영역(906) 사이에 위치된다. 19, a plurality of first isolation regions 208 are formed in the active layer 316. The plurality of first isolation regions 208 can include doped regions extending vertically from the top of the active layer 316 into the channel layer 314. The plurality of first isolation regions 208 are laterally positioned between the first HEMT device region 902, the second HEMT device region 904 and the diode-connected HEMT device region 906.

일부 실시예에서, 복수의 제1 아이솔레이션 영역(208)은, 활성 층(316) 위에 제1 패터닝된 마스킹 층(1102)을 형성하고 그 후에 제1 패터닝된 마스킹 층(1102)에 따라 하나 이상의 도펀트 종(1104)을 활성 층(316) 안으로 주입함으로써 형성된다. 일부 실시예에서, 도펀트 종(1104)은 도펀트 종(1104)을 채널 층(314) 안으로 구동시키기에 충분한 에너지로 주입될 수 있다. 일부 실시예에서, 주입 후에 도펀트 종을 확산시키도록 드라이브인 어닐이 수행될 수 있다. In some embodiments, the plurality of first isolation regions 208 form a first patterned masking layer 1102 over the active layer 316 and thereafter one or more dopants according to the first patterned masking layer 1102. Formed by implanting species 1104 into active layer 316. In some embodiments, dopant species 1104 may be implanted with sufficient energy to drive dopant species 1104 into channel layer 314. In some embodiments, drive-in annealing may be performed to diffuse the dopant species after implantation.

도 20의 단면도(2000)에 도시된 바와 같이, 채널 층(410) 및 활성 층(412)은, 채널 층(410) 및 활성 층(412)을 통해 연장하는 트렌치(2002)를 정의하도록 선택적으로 에칭된다. 트렌치(2002)는 활성 층(412)의 상부로부터 에피텍셜 버퍼 층(408)으로 수직으로 연장한다. 일부 실시예에서, 트렌치(2002)는, 트렌치(2002)의 측벽이 각각 에피텍셜 버퍼 층(408), 채널 층(410) 및 활성 층(412)에 의해 정의되도록, 에피텍셜 버퍼 층(408) 안으로 연장할 수 있다. 일부 실시예에서, 채널 층(410) 및 활성 층(412)은, 활성 층(412) 위에 제2 패터닝된 마스킹 층(2004)을 형성하고, 그 후에 제2 패터닝된 마스킹 층(2004)에 의해 커버되지 않은 영역에서 채널 층(410) 및 활성 층(412)을 하나 이상의 에천트(2006)에 노출시킴으로써, 선택적으로 에칭될 수 있다. 20, channel layer 410 and active layer 412 are selectively defined to define trenches 2002 that extend through channel layer 410 and active layer 412. Is etched. Trench 2002 extends vertically from the top of active layer 412 to epitaxial buffer layer 408. In some embodiments, trench 2002 includes epitaxial buffer layer 408 such that sidewalls of trench 2002 are defined by epitaxial buffer layer 408, channel layer 410, and active layer 412, respectively. Can extend in. In some embodiments, the channel layer 410 and the active layer 412 form a second patterned masking layer 2004 over the active layer 412, and thereafter by a second patterned masking layer 2004 By exposing channel layer 410 and active layer 412 to one or more etchants 2006 in an uncovered region, it can be selectively etched.

도 21의 단면도(2100)에 도시된 바와 같이, 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)이, 수평으로 연장하는 아이솔레이션 영역(414a) 위의 에피텍셜 버퍼 층(408) 내에 형성된다. 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은 제2 도핑 타입을 갖는 도핑된 영역을 포함한다. 수평으로 연장하는 아이솔레이션 영역(414a) 및 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은 집합적으로, 제1 HEMT 디바이스 영역(902) 및 다이오드-접속된 HEMT 디바이스 영역(906)으로부터 제2 HEMT 디바이스 영역(904)을 전기적으로 격리하도록 구성되는 아이솔레이션 구조물(414)을 정의한다. 21, one or more vertically extending isolation regions 414b are formed in the epitaxial buffer layer 408 over the horizontally extending isolation regions 414a. The one or more vertically extending isolation regions 414b include doped regions having a second doping type. The horizontally extending isolation region 414a and the one or more vertically extending isolation regions 414b are collectively, from the first HEMT device region 902 and the diode-connected HEMT device region 906 to the second HEMT device. Define isolation structure 414 that is configured to electrically isolate region 904.

일부 실시예에서, 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은, 제3 패터닝된 마스킹 층(2101)에 따라 하나 이상의 제2 도펀트 종(2104)을 에피텍셜 버퍼 층(408) 내로 선택적으로 주입함으로써 형성될 수 있다. 일부 실시예에서, 하나 이상의 제2 도펀트 종(2104)은 수평으로 연장하는 아이솔레이션 영역(414a)을 형성하는데 사용되는 하나 이상의 제1 도펀트 종(도 17의 1704)과 동일할 수 있다. 일부 실시예에서, 제3 패터닝된 마스킹 층(2102)은 트렌치(2002)를 정의하는데 사용되는 제2 패터닝된 마스킹 층(2004)을 포함할 수 있다. 일부 실시예에서, 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은 수평으로 연장하는 아이솔레이션 영역(414a)의 바깥쪽 측부를 지나 측방향으로 연장할 수 있다. 일부 추가의 실시예에서, 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은 수평으로 연장하는 아이솔레이션 영역(414a)의 상부 아래로 수직으로 연장할 수 있다. 이러한 실시예에서, 하나 이상의 수직으로 연장하는 아이솔레이션 영역(414b)은 제1 방향을 따라 그리고 제1 방향에 수직인 제2 방향을 따라 수평으로 연장하는 아이솔레이션 영역(414a)과 접촉할 수 있다. In some embodiments, one or more vertically extending isolation regions 414b selectively implant one or more second dopant species 2104 into the epitaxial buffer layer 408 according to the third patterned masking layer 2101. Can be formed by. In some embodiments, the one or more second dopant species 2104 may be the same as the one or more first dopant species (1704 in FIG. 17) used to form the horizontally extending isolation region 414a. In some embodiments, the third patterned masking layer 2102 can include a second patterned masking layer 2004 that is used to define the trench 2002. In some embodiments, the one or more vertically extending isolation regions 414b may extend laterally beyond the outer side of the horizontally extending isolation region 414a. In some further embodiments, the one or more vertically extending isolation regions 414b may extend vertically below the top of the horizontally extending isolation regions 414a. In this embodiment, the one or more vertically extending isolation regions 414b may contact the isolation region 414a extending horizontally along a first direction and along a second direction perpendicular to the first direction.

도 22의 단면도(2200)에 도시된 바와 같이, 전도성 콘택(416)을 정의하도록 전도성 재료가 트렌치(2002) 내에 형성된다. 전도성 콘택(416)은 아이솔레이션 구조물(414)과 접촉하도록 채널 층(410) 및 활성 층(412)을 통해 수직으로 연장한다. 일부 실시예에서, 하나 이상의 유전체 재료를 포함하는 절연 층(417)이 전도성 재료의 형성 전에 트렌치(2002)의 측벽을 따라 형성될 수 있다. 일부 실시예에서, 절연 층(417)은 제3 패터닝된 마스킹 층(도 21의 2102)을 제 자리에 두고 열 산화 프로세스를 수행함으로써 형성될 수 있다. 열 산화 프로세스는 에피텍셜 버퍼 층(408), 채널 층(410) 및/또는 활성 층(412)의 노출된 표면 상에 절연 층(예컨대, 산화물)을 형성한다. 그 후에, 에피텍셜 버퍼 층(408)의 상부 표면으로부터 절연 층을 제거하도록 에칭 프로세스가 수행될 수 있다. 일부 이러한 실시예에서, 절연 층(417)은 에피텍셜 버퍼 층(408)과 접촉하는 제1 유전체 재료, 채널 층(410)과 접촉하는 제2 유전체 재료, 및 활성 층(412)과 접촉하는 제3 유전체 재료를 포함할 수 있다.As shown in sectional view 2200 of FIG. 22, conductive material is formed in trench 2002 to define conductive contact 416. Conductive contact 416 extends vertically through channel layer 410 and active layer 412 to contact isolation structure 414. In some embodiments, an insulating layer 417 comprising one or more dielectric materials may be formed along sidewalls of trench 2002 prior to formation of a conductive material. In some embodiments, the insulating layer 417 may be formed by performing a thermal oxidation process with the third patterned masking layer (2102 in FIG. 21) in place. The thermal oxidation process forms an insulating layer (eg, oxide) on the exposed surfaces of epitaxial buffer layer 408, channel layer 410 and / or active layer 412. Thereafter, an etch process can be performed to remove the insulating layer from the top surface of epitaxial buffer layer 408. In some such embodiments, the insulating layer 417 is a first dielectric material that contacts the epitaxial buffer layer 408, a second dielectric material that contacts the channel layer 410, and a second dielectric material that contacts the active layer 412. 3 dielectric material.

도 23의 단면도(2300)에 도시된 바와 같이, 제1 HEMT 디바이스 영역(도 21의 902), 제2 HEMT 디바이스 영역(도 21의 904), 및 다이오드-접속된 HEMT 디바이스 영역(도 21의 906) 내의 활성 층(412) 위에 게이트 구조물(318), 소스 콘택(216s), 및 드레인 콘택(216d)이 형성된다. 게이트 구조물(318), 소스 콘택(216s), 및 드레인 콘택(216d)은, 제1 HEMT 디바이스(302)의 제1 게이트(G1), 제1 소스(S1), 및 제1 드레인(D1); 제2 HEMT 디바이스(304)의 제2 게이트(G2), 제2 소스(S2) 제2 드레인(D2); 및 다이오드-접속된 HEMT 디바이스(306)의 제3 게이트(G3), 제3 소스(S3), 및 제3 드레인(D3)을 정의한다. 일부 실시예에서, 게이트 구조물(318)은, 반도체 재료의 도핑된 층(320), 및 반도체 재료의 도핑된 층(320) 위에 배치된 게이트 전극(322)을 포함할 수 있다. As shown in sectional view 2300 of FIG. 23, a first HEMT device area (902 in FIG. 21), a second HEMT device area (904 in FIG. 21), and a diode-connected HEMT device area (906 in FIG. 21) ), A gate structure 318, source contacts 216s, and drain contacts 216d are formed over the active layer 412. The gate structure 318, the source contact 216s, and the drain contact 216d include a first gate G 1 , a first source S 1 , and a first drain D of the first HEMT device 302. 1 ); A second gate G 2 of the second HEMT device 304, a second source S 2 , a second drain D 2 ; And a third gate G 3 , a third source S 3 , and a third drain D 3 of the diode-connected HEMT device 306. In some embodiments, the gate structure 318 can include a doped layer 320 of semiconductor material, and a gate electrode 322 disposed over the doped layer 320 of semiconductor material.

도 24의 단면도(2400)에 도시된 바와 같이, 활성 층(412) 위에 형성된 유전체 구조물(324) 내에 복수의 전도성 상호접속 층(706)이 형성된다. 일부 실시예에서, 유전체 구조물(324)은 복수의 에칭 정지 층에 의해 분리된 복수의 적층된 ILD 층을 포함할 수 있다. 일부 실시예에서, 복수의 전도성 상호접속 층(706)은 상호접속 와이어 및 상호접속 비아의 교대 층들을 포함할 수 있다. 24, a plurality of conductive interconnect layers 706 are formed in the dielectric structure 324 formed over the active layer 412. In some embodiments, dielectric structure 324 may include a plurality of stacked ILD layers separated by a plurality of etch stop layers. In some embodiments, the plurality of conductive interconnect layers 706 can include alternating layers of interconnect wire and interconnect vias.

일부 실시예(도시되지 않음)에서, 복수의 전도성 상호접속 층(706)은, 제1 HEMT 디바이스(302)의 제1 게이트(G1)를 다이오드-접속된 HEMT 디바이스(306)의 제3 소스(S3) 및 제3 게이트(G3)에, 제1 HEMT 디바이스(302)의 제1 드레인(D1)을 제2 HEMT 디바이스(304)의 제2 소스(S2)에 전기적으로 커플링하고 그리고 제2 HEMT 디바이스(304)의 제2 게이트(G2)를 다이오드-접속된 HEMT 디바이스(306)의 제3 드레인(D3)에 더 커플링하도록 구성된다. 복수의 전도성 상호접속 층(706)의 전기적 접속은, 제1 HEMT 디바이스(302), 제2 HEMT 디바이스(304) 및 다이오드-접속된 HEMT 디바이스(306)를, 공통 소스 단자, 공통 드레인 단자 및 공통 게이트 단자(도 2에 도시됨)를 갖는 단일 고전압 디바이스로서 동작하게 한다. 고전압 디바이스는, 제1 HEMT 디바이스(302)나 제2 HEMT 디바이스(304)의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는다. In some embodiments (not shown), the plurality of conductive interconnect layers 706, a third source of the HEMT device 306 diode-connected to the first gate G 1 of the first HEMT device 302. Electrically coupling the first drain D 1 of the first HEMT device 302 to the second source S 2 of the second HEMT device 304 to (S 3 ) and the third gate G 3 . And further couples the second gate G 2 of the second HEMT device 304 to the third drain D 3 of the diode-connected HEMT device 306. Electrical connections of the plurality of conductive interconnect layers 706 include a first HEMT device 302, a second HEMT device 304 and a diode-connected HEMT device 306, a common source terminal, a common drain terminal and a common It acts as a single high voltage device with a gate terminal (shown in Figure 2). The high voltage device has a breakdown voltage greater than the breakdown voltage of the first HEMT device 302 or the second HEMT device 304.

도 25의 단면도(2500)에 도시된 바와 같이, 다이(402)가 패키지 내에 배치된다. 일부 실시예에서, 다이(402)는 하나 이상의 마이크로-범프(708)에 의해 캐리어 기판(702)에 본딩될 수 있다. 그 후에, 몰딩 컴파운드(704)가 캐리어 기판(702) 및 다이(402) 위에 형성된다. 25, die 402 is placed in the package. In some embodiments, die 402 may be bonded to carrier substrate 702 by one or more micro-bumps 708. Thereafter, a molding compound 704 is formed over the carrier substrate 702 and the die 402.

도 26은 복수의 HEMT 디바이스를 갖는 캐스코드 구조를 포함하는 고전압 디바이스를 형성하는 방법(2600)의 일부 실시예의 흐름도를 예시한다.26 illustrates a flow diagram of some embodiments of a method 2600 of forming a high voltage device that includes a cascode structure with a plurality of HEMT devices.

방법(2600)은 일련의 동작들 또는 이벤트들로서 여기에 예시 및 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안됨을 알 수 있을 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이와 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 추가적으로, 예시된 모든 동작들이 여기에서의 기재의 하나 이상의 양상 또는 실시예를 구현하는 데 요구되지 않을 수 있다. 또한, 여기에 도시된 동작들 중의 하나 이상은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.It will be appreciated that the method 2600 is illustrated and described herein as a series of actions or events, but the illustrated order of these actions or events should not be interpreted in a limiting sense. For example, some actions may occur in a different order as illustrated and / or described herein and / or concurrent with other actions or events. Additionally, not all illustrated operations may be required to implement one or more aspects or embodiments of the description herein. Also, one or more of the operations shown herein may be performed in one or more separate operations and / or steps.

2602에서, 제1 HEMT 디바이스 영역, 제2 HEMT 디바이스 영역, 및 다이오드-접속된 HEMT 디바이스 영역을 갖는 기판이 제공된다. 도 9 및 도 16은 동작 2602에 대응하는 일부 실시예의 단면도(900 및 1600)를 예시한다.At 2602, a substrate having a first HEMT device area, a second HEMT device area, and a diode-connected HEMT device area is provided. 9 and 16 illustrate cross-sectional views 900 and 1600 of some embodiments corresponding to operation 2602.

2604에서, 일부 실시예에서 기판 위에 에피텍셜 버퍼 층이 형성될 수 있다. 도 18은 동작 2604에 대응하는 일부 실시예의 단면도(1800)를 예시한다.At 2604, an epitaxial buffer layer may be formed over the substrate in some embodiments. 18 illustrates a cross-sectional view 1800 of some embodiments corresponding to operation 2604.

2606에서, 채널 층이 기판 위에 형성된다. 도 10 및 도 18은 동작 2606에 대응하는 일부 실시예의 단면도(1000 및 1800)를 예시한다.At 2606, a channel layer is formed over the substrate. 10 and 18 illustrate cross-sectional views 1000 and 1800 of some embodiments corresponding to operation 2606.

2608에서, 활성 층이 기판 위에 형성된다. 도 10 및 도 18은 동작 2608에 대응하는 일부 실시예의 단면도(1000 및 1800)를 예시한다.At 2608, an active layer is formed over the substrate. 10 and 18 illustrate cross-sectional views 1000 and 1800 of some embodiments corresponding to operation 2608.

2610에서, 제1 HEMT 디바이스 영역, 제2 HEMT 디바이스 영역, 및 다이오드-접속된 HEMT 디바이스 영역 사이의 활성 층 및 채널 층 내에 아이솔레이션 영역이 형성된다. 도 11 및 도 19은 동작 2610에 대응하는 일부 실시예의 단면도(1000 및 1700)를 예시한다.At 2610, an isolation region is formed in the active layer and the channel layer between the first HEMT device region, the second HEMT device region, and the diode-connected HEMT device region. 11 and 19 illustrate cross-sectional views 1000 and 1700 of some embodiments corresponding to operation 2610.

2612에서, 제1 HEMT 디바이스 영역 및 다이오드-접속된 HEMT 디바이스 영역은 제2 HEMT 디바이스 영역으로부터 전기적으로 격리된다. 도 14, 도 17, 도 20 내지 도 22는 동작 2612에 대응하는 일부 실시예의 단면도들을 예시한다. At 2612, the first HEMT device region and the diode-connected HEMT device region are electrically isolated from the second HEMT device region. 14, 17, 20-22 illustrate cross-sectional views of some embodiments corresponding to operation 2612.

2614에서, 제1 HEMT 디바이스를 정의하도록 제1 HEMT 디바이스 영역 내에 제1 게이트 구조물, 제1 소스 콘택, 및 제1 드레인 콘택이 형성된다. 도 12a, 도 12b, 및 도 23은 동작 2614에 대응하는 일부 실시예의 단면도(1200, 1202 및 2300)를 예시한다.At 2614, a first gate structure, a first source contact, and a first drain contact are formed in the first HEMT device region to define the first HEMT device. 12A, 12B, and 23 illustrate cross-sectional views 1200, 1202, and 2300 of some embodiments corresponding to operation 2614.

2616에서, 제2 HEMT 디바이스를 정의하도록 제2 HEMT 디바이스 영역 내에 제2 게이트 구조물, 제2 소스 콘택, 및 제2 드레인 콘택이 형성된다. 도 12a, 도 12b, 및 도 23은 동작 2616에 대응하는 일부 실시예의 단면도(1200, 1202 및 2300)를 예시한다.At 2616, a second gate structure, a second source contact, and a second drain contact are formed in the second HEMT device region to define the second HEMT device. 12A, 12B, and 23 illustrate cross-sectional views 1200, 1202, and 2300 of some embodiments corresponding to operation 2616.

2618에서, 다이오드-접속된 HEMT 디바이스를 정의하도록 다이오드-접속된 HEMT 디바이스 영역 내에 제3 게이트 구조물, 제3 소스 콘택, 및 제3 드레인 콘택이 형성된다. 도 12a, 도 12b, 및 도 23은 동작 2618에 대응하는 일부 실시예의 단면도(1200, 1202 및 2300)를 예시한다. At 2618, a third gate structure, a third source contact, and a third drain contact are formed in the diode-connected HEMT device region to define a diode-connected HEMT device. 12A, 12B, and 23 illustrate cross-sectional views 1200, 1202, and 2300 of some embodiments corresponding to operation 2618.

2620에서, 다이오드-접속된 HEMT 디바이스를 포함하는 고전압 디바이스를 정의하는 직렬 접속으로 제1 HEMT 디바이스와 제2 HEMT 디바이스를 전기적으로 커플링하도록 하나 이상의 전도성 층이 형성된다. 고전압 디바이스는, 제1 HEMT 디바이스 또는 제2 HEMT 디바이스의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는다. 도 13, 도 15, 도 24 및 도 25는 동작 2620에 대응하는 일부 실시예의 단면도들을 예시한다.At 2620, one or more conductive layers are formed to electrically couple the first HEMT device and the second HEMT device with a series connection defining a high voltage device including a diode-connected HEMT device. The high voltage device has a breakdown voltage greater than the breakdown voltage of the first HEMT device or the second HEMT device. 13, 15, 24, and 25 illustrate cross-sectional views of some embodiments corresponding to operation 2620.

따라서, 본 개시는 비교적 큰 브레이크다운 전압(즉, 제1 HEMT 또는 제2 HEMT 디바이스 중의 어느 하나의 브레이크다운 전압보다 더 큰 브레이크다운 전압)을 갖는 단일 고전압 트랜지스터 디바이스와 동등한 것처럼 집합적으로 동작하도록, 제2 HEMT 디바이스와 직렬로 접속된 제1 HEMT 디바이스를 포함하는 고전압 디바이스에 관한 것이다. Accordingly, the present disclosure collectively operates to be equivalent to a single high voltage transistor device having a relatively large breakdown voltage (ie, a breakdown voltage greater than that of either the first HEMT or the second HEMT device), It relates to a high voltage device including a first HEMT device connected in series with the second HEMT device.

일부 실시예에서, 본 개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 반도체 구조물 내에 배치되며, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT(high electron mobility transistor) 디바이스; 상기 반도체 구조물 내에 배치되며, 상기 제1 드레인에 커플링된 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스; 및 상기 반도체 구조물 내에 배치되며, 제3 소스, 제3 게이트, 및 상기 제2 게이트에 커플링된 제3 드레인을 포함하는 다이오드-접속된 트랜지스터 디바이스를 포함한다. 일부 실시예에서, 상기 제1 HEMT 디바이스는 제1 증가(enhancement) 모드 HEMT 디바이스이다. 일부 실시예에서, 상기 제2 HEMT 디바이스는 제2 증가 모드 HEMT 디바이스이고, 상기 제3 소스는 상기 제1 게이트에 커플링되며 상기 제3 드레인은 상기 제2 게이트에 커플링된다. 일부 실시예에서, 상기 제2 HEMT 디바이스는 공핍(depletion) 모드 HEMT 디바이스이고, 상기 제3 소스는 상기 제1 소스에 커플링되며 상기 제3 드레인은 상기 제2 게이트에 커플링된다. 일부 실시예에서, 상기 제1 HEMT 디바이스 및 상기 다이오드-접속된 트랜지스터 디바이스는 제1 다이 내에 배열되고, 상기 제2 HEMT 디바이스는, 상기 제1 다이의 가장 바깥쪽 측벽으로부터 비제로 간격 만큼 이격되어 있는 가장 바깥쪽 측벽을 갖는 제2 다이 내에 배열된다. 일부 실시예에서, 상기 제1 다이 및 상기 제2 다이는 각각, 제1 반도체 재료를 포함하는 기판; 상기 기판 위에 위치되며, 제2 반도체 재료를 포함하는 채널 층; 및 상기 채널 층 위에 위치되며, 제3 반도체 재료를 포함하는 활성 층을 포함한다. 일부 실시예에서, 상기 제1 다이 및 상기 제2 다이는 각각, 실리콘 기판 위에 배열된 갈륨 질화물 층; 및 상기 갈륨 질화물 층 상에 배열된 알루미늄 갈륨 질화물 층을 포함한다. 일부 실시예에서, 상기 갈륨 질화물 층은 대략 10 마이크론 이하인 두께를 갖는다. 일부 실시예에서, 상기 제1 HEMT 디바이스, 상기 다이오드-접속된 트랜지스터 디바이스, 및 상기 제2 HEMT 디바이스는 다이 내에 배열된다. 일부 실시예에서, 상기 다이는, 제1 도핑 타입을 갖는 실리콘을 포함하는 기판; 상기 기판 위에 배열된 갈륨 질화물 층; 및 상기 갈륨 질화물 층의 상부와 접촉하는 알루미늄 갈륨 질화물 층을 포함한다. 일부 실시예에서, 상기 다이는, 제1 도핑 타입을 갖는 제1 반도체 재료를 포함하는 기판; 상기 기판 위에 배치되며, 상기 제1 도핑 타입을 갖는 상기 제1 반도체 재료를 포함하는 에피텍셜 버퍼 층; 상기 에피텍셜 버퍼 층 위에 위치되며, 제2 반도체 재료를 포함하는 채널 층; 및 상기 채널 층 위에 위치되며, 제3 반도체 재료를 포함하는 활성층을 포함한다. 일부 실시예에서, 상기 반도체 디바이스는, 상기 제1 도핑 타입과 상이한 제2 도핑 타입을 갖는 도핑된 영역을 포함하는 아이솔레이션 구조물을 더 포함하고, 상기 도핑된 영역은, 상기 기판 내에 배치된 수평 연장 세그먼트 및 상기 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 수직 연장 세그먼트를 포함한다. 일부 실시예에서, 상기 반도체 디바이스는, 상기 아이솔레이션 구조물과 접촉하도록 상기 채널 층 및 상기 활성 층을 통해 연장하는 하나 이상의 전도성 콘택을 더 포함한다. 일부 실시예에서, 상기 하나 이상의 전도성 콘택은, 상기 에피텍셜 버퍼 층의 상부 표면을 따라 연장하는 수평 평면을 따라 배치된 계면에서 상기 아이솔레이션 구조물과 물리적으로 접촉한다. In some embodiments, the present disclosure relates to semiconductor devices. The semiconductor device includes: a first high electron mobility transistor (HEMT) device disposed in a semiconductor structure and including a first source, a first drain, and a first gate; A second HEMT device disposed in the semiconductor structure and including a second source, a second drain, and a second gate coupled to the first drain; And a diode-connected transistor device disposed within the semiconductor structure and including a third source, a third gate, and a third drain coupled to the second gate. In some embodiments, the first HEMT device is a first enhancement mode HEMT device. In some embodiments, the second HEMT device is a second incremental mode HEMT device, the third source is coupled to the first gate and the third drain is coupled to the second gate. In some embodiments, the second HEMT device is a depletion mode HEMT device, the third source is coupled to the first source and the third drain is coupled to the second gate. In some embodiments, the first HEMT device and the diode-connected transistor device are arranged within a first die, and the second HEMT device is spaced by a non-zero gap from the outermost sidewall of the first die. It is arranged in a second die having the outermost sidewalls. In some embodiments, the first die and the second die each include a substrate comprising a first semiconductor material; A channel layer positioned on the substrate and including a second semiconductor material; And an active layer positioned over the channel layer and comprising a third semiconductor material. In some embodiments, the first die and the second die each include a gallium nitride layer arranged over a silicon substrate; And an aluminum gallium nitride layer arranged on the gallium nitride layer. In some embodiments, the gallium nitride layer has a thickness of approximately 10 microns or less. In some embodiments, the first HEMT device, the diode-connected transistor device, and the second HEMT device are arranged within a die. In some embodiments, the die may include a substrate comprising silicon having a first doping type; A gallium nitride layer arranged on the substrate; And an aluminum gallium nitride layer in contact with the top of the gallium nitride layer. In some embodiments, the die comprises: a substrate comprising a first semiconductor material having a first doping type; An epitaxial buffer layer disposed on the substrate and including the first semiconductor material having the first doping type; A channel layer positioned over the epitaxial buffer layer and including a second semiconductor material; And an active layer positioned over the channel layer and including a third semiconductor material. In some embodiments, the semiconductor device further comprises an isolation structure including a doped region having a second doping type different from the first doping type, wherein the doped region is a horizontally extending segment disposed within the substrate. And a vertically extending segment protruding outward from the top of the horizontally extending segment. In some embodiments, the semiconductor device further comprises one or more conductive contacts extending through the channel layer and the active layer to contact the isolation structure. In some embodiments, the one or more conductive contacts are in physical contact with the isolation structure at an interface disposed along a horizontal plane extending along the top surface of the epitaxial buffer layer.

다른 실시예에서, 본 개시는 고전압 디바이스에 관한 것이다. 상기 고전압 디바이스는, 기판, 상기 기판 위의 채널 층, 및 상기 채널 층 위의 활성 층을 포함하는 반도체 구조물; 상기 활성 층 위에 배치된, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT 디바이스; 상기 활성 층 위에 배치된, 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스; 상기 활성 층 위에 배치된, 제3 소스, 제3 드레인, 및 제3 게이트를 포함하는 다이오드-접속된 트랜지스터 디바이스; 및 상기 반도체 구조물 위에 배치되며, 상기 제1 드레인을 상기 제2 소스에 그리고 상기 제3 드레인을 상기 제2 게이트에 전기적으로 커플링하도록 구성된 하나 이상의 전도성 층을 포함한다. 일부 실시예에서, 상기 제1 HEMT 디바이스 및 상기 다이오드-접속된 트랜지스터 디바이스는 제1 다이 내에 배열되고, 상기 제2 HEMT 디바이스는, 상기 제1 다이로부터 비제로 간격 만큼 이격되어 있는 제2 다이 내에 배열된다. 일부 실시예에서, 상기 기판은 상기 제1 HEMT 디바이스, 상기 다이오드-접속된 트랜지스터 디바이스, 및 상기 제2 HEMT 디바이스 아래에 연속으로 연장한다. 일부 실시예에서, 상기 고전압 디바이스는, 상기 기판 내에 배치되며 상기 기판과 상이한 도핑 타입을 갖는 도핑된 영역을 포함하는 아이솔레이션 구조물을 더 포함하고, 상기 도핑된 영역은, 측방향으로 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 제1 수직 연장 세그먼트와 상기 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 제2 수직 연장 세그먼트 사이에, 상기 수평 연장 세그먼트를 포함한다. In another embodiment, the present disclosure relates to a high voltage device. The high voltage device comprises: a semiconductor structure comprising a substrate, a channel layer over the substrate, and an active layer over the channel layer; A first HEMT device disposed over the active layer, the first HEMT device including a first source, a first drain, and a first gate; A second HEMT device disposed over the active layer, the second HEMT device including a second source, a second drain, and a second gate; A diode-connected transistor device, disposed over the active layer, comprising a third source, a third drain, and a third gate; And one or more conductive layers disposed over the semiconductor structure and configured to electrically couple the first drain to the second source and the third drain to the second gate. In some embodiments, the first HEMT device and the diode-connected transistor device are arranged in a first die, and the second HEMT device is arranged in a second die spaced by a non-zero gap from the first die. do. In some embodiments, the substrate extends continuously below the first HEMT device, the diode-connected transistor device, and the second HEMT device. In some embodiments, the high voltage device further comprises an isolation structure disposed within the substrate and including a doped region having a different doping type than the substrate, the doped region laterally, on top of the horizontally extending segment. And between the first vertically extending segment projecting outward from and the second vertically extending segment projecting outward from the top of the horizontally extending segment.

또 다른 실시예에서, 본 개시는 집적 칩을 형성하는 방법에 관한 것이다. 상기 방법은, 제1 반도체 재료를 포함하는 기판 위에 제2 반도체 재료를 포함하는 채널 층을 형성하는 단계; 상기 채널 층 위에 제3 반도체 재료를 포함하는 활성 층을 형성하는 단계; 제1 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제1 게이트 구조물, 제1 소스 콘택, 및 제1 드레인 콘택을 형성하는 단계; 제2 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제2 게이트 구조물, 제2 소스 콘택, 및 제2 드레인 콘택을 형성하는 단계; 및 상기 제1 HEMT 디바이스 또는 상기 제2 HEMT 디바이스의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는 고전압 디바이스를 정의하는 직렬 접속으로 상기 제1 HEMT 디바이스와 상기 제2 HEMT 디바이스를 전기적으로 커플링하도록 상기 활성 층 위에 하나 이상의 전도성 층을 형성하는 단계를 포함한다. 일부 실시예에서, 상기 방법은, 상기 기판 내에 수평으로 연장하는 아이솔레이션 영역을 형성하도록 상기 기판 안으로 제1 도펀트 종을 선택적으로 주입하는 단계; 상기 제1 도펀트 종을 주입한 후에 그리고 상기 채널 층을 형성하기 전에, 상기 기판 상에 에피텍셜 버퍼 층을 형성하는 단계; 상기 활성 층 및 상기 채널 층을 통해 상기 에피텍셜 버퍼 층으로 연장하는 트렌치를 정의하도록 상기 활성 층 및 상기 채널 층을 선택적으로 패터닝하는 단계; 및 상기 수평으로 연장하는 아이솔레이션 영역과 접촉하는 하나 이상의 수직으로 연장하는 아이솔레이션 영역을 형성하도록 상기 에피텍셜 버퍼 층을 주입하는 단계를 더 포함하고, 상기 하나 이상의 수직으로 연장하는 아이솔레이션 영역은 상기 제2 HEMT 디바이스의 대향측에 배치된다. In another embodiment, the present disclosure relates to a method of forming an integrated chip. The method comprises forming a channel layer comprising a second semiconductor material over a substrate comprising a first semiconductor material; Forming an active layer comprising a third semiconductor material over the channel layer; Forming a first gate structure, a first source contact, and a first drain contact over the active layer to define a first HEMT device; Forming a second gate structure, a second source contact, and a second drain contact over the active layer to define a second HEMT device; And a series connection defining a high voltage device having a breakdown voltage greater than the breakdown voltage of the first HEMT device or the second HEMT device to electrically couple the first HEMT device and the second HEMT device. Forming one or more conductive layers over the active layer. In some embodiments, the method further comprises: selectively implanting a first dopant species into the substrate to form a horizontally extending isolation region within the substrate; Forming an epitaxial buffer layer on the substrate after implanting the first dopant species and before forming the channel layer; Selectively patterning the active layer and the channel layer to define a trench extending through the active layer and the channel layer to the epitaxial buffer layer; And injecting the epitaxial buffer layer to form at least one vertically extending isolation region in contact with the horizontally extending isolation region, wherein the at least one vertically extending isolation region comprises the second HEMT. It is arranged on the opposite side of the device.

전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.The foregoing outlines features of several embodiments so that those skilled in the art may better understand the aspects of the present disclosure. Those skilled in the art should appreciate that the present disclosure can be readily used as a basis for designing or modifying other processes and structures to accomplish the same objectives and / or achieve the same advantages as the embodiments introduced herein. do. Those skilled in the art should also be aware that such equivalent arrangements are capable of making various changes, substitutions, and alternatives without departing from the true meaning and scope of the present disclosure and without departing from the true meaning and scope of the present disclosure.

실시예Example

실시예 1. 반도체 디바이스에 있어서, Example 1 In a semiconductor device,

반도체 구조물 내에 배치되며, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT(high electron mobility transistor) 디바이스; A first high electron mobility transistor (HEMT) device disposed in the semiconductor structure and including a first source, a first drain, and a first gate;

상기 반도체 구조물 내에 배치되며, 상기 제1 드레인에 커플링된 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스; 및A second HEMT device disposed in the semiconductor structure and including a second source, a second drain, and a second gate coupled to the first drain; And

상기 반도체 구조물 내에 배치되며, 제3 소스, 제3 게이트, 및 상기 제2 게이트에 커플링된 제3 드레인을 포함하는 다이오드-접속된 트랜지스터 디바이스A diode-connected transistor device disposed within the semiconductor structure and including a third source, a third gate, and a third drain coupled to the second gate

를 포함하는 반도체 디바이스. A semiconductor device comprising a.

실시예 2. 실시예 1에 있어서, 상기 제1 HEMT 디바이스는 제1 증가(enhancement) 모드 HEMT 디바이스인 것인 반도체 디바이스. Embodiment 2. The semiconductor device of Embodiment 1, wherein the first HEMT device is a first enhancement mode HEMT device.

실시예 3. 실시예 2에 있어서, Example 3. In Example 2,

상기 제2 HEMT 디바이스는 제2 증가 모드 HEMT 디바이스이고;The second HEMT device is a second incremental mode HEMT device;

상기 제3 소스는 상기 제1 게이트에 커플링되며 상기 제3 드레인은 상기 제2 게이트에 커플링되는 것인 반도체 디바이스. And the third source is coupled to the first gate and the third drain is coupled to the second gate.

실시예 4. 실시예 2에 있어서, Example 4. In Example 2,

상기 제2 HEMT 디바이스는 공핍(depletion) 모드 HEMT 디바이스이고;The second HEMT device is a depletion mode HEMT device;

상기 제3 소스는 상기 제1 소스에 커플링되며 상기 제3 드레인은 상기 제2 게이트에 커플링되는 것인 반도체 디바이스. And the third source is coupled to the first source and the third drain is coupled to the second gate.

실시예 5. 실시예 1에 있어서, Example 5. In Example 1,

상기 제1 HEMT 디바이스 및 상기 다이오드-접속된 트랜지스터 디바이스는 제1 다이 내에 배열되고;The first HEMT device and the diode-connected transistor device are arranged in a first die;

상기 제2 HEMT 디바이스는, 상기 제1 다이의 가장 바깥쪽 측벽으로부터 비제로 간격 만큼 이격되어 있는 가장 바깥쪽 측벽을 갖는 제2 다이 내에 배열되는 것인 반도체 디바이스. The second HEMT device is a semiconductor device that is arranged in a second die having an outermost sidewall spaced by a non-zero gap from the outermost sidewall of the first die.

실시예 6. 실시예 5에 있어서, 상기 제1 다이 및 상기 제2 다이는 각각, Example 6 In Example 5, the first die and the second die are each,

제1 반도체 재료를 포함하는 기판; A substrate comprising a first semiconductor material;

상기 기판 위에 위치되며, 제2 반도체 재료를 포함하는 채널 층; 및A channel layer positioned on the substrate and including a second semiconductor material; And

상기 채널 층 위에 위치되며, 제3 반도체 재료를 포함하는 활성 층An active layer overlying the channel layer and comprising a third semiconductor material

을 포함하는 것인 반도체 디바이스. A semiconductor device comprising a.

실시예 7. 실시예 5에 있어서, 상기 제1 다이 및 상기 제2 다이는 각각, Example 7. In Example 5, the first die and the second die were each,

실리콘 기판 위에 배열된 갈륨 질화물 층; 및A gallium nitride layer arranged on the silicon substrate; And

상기 갈륨 질화물 층 상에 배열된 알루미늄 갈륨 질화물 층Aluminum gallium nitride layer arranged on the gallium nitride layer

을 포함하는 것인 반도체 디바이스. A semiconductor device comprising a.

실시예 8. 실시예 7에 있어서, 상기 갈륨 질화물 층은 대략 10 마이크론 이하인 두께를 갖는 것인 반도체 디바이스. Example 8. The semiconductor device of example 7, wherein the gallium nitride layer has a thickness of approximately 10 microns or less.

실시예 9. 실시예 1에 있어서, 상기 제1 HEMT 디바이스, 상기 다이오드-접속된 트랜지스터 디바이스, 및 상기 제2 HEMT 디바이스는 다이 내에 배열되는 것인 반도체 디바이스. Embodiment 9. The semiconductor device of embodiment 1, wherein the first HEMT device, the diode-connected transistor device, and the second HEMT device are arranged in a die.

실시예 10. 실시예 9에 있어서, 상기 다이는, Example 10. In Example 9, the die,

제1 도핑 타입을 갖는 실리콘을 포함하는 기판;A substrate comprising silicon having a first doping type;

상기 기판 위에 배열된 갈륨 질화물 층; 및A gallium nitride layer arranged on the substrate; And

상기 갈륨 질화물 층의 상부와 접촉하는 알루미늄 갈륨 질화물 층Aluminum gallium nitride layer in contact with the top of the gallium nitride layer

을 포함하는 것인 반도체 디바이스. A semiconductor device comprising a.

실시예 11. 실시예 9에 있어서, 상기 다이는, Example 11. In Example 9, the die,

제1 도핑 타입을 갖는 제1 반도체 재료를 포함하는 기판;A substrate comprising a first semiconductor material having a first doping type;

상기 기판 위에 배치되며, 상기 제1 도핑 타입을 갖는 상기 제1 반도체 재료를 포함하는 에피텍셜 버퍼 층;An epitaxial buffer layer disposed on the substrate and including the first semiconductor material having the first doping type;

상기 에피텍셜 버퍼 층 위에 위치되며, 제2 반도체 재료를 포함하는 채널 층; 및A channel layer positioned over the epitaxial buffer layer and including a second semiconductor material; And

상기 채널 층 위에 위치되며, 제3 반도체 재료를 포함하는 활성층An active layer positioned over the channel layer and comprising a third semiconductor material

을 포함하는 것인 반도체 디바이스. A semiconductor device comprising a.

실시예 12. 실시예 11에 있어서, Example 12. In Example 11,

상기 제1 도핑 타입과 상이한 제2 도핑 타입을 갖는 도핑된 영역을 포함하는 아이솔레이션 구조물을 더 포함하고, 상기 도핑된 영역은, 상기 기판 내에 배치된 수평 연장 세그먼트 및 상기 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 수직 연장 세그먼트를 포함하는 것인 반도체 디바이스. And an isolation structure comprising a doped region having a second doping type different from the first doping type, wherein the doped region comprises: a horizontally extending segment disposed in the substrate and outwardly from the top of the horizontally extending segment. And a protruding vertically extending segment.

실시예 13. 실시예 12에 있어서, Example 13. In Example 12,

상기 아이솔레이션 구조물과 접촉하도록 상기 채널 층 및 상기 활성 층을 통해 연장하는 하나 이상의 전도성 콘택을 더 포함하는 반도체 디바이스. And one or more conductive contacts extending through the channel layer and the active layer to contact the isolation structure.

실시예 14. 실시예 13에 있어서, 상기 하나 이상의 전도성 콘택은, 상기 에피텍셜 버퍼 층의 상부 표면을 따라 연장하는 수평 평면을 따라 배치된 계면에서 상기 아이솔레이션 구조물과 물리적으로 접촉하는 것인 반도체 디바이스. Example 14. The semiconductor device of example 13, wherein the one or more conductive contacts are in physical contact with the isolation structure at an interface disposed along a horizontal plane extending along the top surface of the epitaxial buffer layer.

실시예 15. 고전압 디바이스에 있어서, Example 15. In a high voltage device,

기판, 상기 기판 위의 채널 층, 및 상기 채널 층 위의 활성 층을 포함하는 반도체 구조물;A semiconductor structure comprising a substrate, a channel layer over the substrate, and an active layer over the channel layer;

상기 활성 층 위에 배치된, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT 디바이스; A first HEMT device disposed over the active layer, the first HEMT device including a first source, a first drain, and a first gate;

상기 활성 층 위에 배치된, 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스;A second HEMT device disposed over the active layer, the second HEMT device including a second source, a second drain, and a second gate;

상기 활성 층 위에 배치된, 제3 소스, 제3 드레인, 및 제3 게이트를 포함하는 다이오드-접속된 트랜지스터 디바이스; 및A diode-connected transistor device, disposed over the active layer, comprising a third source, a third drain, and a third gate; And

상기 반도체 구조물 위에 배치되며, 상기 제1 드레인을 상기 제2 소스에 그리고 상기 제3 드레인을 상기 제2 게이트에 전기적으로 커플링하도록 구성된 하나 이상의 전도성 층을 포함하는 고전압 디바이스. A high voltage device disposed over the semiconductor structure and comprising one or more conductive layers configured to electrically couple the first drain to the second source and the third drain to the second gate.

실시예 16. 실시예 15에 있어서, Example 16. The method of Example 15,

상기 제1 HEMT 디바이스 및 상기 다이오드-접속된 트랜지스터 디바이스는 제1 다이 내에 배열되고;The first HEMT device and the diode-connected transistor device are arranged in a first die;

상기 제2 HEMT 디바이스는, 상기 제1 다이로부터 비제로 간격 만큼 이격되어 있는 제2 다이 내에 배열되는 것인 고전압 디바이스. The second HEMT device is a high voltage device that is arranged in a second die spaced by a non-zero distance from the first die.

실시예 17. 실시예 15에 있어서, 상기 기판은 상기 제1 HEMT 디바이스, 상기 다이오드-접속된 트랜지스터 디바이스, 및 상기 제2 HEMT 디바이스 아래에 연속으로 연장하는 것인 고전압 디바이스. Embodiment 17. The high voltage device of embodiment 15, wherein the substrate extends continuously beneath the first HEMT device, the diode-connected transistor device, and the second HEMT device.

실시예 18. 실시예 17에 있어서, Example 18. The method of Example 17,

상기 기판 내에 배치되며 상기 기판과 상이한 도핑 타입을 갖는 도핑된 영역을 포함하는 아이솔레이션 구조물을 더 포함하고, 상기 도핑된 영역은, 측방향으로 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 제1 수직 연장 세그먼트와 상기 수평 연장 세그먼트의 상부로부터 바깥쪽으로 돌출하는 제2 수직 연장 세그먼트 사이에, 상기 수평 연장 세그먼트를 포함하는 것인 고전압 디바이스. And an isolation structure disposed within the substrate and comprising a doped region having a different doping type than the substrate, the doped region laterally projecting from a top of a horizontally extending segment to a first vertically extending segment. And the second vertically extending segment projecting outward from the top of the horizontally extending segment.

실시예 19. 고전압 디바이스를 형성하는 방법에 있어서, Example 19. A method of forming a high voltage device,

제1 반도체 재료를 포함하는 기판 위에 제2 반도체 재료를 포함하는 채널 층을 형성하는 단계; Forming a channel layer comprising a second semiconductor material over a substrate comprising a first semiconductor material;

상기 채널 층 위에 제3 반도체 재료를 포함하는 활성 층을 형성하는 단계; Forming an active layer comprising a third semiconductor material over the channel layer;

제1 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제1 게이트 구조물, 제1 소스 콘택, 및 제1 드레인 콘택을 형성하는 단계; Forming a first gate structure, a first source contact, and a first drain contact over the active layer to define a first HEMT device;

제2 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제2 게이트 구조물, 제2 소스 콘택, 및 제2 드레인 콘택을 형성하는 단계; 및Forming a second gate structure, a second source contact, and a second drain contact over the active layer to define a second HEMT device; And

상기 제1 HEMT 디바이스 또는 상기 제2 HEMT 디바이스의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는 고전압 디바이스를 정의하는 직렬 접속으로 상기 제1 HEMT 디바이스와 상기 제2 HEMT 디바이스를 전기적으로 커플링하도록 상기 활성 층 위에 하나 이상의 전도성 층을 형성하는 단계The active to electrically couple the first HEMT device and the second HEMT device with a series connection defining a high voltage device having a breakdown voltage greater than the breakdown voltage of the first HEMT device or the second HEMT device Forming one or more conductive layers over the layer

를 포함하는 고전압 디바이스 형성 방법. Method of forming a high voltage device comprising a.

실시예 20. 실시예 19에 있어서, Example 20. The method of Example 19,

상기 기판 내에 수평으로 연장하는 아이솔레이션 영역을 형성하도록 상기 기판 안으로 제1 도펀트 종을 선택적으로 주입하는 단계; Selectively implanting a first dopant species into the substrate to form an isolation region extending horizontally within the substrate;

상기 제1 도펀트 종을 주입한 후에 그리고 상기 채널 층을 형성하기 전에, 상기 기판 상에 에피텍셜 버퍼 층을 형성하는 단계; Forming an epitaxial buffer layer on the substrate after implanting the first dopant species and before forming the channel layer;

상기 활성 층 및 상기 채널 층을 통해 상기 에피텍셜 버퍼 층으로 연장하는 트렌치를 정의하도록 상기 활성 층 및 상기 채널 층을 선택적으로 패터닝하는 단계; 및Selectively patterning the active layer and the channel layer to define a trench extending through the active layer and the channel layer to the epitaxial buffer layer; And

상기 수평으로 연장하는 아이솔레이션 영역과 접촉하는 하나 이상의 수직으로 연장하는 아이솔레이션 영역을 형성하도록 상기 에피텍셜 버퍼 층을 주입하는 단계를 더 포함하고, 상기 하나 이상의 수직으로 연장하는 아이솔레이션 영역은 상기 제2 HEMT 디바이스의 대향측에 배치되는 것인 고전압 디바이스 형성 방법. And injecting the epitaxial buffer layer to form at least one vertically extending isolation region in contact with the horizontally extending isolation region, wherein the at least one vertically extending isolation region comprises the second HEMT device. The method of forming a high voltage device that is disposed on the opposite side of the.

Claims (10)

반도체 디바이스에 있어서,
반도체 구조물 내에 배치되며, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT(high electron mobility transistor) 디바이스;
상기 반도체 구조물 내에 배치되며, 상기 제1 드레인에 커플링된 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스; 및
상기 반도체 구조물 내에 배치되며, 제3 소스, 제3 게이트, 및 상기 제2 게이트에 커플링된 제3 드레인을 포함하는 다이오드-접속된 트랜지스터 디바이스
를 포함하는 반도체 디바이스. In a semiconductor device,
A first high electron mobility transistor (HEMT) device disposed in the semiconductor structure and including a first source, a first drain, and a first gate;
A second HEMT device disposed in the semiconductor structure and including a second source, a second drain, and a second gate coupled to the first drain; And
A diode-connected transistor device disposed within the semiconductor structure and including a third source, a third gate, and a third drain coupled to the second gate
A semiconductor device comprising a. 청구항 1에 있어서, 상기 제1 HEMT 디바이스는 제1 증가(enhancement) 모드 HEMT 디바이스인 것인 반도체 디바이스. The semiconductor device of claim 1, wherein the first HEMT device is a first enhancement mode HEMT device. 청구항 2에 있어서,
상기 제2 HEMT 디바이스는 제2 증가 모드 HEMT 디바이스이고;
상기 제3 소스는 상기 제1 게이트에 커플링되며 상기 제3 드레인은 상기 제2 게이트에 커플링되는 것인 반도체 디바이스. The method according to claim 2,
The second HEMT device is a second incremental mode HEMT device;
And the third source is coupled to the first gate and the third drain is coupled to the second gate. 청구항 2에 있어서,
상기 제2 HEMT 디바이스는 공핍(depletion) 모드 HEMT 디바이스이고;
상기 제3 소스는 상기 제1 소스에 커플링되며 상기 제3 드레인은 상기 제2 게이트에 커플링되는 것인 반도체 디바이스. The method according to claim 2,
The second HEMT device is a depletion mode HEMT device;
And the third source is coupled to the first source and the third drain is coupled to the second gate. 청구항 1에 있어서,
상기 제1 HEMT 디바이스 및 상기 다이오드-접속된 트랜지스터 디바이스는 제1 다이 내에 배열되고;
상기 제2 HEMT 디바이스는, 상기 제1 다이의 가장 바깥쪽 측벽으로부터 비제로 간격 만큼 이격되어 있는 가장 바깥쪽 측벽을 갖는 제2 다이 내에 배열되는 것인 반도체 디바이스. The method according to claim 1,
The first HEMT device and the diode-connected transistor device are arranged in a first die;
The second HEMT device is a semiconductor device that is arranged in a second die having an outermost sidewall spaced by a non-zero gap from the outermost sidewall of the first die. 청구항 5에 있어서, 상기 제1 다이 및 상기 제2 다이는 각각,
제1 반도체 재료를 포함하는 기판;
상기 기판 위에 위치되며, 제2 반도체 재료를 포함하는 채널 층; 및
상기 채널 층 위에 위치되며, 제3 반도체 재료를 포함하는 활성 층
을 포함하는 것인 반도체 디바이스. The method according to claim 5, The first die and the second die, respectively,
A substrate comprising a first semiconductor material;
A channel layer positioned on the substrate and including a second semiconductor material; And
An active layer overlying the channel layer and comprising a third semiconductor material
A semiconductor device comprising a. 청구항 5에 있어서, 상기 제1 다이 및 상기 제2 다이는 각각,
실리콘 기판 위에 배열된 갈륨 질화물 층; 및
상기 갈륨 질화물 층 상에 배열된 알루미늄 갈륨 질화물 층
을 포함하는 것인 반도체 디바이스. The method according to claim 5, The first die and the second die, respectively,
A gallium nitride layer arranged on the silicon substrate; And
Aluminum gallium nitride layer arranged on the gallium nitride layer
A semiconductor device comprising a. 청구항 1에 있어서, 상기 제1 HEMT 디바이스, 상기 다이오드-접속된 트랜지스터 디바이스, 및 상기 제2 HEMT 디바이스는 다이 내에 배열되는 것인 반도체 디바이스. The semiconductor device of claim 1, wherein the first HEMT device, the diode-connected transistor device, and the second HEMT device are arranged within a die. 고전압 디바이스에 있어서,
기판, 상기 기판 위의 채널 층, 및 상기 채널 층 위의 활성 층을 포함하는 반도체 구조물;
상기 활성 층 위에 배치된, 제1 소스, 제1 드레인, 및 제1 게이트를 포함하는 제1 HEMT 디바이스;
상기 활성 층 위에 배치된, 제2 소스, 제2 드레인, 및 제2 게이트를 포함하는 제2 HEMT 디바이스;
상기 활성 층 위에 배치된, 제3 소스, 제3 드레인, 및 제3 게이트를 포함하는 다이오드-접속된 트랜지스터 디바이스; 및
상기 반도체 구조물 위에 배치되며, 상기 제1 드레인을 상기 제2 소스에 그리고 상기 제3 드레인을 상기 제2 게이트에 전기적으로 커플링하도록 구성된 하나 이상의 전도성 층을 포함하는 고전압 디바이스. In a high voltage device,
A semiconductor structure comprising a substrate, a channel layer over the substrate, and an active layer over the channel layer;
A first HEMT device disposed over the active layer, the first HEMT device including a first source, a first drain, and a first gate;
A second HEMT device disposed over the active layer, the second HEMT device including a second source, a second drain, and a second gate;
A diode-connected transistor device, disposed over the active layer, comprising a third source, a third drain, and a third gate; And
A high voltage device disposed over the semiconductor structure and comprising one or more conductive layers configured to electrically couple the first drain to the second source and the third drain to the second gate. 고전압 디바이스를 형성하는 방법에 있어서,
제1 반도체 재료를 포함하는 기판 위에 제2 반도체 재료를 포함하는 채널 층을 형성하는 단계;
상기 채널 층 위에 제3 반도체 재료를 포함하는 활성 층을 형성하는 단계;
제1 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제1 게이트 구조물, 제1 소스 콘택, 및 제1 드레인 콘택을 형성하는 단계;
제2 HEMT 디바이스를 정의하도록 상기 활성 층 위에 제2 게이트 구조물, 제2 소스 콘택, 및 제2 드레인 콘택을 형성하는 단계; 및
상기 제1 HEMT 디바이스 또는 상기 제2 HEMT 디바이스의 브레이크다운 전압보다 더 큰 브레이크다운 전압을 갖는 고전압 디바이스를 정의하는 직렬 접속으로 상기 제1 HEMT 디바이스와 상기 제2 HEMT 디바이스를 전기적으로 커플링하도록 상기 활성 층 위에 하나 이상의 전도성 층을 형성하는 단계
를 포함하는 고전압 디바이스 형성 방법. A method of forming a high voltage device,
Forming a channel layer comprising a second semiconductor material over a substrate comprising a first semiconductor material;
Forming an active layer comprising a third semiconductor material over the channel layer;
Forming a first gate structure, a first source contact, and a first drain contact over the active layer to define a first HEMT device;
Forming a second gate structure, a second source contact, and a second drain contact over the active layer to define a second HEMT device; And
The active to electrically couple the first HEMT device and the second HEMT device with a series connection defining a high voltage device having a breakdown voltage greater than the breakdown voltage of the first HEMT device or the second HEMT device Forming one or more conductive layers over the layer
Method of forming a high voltage device comprising a.
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