KR20200030428A - Standard cell design system, standard cell design optimization operation thereof, and semiconductor design system - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 표준 셀 설계 시스템, 그것의 표준 셀 설계 최적화 방법, 및 반도체 설계 시스템에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a standard cell design system, its standard cell design optimization method, and a semiconductor design system.
반도체 집적 회로는 레이아웃을 기반으로 제조된다. 반도체 집적 회로의 레이아웃을 생성하는 공정은 다양한 공정들을 포함할 수 있다. 예를 들어, 반도체 집적 회로의 레이아웃을 생성하는 공정은 트랜지스터들과 같은 반도체 소자들을 레이아웃에 배치(placement)하는 배치 공정, 그리고 레이아웃에서 반도체 소자들을 연결(또는 라우팅)하는 라우팅 공정 등을 포함할 수 있다.Semiconductor integrated circuits are manufactured based on layout. The process of creating a layout of a semiconductor integrated circuit can include various processes. For example, the process of creating a layout of a semiconductor integrated circuit may include a placement process of placing semiconductor devices such as transistors in a layout, and a routing process of connecting (or routing) semiconductor devices in the layout. have.
일 예로서, 트랜지스터와 같은 반도체 소자들은 표준 셀(standard cell) 형태로 제공될 수 있다. 표준 셀은 특정 제조 공정을 기반으로 미리 정해진 형태를 갖는 논리 소자 또는 반도체 장치일 수 있다. 표준 셀은 다양한 방식을 통해 미리 결정될 수 있다. 그러나, 최근에는 반도체 집적 회로의 제조 공정이 미세화되고, 반도체 제조 기술이 발전함에 따라, 미세화된 공정에서 최적화된 표준 셀들 또는 차세대 표준 셀들을 발굴하기 위한 다양한 연구가 진행되고 있다. As an example, semiconductor devices such as transistors may be provided in a standard cell form. The standard cell may be a logic element or a semiconductor device having a predetermined shape based on a specific manufacturing process. The standard cell can be determined in advance through various methods. However, in recent years, as the manufacturing process of semiconductor integrated circuits has been refined, and semiconductor manufacturing technology has been developed, various studies have been conducted to discover standard cells or next-generation standard cells optimized in the refined process.
본 발명의 목적은 표준 셀들에 대한 최적화 시간이 감소된 표준 셀 시스템 및 그것의 동작 방법을 제공하는데 있다. An object of the present invention is to provide a standard cell system with reduced optimization time for standard cells and a method for operating the same.
본 발명의 실시 예에 따른 표준 셀 설계 시스템은 타겟 표준 셀에 대한 평면 파라미터들 및 수직 파라미터들을 결정하도록 구성된 제어 엔진, 상기 평면 파라미터들 및 상기 수직 파라미터들을 기반으로 상기 타겟 표준 셀에 대한 3차원 구조체를 생성하도록 구성된 3차원 구조체 생성 엔진, 상기 3차원 구조체로부터 상기 타겟 표준 셀에 대한 표준 셀 모델을 추출하도록 구성된 추출 엔진, 상기 표준 셀 모델을 기반으로 복수의 평가 동작들을 수행하도록 구성된 평가 엔진, 및 상기 복수의 평가 동작들의 결과들을 기반으로 상기 평면 파라미터들 및 상기 수직 파라미터들을 조정하도록 구성된 자동 최적화 엔진을 포함하되, 상기 자동 최적화 엔진은 머신 러닝 알고리즘을 기반으로 상기 평면 파라미터 및 상기 수직 파라미터들을 조정한다.A standard cell design system according to an embodiment of the present invention is a control engine configured to determine plane parameters and vertical parameters for a target standard cell, a three-dimensional structure for the target standard cell based on the plane parameters and the vertical parameters A three-dimensional structure generation engine configured to generate, an extraction engine configured to extract a standard cell model for the target standard cell from the three-dimensional structure, an evaluation engine configured to perform a plurality of evaluation operations based on the standard cell model, and And an automatic optimization engine configured to adjust the plane parameters and the vertical parameters based on the results of the plurality of evaluation operations, wherein the automatic optimization engine adjusts the plane parameters and the vertical parameters based on a machine learning algorithm. .
본 발명의 실시 예에 따른 표준 셀 설계 시스템의 표준 셀 설계 최적화 방법은 타겟 표준 셀에 대한 평면 파라미터들 및 수직 파라미터들을 결정하는 단계, 상기 평면 파라미터들 및 상기 수직 파라미터들을 기반으로 상기 타겟 표준 셀에 대한 3차원 구조체를 생성하는 단계, 상기 3차원 구조체로부터 표준 셀 모델을 추출하는 단계, 상기 표준 셀 모델을 기반으로 상기 타겟 표준 셀에 대한 복수의 평가 동작들을 수행하는 단계, 상기 복수의 평가 동작들의 결과들이 각각 복수의 기준치들을 만족하는지 판별하는 단계, 및 상기 복수의 평가 동작들의 결과들이 각각 복수의 기준치들을 만족하지 않는 경우, 상기 결정된 평면 파라미터들, 상기 결정된 수직 파라미터들, 및 상기 복수의 평가 동작들의 상기 결과들에 따라 갱신된 학습 모델을 기반으로 상기 평면 파라미터들 및 상기 수직 파라미터들을 재조정하고, 상기 재조정된 평면 파라미터들 및 상기 재조정된 상기 수직 파라미터들을 기반으로 3차원 구조체를 재생성하고, 상기 재생성된 3차원 구조체를 기반으로 상기 표준 셀 모델을 재추출하고, 상기 재추출된 표준 셀 모델을 기반으로 상기 복수의 평가 동작들을 재수행하는 단계를 포함하고, 상기 학습 모델은 상기 결정된 평면 파라미터들, 상기 결정된 수직 파라미터들, 및 상기 복수의 평가 동작들의 상기 결과들을 기반으로 갱신된다.A method for optimizing a standard cell design of a standard cell design system according to an embodiment of the present invention includes determining plane parameters and vertical parameters for a target standard cell, and based on the plane parameters and the vertical parameters, the target standard cell Generating a three-dimensional structure for, extracting a standard cell model from the three-dimensional structure, performing a plurality of evaluation operations on the target standard cell based on the standard cell model, and evaluating the plurality of evaluation operations. Determining whether results respectively satisfy a plurality of reference values, and when results of the plurality of evaluation operations do not respectively satisfy a plurality of reference values, the determined plane parameters, the determined vertical parameters, and the plurality of evaluation operations Based on the updated learning model according to the results of the Re-adjust plane parameters and the vertical parameters, regenerate a 3D structure based on the readjusted plane parameters and the readjusted vertical parameters, and re-extract the standard cell model based on the regenerated 3D structure And re-executing the plurality of evaluation operations based on the re-extracted standard cell model, wherein the learning model includes the determined plane parameters, the determined vertical parameters, and the result of the plurality of evaluation operations It is updated based on them.
본 발명의 실시 예에 따른 반도체 설계 시스템은 제1 머신 러닝 알고리즘을 기반으로 복수의 표준 셀들에 대한 평면 파라미터들 및 수직 파라미터들을 최적화하도록 구성된 표준 셀 설계 시스템, 상기 최적화된 평면 파라미터들 및 상기 최적화된 수직 파라미터들을 기반으로 상기 복수의 표준 셀들 각각에 대한 최적화된 표준 셀 정보를 생성하도록 구성된 표준 셀 라이브러리, 및 상기 표준 셀 라이브러리로부터의 최적화된 표준 셀 정보를 기반으로 타겟 반도체 장치에 대한 블록 레이아웃을 생성하도록 구성된 블록 설계 시스템을 포함한다.A semiconductor design system according to an embodiment of the present invention is a standard cell design system configured to optimize planar parameters and vertical parameters for a plurality of standard cells based on a first machine learning algorithm, the optimized planar parameters and the optimized A standard cell library configured to generate optimized standard cell information for each of the plurality of standard cells based on vertical parameters, and a block layout for a target semiconductor device based on the optimized standard cell information from the standard cell library It includes a block design system configured to.
본 발명의 실시 예에 따른 최적화 시스템은 프로세서, 및 상기 프로세서에 의해 실행 가능한 명령어들을 포함하는 메모리를 포함하고, 상기 프로세서는 상기 명령어들을 실행함으로써 타겟 표준 셀에 대한 평면 파라미터들 및 수직 파라미터들을 결정하고, 상기 평면 파라미터들 및 상기 수직 파라미터들을 기반으로 상기 타겟 표준 셀에 대한 3차원 구조체를 생성하고, 상기 3차원 구조체로부터 표준 셀 모델을 추출하고, 상기 표준 셀 모델을 기반으로 상기 타겟 표준 셀에 대한 복수의 평가 동작들을 수행하고, 상기 복수의 평가 동작들의 결과들을 기반으로 상기 평면 파라미터들 및 상기 수직 파라미터들을 조정하도록 구성되고, 상기 프로세서는 제1 머신 러닝 알고리즘을 기반으로 상기 평면 파라미터들 및 상기 수직 파라미터들을 조정하도록 더 구성된다.The optimization system according to an embodiment of the present invention includes a processor and a memory including instructions executable by the processor, wherein the processor executes the instructions to determine plane parameters and vertical parameters for a target standard cell and , Generating a 3D structure for the target standard cell based on the plane parameters and the vertical parameters, extracting a standard cell model from the 3D structure, and based on the standard cell model for the target standard cell Configured to perform a plurality of evaluation operations, and to adjust the plane parameters and the vertical parameters based on the results of the plurality of evaluation operations, the processor based on the first machine learning algorithm the plane parameters and the vertical More to adjust the parameters It is.
본 발명의 실시 예에 따르면, 머신 러닝 알고리즘을 기반으로 표준 셀에 대한 최적화 동작이 수행되기 때문에, 표준 셀 설계 대한 최적화 시간이 감소된다. According to an embodiment of the present invention, since the optimization operation for the standard cell is performed based on the machine learning algorithm, the optimization time for the standard cell design is reduced.
도 1은 본 발명의 실시 예에 따른 반도체 설계 시스템을 보여주는 블록도이다.
도 2는 도 1의 표준 셀 설계 시스템을 예시적으로 보여주는 블록도이다.
도 3은 도 2의 표준 셀 설계 시스템의 타겟 표준 셀에 대한 자동 최적화 동작을 보여주는 순서도이다.
도 4a 및 도 4b는 타겟 표준 셀의 예시적인 평면 레이아웃을 보여주는 도면들이다.
도 5는 표준 셀 모델의 메쉬 크기를 설명하기 위한 그래프이다.
도 6은 본 발명의 실시 예에 따른 표준 셀 모델 평가의 정확성을 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 평가 엔진을 예시적으로 보여주는 블록도이다.
도 8은 도 7의 평가 엔진의 동작을 보여주는 순서도이다.
도 9은 도 2의 자동 최적화 엔진을 예시적으로 보여주는 도면이다.
도 10a 및 도 10b는 최적화 엔진의 동작을 설명하기 위한 도면들이다.
도 11는 도 1의 블록 설계 시스템을 설명하기 위한 예시적인 도면이다.
도 12은 본 발명의 실시 예에 따른 반도체 설계 시스템과 연관된 컴퓨팅 장치를 예시적으로 보여주는 블록도이다.1 is a block diagram showing a semiconductor design system according to an embodiment of the present invention.
FIG. 2 is a block diagram exemplarily showing the standard cell design system of FIG. 1.
3 is a flowchart illustrating an automatic optimization operation for a target standard cell of the standard cell design system of FIG. 2.
4A and 4B are diagrams showing an exemplary planar layout of a target standard cell.
5 is a graph for explaining the mesh size of a standard cell model.
6 is a view for explaining the accuracy of the standard cell model evaluation according to an embodiment of the present invention.
7 is a block diagram exemplarily showing an evaluation engine according to an embodiment of the present invention.
8 is a flow chart showing the operation of the evaluation engine of FIG. 7.
FIG. 9 is a diagram exemplarily showing the automatic optimization engine of FIG. 2.
10A and 10B are diagrams for explaining the operation of the optimization engine.
11 is an exemplary diagram for describing the block design system of FIG. 1.
12 is a block diagram exemplarily showing a computing device associated with a semiconductor design system according to an embodiment of the present invention.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.Hereinafter, embodiments of the present invention will be described clearly and in detail so that a person having ordinary knowledge in the technical field of the present invention can easily implement the present invention.
상세한 설명 또는 첨부된 도면에서 사용되는, "유닛(unit)", "엔진(engine)", "툴(tool)", "시스템(system)" 등과 같은 용어들은, 제시된 기능을 수행하도록 구성된 하드웨어 구성, 소프트웨어 구성, 또는 그것들의 조합의 구성으로 구현될 수 있다. 일 예로서, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어를 포함할 수 있고, 하드웨어 구성은 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(MEMS; microelectromechanical system), 수동 소자, 또는 그것들의 조합을 포함할 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.As used in the detailed description or the accompanying drawings, terms such as "unit", "engine", "tool", "system", etc., are hardware configurations configured to perform the functions presented. , Software configuration, or a combination thereof. As an example, software may include machine code, firmware, embedded code, and application software, and hardware configurations may include electrical circuits, electronic circuits, processors, computers, integrated circuits, integrated circuit cores, pressure sensors, inertial sensors, A microelectromechanical system (MEMS), a passive element, or a combination thereof may be included, but the scope of the present invention is not limited thereto.
도 1은 본 발명의 실시 예에 따른 반도체 설계 시스템을 보여주는 블록도이다. 도 1을 참조하면, 반도체 설계 시스템(10)은 표준 셀 레벨의 설계 시스템(100), 표준 셀 라이브러리(200), 및 블록 레벨의 설계 시스템(300)을 포함할 수 있다. 예시적인 실시 예에서, 표준 셀 레벨의 설계 시스템(100) 및 블록 레벨의 설계 시스템(300)은 DTCO(Design Technology Co-Optimization)에 기반된 시스템일 수 있다. DTCO는 반도체 설계 과정에서 사용되는 표준 셀을 최적화하거나 또는 표준 셀을 이용한 블록 단위의 레이아웃을 최적화하는 시스템 또는 툴(tool)을 가리킬 수 있다. 이하에서 사용되는 "설계 시스템"의 용어는 DTCO에 기반된 시스템 또는 툴을 가리킬 수 있다. 1 is a block diagram showing a semiconductor design system according to an embodiment of the present invention. Referring to FIG. 1, the
표준 셀 레벨의 설계 시스템(100)(이하에서, "표준 셀 설계 시스템"이라 칭함.)은 반도체 공정 조건, 표준 셀 레이아웃 정보 등과 같은 다양한 정보를 기반으로 최적화된 표준 셀 정보(OSI; Optimized STC Information)를 생성할 수 있다. 최적화된 표준 셀 정보(OSI)는 다양한 조건들(예를 들어, 성능, 파워, 면적, 및 수율(PPAY; Performance, Power, Area, Yeild) 등)에서 최적화된 반도체 공정 조건 및 표준 셀의 레이아웃에 대한 정보를 포함할 수 있다.The standard cell level design system 100 (hereinafter referred to as “standard cell design system”) is optimized standard cell information (OSI; Optimized STC Information) based on various information such as semiconductor process conditions, standard cell layout information, and the like. ). Optimized standard cell information (OSI) is based on optimized semiconductor process conditions and standard cell layout under various conditions (eg, performance, power, area, and yield (PPAY)). Information.
이하에서, 최적화(optimization)의 용어는 타겟 표준 셀의 성능(performance), 전력(power), 면적(area), 또는 수율(yield) 등과 같은 다양한 조건들이 미리 정해진 기준치들을 만족시키도록, 다양한 파라미터들(parameters)(예를 들어, 표준 셀의 레이아웃, 공정 조건, 표준 셀 조성 물질 등)을 조정하는 것을 의미할 수 있다. 예를 들어, 최적화 동작은 성능(performance)이 향상되는 방향으로, 소비 전력(power)이 감소되는 방향으로, 면적(area)이 감소되는 방향으로, 수율(yield)이 증가되는 방향으로, 다양한 파라미터들을 조정하는 동작을 가리킬 수 있다.Hereinafter, the term “optimization” refers to various parameters such that various conditions such as performance, power, area, or yield of the target standard cell satisfy predetermined criteria. (parameters) (eg, standard cell layout, process conditions, standard cell composition materials, etc.). For example, the optimization operation may include various parameters in a direction in which performance is improved, in a direction in which power consumption is reduced, in a direction in which area is reduced, and in a direction in which yield is increased. You can point to the action of adjusting them.
예시적인 실시 예에서, 표준 셀 설계 시스템(100)은 공정 조건의 OPC(optical proximity correction) 모델에 기반된 리소 컨투어(litho contour)가 반영된 3차원 구조체(3 Dimensional Structure)를 시뮬레이션할 수 있다. 표준 셀 설계 시스템(100)은 시뮬레이션된 3차원 구조체로부터 표준 셀 모델을 추출할 수 있다. 표준 셀 설계 시스템(100)은 추출된 표준 셀 모델에 대한 PPAY(Performance, Power, Area, and Yeild) 평가를 수행할 수 있다. 표준 셀 설계 시스템(100)은 평가 결과를 기반으로 표준 셀에 대한 다양한 공정 조건 및 레이아웃을 최적화할 수 있다.In an exemplary embodiment, the standard
예시적인 실시 예에서, 표준 셀 설계 시스템(100)은 상술된 동작을 반복 수행하여, 최적된 표준 셀 정보(OSI)를 생성할 수 있다. 예시적인 실시 예에서, 표준 셀 설계 시스템(100)은 머신 러닝 알고리즘을 기반으로, 상술된 최적화 동작을 수행할 수 있다. 예시적인 실시 예에서, 표준 셀 설계 시스템(100)은 상술된 동작을 반복 수행하여, 최적화 동작을 수행하기 위한 학습 모델을 생성하거나 또는 갱신할 수 있다. 표준 셀 설계 시스템(100)의 구성 및 머신 러닝 알고리즘에 기반된 최적화 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.In an exemplary embodiment, the standard
최적화된 표준 셀 정보(OSI)를 기반으로, 표준 셀 라이브러리(200)가 생성될 수 있다. 표준 셀 라이브러리(200)는 특정한 공정 조건에서 사용되는 다양한 표준 셀들에 대한 정보를 포함할 수 있다. Based on the optimized standard cell information (OSI), the
블록 레벨의 설계 시스템(300)(이하에서, "블록 설계 시스템"이라 칭함.)은 표준 셀 라이브러리(200)를 기반으로 반도체 장치에 대한 블록 레이아웃(BLK LAY)을 생성할 수 있다. 예를 들어, BLK 설계 시스템(300)은 표준 셀 라이브러리(200)에 저장된 표준 셀 정보를 사용하여 다양한 표준 셀들 및 다양한 표준 셀들을 연결하기 위한 배선을 배치함으로써, 블록 레이아웃(BLK LAY)을 생성하도록 구성될 수 있다. The block-level design system 300 (hereinafter referred to as “block design system”) may generate a block layout (BLK LAY) for a semiconductor device based on the
이 때, BLK 설계 시스템(300)은 블록 레이아웃(BLK LAY)을 최적화시킬 수 있다. 예를 들어, BLK 설계 시스템(300)은 LLE(local layout effect), 또는 SHE(self-heating effect) 등을 고려하여, 반도체 장치의 성능, 파워, 면적, 및 수율(PPAY; Performance-Power, Area, and Yield) 등이 최적화되도록 블록 레이아웃(BLK LAY)을 생성할 수 있다. 예시적인 실시 예에서, 생성된 블록 레이아웃(BLK LAY)을 기반으로 다양한 종류의 반도체 장치들(예를 들어, AP(Application Processor), ASIC(Application Specific Integrated Circuit), FPGA(Field Programmable Gate Array)와 같은 집적 회로들, 또는 플래시 메모리(Flash Memory), DRAM(Dynamic Random Access Memory) 등과 같은 메모리 장치들 등)이 제조될 수 있다. At this time, the BLK
도 2는 도 1의 표준 셀 설계 시스템을 예시적으로 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 표준 셀 설계 시스템(100)은 제어 엔진(110), 3차원 구조체 생성 엔진(120), 추출 엔진(130), 평가 엔진(140), 및 자동 최적화 엔진(150)을 포함할 수 있다. FIG. 2 is a block diagram exemplarily showing the standard cell design system of FIG. 1. 1 and 2, the standard
제어 엔진(110)은 다양한 표준 셀들 중 최적화될 표준 셀을 타겟 표준 셀로서 결정하고, 결정된 타겟 표준 셀에 대한 복수의 파라미터들(Xs)을 조정할 수 있다. 복수의 파라미터들(Xs)은 타겟 표준 셀에 대한 평면 파라미터(planar parameter) 및 수직 파라미터(vertical parameter)를 포함할 수 있다. The
예를 들어, 표준 셀(standard cell)은 반도체 집적 회로의 설계 속도를 향상시키기 위해 공정 조건 및 레이아웃 등이 미리 정해진 반도체 장치(또는 논리 장치)를 가리킨다. 표준 셀은 인버터, 2-입력 NAND 게이트, 2-입력 NOR 게이트, 플립-플롭, SRAM, AIO(AND-INVERTER-OR) 게이트 등과 같은 다양한 반도체 장치들(또는 논리 장치들)을 제조하거나 구현하는데 사용될 수 있다. 표준 셀은 하나 또는 그 이상의 트랜지스터들 또는 반도체 소자들을 포함할 수 있다. 타겟 표준 셀은 표준 셀 설계 시스템(100)에 의해 최적화될 논리 소자에 대한 표준 셀을 가리킬 수 있다. 예를 들어, 인버터에 대한 최적화가 수행되는 경우, 표준 셀 설계 시스템(100)에 의해 최적화되는 타겟 표준 셀은 인버터에 대응하는 표준 셀일 수 있다.For example, a standard cell refers to a semiconductor device (or logic device) in which process conditions, layout, and the like are predetermined in order to improve the design speed of a semiconductor integrated circuit. Standard cells can be used to fabricate or implement various semiconductor devices (or logic devices) such as inverters, 2-input NAND gates, 2-input NOR gates, flip-flops, SRAMs, and A-IN-VERTER-OR (AIO) gates. You can. A standard cell can include one or more transistors or semiconductor devices. The target standard cell may refer to a standard cell for a logic element to be optimized by the standard
예시적인 실시 예에서, 평면 파라미터들은 타겟 표준 셀에 대한 평면 레이아웃 또는 평면 레이아웃과 관련된 다양한 정보를 가리킬 수 있다. 예를 들어, 타겟 표준 셀이 인버터인 경우, 타겟 표준 셀은 1개의 PMOS 트랜지스터 및 1개의 NMOS 트랜지스터를 포함할 수 있다. 이 경우, 타겟 표준 셀에 대한 평면 레이아웃은 반도체 웨이퍼 상에서의, PMOS 트랜지스터 및 NMOS 트랜지스터의 평면적인 배치, PMOS 트랜지스터 및 NMOS 트랜지스터를 연결하기 위한 배선의 배치 등에 대한 정보를 가리킬 수 있다. 또는 평면 레이아웃은 각각의 트랜지스터들에 포함된 다양한 구성들(elements)(예를 들어, 게이트 전극, 게이트 컨택, 액티브 영역 등)의 개별적인 크기, 배치 간격 등에 대한 정보를 포함할 수 있다. In an exemplary embodiment, plane parameters may indicate a plane layout for a target standard cell or various information related to the plane layout. For example, when the target standard cell is an inverter, the target standard cell may include one PMOS transistor and one NMOS transistor. In this case, the planar layout for the target standard cell may point to information on the planar arrangement of PMOS transistors and NMOS transistors on the semiconductor wafer, placement of wirings for connecting PMOS transistors and NMOS transistors, and the like. Alternatively, the planar layout may include information about individual sizes, arrangement intervals, etc. of various elements (eg, gate electrode, gate contact, active region, etc.) included in each transistor.
즉, 평면 파라미터는 타겟 표준 셀 내의 반도체 소자들 또는 다양한 구성들(elements)(예를 들어, 게이트 전극, 게이트 컨택, 소스 컨택, 드레인 컨택, 액티브 영역 등)의 크기, 구성들 사이의 거리, 구성들의 위치 등에 대한 평면적인 정보를 포함할 수 있다. That is, the planar parameter is the size of the semiconductor elements or various elements (eg, gate electrode, gate contact, source contact, drain contact, active region, etc.) in the target standard cell, the distance between the components, and the configuration It may include planar information about the location of the.
예시적인 실시 예에서, 수직 파라미터(vertical parameter)는 타겟 표준 셀에 대한 다양한 공정 정보를 가리킬 수 있다. 예를 들어, 타겟 표준 셀은 다양한 공정 정보를 기반으로 생성될 수 있다. 다양한 공정 정보는 타겟 표준 셀의 공정 스케일(예를 들어, 14nm, 10nm, 7nm 등), 타겟 표준 셀의 트랜지스터 구조(예를 들어, 평면 트랜지스터 구조, FinFET 구조, 또는 차세대 반도체 구조 등), 타겟 표준 셀의 트랜지스터의 조성 물질 등과 같이 타겟 표준 셀을 제조하는데 요구되는 정보를 포함할 수 있다. 상술된 공정 정보에 따라, 타겟 표준 셀에 포함된 트랜지스터의 형태, 구조, 또는 조성 물질이 변경될 수 있으며, 이에 따라 타겟 표준 셀에 대한 평가 결과들(예를 들어, PPAY; Performance, Power, Area, and Yield)이 바뀔 수 있다. In an exemplary embodiment, a vertical parameter may indicate various process information for the target standard cell. For example, the target standard cell may be generated based on various process information. Various process information includes the process scale of the target standard cell (e.g., 14nm, 10nm, 7nm, etc.), the transistor structure of the target standard cell (e.g., planar transistor structure, FinFET structure, or next-generation semiconductor structure, etc.), target standard It may include information required to manufacture a target standard cell, such as a composition material of a cell transistor. According to the above-described process information, the shape, structure, or composition of the transistor included in the target standard cell may be changed, and accordingly, evaluation results for the target standard cell (eg, PPAY; Performance, Power, Area) , and Yield).
예시적인 실시 예에서, 평면 파라미터 또는 수직 파라미터에 대한 다양한 정보는 별도의 데이터베이스(미도시)로부터 제공될 수 있다. 별도의 데이터베이스는 다양한 공정 조건 또는 표준 셀의 타입에 따른 다양한 정보를 저장 및 관리하도록 구성될 수 있다. In an exemplary embodiment, various information about plane parameters or vertical parameters may be provided from a separate database (not shown). A separate database may be configured to store and manage various information according to various process conditions or standard cell types.
3차원 구조체 생성 엔진(120)은 제어 엔진(110)으로부터 결정된 복수의 파라미터들(Xs)(평면 파라미터 및 수직 파라미터를 포함함.)를 기반으로 타겟 표준 셀에 대한 3차원 구조체(3D-STR; 3 dimensional structure)를 생성(또는 시뮬레이션)할 수 있다. 예를 들어, 3차원 구조체 생성 엔진(120)은 복수의 파라미터들(Xs)의 파라미터화를 통해 3차원 구조체를 자동으로 생성할 수 있다. 예시적인 실시 예에서, 3차원 구조체 생성 엔진(120)은 다양한 에뮬레이터들(예를 들어, Synopsys Process ExploereTM, Conventor SEMulatore3DTM 등) 중 어느 하나를 포함할 수 있고, 다양한 에뮬레이터들을 사용하여 타겟 표준 셀에 대한 3차원 구조체(3D-STR)를 생성할 수 있다. 예시적인 실시 예에서, 3차원 구조체는 MTS 및 공정 예측(PA; process assumption)이 적용된 전-3차원 FEOL/MOL/BEOL 구조체일 수 있다. The three-dimensional
예시적인 실시 예에서, 3차원 구조체 생성 엔진(120)은 OPC 모델(optical proximity correction model)에 기반된 리소 컨투어(litho contour)를 3차원 구조체(3D-STR)로 적용할 수 있다. 예를 들어, 3차원 구조체(3D-STR)는 이상적인 형태(즉, 에지 영역이 직각인 형태)로 생성될 수 있다. 그러나 실제 반도체 제조 과정에서의 다양한 물리적 현상으로 인하여, 실제 제조된 표준 셀은 이상적인 형태와 다를 수 있다. 이러한 구조적인 차이를 보정하기 위하여, 반도체 제조 과정에서 OPC 모델이 적용될 수 있다. 본 발명에 따른 3차원 구조체 생성 엔진(120)은 상술된 OPC 모델에 기반된 리소 컨투어를 사용하여, 실제 제조된 표준 셀과 유사한 형태를 갖는 3차원 구조체(3D-STR)가 생성될 수 있다. 리소 컨투어가 적용된 3차원 구조체(3D-STR)는 도 4a 및 도 4b를 참조하여 더욱 상세하게 설명된다.In an exemplary embodiment, the 3D
추출 엔진(130)은 생성된 3차원 구조체(3D-STR)로부터 표준 셀 모델(STC-MD; standard cell model)을 추출할 수 있다. 예를 들어, 표준 셀 모델(STC-MD)은 콤팩트 모델(compact model) 및 기생 RC 추출(PEX; parasitic RC extraction) 모델을 포함할 수 있다. 추출 엔진(130)은 Synopsys MysticTM과 같은 추출 툴(extraction tool)을 포함할 수 있다. 추출 엔진(130)은 추출 툴을 사용하여 3차원 구조체로부터 생성된 IV/CV 커브들로부터 타겟 표준 셀에 대한 콤팩트 모델을 추출할 수 있다. 예시적인 실시 예에서, PEX 모델은 StarRCTM과 같은 툴을 사용하여 추출된 2차원 PEX 모델 및 RaphaelTM과 같은 툴을 사용하여 추출된 3차원 PEX 모델 중 적어도 하나를 포함할 수 있다. The
평가 엔진(140)은 표준 셀 모델을 기반으로 평가 동작을 수행할 수 있다. 평가 동작은 그라운드 룰(GR; Ground Rule) 평가, 면적 스케일링(Area Scaling) 평가, 성능-파워(Performance-Power) 평가, 수율(Yield) 평가 등과 같은 다양한 평가 동작을 포함할 수 있다.The
그라운드 룰(GR) 평가 동작은 표준 셀 모델(STC-MD)이 그라운드 룰을 만족하는지 여부를 평가하는 동작을 가리킨다. 예를 들어, 타겟 표준 셀의 다양한 구성들의 물리적 특성으로 인한 결함을 방지하기 위하여, 타겟 표준 셀의 다양한 구성들은 특정한 간격을 유지할 수 있다. 좀 더 상세한 예로서, 타겟 표준 셀에 포함된 게이트 컨택과 소스 컨택은 각각의 전기적 특성으로 인한 간섭을 방지하기 위하여, 소정의 거리만큼 이격되어야 한다. 그라운드 룰 평가는 이러한 각 구성들 사이의 물리적 거리가 미리 정해진 조건(즉, 그라운드 룰)을 만족하는지 판별하는 동작을 가리킬 수 있다. 예시적인 실시 예에서, 그라운드 룰은 타겟 표준 셀에 대한 공정 조건에 따라 결정될 수 있다. 예시적인 실시 예에서, 그라운드 룰(GR) 평가 동작의 결과에 따라, 타겟 표준 셀의 설계 룰(design rule)이 갱신될 수 있다. The ground rule (GR) evaluation operation refers to an operation of evaluating whether the standard cell model (STC-MD) satisfies the ground rule. For example, in order to prevent defects due to physical characteristics of various configurations of the target standard cell, various configurations of the target standard cell may maintain a specific interval. As a more detailed example, the gate contact and the source contact included in the target standard cell should be spaced a predetermined distance in order to prevent interference due to respective electrical characteristics. The ground rule evaluation may refer to an operation of determining whether a physical distance between each of these components satisfies a predetermined condition (ie, ground rule). In an exemplary embodiment, ground rules may be determined according to process conditions for a target standard cell. In an exemplary embodiment, a design rule of the target standard cell may be updated according to the result of the ground rule (GR) evaluation operation.
면적 스케일링 평가 동작은 그라운드 룰(GR) 평가 동작의 결과에 따라 갱신된 설계 룰이 적합한지 검사할 수 있다. 예를 들어, 수직 파라미터 중 제어 엔진에 의해 결정된 공정 스케일이 갱신된 설계 룰에 적합한지 검사될 수 있다. 예시적인 실시 예에서, 면적 스케일링 평가 동작에서, 플립 플롭, AOI 등과 같은 대형 표준 셀들은 면적 스케일에 금속 배선의 복잡도가 미치는 영향을 고려하여 검사될 수 있다.The area scaling evaluation operation may check whether the updated design rule is suitable according to the result of the ground rule (GR) evaluation operation. For example, it can be checked whether the process scale determined by the control engine among the vertical parameters conforms to the updated design rules. In an exemplary embodiment, in the area scaling evaluation operation, large standard cells such as flip-flops, AOIs, etc., may be examined in consideration of the effect of the complexity of metal wiring on the area scale.
성능-파워 평가 동작은 타겟 표준 셀에 대한 성능 및 소비 전력을 평가하는 동작을 가리킨다. 성능-파워 평가 동작에서, 타겟 표준 셀의 크기, 팬-아웃 스타일, Vdd/Vth 스윕, 동적 파워에 대한 사용자 시나리오, BEOL RC 로딩과 같은 파라미터들은 정확한 비교를 위하여 조정될 수 있다. 예시적인 실시 예에서, 성능-파워 평가 동작은 인버터, 2-입력 NAND 게이트, 2-입력 NOR 게이트 등과 같은 기본 표준 셀에 대하여 수행될 수 있다.The performance-power evaluation operation refers to an operation for evaluating performance and power consumption for a target standard cell. In the performance-power evaluation operation, parameters such as target standard cell size, fan-out style, Vdd / Vth sweep, user scenario for dynamic power, and BEOL RC loading can be adjusted for accurate comparison. In an exemplary embodiment, the performance-power evaluation operation can be performed on a basic standard cell, such as an inverter, a 2-input NAND gate, a 2-input NOR gate, and the like.
수율 평가 동작은 타겟 표준 셀의 전기적 마진이 적합한지 평가하는 동작을 가리킬 수 있다. 예를 들어, 수율 평가 동작은 풀-업 트랜지스터, 풀-다운 트랜지스터, 패스-게이트 트랜지스터에서 통계적 변화가 있는 6-TR SRAM 셀에 대하여 수행될 수 있다. 각 Vdd에서 읽기/쓰기/간섭 마진을 기반으로, Vmin이 결정될 수 있다.The yield evaluation operation may refer to an operation of evaluating whether the electrical margin of the target standard cell is suitable. For example, a yield evaluation operation can be performed on 6-TR SRAM cells with statistical changes in pull-up transistors, pull-down transistors, and pass-gate transistors. Based on the read / write / interference margin at each Vdd, Vmin can be determined.
예시적인 실시 예에서, 평가 엔진(140)은 표준 셀 모델(STC-MD)을 기반으로 SPICE(Simulation Program with Integrated Circuit Emphasis) 시뮬레이션을 구동하여 상술된 다양한 평가 동작을 수행하고, 평가 결과(ASR; Assessment Result)를 출력하도록 구성될 수 있다. In an exemplary embodiment, the
자동 최적화 엔진(150)은 평가 엔진(140)으로부터의 평가 결과(ASR)를 기반으로, 자동 레이아웃 생성(Auto Layout Generation) 및 다중-목적 최적화(Multi-Objective Optimization) 동작을 수행할 수 있다. 예를 들어, 평가 엔진(140)으로부터의 평가 결과(ASR)는 타겟 표준 셀에 대한 다양한 정보(예를 들어, 성능, 파워, 면적, 및 수율(PPAY; Performance-Power, Area, and Yeild))를 포함할 수 있다. 예시적인 실시 예에서, 평가 결과(ASR)는 타겟 표준 셀의 복수의 파라미터들(Xs)(평면 파라미터 및 수직 파라미터를 포함함)에 따라 바뀔 수 있다. 예를 들어, 타겟 표준 셀의 액티브 영역의 크기 또는 타겟 표준 셀의 공정 스케일링에 따라, 타겟 표준 셀에 대한 성능, 파워, 면적, 및 수율이 바뀔 수 있다. 자동 최적화 엔진(150)은 타겟 표준 셀에 대한 성능, 파워, 면적, 및 수율이 최적화될 수 있도록, 타겟 표준 셀에 대한 평면 파라미터 및 수직 파라미터를 조절할 수 있다. The
예시적인 실시 예에서, 자동 최적화 엔진(150)은 머신 러닝을 기반으로 최적화 동작을 수행할 수 있다. 예를 들어, 자동 최적화 엔진(150)은 랜덤 샘플링된 타겟 표준 셀에 대한 트레이닝 동작을 수행하여 학습 모델을 생성하고, 생성된 학습 모델을 기반으로 상술된 자동 최적화 동작을 수행하도록 구성될 수 있다. 자동 최적화 엔진(150)은 성능이 증가하고, 전력 소모가 감소하고, 면적이 감소하고, 수율이 증가하는 방향으로, 복수의 파라미터들(Xs)(평면 파라미터 및 수직 파라미터를 포함함.)을 결정(즉, 최적화)할 수 있다. In an exemplary embodiment, the
제어 엔진(110)은 자동 최적화 엔진(150)의 자동 최적화 동작의 결과(Xs')를 기반으로 복수의 파라미터들(Xs)을 재결정하고, 앞서 설명된 동작이 반복 수행됨으로써, 타겟 표준 셀에 대하여 최적화된 평면 파라미터들 및 수직 파라미터들이 결정될 수 있다. 최적화된 평면 파라미터들 및 수직 파라미터들은 최적화된 표준 셀 정보(OSI)로서 출력될 수 있다. The
예시적인 실시 예에서, 최적화된 평면 파라미터들 및 수직 파라미터들을 기반으로 생성된 표준 셀은 성능-파워, 면적, 및 수율(PPAY)과 같은 다양한 조건들에서 미리 정해진 기준치를 만족할 수 있다. 예시적인 실시 예에서, 미리 정해진 기준치는 타겟 표준 셀의 타입, 타겟 표준 셀에 적용되는 공정 방식, 공정 스케일링 등에 따라 달라질 수 있다. In an exemplary embodiment, a standard cell generated based on optimized plane parameters and vertical parameters may satisfy a predetermined reference value in various conditions such as performance-power, area, and yield (PPAY). In an exemplary embodiment, the predetermined reference value may vary depending on the type of the target standard cell, the process method applied to the target standard cell, process scaling, and the like.
상술된 본 발명의 실시 예에 따르면, 표준 셀 설계 시스템(100)은 타겟 표준 셀의 최적화된 표준 셀 정보(OSI)를 출력할 수 있다. 이 때, 표준 셀 설계 시스템(100)은 머신 러닝을 기반으로 최적화 동작을 수행함으로써, 표준 셀 최적화에 요구되는 시간을 감축시킬 수 있다. According to the above-described embodiment of the present invention, the standard
도 3은 도 2의 표준 셀 설계 시스템의 타겟 표준 셀에 대한 자동 최적화 동작을 보여주는 순서도이다. 도 2 및 도 3을 참조하면, S110 단계에서, 표준 셀 설계 시스템(100)은 평면 파라미터들 및 수직 파라미터들을 결정할 수 있다. 앞서 설명된 바와 같이, 평면 파라미터들은 타겟 표준 셀에 대한 평면 레이아웃에 대한 정보를 포함할 수 있고, 수직 파라미터들은 타겟 표준 셀에 대한 공정 조건에 대한 정보를 포함할 수 있다.3 is a flowchart illustrating an automatic optimization operation for a target standard cell of the standard cell design system of FIG. 2. 2 and 3, in step S110, the standard
S120 단계에서, 표준 셀 설계 시스템(100)은 평면 파라미터들 및 수직 파라미터들을 기반으로 리소 컨투어(Litho Contour)가 적용된 3차원 구조체(3D-STR)를 생성할 수 있다. 예를 들어, 표준 셀 설계 시스템(100)은 수치화된 평면 파라미터들 및 수직 파라미터들을 사용하여 타겟 표준 셀에 대한 3차원 구조체(3D-STR)를 생성할 수 있다. In step S120, the standard
S130 단계에서, 표준 셀 설계 시스템(100)은 생성된 3차원 구조체(3D-STR)로부터 표준 셀 모델을 추출할 수 있다. 예를 들어, 표준 셀 설계 시스템(100)은 3차원 구조체(3D-STR)로부터 다양한 파라미터들을 추출하고, 추출된 파라미터들을 기반으로 타겟 표준 셀에 대한 표준 셀 모델(STC-MD)을 생성할 수 있다. In step S130, the standard
S140 단계에서, 표준 셀 설계 시스템(100)은 표준 셀 모델(STC-MD)을 기반으로 타겟 표준 셀에 대한 다양한 평가 동작들을 수행할 수 있다. 예를 들어, 표준 셀 설계 시스템(100)은 표준 셀 모델(STC-MD)을 기반으로 SPICE(Simulation Program with Integrated Circuit Emphasis) 시뮬레이션을 구동하여 타겟 표준 셀에 대한 성능, 전력, 면적, 및 수율(PPAY)과 같은 다양한 항목들을 평가할 수 있다.In step S140, the standard
예시적인 실시 예에서, 타겟 표준 셀의 종류에 따라 평가되는 항목이 서로 다를 수 있다. 예를 들어, 인버터, 2-입력 NAND 게이트, 2-입력 NOR 게이트 등과 같은 기본 표준 셀들에 대해서는 성능-전력이 평가되고, 플립 플롭, AOI 등과 같은 표준 셀들에 대해서는 면적 스케일링이 평가되고, SRAM과 같은 표준 셀에 대해서는 수율이 평가될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. In an exemplary embodiment, items evaluated according to the type of the target standard cell may be different. For example, performance-power is evaluated for basic standard cells such as inverter, 2-input NAND gate, 2-input NOR gate, etc., area scaling is evaluated for standard cells such as flip-flop, AOI, etc. Yield can be evaluated for standard cells. However, the scope of the present invention is not limited thereto.
S150 단계에서, 표준 셀 설계 시스템(100)은 평가 결과가 최적화되었는지 판별할 수 있다. 예를 들어, SCT 설계 시스템(100)은 평가 결과가 미리 정해진 기준치를 만족하는지 판별할 수 있다. 미리 정해진 기준치는 타겟 표준 셀에 대한 성능 조건, 파워 조건, 면적 조건, 또는 수율 조건 등을 포함할 수 있다. 미리 정해진 기준치는 타겟 표준 셀의 타입, 타겟 표준 셀에 대한 공정 방식, 공정 스케일 등에 따라 달라질 수 있다. In step S150, the standard
평가 결과가 최적화된 것으로 판별되지 않은 경우, S160 단계에서, 표준 셀 설계 시스템(100)은 평면 파라미터 및 수직 파라미터를 최적화할 수 있다. 예를 들어, 표준 셀 설계 시스템(100)은 평가 결과가 최적이 되는 방향으로 평면 파라미터 및 수직 파라미터를 재설정할 수 있다. 예를 들어, 표준 셀 설계 시스템(100)은 성능이 향상되는 방향, 소비 전력이 감소하는 방향, 면적이 감소하는 방향, 또는 수율이 증가하는 방향으로, 평면 파라미터 및 수직 파라미터들을 조정할 수 있다. 평면 파라미터 및 수직 파라미터가 조정된 이후에, 표준 셀 설계 시스템(100)은 S120 단계를 재수행할 수 있다.If the evaluation result is not determined to be optimized, in step S160, the standard
평가 결과가 최적화된 것으로 판별된 경우, S170 단계에서, 표준 셀 설계 시스템(100)은 평면 파라미터 및 수직 파라미터를 최적화된 표준 셀 정보(OSI)로서 출력할 수 있다. If it is determined that the evaluation result is optimized, in step S170, the standard
상술된 바와 같이, SCT 설계 시스템(100)은 도 3을 참조하여 설명된 자동 최적화 동작을 반복 수행함으로써, 타겟 표준 셀에 대하여, 최적화된 표준 셀 정보를 출력할 수 있다. 예시적인 실시 예에서, S150 단계 및 S160 단계는 머신-러닝을 기반으로 수행될 수 있다. As described above, the
도 4a 및 도 4b는 타겟 표준 셀의 예시적인 평면 레이아웃을 보여주는 도면들이다. 도 4a 및 도 4b의 레이아웃들(LAY1, LAY2)를 참조하여, OPC 모델에 기반된 리소 컨투어(Litho Contour)가 설명된다.4A and 4B are diagrams showing an exemplary planar layout of a target standard cell. Referring to the layouts LAY1 and LAY2 of FIGS. 4A and 4B, Litho Contour based on the OPC model is described.
도 2, 도 4a, 및 도 4b를 참조하면, 제어 엔진(110)은 타겟 표준 셀의 평면 파라미터로서 타겟 표준 셀에 대한 레이아웃을 결정할 수 있다. 이 경우, 타겟 표준 셀은 제1 및 제2 활성 영역들(ACT1, ACT2), 제1 내지 제6 컨택들(CT1~CT6), 제1 및 제2 게이트 전극들(GE1, GE2), 및 제1 및 제2 게이트 컨택들(GC1, GC2)을 포함할 수 있다. 타겟 표준 셀의 일반적인 평면 레이아웃은 도 4a의 제1 레이아웃(LAY1)과 같이 형성될 수 있다. 도 4a의 제1 레이아웃(LAY1)과 같이, 일반적인 평면 레이아웃은 이상적인 형태(즉, 에지 영역이 직각인 형태)를 가질 수 있다.2, 4A, and 4B, the
반면에, 본 발명의 실시 예에 따르면, 3차원 구조체 생성 엔진(120)은 제1 레이아웃(LAY1)에 OPC 모델에 기반된 리소 컨투어(Litho Contour)를 적용할 수 있다. 이 경우, 리소 컨투어(Litho Contour)가 적용된 타겟 표준 셀의 레이아웃은 도 4b의 제2 레이아웃(LAY2)과 같을 수 있다. 예를 들어, 제1 레이아웃(LAY1)을 기반으로 타겟 표준 셀을 생성할 경우, 반도체 제조 공정의 다양한 물리적 요인으로 인하여, 타겟 표준 셀은 제1 레이아웃(LAY1)과 동일한 형태로 제조되지 않을 것이다.On the other hand, according to an embodiment of the present invention, the 3D
즉, 3차원 구조체 생성 엔진(120)은 OPC 모델에 기반된 리소 컨투어(Litho Contour)를 3차원 구조체에 적용함으로써, 실제 형성되는 타겟 표준 셀과 유사한 형태의 3차원 구조체를 생성할 수 있다. 예시적인 실시 예에서, 리소 컨투어는 타겟 표준 셀의 다양한 공정 조건(예를 들어, 공정 방식, 타겟 표준 셀의 조성 물질, 공정 스케일 등)에 따라 결정되는 OPC 모델에 기반된다. That is, the 3D
이 경우, 3차원 구조체에 대한 평가 정확도가 향상될 수 있다. 예를 들어, 리소 컨투어(Litho Contour)가 적용되지 않은 제1 레이아웃(LAY1)에서 게이트 컨택과 소스 컨택 사이의 거리는 "X0"일 수 있다. 반면에, 리소 컨투어(Litho Contour)가 적용된 제2 레이아웃(LAY2)에서 게이트 컨택과 소스 컨택 사이의 거리는 "X1"일 수 있다. In this case, the evaluation accuracy of the 3D structure can be improved. For example, the distance between the gate contact and the source contact in the first layout LAY1 to which Litho Contour is not applied may be “X0”. On the other hand, the distance between the gate contact and the source contact in the second layout LAY2 to which Litho Contour is applied may be “X1”.
타겟 표준 셀의 전기적 특성에 따라, 결함을 방지하기 위하여, 게이트 컨택과 소스 컨택 사이는 최소 거리만큼 이격되어야 한다. 이 때, "X1"의 길이가 상술된 최소 거리보다 짧더라도, "X1"의 길이가 최소 거리보다 길다면, 실제 제조되는 타겟 표준 셀에 대한 최소 거리 조건은 만족될 수 있다. (다시 말해서, 최소 거리 조건으로 인한 결함은 존재하지 않음.)Depending on the electrical characteristics of the target standard cell, in order to prevent defects, the gate contact and the source contact must be spaced by a minimum distance. At this time, even if the length of "X1" is shorter than the above-mentioned minimum distance, if the length of "X1" is longer than the minimum distance, the minimum distance condition for the target standard cell actually manufactured can be satisfied. (In other words, there are no defects due to minimum distance conditions.)
즉, 이는, OPC 모델에 기반된 리소 컨투어가 적용됨으로써, 게이트 전극과 인접 컨택 사이의 거리를 더 좁힐 수 있음을 의미할 수 있다. 즉, 본 발명에 따른 3차원 구조체 생성 엔진(120)은 OPC 모델에 기반된 리소 컨투어를 3차원 구조체에 적용함으로써, 타겟 표준 셀의 실제 제조 형태를 반영할 수 있으며, 이에 따라 그라운드 룰(GR) 평가 동작 또는 면적 스케일링 평가 동작의 정확도가 향상될 수 있다. That is, this may mean that the distance between the gate electrode and the adjacent contact can be further narrowed by applying a lithographic contour based on the OPC model. That is, the three-dimensional
도 5는 표준 셀 모델의 메쉬 크기를 설명하기 위한 그래프이다. 도 5를 참조하면, 극단적인 공정 스케일에서, 표준 셀 모델의 메쉬 크기에 따라 표준 셀 모델로부터 추출되는 파라미터(예를 들어, 저항 값)의 정확도 및 시뮬레이션 시간이 달라질 수 있다. 일반적으로, 메쉬 크기가 증가할 경우, 시뮬레이션 시간은 감소될 수 있으나, 추출되는 파라미터(예를 들어, 저항 값)의 크기는 실제 값과 달라질 수 있다. 반면에, 메쉬 크기가 작아질 경우, 추출되는 파라미터의 크기는 실제 값과 유사해질 수 있으나, 시뮬레이션 시간은 증가할 수 있다.5 is a graph for explaining the mesh size of a standard cell model. Referring to FIG. 5, at an extreme process scale, accuracy and simulation time of parameters (eg, resistance values) extracted from the standard cell model may vary according to the mesh size of the standard cell model. In general, when the mesh size increases, the simulation time may be reduced, but the size of the extracted parameter (eg, resistance value) may be different from the actual value. On the other hand, when the mesh size becomes small, the size of the extracted parameter may be similar to the actual value, but the simulation time may increase.
예를 들어, 도 5에 도시된 바와 같이, 메쉬의 크기가 0.003nm인 경우, 추출되는 파라미터 값은 실제 값과 비교하여 약 120%의 크기를 가질 수 있고, 시뮬레이션 시간은 기준치와 유사한 시간을 가질 수 있다. 반면에, 메쉬 크기가 0.001nm인 경우, 추출되는 파라미터 값은 실제 값과 유사할 수 있으나, 시뮬레이션 시간은 기준치와 비교하여 약 300% 이상으로 증가할 수 있다.For example, as illustrated in FIG. 5, when the mesh size is 0.003 nm, the extracted parameter value may have a size of about 120% compared to the actual value, and the simulation time may have a time similar to the reference value. You can. On the other hand, when the mesh size is 0.001 nm, the extracted parameter value may be similar to the actual value, but the simulation time may increase by about 300% or more compared to the reference value.
본 발명의 실시 예에 따른 추출 엔진은 시뮬레이션 시간 및 추출되는 파라미터의 정확성을 고려하여, 최적화된 메쉬 크기를 결정하고, 최척화된 메쉬 크기를 기반으로 표준 셀 모델을 추출할 수 있다. The extraction engine according to an embodiment of the present invention may determine an optimized mesh size in consideration of simulation time and accuracy of extracted parameters, and extract a standard cell model based on the maximized mesh size.
도 6은 본 발명의 실시 예에 따른 표준 셀 모델 평가의 정확성을 설명하기 위한 도면이다. 도 6을 참조하면, 본 발명의 실시 예에 따른 추출 엔진(130)은 3차원 구조체로부터 표준 셀 모델을 추출하도록 구성된다. 표준 셀 모델은 StarRCTM과 같은 2차원 추출 툴을 사용하여 2차원 PEX 모델로서 추출되거나, 또는 RaphaelTM과 같은 3차원 추출 툴을 사용하여 3차원 PEX 모델로서 추출될 수 있다. 6 is a view for explaining the accuracy of the standard cell model evaluation according to an embodiment of the present invention. Referring to Figure 6, the
예시적인 실시 예에서 3차원 추출 툴을 사용하여 3차원 PEX 모델로 추출될 경우, 2차원 추출 툴을 사용하여 2차원 PEX 모델로 추출되는 경부보다 추출되는 파라미터(예를 들어, 저항)의 정확성이 향상될 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 3차원 추출 툴이 사용될 경우, 컨택의 크기(예를 들어, 도 4b의 제2 컨택(CT2)의 길이)의 변화에 따라, 추출되는 파라미터(예를 들어, 저항(R))의 변화량은 2차원 추출 툴에 의한 그것보다 더 클 수 있다. 이는 3차원 추출 툴에 파라미터를 추출하는 경우, 컨택(예를 들어, 도 4b의 제2 컨택(CT2)) 내의 배리어 금속 레이어들의 증가된 부분이 고려되기 때문이다. 즉, 3차원 추출 툴을 사용함으로써, 추출되는 파라미터의 정확성이 향상되고, 이로 인하여 타겟 표준 셀에 대한 최적화 정확성이 향상될 수 있다.In an exemplary embodiment, when the 3D PEX model is extracted using the 3D extraction tool, the accuracy of the extracted parameter (eg, resistance) is higher than the cervical region extracted by the 2D PEX model using the 2D extraction tool. Can be improved. For example, as illustrated in FIG. 6, when a 3D extraction tool is used, the extracted parameter (eg, according to a change in the size of the contact (eg, the length of the second contact CT2 in FIG. 4B)) For example, the amount of change of the resistance R may be larger than that by the two-dimensional extraction tool. This is because when extracting the parameters in the 3D extraction tool, an increased portion of the barrier metal layers in the contact (eg, the second contact CT2 in FIG. 4B) is considered. That is, by using a 3D extraction tool, the accuracy of the extracted parameter can be improved, and thereby the optimization accuracy for the target standard cell can be improved.
예시적인 실시 예에서, 도 6을 참조하여 설명된 2차원 PEX 모델과 3차원 PEX 모델의 차이는 단순히 파라미터 변화량의 정확성을 설명하기 위한 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 타겟 표준 셀에 대한 공정 스케일링이 상대적으로 큰 경우, 2차원 PEX 모델 및 3차원 PEX 모델 각각의 파라미터 변화량의 차이는 상대적으로 작을 수 있다. 즉, 2차원 PEX 모델이 사용되더라도, 본 발명에 따른 표준 셀 설계 시스템(100)은 타겟 표준 셀에 대한 최적화 동작을 정상적으로 수행할 수 있다. In an exemplary embodiment, the difference between the 2D PEX model and the 3D PEX model described with reference to FIG. 6 is merely for explaining the accuracy of the parameter change amount, and the scope of the present invention is not limited thereto. For example, when the process scaling for the target standard cell is relatively large, the difference in parameter variation of each of the 2D PEX model and the 3D PEX model may be relatively small. That is, even if a 2D PEX model is used, the standard
도 7은 본 발명의 실시 예에 따른 평가 엔진을 예시적으로 보여주는 블록도이다. 도 2 및 도 7을 참조하면, 평가 엔진(140)은 표준 셀 모델을 기반으로 다양한 평가 동작을 수행할 수 있다. 예를 들어, 평가 엔진(140)은 그라운드 룰 평가 유닛(141), 성능-파워 평가 유닛(142), 및 수율 평가 유닛(143)을 포함할 수 있다. 7 is a block diagram exemplarily showing an evaluation engine according to an embodiment of the present invention. 2 and 7, the
그라운드 룰(GR) 평가 유닛(141)은 표준 셀 모델을 기반으로 타겟 표준 셀에 대한 그라운드 룰 평가 동작 및 면적 스케일링 평가 동작을 수행할 수 있다. 도 2를 참조하여 설명된 바와 같이, 그라운드 룰 평가는 표준 셀 모델(3D MD)을 기반으로, 타겟 표준 셀이 미리 레이아웃 조건(즉, 그라운드 룰)을 만족하는지 평가하는 동작을 가리킬 수 있다. 면적 스케일링 평가 동작은 그라운드 룰 평가 동작의 결과에 따라 갱신된 설계 룰이 적합한지 검사할 수 있다. 그라운드 룰 평가 동작 및 면적 스케일링 평가 동작은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.The ground rule (GR)
성능 파워 평가 유닛(142)은 표준 셀 모델을 기반으로 타겟 표준 셀에 대한 성능-파워 평가 동작을 수행할 수 있다. 성능-파워 평가 동작은 표준 셀 모델(STC-MD)을 기반으로, 타겟 표준 셀에 대한 성능 및 소비 전력을 평가하는 동작을 가리킨다. 성능-파워 평가 동작은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.The performance power evaluation unit 142 may perform a performance-power evaluation operation for the target standard cell based on the standard cell model. The performance-power evaluation operation refers to an operation for evaluating performance and power consumption for a target standard cell based on a standard cell model (STC-MD). Since the performance-power evaluation operation has been described above, a detailed description thereof is omitted.
파라메트릭 수율 평가 유닛(143)은 표준 셀 모델(STC-MD)을 기반으로 타겟 표준 셀에 대한 수율 평가 동작을 수행할 수 있다. 수율 평가 동작은 표준 셀 모델(STC-MD)을 기반으로 타겟 표준 셀에 대한 수율을 평가하는 동작을 가리킨다. 수율 평가 동작은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.The parametric
예시적인 실시 예에서, 표준 셀 모델(STC-MD)을 기반으로, 그라운드 룰 평가 유닛(141), 성능-파워 평가 유닛(142), 및 수율 평가 유닛(143) 각각은 개별적으로 대응하는 평가 동작을 수행할 수 있다. 또는 표준 셀 모델을 기반으로, 그라운드 룰 평가 유닛(141), 성능-파워 평가 유닛(142), 및 수율 평가 유닛(143)은 순차적으로 대응하는 평가 동작을 수행할 수 있다. In an exemplary embodiment, based on a standard cell model (STC-MD), each of the ground
예시적인 실시 예에서, 그라운드 룰 평가 유닛(141), 성능-파워 평가 유닛(142), 및 수율 평가 유닛(143) 각각은 대응하는 평가 동작을 수행하고, 평가 동작의 결과를 출력할 수 있다.In an exemplary embodiment, each of the ground
예를 들어, 그라운드 룰 평가 유닛(141)은 타겟 표준 셀에 대한 그라운드 룰 평가 동작을 수행하고, 설계 룰(DRM) 또는 스케일에 대한 정보를 제1 평가 결과(Y1)로서 출력할 수 있다. 성능-파워 평가 유닛(142)은 타겟 표준 셀에 대한 성능-파워 평가 동작을 수행하고, 성능 및 파워에 대한 정보를 제2 평가 결과(Y2)으로서 출력할 수 있다. 파라메트릭 수율 평가 유닛(143)은 타겟 표준 셀에 대한 수율 평가 동작을 수행하고, 수율에 대한 정보를 제3 평가 결과(Y3)로서 출력할 수 있다. 예시적인 실시 예에서, 상술된 평가 결과들(Y1~Y3)은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. For example, the ground
예시적인 실시 예에서, 타겟 표준 셀의 타입에 따라, 복수의 평가 동작들 중 일부 평가 동작이 수행될 수 있다. 인버터, 2-입력 NAND 게이트, 2-입력 NOR 게이트 등과 같은 기본 표준 셀들에 대해서는 성능-전력이 평가되고, 플립 플롭, AOI 등과 같은 표준 셀들에 대해서는 면적 스케일링이 평가되고, SRAM과 같은 표준 셀에 대해서는 수율이 평가될 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.In an exemplary embodiment, some evaluation operations among a plurality of evaluation operations may be performed according to the type of the target standard cell. Performance-power is evaluated for basic standard cells such as inverter, 2-input NAND gate, 2-input NOR gate, etc., area scaling is evaluated for standard cells such as flip-flop, AOI, etc., and for standard cells such as SRAM Yield can be evaluated. However, the scope of the present invention is not limited thereto.
도 8은 도 7의 평가 엔진의 동작을 보여주는 순서도이다. 도 7 및 도 8을 참조하면, 평가 엔진(140)은 S141 단계 내지 S146 단계 동작들을 수행함으로써, 다양한 평가 동작들을 수행할 수 있다. 8 is a flow chart showing the operation of the evaluation engine of FIG. 7. 7 and 8, the
S141 단계에서, 평가 엔진(140)은 타겟 표준 셀에 대한 크리티컬 그라운드 룰을 평가할 수 있다. 예를 들어, 평가 엔진(140)의 그라운드 룰 평가 유닛(141)은 표준 셀 모델을 기반으로 타겟 표준 셀이 그라운드 룰을 만족하는지 평가할 수 있다.In step S141, the
S142 단계에서, 평가 엔진(140)은 결함이 존재하는지 판별할 수 있다. 예를 들어, 평가 엔진(140)은 그라운드 룰과 관련된 결함(예를 들어, Chronic systematic defects)가 존재하는지 판별할 수 있다.In step S142, the
결함이 존재하는 경우, S143 단계에서, 평가 엔진(140)은 설계 룰 매뉴얼(DRM; design rule manual)을 갱신할 수 있다. 예를 들어, 평가 엔진(140)은 그라운드 룰과 관련된 결함을 배제(screen-out)할 수 있다. 배제된 결함에 대한 정보에 따라 설계 룰 매뉴얼(DRM)이 갱신될 수 있다.If there is a defect, in step S143, the
S144 단계에서, 평가 엔진(140)은 면적 스케일링 평가를 수행할 수 있다. 이 때, 타겟 표준 셀은 설계 룰 매뉴얼 또는 갱신된 설계 룰 매뉴얼을 사용하여 다시 그려지고, 새로운 노드에서 면적 스케일링이 평가될 수 있다. 예시적인 실시 예에서, 면적 스케일링 평가에서, 설계 룰이 검사될 수 있다.In step S144, the
S145 단계에서, 평가 엔진(140)은 성능, 파워, 또는 수율에 대한 평가를 수행할 수 있다. 성능, 파워, 또는 수율에 대한 평가는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.In step S145, the
S146 단계에서, 평가 엔진(146)은 평가 결과를 출력할 수 있다. 예시적인 실시 예에서, 평가 결과는 자동 최적화 엔진(150)으로 제공될 수 있다.In step S146, the evaluation engine 146 may output an evaluation result. In an exemplary embodiment, the evaluation results may be provided to the
예시적인 실시 예에서, 상술된 평가 엔진(146)의 복수의 평가 동작들은 자동화될 수 있다. 예를 들어, 평가 엔진(146)은 추출된 표준 셀 모델을 기반으로 SPICE(Simulation Program with Integrated Circuit Emphasis) 시뮬레이션을 구동하여 상술된 다양한 평가 동작을 자동으로 수행하고, 평가 결과들을 자동으로 출력하도록 구성될 수 있다. 평가 결과들은 성능, 파워, 면적, 및 수율(PPAY; Performance, Power, Area, and Yield) 각각이 각각에 대한 기준치를 만족하는지 여부 또는 각각에 대한 수치 정보를 포함할 수 있다. In an exemplary embodiment, multiple evaluation operations of the evaluation engine 146 described above may be automated. For example, the evaluation engine 146 is configured to automatically perform various evaluation operations described above by driving a simulation program with integrated circuit emphasis (SPICE) simulation based on the extracted standard cell model, and automatically output evaluation results. Can be. The evaluation results may include performance, power, area, and yield (PPAY; Performance, Power, Area, and Yield) each of which satisfies the reference value for each, or may include numerical information for each.
도 9는 도 2의 자동 최적화 엔진을 예시적으로 보여주는 도면이다. 도 9를 참조하면, 자동 최적화 엔진(150)은 입력 레이어(151), 히든 레이어(152), 출력 레이어(153), 및 학습 모델(154)을 포함할 수 있다. 자동 최적화 엔진(150)은 머신-러닝 알고리즘 또는 신경망(neural network) 알고리즘을 기반으로 최적화 동작을 수행할 수 있다. FIG. 9 is a diagram exemplarily showing the automatic optimization engine of FIG. 2. Referring to FIG. 9, the
입력 레이어(151)는 평가 동작들의 결과들(Y1~Yn)(예를 들어, 타겟 표준 셀에 대한 성능, 파워, 면적, 또는 수율(PPAY)에 대한 평가 결과들)을 수신하여, 히든 레이어(152)로 전달할 수 있다. 출력 레이어(153)는 히든 레이어(152)로부터 최적화된 평면 및 수직 파라미터들(X1~Xm)을 출력할 수 있다.The
히든 레이어(152)는 입력 레이어를 통해 수신된 값들을 최적화 동작을 위해 필요한 값들로 변환할 수 있다. 입력 레이어(151) 및 히든 레이어(152)에 포함된 모든 노드들은 가중치를 통해 서로 연결되고, 히든 레이어(152) 및 출력 레이어(153)에 포함된 모든 노드들은 가중치를 통해 서로 연결될 수 있다. 이 때, 가중치는 트레이닝 동작을 통해 생성된 학습 모델(154)에 기반된 값으로 설정될 수 있다. The
학습 모델(154)은 학습 모델(154)은 자동 최적화 엔진(150)의 트레이닝 동작을 통해 생성될 수 있다. 학습 모델(154)은 타겟 표준 셀의 평면 및 수직 파라미터들(X1~Xm)와 평가 결과들(Y1~Yn)에 사이의 관계에 대한 정보가 학습된 모델일 수 있다. 학습 모델(154)은 평가 결과들(Y1~Yn)이 최적화되는 방향으로 평면 및 수직 파라미터들(X1~Xm)이 결정되도록 모델링될 수 있다. The
자동 최적화 엔진(150)은 랜덤 샘플링된 평면 및 수직 파라미터들(X1~Xm)에 대한 다양한 평가 동작들(예를 들어, PPAY)을 수행하고, 평가 동작들의 결과들(Y1~Yn) 및 랜덤 샘플링된 평면 및 수직 파라미터들(X1~Xm)을 기반으로 트레이닝 동작을 수행하여 학습 모델(154)을 생성할 수 있다. 예시적으로, 자동 최적화 엔진(150)이 최적화 동작을 반복 수행함에 따라, 학습 모델이 갱신될 수 있다. The
상술된 바와 같이, 자동 최적화 엔진(150)은, 머신-러닝 알고리즘 또는 신경망 알고리즘을 사용하여, 타겟 표준 셀에 대한 평가 결과(Y1~Ym)(예를 들어, PPAY)가 최적화될 수 있도록, 평면 파라미터 및 수직 파라미터(X1~Xm)를 결정할 수 있다. 즉, 자동 최적화 엔진(150)에 의해 최적화된 표준 셀 정보(OSI)를 결정하는데 요구되는 시간이 감축될 수 있다. As described above, the
비록 도 9을 참조하여 신경망(Neural Network)를 기반으로 동작하는 자동 최적화 엔진(150)이 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 자동 최적화 엔진(150)은 지도 학습 알고리즘(Supervised Learning Algorithm), 준지도 학습 알고리즘(Semi-supervised Learning Algorithm), 비지도 학습 알고리즘(Unsupervised Learning Algorithm), 또는 강화 학습 알고리즘(Reinforcement Learning Algorithm)과 같은 다양한 머신 러닝 알고리즘들 중 어느 하나를 기반으로 상술된 최적화 동작을 수행할 수 있다. Although the
도 10a 및 도 10b는 최적화 엔진의 동작을 설명하기 위한 도면들이다. 설명의 편의를 위하여, 도 10a 및 도 10b를 참조하여, 일부 평면 파라미터들(X1, X2)에 대한 성능-전력에 대한 최적화 동작이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 다양한 조건들(예를 들어, PPAY)을 최적화시키기 위하여, 다양한 평면 파라미터들 및 다양한 수직 파라미터들이 조정될 수 있다.10A and 10B are diagrams for explaining the operation of the optimization engine. For convenience of description, an optimization operation for performance-power for some plane parameters X1 and X2 is described with reference to FIGS. 10A and 10B. However, the scope of the present invention is not limited thereto, and various plane parameters and various vertical parameters may be adjusted to optimize various conditions (eg, PPAY).
도 10a를 참조하면, 타겟 표준 셀은 도 10a의 제2 레이아웃(LAY2)과 같은 구조를 가질 수 있다. 예를 들어, 타겟 표준 셀은 제1 및 제2 액티브 영역들(ACT1, ACT2), 제1 내지 제6 컨택들(CT1~CT6), 제1 및 제2 게이트 전극들(GE1, GE2), 및 제1 및 제2 게이트 컨택들(GC1, GC2)을 포함할 수 있다. 도 10a의 제2 레이아웃(LAY2)은 도 4b의 제2 레이아웃(LAY2)과 유사하므로, 이에 대한 상세한 설명은 생략된다. Referring to FIG. 10A, the target standard cell may have a structure similar to the second layout LAY2 of FIG. 10A. For example, the target standard cell includes first and second active regions ACT1 and ACT2, first to sixth contacts CT1 to CT6, first and second gate electrodes GE1 and GE2, and The first and second gate contacts GC1 and GC2 may be included. Since the second layout LAY2 of FIG. 10A is similar to the second layout LAY2 of FIG. 4B, detailed description thereof is omitted.
이 때, 게이트 전극 및 액티브 영역 사이의 거리를 "X2"이라 하고, 액티브 영역의 길이를 "X3"라고 하자. 이 경우, X2 및 X3의 길이에 따라 평가 결과(예를 들어, 성능-파워에 대한 평가 결과)가 바뀔 수 있다. 예를 들어, 도 10b의 제1 그래프(G1)는 X2 및 X3 각각의 길이에 대한 샘플링 포인트들을 보여준다. 도 10b의 제2 그래프(G2)는 제1 그래프(G1)의 샘플링 포인트들 각각에 대응하는 성능-파워에 대한 평가 결과를 보여준다.Let the distance between the gate electrode and the active region be "X2" and the length of the active region be "X3". In this case, the evaluation results (for example, evaluation results for performance-power) may be changed according to the lengths of X2 and X3. For example, the first graph G1 in FIG. 10B shows sampling points for each length of X2 and X3. The second graph G2 of FIG. 10B shows evaluation results for performance-power corresponding to each of the sampling points of the first graph G1.
예를 들어, 제1 샘플링 포인트(SP1)는 X2의 길이가 "L11"이고, X3의 길이가 "L12"인 경우를 가리킨다. 제1 샘플링 포인트(SP1)를 기반으로 생성된 타겟 표준 셀의 표준 셀 모델에 대한 성능-파워 평가 결과는, 파워(즉, 소비 전력)은 기준치(REF1)보다 크고, 성능은 기준치(REF2)보다 낮음을 가리킬 수 있다. 즉, 제1 샘플링 포인트(SP1)의 X2 및 X3의 값들은 성능-파워의 기준치들(REF1, REF2)을 만족하지 못하는 파라미터들일 수 있다. 다시 말해서, 제1 샘플링 포인트(SP1)의 X2 및 X3의 값들은 최적화된 파라미터들이 아닐 수 있다.For example, the first sampling point SP1 indicates the case where the length of X2 is “L11” and the length of X3 is “L12”. The performance-power evaluation result of the standard cell model of the target standard cell generated based on the first sampling point SP1 shows that power (that is, power consumption) is greater than the reference value REF1, and performance is greater than the reference value REF2. Can indicate low. That is, the values of X2 and X3 of the first sampling point SP1 may be parameters that do not satisfy the performance-power reference values REF1 and REF2. In other words, the values of X2 and X3 of the first sampling point SP1 may not be optimized parameters.
제2 샘플링 포인트(SP2)의 X2의 길이가 "L21"이고, X3의 길이가 "L22"인 경우를 가리킨다. 제2 샘플링 포인트(SP2)를 기반으로 생성된 타겟 표준 셀의 표준 셀 모델에 대한 성능-파워 평가 결과는, 파워는 기준치(REF1)보다 크고, 성능은 기준치(REF2)보다 높음을 가리킬 수 있다. 즉, 제2 샘플링 포인트(SP2)에서 성능 조건은 만족되나, 파워 조건이 만족되지 않을 수 있다. 따라서, 제2 샘플링 포인트(SP2)의 X2 및 X3의 값들은 최적화된 값들이 아닐 수 있다.It indicates the case where the length of X2 of the second sampling point SP2 is "L21" and the length of X3 is "L22". The performance-power evaluation result of the standard cell model of the target standard cell generated based on the second sampling point SP2 may indicate that power is greater than the reference value REF1 and performance is greater than the reference value REF2. That is, the performance condition is satisfied at the second sampling point SP2, but the power condition may not be satisfied. Therefore, the values of X2 and X3 of the second sampling point SP2 may not be optimized values.
유사하게, 제3 및 제4 샘플링 포인트들(SP3, SP4)의 X2의 길이들은 각각 "L31" 및 "L41"이고, X3의 길이들은 각각 "L32" 및 "L42"인 경우들을 가리킨다. 제3 및 제4 샘플링 포인트들(SP3, SP4)을 기반으로 각각 생성된 타겟 표준 셀의 표준 셀 모델들에 대한 성능-파워 평가 결과는, 파워는 기준치(REF1)보다 낮고, 성능은 기준치(REF2)보다 높음을 가리킬 수 있다. 즉, 제3 및 제4 샘플링 포인트들(SP3, SP4)의 X2 및 X3의 값들은 성능 조건 및 파워 조건을 모두 만족하는 값들일 수 있다. 자동 최적화 엔진(150)은 성능-파워 조건이 만족될 수 있도록 타겟 표준 셀에 대한 X2 및 X3의 값들을 조정할 수 있다.Similarly, the lengths of X2 of the third and fourth sampling points SP3 and SP4 are “L31” and “L41”, respectively, and the lengths of X3 indicate “L32” and “L42”, respectively. The performance-power evaluation results for the standard cell models of the target standard cell respectively generated based on the third and fourth sampling points SP3 and SP4 show that the power is lower than the reference value REF1, and the performance is the reference value REF2. ). That is, the values of X2 and X3 of the third and fourth sampling points SP3 and SP4 may be values satisfying both a performance condition and a power condition. The
예시적인 실시 예에서, 표준 셀 설계 시스템(100)은 상술된 평면 파라미터 또는 수직 파라미터에 대하여 랜덤 샘플링을 수행하고, 랜덤 샘플링된 샘플링 포인트들 각각에 대한 다양한 평가 동작을 반복 수행할 수 있다. 표준 셀 설계 시스템(100)은 머신-러닝 알고리즘 또는 신경망 알고리즘에 기반된 상술된 동작의 반복 수행을 통해, 성능, 파워, 면적, 또는 수율이 최적화되는 평면 파라미터 또는 수직 파라미터에 대한 파레토 세트(Pareto Set)를 결정할 수 있다. 파레토 세트는 평가 결과들이 최적화되는 평면 파라미터들 및 수직 파라미터들에 대한 정보를 가리킬 수 있다. 표준 셀 설계 시스템(100)은 머신 러닝 알고리즘 또는 신경망 알고리즘에 기반된 상술된 동작을 통해 타겟 표준 셀에 대한 최적화된 표준 셀 정보를 결정할 수 있다. In an exemplary embodiment, the standard
비록 도 10a 및 도 10b에서, 2개의 평면 파라미터들(X2, X3)의 변화에 따른 성능-파워 평가 결과의 변화가 설명되었으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 도 10a 및 도 10b를 참조하여 설명된 평면 파라미터들(X2, X3)의 변화에 따라 성능-파워 평가 결과뿐만 아니라, 면적 또는 수율에 대한 평가 결과가 바뀔 수 있다. 또한, 도 10a 및 도 10b를 참조하여 설명된 평면 파라미터들(X2, X3)뿐만 아니라, 다른 평면 파라미터 또는 다른 수직 파라미터의 변화에 따라, 성능-파워 평가 결과가 바뀔 수 있다.10A and 10B, the change of the performance-power evaluation result according to the change of the two plane parameters X2 and X3 has been described, but the scope of the present invention is not limited thereto. For example, the performance-power evaluation result, as well as the evaluation result for area or yield, may be changed according to changes in the plane parameters X2 and X3 described with reference to FIGS. 10A and 10B. In addition, the performance-power evaluation result may be changed according to changes in other plane parameters or other vertical parameters, as well as the plane parameters X2 and X3 described with reference to FIGS. 10A and 10B.
즉, 타겟 표준 셀에 대한 다양한 평면 파라미터 및 다양한 수직 파라미터들 각각의 변화 또는 그것들의 조합의 변화에 따라, 다양한 평가 결과들이 개별적으로 또는 복합적으로 바뀔 수 있다. 종래의 최적화 방식에서는 이러한 복합적인 관계로 인하여, 타겟 표준 셀의 최적화된 표준 셀 정보(OSI)를 획득하는데 많은 시간이 소모되었다. 그러나 본 발명의 실시 예에 따른 자동 최적화 엔진(150)은 머신 러닝 알고리즘 또는 신경망(neural network) 알고리즘을 기반으로 상술된 최적화 동작을 수행할 수 있다. 따라서, 타겟 표준 셀에 대한 최적화 표준 셀 정보를 획득하는데 요구되는 시간이 감소될 수 있다. That is, various evaluation results may be individually or complexly changed according to a change of each of various planar parameters and various vertical parameters for a target standard cell or a combination thereof. In the conventional optimization method, due to this complex relationship, a lot of time was spent acquiring the optimized standard cell information (OSI) of the target standard cell. However, the
도 11는 도 1의 블록 설계 시스템을 설명하기 위한 예시적인 도면이다. 도 1 및 도 11를 참조하면, 블록 설계 시스템(300)은 표준 셀 라이브러리(200)에 저장된 다양한 표준 셀 정보를 기반으로 블록 레이아웃(BLK LAY)을 생성하도록 구성될 수 있다. 블록 레이아웃(BLK LAY)은 표준 셀 라이브러리(200)에 저장된 다양한 표준 셀 정보를 사용하여, 의도된 기능을 수행하는 타겟 반도체 장치를 제조하기 위한 레이아웃을 가리킬 수 있다. 예를 들어, 블록 레이아웃(BLK LAY)은 복수의 표준 셀들의 배치에 대한 정보, 복수의 표준 셀들 사이를 연결하는 배선 정보 등과 같이 타겟 반도체 장치를 생성하데 필요한 다양한 정보를 포함할 수 있다. 11 is an exemplary diagram for describing the block design system of FIG. 1. 1 and 11, the
블록 설계 시스템(300)은 표준 셀 특성화 엔진(310), 합성 엔진(320), 및 평가 엔진(330)을 포함할 수 있다. 표준 셀 특성화 엔진(310)은 표준 셀 라이브러리(200)로부터의 표준 셀 정보(STC)를 블록 레이아웃(BLK LAY)을 생성하거나 또는 평가하는데 필요한 정보로 변환하거나 또는 특성화시킬 수 있다. 예를 들어, 표준 셀 특성화 엔진(310)은 표준 셀 정보(STC)를 기반으로 대응하는 표준 셀에 대한 지연, 동작 타이밍, 전력, 신호 신뢰성 등과 같은 정보를 특성화할 수 있다.The
합성 엔진(320)은 표준 셀 특성화 엔진(310)에 의해 특성화된 정보를 기반으로, 복수의 표준 셀들을 조합하여 블록 레이아웃(BLK LAY)을 생성할 수 있다. 예를 들어, 합성 엔진(320)은 복수의 표준 셀들의 반도체 웨이퍼 상의 배치, 복수의 표준 셀들을 서로 연결하기 위한 배선들의 배치 등과 같은 정보를 포함하는 블록 레이아웃(BLK LAY)을 생성할 수 있다.The
평가 엔진(330)은 생성된 블록 레이아웃(BLK LAY)에 대한 다양한 평가 동작을 수행할 수 있다. 예를 들어, 평가 엔진(330)은 블록 레이아웃(BLK LAY)에 대한 성능, 파워, 면적, 및 수율(PPAY)에 대한 평가를 수행할 수 있다. 평가 엔지(330)의 평가 결과에 따라, 합성 엔진(320)은 평가 결과가 최적화되도록 블록 레이아웃(BLK LAY)을 조정할 수 있다. 예시적인 실시 예에서, 합성 엔진(320) 및 평가 엔진(330) 각각은 머신 러닝 또는 신경망 알고리즘을 기반으로 상술된 동작들을 수행할 수 있다. The
도 12은 본 발명의 실시 예에 따른 반도체 설계 시스템과 연관된 컴퓨팅 장치를 예시적으로 보여주는 블록도이다. 도 12을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100) 및 메모리(1200)를 포함할 수 있다. 컴퓨팅 시스템(1000)은 본 발명의 실시 예에 따른 반도체 설계 시스템(10)을 구동하도록 구성될 수 있다.12 is a block diagram exemplarily showing a computing device associated with a semiconductor design system according to an embodiment of the present invention. Referring to FIG. 12, the
예를 들어, 메모리(1200)는 프로세서(1100)에 의해 실행 가능한 명령어들을 포함할 수 있다. 프로세서(1100)는 메모리에 저장된 명령어들을 실행하여 도 1 내지 도 11를 참조하여 설명된 반도체 설계 시스템(10)의 동작을 수행할 수 있다. 프로세서(1100)의 동작에 따른 결과는 메모리(1200)에 저장될 수 있고, 메모리(1200)에 저장된 결과는 반도체 장치를 제조하는데 사용될 수 있다. For example, the
상술된 바와 같이, 본 발명의 실시 예들에 따르면, 반도체 설계 시스템은 머신 러닝 알고리즘 또는 신경망 알고리즘을 사용하여, 타겟 표준 셀을 최적화하거나 또는 블록 레이아웃을 최적화할 수 있다. 이에 따라, 종래의 표준 셀 최적화 동작과 비교하여 최적의 타겟 표준 셀을 탐색하는데 요구되는 시간이 감소될 수 있다. 따라서, 본 발명의 실시 예에 따른 반도체 설계 시스템은 차세대 로직 설계 또는 차세대 공정 계획 수립을 용이하게 할 수 있다. As described above, according to embodiments of the present invention, a semiconductor design system may optimize a target standard cell or block layout using a machine learning algorithm or a neural network algorithm. Accordingly, compared to a conventional standard cell optimization operation, the time required to search for an optimal target standard cell can be reduced. Therefore, the semiconductor design system according to an embodiment of the present invention may facilitate designing of a next-generation logic or planning of a next-generation process.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.The above are specific embodiments for carrying out the present invention. The present invention will include not only the above-described embodiments, but also simple design changes or easily changeable embodiments. In addition, the present invention will also include techniques that can be easily modified and implemented using embodiments. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be determined not only by the claims to be described later but also by the claims and equivalents of the present invention.
10: 반도체 설계 시스템
100: 표준 셀 설계 시스템
200: 표준 셀 라이브러리
300: 블록 설계 시스템
Xs: 평면 파라미터들 및 수직 파라미터들
3D-STR: 3차원 구조체
STC-MD: 표준 셀 모델
ASR: 평가 결과
OSI: 최적화된 표준 셀 정보10: semiconductor design system
100: standard cell design system
200: standard cell library
300: block design system
Xs: Plane parameters and vertical parameters
3D-STR: 3D structure
STC-MD: Standard cell model
ASR: Evaluation results
OSI: Optimized standard cell information
Claims (20)
상기 평면 파라미터들 및 상기 수직 파라미터들을 기반으로 상기 타겟 표준 셀에 대한 3차원 구조체를 생성하도록 구성된 3차원 구조체 생성 엔진;
상기 3차원 구조체로부터 상기 타겟 표준 셀에 대한 표준 셀 모델을 추출하도록 구성된 추출 엔진;
상기 표준 셀 모델을 기반으로 복수의 평가 동작들을 수행하도록 구성된 평가 엔진; 및
상기 복수의 평가 동작들의 결과들을 기반으로 상기 평면 파라미터들 및 상기 수직 파라미터들을 조정하도록 구성된 자동 최적화 엔진을 포함하되,
상기 자동 최적화 엔진은 머신 러닝 알고리즘을 기반으로 상기 평면 파라미터 및 상기 수직 파라미터들을 조정하는 표준 셀 설계 시스템.A control engine configured to determine planar parameters and vertical parameters for the target standard cell;
A 3D structure generation engine configured to generate a 3D structure for the target standard cell based on the plane parameters and the vertical parameters;
An extraction engine configured to extract a standard cell model for the target standard cell from the three-dimensional structure;
An evaluation engine configured to perform a plurality of evaluation operations based on the standard cell model; And
An automatic optimization engine configured to adjust the plane parameters and the vertical parameters based on the results of the plurality of evaluation operations,
The automatic optimization engine is a standard cell design system that adjusts the plane parameters and the vertical parameters based on a machine learning algorithm.
상기 평면 파라미터들은 상기 타겟 표준 셀에 대한 평면 레이아웃 정보를 포함하는 표준 셀 설계 시스템.According to claim 1,
The planar parameters are standard cell design systems including planar layout information for the target standard cell.
상기 수직 파라미터들은 상기 타겟 표준 셀에 대한 복수의 공정 정보를 포함하는 표준 셀 설계 시스템.According to claim 1,
The vertical parameters are a standard cell design system including a plurality of process information for the target standard cell.
상기 3차원 구조체 생성 엔진은 OPC(Optical Proximity Correction) 모델에 기반된 리소 컨투어를 적용하여 상기 3차원 구조체를 생성하도록 더 구성되고,
상기 OPC 모델은 상기 평면 파라미터들 및 상기 수직 파라미터들에 의해 결정되는 표준 셀 설계 시스템.According to claim 1,
The 3D structure generation engine is further configured to generate the 3D structure by applying a lithographic contour based on an OPC (Optical Proximity Correction) model,
The OPC model is a standard cell design system determined by the plane parameters and the vertical parameters.
상기 표준 셀 모델은 상기 3차원 구조체로부터 추출된 상기 타겟 표준 셀에 대한 콤팩트 모델 및 기생 RC 추출(PEX; parasitic RC extraction) 모델을 포함하는 표준 셀 설계 시스템.According to claim 1,
The standard cell model is a standard cell design system including a compact model and a parasitic RC extraction (PEX) model for the target standard cell extracted from the three-dimensional structure.
상기 PEX 모델은 2차원 PEX 모델 및 3차원 PEX 모델 중 어느 하나인 표준 셀 설계 시스템.The method of claim 5,
The PEX model is a standard cell design system that is either a 2D PEX model or a 3D PEX model.
상기 복수의 평가 동작들은 상기 타겟 표준 셀에 대한 그라운드 룰(GR; ground rule) 평가 동작, 상기 타겟 표준 셀에 대한 성능-파워 평가 동작, 상기 타겟 표준 셀에 대한 수율 평가 동작 중 적어도 하나를 포함하는 표준 셀 설계 시스템.According to claim 1,
The plurality of evaluation operations include at least one of a ground rule (GR) evaluation operation for the target standard cell, a performance-power evaluation operation for the target standard cell, and a yield evaluation operation for the target standard cell. Standard cell design system.
상기 평가 엔진은 상기 타겟 표준 셀의 타입에 따라 상기 복수의 평가 동작들 중 일부를 선택적으로 수행하는 표준 셀 설계 시스템.The method of claim 7,
The evaluation engine is a standard cell design system that selectively performs some of the plurality of evaluation operations according to the type of the target standard cell.
상기 복수의 평가 동작들의 상기 결과들은 상기 타겟 표준 셀의 면적, 상기 타겟 표준 셀의 성능, 상기 타겟 표준 셀의 파워, 및 상기 타겟 표준 셀의 수율 중 적어도 하나에 대한 정보를 포함하고,
상기 자동 최적화 엔진은 상기 타겟 표준 셀의 상기 면적이 감소되고, 상기 타겟 표준 셀의 상기 성능이 증가되고, 상기 타겟 표준 셀의 상기 파워가 감소되고, 상기 타겟 표준 셀의 상기 수율이 증가되도록, 상기 머신 러닝 알고리즘을 기반으로 상기 평면 파라미터들 및 상기 수직 파라미터들을 조정하는 표준 셀 설계 시스템.The method of claim 7,
The results of the plurality of evaluation operations include information on at least one of an area of the target standard cell, performance of the target standard cell, power of the target standard cell, and yield of the target standard cell,
The automatic optimization engine is such that the area of the target standard cell is reduced, the performance of the target standard cell is increased, the power of the target standard cell is reduced, and the yield of the target standard cell is increased, the A standard cell design system that adjusts the plane parameters and the vertical parameters based on a machine learning algorithm.
상기 자동 최적화 엔진에 의해 상기 조정된 평면 파라미터들 및 상기 조정된 수직 파라미터들을 기반으로 표준 셀 라이브러리가 생성되는 표준 셀 설계 시스템.According to claim 1,
A standard cell design system in which a standard cell library is generated based on the adjusted plane parameters and the adjusted vertical parameters by the automatic optimization engine.
타겟 표준 셀에 대한 평면 파라미터들 및 수직 파라미터들을 결정하는 단계;
상기 평면 파라미터들 및 상기 수직 파라미터들을 기반으로 상기 타겟 표준 셀에 대한 3차원 구조체를 생성하는 단계;
상기 3차원 구조체로부터 표준 셀 모델을 추출하는 단계;
상기 표준 셀 모델을 기반으로 상기 타겟 표준 셀에 대한 복수의 평가 동작들을 수행하는 단계;
상기 복수의 평가 동작들의 결과들이 각각 복수의 기준치들을 만족하는지 판별하는 단계; 및
상기 복수의 평가 동작들의 결과들이 각각 복수의 기준치들을 만족하지 않는 경우, 상기 결정된 평면 파라미터들, 상기 결정된 수직 파라미터들, 및 상기 복수의 평가 동작들의 상기 결과들에 따라 갱신된 학습 모델을 기반으로 상기 평면 파라미터들 및 상기 수직 파라미터들을 재조정하고, 상기 재조정된 평면 파라미터들 및 상기 재조정된 상기 수직 파라미터들을 기반으로 3차원 구조체를 재생성하고, 상기 재생성된 3차원 구조체를 기반으로 상기 표준 셀 모델을 재추출하고, 상기 재추출된 표준 셀 모델을 기반으로 상기 복수의 평가 동작들을 재수행하는 단계를 포함하는 표준 셀 설계 최적화 방법.In the method of optimizing the standard cell design of the standard cell design system,
Determining plane parameters and vertical parameters for a target standard cell;
Generating a 3D structure for the target standard cell based on the plane parameters and the vertical parameters;
Extracting a standard cell model from the three-dimensional structure;
Performing a plurality of evaluation operations on the target standard cell based on the standard cell model;
Determining whether results of the plurality of evaluation operations satisfy a plurality of reference values, respectively; And
When the results of the plurality of evaluation operations do not satisfy the plurality of reference values, the determined plane parameters, the determined vertical parameters, and the learning model updated according to the results of the plurality of evaluation operations Re-adjust the plane parameters and the vertical parameters, regenerate a three-dimensional structure based on the re-adjusted plane parameters and the re-adjusted vertical parameters, and re-extract the standard cell model based on the regenerated three-dimensional structure. And redoing the plurality of evaluation operations based on the re-extracted standard cell model.
상기 평면 파라미터들은 상기 타겟 표준 셀에 대한 평면 레이아웃 정보를 포함하고,
상기 수직 파라미터들은 상기 타겟 표준 셀에 대한 복수의 공정 정보를 포함하는 표준 셀 설계 최적화 방법.The method of claim 11,
The plane parameters include plane layout information for the target standard cell,
The vertical parameters are a standard cell design optimization method comprising a plurality of process information for the target standard cell.
상기 3차원 구조체는 OPC(Optical Proximity Correction) 모델에 기반된 리소 컨투어를 적용하여 생성되고,
상기 OPC 모델은 상기 평면 파라미터들 및 상기 수직 파라미터들에 의해 결정되는 표준 셀 설계 최적화 방법.The method of claim 11,
The 3D structure is generated by applying a lithographic contour based on an OPC (Optical Proximity Correction) model,
The OPC model is a standard cell design optimization method determined by the plane parameters and the vertical parameters.
상기 복수의 평가 동작들은 상기 타겟 표준 셀에 대한 그라운드 룰(GR; ground rule) 평가 동작, 상기 타겟 표준 셀에 대한 성능-파워 평가 동작, 및 상기 타겟 표준 셀에 대한 수율 평가 동작 중 적어도 하나를 포함하는 표준 셀 설계 최적화 방법.The method of claim 11,
The plurality of evaluation operations include at least one of a ground rule (GR) evaluation operation for the target standard cell, a performance-power evaluation operation for the target standard cell, and a yield evaluation operation for the target standard cell. Standard cell design optimization method.
상기 복수의 평가 동작들의 상기 결과들은 상기 타겟 표준 셀의 면적, 상기 타겟 표준 셀의 성능, 상기 타겟 표준 셀의 파워, 및 상기 타겟 표준 셀의 수율에 대한 정보 중 적어도 하나를 포함하고,
상기 복수의 기준치들은 상기 타겟 표준 셀의 면적에 대한 제1 기준치, 상기 타겟 표준 셀의 성능에 대한 제2 기준치, 상기 타겟 표준 셀의 파워에 대한 제3 기준치, 및 상기 타겟 표준 셀의 수율에 대한 제4 기준치 중 적어도 하나를 포함하고,
상기 타겟 표준 셀의 상기 면적이 상기 제1 기준치보다 작고, 상기 타겟 표준 셀의 상기 성능이 상기 제2 기준치보다 크고, 상기 타겟 표준 셀의 상기 파워가 상기 제3 기준치보다 작고, 상기 타겟 표준 셀의 상기 수율이 상기 제4 기준치보다 크도록, 상기 학습 모델을 기반으로 상기 평면 파라미터들 및 상기 수직 파라미터들이 재조정되는 표준 셀 설계 최적화 방법. The method of claim 14,
The results of the plurality of evaluation operations include at least one of the area of the target standard cell, the performance of the target standard cell, the power of the target standard cell, and the yield of the target standard cell,
The plurality of reference values are the first reference value for the area of the target standard cell, the second reference value for the performance of the target standard cell, the third reference value for the power of the target standard cell, and the yield of the target standard cell. At least one of the fourth reference values,
The area of the target standard cell is less than the first reference value, the performance of the target standard cell is greater than the second reference value, the power of the target standard cell is less than the third reference value, and the target standard cell is A standard cell design optimization method wherein the plane parameters and the vertical parameters are readjusted based on the learning model so that the yield is greater than the fourth reference value.
상기 학습 모델은 상기 타겟 표준 셀에 대하여 랜덤 샘플링된 평면 파라미터들 및 랜덤 샘플링된 수직 파라미터들에 기반된 복수의 평가 동작들의 결과를 기반으로 생성되는 표준 셀 설계 최적화 방법.The method of claim 14,
The learning model is a standard cell design optimization method generated based on a result of a plurality of evaluation operations based on random sampled plane parameters and random sampled vertical parameters for the target standard cell.
제1 머신 러닝 알고리즘을 기반으로 복수의 표준 셀들에 대한 평면 파라미터들 및 수직 파라미터들을 최적화하도록 구성된 표준 셀 설계 시스템;
상기 최적화된 평면 파라미터들 및 상기 최적화된 수직 파라미터들을 기반으로 상기 복수의 표준 셀들 각각에 대한 최적화된 표준 셀 정보를 생성하도록 구성된 표준 셀 라이브러리; 및
상기 표준 셀 라이브러리로부터의 상기 최적화된 표준 셀 정보를 기반으로 타겟 반도체 장치에 대한 블록 레이아웃을 생성하도록 구성된 블록 설계 시스템을 포함하는 반도체 설계 시스템.In a semiconductor design system,
A standard cell design system configured to optimize planar parameters and vertical parameters for a plurality of standard cells based on a first machine learning algorithm;
A standard cell library configured to generate optimized standard cell information for each of the plurality of standard cells based on the optimized plane parameters and the optimized vertical parameters; And
And a block design system configured to generate a block layout for a target semiconductor device based on the optimized standard cell information from the standard cell library.
상기 표준 셀 설계 시스템은:
상기 복수의 표준 셀들 중 타겟 표준 셀에 대한 평면 파라미터들 및 수직 파라미터들을 결정하도록 구성된 제어 엔진;
상기 결정된 평면 파라미터들 및 상기 결정된 수직 파라미터들을 기반으로 상기 타겟 표준 셀에 대한 3차원 구조체를 생성하도록 구성된 3차원 구조체 생성 엔진;
상기 3차원 구조체로부터 상기 타겟 표준 셀에 대한 표준 셀 모델을 추출하도록 구성된 추출 엔진;
상기 표준 셀 모델을 기반으로 복수의 평가 동작들을 수행하도록 구성된 평가 엔진; 및
상기 복수의 평가 동작들의 결과들을 기반으로 상기 결정된 평면 파라미터들 및 상기 결정된 수직 파라미터들을 조정하도록 구성된 자동 최적화 엔진을 포함하되,
상기 자동 최적화 엔진은 상기 제1 머신 러닝 알고리즘을 기반으로 상기 결정된 평면 파라미터들 및 상기 결정된 수직 파라미터들을 조정하는 반도체 설계 시스템.The method of claim 17,
The standard cell design system is:
A control engine configured to determine plane parameters and vertical parameters for a target standard cell among the plurality of standard cells;
A 3D structure generation engine configured to generate a 3D structure for the target standard cell based on the determined plane parameters and the determined vertical parameters;
An extraction engine configured to extract a standard cell model for the target standard cell from the three-dimensional structure;
An evaluation engine configured to perform a plurality of evaluation operations based on the standard cell model; And
An automatic optimization engine configured to adjust the determined plane parameters and the determined vertical parameters based on the results of the plurality of evaluation operations,
The automatic optimization engine adjusts the determined plane parameters and the determined vertical parameters based on the first machine learning algorithm.
상기 블록 설계 시스템은:
상기 표준 셀 라이브러리로부터의 상기 최적화된 표준 셀 정보를 특성화하여 특성화된 표준 셀 정보를 생성하도록 구성된 표준 셀 특성화 엔진;
상기 특성화된 표준 셀 정보를 합성하여 상기 블록 레이아웃을 생성하도록 구성된 합성 엔진; 및
상기 블록 레이아웃을 기반으로 상기 타겟 반도체 장치에 대한 복수의 평가 동작들을 수행하도록 구성된 평가 엔진을 포함하는 반도체 설계 시스템.The method of claim 17,
The block design system is:
A standard cell characterization engine configured to characterize the optimized standard cell information from the standard cell library to generate characterized standard cell information;
A synthesis engine configured to synthesize the specialized standard cell information to generate the block layout; And
And an evaluation engine configured to perform a plurality of evaluation operations on the target semiconductor device based on the block layout.
상기 합성 엔진은 제2 머신 러닝 알고리즘을 기반으로 상기 블록 레이아웃을 생성하고,
상기 평가 엔진은 제3 머신 러닝 알고리즘을 기반으로 상기 복수의 평가 동작들을 수행하는 반도체 설계 시스템.
The method of claim 19,
The synthesis engine generates the block layout based on a second machine learning algorithm,
The evaluation engine is a semiconductor design system that performs the plurality of evaluation operations based on a third machine learning algorithm.
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| US16/390,087 US10796068B2 (en) | 2018-09-11 | 2019-04-22 | Standard cell design system, standard cell design optimization method thereof, and semiconductor design system |
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