KR20200019291A - Nem memory cell, nem memory device including the same and manufacturing method of nem memory cell - Google Patents

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Abstract

According to the present invention, provided is a nano electro machine (NEM) memory cell which comprises: a word line formed of a conductive material; a bit line and a read line formed of the conductive material and located to be spaced apart from each other in both directions of the word line; and a selection line formed to overlap the bit line and the read line and modified by voltage applied to the word line to be in contact with or spaced apart from the bit line and the read line. A ferroelectric capacitor is interposed in the word line. Accordingly, write/erase voltage of the memory cell can be formed low.

Description

나노전자기계 메모리 셀, 이를 구비하는 나노전자기계 메모리 디바이스 및 나노전자기계 메모리 셀의 제조 방법{NEM MEMORY CELL, NEM MEMORY DEVICE INCLUDING THE SAME AND MANUFACTURING METHOD OF NEM MEMORY CELL}Nanoelectromechanical memory cell, nanoelectromechanical memory device and nanoelectromechanical memory cell having same method for manufacturing the same

본 발명은 나노전자기계 릴레이의 구조 및 동작에 의해 구현되는 나노전자기계 메모리 셀 및 메모리 디바이스와, 그 제조 방법에 관한 것이다.The present invention relates to a nanoelectromechanical memory cell and a memory device implemented by the structure and operation of a nanoelectromechanical relay, and a manufacturing method thereof.

무어의 법칙에 따라 메모리 셀의 집적 밀도는 2년 마다 두 배가 되는 추세를 보여 왔다고 평가된다. 그러나, 데이터의 저장을 위한 메모리에 대한 수요는 더욱더 증대되고 있고, 이에 따라 메모리 소자의 크기 축소와 관련된 연구는 여전히 계속되고 있다. 이러한 메모리 소자의 소형화에 있어서는, 물리적인 크기를 작게 하는 것, 쓰기/지우기 전압(write/erase voltage)을 줄이는 것 등이 중요 관건이 되고 있다.According to Moore's law, the density of memory cells has doubled every two years. However, the demand for a memory for storing data is further increased, and accordingly, research regarding the size reduction of the memory device is still continued. In miniaturization of such a memory device, it is important to reduce the physical size, reduce the write / erase voltage, and the like.

기존의 주류 메모리 기술이 가지고 있는 한계 극복을 위한 대안으로는, 강유전성 RAM(ferroelectric RAM), 상변화 RAM(phase-change RAM), 나노전자기계 메모리(nanoelectromechanical memory) 등을 들 수 있다. 특히, 종래기술인 특허문헌 1은, 기계적인 동작 원리에 의한 미세전자기계 메모리(microelectromechanical memory)를 제시하였다. 구체적으로, 특허문헌 1은 소자의 히스테리시스(hysteresis) 특성을 이용하여 지속적으로 전압을 인가해주거나, 접촉 시의 응착력(contact adhesion force)을 이용하는 방식을 개시한 바 있다.Alternatives to overcome the limitations of existing mainstream memory technologies include ferroelectric RAM, phase-change RAM, and nanoelectromechanical memory. In particular, Patent Document 1, which is a prior art, has proposed a microelectromechanical memory based on a mechanical operating principle. Specifically, Patent Document 1 discloses a method of continuously applying a voltage using a hysteresis characteristic of a device or using a contact adhesion force at the time of contact.

다만, 특허문헌 1과 같은 동작 원리로 구현되는 메모리는 높은 쓰기/지우기 전압을 갖는다는 단점이 있다. 이에, 쓰기/지우기 전압을 낮추고, 비휘발성 메모리로 동작될 수 있는 미세전자기계/나노전자기계 메모리를 구현하여, 소형화의 한계를 극복할 수 있는 기술이 요구된다.However, a memory implemented using the same operation principle as Patent Document 1 has a disadvantage of having a high write / erase voltage. Accordingly, there is a need for a technology capable of reducing the write / erase voltage and implementing a microelectromechanical / nanoelectromechanical memory capable of operating as a nonvolatile memory, thereby overcoming the limitation of miniaturization.

US 2008/0277718 A1 (2008.11.13. 공개)US 2008/0277718 A1 (Published November 13, 2008)

본 발명의 일 목적은 음의 전기용량(negative capacitance) 효과를 이용하여 쓰기/지우기 전압(write/erase voltage)를 낮추도록 구성되는 나노전자기계 메모리 셀을 제공하기 위한 것이다.One object of the present invention is to provide a nanoelectromechanical memory cell configured to lower the write / erase voltage using a negative capacitance effect.

본 발명의 다른 일 목적은 일방향 적층 구조에 의해 나노전자기계 시스템(nanoelectromechanical system)으로 용이하게 제조될 수 있는 나노전자기계 메모리 셀의 제조 방법을 제공하기 위한 것이다.Another object of the present invention is to provide a method for manufacturing a nanoelectromechanical memory cell that can be easily manufactured in a nanoelectromechanical system by a unidirectional stacked structure.

본 발명의 일 목적을 달성하기 위하여 본 발명에 따른 나노전자기계 메모리 셀은, 전도성 재질로 형성되는 워드 라인(word line); 전도성 재질로 형성되고, 상기 워드 라인의 양 측 방향으로 각각 이격되도록 배치되는 비트 라인(bit line) 및 리드 라인(read line); 상기 비트 라인 및 리드 라인을 오버랩하도록 형성되고, 상기 워드 라인에 인가되는 전압에 의해 변형되어 상기 비트 라인 및 리드 라인과 접촉되거나 이격되도록 이루어지는 셀렉션 라인(selection line)을 포함하며, 상기 워드 라인에는 강유전체 커패시터(ferroelectric capacitor)가 개재된다.In order to achieve the object of the present invention, a nanoelectromechanical memory cell according to the present invention includes: a word line formed of a conductive material; A bit line and a read line formed of a conductive material and spaced apart from each other in both directions of the word line; A selection line formed to overlap the bit line and the lead line, the selection line being modified by a voltage applied to the word line to contact or spaced apart from the bit line and the lead line, wherein the word line includes a ferroelectric A capacitor (ferroelectric capacitor) is interposed.

상기 셀렉션 라인을 상기 비트 라인 또는 리드 라인과 접촉시키도록 상기 워드 라인에 인가되는 풀인(pull-in) 전압과, 상기 셀렉션 라인을 상기 비트 라인 또는 리드 라인과 이격시키도록 상기 워드 라인에 인가되는 풀아웃(pull-out) 전압은 서로 다른 부호를 가질 수 있다.A pull-in voltage applied to the word line to contact the selection line with the bit line or lead line, and a pull applied to the word line to space the selection line from the bit line or lead line Pull-out voltages may have different signs.

상기 풀인 전압 및 풀아웃 전압은 수학식 1 내지 6으로부터 산출될 수 있다.The pull-in voltage and the pull-out voltage may be calculated from Equations 1 to 6.

상기 셀렉션 라인은, 상기 비트 라인과 리드 라인을 덮도록 배치되는 몸체부; 일 단부는 상기 워드 라인, 비트 라인 및 리드 라인 중 적어도 하나와 고정되도록 위치되어, 타 단부에 연결되는 상기 몸체부를 탄성 지지하도록 이루어지는 탄성 변형부; 상기 몸체부의 일 면에 형성되는 유전체부; 및 상기 몸체부와 이격되도록 상기 유전체부에 결합되고, 상기 몸체부의 가변 시 상기 비트 라인 및 리드 라인을 서로 전기 연결하도록 형성되는 채널부를 구비할 수 있다.The selection line may include a body portion disposed to cover the bit line and the lead line; One end portion is elastically deformable portion is positioned to be fixed to at least one of the word line, bit line and lead line, the elastic deformation portion for elastically supporting the body portion connected to the other end; A dielectric part formed on one surface of the body part; And a channel part coupled to the dielectric part to be spaced apart from the body part and configured to electrically connect the bit line and the lead line to each other when the body part is changed.

상기 워드 라인은 상기 셀렉션 라인으로부터 상기 비트 라인 및 리드 라인보다 멀리 위치되어, 상기 셀렉션 라인이 상기 비트 라인 및 리드 라인과 접촉 시 상기 워드 라인과 이격되어 있을 수 있다.The word line may be located farther from the selection line than the bit line and the read line, and may be spaced apart from the word line when the selection line contacts the bit line and the read line.

상기 셀렉션 라인의 변형에 의에 형성되는 탄성력의 절대값은 상기 셀렉션 라인이 상기 비트 라인 또는 리드 라인과 접촉되었을 때 형성되는 접착력의 절대값보다 작도록 이루어질 수 있다.The absolute value of the elastic force formed by the deformation of the selection line may be smaller than the absolute value of the adhesive force formed when the selection line is in contact with the bit line or the lead line.

상기 나노전자기계 메모리 셀을 제 1 축 및 제 2 축에 대해 2차원으로 배열한 본 발명에 따른 나노전자기계 메모리 디바이스는, 상기 제 1 축을 따라 배열되는 나노전자기계 메모리 셀의 워드 라인 및 리드 라인이 각각 연결되고, 상기 제 2 축을 따라 배열되는 나노전자기계 메모리 셀의 셀렉션 라인 및 비트 라인이 각각 연결되어 있을 수 있다.A nanoelectromechanical memory device according to the present invention in which the nanoelectromechanical memory cells are arranged two-dimensionally about a first axis and a second axis, includes a word line and a lead line of a nanoelectromechanical memory cell arranged along the first axis. The selection lines and the bit lines of the nanoelectromechanical memory cells which are connected to each other and are arranged along the second axis may be connected to each other.

본 발명의 다른 일 목적을 달성하기 위하여 본 발명에 따른 나노전자기계 메모리 셀의 제조 방법은, 기판 상에 워드 라인을 적층하는 단계; 상기 기판 상에 상기 워드 라인과 인접하도록 베이스 유전체층을 적층하는 단계; 상기 워드 라인과 이격되도록, 상기 베이스 유전체층 상에 비트 라인 및 리드 라인을 적층하는 단계; 상기 워드 라인, 비트 라인 및 리드 라인을 덮도록 희생층을 적층하는 단계; 상기 희생층 상에 채널층을 적층하는 단계; 상기 희생층 상에 상기 채널층의 적어도 일부를 덮도록 셀렉션 유전체층을 적층하는 단계; 상기 채널층 및 셀렉션 유전체층을 덮도록 셀렉션 몸체층을 적층하는 단계; 및 상기 희생층을 제거하는 단계를 포함하며, 상기 워드 라인을 적층하는 단계는, 전도성 재질의 제 1 층을 적층하는 단계; 상기 제 1 층 상에 강유전체층을 적층하는 단계; 및 상기 강유전체층 상에 전도성 재질의 제 2 층을 적층하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a nanoelectromechanical memory cell, including stacking word lines on a substrate; Depositing a base dielectric layer on the substrate so as to be adjacent to the word line; Stacking bit lines and lead lines on the base dielectric layer so as to be spaced apart from the word lines; Stacking a sacrificial layer to cover the word line, bit line and lead line; Stacking a channel layer on the sacrificial layer; Stacking a selection dielectric layer on the sacrificial layer to cover at least a portion of the channel layer; Stacking a selection body layer to cover the channel layer and the selection dielectric layer; And removing the sacrificial layer, wherein the stacking of the word lines comprises: stacking a first layer of a conductive material; Stacking a ferroelectric layer on the first layer; And laminating a second layer of a conductive material on the ferroelectric layer.

본 발명에 따른 나노전자기계 메모리 셀은 강유전체 커패시터가 워드 라인에 개재됨으로써, 전압 증폭 효과인 음의 전기용량 효과가 발생되어, 작은 전압에 의해서 셀렉션 라인이 구동될 수 있다. 따라서, 메모리 셀의 쓰기/지우기 전압이 감소될 수 있어, 저전력화 및 소형화가 이루어질 수 있다. In the nanoelectromechanical memory cell according to the present invention, a ferroelectric capacitor is interposed in a word line, so that a negative capacitance effect, which is a voltage amplification effect, is generated, and the selection line is driven by a small voltage. Therefore, the write / erase voltage of the memory cell can be reduced, whereby power saving and miniaturization can be achieved.

또한, 본 발명에 따르면, 지우기 전압인 풀아웃(pull-out) 전압이 음의 값이 될 수 있어 비휘발성 메모리가 구현될 수 있다.In addition, according to the present invention, a pull-out voltage, which is an erase voltage, may be a negative value, thereby implementing a nonvolatile memory.

본 발명에 따른 나노전자기계 메모리 셀의 제조 방법은 강유전체층을 포함하는 적층 구조가 일 방향으로 형성될 수 있어, 나노전자기계 시스템 공정에 의해 경제적으로 제조될 수 있다.In the method of manufacturing a nanoelectromechanical memory cell according to the present invention, a laminated structure including a ferroelectric layer may be formed in one direction, and thus may be economically manufactured by a nanoelectromechanical system process.

도 1은 본 발명에 따른 나노전자기계 메모리 셀의 단면을 보인 도면이다.
도 2는 도 1에 도시된 나노전자기계 메모리 셀의 평면도이다.
도 3은 본 발명과 관련된 나노전자기계 릴레이와 나노전자기계 메모리의 히스테리시스 분포를 보인 도면이다.
도 4는 본 발명의 일 실시예에 따른 나노전자기계 메모리 셀에서, 유효 스프링 상수에 대한 풀인 전압 및 풀아웃 전압을 보인 도면이다.
도 5는 본 발명의 일 실시예에 따른 나노전자기계 메모리 셀에서, 워드 라인에 인가되는 전압에 대한 비트 라인에서 리드 라인으로 흐르는 전류를 보인 도면이다.
도 6은 본 발명에 따른 나노전자기계 메모리 디바이스의 구성 및 동작 상태를 보인 도면이다.
도 7은 도 6에 도시된 각 나노전자기계 메모리 셀의 동작 상태를 보인 도면이다.
도 8 및 9는 본 발명에 따른 나노전자기계 메모리 셀의 제조 방법을 보인 도면이다.1 is a cross-sectional view of a nanoelectromechanical memory cell according to the present invention.
FIG. 2 is a plan view of the nanoelectromechanical memory cell shown in FIG. 1.
3 is a diagram showing the hysteresis distribution of a nanoelectromechanical relay and a nanoelectromechanical memory related to the present invention.
4 is a diagram illustrating a pull-in voltage and a pull-out voltage for an effective spring constant in a nanoelectromechanical memory cell according to an embodiment of the present invention.
FIG. 5 is a diagram illustrating a current flowing from a bit line to a lead line with respect to a voltage applied to a word line in a nanoelectromechanical memory cell according to an embodiment of the present invention.
6 is a view showing the configuration and operation of the nanoelectromechanical memory device according to the present invention.
FIG. 7 is a diagram illustrating an operating state of each nanoelectromechanical memory cell illustrated in FIG. 6.
8 and 9 illustrate a method of manufacturing a nanoelectromechanical memory cell according to the present invention.

아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 나아가, 본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.Throughout the specification, when a part is "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another element in between. . In addition, when a part is said to "include" a certain component, this means that it may further include other components, except to exclude other components unless otherwise stated. Furthermore, throughout this specification, when a member is located “on” another member, this includes not only when one member is in contact with another member but also when another member is present between the two members.

본 발명에 따른 나노전자기계 메모리 셀은, 본 발명에 따른 나노전자기계 메모리 디바이스를 구성하는 단위 요소로서, 나노전자기계 릴레이(NEM relay)의 원리에 의해 동작되는 것으로서, 인가되는 전압에 의해 쓰기/지우기 및 읽기가 구현될 수 있고, 1 또는 0의 정보가 저장되도록 이루어질 수 있다. 이하에서는 본 발명에 따른 나노전자기계 메모리 셀의 구체적인 구조 및 동작에 대해 설명하기로 한다.The nanoelectromechanical memory cell according to the present invention is a unit element constituting the nanoelectromechanical memory device according to the present invention, which is operated by the principle of a nanoelectromechanical relay, and is written / used by an applied voltage. Erasing and reading can be implemented and can be made such that one or zero information is stored. Hereinafter, a detailed structure and operation of the nanoelectromechanical memory cell according to the present invention will be described.

도 1은 본 발명에 따른 나노전자기계 메모리 셀의 단면을 보인 도면이고, 도 2는 도 1에 도시된 나노전자기계 메모리 셀의 평면도이다. 도 3은 본 발명과 관련된 나노전자기계 릴레이와 나노전자기계 메모리의 히스테리시스 분포를 보인 도면이다. 또한, 도 4는 본 발명의 일 실시예에 따른 나노전자기계 메모리 셀에서, 유효 스프링 상수에 대한 풀인 전압 및 풀아웃 전압을 보인 도면이며, 도 5는 본 발명의 일 실시예에 따른 나노전자기계 메모리 셀에서, 워드 라인에 인가되는 전압에 대한 비트 라인에서 리드 라인으로 흐르는 전류를 보인 도면이다. 도 6은 본 발명에 따른 나노전자기계 메모리 디바이스의 구성 및 동작 상태를 보인 도면이고, 도 7은 도 6에 도시된 각 나노전자기계 메모리 셀의 동작 상태를 보인 도면이다. 도 8 및 9는 본 발명에 따른 나노전자기계 메모리 셀의 제조 방법을 보인 도면이다.1 is a cross-sectional view of a nanoelectromechanical memory cell according to the present invention, and FIG. 2 is a plan view of the nanoelectromechanical memory cell shown in FIG. 1. 3 is a diagram showing the hysteresis distribution of a nanoelectromechanical relay and a nanoelectromechanical memory related to the present invention. 4 is a diagram showing a pull-in voltage and a pull-out voltage for an effective spring constant in a nanoelectromechanical memory cell according to an embodiment of the present invention, and FIG. 5 is a nanoelectromechanical device according to an embodiment of the present invention. A diagram showing a current flowing from a bit line to a lead line with respect to a voltage applied to a word line in a memory cell. 6 is a view showing the configuration and operation of the nanoelectromechanical memory device according to the present invention, Figure 7 is a view showing the operating state of each nanoelectromechanical memory cell shown in FIG. 8 and 9 illustrate a method of manufacturing a nanoelectromechanical memory cell according to the present invention.

도 1 및 2에 보인 것과 같이, 본 발명에 따른 나노전자기계 메모리 셀(100)은 전기 신호가 입출력될 수 있는 워드 라인(110), 비트 라인(120), 리드 라인(130) 및 셀렉션 라인(140)을 포함한다. 본 발명에 따른 나노전자기계 메모리 셀(100)은 도 8에 도시된 것과 같이 기판(11) 상에 형성될 수 있다.As shown in FIGS. 1 and 2, the nanoelectromechanical memory cell 100 according to the present invention includes a word line 110, a bit line 120, a lead line 130, and a selection line through which an electrical signal can be input and output. 140). The nanoelectromechanical memory cell 100 according to the present invention may be formed on the substrate 11 as shown in FIG. 8.

워드 라인(110)은 전도성 재질로 이루어지고, 적층 방향(기판(11)의 두께 방향)으로 연장되는 전극으로서 게이트(gate)를 형성할 수 있다. 아울러, 비트 라인(120) 및 리드 라인(130)은 릴레이의 소스 및 드레인에 대응되는 것으로서, 전도성 재질로 형성되고, 워드 라인(110)의 양 측 방향으로 각각 이격되도록 배치될 수 있다. 도시된 것과 같이, 비트 라인(120)과 리드 라인(130)은 평면 방향(기판(11)의 표면 방향)으로 서로 나란하게 이격되어 있을 수 있고, 워드 라인(110)과 인접하게 형성되는 절연체(150)의 상부면에 형성될 수 있다. 워드 라인(110), 비트 라인(120) 및 리드 라인(130)은 금속으로 이루어질 수 있고, 예를 들면, 금, 텅스텐, 알루미늄, 티타늄, 구리 등으로 이루어질 수 있다.The word line 110 is made of a conductive material, and may form a gate as an electrode extending in a stacking direction (thickness direction of the substrate 11). In addition, the bit line 120 and the lead line 130 may correspond to the source and the drain of the relay, and may be formed of a conductive material and spaced apart from each other in both directions of the word line 110. As illustrated, the bit line 120 and the lead line 130 may be spaced apart from each other in parallel in the planar direction (the surface direction of the substrate 11), and formed of an insulator adjacent to the word line 110. It may be formed on the upper surface of 150. The word line 110, the bit line 120, and the lead line 130 may be made of metal, and for example, gold, tungsten, aluminum, titanium, copper, or the like.

셀렉션 라인(140)은 워드 라인(110)에 인가되는 전압에 의해 변형됨으로써, 정보가 저장된 상태를 구현할 수 있는 구성요소이다. 구체적으로, 셀렉션 라인(140)은 비트 라인(120) 및 리드 라인(130)을 두께 방향에서 오버랩하도록 형성되고, 적어도 일부가 두께 방향으로 이동 가능하도록 이루어질 수 있다. 즉, 셀렉션 라인(140)은 워드 라인(110)의 신호에 의해 비트 라인(120) 및 리드 라인(130)에 접촉되거나(예를 들면, 1이 쓰여진 상태), 비트 라인(120) 및 리드 라인(130)과 이격되도록 위치될 수 있다(예를 들면, 1이 지워진, 0인 상태).The selection line 140 is a component capable of implementing a state in which information is stored by being deformed by a voltage applied to the word line 110. In detail, the selection line 140 may be formed to overlap the bit line 120 and the lead line 130 in the thickness direction, and at least a portion thereof may be movable in the thickness direction. That is, the selection line 140 is in contact with the bit line 120 and the lead line 130 by the signal of the word line 110 (for example, 1 is written), or the bit line 120 and the lead line And may be spaced apart from 130 (eg, a state where 1 is cleared and 0).

한편, 본 발명에 따른 나노전자기계 메모리 셀(100)의 워드 라인(110)에는, 음의 전기용량의 효과가 구현될 수 있도록, 강유전체 커패시터(ferroelectric capacitor, 111)가 개재된다. 강유전체 커패시터(111)는 강유전성 재질로 이루어지고, 기설정된 두께를 형성하여 워드 라인(110)에 삽입되어 있을 수 있다. 도시된 것과 같이, 강유전체 커패시터(111)는 워드 라인(110)에 대해 전기 신호가 인가되는 두께 방향으로, 즉, 직렬로 배치될 수 있다.On the other hand, in the word line 110 of the nanoelectromechanical memory cell 100 according to the present invention, a ferroelectric capacitor 111 is interposed so that a negative capacitance effect can be realized. The ferroelectric capacitor 111 is made of a ferroelectric material, and may be inserted into the word line 110 by forming a predetermined thickness. As shown, the ferroelectric capacitor 111 may be disposed in a thickness direction, that is, in series, in which an electrical signal is applied to the word line 110.

강유전체는 외부 전기장에 의하여 분극의 방향이 바뀔 수 있는 물질을 의미한다. 강유전체는 외부 전기장에 대응되는 분극 값의 분포가, 전기장을 증가시킬 때와 감소시킬 때의 경로가 서로 다른 히스테리시스 루프(hysteresis loop)를 갖는 것을 특징으로 한다. 본 발명에 구비되는 강유전체 커패시터(111)는 예를 들면, Sr0.8Bi2.2Ta2O9 (SBT), BaTiO3(BTO), P(VDF0.75-TrFE0.25), Pb(Zr0.3Ti0.8)O3 재질로 이루어질 수 있다. 강유전체 커패시터(111)가 SBT 재질인 경우, 300 K에서 α'은 -0.65×107 m/F, β'은 3.75×109 m5F/C2의 상태량을 가질 수 있다.Ferroelectric means a material whose polarization can be changed by an external electric field. The ferroelectric is characterized in that the distribution of polarization values corresponding to the external electric field has different hysteresis loops when the electric field is increased and decreased. The ferroelectric capacitor 111 provided in the present invention may be, for example, Sr 0.8 Bi 2.2 Ta 2 O 9 (SBT), BaTiO 3 (BTO), P (VDF 0.75 -TrFE 0.25 ), Pb (Zr 0.3 Ti 0.8 ) O It can be made of three materials. When the ferroelectric capacitor 111 is made of SBT material, α ' may have a state amount of −0.65 × 10 7 m / F, and β' 3.75 × 109 m 5 F / C 2 at 300 K.

도 3의 (a)는 본 발명의 비교예로서, 종래의 나노전자기계 릴레이의 히스테리시스 분포를 보인 것이다. 종래의 나노전자기계 릴레이는 본 발명에서의 강유전체 커패시터가 구비되어 있지 않다. 이러한 경우, 워드 라인(110, 게이트)에 가해지는 전압이 풀인 전압(pull-in voltage, V PI ) 이상이었다가 0이 되는 경우 셀렉션 라인(140)의 변형 상태가 유지되는 것이 보장되지 않는다(메모리로서는 휘발성인 특성, 릴레이로서는 오프 상태에 놓임).Figure 3 (a) is a comparative example of the present invention, showing a hysteresis distribution of the conventional nanoelectromechanical relay. Conventional nanoelectromechanical relays are not equipped with the ferroelectric capacitor in the present invention. In this case, it is not guaranteed that the deformation state of the selection line 140 is maintained when the voltage applied to the word line 110 (the gate) is more than the pull-in voltage V PI and becomes 0 (memory). Volatile characteristics, and in the OFF state as a relay).

반면, 도 3의 (b)는 본 발명의 일 실시예에 따른 강유전체 커패시터(111)를 구비하는 나노전자기계 메모리의 히스테리시스 분포를 보인 것이다. 도 3의 (b)의 경우, 도 3의 (a)의 비교예보다 풀인 전압 및 풀아웃 전압(pull-out voltage, V PO )의 절대값이 작게 형성될 수 있고, 특히, 풀아웃 전압이 음의 값으로 형성될 수 있다(도 3의 V PI,Eff , V PO,Eff ).On the other hand, Figure 3 (b) shows the hysteresis distribution of the nanoelectromechanical memory having a ferroelectric capacitor 111 according to an embodiment of the present invention. In the case of FIG. 3B, the absolute values of the pull-in voltage and pull-out voltage V PO may be smaller than those of the comparative example of FIG. 3A. It may be formed with a negative value ( V PI, Eff , V PO, Eff in FIG. 3).

이와 같이, 본 발명에 따른 워드 라인(110)에 강유전체 커패시터(111)가 개재되는 경우 셀렉션 라인(140)을 구동하는 전압 범위가 저전력으로 구현될 수 있는 것을 확인할 수 있다.As such, when the ferroelectric capacitor 111 is interposed in the word line 110 according to the present invention, it can be seen that a voltage range for driving the selection line 140 can be implemented at low power.

구체적으로, 본 발명에 따른 나노전자기계 메모리 셀(100)은, 워드 라인(110)에 풀인 전압 이상의 값이 인가되는 경우 셀렉션 라인(140)이 변형되어 비트 라인(120) 및 리드 라인(130)에 접촉될 수 있다. 아울러, 워드 라인(110)에 풀아웃 전압 이하의 값이 인가되는 경우 변형되었던 셀렉션 라인(140)이 변형되기 전 상태로 복귀되어 비트 라인(120) 및 리드 라인(130)과 이격될 수 있다. 이때, 풀인 전압과 풀아웃 전압은 서로 다른 부호를 가질 수 있고, 풀아웃 전압이 음의 값을 가질 수 있다.Specifically, in the nanoelectromechanical memory cell 100 according to the present invention, when a value equal to or greater than a pull-in voltage is applied to the word line 110, the selection line 140 is deformed to form the bit line 120 and the lead line 130. Can be contacted. In addition, when a value less than the pull-out voltage is applied to the word line 110, the selection line 140 that has been deformed may be returned to a state before being deformed to be spaced apart from the bit line 120 and the lead line 130. In this case, the pull-in voltage and the pull-out voltage may have different signs, and the pull-out voltage may have a negative value.

본 발명에 따른 나노전자기계 메모리 셀(100)은 강유전체 커패시터(111)에 의해 음의 전기용량의 효과가 구현됨으로써, 작은 풀인 및 풀아웃 전압에서 셀렉션 라인(140)이 변형될 수 있고, 그에 따라, 정보의 쓰기/지우기 전압이 낮게 형성될 수 있다. 따라서, 메모리 셀로서 저전력화 및 소형화가 구현될 수 있는 이점이 있다.In the nanoelectromechanical memory cell 100 according to the present invention, the effect of the negative capacitance is realized by the ferroelectric capacitor 111, so that the selection line 140 can be deformed at a small pull-in and pull-out voltage, and thus In this case, the write / erase voltage of the information may be low. Therefore, there is an advantage that low power and miniaturization can be implemented as a memory cell.

나아가, 풀인 전압과 풀아웃 전압이 서로 다른 부호를 가짐으로써, 히스테리시스 루프 내에 전압이 0인 구간이 포함될 수 있어, 워드 라인(110)에 전압이 인가되지 않는 상태에서 셀렉션 라인(140)의 변형 상태가 유지될 수 있다. 이에 의해, 전기 신호가 오프된 상태에서 1이 쓰여진 상태가 유지될 수 있는 비휘발성 메모리 특성이 구현될 수 있다.Furthermore, since the pull-in voltage and the pull-out voltage have different signs, a period in which the voltage is 0 may be included in the hysteresis loop, so that the selection state of the selection line 140 is not applied to the word line 110. Can be maintained. As a result, a nonvolatile memory characteristic capable of maintaining a state in which 1 is written while the electric signal is turned off can be implemented.

한편, 본 발명에 따른 나노전자기계 메모리 셀(100)에서, 셀렉션 라인(140)의 위치 변화는 탄성 변형에 의해 구현될 수 있다. 구체적으로, 셀렉션 라인(140)은 몸체부(141), 탄성 변형부(142), 유전체부(143) 및 채널부(144)를 구비할 수 있다.On the other hand, in the nanoelectromechanical memory cell 100 according to the present invention, the position change of the selection line 140 may be implemented by elastic deformation. In detail, the selection line 140 may include a body portion 141, an elastic deformation portion 142, a dielectric portion 143, and a channel portion 144.

몸체부(141)는 비트 라인(120)과 리드 라인(130)의 적어도 일부를 두께 방향으로 오버랩하도록 배치될 수 있다. 또한, 탄성 변형부(142)의 일 단부는 워드 라인(110), 비트 라인(120) 및 리드 라인(130) 중 적어도 하나와 고정되도록 위치될 수 있다. The body part 141 may be disposed to overlap at least a portion of the bit line 120 and the lead line 130 in the thickness direction. In addition, one end of the elastic deformation unit 142 may be positioned to be fixed to at least one of the word line 110, the bit line 120, and the lead line 130.

예를 들면, 탄성 변형부(142)의 일 단부는, 비트 라인(120) 및 리드 라인(130)의 상 측에 적층되는 절연층에 접촉되어 지지됨으로써, 워드 라인(110), 비트 라인(120) 및 리드 라인(130)과 고정되도록 위치될 수 있다. 그리고, 탄성 변형부(142)는 일 단부로부터 기설정된 경로를 따라 연장되도록 형성되고, 타 단부는 몸체부(141)에 지지될 수 있다. 탄성 변형부(142)는 기설정된 경로를 따라 소정의 길이로 연장됨으로써, 몸체부(141)를 탄성 지지할 수 있다. 도 2에 보인 것과 같이, 탄성 변형부(142)는 복수의 지점에서 몸체부(141)를 지지하도록 복수 개가 형성될 수 있다.For example, one end of the elastic deformation unit 142 is supported by being in contact with an insulating layer stacked on the bit line 120 and the lead line 130, thereby providing the word line 110 and the bit line 120. ) And the lead line 130. The elastic deformation part 142 may be formed to extend along a predetermined path from one end, and the other end may be supported by the body part 141. The elastic deformation part 142 may extend to a predetermined length along a predetermined path, thereby elastically supporting the body part 141. As shown in FIG. 2, a plurality of elastic deformation parts 142 may be formed to support the body part 141 at a plurality of points.

아울러, 몸체부(141)의 일 면에는 유전체부(143)가 결합될 수 있다. 도시된 것과 같이, 유전체부(143)는 몸체부(141)의 하부면(비트 라인(120) 및 리드 라인(130)과 마주보는 면)에 형성될 수 있다. 유전체부(143)는 절연 재질로 이루어져, 후술하는 채널부(144)와 몸체부(141)를 서로 절연하는 기능을 수행할 수 있다.In addition, the dielectric portion 143 may be coupled to one surface of the body portion 141. As illustrated, the dielectric portion 143 may be formed on the lower surface of the body portion 141 (the surface facing the bit line 120 and the lead line 130). The dielectric part 143 may be formed of an insulating material to perform a function of insulating the channel part 144 and the body part 141 which will be described later.

채널부(144)는 전도성 재질(예를 들면, 금)로 이루어지고, 몸체부(141)와 이격되도록 유전체부(143)의 하부면에 결합될 수 있다. 채널부(144)는 두께 방향으로 비트 라인(120)과 리드 라인(130)의 단부를 덮도록 연장되어, 몸체부(141)의 위치가 가변되었을 때 비트 라인(120)과 리드 라인(130)을 서로 전기 연결하는 기능을 수행할 수 있다.The channel part 144 may be made of a conductive material (eg, gold), and may be coupled to the lower surface of the dielectric part 143 to be spaced apart from the body part 141. The channel portion 144 extends to cover the ends of the bit line 120 and the lead line 130 in the thickness direction, so that the bit line 120 and the lead line 130 when the position of the body portion 141 is changed. Can be electrically connected to each other.

본 발명에 따른 나노전자기계 메모리 셀(100)에서, 워드 라인(110)에 풀인 전압이 인가되면, 전자기력에 의해 몸체부(141)는 워드 라인(110) 측으로(하 측으로) 당겨질 수 있다. 이때, 탄성 변형부(142)가 탄성 변형됨으로써, 몸체부(141) 및 그 하측에 위치되는 채널부(144)가 비트 라인(120) 및 리드 라인(130)에 각각 접촉될 수 있다.In the nanoelectromechanical memory cell 100 according to the present invention, when a pull-in voltage is applied to the word line 110, the body 141 may be pulled toward the word line 110 by the electromagnetic force (downward). In this case, the elastic deformation part 142 is elastically deformed, so that the body part 141 and the channel part 144 positioned under the elastic part 142 may contact the bit line 120 and the lead line 130, respectively.

다만 본 발명에서, 워드 라인(110)은 셀렉션 라인(140)으로부터 비트 라인(120) 및 리드 라인(130)보다 멀리 위치될 수 있다. 즉, 워드 라인(110)과 셀렉션 라인(140) 사이의 거리인 에어 갭(air gap)은, 비트 라인(120) 및 리드 라인(130)과 셀렉션 라인(140) 사이의 거리인 컨택 갭(contact gap)보다 큰 값을 가질 수 있다. 이에 따라, 셀렉션 라인(140)(채널부(144))이 비트 라인(120) 및 리드 라인(130)과 접촉 시, 워드 라인(110)과는 이격되어 있을 수 있다.However, in the present invention, the word line 110 may be located farther from the selection line 140 than the bit line 120 and the lead line 130. That is, an air gap, which is a distance between the word line 110 and the selection line 140, is a contact gap, which is a distance between the bit line 120 and the lead line 130, and the selection line 140. gap). Accordingly, when the selection line 140 (the channel unit 144) contacts the bit line 120 and the lead line 130, the selection line 140 may be spaced apart from the word line 110.

또한 본 발명에서, 셀렉션 라인(140)의 변형(탄성 변형부(142)의 변형)에 의해 형성되는 탄성력의 절대값은 셀렉션 라인(140, 채널부(144))이 비트 라인(120) 또는 리드 라인(130)과 접촉되었을 때 형성되는 접착력의 절대값보다 작도록 이루어질 수 있다. 이러한 설계에 의하면, 채널부(144)가 비트 라인(120) 및 리드 라인(130)에 접촉된 상태(1이 쓰여진 상태)에서, 워드 라인(110)에 인가되는 전압이 없어 몸체부(141)에 힘이 가해지지 않게 되더라도 셀렉션 라인(140)의 몸체부(141) 및 탄성 변형부(142)가 원래의 위치로 복귀되지 않게 된다. 이에 의해, 본 발명에 따른 나노전자기계 메모리 셀(100)은, 1이 쓰여진 상태가 유지되고, 비휘발성 메모리의 특성이 구현될 수 있게 된다.In addition, in the present invention, the absolute value of the elastic force formed by the deformation of the selection line 140 (the deformation of the elastic deformation unit 142) is the selection line 140 (channel portion 144) is the bit line 120 or lead It may be made to be smaller than the absolute value of the adhesive force formed when in contact with the line 130. According to this design, in a state in which the channel portion 144 is in contact with the bit line 120 and the lead line 130 (the state in which 1 is written), there is no voltage applied to the word line 110, and thus the body portion 141 is not present. Even if a force is not applied to the body portion 141 and the elastic deformation portion 142 of the selection line 140 does not return to the original position. As a result, in the nanoelectromechanical memory cell 100 according to the present invention, a state in which 1 is written is maintained, and characteristics of the nonvolatile memory can be implemented.

한편, 위와 같이 인가되는 전압에 의해 동작되는 본 발명에 따른 나노전자기계 메모리 셀(100)에서, 풀인 전압 및 풀아웃 전압은,On the other hand, in the nanoelectromechanical memory cell 100 according to the present invention operated by the voltage applied as above, the pull-in voltage and pull-out voltage,

Figure pat00001
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Figure pat00002
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에 의해 산출될 수 있다. 더 구체적으로, 위 수학식은,Can be calculated by More specifically, the above equation,

Figure pat00003
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에 의해 산출되며, 나아가,Calculated by

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의 관계식에 의해 산출될 수 있다. 이상에서, k eff 는 유효 스프링 상수, x 0 는 에어 갭, A N 은 액츄에이션 면적일 수 있다. 또한, ε 0 는 진공에서의 유전상수, t 1 은 강유전체 커패시터(111)의 두께, A F 는 강유전체 커패시터(111)의 단면적, A c 는 접촉 단면적일 수 있다. x c 는 컨택 갭, γ는 표면 에너지 밀도, D 0 는 이상적으로 매끄러운 두 표면이 접촉되었을 때 평균 원자 간 거리, λ M 은 전자의 평균 자유 경로, Δx는 셀렉션 라인(140)의 변위를 의미한다. 또한, x는 인가되는 전압에 따라 변화되는 컨택 갭을 의미하며, F ad 는 접촉 시 응착력(contact adhesion force)이 될 수 있다.It can be calculated by the relationship of. In the above, k eff may be an effective spring constant, x 0 may be an air gap, and A N may be an actuation area. In addition, ε 0 may be a dielectric constant in vacuum, t 1 may be a thickness of the ferroelectric capacitor 111, A F may be a cross sectional area of the ferroelectric capacitor 111, and A c may be a contact cross sectional area. x c is the contact gap, γ is the surface energy density, D 0 is the average interatomic distance when two ideally smooth surfaces are in contact, λ M is the average free path of electrons, and Δx is the displacement of the selection line 140. . In addition, x means a contact gap that changes according to the applied voltage, F ad may be a contact adhesion force (contact adhesion force).

도 4 및 5는, 본 발명에 따른 나노전자기계 메모리 셀(100)을 아래와 같은 파라미터 및 상수로 설계한 일 실시예의 결과를 나타낸 것이다.4 and 5 show the results of an embodiment in which the nanoelectromechanical memory cell 100 according to the present invention is designed with the following parameters and constants.

Figure pat00014
Figure pat00014

도 4를 참조하면, 본 발명에 따른 나노전자기계 메모리 셀(100, NC-NEM memory)의 풀인 전압 및 풀아웃 전압이 비교예인 종래의 나노전자기계 릴레이(강유전체 커패시터가 구비되지 않은 경우(NEM relay))에 비해 감소된 것과, 풀아웃 전압이 음의 값으로 분포되는 것을 확인할 수 있다. 특히, 유효 스프링 상수가 21 N/m에서 27 N/m인 범위에서 풀인 전압이 1 V보다 낮게 형성될 수 있다. 도 5는 컨택 갭이 50 nm, 유효 스프링 상수가 22 N/m인 경우의 시뮬레이션 결과로서, 강유전체 커패시터(111)가 개재됨으로써 풀아웃 전압이 음의 값으로 형성된 것이 확인될 수 있다.Referring to FIG. 4, when the pull-in voltage and the pull-out voltage of the nanoelectromechanical memory cell 100 (NC-NEM memory) according to the present invention are comparative examples, a conventional nanoelectromechanical relay (not equipped with a ferroelectric capacitor (NEM relay) It can be seen that the decrease compared to)) and that the pullout voltage is distributed to a negative value. In particular, the pull-in voltage can be formed lower than 1 V in the range of the effective spring constant is 21 N / m to 27 N / m. 5 is a simulation result when the contact gap is 50 nm and the effective spring constant is 22 N / m. It can be seen that the pull-out voltage is formed to a negative value by interposing the ferroelectric capacitor 111.

이하에서는 도 6 및 7을 참조하여, 본 발명에 따른 나노전자기계 메모리 셀(100)이 배열을 이루도록 구성되는 본 발명에 따른 나노전자기계 메모리 디바이스(10)의 구성 및 동작에 대해 설명한다.Hereinafter, the configuration and operation of the nanoelectromechanical memory device 10 according to the present invention, in which the nanoelectromechanical memory cells 100 according to the present invention are arranged in an arrangement, will be described with reference to FIGS. 6 and 7.

도시된 것과 같이, 본 발명에 따른 나노전자기계 메모리 디바이스(10)는 나노전자기계 메모리 셀(100)이 2차원으로 배열되는 구성을 가질 수 있다. 구체적으로, 제 1 축(도 6의 가로축) 및 제 1 축과 교차하는 제 2 축(도 6의 세로축)을 따라 각각 본 발명에 따른 나노전자기계 메모리 셀(100)이 복수 개 배치될 수 있다.As shown, the nanoelectromechanical memory device 10 according to the present invention may have a configuration in which the nanoelectromechanical memory cells 100 are arranged in two dimensions. Specifically, a plurality of nanoelectromechanical memory cells 100 according to the present invention may be disposed along the first axis (the horizontal axis of FIG. 6) and the second axis (the vertical axis of FIG. 6) intersecting the first axis. .

그리고, 제 1 축을 따라 배열되는 나노전자기계 메모리 셀(100)은, 워드 라인(110)이 각각 서로 연결될 수 있고, 리드 라인(130) 또한 각각 연결되도록 이루어질 수 있다. 마찬가지로, 도시된 것과 같이, 제 2 축에 배열되는 나노전자기계 메모리 셀(100)들은, 셀렉션 라인(140) 및 비트 라인(120)이 각각 연결되어 있을 수 있다.In addition, in the nanoelectromechanical memory cell 100 arranged along the first axis, the word lines 110 may be connected to each other, and the lead lines 130 may also be connected to each other. Similarly, as shown, the nanoelectromechanical memory cells 100 arranged on the second axis may have a selection line 140 and a bit line 120 connected to each other.

본 발명에 따른 나노전자기계 메모리 디바이스(10)에, 특정 메모리 셀에 저장된 데이터를 지우기 위하여는 해당 메모리 셀의 워드 라인(110)에 풀아웃 전압보다 낮은 값의 전압이 인가될 수 있다.In the nanoelectromechanical memory device 10 according to the present invention, in order to erase data stored in a specific memory cell, a voltage lower than the pull-out voltage may be applied to the word line 110 of the memory cell.

반면, 특정 메모리 셀에 데이터를 기록하기(1을 쓰기) 위해서는 해당 메모리 셀의 워드 라인(110)에 풀인 전압보다 큰 값의 전압이 인가될 수 있다. 이때, 특정 메모리 셀과 워드 라인(110)이 연결되어 있는 나머지 메모리 셀은 기록 상태가 유지되어야 하므로, 나머지 메모리 셀에는 셀렉션 라인(140)에 풀인 전압보다 낮은 전압이 인가될 수 있다(도 7의 Write 1 및 Maintain 0 참조).On the other hand, in order to write data (write 1) to a specific memory cell, a voltage greater than the pull-in voltage may be applied to the word line 110 of the corresponding memory cell. In this case, since the remaining memory cell to which the specific memory cell and the word line 110 are connected should be kept in a write state, a voltage lower than the pull-in voltage may be applied to the remaining memory cell (see FIG. 7). Write 1 and Maintain 0).

특정 메모리 셀의 데이터를 읽기 위해서는 해당 메모리 셀의 비트 라인(120)에 전압이 인가될 수 있다. 이때, 해당 메모리 셀이 1이 기록된 메모리 셀이면 비트 라인(120)에서 리드 라인(130)으로 전류가 흐르고, 0이 기록된 메모리 셀이면 비트 라인(120)에서 리드 라인(130)으로 전류가 흐르지 않는다(도 7의 Read 1 및 Read 0 참조). 랜덤 억세스(random access)를 구현하기 위하여, 특정 메모리 셀과 워드 라인(110) 및 비트 라인(120)이 연결되어 있는 나머지 메모리 셀에는 전류가 흐르지 않아야 하는데, 이들 메모리 셀의 비트 라인(120)과 리드 라인(130)은 전압차가 없으므로 전류가 흐르지 않는 것이 보장될 수 있다.To read data of a specific memory cell, a voltage may be applied to the bit line 120 of the corresponding memory cell. At this time, if the memory cell is a memory cell in which 1 is written, current flows from the bit line 120 to the read line 130. If the memory cell is 0, the current flows from the bit line 120 to the lead line 130. It does not flow (see Read 1 and Read 0 in FIG. 7). In order to implement random access, no current should flow to a specific memory cell and the remaining memory cells to which the word line 110 and the bit line 120 are connected. Since the lead line 130 has no voltage difference, it may be ensured that no current flows.

이하에서는 도 8 및 9를 참조하여 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 방법에 대해 설명한다. 도 8을 참조하면, 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 방법은, 워드 라인(210)을 적층하는 단계(a)와, 베이스 유전체층(250)을 적층하는 단계(b)와, 비트 라인(220) 및 리드 라인(230)을 적층하는 단계(c)를 포함한다.Hereinafter, a method of manufacturing the nanoelectromechanical memory cell 200 according to the present invention will be described with reference to FIGS. 8 and 9. Referring to FIG. 8, the method of manufacturing a nanoelectromechanical memory cell 200 according to the present invention may include stacking a word line 210, stacking a base dielectric layer 250, and stacking a base dielectric layer 250. And stacking the bit line 220 and the lead line 230.

게이트로 기능하는 워드 라인(210)은 기판(11) 상에 기설정된 패턴으로 형성될 수 있다. 워드 라인(210)을 적층하는 단계는, 제 1 층(212)을 적층하는 단계, 강유전체층(211)을 적층하는 단계 및 제 2 층(213)을 적층하는 단계를 포함할 수 있다.The word line 210 serving as a gate may be formed in a predetermined pattern on the substrate 11. The stacking of the word lines 210 may include stacking the first layer 212, stacking the ferroelectric layer 211, and stacking the second layer 213.

구체적으로, 도 8의 (a)에 보인 것과 같이, 기판(11)의 표면에 전도성 재질의 제 1 층(212)이 적층될 수 있고, 제 1 층(212)의 상부면에 강유전체층(211)이 적층될 수 있다. 강유전체층(211)은 도 1의 강유전체 커패시터(111)를 형성할 수 있다. 또한, 강유전체층(211)의 상부면에는 전도성 재질의 제 2 층(213)이 적층될 수 있다. 제 1 층(212) 및 제 2 층(213)은 동일한 재질로 형성될 수 있고, 제 1 층(212)과 제 2 층(213) 사이에 균일한 두께로 강유전체층(211)이 개재될 수 있다.Specifically, as shown in FIG. 8A, the first layer 212 of the conductive material may be stacked on the surface of the substrate 11, and the ferroelectric layer 211 may be formed on the upper surface of the first layer 212. ) Can be stacked. The ferroelectric layer 211 may form the ferroelectric capacitor 111 of FIG. 1. In addition, a second layer 213 of a conductive material may be stacked on an upper surface of the ferroelectric layer 211. The first layer 212 and the second layer 213 may be formed of the same material, and the ferroelectric layer 211 may be interposed with a uniform thickness between the first layer 212 and the second layer 213. have.

아울러, 워드 라인(210)과 인접하도록 형성되는 베이스 유전체층(250)은 기판(11)의 표면 방향으로 워드 라인(210)과 나란하게 형성될 수 있다. 이때, 도 8의 (b) 및 (c)에 보인 것과 같이, 워드 라인(210)과 베이스 유전체층(250)은 번갈아가며 적층됨으로써, 워드 라인(210)은 기판(11)의 두께 방향으로 단면 형상이 변화되게 형성될 수 있다.In addition, the base dielectric layer 250 formed to be adjacent to the word line 210 may be formed to be parallel to the word line 210 in the surface direction of the substrate 11. At this time, as shown in (b) and (c) of Figure 8, the word line 210 and the base dielectric layer 250 are alternately stacked, so that the word line 210 has a cross-sectional shape in the thickness direction of the substrate 11 This can be formed to vary.

비트 라인(220) 및 리드 라인(230)은 워드 라인(210)과는 이격되도록 형성될 수 있다. 비트 라인(220) 및 리드 라인(230)은 워드 라인(210)과 전기적으로 서로 절연되도록, 베이스 유전체층(250)의 상 측에 적층될 수 있다. 비트 라인(220)과 리드 라인(230)은 서로 동일한 높이로 적층될 수 있다.The bit line 220 and the lead line 230 may be formed to be spaced apart from the word line 210. The bit line 220 and the lead line 230 may be stacked on the base dielectric layer 250 so as to be electrically insulated from the word line 210. The bit line 220 and the lead line 230 may be stacked at the same height.

또한, 도 9를 참조하면, 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 방법은, 희생층(260)을 적층하는 단계(a)와, 채널층(244)을 적층하는 단계(a)와, 셀렉션 유전체층(243)을 적층하는 단계(b)와, 셀렉션 몸체층(241)을 적층하는 단계(c)와, 희생층(260)을 제거하는 단계(d)를 포함할 수 있다.In addition, referring to FIG. 9, in the method of manufacturing the nanoelectromechanical memory cell 200 according to the present invention, a step (a) of stacking a sacrificial layer 260 and a step (a) of stacking a channel layer 244 are provided. ), Stacking the selection dielectric layer 243 (b), stacking the selection body layer 241 (c), and removing the sacrificial layer 260 (d).

도 9의 (a)에 보인 것과 같이, 희생층(260)은 워드 라인(210), 비트 라인(220) 및 리드 라인(230) 각각의 적어도 일부를 두께 방향으로 오버랩하도록 적층될 수 있다. 희생층(260)은 에어 갭 및 컨택 갭의 크기를 고려한 두께로 적층될 수 있다.As shown in FIG. 9A, the sacrificial layer 260 may be stacked to overlap at least a portion of each of the word line 210, the bit line 220, and the lead line 230 in a thickness direction. The sacrificial layer 260 may be laminated to a thickness considering the size of the air gap and the contact gap.

희생층(260) 상에는 채널층(244)이 적층될 수 있다. 채널층(244)은 비트 라인(220) 및 리드 라인(230)의 단부를 각각 덮도록 연장되는 패턴을 가질 수 있다. 채널층(244)은, 희생층(260)이 제거된 상태에서 외력에 의해 하 측으로 이동되어 비트 라인(220) 및 리드 라인(230)에 동시에 접촉될 수 있도록 형성될 수 있다.The channel layer 244 may be stacked on the sacrificial layer 260. The channel layer 244 may have a pattern extending to cover ends of the bit line 220 and the lead line 230, respectively. The channel layer 244 may be formed to be moved downward by an external force in the state where the sacrificial layer 260 is removed to be in contact with the bit line 220 and the lead line 230 at the same time.

도 9의 (b)에 보인 것과 같이, 셀렉션 유전체층(243)은 채널층(244)의 적어도 일부를 덮도록 희생층(260) 및 채널층(244)에 적층될 수 있다. 셀렉션 유전체층(243)은 채널층(244)과 후술하는 셀렉션 몸체층(241) 사이를 절연시킬 수 있는 두께 및 재질을 갖도록 적층될 수 있다.As shown in FIG. 9B, the selection dielectric layer 243 may be stacked on the sacrificial layer 260 and the channel layer 244 to cover at least a portion of the channel layer 244. The selection dielectric layer 243 may be stacked to have a thickness and a material that may insulate the channel layer 244 from the selection body layer 241 described later.

도 9의 (c)에 보인 것과 같이, 셀렉션 몸체층(241)은 채널층(244) 및 셀렉션 유전체층(243)을 오버랩하도록 적층될 수 있다. 셀렉션 몸체층(241)은 도 2에 도시된 몸체부(141) 및 탄성 변형부(142)를 일체로 형성할 수 있다. 도 9에 도시된 것과 같이, 셀렉션 몸체층(241)의 일부(탄성 변형부(142)의 일 단부)는 베이스 유전체층(250)에 접촉 및 고정되도록 형성될 수 있다.As shown in FIG. 9C, the selection body layer 241 may be stacked to overlap the channel layer 244 and the selection dielectric layer 243. The selection body layer 241 may integrally form the body portion 141 and the elastic deformation portion 142 illustrated in FIG. 2. As shown in FIG. 9, a portion (one end of the elastic deformation portion 142) of the selection body layer 241 may be formed to contact and be fixed to the base dielectric layer 250.

도 9의 (d)에 보인 것과 같이, 희생층(260)이 제거됨으로써 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 과정이 완료될 수 있다. 희생층(260)은 에칭 등의 공법에 의해 제거될 수 있다.As illustrated in FIG. 9D, the sacrificial layer 260 may be removed to complete the manufacturing process of the nanoelectromechanical memory cell 200 according to the present invention. The sacrificial layer 260 may be removed by a method such as etching.

도 8 및 9에 보인 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 방법에 의하면, 강유전체 커패시터가 개재된 워드 라인(210)이 일체로 형성될 수 있다. 또한, 기판(11)의 표면 방향으로 워드 라인(210), 비트 라인(220) 및 리드 라인(230)이 서로 이격되도록 위치될 수 있고 그 사이사이에는 절연체가 개재됨으로써, 집적도가 높은 절연 구조가 형성될 수 있다. 나아가, 에어 갭과 컨택 갭이 희생층(260)의 적층 및 제거에 의해 효율적으로 형성될 수 있다. 결과적으로, 본 발명에 따른 나노전자기계 메모리 셀(200)의 제조 방법은 소형화된 구조의 메모리 셀이 효율적으로 제조될 수 있는 효과가 있다.According to the method of manufacturing the nanoelectromechanical memory cell 200 according to the present invention shown in FIGS. 8 and 9, the word line 210 having the ferroelectric capacitor may be integrally formed. In addition, the word line 210, the bit line 220, and the lead line 230 may be positioned to be spaced apart from each other in the surface direction of the substrate 11, and an insulating structure having a high degree of integration may be formed by interposing an insulator therebetween. Can be formed. Furthermore, the air gap and the contact gap may be efficiently formed by stacking and removing the sacrificial layer 260. As a result, the manufacturing method of the nanoelectromechanical memory cell 200 according to the present invention has the effect that the memory cell of the miniaturized structure can be efficiently manufactured.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.The foregoing description of the present invention is intended for illustration, and it will be understood by those skilled in the art that the present invention may be easily modified in other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive. For example, each component described as a single type may be implemented in a distributed manner, and similarly, components described as distributed may be implemented in a combined form.

본 발명의 범위는 상세한 설명보다는 후술하는 청구범위에 의하여 나타내어지며, 청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention.

10: 나노전자기계 메모리 디바이스
11: 기판
100, 200: 나노전자기계 메모리 셀
110, 210: 워드 라인
111: 강유전체 커패시터
120, 220: 비트 라인
130, 230: 리드 라인
140: 셀렉션 라인
141: 몸체부
142: 탄성 변형부
143: 유전체부
144: 채널부
150: 절연체
211: 강유전체층
212: 제 1 층
213: 제 2 층
241: 셀렉션 몸체층
243: 셀렉션 유전체층
244: 채널층
250: 베이스 유전체층
260: 희생층10: Nanoelectromechanical Memory Devices
11: substrate
100 and 200: nanoelectromechanical memory cells
110, 210: word line
111: ferroelectric capacitor
120, 220: bit line
130, 230: lead line
140: selection line
141: body part
142: elastic deformation
143: dielectric part
144: channel portion
150: insulator
211: ferroelectric layer
212 first layer
213: second layer
241: selection body layer
243: selection dielectric layer
244: channel layer
250: base dielectric layer
260: sacrificial layer

Claims (8)

전도성 재질로 형성되는 워드 라인(word line);
전도성 재질로 형성되고, 상기 워드 라인의 양 측 방향으로 각각 이격되도록 배치되는 비트 라인(bit line) 및 리드 라인(read line);
상기 비트 라인 및 리드 라인을 오버랩하도록 형성되고, 상기 워드 라인에 인가되는 전압에 의해 변형되어 상기 비트 라인 및 리드 라인과 접촉되거나 이격되도록 이루어지는 셀렉션 라인(selection line)을 포함하며,
상기 워드 라인에는 강유전체 커패시터(ferroelectric capacitor)가 개재되는 것을 특징으로 하는 나노전자기계 메모리 셀.
A word line formed of a conductive material;
A bit line and a read line formed of a conductive material and spaced apart from each other in both directions of the word line;
A selection line formed to overlap the bit line and the lead line, the selection line being modified by a voltage applied to the word line to be in contact with or spaced apart from the bit line and the lead line,
And a ferroelectric capacitor interposed in the word line.
제 1 항에 있어서,
상기 셀렉션 라인을 상기 비트 라인 또는 리드 라인과 접촉시키도록 상기 워드 라인에 인가되는 풀인(pull-in) 전압과, 상기 셀렉션 라인을 상기 비트 라인 또는 리드 라인과 이격시키도록 상기 워드 라인에 인가되는 풀아웃(pull-out) 전압은 서로 다른 부호를 갖는 것을 특징으로 하는 나노전자기계 메모리 셀.
The method of claim 1,
A pull-in voltage applied to the word line to contact the selection line with the bit line or lead line, and a pull applied to the word line to space the selection line from the bit line or lead line Nano-mechanical memory cell, characterized in that the pull-out voltage has a different sign.
제 2 항에 있어서,
상기 풀인 전압 및 풀아웃 전압은 수학식 1 내지 6에 의해 산출되는 것을 특징으로 하는 나노전자기계 메모리 셀.
[수학식 1]
Figure pat00015

[수학식 2]
Figure pat00016

[수학식 3]
Figure pat00017

[수학식 4]
Figure pat00018

[수학식 5]
Figure pat00019

[수학식 6]
Figure pat00020

(
Figure pat00021
, k eff 는 유효 스프링 상수, x 0 는 에어 갭, A N 은 액츄에이션 면적, ε 0 는 진공에서의 유전상수, t 1 은 강유전체 커패시터의 두께, A F 는 강유전체 커패시터의 단면적, A c 는 접촉 단면적. x c 는 컨택 갭, γ는 표면 에너지 밀도, D 0 는 이상적으로 매끄러운 두 표면이 접촉되었을 때 평균 원자 간 거리, λ M 은 전자의 평균 자유 경로, Δx는 셀렉션 라인의 변위)
The method of claim 2,
The pull-in voltage and the pull-out voltage is a nanoelectromechanical memory cell, characterized in that calculated by the formula (1).
[Equation 1]
Figure pat00015

[Equation 2]
Figure pat00016

[Equation 3]
Figure pat00017

[Equation 4]
Figure pat00018

[Equation 5]
Figure pat00019

[Equation 6]
Figure pat00020

(
Figure pat00021
k eff is the effective spring constant, x 0 is the air gap, A N is the actuation area, ε 0 is the dielectric constant in vacuum, t 1 is the thickness of the ferroelectric capacitor, A F is the cross-sectional area of the ferroelectric capacitor, and A c is the contact Cross-sectional area. x c is the contact gap, γ is the surface energy density, D 0 is the average interatomic distance when two ideally smooth surfaces are in contact, λ M is the average free path of electrons, and Δx is the displacement of the selection line)
제 1 항에 있어서,
상기 셀렉션 라인은,
상기 비트 라인과 리드 라인을 덮도록 배치되는 몸체부;
일 단부는 상기 워드 라인, 비트 라인 및 리드 라인 중 적어도 하나와 고정되도록 위치되어, 타 단부에 연결되는 상기 몸체부를 탄성 지지하도록 이루어지는 탄성 변형부;
상기 몸체부의 일 면에 형성되는 유전체부; 및
상기 몸체부와 이격되도록 상기 유전체부에 결합되고, 상기 몸체부의 가변 시 상기 비트 라인 및 리드 라인을 서로 전기 연결하도록 형성되는 채널부를 구비하는 나노전자기계 메모리 셀.
The method of claim 1,
The selection line is,
A body part disposed to cover the bit line and the lead line;
One end portion is elastically deformable portion is positioned to be fixed to at least one of the word line, bit line and lead line, and elastically supporting the body portion connected to the other end;
A dielectric part formed on one surface of the body part; And
And a channel part coupled to the dielectric part to be spaced apart from the body part and configured to electrically connect the bit line and the lead line to each other when the body part is changed.
제 1 항에 있어서,
상기 워드 라인은 상기 셀렉션 라인으로부터 상기 비트 라인 및 리드 라인보다 멀리 위치되어,
상기 셀렉션 라인은 상기 비트 라인 및 리드 라인과 접촉 시 상기 워드 라인과 이격되어 있는 것을 특징으로 하는 나노전자기계 메모리 셀.
The method of claim 1,
The word line is located farther from the selection line than the bit line and the lead line,
And the selection line is spaced apart from the word line when in contact with the bit line and the lead line.
제 1 항에 있어서,
상기 셀렉션 라인의 변형에 의에 형성되는 탄성력의 절대값은 상기 셀렉션 라인이 상기 비트 라인 또는 리드 라인과 접촉되었을 때 형성되는 접착력의 절대값보다 작은 것을 특징으로 하는 나노전자기계 메모리 셀.
The method of claim 1,
And the absolute value of the elastic force formed by the deformation of the selection line is smaller than the absolute value of the adhesive force formed when the selection line is in contact with the bit line or the lead line.
제 1 항 내지 제 6 항 중 어느 한 항의 나노전자기계 메모리 셀을 제 1 축 및 제 2 축에 대해 2차원으로 배열한 나노전자기계 메모리 디바이스에 있어서,
상기 제 1 축을 따라 배열되는 나노전자기계 메모리 셀의 워드 라인 및 리드 라인이 각각 연결되고,
상기 제 2 축을 따라 배열되는 나노전자기계 메모리 셀의 셀렉션 라인 및 비트 라인이 각각 연결되어 있는 것을 특징으로 하는 나노전자기계 메모리 디바이스.
A nanoelectromechanical memory device in which the nanoelectromechanical memory cells of any one of claims 1 to 6 are arranged in two dimensions with respect to a first axis and a second axis,
Word lines and lead lines of the nanoelectromechanical memory cells arranged along the first axis are connected, respectively,
And a selection line and a bit line of the nanoelectromechanical memory cell arranged along the second axis, respectively.
기판 상에 워드 라인을 적층하는 단계;
상기 기판 상에 상기 워드 라인과 인접하도록 베이스 유전체층을 적층하는 단계;
상기 워드 라인과 이격되도록, 상기 베이스 유전체층 상에 비트 라인 및 리드 라인을 적층하는 단계;
상기 워드 라인, 비트 라인 및 리드 라인을 덮도록 희생층을 적층하는 단계;
상기 희생층 상에 채널층을 적층하는 단계;
상기 희생층 상에 상기 채널층의 적어도 일부를 덮도록 셀렉션 유전체층을 적층하는 단계;
상기 채널층 및 셀렉션 유전체층을 덮도록 셀렉션 몸체층을 적층하는 단계; 및
상기 희생층을 제거하는 단계를 포함하며,
상기 워드 라인을 적층하는 단계는,
전도성 재질의 제 1 층을 적층하는 단계;
상기 제 1 층 상에 강유전체층을 적층하는 단계; 및
상기 강유전체층 상에 전도성 재질의 제 2 층을 적층하는 단계를 포함하는 나노전자기계 메모리 셀의 제조 방법.Stacking word lines on a substrate;
Depositing a base dielectric layer on the substrate so as to be adjacent to the word line;
Stacking bit lines and lead lines on the base dielectric layer so as to be spaced apart from the word lines;
Stacking a sacrificial layer to cover the word line, bit line and lead line;
Stacking a channel layer on the sacrificial layer;
Stacking a selection dielectric layer on the sacrificial layer to cover at least a portion of the channel layer;
Stacking a selection body layer to cover the channel layer and the selection dielectric layer; And
Removing the sacrificial layer,
Stacking the word line,
Laminating a first layer of conductive material;
Stacking a ferroelectric layer on the first layer; And
Depositing a second layer of conductive material on the ferroelectric layer.
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* Cited by examiner, † Cited by third party
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KR19990016845A (en) * 1997-08-20 1999-03-15 윤종용 Ferroelectric Semiconductor Memory Devices
US20080277718A1 (en) 2006-11-30 2008-11-13 Mihai Adrian Ionescu 1T MEMS scalable memory cell

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