KR20200014136A - 메모리 컨트롤러 및 그 동작 방법 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 515
- 238000011017 operating method Methods 0.000 title claims 2
- 238000000034 method Methods 0.000 claims description 35
- 230000004044 response Effects 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 abstract description 4
- 239000000872 buffer Substances 0.000 description 36
- 238000010586 diagram Methods 0.000 description 32
- 238000012795 verification Methods 0.000 description 13
- 101100481702 Arabidopsis thaliana TMK1 gene Proteins 0.000 description 12
- 238000012937 correction Methods 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 10
- 238000004891 communication Methods 0.000 description 8
- 230000001276 controlling effect Effects 0.000 description 8
- 238000013507 mapping Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 5
- 238000013519 translation Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 101150013423 dsl-1 gene Proteins 0.000 description 3
- 230000014509 gene expression Effects 0.000 description 3
- 229920001621 AMOLED Polymers 0.000 description 2
- 102100031885 General transcription and DNA repair factor IIH helicase subunit XPB Human genes 0.000 description 2
- 101000920748 Homo sapiens General transcription and DNA repair factor IIH helicase subunit XPB Proteins 0.000 description 2
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 101150064834 ssl1 gene Proteins 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 101000934888 Homo sapiens Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Proteins 0.000 description 1
- 102100025393 Succinate dehydrogenase cytochrome b560 subunit, mitochondrial Human genes 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 101150068863 ispE gene Proteins 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
- G06F3/0604—Improving or facilitating administration, e.g. storage management
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
- G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0638—Organizing or formatting or addressing of data
- G06F3/064—Management of blocks
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
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- G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
- G11C11/5635—Erasing circuits
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
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- G11C—STATIC STORES
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/345—Circuits or methods to detect overerased nonvolatile memory cells, usually during erasure verification
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Abstract
본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 동작속도를 갖는 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는, 메모리 장치와 데이터를 통신하는 메모리 인터페이스 및 메모리 장치가 유휴 상태이면, 복수의 메모리 블록들 중 소거동작이 수행될 메모리 블록인 소거 대상 메모리 블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램 되는 페이지인 마지막 페이지에 대한 리드 동작을 수행하고, 리드 동작의 수행 결과에 따라 소거 대상 메모리 블록에 대한 프리 프로그램 동작을 수행하는 프리 프로그램 제어부를 포함하고, 프리 프로그램 동작 수행 이후, 소거 대상 메모리 블록에 대한 소거 동작을 수행한다.
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 메모리 컨트롤러 및 그 동작 방법에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 소거 동작 속도를 갖는 메모리 컨트롤러 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는, 메모리 장치와 데이터를 통신하는 메모리 인터페이스 및 메모리 장치가 유휴 상태이면, 복수의 메모리 블록들 중 소거동작이 수행될 메모리 블록인 소거 대상 메모리 블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램 되는 페이지인 마지막 페이지에 대한 리드 동작을 수행하고, 리드 동작의 수행 결과에 따라 소거 대상 메모리 블록에 대한 프리 프로그램 동작을 수행하는 프리 프로그램 제어부를 포함하고, 프리 프로그램 동작 수행 이후, 소거 대상 메모리 블록에 대한 소거 동작을 수행한다.
본 발명의 실시 예에 따른 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는, 메모리 장치와 데이터를 통신하는 메모리 인터페이스 및 소거동작이 수행될 메모리 블록인 소거 대상 메모리 블록의 소거 대상 메모리 블록에 대한 프리 프로그램 동작이 수행되었는지 여부를 나타내는 상태정보를 리드하고, 소거 대상 메모리 블록의 상태정보에 따라, 소거 대상 메모리 블록에 대한 프리 프로그램 동작을 수행하는 프리 프로그램 제어부를 포함하고, 프리 프로그램 동작 수행 이후, 소거 대상 메모리 블록에 대한 소거 동작을 수행한다.
본 발명의 실시 예에 따른 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은, 메모리 장치가 유휴 상태이면, 복수의 메모리 블록들 중 소거동작이 수행될 메모리 블록인 소거 대상 메모리 블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램 되는 페이지인 마지막 페이지에 대한 리드 동작을 수행하는 단계, 리드 동작의 수행 결과에 따라 소거 대상 메모리 블록에 대한 프리 프로그램 동작을 수행하는 단계 및 프리 프로그램 동작 수행하는 단계 이후, 소거 대상 메모리 블록에 대한 소거 동작을 수행하는 단계를 포함한다.
본 발명의 실시 예에 따른 복수의 메모리 블록들을 각각 포함하는 복수의 플래인들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는, 메모리 장치와 데이터를 통신하는 메모리 인터페이스 및 메모리 장치가 유휴 상태이면, 복수의 메모리 블록들 중 서로 다른 플래인에 포함되는 적어도 둘 이상의 메모리 블록들을 포함하는 슈퍼블록들 중 데이터를 프로그램 하기 전 소거 동작이 수행될 슈퍼블록인 소거 대상 슈퍼블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램 되는 페이지를 리드하고, 리드 결과에 따라 소거 대상 슈퍼블록에 대한 프리 프로그램 동작을 수행하는 프리 프로그램 제어부를 포함하고, 프리 프로그램 동작 수행 이후, 소거 대상 슈퍼블록에 대한 소거 동작을 수행한다.
본 발명의 실시 예에 따른 복수의 메모리 블록들을 각각 포함하는 복수의 플래인들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러는, 메모리 장치와 데이터를 통신하는 메모리 인터페이스 및 복수의 메모리 블록들 중 서로 다른 플래인에 포함되는 적어도 둘 이상의 메모리 블록들을 포함하는 슈퍼블록들 중 데이터를 프로그램 하기 전 소거 동작이 수행될 슈퍼블록인 소거 대상 슈퍼블록의 상태정보를 리드하고, 소거 대상 슈퍼블록에 대한 프리 프로그램 동작이 수행되었는지 여부를 나타내는 상태정보에 따라, 소거 대상 슈퍼블록에 대한 프리 프로그램 동작을 수행하는 프리 프로그램 제어부를 포함한다.
본 기술에 따르면 향상된 소거 동작 속도를 갖는 메모리 컨트롤러 및 그 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 메모리 블록의 소거 동작을 설명하기 위한 도면이다.
도 7은 메모리 블록의 소거 동작시 발생하는 과소거 현상을 설명하기 위한 도면이다.
도 8은 프리 프로그램 동작을 설명하기 위한 도면이다.
도 9는 슈퍼블록의 개념을 설명하기 위한 도면이다.
도 10은 슈퍼블록의 마지막 페이지를 설명하기 위한 도면이다.
도 11은 도 1의 메모리 블록 관리부(212)에 저장된 상태정보를 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른, 소거 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른, 메모리 컨트롤러와 메모리 장치간의 프로세스를 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 15는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 16은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 본 발명의 실시 예에 따른 저장장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 저장장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 메모리 블록의 소거 동작을 설명하기 위한 도면이다.
도 7은 메모리 블록의 소거 동작시 발생하는 과소거 현상을 설명하기 위한 도면이다.
도 8은 프리 프로그램 동작을 설명하기 위한 도면이다.
도 9는 슈퍼블록의 개념을 설명하기 위한 도면이다.
도 10은 슈퍼블록의 마지막 페이지를 설명하기 위한 도면이다.
도 11은 도 1의 메모리 블록 관리부(212)에 저장된 상태정보를 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른, 소거 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른, 메모리 컨트롤러와 메모리 장치간의 프로세스를 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 15는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 16은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 본 발명의 실시 예에 따른 저장장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 저장장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.
저장장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스(210)에 따라서 다양한 종류의 저장장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장장치, PCI(peripheral component interconnection) 카드 형태의 저장장치, PCI-E(PCI express) 카드 형태의 저장장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장장치들 중 어느 하나로 구성될 수 있다.
저장장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드인 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장장치(50)의 전반적인 동작을 제어한다. 메모리 컨트롤러(200)는 호스트(300)와 통신하는 신호를 주고 받는 호스트 인터페이스(210) 및 호스트(300)의 저장장치(50)로의 접근을 제어하는 호스트 접근 제어부(220)를 포함할 수 있다.
저장장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address)를 입력 받고, 논리 블록 어드레스(Logical Block Address, LBA)를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스(Physical Block Address, PBA) 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스(PBA)를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청 없이, 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장장치(50)와 통신할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 프리 프로그램 제어부(210)를 포함할 수 있다. 프리 프로그램 제어부(210)는 커맨드 생성부(211) 및 메모리 블록 관리부(212)를 포함할 수 있다.
커맨드 생성부(211)는 메모리 장치(100)가 유휴(Idle)상태이면 소거할 메모리 블록에 대한 리드 커맨드 또는 프리 프로그램 커맨드를 생성하고, 생성된 리드 커맨드 또는 프리 프로그램 커맨드를 메모리 장치(100)에 제공할 수 있다. 프리 프로그램 커맨드는 메모리 블록의 소거 동작 전에 메모리 블록에 대한 프리 프로그램 동작을 수행할 것을 지시하는 커맨드일 수 있다.
리드 커맨드는 소거 동작 전에 소거 대상 메모리 블록에 포함된 복수의 페이지들 중 마지막 페이지에 대한 리드 커맨드일 수 있다. 메모리 블록에 포함된 복수의 페이지들은 미리 정해진 순서에 따라 순차적으로 프로그램 될 수 있다. 여기서, 마지막 페이지는 메모리 블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램되는 페이지일 수 있다.
커맨드 생성부(211)는 메모리 장치(100)가 제공하는 리드 커맨드의 응답에 따라, 프리 프로그램 커맨드를 동작전압 제어부(131)에 제공할 수 있다. 리드 커맨드의 수행 결과, 마지막 페이지가 프로그램된 페이지면 커맨드 생성부(211)는 프리 프로그램 커맨드를 동작전압 제어부(131)에 제공할 수 있다.
실시 예에서, 커맨드 생성부(211)는 리드 커맨드의 수행결과, 마지막 페이지가 프로그램된 페이지라도, 메모리 장치(100)가 다른 동작을 수행하는 경우, 동작전압 제어부(131)에 프리 프로그램 커맨드를 제공하지 않을 수 있다. 실시 예에서, 커맨드 생성부(211)는 리드 커맨드의 수행 결과, 마지막 페이지가 프로그램 되지 않은 페이지 즉, 소거된 페이지면 동작전압 제어부(131)에 프리 프로그램 커맨드를 제공하지 않을 수 있다.
메모리 블록 관리부(212)는 메모리 블록에 대한 프리 프로그램 동작이 수행되었는지 여부를 나타내는 상태정보를 저장할 수 있다. 이 때 메모리 블록은 리드 커맨드의 수행결과 마지막 페이지가 프로그램된 페이지인 메모리 블록일 수 있다. 프리 프로그램 동작이 수행되었는지 여부는 메모리 블록에 대한 프리 프로그램 커맨드가 제공되었는지 여부에 따라 결정될 수 있다.
메모리 블록에 대한 프리 프로그램 커맨드가 제공된 경우, 해당 메모리 블록의 상태정보는 프리 프로그램 동작 수행 완료를 나타낼 수 있다. 메모리 블록에 대한 프리 프로그램 커맨드가 제공되지 않은 경우, 해당 메모리 블록의 상태정보는 프리 프로그램 동작 수행 미완료를 나타낼 수 있다.
메모리 장치(100)는 동작전압 제어부(131)를 포함할 수 있다.
동작전압 제어부(131)는 제공받은 프리 프로그램 커맨드에 따라 메모리 블록에 대한 프리 프로그램 동작을 수행할 수 있다. 프리 프로그램 동작은 소거할 메모리 블록에 대해 수행될 수 있다. 즉, 프리 프로그램 동작은 메모리 블록단위로 수행될 수 있다. 프리 프로그램 동작은 메모리 블록에 포함된 모든 메모리 셀들의 문턱전압을 설정된 문턱전압 분포로 이동시키는 동작일 수 있다.
마지막 페이지에 대한 리드 동작 및 메모리 블록에 대한 프리 프로그램 동작은 슈퍼블록단위로 수행될 수 있다. 이 때 슈퍼블록에 대한 리드 동작은 슈퍼블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램되는 페이지에 대한 리드 동작일 수 있다. 슈퍼블록에 대한 프리 프로그램 동작은 슈퍼블록에 포함된 메모리 블록들 전체에 대해 메모리 블록단위로 수행되는 프리 프로그램 동작일 수 있다. 슈퍼블록은 복수의 메모리 블록들 중 서로 다른 플래인에 포함되는 적어도 둘 이상의 메모리 블록들을 포함할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 열 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들의 문턱전압들이 검증 전압을 에 저장된 데이터를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터를 외부 컨트롤러로 출력한다.
센싱 회로(126)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)으로부터 수신된 센싱 전압과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(126)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로들(120)을 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호, 로우 어드레스, 읽기 및 쓰기 회로 제어신호 및 허용 비트를 생성할 수 있다. 제어 로직(130)은 동작 신호는 전압 생성부(122)로 출력하고, 로우 어드레스는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)으로 출력하고, 허용 비트는 센싱 회로(126)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(126)가 출력한 패스 또는 페일 신호에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 제어로직(130)은 동작전압 제어부(131)를 포함할 수 있다. 동작 전압 제어부(131)는 도 1을 참조하여 설명된 커맨드 생성부(211)로부터 프리 프로그램 커맨드를 수신하면, 메모리 블록에 대한 프리 프로그램 동작이 수행되도록 메모리 블록에 인가되는 전압들을 제어할 수 있다.
프리 프로그램 커맨드는 메모리 블록의 소거 동작 전에 메모리 블록에 대한 프리 프로그램 동작 수행을 나타내는 커맨드일 수 있다. 프리 프로그램 동작은 메모리 블록 단위로 수행될 수 있다. 프리 프로그램 동작은 메모리 블록에 포함된 모든 메모리 셀들의 문턱전압을 설정된 문턱전압 분포로 이동시키는 동작일 수 있다.
프리 프로그램 동작시 메모리 블록에 연결된 워드라인들에 프로그램 전압이 인가될 수 있다. 프리 프로그램 동작시 메모리 블록에 연결된 비트라인들에 접지 전압이 인가될 수 있다. 프리 프로그램 동작시 프로그램 검증 동작은 생략될 수 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 5에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)을 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제 n 메모리 셀들(MC1~MCn)은 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)은 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)은 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)과 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 6은 메모리 블록의 소거 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 소거 동작은 제1 내지 제n 소거루프(EL1~ELn(n은 1이상의 양의 정수))를 포함할 수 있다. 각 소거루프는 소거단계(ERS Step) 및 검증단계(VFY Step)를 포함할 수 있다.
소거단계(ERS Step)에서, 메모리 블록에 포함된 복수의 메모리 셀 스트링들의 채널 영역에 소거 전압(Vers)이 인가될 수 있다. 즉, 채널 영역을 포함하는 기판(SUB)에 소거 전압(Vers)이 인가될 수 있다. 소거 전압(Vers)이 인가되는 동안 메모리 블록에 연결된 워드라인들에 접지전압(VSS)이 인가될 수 있다.
검증단계(VFY Step)에서, 메모리 장치는 메모리 블록에 포함된 메모리 셀들이 소거상태에 해당하는 문턱전압을 갖는지 여부를 판단할 수 있다. 구체적으로, 검증단계(VFY Step)에서, 메모리 블록에 연결된 워드라인들에 소거 검증전압(Vvfy)이 인가될 수 있다. 메모리 셀들의 문턱전압이 소거 검증전압(Vvfy)보다 작은지 여부에 따라 메모리 셀들은 온셀 또는 오프셀로 판단될 수 있다.
예를 들어, 메모리 셀들의 문턱 전압이 소거 검증전압(Vvfy)보다 낮으면, 메모리 셀들은 온셀로 판단될 것이다. 메모리 셀들의 문턱 전압이 소거 검증전압(Vvfy)보다 높거나 같으면, 메모리 셀들은 오프 셀로 판단될 것이다. 검증단계(VFY Step)에서, 소거 검증전압(Vvfy)보다 낮은 문턱전압을 갖는 메모리 셀들이 미리 설정된 개수를 초과하면, 소거 동작은 패스될 수 있다. 소거 검증전압(Vvfy)보다 낮은 문턱전압을 갖는 메모리 셀들이 미리 설정된 개수 이하이면, 소거 동작은 페일될 수 있다. 소거 동작이 패스될 때까지 소거 루프(EL)가 반복될 수 있다.
소거 루프(EL)가 반복될 때마다 소거 전압(Vers)의 레벨은 스텝전압(ΔVers)만큼 증가할 수 있다(ISPE, Incremental Step Pulse Erase). 제2 소거루프(EL2)의 소거전압(Vers2)의 레벨은 제1 소거루프(EL1)의 소거전압(Vers1)보다 스텝전압(ΔVers)만큼 증가할 수 있다. 제3 소거루프(EL3)의 소거전압(Vers3)의 레벨은 제2 소거루프(EL2)의 소거전압(Vers2)보다 스텝전압(ΔVers)만큼 증가할 수 있다. 마찬가지 방식으로 제n 소거루프(ELn)의 소거전압(Versn)의 레벨은 제(n-1) 소거루프(EL(n-1))의 소거전압(Vers(n-1))보다 스텝전압(ΔVers)만큼 증가할 수 있다.
실시 예에서, 제1 소거루프(EL1)의 소거단계(ERS Step)에서, 메모리 블록에 포함된 복수의 메모리 셀 스트링들의 채널 영역에 소거 전압(Vers1)이 인가될 수 있다. 즉, 채널 영역을 포함하는 기판(SUB)에 소거 전압(Vers1)이 인가될 수 있다. 소거 전압(Vers1)이 인가되는 동안 메모리 블록에 연결된 워드라인들에 접지전압(VSS)이 인가될 수 있다. 소거단계(ERS Step)가 종료되면 검증단계(VFY Step)가 진행될 수 있다.
제1 소거루프(EL1)의 검증단계(VFY Step)에서, 메모리 블록에 연결된 워드라인들에 소거 검증전압(Vvfy)이 인가될 수 있다. 검증단계(VFY Step)에서 소거 동작이 패스되면, 소거 동작은 종료될 수 있다. 검증단계(VFY Step)에서 소거 동작이 페일되면, 제2 소거루프(EL2)가 진행될 수 있다. 제2 소거루프(EL2)도 제1 소거루프(EL1)와 마찬가지 방식으로 진행될 수 있다. 소거 동작이 패스될 때까지, 제2 내지 제n 소거루프(EL2~ELn)가 진행될 수 있다.
도 7은 메모리 블록의 소거 동작시 발생하는 과소거 현상을 설명하기 위한 도면이다.
도 7을 참조하면, 가로축은 문턱전압을 나타내고, 세로축은 메모리 셀들의 개수를 나타낸다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다. 본 명세서에서, 메모리 셀은 두 개에 데이터 비트들을 저장하는 멀티 레벨 셀로 가정하여 설명한다.
메모리 셀들 각각은 문턱전압 크기에 따라, 소거 상태(ER), 제1프로그램 상태(P1), 제 2프로그램 상태(P2) 및 제 3프로그램 상태(P3) 중 어느 하나의 상태로 구분될 수 있다. 메모리 셀들 각각은 제1프로그램 상태(P1), 제 2프로그램 상태(P2) 및 제 3프로그램 상태(P3) 중 어느 하나의 상태를 갖도록 프로그램 될 수 있다.
소거 동작이 수행되면, 프로그램된 메모리 셀들은 소거 상태(ER)를 가질 수 있다.
구체적으로, 소거 동작을 통해, 제1 내지 제3 프로그램 상태(P1~P3) 중 어느 하나의 상태를 갖는 메모리 셀들은 소거 상태(ER)에 해당하는 문턱전압을 가질 수 있다.
소거 동작이 수행된 이후, 메모리 셀의 문턱전압이 설정된 문턱전압보다 작은 값을 갖게 되면 과소거된 메모리 셀일 수 있다. 설정된 문턱전압은 소거 상태(ER)에 해당하는 문턱전압 분포의 최소값(V_ER_min)일 수 있다. 도 7에서, 빗금친 부분은 과소거된 메모리 셀을 나타내는 영역일 수 있다. 소거 동작이 수행된 이후, 과소거된 메모리 셀이 발생하는 현상을 과소거 현상이라고 한다. 과소거 현상은 서로 다른 프로그램 상태를 갖는 메모리 셀들에 같은 레벨의 소거 전압이 인가될 때 발생할 수 있다.
서로 다른 프로그램 상태를 갖는 메모리 셀들에 같은 레벨의 소거 전압이 인가되면, 소거 상태(ER)에 해당하는 문턱전압 분포까지 감소되어야 하는 문턱 전압의 크기가 메모리 셀들마다 다를 수 있다. 따라서 감소되어야 하는 문턱 전압의 크기가 메모리 셀들의 프로그램 상태에 따라 다름에도, 같은 레벨의 소거 전압이 계속 인가되면 소거 상태(ER)와 인접한 프로그램 상태를 갖는 메모리 셀들은 과소거될 수 있다. 과소거된 메모리 셀은 소거 상태(ER)를 갖는 메모리 셀들보다 프로그램 동작 수행시 더 높은 프로그램 전압이 인가될 수 있다.
도 8은 프리 프로그램 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 가로축은 문턱전압을 나타내고, 세로축은 셀들의 개수를 나타낸다.
도 7을 참조하여 설명된 과소거 현상을 방지하기 위해, 메모리 셀들에 대한 소거 동작이 수행되기 전에 대한 프리 프로그램 동작이 수행될 수 있다. 프리 프로그램 동작은 메모리 블록에 포함된 모든 메모리 셀들의 문턱전압을 설정된 문턱전압 분포로 이동시키는 동작일 수 있다.
구체적으로, 프리 프로그램 동작시 메모리 블록에 연결된 워드라인들에 프로그램 전압이 인가될 수 있다. 프리 프로그램 동작시에 인가되는 프로그램 전압은 가장 높은 프로그램 상태에 대응하는 프로그램 전압일 수 있다. 프리 프로그램 동작시 메모리 블록에 연결된 비트라인들에 접지 전압이 인가될 수 있다. 프리 프로그램 동작시 프로그램 검증 동작은 생략될 수 있다. 예를 들어, 프리 프로그램 동작시에, 미리 설정된 횟수만큼 프로그램 전압이 인가될 수 있다.
실시 예에서, 프리 프로그램 동작 수행 이후, 메모리 셀들의 문턱전압은 문턱전압 분포(P3')에 대응하는 문턱전압을 가질 수 있다. 프리 프로그램 동작이 수행된 뒤, 소거 동작이 수행될 수 있다. 같은 문턱전압 분포(P3')에 속한 상태에서 프리 프로그램된 메모리 셀들에 소거 전압이 인가되므로 도 7을 참조하여 설명된 경우와 달리, 소거 동작 이후의 메모리 셀들은 과소거 되지 않을 수 있다.
도 9는 슈퍼블록의 개념을 설명하기 위한 도면이다.
도 9를 참조하면, 하나의 메모리 장치는 복수의 플래인들을 포함할 수 있다. 하나의 플래인은 복수의 메모리 블록들을 포함할 수 있다. 슈퍼블록은 복수의 메모리 블록들 중 서로 다른 플래인에 포함되는 적어도 둘 이상의 메모리 블록들을 포함할 수 있다.
실시 예에서, 메모리 장치는 제0 내지 제3 플래인들(Plane0~Plane3)을 포함하는 것으로 가정하여 설명한다. 메모리 장치가 포함하는 플래인들의 수는 다양하게 변경될 수 있다. 제0 슈퍼블록(Super Block 0)은 제0 내지 제3 플래인들(Plane0~Plane3)에 각각 포함되는 제00 메모리 블록(BLK00)을 포함할 수 있다. 제1 슈퍼블록(Super Block 1)은 제0 내지 제3 플래인들(Plane0~Plane3)에 각각 포함되는 제01 메모리 블록(BLK01)을 포함할 수 있다. 마찬가지 방식으로 제n 슈퍼블록(Super Block n (n은 1이상의 양의 정수))은 제0 내지 제3 플래인들(Plane0~Plane3)에 각각 포함되는 제i 메모리 블록(BLKi (i는 1이상의 양의 정수))을 포함할 수 있다. 하나의 메모리 장치는 제0 슈퍼블록(Super Block 0) 내지 제n 슈퍼블록(Super Block n)을 포함할 수 있다. 메모리 장치가 포함하는 슈퍼블록들의 개수는 다양하게 변경될 수 있다.
다양한 실시 예에서, 슈퍼블록은 서로 다른 메모리 장치에 포함되는 적어도 둘 이상의 메모리 블록들을 포함할 수 있다.
도 10은 슈퍼블록의 마지막 페이지를 설명하기 위한 도면이다.
도 10을 참조하면, 하나의 슈퍼블록은 복수의 페이지들을 포함할 수 있다. 슈퍼블록에 포함된 복수의 페이지들은 미리 정해진 순서에 따라 순차적으로 프로그램 될 수 있다. 마지막 페이지(Last Order Page)는 슈퍼블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램되는 페이지일 수 있다. 슈퍼블록에 포함된 복수의 페이지들 중 마지막 페이지를 리드한 결과에 따라, 슈퍼블록은 슈퍼블록에 포함된 모든 페이지가 프로그램된 슈퍼블록인지 아닌지 판단할 수 있다.
리드한 결과, 마지막 페이지가 프로그램된 페이지면 슈퍼블록은 슈퍼블록에 포함된 모든 페이지가 프로그램된 슈퍼블록일 수 있다. 리드한 결과, 마지막 페이지가 프로그램되지 않은 페이지 즉, 소거된 페이지면 슈퍼블록은 슈퍼블록에 포함된 복수의 페이지들 중 적어도 어느 하나의 페이지가 소거된 페이지인 슈퍼블록일 수 있다.
프로그램된 페이지의 데이터는 적어도 하나 이상의 0을 포함할 수 있다. 소거된 페이지의 데이터는 전부 1을 나타낼 수 있다.
도 11은 도 1의 메모리 블록 관리부(212)에 저장된 상태정보 테이블을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 블록 관리부(212)는 상태정보 테이블을 저장할 수 있다. 메모리 블록이 슈퍼블록으로 관리되는 경우, 메모리 블록 관리부(212)에 저장된 상태정보 테이블은 슈퍼블록 상태정보 테이블일 수 있다. 슈퍼블록 상태정보 테이블은 슈퍼블록의 상태정보를 저장할 수 있다.
소거 대상 슈퍼블록은 데이터를 프로그램 하기 전에 프리 블록(Free Block) 확보를 위해, 소거 동작이 수행될 슈퍼블록일 수 있다. 소거 대상 슈퍼블록은 프리 프로그램 대상 슈퍼블록과 프리 프로그램 미대상 슈퍼블록으로 구분될 수 있다. 프리 프로그램 대상 슈퍼블록은 슈퍼블록의 마지막 페이지에 대한 리드 동작을 수행한 결과, 마지막 페이지가 프로그램된 페이지인 슈퍼블록일 수 있다. 프리 프로그램 미대상 슈퍼블록은 슈퍼블록의 마지막 페이지에 대한 리드 동작을 수행한 결과, 마지막 페이지가 소거된 페이지인 슈퍼블록일 수 있다.
슈퍼블록의 상태정보는 프리 프로그램 대상 슈퍼블록에 대한 프리 프로그램 동작이 수행되었는지 여부를 나타내는 정보일 수 있다. 프리 프로그램 대상 슈퍼블록의 초기 상태정보는 프리 프로그램 미완료 슈퍼블록으로 설정될 수 있다. 이후, 프리 프로그램 대상 슈퍼블록에 대한 프리 프로그램 동작이 수행되면, 프리 프로그램 대상 슈퍼블록의 상태정보는 프리 프로그램 완료 슈퍼블록으로 갱신될 수 있다.
실시 예에서, 프리 프로그램 완료 슈퍼블록의 상태정보는 1의 값을 가질 수 있다. 프리 프로그램 미완료 슈퍼블록의 상태정보는 0의 값을 가질 수 있다. 다른 실시 예에서, 프리 프로그램 완료 슈퍼블록의 상태정보는 0의 값을 가질 수 있다. 프리 프로그램 미완료 슈퍼블록의 상태정보는 1의 값을 가질 수 있다.
슈퍼블록 상태정보 테이블은 도 9를 참조하여 설명된 제0 내지 제n 슈퍼블록들(Super Block 0~ Super Block n) 중 프리 프로그램 대상 슈퍼블록의 상태정보를 저장할 수 있다. 제0 슈퍼블록(Super Block 0)의 상태정보는 0의 값을 가질 수 있다. 제0 슈퍼블록(Super Block 0)은 프리 프로그램 대상 슈퍼블록 중 프리 프로그램 동작이 수행되지 않은 슈퍼블록일 수 있다. 제2 슈퍼블록(Super Block 2)의 상태정보는 1의 값을 가질 수 있다. 제2 슈퍼블록(Super Block 2)은 프리 프로그램 대상 슈퍼블록 중 프리 프로그램 동작이 수행된 슈퍼블록일 수 있다. 마찬가지 방식으로, 제k 슈퍼블록(Super Block k)은 프리 프로그램 대상 슈퍼블록 중 중 프리 프로그램 동작이 수행되지 않은 슈퍼블록일 수 있다.
도 12는 본 발명의 실시 예에 따른, 소거 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 제1 방식 소거 동작 및 제2 방식 소거 동작 각각은 메모리 블록에 데이터를 프로그램 하기 전에 수행되는 소거 동작을 나타낸다.
소거 대상 메모리 블록은 데이터를 프로그램 하기 전에 프리 블록(Free Block) 확보를 위해, 소거 동작이 수행될 메모리 블록일 수 있다. 소거 대상 메모리 블록은 프리 프로그램 대상 블록과 프리 프로그램 미대상 블록으로 구분될 수 있다.
프리 프로그램 대상 블록은 메모리 블록의 마지막 페이지에 대한 리드 동작을 수행한 결과, 마지막 페이지가 프로그램된 페이지인 메모리 블록일 수 있다. 프리 프로그램 미대상 블록은 메모리 블록의 마지막 페이지에 대한 리드 동작을 수행한 결과, 마지막 페이지가 소거된 페이지인 메모리 블록일 수 있다. 메모리 블록에 포함된 복수의 페이지들은 미리 정해진 순서에 따라 순차적으로 프로그램 될 수 있다. 여기서, 마지막 페이지는 메모리 블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램되는 페이지일 수 있다.
제1 방식 소거 동작에서 소거 동작 전에 소거 대상 메모리 블록에 포함된 복수의 페이지들 중 마지막 페이지에 대한 리드 동작이 수행될 수 있다. 리드한 결과, 마지막 페이지가 프로그램된 페이지면, 소거 대상 메모리 블록에 대한 프리 프로그램 동작이 수행될 수 있다. 리드한 결과, 마지막 페이지가 소거된 페이지면 소거 대상 메모리 블록에 대한 프리 프로그램 동작은 수행되지 않을 수 있다. 이후 소거 대상 메모리 블록에 대한 소거 동작이 수행될 수 있다.
제1 방식 소거 동작에서 리드 동작, 프리 프로그램 동작 및 소거 동작은 메모리 장치가 런타임(Run Time)상태일 때 수행될 수 있다. 메모리 장치는 메모리 컨트롤러가 제공하는 리드 커맨드에 따라 리드 동작을 수행할 수 있다. 메모리 장치는 메모리 컨트롤러가 제공하는 소거 커맨드에 따라 프리 프로그램 동작 및 소거 동작을 수행할 수 있다.
제2 방식 소거 동작은 제1 방식 소거 동작과 비교하여, 리드 동작 및 프리 프로그램 동작 수행을 메모리 장치가 유휴(Idle)상태에서 개시하고, 소거 동작만 런타임(Run Time)에 수행하는 동작일 수 있다. 구체적으로, 메모리 장치가 유휴(Idle)상태일때 리드 동작 및 프리 프로그램 동작의 수행을 개시하기 위해, 메모리 컨트롤러는 리드 커맨드 및 리드 커맨드의 수행결과에 따라 프리 프로그램 커맨드를 메모리 장치에 제공할 수 있다. 이 때, 리드 커맨드는 소거 동작 전에 소거 대상 메모리 블록에 포함된 복수의 페이지들 중 마지막 페이지에 대한 리드 커맨드일 수 있다.
제2 방식 소거 동작에서, 메모리 컨트롤러는 리드 커맨드의 수행 결과, 마지막 페이지가 프로그램된 페이지면 메모리 장치에 프리 프로그램 커맨드를 제공할 수 있다. 실시 예에서, 메모리 컨트롤러는 리드 커맨드의 수행결과, 마지막 페이지가 프로그램된 페이지라도, 메모리 장치가 다른 동작을 수행하는 경우, 메모리 장치에 프리 프로그램 커맨드를 제공하지 않을 수 있다. 실시 예에서, 메모리 컨트롤러는 리드 커맨드의 수행 결과, 마지막 페이지가 소거된 페이지면 메모리 장치에 프리 프로그램 커맨드를 제공하지 않을 수 있다.
제2 방식 소거 동작에서, 프리 프로그램 대상 블록이나 메모리 장치가 유휴(Idle)상태일때 프리 프로그램 동작의 수행이 개시되지 않은 프리 프로그램 미완료 블록의 경우 메모리 장치가 런타임(Run Time)상태일 때, 프리 프로그램 동작(미도시)이 수행될 수 있다.
구체적으로, 메모리 장치가 런타임(Run Time)상태일 때 메모리 컨트롤러는 소거 대상 메모리 블록의 상태정보를 리드할 수 있다. 상태정보는 메모리 블록에 프리 프로그램 동작이 수행되었는지 여부를 나타내는 정보일 수 있다. 메모리 컨트롤러는 상태정보가 프리 프로그램 미완료 블록을 나타내면, 소거 대상 메모리 블록에 프로 프로그램 동작을 수행하고, 이후 소거 동작을 수행할 수 있다.
제1 방식 소거 동작에서, 메모리 장치가 런타임(Run Time)상태일 때, 메모리 블록을 소거하는데 소요되는 총 시간은 제1 리드시간(t1_a)과 제1 소거시간(t1_b)의 합일 수 있다. 제2 방식 소거 동작에서, 메모리 장치가 런타임(Run Time)상태일 때, 소거 대상 메모리 블록을 소거하는데 소요되는 총 시간은 제2 소거시간(t2_b)일 수 있다.
따라서 제2 방식 소거 동작은 제1 방식 소거 동작에 비해 메모리 장치가 런타임(Run Time)상태 일 때, 메모리 블록을 소거하는데 소요되는 총 시간이, 제1 리드시간과 제1 소거시간의 합에서 제2 소거시간을 뺀 만큼(t1_a+ t1_b- t2_b) 단축될 수 있다.
마지막 페이지에 대한 리드 동작 및 메모리 블록에 대한 프리 프로그램 동작은 슈퍼블록단위로 수행될 수 있다. 이 때 슈퍼블록에 대한 리드 동작은 슈퍼블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램되는 페이지에 대한 리드 동작일 수 있다. 슈퍼블록에 대한 프리 프로그램 동작은 슈퍼블록에 포함된 메모리 블록들 전체에 대해 메모리 블록단위로 수행되는 프리 프로그램 동작일 수 있다.
도 13은 본 발명의 실시 예에 따른, 메모리 컨트롤러와 메모리 장치간의 프로세스를 설명하기 위한 도면이다.
도 13을 참조하면, 도 1을 참조하여 설명된 메모리 컨트롤러는 프리 프로그램 제어부(210)를 포함할 수 있다. 프리 프로그램 제어부(210)은 커맨드 생성부(211) 및 메모리 블록 관리부(212)를 포함할 수 있다.
커맨드 생성부(211)는 메모리 장치(100)가 유휴(Idle)상태이면 소거 대상 슈퍼블록에 대한 리드 커맨드를 생성하고, 생성된 리드 커맨드를 메모리 장치(100)에 제공할 수 있다. 이 때, 리드 커맨드는 소거 대상 슈퍼블록에 포함된 복수의 페이지들 중 마지막 페이지에 대한 리드 커맨드일 수 있다.
커맨드 생성부(211)는 메모리 장치(100)가 제공하는 리드 커맨드의 응답에 따라, 프리 프로그램 커맨드를 생성하고, 생성된 프리 프로그램 커맨드를 동작전압 제어부(131)에 제공할 수 있다.
실시 예에서, 커맨드 생성부(211)는 리드 커맨드의 수행 결과, 마지막 페이지가 프로그램된 페이지면 프리 프로그램 커맨드를 동작전압 제어부(131)에 제공할 수 있다. 실시 예에서, 커맨드 생성부(211)는 리드 커맨드의 수행결과, 마지막 페이지가 프로그램된 페이지라도, 메모리 장치(100)가 다른 동작을 수행하는 경우, 동작전압 제어부(131)에 프리 프로그램 커맨드를 제공하지 않을 수 있다. 실시 예에서, 커맨드 생성부(211)는 리드 커맨드의 수행 결과, 마지막 페이지가 소거된 페이지면 동작전압 제어부(131)에 프리 프로그램 커맨드를 제공하지 않을 수 있다.
프로그램된 페이지의 데이터는 적어도 하나 이상의 0을 포함할 수 있다. 소거된 페이지의 데이터는 전부 1을 나타낼 수 있다.
메모리 블록 관리부(212)는 상태정보 테이블을 저장할 수 있다. 메모리 블록이 슈퍼블록으로 관리되는 경우, 메모리 블록 관리부(212)에 저장된 상태정보 테이블은 슈퍼블록 상태정보 테이블일 수 있다. 슈퍼블록 상태정보 테이블은 슈퍼블록의 상태정보를 저장할 수 있다. 슈퍼블록의 상태정보는 소거 대상 슈퍼블록들 중 프리 프로그램 대상 슈퍼블록에 대한 프리 프로그램 동작이 수행되었는지 여부를 나타내는 정보일 수 있다.
메모리 장치(100)는 동작전압 제어부(131)를 포함할 수 있다.
동작 전압 제어부(131)는 제공받은 프리 프로그램 커맨드에 따라 슈퍼블록에 대한 프리 프로그램 동작이 수행되도록 슈퍼블록에 포함된 메모리 블록들에 인가되는 전압들을 제어할 수 있다. 프리 프로그램 커맨드는 메모리 블록의 소거 동작 전에 메모리 블록에 대한 프리 프로그램 동작을 수행할 것을 지시하는 커맨드일 수 있다. 프리 프로그램 동작은 메모리 블록 단위로 수행될 수 있다. 프리 프로그램 동작은 메모리 블록에 포함된 모든 메모리 셀들의 문턱전압을 설정된 문턱전압 분포로 이동시키는 동작일 수 있다.
실시 예에서, 도 1을 참조하여 설명된 메모리 컨트롤러는 메모리 장치(100) 런타임(Run Time)상태 일때, 소거 대상 슈퍼블록의 상태정보를 리드할 수 있다. 메모리 컨트롤러는 리드한 슈퍼블록의 상태정보가 프리 프로그램 완료 슈퍼블록을 나타내면, 소거 대상 슈퍼블록에 대한 소거 동작을 수행할 수 있다. 메모리 컨트롤러는 리드한 슈퍼블록의 상태정보가 프리 프로그램 미완료 슈퍼블록을 나타내면, 소거 대상 슈퍼블록에 대한 프리 프로그램 동작을 수행한 뒤 소거 동작을 수행할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 14를 참조하면, S1401단계에서, 메모리 컨트롤러는 슈퍼블록을 할당할 수 있다. 슈퍼블록은 복수의 메모리 블록들 중 서로 다른 플래인에 포함되는 적어도 둘 이상의 메모리 블록들을 포함할 수 있다.
S1403단계에서, 메모리 컨트롤러는 메모리 장치가 유휴(Idle)상태인지 판단할 수 있다. 판단결과 메모리 장치가 유휴(Idle)상태이면, S1405단계로 진행하고, 그렇지 않으면 동작을 종료한다.
S1405단계에서, 메모리 컨트롤러는 소거 대상 슈퍼블록에 포함된 복수의 페이지들 중 마지막 페이지에 대한 리드 커맨드를 메모리 장치에 제공할 수 있다.
소거 대상 슈퍼블록은 데이터를 프로그램 하기 전에 프리 블록(Free Block) 확보를 위해, 소거 동작이 수행될 슈퍼블록일 수 있다. 슈퍼블록에 포함된 복수의 페이지들은 미리 정해진 순서에 따라 순차적으로 프로그램 될 수 있다. 여기서, 마지막 페이지는 슈퍼블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램되는 페이지일 수 있다.
S1407단계에서, 메모리 컨트롤러는 리드 커맨드의 수행결과에 따라, 소거 대상 슈퍼블록이 프리 프로그램 대상 슈퍼블록인지를 판단할 수 있다. 판단결과 소거 대상 슈퍼블록이 프리 프로그램 대상 슈퍼블록이면, S1409단계로 진행하고, 그렇지 않으면 S1401단계로 진행한다.
프리 프로그램 대상 슈퍼블록은 슈퍼블록에 포함된 복수의 페이지들 중 마지막 페이지가 프로그램된 슈퍼블록일 수 있다.
S1409단계에서, 메모리 컨트롤러는 메모리 장치가 다른 동작을 수행 중인지 판단할 수 있다. 판단결과, 메모리 장치가 다른 동작을 수행 중이면, 동작을 종료하고, 그렇지 않으면 S1411단계로 진행한다.
S1411단계에서, 메모리 컨트롤러는 소거 대상 슈퍼블록에 대한 프리 프로그램 커맨드를 제공할 수 있다.
S1413단계에서, 메모리 컨트롤러는 슈퍼블록 상태정보 테이블에 저장된 슈퍼블록의 상태정보를 갱신할 수 있다. 메모리 컨트롤러는 소거 대상 슈퍼블록의 상태정보를 프리 프로그램 완료 슈퍼블록으로 갱신할 수 있다.
도 15는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 15를 참조하면, S1501단계에서, 메모리 컨트롤러는 호스트로부터 소거 대상 슈퍼블록에 대한 소거 요청을 수신할 수 있다.
S1503단계에서, 메모리 컨트롤러는 소거 대상 슈퍼블록의 상태정보를 리드할 수 있다.
S1505단계에서, 메모리 컨트롤러는 리드한 소거 대상 슈퍼블록의 상태정보를 기초로, 소거 대상 슈퍼블록이 프리 프로그램 완료 슈퍼블록 또는 프리 프로그램 미완료 슈퍼블록 중 어느 하나에 해당하는지 판단할 수 있다. 판단결과 소거 대상 슈퍼블록이 프리 프로그램 완료 슈퍼블록이면, S1509단계로 진행하고, 소거 대상 슈퍼블록이 프리 프로그램 미완료 슈퍼블록이면 S1507단계로 진행한다.
S1507단계에서, 메모리 컨트롤러는 소거 대상 슈퍼블록에 대한 프리 프로그램 커맨드를 메모리 장치에 제공할 수 있다.
S1509단계에서, 메모리 컨트롤러는 소거 대상 슈퍼블록에 대한 소거 커맨드를 메모리 장치에 제공할 수 있다.
도 16은 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장장치의 동작을 제어할 수 있다.
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.
도 17은 본 발명의 실시 예에 따른 저장장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치 (2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 18은 본 발명의 실시 예에 따른 저장장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 18을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 2를 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 19는 본 발명의 실시 예에 따른 저장장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 19를 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 2를 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 2를 참조하여 설명된 저장장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 저장장치
100: 메모리 장치
131: 동작전압 제어부
200: 메모리 컨트롤러
210: 프리 프로그램 제어부
211: 커맨드 생성부
212: 메모리 블록 관리부
300: 호스트
100: 메모리 장치
131: 동작전압 제어부
200: 메모리 컨트롤러
210: 프리 프로그램 제어부
211: 커맨드 생성부
212: 메모리 블록 관리부
300: 호스트
Claims (20)
- 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
메모리 장치와 데이터를 통신하는 메모리 인터페이스; 및
상기 메모리 장치가 유휴 상태이면, 상기 복수의 메모리 블록들 중 소거동작이 수행될 메모리 블록인 소거 대상 메모리 블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램 되는 페이지인 마지막 페이지에 대한 리드 동작을 수행하고, 상기 리드 동작의 수행 결과에 따라 상기 소거 대상 메모리 블록에 대한 프리 프로그램 동작을 수행하는 프리 프로그램 제어부를 포함하고,
상기 프리 프로그램 동작 수행 이후, 상기 소거 대상 메모리 블록에 대한 소거 동작을 수행하는 메모리 컨트롤러. - 제 1항에 있어서, 상기 프리 프로그램 제어부는,
상기 리드 동작의 수행 결과에 따라, 상기 소거 대상 메모리 블록이 프리 프로그램 대상 블록인지 판단하는 메모리 컨트롤러. - 제 2항에 있어서, 상기 프리 프로그램 제어부는,
상기 리드 동작의 수행 결과 상기 마지막 페이지의 데이터가 적어도 하나 이상의 0을 포함하는 경우, 상기 소거 대상 메모리 블록을 상기 프리 프로그램 대상 블록으로 설정하는 메모리 컨트롤러. - 제 3항에 있어서, 상기 프리 프로그램 제어부는,
상기 소거 대상 메모리 블록이 상기 프리 프로그램 대상 블록이면, 상기 소거 대상 메모리 블록에 대한 상기 프리 프로그램 동작을 수행하는 메모리 컨트롤러. - 제 3항에 있어서, 상기 프리 프로그램 제어부는,
상기 소거 대상 메모리 블록이 상기 프리 프로그램 대상 블록이어도, 상기 메모리 장치가 다른 동작을 수행하는 경우, 상기 프리 프로그램 동작의 수행을 생략하는 메모리 컨트롤러. - 제 1항에 있어서, 상기 프리 프로그램 동작은,
상기 소거 대상 메모리 블록에 포함되는 복수의 메모리 셀들의 문턱전압을 설정된 문턱전압 분포로 이동시키는 프로그램 펄스를 인가하는 동작인 메모리 컨트롤러. - 제 6항에 있어서, 상기 설정된 문턱전압 분포는,
가장 높은 프로그램 상태에 대응하는 문턱전압 분포인 메모리 컨트롤러. - 제 6항에 있어서, 상기 프리 프로그램 동작은,
프로그램 검증 동작을 생략한 동작인 메모리 컨트롤러. - 제 1항에 있어서, 상기 프리 프로그램 제어부는,
상기 마지막 페이지에 대한 리드 커맨드를 생성하고 생성된 리드 커맨드를 상기 메모리 장치에 제공하는 커맨드 생성부를 포함하는 메모리 컨트롤러. - 제 9항에 있어서, 상기 커맨드 생성부는,
상기 리드 커맨드의 응답에 따라, 상기 소거 대상 메모리 블록에 대한 프리 프로그램 커맨드를 상기 메모리 장치에 제공하는 메모리 컨트롤러. - 제 9항에 있어서, 상기 프리 프로그램 제어부는,
상기 소거 대상 메모리 블록에 대한 상기 프리 프로그램 동작이 수행되었는지 여부를 나타내는 상태정보를 저장하는 메모리 블록 관리부를 포함하는 메모리 컨트롤러. - 제 9항에 있어서, 상기 메모리 블록 관리부는,
상기 커맨드 생성부가, 상기 소거 대상 메모리 블록에 대한 프리 프로그램 커맨드를 상기 메모리 장치에 제공하면, 상기 소거 대상 메모리 블록의 상태정보를 갱신하는 메모리 컨트롤러. - 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
메모리 장치와 데이터를 통신하는 메모리 인터페이스; 및
소거동작이 수행될 메모리 블록인 소거 대상 메모리 블록의 상태정보를 리드하고, 상기 소거 대상 메모리 블록의 상태정보에 따라, 상기 소거 대상 메모리 블록에 대한 프리 프로그램 동작을 수행하는 프리 프로그램 제어부를 포함하고,
상기 프리 프로그램 동작 수행 이후, 상기 소거 대상 메모리 블록에 대한 소거 동작을 수행하고,
상기 상태정보는,
상기 소거 대상 메모리 블록에 대한 상기 프리 프로그램 동작이 수행되었는지 여부를 나타내는 메모리 컨트롤러. - 제 13항에 있어서, 상기 프리 프로그램 제어부는,
상기 소거 대상 메모리 블록의 상태정보가 프리 프로그램 동작이 수행되지 않은 프리 프로그램 미완료 블록인 경우, 상기 소거 대상 메모리 블록에 대한 상기 프리 프로그램 동작을 수행하는 메모리 컨트롤러. - 복수의 메모리 블록들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
상기 메모리 장치가 유휴 상태이면, 상기 복수의 메모리 블록들 중 소거동작이 수행될 메모리 블록인 소거 대상 메모리 블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램 되는 페이지인 마지막 페이지에 대한 리드 동작을 수행하는 단계;
상기 리드 동작의 수행 결과에 따라 상기 소거 대상 메모리 블록에 대한 프리 프로그램 동작을 수행하는 단계; 및
상기 프리 프로그램 동작 수행하는 단계 이후, 상기 소거 대상 메모리 블록에 대한 소거 동작을 수행하는 단계를 포함하는 메모리 컨트롤러의 동작 방법. - 제 15항에 있어서, 상기 프리 프로그램 동작을 수행하는 단계는,
상기 리드 동작의 수행 결과, 상기 마지막 페이지의 데이터가 적어도 하나 이상의 0을 포함하는 경우, 상기 소거 대상 메모리 블록에 상기 프리 프로그램 동작을 수행하는 메모리 컨트롤러의 동작 방법. - 제 15항에 있어서,
상기 소거 대상 메모리 블록에 대한 상기 프리 프로그램 동작이 수행되었는지 여부를 나타내는 상태정보를 저장하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법. - 제 17항에 있어서,
상기 소거 대상 메모리 블록에 대한 상기 프리 프로그램 동작이 수행되면, 상기 소거 대상 메모리 블록의 상기 상태정보를 갱신하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법. - 복수의 메모리 블록들을 각각 포함하는 복수의 플래인들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
메모리 장치와 데이터를 통신하는 메모리 인터페이스; 및
상기 메모리 장치가 유휴 상태이면, 상기 복수의 메모리 블록들 중 서로 다른 플래인에 포함되는 적어도 둘 이상의 메모리 블록들을 포함하는 슈퍼블록들 중 소거 대상 슈퍼블록에 포함된 복수의 페이지들 중 가장 마지막으로 프로그램 되는 페이지를 리드하고, 리드 결과에 따라 상기 소거 대상 슈퍼블록에 대한 프리 프로그램 동작을 수행하는 프리 프로그램 제어부를 포함하고,
상기 프리 프로그램 동작 수행 이후, 상기 소거 대상 슈퍼블록에 대한 소거 동작을 수행하고,
상기 소거 대상 슈퍼블록은,
데이터를 프로그램 하기 전 소거 동작이 수행될 슈퍼블록인 메모리 컨트롤러. - 복수의 메모리 블록들을 각각 포함하는 복수의 플래인들을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
메모리 장치와 데이터를 통신하는 메모리 인터페이스; 및
소거 대상 슈퍼블록의 상태정보를 리드하고, 상기 상태정보에 따라, 상기 소거 대상 슈퍼블록에 대한 프리 프로그램 동작을 수행하는 프리 프로그램 제어부를 포함하고,
상기 소거 대상 슈퍼블록은,
상기 복수의 메모리 블록들 중 서로 다른 플래인에 포함되는 적어도 둘 이상의 메모리 블록들을 포함하는 슈퍼블록들 중 데이터를 프로그램 하기 전 소거 동작이 수행될 슈퍼블록이고,
상기 상태정보는,
상기 소거 대상 슈퍼블록에 대한 상기 프리 프로그램 동작이 수행되었는지 여부를 나타내는 메모리 컨트롤러.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020180089616A KR102611345B1 (ko) | 2018-07-31 | 2018-07-31 | 메모리 컨트롤러 및 그 동작 방법 |
US16/384,282 US10998051B2 (en) | 2018-07-31 | 2019-04-15 | Memory controller and operating method thereof |
CN201910434524.4A CN110780802B (zh) | 2018-07-31 | 2019-05-23 | 存储器控制器及其操作方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020180089616A KR102611345B1 (ko) | 2018-07-31 | 2018-07-31 | 메모리 컨트롤러 및 그 동작 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20200014136A true KR20200014136A (ko) | 2020-02-10 |
KR102611345B1 KR102611345B1 (ko) | 2023-12-08 |
Family
ID=69227549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020180089616A KR102611345B1 (ko) | 2018-07-31 | 2018-07-31 | 메모리 컨트롤러 및 그 동작 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10998051B2 (ko) |
KR (1) | KR102611345B1 (ko) |
CN (1) | CN110780802B (ko) |
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Publication number | Priority date | Publication date | Assignee | Title |
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2018
- 2018-07-31 KR KR1020180089616A patent/KR102611345B1/ko active IP Right Grant
-
2019
- 2019-04-15 US US16/384,282 patent/US10998051B2/en active Active
- 2019-05-23 CN CN201910434524.4A patent/CN110780802B/zh active Active
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Publication number | Publication date |
---|---|
KR102611345B1 (ko) | 2023-12-08 |
CN110780802B (zh) | 2023-06-16 |
US10998051B2 (en) | 2021-05-04 |
CN110780802A (zh) | 2020-02-11 |
US20200043556A1 (en) | 2020-02-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant |