KR20200011655A - 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템 - Google Patents

데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템 Download PDF

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KR20200011655A
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김장현
박성진
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Abstract

본 기술의 일 실시예에 의한 데이터 저장 장치는 사용자 데이터, 펌웨어 및 부트 코드가 저장되는 저장부, 및 저장부에 대한 데이터 교환을 제어하며 데이터 교환시 에러 정정을 수행하는 ECC 엔진을 구비하는 컨트롤러;를 포함하고, ECC 엔진은 제 1 패리티 검사 행렬을 저장하고 있으며, 제 1 동작 모드시 제 1 패리티 검사 행렬에 기초하여 상기 저장부에 대해 입출력되는 데이터에 대한 에러 정정을 수행하고, 제 2 동작 모드시 펌웨어로부터 추출한 제 2 패리티 검사 행렬에 기초하여 저장부에 대해 입출력되는 데이터에 대한 에러 정정을 수행하도록 구성될 수 있다.

Description

데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템{Data Storage Device and Operation Method Thereof, Storage System Having the Same}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 데이터 저장 장치 및 동작 방법, 이를 포함하는 스토리지 시스템에 관한 것이다.
저장 장치는 호스트 장치와 연결되어 호스트 장치의 요청에 따라 데이터에 대한 접근 동작을 수행한다. 최근 보급률이 급증한 휴대용 전자기기들은 멀티미디어 데이터를 기반으로 한 다양한 기능들을 제공하기 위해 점점 더 대용량 저장 매체를 채택하고 있다. 이러한 요구를 만족하는 저장 매체로 플래시 메모리 기반의 저장 매체를 들 수 있다.
플래시 메모리를 사용한 저장 매체는 대용량, 비휘발성, 낮은 단가 및 적은 전력 소모, 고속 데이터 처리 속도를 제공하는 등의 장점이 있다.
한편, 플래시 메모리의 제조 기술이 미세화되고, 하나의 셀에 여러 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell; MLC) 기술이 보급됨에 따라 저장 매체의 제조 단가는 감소하였으나 저장 매체의 신뢰성과 내구성이 저하될 수 있다.
본 기술의 실시예는 동작 모드에 따라 다양한 에러 정정 동작을 수행할 수 있는 데이터 저장 장치 및 동작 방법과 이를 포함하는 스토리지 시스템을 제공할 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치는 사용자 데이터, 펌웨어 및 부트 코드가 저장되는 저장부; 및 상기 저장부에 대한 데이터 교환을 제어하며 상기 데이터 교환시 에러 정정을 수행하는 ECC 엔진을 구비하는 컨트롤러;를 포함하고, 상기 ECC 엔진은 제 1 패리티 검사 행렬을 저장하고 있으며, 제 1 동작 모드시 상기 제 1 패리티 검사 행렬에 기초하여 상기 저장부에 대해 입출력되는 데이터에 대한 에러 정정을 수행하고, 제 2 동작 모드시 상기 펌웨어로부터 추출한 제 2 패리티 검사 행렬에 기초하여 상기 저장부에 대해 입출력되는 데이터에 대한 에러 정정을 수행하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 저장 장치의 동작 방법은 사용자 데이터, 펌웨어 및 부트 코드가 저장되는 저장부와, 상기 저장부에 대한 데이터 교환시 에러 정정을 수행하는 ECC 엔진을 구비하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서, 상기 데이터 저장 장치가 제 1 동작 모드로 동작하는 단계; 상기 데이터 저장 장치의 동작 모드가 변경됨에 따라, 상기 ECC 엔진이 변경된 동작 모드에서 사용되는 부호율에 대응하는 패리티 검사 행렬을 상기 펌웨어로부터 추출하는 단계; 및 상기 펌웨어로부터 추출한 패리티 검사 행렬을 이용하여 에러 정정을 수행하는 단계;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 스토리지 시스템은 호스트 장치; 및 사용자 데이터, 펌웨어 및 부트 코드가 저장되는 저장부와, 상기 저장부에 대한 데이터 교환을 제어하는 컨트롤러를 구비하는 데이터 저장 장치를 포함하고, 상기 컨트롤러는, 제 1 패리티 검사 행렬을 저장하고 있으며, 제 1 동작 모드시 상기 제 1 패리티 검사 행렬에 기초하여 상기 저장부에 대해 입출력되는 데이터에 대한 에러 정정을 수행하고, 제 2 동작 모드시 상기 펌웨어로부터 추출한 제 2 패리티 검사 행렬에 기초하여 상기 저장부에 대해 입출력되는 데이터에 대한 에러 정정을 수행하는 ECC 엔진을 포함하도록 구성될 수 있다.
본 기술에 의하면, 사용자 데이터를 처리하는 동작 모드와 시스템 데이터를 처리하는 동작 모드에서 각기 다른 방식으로 에러 정정을 수행할 수 있다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 2a 내지 도 3c는 일 실시예에 의한 ECC 엔진의 동작을 설명하기 위한 도면이다.
도 3은 일 실시예에 의한 컨트롤러의 구성도이다.
도 4는 일 실시예에 의한 펌웨어 스토리지에 저장되는 펌웨어의 개념도이다.
도 5는 일 실시예에 의한 부팅 절차를 설명하기 위한 도면이다.
도 6은 일 실시예에 의한 데이터 저장 장치 동작 방법을 설명하기 위한 도면이다.
도 7은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 8 및 도 9는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 10은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 11은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 데이터 저장 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 데이터 저장 장치(10)는 컨트롤러(110) 및 저장부(120)를 포함할 수 있다. 도시하지 않았지만 컨트롤러(110)의 내부 또는 외부에 버퍼 메모리가 구비될 수 있다.
컨트롤러(110)는 호스트 장치의 요청에 응답하여 저장부(120)를 제어할 수 있다. 예를 들어, 컨트롤러(110)는 호스트 장치로부터 프로그램(라이트) 커맨드, 접근 어드레스 및 데이터가 제공됨에 따라 저장부(120)에 데이터를 라이트할 수 있다. 그리고, 호스트 장치의 리드 커맨드 및 접근 어드레스에 응답하여 저장부(120)로부터 데이터를 리드하여 호스트 장치로 제공할 수 있다.
일 실시예에서, 컨트롤러(110)는 ECC(Error Correction Code. 또는 Error Check and Correction) 엔진(20)을 포함할 수 있다.
ECC 엔진(20)은 저장부(120)로부터 독출된 데이터의 에러를 검출하도록 구성될 수 있다. 만약, 검출된 에러가 정정 범위 내이면, ECC 엔진(20)은 검출된 에러를 정정할 수 있다. ECC 엔진(20)은 에러 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
일 실시예에서, ECC 엔진(20)은 저장부(120)에 저장할 데이터를 인코딩하여 패리티 비트가 부가된 데이터를 생성하고, 패리티 비트는 라이트될 데이터와 함께 저장부(120)에 저장될 수 있다. ECC 엔진(20)은 패리티 검사 행렬을 사용하여 저장부(120)로부터 리드한 데이터의 에러 비트를 정정할 수 있다. 패리티 검사 행렬은 ECC 엔진(20)에서 사용하는 ECC 코드의 부호율(Code rate)에 따라 각기 다르게 설정될 수 있다.
ECC 엔진(20)은 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 할 수 있으나 이에 한정되는 것은 아니다.
최근 LDPC를 이용한 부호화 방법이 부각되고 있다.
LDPC 부호는 AWGN(Additive White Gaussian Noise) 채널에서 샤논 한계(Shannon limit)에 가장 근접하는 오류 정정 부호로 알려져 있으며, 터보(Turbo) 부호보다 근사적으로(asymptotically) 우수한 성능을 제공하고, 병렬 복호(parallelizable decoding)가 가능하다는 장점이 있다.
특히, LDPC 코드는 패리티 검사 행렬(parity check matrix, H)의 원소들의 대부분이 '0'이어서 저밀도(low density)인 선형 블록 부호(linear block code)이다.
도 2a 내지 도 3c는 일 실시예에 의한 ECC 엔진의 동작을 설명하기 위한 도면이다.
도 2a는 ECC 엔진(20)의 부호화 및 복호화 개념을 설명하기 위한 도면이다.
도 2a를 참조하면, ECC엔진(20)은 부호화할 메시지(입력 데이터, 소스 데이터)가 입력되고 부호율(Code rate)이 결정되면, 결정된 부효율에 따른 패리티 검사 행렬 H(Parity Check Matrix)로 입력 데이터를 인코딩할 수 있다. 따라서, 입력 데이터 각각은 패리티 검사 행렬 H에 의해 부호어(Codeword)로 인코딩될 수 있다. 디코딩시에는 인코딩에서 사용한 패리티 검사 행렬 H를 이용하여 부호어를 복호화하여 원본 메시지를 복원할 수 있다.
도 2b는 패리티 검사 행렬(H)의 개념도이다.
부호율(r)이란, 입력 데이터의 길이(k)와 부호화된 데이터 즉, 부호어의 길이(n)의 비(k/n)를 의미한다(r = k/n). 그리고 패리티 검사 행렬(H)은 크기가 [kⅹ(n-k)]인 대각행렬일 수 있다.
패리티 검사 행렬(H)은 기 설정된 차원을 갖는 다수의 서브 행렬(SM11~SMmn)들로 구성될 수 있고, 패리티 검사 행렬(H)의 크기 및 서브 행렬들의 요소는 코드율에 따라 결정될 수 있다.
도 2c는 복수의 서브 행렬로 이루어지는 패리티 검사 행렬의 개념도이다.
일 실시예에서, 패리티 검사 행렬(H)은 mⅹn개의 서브 행렬을 포함할 수 있다.
패리티 검사 행렬의 크기는 매우 크기 때문에(예를 들어, 105 비트 이상) 패리티 검사 행렬(H)의 원소들을 일정한 크기의 서브 행렬(서브 블럭)로 표현함에 의해 패리티 검사 행렬(H)을 저장하는 데 필요한 메모리의 크기를 절약할 수 있다.
저장부(120)는 컨트롤러(110)의 제어에 따라 데이터를 기입하거나 기입된 데이터를 출력할 수 있다. 일 실시예에서, 저장부(120)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 저장부(120)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 저장부(120)는 복수의 다이들, 복수의 칩들, 또는 복수의 패키지들을 포함할 수 있다. 나아가 저장부(120)는 하나의 메모리 셀에 한 비트의 데이터를 저장하는 싱글 레벨 셀(Single-Level Cell), 또는 하나의 메모리 셀에 복수 비트의 데이터를 저장하는 멀티 레벨 셀(Multi-Level Cell)로 이루어질 수 있다.
일 실시예에서, 저장부(120)는 펌웨어 스토리지(121)를 포함할 수 있다. 펌웨어 스토리지(121)에는 데이터 저장 장치(10)가 기동되어 동작하는 데 필요한 다양한 펌웨어들이 저장될 수 있다. 예를 들어, 펌웨어 스토리지(121)에는 저장매체 펌웨어, 부트코드 등이 저장될 수 있다.
저장매체 펌웨어는 컨트롤러(110)어가 저장부(120)를 구성하는 하드웨어를 제어하여 데이터 저장 장치(10)를 동작시키도록 구성되는 펌웨어일 수 있다. 따라서, 컨트롤러(110)는 펌웨어 스토리지(121)에 저장된 펌웨어를 구동하여 저장부(120)에 대한 데이터 입출력 동작을 제어하고, 저장부(120)를 관리하기 위한 다양한 동작, 예를 들어 가비지 콜렉션, 주소맵핑, 웨어레벨링 등을 수행할 수 있다.
부트 코드는 데이터 저장 장치(10)를 부팅시키기 위한 코드일 수 있다.
일 실시예에서, 데이터 저장 장치(10)의 부팅 절차는 장치를 시작시키는 프로그램을 찾아 컨트롤러(110) 내의 메모리에 로딩하고, 이에 따라 운영체제(OS)가 시작되어 장치의 제어권을 갖도록 하는 절차일 수 있다. 부트 코드는 부트 로더, 또는 부트스트랩 코드라고도 지칭될 수 있다. 장치의 초기화 이후 부트 코드는 저장부(120)로부터 컨트롤러(110)로 복사되어 실행될 수 있다.
저장매체 펌웨어는 단순히 "펌웨어"라 지칭해도 무방하며 "부트 코드"와는 구분되는 개념으로 이해할 수 있다.
부트 코드에 오류가 발생한 경우, 또는 부트 코드를 통한 부팅 성능을 향상시키고자 하는 경우 부트 코드는 리커버리되거나 업데이트될 수 있다.
데이터 저장 장치(10)는 다양한 동작 모드로 동작할 수 있다. 동작 모드는 예를 들어, 사용자 데이터 처리 모드, 시스템 데이터 처리 모드를 포함할 수 있다. 그리고, 각각의 동작 모드마다 ECC 코드의 부호율(Code rate)이 상이하게 설정될 수 있다. 패리티 검사 행렬은 ECC 코드의 부호율에 따라 다르게 설정되므로, 데이터 저장 장치(10)의 동작 모드 별로 설정된 ECC 코드의 부호율에 따라 패리티 검사 행렬을 가변시킬 필요가 있다.
일 실시예에서, 데이터 저장 장치(10)는 사용자 데이터를 처리하는 제 1 동작 모드 및 시스템 데이터인 부트 코드를 업데이트하는 제 2 동작 모드를 가질 수 있다.
즉, 제 1 동작 모드는 호스트 장치로부터 제공되는 사용자 데이터를 저장부(120)에 저장하고, 저장부(120)로부터 사용자 데이터를 리드하여 호스트 장치로 제공하는 노멀 동작 모드, 또는 메인 동작 모드일 수 있다. 제 2 동작 모드는 저장부(120)에 저장되어 있는 부트 코드의 변경(리커버리, 업그레이드 등)가 필요한 경우 이를 변경하기 위한 특수 동작 모드일 수 있다.
제 1 동작 모드를 처리하기 위한 ECC 엔진(20)의 부호율과 제 2 동작 모드를 처리하기 위한 ECC 엔진(20)의 부호율은 상이할 수 있다. 상술하였듯이, 패리티 검사 행렬(H)은 부호율에 따라 달라지고, 패리티 검사 행렬(H)의 크기는 매우 크다.
본 기술에서는 데이터 저장 장치(10)의 주요 동작(메인 동작)에 필요한 패리티 검사 행렬은 기본적으로 ECC 엔진(20) 또는 컨트롤러(110)에 탑재할 수 있다. 아울러, 메인 동작 모드(제 1 동작 모드) 외의 동작 모드에 필요한 패리티 검사 행렬은 부호율 별로 대응시켜 펌웨어 바이너리 파일에 포함시켜 저장부(120)에 저장해 둘 수 있다. 펌웨어 바이너리 파일이란 프로그램 소스 파일을 실행 가능한 타입의 기계어로 변환한 후 이로부터 기계어만으로 이루어진 바이너리 정보를 추출하여 생성한 파일일 수 있다.
다른 관점에서, ECC 엔진(20) 또는 컨트롤러(110)는 제 1 동작 모드를 수행하는 데 필요한 부호율에 따른 패리티 검사 행렬을 저장할 수 있다. 저장부(120)는 펌웨어를 저장할 수 있다. 특히, 펌웨어는 제 2 동작 모드 등 제 1 동작 모드를 제외한 동작 모드를 수행하는 데 필요한 부호율에 따른 패리티 검사 행렬을 포함하도록 구성될 수 있다.
즉, 본 기술에서는 시스템 데이터를 처리하기 위한 ECC 엔진(20)의 동작 모드에서 필요한 부호율 에 따른 패리티 검사 행렬을 기계어 형식으로 생성하고 펌웨어에 포함시켜 저장부(120)에 저장할 수 있다.
그리고, 데이터 저장 장치(10)의 동작 모드에 따라 ECC 엔진(20)의 부호율이 변화되면, 변화된 부호율에 대응하여 설정된 패리티 검사 행렬을 추출하여 ECC 동작에 사용할 수 있도록 한다.
일 실시예에서, 저장부(120) 내의 기 설정된 용량을 갖는 특정 영역이 펌웨어 스토리지(121)로 할당될 수 있고, 펌웨어 스토리지(121)로 할당된 영역으로는 사용자가 데이터가 접근되지 않도록 하여 펌웨어 또는 부트 코드가 조작, 변조, 또는 변형되지 않도록 보호될 수 있다.
일 실시예에서, 펌웨어 스토리지(121)에 저장된 펌웨어는 오류 개선, 데이터 저장 장치(10)의 성능 향상, 기능 추가 등의 목적으로 수시로 업데이트될 수 있다.
저장부(120) 내 측정 영역에 저장되는 부트 코드 또한 오류 수정, 성능 향상 등을 위해 업데이트될 수 있다. 부트 코드의 업데이트시 기 설정된 코드율에 따른 패리티 검사 행렬이 이용될 수 있고, 이를 위한 패리티 검사 행렬은 펌웨어에 포함되도록 제작될 수 있다. 펌웨어 내의 패리티 검사 행렬 또한 변경 또는 추가될 수 있으며, 이는 펌웨어의 업데이트를 통해 가능해지므로 ECC 동작의 신뢰성을 보장할 수 있다.
도 3은 일 실시예에 의한 컨트롤러의 구성도이다.
도 3을 참조하면, 컨트롤러(110)는 중앙처리장치(111), 호스트 인터페이스(113), RAM(115), ROM(117), 메모리 인터페이스(119) 및 ECC 엔진(20)을 포함할 수 있다.
중앙처리장치(111)는 펌웨어 스토리지(121)에 저장된 펌웨어를 읽고, 읽어 낸 펌웨어를 구동할 수 있다. 중앙처리장치(111)에서 구동되는 펌웨어는 호스트 장치의 요청을 처리하고 저장부(120)의 제반 동작을 제어할 수 있다. 일 실시예에서, 중앙처리장치(111)는 저장부(120)에 대한 데이터의 리드 또는 라이트 동작에 필요한 다양한 제어정보를 호스트 인터페이스(113), RAM(115) 및 메모리 인터페이스(119)에 전달하도록 구성될 수 있다. 일 실시예에서, 중앙처리장치(111)는 저장부(120)를 관리하기 위한 가비지 콜렉션, 주소맵핑, 웨어레벨링, 에러 검출 및 정정 등을 수행하기 위한 플래시 변환계층(FTL)의 기능을 실행할 수 있다.
호스트 인터페이스(113)는 중앙처리장치(111)의 제어에 따라 호스트 장치(호스트 프로세서)로부터 커맨드 및 클럭신호를 수신하고 데이터의 입출력을 제어하기 위한 통신 채널을 제공할 수 있다. 특히, 호스트 인터페이스(113)는 호스트 장치와 데이터 저장 장치(10) 간의 물리적 연결을 제공할 수 있다. 그리고 호스트 장치의 버스 포맷에 대응하여 데이터 저장 장치(10)와의 인터페이싱을 제공할 수 있다. 호스트 장치의 버스 포맷은 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 적어도 어느 하나를 포함할 수 있다.
RAM(115)은 저장부(120)로부터 리드한 펌웨어 등과 같은 프로그램 코드 및 프로그램 코드들이 이용하는 코드 데이터 등이 저장될 수 있다. RAM(115)은 컨트롤러(110)의 동작 메모리로 작용할 수 있다.
RAM(115)은 스토리지 클래스 메모리(storage-class memory, SCM), 비휘발성 메모리(non-volatile memory, NVM), 플래시 메모리, 또는 솔리드 스테이트 디스크(solid state disk, SSD)와 같이, 프로그램 코드를 저장할 수 있는 비일시적 기계 판독 가능한 매체로 대체될 수 있다.
ROM(117)은 데이터 저장 장치(10)의 기동시 부트 코드를 RAM(115)에 복사하도록 제어하는 프로그램 코드, 즉 ROM 코드를 저장할 수 있다. ROM 코드에 따라 저장부(120)에 저장되어 있는 부트 코드가 컨트롤러(110)로 복사되어 실행될 수 있다.
메모리 인터페이스(119)는 컨트롤러(110)와 저장부(120) 간의 신호 송수신을 위한 통신 채널을 제공할 수 있다. 메모리 인터페이스(119)는 중앙처리장치(111)의 제어에 따라 버퍼 메모리에 일시 저장된 데이터를 저장부(120)에 기입할 수 있다. 그리고 저장부(120)로부터 독출되는 데이터를 버퍼 메모리로 전달하여 일시 저장할 수 있다.
ECC 엔진(20)은 저장부(201), 인코더(203) 및 디코더(205)를 포함할 수 있다.
일 실시예에서, 저장부(201)는 데이터 저장 장치(10)의 노멀 동작 모드(또는 메인 동작 모드)에 사용되는 부호율에 대응하는 패리티 검사 행렬을 저장할 수 있다. 따라서, 사용자 데이터를 처리하는 제 1 동작 모드에서 저장부(201)에 저장된 패리티 검사 행렬을 이용하여 ECC 처리를 수행할 수 있다.
인코더(203)는 저장부(120)에 라이트되도록 전송되는 데이터에 대해 오류정정 인코딩을 수행하여 패리티 비트가 부가된 데이터를 생성하고, 이를 저장부(120)에 라이트하도록 구성될 수 있다.
디코더(205)는 저장부(120)로부터 리드한 데이터에 대하여 기 설정된 부호율에 따른 패리티 검사 행렬을 사용하여 오류를 정정하도록 구성될 수 있다.
일 실시예에서, 사용자 데이터를 리드/라이트하는 제 1 동작 모드(노멀(메인) 동작 모드)에서, 디코더(205)는 제 1 부호율에 대응하는 제 1 패리티 검사 행렬을 이용하여 에러 비트를 정정할 수 있다.
부트 코드에 오류가 발생한 경우, 또는 부팅 성능을 향상시키기 위해 부트 코드를 리커버리 또는 업데이트하는 제 2 동작 모드(특수 동작 모드)에서는 제 1 동작 모드와는 다른 부호율로 부트 코드가 리드/라이트될 수 있다. 제 2 동작 모드에서 사용하는 부호율은 부트 코드를 복사하도록 제어하는 ROM 코드의 부호율에 동기된다. 따라서 데이터 저장 장치(10)가 제 2 동작 모드로 동작할 때에는 펌웨어로부터 필요한 패리티 검사 행렬을 추출하여 사용할 수 있다. 다시 말해, 시스템 데이터를 처리하는 제 2 동작 모드에서는 펌웨어 스토리지(121)에 저장된 펌웨어에 내포된 패리티 검사 행렬을 이용하여 ECC 처리를 수행할 수 있다.
도 4는 일 실시예에 의한 펌웨어 스토리지에 저장되는 펌웨어의 개념도이다.
도 4를 참조하면, 펌웨어는 복수의 서브 프로그램(Sub A, Sub B, ...)의 집합일 수 있다
각 서브 프로그램(Sub A, Sub B, ...)은 헤더부 및 실행 코드부를 포함할 수 있다. 헤더부에는 프로세서 정보, 각 서브 프로그램 코드의 시작 위치와 오프셋, 사이즈, 링크 정보가 저장될 수 있다. 코드부에는 실제 실행 가능한 코드가 기록된다.
부호율 별로 설정되는 패리티 검사 행렬은 코드화되어 펌웨어의 지정된 영역, 예를 들어 펌웨어의 후단에 포함될 수 있다. 패리티 검사 행렬 코드 저장 영역에는 부호율(CR) 별로 설정된 패리티 검사 행렬(PCM)이 저장되어 있을 수 있다.
펌웨어 스토리지(121)에 저장된는 펌웨어 자체의 오류 개선, 데이터 저장 장치(10)의 성능 향상, 기능 추가 등의 목적, 나아가 패리티 검사 행렬의 추가 및 변경 등이 필요한 경우 업데이트될 수 있다.
도 5는 일 실시예에 의한 부팅 절차를 설명하기 위한 도면이다.
데이터 저장 장치(10)에 전원이 공급되면 먼저 ROM(117) 내의 ROM 코드가 실행될 수 있다. ROM 코드는 저장부(120)의 약속된 영역에 접근하여 해당 영역에 저장된 부트 코드를 RAM(115)으로 복사하도록 하는 명령(①)을 실행할 수 있다.
일 실시예에서, 부트 코드는 저장부(120)의 고정된 위치, 예를 들어 마스터 부트 영역(MBR)인 부트 블록에 저장되어 있을 수 있다.
부트 블록으로부터 RAM(115)으로 부트 코드가 복사되면(②), 중앙처리장치(111)에 의해 부트 코드가 실행될 수 있다.
부트 코드의 실행에 따라 저장부(120)에 저장된 운영체제(OS)의 프로그램 코드가 RAM(115)으로 복사되고(③) 중앙처리장치(111)에 의해 실행되기 시작하며, 이에 따라 데이터 저장 장치(10)는 OS에 의해 제어되게 된다.
저장장치(120)에 저장된 부트 코드의 업데이트시, 펌웨어에 저장된 패리티 검사 행렬을 추출하여, 부트 코드 입출력에 사용되는 부호율에 대응하는 패리티 검사 행렬로 에러정정을 수행할 수 있음은 물론이다.
도 6은 일 실시예에 의한 데이터 저장 장치의 동작 방법을 설명하기 위한 흐름도이다.
데이터 저장 장치(10)는 데이터를 처리하는 현재의 동작 모드를 판단할 수 있다(S101).
동작 모드 판단 결과 제 1 부호율로 에러 정정을 수행하는 제 1 동작 모드인 경우(S101-제1동작모드), ECC 엔진(20)은 제 1 부호율에 대응하여 저장된 패리티 검사 행렬(PCM)을 ECC 엔진(20) 내의 저장부(201)로부터 추출할 수 있다(S103). 그리고, 추출된 패리티 검사 행렬을 이용하여 리드/라이트 동작 중의 에러 정정을 수행할 수 있다(S105).
일 실시예에서, 제 1 동작 모드는 사용자 데이터를 리드 또는 라이트하는 노멀 동작모드일 수 있다.
한편, 동작 모드 판단 결과 제 2 부호율로 에러 정정을 수행하는 제 2 동작 모드인 경우(S101-제2동작모드), ECC 엔진(20)은 제 2 부호율에 대응하여 저장된 패리티 검사 행렬(PCM)을 펌웨어스토리지(121) 내의 펌웨어로부터 추출할 수 있다(S107). 그리고, 추출된 패리티 검사 행렬을 이용하여 리드/라이트 동작 중의 에러 정정을 수행할 수 있다(S109).
일 실시예에서, 제 2 동작 모드는 부트 코드의 오류 수정, 성능 향상 등을 위해 부트 코드의 리커버리 또는 업데이트가 이루어지는 등 시스템 데이터를 처리하는 특수 동작 모드일 수 있다.
패리티 검사 행렬을 부호율 별로 모두 ECC 엔진(20)에 탑재하기에는 ECC 엔진(20)에 구비된 저장부(201)의 용량이 제한적이다.
하지만 본 기술에서는 부호율별 패리티 검사 행렬을 펌웨어에 포함시켜 저장부(120)에 유지시키므로 ECC 엔진(20)에 구비된 저장부(201)의 용량과 상관 없이 다양한 패리티 검사 행렬을 저장 및 제공할 수 있다. 그리고, 동작 모드가 가변되어 부호율이 변경되는 경우, 변경된 부호율에 대응하는 패리티 검사 행렬을 추출하여 에러 정정에 이용할 수 있다.
도 7은 일 실시예에 의한 스토리지 시스템의 구성도이다.
도 7을 참조하면, 스토리지 시스템(1000)은 호스트 장치(1100)와 데이터 저장 장치(1200)를 포함할 수 있다. 일 실시예에서, 데이터 저장 장치(1200)는 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)로 구성될 수 있다.
데이터 저장 장치(1200)는 컨트롤러(1210), 비휘발성 메모리 장치들(1220-0 ~ 1220-n), 버퍼 메모리(1230), 전원 공급기(1240), 신호 커넥터(1101) 및 전원 커넥터(1103)를 포함할 수 있다.
컨트롤러(1210)는 데이터 저장 장치(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛, 컨트롤 유닛, 동작 메모리로서의 랜덤 액세스 메모리, 에러 정정 코드(ECC) 유닛 및 메모리 인터페이스 유닛을 포함할 수 있다. 예를 들어, 컨트롤러(1210)는 도 1 및 도 3에 도시한 컨트롤러(110)로 구성될 수 있다.
호스트 장치(1100)와 데이터 저장 장치(1200)는 신호 커넥터(1101)를 통해 신호를 송수신할 수 있다. 여기에서, 신호란 명령어, 어드레스, 데이터를 포함할 수 있다.
컨트롤러(1210)는 호스트 장치(1100)로부터 입력된 신호를 분석하고 처리할 수 있다. 컨트롤러(1210)는 데이터 저장 장치(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다.
에러 정정 코드(ECC) 유닛은 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛은 검출된 에러를 정정할 수 있다.
버퍼 메모리(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1230)는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1230)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1220-0 ~ 1220-n)로 전송될 수 있다.
비휘발성 메모리 장치들(1220-0 ~ 1220-n)은 데이터 저장 장치(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1220-0 ~ 1220-n) 각각은 복수의 채널들(CH0~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다.
전원 공급기(1240)는 전원 커넥터(1103)를 통해 입력된 전원을 데이터저장장치(1200)에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, 데이터 저장 장치(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있으나 이에 한정되는 것은 아니다.
신호 커넥터(1101)는 호스트 장치(1100)와 데이터 저장 장치(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 자명하다.
전원 커넥터(1103)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있음은 물론이다.
도 8 및 도 9는 실시예들에 따른 데이터 처리 시스템의 구성도이다.
도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(3100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(3110)을 포함할 수 있다. 메모리 시스템(3200)은 접속 터미널(3110)에 마운트(mount)될 수 있다.
메모리 시스템(3200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(3200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220), 비휘발성 메모리 장치(3231~3232), PMIC(power management integrated circuit)(3240) 및 접속 터미널(3250)을 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다.
컨트롤러(3210)는 도 1 및 도 3에 도시한 중앙처리장치(111)로 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3231~3232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치들(3231~3232)로 전송될 수 있다.
비휘발성 메모리 장치들(3231~3232)은 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
PMIC(3240)는 접속 터미널(3250)을 통해 입력된 전원을 메모리 시스템(3200) 백그라운드에 제공할 수 있다. PMIC(3240)는, 컨트롤러(3210)의 제어에 따라서, 메모리 시스템(3200)의 전원을 관리할 수 있다.
접속 터미널(3250)은 호스트 장치의 접속 터미널(3110)에 연결될 수 있다. 접속 터미널(3250)을 통해서, 호스트 장치(3100)와 메모리 시스템(3200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(3250)은 호스트 장치(3100)와 메모리 시스템(3200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(3250)은 메모리 시스템(3200)의 어느 한 변에 배치될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다.
도 9를 참조하면, 데이터 처리 시스템(4000)은 호스트 장치(4100)와 메모리 시스템(4200)을 포함할 수 있다.
호스트 장치(4100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(4100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(4200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(4200)은 솔더 볼(solder ball)(4250)을 통해서 호스트 장치(4100)에 마운트될 수 있다. 메모리 시스템(4200)은 컨트롤러(4210), 버퍼 메모리 장치(4220) 및 비휘발성 메모리 장치(4230)를 포함할 수 있다.
컨트롤러(4210)는 메모리 시스템(4200)의 제반 동작을 제어할 수 있다. 컨트롤러(4210)는 도 1 및 도 3에 도시한 컨트롤러(110)로 구성될 수 있다.
버퍼 메모리 장치(4220)는 비휘발성 메모리 장치(4230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(4220)는 비휘발성 메모리 장치들(4230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(4220)에 임시 저장된 데이터는 컨트롤러(4210)의 제어에 따라 호스트 장치(4100) 또는 비휘발성 메모리 장치(4230)로 전송될 수 있다.
비휘발성 메모리 장치(4230)는 메모리 시스템(4200)의 저장 매체로 사용될 수 있다.
도 10은 일 실시예에 의한 데이터 저장 장치를 포함하는 네트워크 시스템의 구성도이다.
도 10을 참조하면, 네트워크 시스템(5000)은 네트워크(5500)를 통해서 연결된 서버 시스템(5300) 및 복수의 클라이언트 시스템들(5410~5430)을 포함할 수 있다.
서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(5300)은 복수의 클라이언트 시스템들(5410~5430)로 데이터를 제공할 수 있다.
서버 시스템(5300)은 호스트 장치(5100) 및 메모리 시스템(5200)을 포함할 수 있다. 메모리 시스템(5200)은 도 1의 데이터 저장 장치(10), 도 7의 데이터 저장 장치(1200), 도 8의 메모리 시스템(3200), 도 9의 메모리 시스템(4200)으로 구성될 수 있다.
도 11은 일 실시 예에 따른 데이터 저장 장치에 포함된 비휘발성 메모리 장치의 구성도이다.
도 11을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
메모리 셀 어레이(310)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 각 메모리 셀들은 전하 트랩층을 포함할 수 있다. 각각의 수직 낸드 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성 뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
110 : 컨트롤러
120 : 저장부
20 : ECC 엔진

Claims (18)

  1. 사용자 데이터, 펌웨어 및 부트 코드가 저장되는 저장부; 및
    상기 저장부에 대한 데이터 교환을 제어하며 상기 데이터 교환시 에러 정정을 수행하는 ECC 엔진을 구비하는 컨트롤러;를 포함하고,
    상기 ECC 엔진은 제 1 패리티 검사 행렬을 저장하고 있으며, 제 1 동작 모드시 상기 제 1 패리티 검사 행렬에 기초하여 상기 저장부에 대해 입출력되는 데이터에 대한 에러 정정을 수행하고, 제 2 동작 모드시 상기 펌웨어로부터 추출한 제 2 패리티 검사 행렬에 기초하여 상기 저장부에 대해 입출력되는 데이터에 대한 에러 정정을 수행하도록 구성되는 데이터 저장 장치.
  2. 제 1 항에 있어서,
    상기 제 1 동작 모드는 상기 사용자 데이터 입출력 모드인 데이터 저장 장치.
  3. 제 2 항에 있어서,
    상기 제 2 동작 모드는 상기 제 1 동작 모드를 제외한 동작 모드 중에서 결정되는 데이터 저장 장치.
  4. 제 1 항에 있어서,
    상기 제 2 동작 모드는 상기 부트 코드 업데이트 모드를 포함하는 데이터 저장 장치.
  5. 제 1 항에 있어서,
    상기 펌웨어는 상기 ECC 엔진에서 사용하는 ECC 코드의 부호율 별로 설정된 패리티 검사 행렬 코드를 포함하는 데이터 저장 장치.
  6. 제 5 항에 있어서,
    상기 저장부는 상기 패리티 검사 행렬 코드의 변경 또는 추가에 따라 업데이트되는 펌웨어를 저장하도록 구성되는 데이터 저장 장치.
  7. 사용자 데이터, 펌웨어 및 부트 코드가 저장되는 저장부와, 상기 저장부에 대한 데이터 교환시 에러 정정을 수행하는 ECC 엔진을 구비하는 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법으로서,
    상기 데이터 저장 장치가 제 1 동작 모드로 동작하는 단계;
    상기 데이터 저장 장치의 동작 모드가 변경됨에 따라, 상기 ECC 엔진이 변경된 동작 모드에서 사용되는 부호율에 대응하는 패리티 검사 행렬을 상기 펌웨어로부터 추출하는 단계; 및
    상기 펌웨어로부터 추출한 패리티 검사 행렬을 이용하여 에러 정정을 수행하는 단계;
    를 포함하도록 구성되는 데이터 저장 장치의 동작 방법.
  8. 제 7 항에 있어서,
    상기 ECC 엔진은 제 1 패리티 검사 행렬을 저장하고 있으며, 상기 제 1 동작 모드는 상기 제 1 패리티 검사 행렬을 이용하여 에러 정정을 수행하는 모드인 데이터 저장 장치의 동작 방법.
  9. 제 7 항에 있어서,
    상기 제 1 동작 모드는 상기 사용자 데이터 입출력 모드인 데이터 저장 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 변경된 동작 모드는 상기 제 1 동작 모드를 제외한 동작 모드 중에서 결정되는 데이터 저장 장치의 동작 방법.
  11. 제 7 항에 있어서,
    상기 변경된 동작 모드는 상기 부트 코드 업데이트 모드를 포함하는 데이터 저장 장치의 동작 방법.
  12. 제 7 항에 있어서,
    상기 펌웨어는 상기 ECC 엔진에서 사용하는 ECC 코드의 부호율 별로 설정된 패리티 검사 행렬 코드를 포함하는 데이터 저장 장치의 동작 방법.
  13. 호스트 장치; 및
    사용자 데이터, 펌웨어 및 부트 코드가 저장되는 저장부와, 상기 저장부에 대한 데이터 교환을 제어하는 컨트롤러를 구비하는 데이터 저장 장치를 포함하고,
    상기 컨트롤러는, 제 1 패리티 검사 행렬을 저장하고 있으며, 제 1 동작 모드시 상기 제 1 패리티 검사 행렬에 기초하여 상기 저장부에 대해 입출력되는 데이터에 대한 에러 정정을 수행하고, 제 2 동작 모드시 상기 펌웨어로부터 추출한 제 2 패리티 검사 행렬에 기초하여 상기 저장부에 대해 입출력되는 데이터에 대한 에러 정정을 수행하는 ECC 엔진을 포함하도록 구성되는 스토리지 시스템.
  14. 제 13 항에 있어서,
    상기 제 1 동작 모드는 상기 사용자 데이터 입출력 모드인 스토리지 시스템.
  15. 제 14 항에 있어서,
    상기 제 2 동작 모드는 상기 제 1 동작 모드를 제외한 동작 모드 중에서 결정되는 스토리지 시스템.
  16. 제 13 항에 있어서,
    상기 제 2 동작 모드는 상기 부트 코드 업데이트 모드를 포함하는 스토리지 시스템.
  17. 제 13 항에 있어서,
    상기 펌웨어는 상기 ECC 엔진에서 사용하는 ECC 코드의 부호율 별로 설정된 패리티 검사 행렬 코드를 포함하는 스토리지 시스템.
  18. 제 17 항에 있어서,
    상기 저장부는 상기 패리티 검사 행렬 코드의 변경 또는 추가에 따라 업데이트되는 펌웨어를 저장하도록 구성되는 스토리지 시스템.
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