KR20200009835A - 반도체 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판, 제1 영역의 기판 상에 배치되는 활성 게이트 구조체, 제2 영역의 기판 상에 배치되는 더미 게이트 구조체, 활성 게이트 구조체의 양측에 배치되는 소스/드레인, 활성 게이트 구조체 및 소스/드레인에 각각 연결되는 복수의 제1 도전성 콘택, 제2 영역에서 더미 게이트 구조체의 상부에 배치되는 저항 구조체, 복수의 제1 도전성 콘택 및 저항 구조체에 각각 연결되는 복수의 제2 도전성 콘택, 및 더미 게이트 구조체와 저항 구조체의 사이에 배치되고 서로 다른 물질로 구성되는 하부 식각 저지층 및 상부 식각 저지층을 포함하는 식각 저지층을 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명의 기술적 사상은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는, 저항 소자를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
고용량 및 고집적의 반도체 소자를 구현하기 위하여, 반도체 소자의 크기는 점점 더 작아지고 있다. 단위 면적당 반도체 소자의 집적도를 높이기 위하여, 반도체 소자의 각각의 크기를 줄이고 반도체 소자 간의 간격을 좁힘으로써, 반도체 소자의 밀도를 높이고 있다. 일반적으로, 반도체 소자는 능동 소자와 수동 소자를 포함하도록 구성될 수 있다. 수동 소자 중 하나인 저항 소자는 집적 회로의 동작을 위하여 활용되며, 금속성 물질로 형성될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 전기적 특성이 향상될 수 있고, 제조 과정을 단순화하여 공정 난이도를 줄일 수 있는, 저항 소자를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 전기적 특성이 향상될 수 있고, 제조 과정을 단순화하여 공정 난이도를 줄일 수 있는, 저항 소자를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 제1 영역의 기판 상에 배치되는 활성 게이트 구조체; 상기 제2 영역의 기판 상에 배치되는 더미 게이트 구조체; 상기 활성 게이트 구조체의 양측에 배치되는 소스/드레인; 상기 활성 게이트 구조체 및 상기 소스/드레인에 각각 연결되는 복수의 제1 도전성 콘택; 상기 제2 영역에서 상기 더미 게이트 구조체의 상부에 배치되는 저항 구조체; 상기 복수의 제1 도전성 콘택 및 상기 저항 구조체에 각각 연결되는 복수의 제2 도전성 콘택; 및 상기 더미 게이트 구조체와 상기 저항 구조체의 사이에 배치되고, 서로 다른 물질로 구성되는 하부 식각 저지층 및 상부 식각 저지층을 포함하는 식각 저지층;을 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자는, 기판으로부터 돌출된 핀 영역; 상기 핀 영역과 교차하여 연장되고 상기 핀 영역의 상면 및 양 측벽을 덮는 게이트 구조체; 상기 핀 영역 상에서 상기 게이트 구조체의 양측에 배치되는 소스/드레인; 상기 소스/드레인에 연결되는 소스/드레인 콘택과 상기 게이트 구조체에 연결되는 게이트 콘택; 상기 게이트 구조체 상에 배치되고, 하부 식각 저지층, 중간 물질층, 및 상부 식각 저지층이 순차적으로 적층된 식각 저지층; 상기 식각 저지층 상에 배치되는 저항 구조체; 및 상기 소스/드레인 콘택 또는 상기 게이트 콘택에 연결되는 복수의 병합 콘택과 상기 저항 구조체에 연결되는 저항 콘택;을 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 단계; 상기 제1 영역의 기판 상에 활성 게이트 구조체를 형성하고, 상기 제2 영역의 기판 상에 더미 게이트 구조체를 형성하는 단계; 상기 활성 게이트 구조체의 양측에 소스/드레인을 형성하는 단계; 상기 활성 게이트 구조체 및 상기 더미 게이트 구조체의 각각의 측벽을 덮고 각각의 상면을 노출하도록 하부 층간 절연막을 형성하는 단계; 상기 활성 게이트 구조체 및 상기 소스/드레인에 각각 연결되는 복수의 제1 도전성 콘택을 형성하는 단계; 상기 하부 층간 절연막 및 상기 복수의 제1 도전성 콘택 상에, 하부 식각 저지층 및 상부 식각 저지층을 포함하는 식각 저지층을 형성하는 단계; 상기 제2 영역의 상기 식각 저지층 상에 저항 구조체를 형성하는 단계; 상기 식각 저지층 및 상기 저항 구조체를 덮도록 상부 층간 절연막을 형성하는 단계; 및 상기 상부 층간 절연막과 상기 식각 저지층을 관통하여 상기 복수의 제1 도전성 콘택과 연결되는 복수의 제2 도전성 콘택, 그리고 상기 상부 층간 절연막을 관통하여 상기 저항 구조체와 연결되는 복수의 제2 도전성 콘택을 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자에 따르면, 저항 소자의 아래에 다층 구조의 식각 저지층을 형성함으로써, 전기적 특성이 향상될 수 있고, 제조 과정을 단순화하여 공정 난이도를 줄일 수 있는, 저항 소자를 포함하는 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다.
도 2a는 도 1의 A-A'에 따른 단면도이고, 도 2b는 도 1의 B-B'에 따른 단면도이고, 도 2c는 도 1의 C-C'에 따른 단면도이고, 도 2d는 도 1의 D-D'에 따른 단면도이다.
도 3은 도 2a의 Ⅲ 부분의 확대도이다.
도 4는 제2 도전성 콘택의 변형 실시예를 설명하기 위한 도면으로서, 도 1의 C-C'에 따른 단면도이다.
도 5는 제2 도전성 콘택의 다른 변형 실시예를 설명하기 위한 도면으로서, 도 1의 C-C'에 따른 단면도이다.
도 6은 저항 구조체의 변형 실시예를 설명하기 위한 도면으로서, 도 1의 C-C'에 따른 단면도이다.
도 7a 내지 도 7c는 식각 저지층의 변형 실시예를 설명하기 위한 도면들로서, 도 7a는 도 1의 A-A'에 따른 단면도이고, 도 7b는 도 1의 B-B'에 따른 단면도이고, 도 7c는 도 1의 C-C'에 따른 단면도이다.
도 8은 도 1의 제2 영역에 대응하는 평면도이고, 도 9는 도 8의 E-E'에 따른 단면도이다.
도 10a 내지 도 19c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 10a, 도 11a, …, 및 도 19a는 각각 도 1의 A-A'에 따른 단면도들이고, 도 10b, 도 11b, …, 및 도 19b는 각각 도 1의 B-B'에 따른 단면도들이고, 도 10c, 도 11c, …, 및 도 19c는 각각 도 1의 C-C'에 따른 단면도들이다.
도 20은 도 18a의 XX 부분의 확대도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 레이아웃을 나타내는 평면도이다.
도 1을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)이 제공될 수 있다. 상기 제1 영역(R1)의 기판(100) 상에 활성 게이트 구조체(AGS)가 배치될 수 있고, 상기 제2 영역(R2)의 기판(100) 상에 더미 게이트 구조체(DGS)가 배치될 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자(10)는, 상기 제2 영역(R2)의 기판(100) 상에, 상기 더미 게이트 구조체(DGS)의 상부에 배치되는 수동 소자(passive element) 중 하나로서, 저항 구조체(RS)를 포함할 수 있다.
저항 구조체(RS)는 예를 들어, 제1 방향(X) 또는 상기 제1 방향(X)과 교차하는 제2 방향(Y)으로 장축을 갖는 평판 형상으로 제공될 수 있다. 그러나 저항 구조체(RS)의 형상이 이에 한정되는 것은 아니다.
상기 저항 구조체(RS)에는 적어도 하나의 저항 콘택(CR)이 전기적으로 연결되어 배치될 수 있다. 상기 저항 콘택(CR)은 상기 저항 구조체(RS) 및 층간 배선과의 전기적 연결을 위해 제공될 수 있다.
기판(100)과 상기 저항 구조체(RS)의 사이에 더미 게이트 구조체(DGS)가 제공될 수 있다. 상기 더미 게이트 구조체(DGS)는 제2 방향(Y)으로 연장되는 라인 형태를 가질 수 있으며, 제1 방향(X)을 따라 배치될 수 있다. 상기 더미 게이트 구조체(DGS)는 메모리 셀 또는 로직 회로가 형성되는 제1 영역(R1) 및 상기 저항 구조체(RS)가 형성되는 제2 영역(R2)과의 패턴 밀도 차이를 완화하기 위하여 제공될 수 있다. 일부 실시예들에서, 상기 저항 콘택(CR) 중 일부의 아래에는 상기 더미 게이트 구조체(DGS)가 배치되지 않을 수 있다.
일부 실시예들에서, 기판(100)과 더미 게이트 구조체(DGS)의 사이에 활성 패턴(AP)이 배치될 수 있다. 상기 활성 패턴(AP)은 제1 방향(X)으로 연장되는 라인 형태를 가질 수 있으며, 제2 방향(Y)을 따라 배치될 수 있다. 즉, 상기 활성 패턴(AP)은 상기 더미 게이트 구조체(DGS)와 서로 직교하며 교차할 수 있다. 상기 활성 패턴(AP)은 기판(100)의 상면에 수직한 제3 방향(Z)으로 돌출된 형태를 가질 수 있다. 다른 실시예들에서, 도시된 바와 달리, 제2 영역(R2)의 활성 패턴(AP)은 생략될 수도 있다.
도 2a는 도 1의 A-A'에 따른 단면도이고, 도 2b는 도 1의 B-B'에 따른 단면도이고, 도 2c는 도 1의 C-C'에 따른 단면도이고, 도 2d는 도 1의 D-D'에 따른 단면도이다.
도 1 및 도 2a 내지 도 2d를 같이 참조하면, 본 발명의 기술적 사상에 따른 반도체 소자(10)는 제2 영역(R2)의 기판(100) 상에 더미 게이트 구조체(DGS)의 상부에 배치되는 저항 구조체(RS)를 포함할 수 있다.
기판(100)은 반도체 기판일 수 있다. 일부 실시예들에서, 상기 기판(100)은 실리콘(Si) 또는 저머늄(Ge)과 같은 반도체를 포함할 수 있고, SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 실시예들에서, 상기 기판(100)은 SOI(silicon on insulator) 구조를 가질 수 있고, 상기 기판(100)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다.
제1 영역(R1)은 반도체 소자(10)의 로직 회로를 구성하는 로직 트랜지스터들이 형성되는 로직 셀 영역의 일부이거나, 데이터를 저장하기 위한 복수의 메모리 셀이 형성되는 메모리 셀 영역의 일부일 수 있다. 예를 들어, 제1 영역(R1)은 pMOSFET 영역(PR) 및 nMOSFET 영역(NR)을 포함할 수 있다. pMOSFET 영역(PR)은 p형 트랜지스터들이 배치되는 활성 영역일 수 있고, nMOSFET 영역(NR)은 n형 트랜지스터들이 배치되는 활성 영역일 수 있다. 일부 실시예들에서, pMOSFET 영역(PR) 및 nMOSFET 영역(NR)은 복수로 제공되어, 제2 방향(Y)을 따라 배열될 수 있다.
제2 영역(R2)은 수동 소자가 형성되는 영역일 수 있다. 본 발명의 기술적 사상에 따른 반도체 소자(10)에서, 수동 소자는 저항 구조체(RS)일 수 있다. 즉, 제2 영역(R2)은 반도체 소자(10)의 집적회로 내에 포함된 저항 영역일 수 있다.
기판(100) 상에 제1 및 제2 활성 패턴(AP1, AP2)이 제공될 수 있다.
구체적으로, 제1 영역(R1)의 활성 영역 상에 제1 활성 패턴(AP1)이 배치될 수 있다. 상기 제1 활성 패턴(AP1)은 제2 방향(Y)을 따라 배치되고, 제1 방향(X)으로 연장되는 라인 형태를 가질 수 있다. 제1 영역(R1)의 활성 영역의 제1 활성 패턴(AP1)은 실질적으로 동일한 간격으로 서로 이격되어 배치될 수 있다. 제1 활성 패턴(AP1)은, 기판(100)의 상면으로부터 수직한 제3 방향(Z)으로 돌출될 수 있다. 제1 활성 패턴(AP1)은 기판(100)의 일부이거나, 기판(100) 상에 형성된 에피택셜층일 수 있다.
제2 영역(R2)의 기판(100) 상에 제2 활성 패턴(AP2)이 배치될 수 있다. 상기 제2 활성 패턴(AP2)은 제2 방향(Y)을 따라 배치되고, 제1 방향(X)으로 연장되는 라인 형태를 가질 수 있다. 제2 영역(R2)의 기판(100) 상의 제2 활성 패턴(AP2)은 실질적으로 동일한 간격으로 서로 이격되어 배치될 수 있다. 제2 활성 패턴(AP2)은, 기판(100)의 상면으로부터 수직한 제3 방향(Z)으로 돌출될 수 있다. 제2 활성 패턴(AP2)은 기판(100)의 일부이거나, 기판(100) 상에 형성된 에피택셜층일 수 있다.
기판(100) 상에 소자 분리 패턴(ST)이 배치될 수 있다. 소자 분리 패턴(ST)은 제1 영역(R1) 상에 배치되는 제1 및 제2 소자 분리 패턴(ST1, ST2) 및 제2 영역(R2) 상에 배치되는 제3 소자 분리 패턴(ST3)을 포함할 수 있다.
제1 소자 분리 패턴(ST1)은 nMOSFET 영역(NR)과 pMOSFET 영역(PR)의 사이에 배치되어, 이들을 분리할 수 있다.
제2 소자 분리 패턴(ST2)은 제1 활성 패턴(AP1)의 양측에 배치되고, 제1 활성 패턴(AP1)의 상부를 노출할 수 있다. 노출된 제1 활성 패턴(AP1)의 상부는 제1 활성 핀(AF1)으로 정의될 수 있다. 즉, 제1 활성 핀(AF1)은 제2 소자 분리 패턴(ST2) 사이로 돌출된 핀(fin) 형상을 가질 수 있다.
제3 소자 분리 패턴(ST3)은 제2 활성 패턴(AP2)의 양측에 배치되고, 제2 활성 패턴(AP2)의 상부를 노출할 수 있다. 노출된 제2 활성 패턴(AP2)의 상부는 제2 활성 핀(AF2)으로 정의될 수 있으며, 제3 소자 분리 패턴(ST3) 사이로 돌출된 핀 형상을 가질 수 있다.
상기 제1 내지 제3 소자 분리 패턴(ST1, ST2, ST3)은 서로 연결된, 실질적으로 하나의 절연막의 일부일 수 있다. 상기 제1 내지 제3 소자분리 패턴(ST1, ST2, ST3)은 예를 들어, 실리콘산화물, 실리콘질화물, 또는 실리콘산질화물을 포함할 수 있다.
일부 실시예들에서, 제1 소자 분리 패턴(ST1)의 두께는 제2 및 제3 소자 분리 패턴(ST2, ST3)의 두께보다 두꺼울 수 있다. 즉, 제1 내지 제3 소자 분리 패턴(ST1, ST2, ST3)의 상면은 실질적으로 동일한 높이에 위치하는 반면, 제1 소자 분리 패턴(ST1)의 하면은 제2 및 제3 소자 분리 패턴(ST2, ST3)의 하면보다 낮을 수 있다. 이 경우, 제1 소자 분리 패턴(ST1)은 제2 및 제3 소자 분리 패턴(ST2, ST3)과 별도의 공정에 의하여 형성될 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 영역(R1)의 기판(100) 상에 배치되고 제1 활성 패턴(AP1)과 교차하여 제2 방향(Y)으로 연장하는 활성 게이트 구조체(AGS) 및 제2 영역(R2)의 기판(100) 상에 배치되고 제2 활성 패턴(AP2)과 교차하여 제2 방향(Y)으로 연장하는 더미 게이트 구조체(DGS)가 제공될 수 있다.
활성 게이트 구조체(AGS)는 제1 활성 패턴(AP1)을 가로지르며, 제1 활성 핀(AF1)의 상면 및 측벽을 덮을 수 있다. 일부 실시예들에서, 활성 게이트 구조체(AGS)는 제2 방향(Y)으로 연장되어 nMOSFET 영역(NR) 및 pMOSFET 영역(PR)을 모두 가로지를 수 있다. 다만, 이에 한정되는 것은 아니다. 활성 게이트 구조체(AGS)는 복수로 제공될 수 있으며, 복수의 활성 게이트 구조체(AGS)는 제1 방향(X)을 따라 이격되어 배치될 수 있다.
활성 게이트 구조체(AGS)의 각각은, 게이트 절연층(GD), 게이트 전극(GE), 및 게이트 캡핑층(GC)을 포함할 수 있다. 게이트 절연층(GD)은 예를 들어, 실리콘산화물, 실리콘산질화물, 또는 실리콘산화물보다 유전 상수가 높은 고유전막을 포함할 수 있다. 게이트 전극(GE)은 예를 들어, 티타늄질화물, 탄탈륨질화물과 같은 도전성 금속질화물 및 알루미늄, 텅스텐과 같은 금속 중 적어도 하나를 포함할 수 있다. 게이트 캡핑층(GC)은 예를 들어, 실리콘산화물, 실리콘질화물, 및 실리콘산질화물 중 적어도 하나를 포함할 수 있다.
활성 게이트 구조체(AGS)의 측벽 상에 게이트 스페이서(SP)가 배치될 수 있다. 게이트 스페이서(SP)는 실리콘산화물, 실리콘질화물, 및 실리콘산질화물 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 게이트 절연층(GD)은 게이트 전극(GE)과 게이트 스페이서(SP)의 사이로 연장될 수 있다.
활성 게이트 구조체(AGS)의 하부에 위치하고, 평면적 관점에서, 활성 게이트 구조체(AGS)와 중첩하는 제1 활성 핀(AF1)은 채널(CH)로 정의될 수 있다.
더미 게이트 구조체(DGS)는 제2 방향(Y)으로 연장되어 제2 활성 패턴(AP2)을 가로지를 수 있다. 즉, 더미 게이트 구조체(DGS)는 제2 활성 핀(AF2)의 상면 및 측벽을 덮을 수 있다. 더미 게이트 구조체(DGS)는 복수로 제공될 수 있으며, 복수의 더미 게이트 구조체(DGS)는 제1 방향(X)을 따라 이격되어 배치될 수 있다.
더미 게이트 구조체(DGS)는 활성 게이트 구조체(AGS)와 동일한 구조적 특징을 가질 수 있다. 예를 들어, 더미 게이트 구조체(DGS)의 각각은 제2 영역(R2)의 기판(100) 상에 차례로 적층된 더미 절연층(DD), 더미 게이트 전극(DG), 및 더미 캡핑층(DC)을 포함할 수 있다. 더미 절연층(DD), 더미 게이트 전극(DG), 및 더미 캡핑층(DC)은 각각 게이트 절연층(GD), 게이트 전극(GE), 및 게이트 캡핑층(GC)과 동일한 방법 및 동일한 물질로 형성될 수 있다. 더미 게이트 구조체(DGS)의 측벽 상에는 게이트 스페이서(SP)가 배치될 수 있다.
활성 게이트 구조체(AGS)의 양측의 제1 활성 패턴(AP1)에 소스/드레인(SD)이 제공될 수 있다. 일부 실시예들에서, 도시된 바와 같이, 소스/드레인(SD)은 제1 활성 패턴(AP1)을 시드(seed)로 하여 성장된 에피택셜층일 수 있다.
이 경우, pMOSFET 영역(PR) 내의 소스/드레인(SD)은 채널(CH)에 압축 스트레인(compressive strain)을 인가하도록 구성될 수 있고, nMOSFET 영역(NR) 내의 소스/드레인(SD)은 채널(CH)에 인장 스트레인(tensile strain)을 인가하도록 구성될 수 있다. 일부 실시예들에서, pMOSFET 영역(PR) 내의 소스/드레인(SD)은 실리콘저머늄(SiGe)을 포함할 수 있고, nMOSFET 영역(NR) 내의 소스/드레인(SD)은 실리콘(Si) 또는 실리콘카바이드(SiC)를 포함할 수 있다.
도시된 바와 달리, 소스/드레인(SD)은 활성 게이트 구조체(AGS)의 양측의 제1 활성 핀(AF1) 내에 제공되는 불순물 영역으로 제공될 수 있다. pMOSFET 영역(PR) 내의 소스/드레인(SD)은 p형 불순물 영역일 수 있고, nMOSFET 영역(NR) 내의 소스/드레인(SD)은 n형 불순물 영역일 수 있다. 상기 활성 게이트 구조체(AGS) 및 상기 소스/드레인(SD)은 제1 영역(R1)의 트랜지스터를 구성할 수 있다.
기판(100) 상에, 소스/드레인(SD) 및 게이트 스페이서(SP)의 측벽을 덮는 하부 층간 절연막(110)이 배치될 수 있다. 하부 층간 절연막(110)은 활성 게이트 구조체(AGS) 및 더미 게이트 구조체(DGS)의 상면, 즉, 게이트 캡핑층(GC) 및 더미 캡핑층(DC)의 상면을 노출할 수 있다. 예를 들어, 제1 영역(R1)의 하부 층간 절연막(110)의 상면은 활성 게이트 구조체(AGS)의 상면과 동일한 레벨을 이룰 수 있고, 제2 영역(R2)의 하부 층간 절연막(110)의 상면은 더미 게이트 구조체(DGS)의 상면과 동일한 레벨을 이룰 수 있다.
하부 층간 절연막(110) 상에, 활성 게이트 구조체(AGS) 및 더미 게이트 구조체(DGS)의 상면을 덮는 상부 층간 절연막(120)이 배치될 수 있다. 하부 및 상부 층간 절연막(110, 120)의 각각은 실리콘산화물 또는 실리콘산질화물 중 적어도 하나를 포함할 수 있다.
활성 게이트 구조체(AGS)의 양측에, 하부 층간 절연막(110)을 관통하여 소스/드레인(SD)과 전기적으로 연결되는 소스/드레인 콘택(CA)이 배치될 수 있다. 소스/드레인 콘택(CA)은 제1 도전성 콘택(C1)으로 지칭될 수 있다.
하나의 소스/드레인 콘택(CA)은 하나의 소스/드레인(SD)과 연결되거나, 또는 복수의 소스/드레인(SD)과 공통으로 연결될 수 있다. 평면적 관점에서, 소스/드레인 콘택(CA)은 제2 방향(Y)으로 연장되는 바(bar) 형상을 가질 수 있다.
소스/드레인 콘택(CA)은 도핑된 폴리실리콘과 같은 반도체 물질, 티타늄질화물, 텅스텐질화물, 탄탈륨질화물과 같은 금속질화물, 및 텅스텐, 티타늄, 탄탈륨, 코발트와 같은 금속 중 적어도 하나를 포함할 수 있다. 도시되지는 않았지만, 각각의 소스/드레인 콘택(CA)과 각각의 소스/드레인(SD)의 사이에 금속실리사이드가 개재될 수 있다. 금속실리사이드는 예를 들어, 티타늄실리사이드, 탄탈륨실리사이드, 및 텅스텐실리사이드 중 적어도 하나를 포함할 수 있다.
각각의 활성 게이트 구조체(AGS) 상에, 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(CB)이 배치될 수 있다. 게이트 콘택(CB)은 제1 도전성 콘택(C1)으로 지칭될 수 있다.
게이트 콘택(CB)은 게이트 캡핑층(GC)을 관통하여 게이트 전극(GE)에 접속될 수 있다. 도시된 바와 같이, 게이트 콘택(CB)은 제1 소자 분리 패턴(ST1) 상에 형성될 수 있으나, 이에 한정되는 것은 아니다. 게이트 콘택(CB)은 앞서 설명한 소스/드레인 콘택(CA)과 동일한 물질을 포함할 수 있다.
일부 실시예들에서, 소스/드레인 콘택(CA) 및 게이트 콘택(CB)의 상면은 제1 영역(R1)의 하부 층간 절연막(110)의 상면과 실질적으로 동일한 레벨을 가질 수 있다. 또한, 소스/드레인 콘택(CA)의 하면은 게이트 콘택(CB)의 하면보다 낮은 레벨을 가질 수 있다.
하부 층간 절연막(110) 상에 식각 저지층(ESL)이 배치되고, 상기 식각 저지층(ESL) 상에 상부 층간 절연막(120)이 배치될 수 있다. 상부 층간 절연막(120)은 실리콘산화물, 실리콘산질화물, 실리콘질화물, 또는 실리콘산화물보다 유전상수가 낮은 저유전막을 포함할 수 있다. 상기 식각 저지층(ESL)에 대하여는 자세히 후술하겠다.
제1 영역(R1) 상에는 상부 층간 절연막(120) 및 식각 저지층(ESL)을 관통하는 복수의 병합(merged) 콘택(CM)이 배치될 수 있다. 복수의 병합 콘택(CM)은 복수의 제2 도전성 콘택(C2)으로 지칭될 수 있다. 상기 복수의 병합 콘택(CM)은 도핑된 폴리실리콘과 같은 반도체 물질, 티타늄질화물, 텅스텐질화물, 탄탈륨질화물과 같은 금속질화물, 및 텅스텐, 티타늄, 탄탈륨, 코발트와 같은 금속 중 적어도 하나를 포함할 수 있다.
제1 영역(R1)의 상부 층간 절연막(120) 상에 제1 및 제2 배선(Ma, Mb)이 배치될 수 있다. 도면에서, 제1 방향(X 방향)으로 후퇴/전진하여 배치되는 제2 배선(Mb) 및 제2 방향(Y 방향)으로 후퇴/전진하여 배치되는 제1 배선(Ma)에 대하여는 점선으로 도시하였다.
일부 실시예들에서, 하나의 제1 배선(Ma)은, 제1 영역(R1)에서 상부 층간 절연막(120) 및 식각 저지층(ESL)을 관통하는 병합 콘택(CM)을 통해 어느 하나의 소스/드레인 콘택(CA)에 전기적으로 연결될 수 있다. 또한, 하나의 제2 배선(Mb)은, 제1 영역(R1)에서 상부 층간 절연막(120) 및 식각 저지층(ESL)을 관통하는 병합 콘택(CM)을 통해 어느 하나의 게이트 콘택(CB)에 전기적으로 연결될 수 있다. 이로써, 제1 배선(Ma)은 병합 콘택(CM) 및 소스/드레인 콘택(CA)을 통하여 어느 하나의 소스/드레인(SD)에 전기적으로 연결될 수 있고, 제2 배선(Mb)은 병합 콘택(CM) 및 게이트 콘택(CB)을 통하여 어느 하나의 게이트 전극(GE)에 전기적으로 연결될 수 있다. 제1 및 제2 배선(Ma, Mb)은 금속 물질, 예를 들어, 알루미늄 또는 구리를 포함할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자(10)에서, 제2 영역(R2)의 식각 저지층(ESL) 상에 저항 구조체(RS)가 배치될 수 있다. 상기 저항 구조체(RS)는 제2 영역(R2)의 상부 층간 절연막(120) 내에 배치된다. 일부 실시예들에서, 저항 구조체(RS)는 제2 활성 패턴(AP2)이 연장되는 방향, 즉, 제1 방향(X)으로 장축을 갖는 직사각형의 평면 형상을 가질 수 있다. 다만, 이에 한정되는 것은 아니다.
저항 구조체(RS)는 저항 패턴(RP) 및 절연 패턴(DP)을 포함할 수 있다, 상기 저항 패턴(RP)은 금속 또는 금속화합물을 포함할 수 있다. 일부 실시예들에서, 저항 패턴(RP)은 텅스텐, 티타늄, 탄탈륨과 같은 금속 물질을 포함할 수 있다. 다른 실시예들에서, 저항 패턴(RP)은 티타늄질화물을 포함할 수 있다. 이 경우, 저항 패턴(RP)은, 금속만으로 형성되는 경우보다 상대적으로 낮은 비저항을 가질 수 있으며, 이에 따라 얇은 두께를 가질 수 있다.
저항 패턴(RP)과 식각 저지층(ESL)의 사이에 절연 패턴(DP)이 배치될 수 있다. 절연 패턴(DP)은 저항 패턴(RP)과 실질적으로 동일한 평면 형상을 가질 수 있다. 상기 절연 패턴(DP)은 예를 들어, 실리콘산화물을 포함할 수 있다. 순차적으로 적층된 절연 패턴(DP) 및 저항 패턴(RP)은 저항 구조체(RS)로 정의될 수 있다. 다른 실시예들에서, 절연 패턴(DP)은 생략될 수도 있다.
제2 영역(R2) 상에는 저항 콘택(CR)이 배치될 수 있다. 저항 콘택(CR)은 제2 도전성 콘택(C2)으로 지칭될 수 있다.
저항 콘택(CR)은, 제2 영역(R2)의 상부 층간 절연막(120) 상에 배치되는 어느 하나의 제3 배선(Mc)과 저항 구조체(RS)를 전기적으로 연결시키는 역할을 수행할 수 있다. 상기 저항 콘택(CR)은 제2 영역(R2)의 상부 층간 절연막(120) 내에 배치되어 저항 구조체(RS)에 전기적으로 연결될 수 있다. 하나의 제3 배선(Mc)은 저항 콘택(CR)을 통해 저항 구조체(RS)에 전기적으로 연결될 수 있다. 일부 실시예들에서, 저항 구조체(RS) 상에 복수의 저항 콘택(CR)이 배치될 수 있다. 저항 구조체(RS) 상에 배치되는 복수의 저항 콘택(CR)은 하나의 제3 배선(Mc)에 공통으로 연결될 수 있다. 저항 콘택(CR)은 앞서 설명한 병합 콘택(CM)과 동일한 물질을 포함할 수 있고, 제3 배선(Mc)은 앞서 설명한 제1 및 제2 배선(Ma, Mb)과 동일한 물질을 포함할 수 있다.
일부 실시예들에서, 저항 콘택(CR)은 저항 패턴(RP)을 관통하는 구조를 가질 수 있다. 즉, 저항 콘택(CR)은 상부 층간 절연막(120) 및 저항 패턴(RP)을 관통하여 절연 패턴(DP) 상에 안착(landing)할 수 있다. 이에 따라, 저항 콘택(CR)의 측벽은 저항 패턴(RP)과 직접 접할 수 있다. 평면적 관점에서, 저항 콘택(CR)은 제1 방향(X)으로 연장되는 바 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시예들에서, 저항 콘택(CR)이 배치되는 저항 콘택홀(CRH)은 복수의 병합 콘택(CM)이 배치되는 복수의 병합 콘택홀(CMH)과 동시에 형성될 수 있다. 저항 콘택(CR)의 하면은 복수의 병합 콘택(CM)의 하면보다 더 높은 레벨로 형성될 수 있다.
식각 저지층(ESL)은 하부 층간 절연막(110) 상에 배치되고, 상기 식각 저지층(ESL) 상에 상부 층간 절연막(120)이 배치될 수 있다. 또한, 식각 저지층(ESL)은 제2 영역(R2)에서 상기 더미 게이트 구조체(DGS)와 상기 저항 구조체(RS)의 사이에 배치될 수 있다.
식각 저지층(ESL)은 하부 식각 저지층(L1), 중간 물질층(LP), 및 상부 식각 저지층(L2)이 순차적으로 적층된 다층 구조로 형성될 수 있다. 상기 하부 식각 저지층(L1), 상기 중간 물질층(LP), 및 상기 상부 식각 저지층(L2)은 서로 다른 물질로 구성될 수 있다. 일부 실시예들에서, 상기 하부 식각 저지층(L1)은 예를 들어, 알루미늄질화물과 같은 금속질화물로 구성될 수 있고, 상기 중간 물질층(LP)은 예를 들어, 실리콘산화물로 구성될 수 있고, 상기 상부 식각 저지층(L2)은 예를 들어, 실리콘질화물로 구성될 수 있다.
일반적으로, 제1 도전성 콘택(소스/드레인 콘택 및 게이트 콘택)과 제2 도전성 콘택(병합 콘택 및 저항 콘택)을 포함하는 연결부(interconnect)에서, 저항 구조체의 하부에 단층의 식각 저지층이 형성되는 경우, 제1 도전성 콘택의 상면에 손상(damage)이 유발되어, 계면 불량이 발생할 수 있다. 예를 들어, 상기 제2 도전성 콘택을 형성하기 위한 패터닝 공정에서, 건식 식각 공정의 산포 및 식각 저지층의 두께의 산포로 인하여, 제1 도전성 콘택을 구성하는 금속 물질의 상면이 건식 식각 공정에 의해 손상을 받을 수 있다.
이와 같은 손상을 방지하기 위하여, 본 발명의 기술적 사상에 따른 반도체 소자(10)에서는, 저항 구조체(RS)의 하부에 다층 구조로 형성되는 식각 저지층(ESL)을 포함한다. 상부 식각 저지층(L2)은 복수의 제2 도전성 콘택(C2)을 형성하기 위한 건식 식각 공정 시, 과식각(over etch)으로 인하여 콘택홀이 하부로 리세스(recess)되는 현상을 방지하는 역할을 수행한다. 상기 상부 식각 저지층(L2)은 상기 건식 식각 공정에서 발생하는 식각 부산물을 제거를 위한 세정 공정에 대한 리세스 현상의 방지도 포함할 수 있다. 하부 식각 저지층(L1)은 습식 식각으로 용이하게 제거될 수 있는 물질로 구성하여, 복수의 제1 도전성 콘택(C1)의 상면이 드러나도록 하는 식각 공정을, 건식 식각 공정이 아닌 습식 식각 공정으로 진행할 수 있다. 즉, 건식 식각 공정에 비하여 복수의 제1 도전성 콘택(C1)의 상면에 손상을 상대적으로 적게 줄 수 있는 습식 식각 공정이 수행될 수 있다. 또한, 상기 습식 식각 공정도 되도록 적은 시간 동안만 수행되어 복수의 제1 도전성 콘택(C1)의 상면에 손상을 적게 줄 수 있도록, 상기 하부 식각 저지층(L1)을 되도록 얇은 두께로 형성할 수 있다.
이와 같은 다단계 식각 공정을 이용하여, 건식 식각 공정으로 인하여 복수의 제1 도전성 콘택(C1)을 구성하는 금속 물질의 상면이 손상되는 것을 방지할 수 있다. 중간 물질층(LP)은 하부 식각 저지층(L1)을 보호해주는 역할로, 하부 식각 저지층(L1)이 산화되어 습식 식각에 대한 내성이 강화되는 부작용을 미연에 방지하는 역할을 수행한다. 중간 물질층(LP)은 상부 식각 저지층(L2)과 함께 건식 식각 공정을 통해 제거될 수 있다.
결과적으로, 본 발명의 기술적 사상에 의한 반도체 소자(10)에 따르면, 저항 구조체(RS)의 하부에 다층 구조의 식각 저지층(ESL)을 형성함으로써, 복수의 제1 도전성 콘택(C1) 및 복수의 제2 도전성 콘택(C2) 사이의 계면 불량을 방지할 수 있고, 이에 따라, 전기적 특성 및 생산 효율이 향상될 수 있다.
도 3은 도 2a의 Ⅲ 부분의 확대도이다.
도 3을 참조하면, 제2 도전성 콘택(C2)의 측벽 중 하부 식각 저지층(L1)에 맞닿는 측벽은 볼록한 형상이고, 제2 도전성 콘택(C2)의 측벽 중 중간 물질층(LP) 및 상부 식각 저지층(L2)에 맞닿는 측벽은 테이퍼진(tapered) 형상일 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자(10)에서, 하부 식각 저지층(L1)을 구성하는 물질은 복수의 제1 도전성 콘택(C1)을 구성하는 물질에 대하여 습식 식각 선택비를 가질 수 있고, 상부 식각 저지층(L2)을 구성하는 물질은 상기 하부 식각 저지층(L1)을 구성하는 물질에 대하여 건식 식각 선택비를 가질 수 있다. 또한, 상기 중간 물질층(LP)을 구성하는 물질은 상기 하부 식각 저지층(L1)의 산화를 방지하는 특성을 가질 수 있다.
상기 하부 식각 저지층(L1)은 예를 들어, 알루미늄질화물과 같은 금속질화물로 구성될 수 있고, 상기 중간 물질층(LP)은 예를 들어, 실리콘산화물로 구성될 수 있고, 상기 상부 식각 저지층(L2)은 예를 들어, 실리콘질화물로 구성될 수 있다. 즉, 서로 다른 식각 선택비를 만족시키기 위하여, 식각 저지층(ESL)을 구성하는 상기 하부 식각 저지층(L1), 상기 중간 물질층(LP), 및 상기 상부 식각 저지층(L2)은 서로 다른 물질로 구성될 수 있다.
후술하겠지만, 상기 중간 물질층(LP) 및 상기 상부 식각 저지층(L2)은 이방성 식각인 건식 식각을 통해 패터닝되므로, 상기 제2 도전성 콘택(C2)의 측벽 중 상기 중간 물질층(LP) 및 상기 상부 식각 저지층(L2)에 맞닿는 측벽은 테이퍼진 형상일 수 있다. 이와 달리, 상기 하부 식각 저지층(L1)은 등방성 식각인 습식 식각을 통해 패터닝되므로, 제2 도전성 콘택(C2)의 측벽 중 상기 하부 식각 저지층(L1)에 맞닿는 측벽은 볼록한 형상일 수 있다.
도 4는 제2 도전성 콘택의 변형 실시예를 설명하기 위한 도면으로서, 도 1의 C-C'에 따른 단면도이다.
도 4를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자(20)는 저항 구조체(RS)와 접촉하는 저항 콘택(CR)의 하면이 저항 패턴(RP)의 상면과 맞닿도록 형성될 수 있다.
반도체 소자(20)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 구성하는 물질은 앞서 도 1 내지 도 2d에서 설명한 바와 실질적으로 동일하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
저항 콘택(CR)은 저항 구조체(RS)를 관통하지 않고, 저항 패턴(RP)과 맞닿는 구조를 가질 수 있다. 즉, 저항 콘택(CR)은 상부 층간 절연막(120)을 관통하여 저항 패턴(RP) 상에 안착할 수 있다. 이에 따라, 저항 콘택(CR)의 측벽은 상부 층간 절연막(120)과 직접 접하고, 저항 콘택(CR)의 하면은 저항 패턴(RP)의 상면과 직접 접할 수 있다.
도 5는 제2 도전성 콘택의 다른 변형 실시예를 설명하기 위한 도면으로서, 도 1의 C-C'에 따른 단면도이다.
도 5를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자(30)는 저항 구조체(RS)와 접촉하는 저항 콘택(CR)의 하면이 하부 층간 절연막(110)의 상면과 맞닿도록 형성될 수 있다.
반도체 소자(30)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 구성하는 물질은 앞서 도 1 내지 도 2d에서 설명한 바와 실질적으로 동일하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
저항 콘택(CR)은 저항 구조체(RS)를 관통하는 구조를 가질 수 있다. 즉, 저항 콘택(CR)은 상부 층간 절연막(120), 저항 구조체(RS), 및 식각 저지층(ESL)을 관통하여 하부 층간 절연막(110) 상에 안착할 수 있다. 이에 따라, 저항 콘택(CR)의 측벽은 상부 층간 절연막(120), 저항 구조체(RS), 및 식각 저지층(ESL)과 직접 접하고, 저항 콘택(CR)의 하면은 하부 층간 절연막(110)의 상면과 직접 접할 수 있다. 따라서, 병합 콘택(CM, 도 2a 참조)의 하면의 레벨과 저항 콘택(CR)의 하면의 레벨은 실질적으로 동일할 수 있다.
도 6은 저항 구조체의 변형 실시예를 설명하기 위한 도면으로서, 도 1의 C-C'에 따른 단면도이다.
도 6을 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자(40)는 저항 패턴(RP) 상에 하드 마스크 패턴(HM)이 배치될 수 있다.
반도체 소자(40)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 구성하는 물질은 앞서 도 1 내지 도 2d에서 설명한 바와 실질적으로 동일하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
저항 구조체(RS)는 순차적으로 적층된 절연 패턴(DP), 저항 패턴(RP), 및 하드 마스크 패턴(HP)을 포함할 수 있다. 절연 패턴(DP) 및 하드 마스크 패턴(HP)은 저항 패턴(RP)과 실질적으로 동일한 평면 형상을 가질 수 있다. 즉, 상기 절연 패턴(DP)의 측면, 상기 저항 패턴(RP)의 측벽, 및 상기 하드 마스크 패턴(HP)의 측벽은 기판(100)의 상면에 수직한 제3 방향(Z)으로 정렬될 수 있다. 상기 하드 마스크 패턴(HP)은 예를 들어, 실리콘질화막 또는 실리콘산질화막을 포함할 수 있다.
저항 콘택(CR)은 저항 구조체(RS)를 관통하는 구조를 가질 수 있다. 즉, 저항 콘택(CR)은 상부 층간 절연막(120), 저항 구조체(RS), 및 식각 저지층(ESL)을 관통하여 하부 층간 절연막(110) 상에 안착할 수 있다. 이에 따라, 저항 콘택(CR)의 측벽은 상부 층간 절연막(120), 저항 구조체(RS), 및 식각 저지층(ESL)과 직접 접하고, 저항 콘택(CR)의 하면은 하부 층간 절연막(110)의 상면과 직접 접할 수 있다. 따라서, 병합 콘택(CM, 도 2a 참조)의 하면의 레벨과 저항 콘택(CR)의 하면의 레벨은 실질적으로 동일할 수 있다.
도 7a 내지 도 7c는 식각 저지층의 변형 실시예를 설명하기 위한 도면들로서, 도 7a는 도 1의 A-A'에 따른 단면도이고, 도 7b는 도 1의 B-B'에 따른 단면도이고, 도 7c는 도 1의 C-C'에 따른 단면도이다.
도 7a 내지 도 7c를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자(50)에서, 식각 저지층(ESL)은 하부 식각 저지층(L1) 및 상부 식각 저지층(L2)이 순차적으로 적층된 다층 구조로 형성될 수 있다.
반도체 소자(50)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 구성하는 물질은 앞서 도 1 내지 도 2d에서 설명한 바와 실질적으로 동일하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
식각 저지층(ESL)은 하부 식각 저지층(L1)의 산화를 방지하기 위한 중간 물질층을 포함하지 않고, 상기 하부 식각 저지층(L1) 상에 바로 상부 식각 저지층(L2)을 형성되는 다층 구조일 수 있다.
하부 식각 저지층(L1) 및 상기 상부 식각 저지층(L2)은 서로 다른 물질로 구성될 수 있다. 상기 하부 식각 저지층(L1)은 예를 들어, 알루미늄질화물과 같은 금속질화물로 구성될 수 있고, 상기 상부 식각 저지층(L2)은 예를 들어, 실리콘질화물로 구성될 수 있다.
도 8은 도 1의 제2 영역에 대응하는 평면도이고, 도 9는 도 8의 E-E'에 따른 단면도이다.
도 8 및 도 9를 같이 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자(60)에서, 저항 콘택(CR)의 하부에 더미 게이트 구조체(DGS)가 배치될 수 있다.
반도체 소자(60)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 구성하는 물질은 앞서 도 1 내지 도 2d에서 설명한 바와 실질적으로 동일하므로, 여기서는 차이점을 중심으로 설명하도록 한다.
제2 영역(R2)의 더미 게이트 구조체(DGS)는 패턴 밀도 차이에 따라 발생되는 제1 영역(R1, 도 1 참조)과 제2 영역(R2) 간의 단차를 완화시키기 위해 제공될 수 있다. 상기 더미 게이트 구조체(DGS)는 제1 영역(R1, 도 1 참조)의 활성 게이트 구조체(AGS, 도 1 참조)와 달리, 트랜지스터를 구성하는 요소가 아니므로, 상기 더미 게이트 구조체(DGS)의 상부에 상기 저항 콘택(CR)이 위치하여도 반도체 소자(60)의 특성에 실질적인 영향을 미치지 않는다. 따라서, 본 발명의 기술적 사상에 의한 반도체 소자(60)에서 디자인의 레이아웃에 따라, 저항 콘택(CR)의 하부에 더미 게이트 구조체(DGS)가 배치될 수 있다.
도 10a 내지 도 19c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들로서, 도 10a, 도 11a, …, 및 도 19a는 각각 도 1의 A-A'에 따른 단면도들이고, 도 10b, 도 11b, …, 및 도 19b는 각각 도 1의 B-B'에 따른 단면도들이고, 도 10c, 도 11c, …, 및 도 19c는 각각 도 1의 C-C'에 따른 단면도들이다.
도 10a 내지 도 10c를 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 포함하는 기판(100)이 제공된다. 기판(100)은 반도체 기판일 수 있다. 제1 영역(R1)은 로직 셀 영역의 일부이거나, 메모리 셀 영역의 일부일 수 있다. 제2 영역(R2)은 저항 소자가 형성되는 영역일 수 있다. 즉, 제2 영역(R2)은 반도체 소자의 집적회로 내에 포함된 저항 영역일 수 있다.
제1 영역(R1)의 기판(100) 상에 제1 활성 패턴(AP1)이 형성되고, 제2 영역(R2)의 기판(100) 상에 제2 활성 패턴(AP2)이 형성될 수 있다. 제1 및 제2 활성 패턴(AP1, AP2)은 제2 방향(Y)을 따라 배치되고, 제1 방향(X)으로 연장되는 라인 형태를 갖도록 형성될 수 있다. 일부 실시예들에서, 제1 및 제2 활성 패턴(AP1, AP2)은 기판(100)의 상부를 패터닝하여 형성될 수 있다. 다른 실시예들에서, 제1 및 제2 활성 패턴(AP1, AP2)은 기판(100) 상에 에피택셜층을 형성하고, 이를 패터닝하여 형성될 수 있다. 제1 및 제2 활성 패턴(AP1, AP2)은 기판(100)의 상면으로부터 수직한 제3 방향(Z)으로 돌출된 핀 형상을 가질 수 있다.
제1 영역(R1)의 기판(100) 상에 제1 및 제2 소자 분리 패턴(ST1, ST2)이 형성될 수 있다. 제1 소자 분리 패턴(ST1)은 pMOSFET 영역과 nMOSFET 영역을 제2 방향(Y)으로 분리할 수 있다. 제2 소자 분리 패턴(ST2)은 제1 활성 패턴(AP1)의 상부를 노출할 수 있으며, 노출된 제1 활성 패턴(AP1)의 상부는 제1 활성 핀(AF1)으로 정의될 수 있다. 제2 영역(R2)의 기판(100) 상에 제3 소자 분리 패턴(ST3)이 형성될 수 있다. 제3 소자 분리 패턴(ST3)은 제2 활성 패턴(AP2)의 상부를 노출할 수 있으며, 노출된 제2 활성 패턴(AP2)의 상부는 제2 활성 핀(AF2)으로 정의될 수 있다.
제1 소자 분리 패턴(ST1)은 제2 및 제3 소자 분리 패턴(ST2, ST3)보다 두껍게 형성될 수 있다. 이 경우, 제1 소자 분리 패턴(ST1)은 제2 및 제3 소자 분리 패턴(ST2, ST3)과 별도의 공정에 의하여 형성될 수 있다. 상기 별도의 공정은 상기 pMOSFET 영역과 상기 nMOSFET 영역 사이의 더미 활성 패턴, 즉, 제1 활성 패턴(AP1)의 일부를 제거하는 것 및 상기 더미 활성 패턴의 제거 공정에 의해 형성된 트렌치 내에 절연막을 채우는 것을 포함할 수 있다.
도시된 바와 달리, 제2 활성 패턴(AP2)은 제거될 수 있다. 예를 들어, 제2 활성 패턴(AP2)의 제거는 상기 더미 활성 패턴의 제거 공정과 동시에 수행될 수 있다. 이 경우, 제3 소자 분리 패턴(ST3)의 두께는 제1 소자 분리 패턴(ST1)의 두께와 실질적으로 동일하고, 제2 소자 분리 패턴(ST2)의 두께보다 두껍도록 형성될 수 있다.
도 11a 내지 도 11c를 참조하면, 제1 영역(R1)의 기판(100) 상에 제1 활성 패턴(AP1)과 교차하며 제2 방향(Y)으로 연장되는 활성 게이트 구조체(AGS)가 형성되고, 제2 영역(R2)의 기판(100) 상에 제2 활성 패턴(AP2)과 교차하며 제2 방향(Y)으로 연장되는 더미 게이트 구조체(DGS)가 형성될 수 있다.
활성 게이트 구조체(AGS)의 각각은 게이트 절연층(GD), 게이트 전극(GE), 및 게이트 캡핑층(GC)을 포함할 수 있다.
일부 실시예들에서, 활성 게이트 구조체(AGS)는 희생 게이트 구조체(미도시)를 이용하는 게이트 라스트 공정에 의해 형성될 수 있다. 예를 들어, 활성 게이트 구조체(AGS)를 형성하는 것은, 제1 활성 패턴(AP1)을 가로지르는 희생 게이트 구조체를 형성하는 것, 상기 희생 게이트 구조체의 양 측벽에 게이트 스페이서(SP)를 형성하는 것, 상기 희생 게이트 구조체를 제거하여 게이트 스페이서(SP) 사이에서 제1 활성 패턴(AP1)을 노출시키는 게이트 영역을 정의하는 것, 및 상기 게이트 영역 내에 게이트 절연층(GD), 게이트 전극(GE), 및 게이트 캡핑층(GC)을 차례로 형성하는 것을 포함할 수 있다.
더미 게이트 구조체(DGS)는 활성 게이트 구조체(AGS)와 실질적으로 동일한 방법 및 동일한 물질로 형성될 수 있다. 이에 따라, 더미 게이트 구조체(DGS)는 활성 게이트 구조체(AGS)와 동일한 구조적 특징을 가질 수 있다. 예를 들어, 더미 게이트 구조체(DGS)의 각각은 더미 절연층(DD), 더미 게이트 전극(DG) 및 더미 캡핑층(DC)을 포함할 수 있다. 한편, 더미 게이트 구조체(DGS)의 개수, 길이 및/또는 배치 영역은, 뒤에 형성될 저항 구조체(RS)를 고려하여 제공될 수 있다.
활성 게이트 구조체(AGS)의 양측의 제1 활성 패턴(AP1) 상에 소스/드레인(SD)이 형성될 수 있다. 일부 실시예들에서, 소스/드레인(SD)은 활성 게이트 구조체(AGS)의 아래의 채널(CH)에 스트레인을 인가하도록 형성될 수 있다. 소스/드레인(SD)을 형성하는 것은, 게이트 스페이서(SP) 양측의 제1 활성 핀(AF1) 부분을 제거하는 것 및 상부가 제거된 제1 활성 패턴(AP1)을 시드로 하는 선택적 에피택셜 성장 공정을 수행하는 것을 포함할 수 있다.
일부 실시예들에서, pMOSFET 영역 내의 소스/드레인(SD)은 실리콘저머늄(SiGe)으로 형성될 수 있고, nMOSFET 영역 내의 소스/드레인(SD)은 실리콘카바이드(SiC)로 형성될 수 있다. 에피택셜 성장 공정과 동시에 또는 에피택셜 성장 공정 후, 소스/드레인(SD)에 불순물이 도핑될 수 있다. pMOSFET 영역 내의 소스/드레인(SD)은 p형 불순물로 도핑될 수 있고, nMOSFET 영역 내의 소스/드레인(SD)은 n형의 불순물로 도핑될 수 있다.
기판(100) 상에 소스/드레인(SD) 및 게이트 스페이서(SP)의 측벽을 덮는 하부 층간 절연막(110)이 형성될 수 있다. 제1 영역(R1)의 하부 층간 절연막(110)은 활성 게이트 구조체(AGS)의 상면을 노출하도록 형성되고, 제2 영역(R2)의 하부 층간 절연막(110)은 더미 게이트 구조체(DGS)의 상면을 노출하도록 형성될 수 있다.
예를 들어, 제1 영역(R1)의 하부 층간 절연막(110)의 상면은 활성 게이트 구조체(AGS)의 상면과 실질적으로 동일한 레벨을 이룰 수 있고, 제2 영역(R2)의 하부 층간 절연막(110)의 상면은 더미 게이트 구조체(DGS)의 상면과 실질적으로 동일한 레벨을 이룰 수 있다.
도 12a 내지 도 12c를 참조하면, 제1 영역(R1)에서 하부 층간 절연막(110)을 관통하여 소스/드레인(SD)을 노출하는 소스/드레인 콘택홀(CAH)과 게이트 캡핑층(GC)을 관통하여 게이트 전극(GE)을 노출하는 게이트 콘택홀(CBH)이 형성될 수 있다.
소스/드레인 콘택홀(CAH)과 게이트 콘택홀(CBH)은 별개의 패터닝 공정을 통하여 형성될 수 있다. 예를 들어, 제1 패터닝 공정을 통해 소스/드레인 콘택홀(CAH)을 먼저 형성하고, 제2 패터닝 공정을 통해 게이트 콘택홀(CBH)이 형성되거나 혹은 그 반대일 수 있다. 소스/드레인 콘택홀(CAH)은 게이트 콘택홀(CBH)보다 깊게 형성될 수 있다. 제1 및 제2 패터닝 공정의 각각은 하부 층간 절연막(110) 상에 마스크 패턴을 형성하고, 이를 식각 마스크로 이용하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
소스/드레인 콘택홀(CAH) 내에 소스/드레인 콘택(CA) 및 게이트 콘택홀(CBH) 내에 게이트 콘택(CB)이 각각 형성될 수 있다. 구체적으로, 소스/드레인 콘택(CA) 및 게이트 콘택(CB)을 형성하는 것은, 소스/드레인 콘택홀(CAH) 및 게이트 콘택홀(CBH) 내에 도전 물질을 채우고, 하부 층간 절연막(110)의 상면이 노출될 때까지 상기 도전 물질을 평탄화하는 것을 포함할 수 있다. 이에 따라, 소스/드레인 콘택(CA) 및 게이트 콘택(CB)의 각각의 상면은 하부 층간 절연막(110)의 상면과 실질적으로 동일한 레벨로 형성될 수 있다. 상기 도전 물질은 도핑된 반도체 물질, 금속질화물 및 금속 중 적어도 하나를 포함할 수 있다.
도 13a 내지 도 13c를 참조하면, 제1 영역(R1) 및 제2 영역(R2)의 하부 층간 절연막(110) 상에 식각 저지층(ESL)이 형성될 수 있다.
식각 저지층(ESL)은 하부 식각 저지층(L1), 중간 물질층(LP), 및 상부 식각 저지층(L2)이 순차적으로 적층되도록 형성될 수 있다. 식각 저지층(ESL)은 절연 물질로 구성될 수 있다. 상기 하부 식각 저지층(L1), 상기 중간 물질층(LP), 및 상기 상부 식각 저지층(L2)은 서로 다른 물질로 구성될 수 있다.
일부 실시예들에서, 상기 하부 식각 저지층(L1)은 예를 들어, 알루미늄질화물과 같은 금속질화물로 구성될 수 있고, 상기 중간 물질층(LP)은 예를 들어, 실리콘산화물로 구성될 수 있고, 상기 상부 식각 저지층(L2)은 예를 들어, 실리콘질화물로 구성될 수 있다.
도 14a 내지 도 14c를 참조하면, 제1 영역(R1) 및 제2 영역(R2)의 식각 저지층(ESL) 상에 예비 절연층(DL) 및 예비 저항 소자층(RL)이 순차적으로 적층되도록 형성될 수 있다. 예를 들어, 예비 절연층(DL)은 실리콘산화물을 포함할 수 있고, 예비 저항 소자층(RL)은 금속 또는 금속화합물을 포함할 수 있다. 구체적으로, 예비 저항 소자층(RL)은 텅스텐, 티타늄, 탄탈륨, 또는 이들의 화합물을 포함할 수 있다. 일부 실시예들에서, 예비 저항 소자층(RL)은 티타늄질화물을 포함할 수 있다. 이 경우, 예비 저항 소자층(RL)은 낮은 비저항을 가질 수 있어, 상대적으로 얇은 두께로 형성될 수 있다. 예를 들어, 예비 저항 소자층(RL)은 약 50Å의 두께를 갖도록 형성될 수 있다.
도 15a 내지 도 15c를 참조하면, 제2 영역(R2)의 식각 저지층(ESL) 상에 저항 구조체(RS)가 형성될 수 있다. 저항 구조체(RS)는 예비 절연층(DL, 도 14c 참조)이 패터닝된 절연 패턴(DP) 및 예비 저항 소자층(RL, 도 14c 참조)이 패터닝된 저항 패턴(RP)을 포함할 수 있다. 저항 구조체(RS)는 평판 형상을 갖도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
식각 저지층(ESL) 상에 상부 층간 절연막(120)이 형성될 수 있다. 제1 영역(R1)의 상부 층간 절연막(120)은 식각 저지층(ESL)의 상면을 덮을 수 있고, 제2 영역(R2)의 상부 층간 절연막(120)은 식각 저지층(ESL) 및 저항 구조체(RS)를 덮을 수 있다. 일부 실시예들에서, 상부 층간 절연막(120)의 형성 후, 상부 층간 절연막(120)의 상면을 평탄화하는 공정이 수행될 수 있다. 상기 평탄화 공정은 저항 구조체(RS)로 인해 발생된 제1 영역(R1)의 상부 층간 절연막(120)과 제2 영역(R2)의 상부 층간 절연막(120) 간의 단차를 제거하기 위해 수행될 수 있다.
다른 실시예들에서, 상기 평탄화 공정은 생략될 수 있다. 상기 평탄화 공정이 생략되더라도, 저항 패턴(RP)이 티타늄질화물과 같은 낮은 비저항을 갖는 물질로 구성되어 얇은 두께를 가지는 경우, 제1 영역(R1)과 제2 영역(R2) 간의 상부 층간 절연막(120)의 단차가 공정 산포 범위 내의 수준이기 때문이다.
도 16a 내지 도 16c를 참조하면, 제1 영역(R1)에서 상부 층간 절연막(120)을 관통하여 상부 식각 저지층(L2)의 상면을 노출하는 제1 병합 콘택홀(CMH1)과, 상부 층간 절연막(120) 및 저항 패턴(RP)을 차례로 관통하여 절연 패턴(DP)의 상면을 노출하는 저항 콘택홀(CRH)이 형성될 수 있다.
제1 병합 콘택홀(CMH1)과 저항 콘택홀(CRH)은 별개의 패터닝 공정을 통하여 형성될 수 있다. 예를 들어, 제1 패터닝 공정을 통해 제1 병합 콘택홀(CMH1)을 먼저 형성하고, 제2 패터닝 공정을 통해 저항 콘택홀(CRH)이 형성되거나 혹은 그 반대일 수 있다. 제1 병합 콘택홀(CMH1)은 저항 콘택홀(CRH)보다 깊게 형성될 수 있다. 제1 및 제2 패터닝 공정의 각각은 상부 층간 절연막(120) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 이용하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 다른 실시예들에서, 상기 제1 및 제2 패터닝 공정은 동시에 수행될 수 있다.
상부 식각 저지층(L2)은 상부 층간 절연막(120)과 건식 식각에 대한 선택비를 가지는 물질로 형성될 수 있다. 따라서, 상기 상부 층간 절연막(120)에 제1 병합 콘택홀(CMH1)을 형성하기 위한 건식 식각 공정 동안, 상기 상부 식각 저지층(L2)은 식각되지 않고 남을 수 있다.
또한, 상부 식각 저지층(L2)은 제1 병합 콘택홀(CMH1)을 형성하기 위한 건식 식각 공정 시, 과식각(over etch)으로 인하여 제1 병합 콘택홀(CMH1)이 하부로 리세스되는 현상을 방지하는 역할을 수행한다. 상기 상부 식각 저지층(L2)은 상기 건식 식각 공정에서 발생하는 식각 부산물을 제거를 위한 세정 공정에 대한 리세스 현상의 방지도 포함할 수 있다.
또한, 상기 절연 패턴(DP)은 상부 층간 절연막(120) 및 저항 패턴(RP)과 건식 식각에 대한 선택비를 가지는 물질로 형성될 수 있다. 따라서, 상기 상부 층간 절연막(120) 및 상기 저항 패턴(RP)에 저항 콘택홀(CRH)을 형성하기 위한 건식 식각 공정 동안, 상기 절연 패턴(DP)은 식각되지 않고 남을 수 있다.
도 17a 내지 도 17c를 참조하면, 제1 영역(R1)에서 상부 식각 저지층(L2) 및 중간 물질층(LP)을 관통하여 하부 식각 저지층(L1)의 상면을 노출하는 제2 병합 콘택홀(CMH2)이 형성될 수 있다.
제2 병합 콘택홀(CMH2)은 패터닝 공정 및 세정 공정을 통하여 형성될 수 있다. 상기 패터닝 공정은, 상부 층간 절연막(120) 상에 형성된 마스크 패턴(미도시)을 식각 마스크로 이용하거나, 또는 제1 병합 콘택홀(CMH1, 도 16c 참조)이 패터닝된 상부 층간 절연막(120)을 식각 마스크로 이용하는 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
중간 물질층(LP)은 하부 식각 저지층(L1)을 보호해주는 역할로, 하부 식각 저지층(L1)이 산화되어 습식 식각에 대한 내성이 강화되는 부작용을 미연에 방지하는 역할을 수행한다. 상기 제2 병합 콘택홀(CMH2)은 패터닝 공정 및 세정 공정 시, 중간 물질층(LP)은 상부 식각 저지층(L2)과 함께 건식 식각 공정을 통해 제거될 수 있다.
도 18a 내지 도 18c를 참조하면, 제1 영역(R1)에서 하부 식각 저지층(L1)을 관통하여 제1 도전성 콘택(C1)의 상면을 노출하는 병합 콘택홀(CMH)이 형성될 수 있다.
병합 콘택홀(CMH)은 패터닝 공정을 통하여 형성될 수 있다. 상기 패터닝 공정은, 상부 층간 절연막(120) 상에 형성된 마스크 패턴(미도시)을 식각 마스크로 이용하거나, 또는 제2 병합 콘택홀(CMH2, 도 17c 참조)이 패터닝된 상부 층간 절연막(120)을 식각 마스크로 이용하는 등방성 식각 공정을 수행하는 것을 포함할 수 있다.
노출된 하부 식각 저지층(L1)을 습식 식각 공정으로 패터닝하여, 병합 콘택홀(CMH)을 형성한다. 하부 식각 저지층(L1)은 습식 식각으로 용이하게 제거될 수 있는 물질로 구성하여, 제1 도전성 콘택(C1)의 상면이 드러나도록 습식 식각 공정을 진행할 수 있다. 병합 콘택홀(CMH)을 형성함에 있어, 건식 식각 공정에 비하여 제1 도전성 콘택(C1)의 상면에 손상을 상대적으로 적게 줄 수 있는 습식 식각 공정이 이용될 수 있다.
도 16a 내지 도 18c에서 설명한 다단계 식각 공정을 이용하여, 병합 콘택홀(CMH)을 형성함으로써, 제1 도전성 콘택(C1)을 구성하는 금속 물질의 상면이 손상되는 것을 방지할 수 있다.
결과적으로, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법에 따르면, 저항 구조체(RS)의 하부에 다층 구조의 식각 저지층(ESL)을 형성함으로써, 제1 도전성 콘택(C1)의 상면이 손상되는 것을 방지할 수 있다.
도 19a 내지 도 19c를 참조하면, 소스/드레인 콘택(CA) 및/또는 게이트 콘택(CB)에 각각 접속되는 복수의 병합 콘택(CM)과, 저항 구조체(RS)에 접속되는 저항 콘택(CR)이 형성될 수 있다.
복수의 병합 콘택(CM)은 제1 영역(R1)에서 상부 층간 절연막(120) 및 식각 저지층(ESL)을 차례로 관통할 수 있다. 저항 콘택(CR)은 제2 영역(R2)에서 상부 층간 절연막(120) 및 저항 패턴(RP)을 차례로 관통할 수 있다.
복수의 병합 콘택홀(CMH) 내에 복수의 병합 콘택(CM), 및 저항 콘택홀(CRH) 내에 저항 콘택(CR)이 각각 형성될 수 있다. 구체적으로, 복수의 병합 콘택(CM) 및 저항 콘택(CR)을 형성하는 것은, 복수의 병합 콘택홀(CMH) 및 저항 콘택홀(CRH) 내에 도전 물질을 채우고, 상부 층간 절연막(120)의 상면이 노출될 때까지 상기 도전 물질을 평탄화하는 것을 포함할 수 있다. 이에 따라, 복수의 병합 콘택(CM) 및 저항 콘택(CR)의 각각의 상면은 상부 층간 절연막(120)의 상면과 실질적으로 동일한 레벨로 형성될 수 있다. 상기 도전 물질은 도핑된 반도체 물질, 금속질화물 및 금속 중 적어도 하나를 포함할 수 있다.
다시, 도 2a 내지 도 2d를 참조하면, 상부 층간 절연막(120) 상에, 병합 콘택(CM) 및 저항 콘택(CR)에 각각 접속되는 제1 내지 제3 배선(Ma, Mb, Mc)이 형성될 수 있다. 제1 내지 제3 배선(Ma, Mb, Mc)은 금속 물질, 예를 들어, 알루미늄 또는 구리를 포함할 수 있으며, 다마신(damascense) 공정을 이용하여 형성될 수 있다.
도 20은 도 18a의 XX 부분의 확대도이다.
도 20을 참조하면, 병합 콘택홀(CMH)의 측벽 중 하부 식각 저지층(L1)을 구성하는 측벽은 오목한 형상이고, 병합 콘택홀(CMH)의 측벽 중 중간 물질층(LP) 및 상부 식각 저지층(L2)을 구성하는 측벽은 테이퍼진 형상일 수 있다.
앞서 살펴본 바와 같이, 상기 중간 물질층(LP) 및 상기 상부 식각 저지층(L2)은 이방성 식각인 건식 식각을 통해 패터닝되므로, 병합 콘택홀(CMH)의 측벽 중 중간 물질층(LP) 및 상부 식각 저지층(L2)을 구성하는 측벽은 테이퍼진 형상일 수 있다. 이와 달리, 상기 하부 식각 저지층(L1)은 등방성 식각인 습식 식각을 통해 패터닝되므로, 병합 콘택홀(CMH)의 측벽 중 하부 식각 저지층(L1)을 구성하는 측벽은 오목한 형상일 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30, 40, 50, 60: 반도체 소자
100: 기판
110: 하부 층간 절연막 120: 상부 층간 절연막
CA: 소스/드레인 콘택 CB: 게이트 콘택
CM: 병합 콘택 CR: 저항 콘택
ESL: 식각 저지층 RS: 저항 구조체

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역의 기판 상에 배치되는 활성 게이트 구조체;
    상기 제2 영역의 기판 상에 배치되는 더미 게이트 구조체;
    상기 활성 게이트 구조체의 양측에 배치되는 소스/드레인;
    상기 활성 게이트 구조체 및 상기 소스/드레인에 각각 연결되는 복수의 제1 도전성 콘택;
    상기 제2 영역에서 상기 더미 게이트 구조체의 상부에 배치되는 저항 구조체;
    상기 복수의 제1 도전성 콘택 및 상기 저항 구조체에 각각 연결되는 복수의 제2 도전성 콘택; 및
    상기 더미 게이트 구조체와 상기 저항 구조체의 사이에 배치되고, 서로 다른 물질로 구성되는 하부 식각 저지층 및 상부 식각 저지층을 포함하는 식각 저지층;
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 하부 식각 저지층을 구성하는 물질은 상기 복수의 제1 도전성 콘택을 구성하는 물질과 습식 식각에 대한 선택비를 가지고,
    상기 상부 식각 저지층을 구성하는 물질은 상기 하부 식각 저지층을 구성하는 물질과 건식 식각에 대한 선택비를 가지는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 복수의 제2 도전성 콘택의 측벽 중 상기 하부 식각 저지층에 맞닿는 측벽은 볼록한 형상이고,
    상기 복수의 제2 도전성 콘택의 측벽 중 상기 상부 식각 저지층에 맞닿는 측벽은 테이퍼진 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 식각 저지층은 상기 하부 식각 저지층과 상기 상부 식각 저지층의 사이에 중간 물질층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 하부 식각 저지층은 금속질화물을 포함하고,
    상기 중간 물질층은 실리콘산화물을 포함하고,
    상기 상부 식각 저지층은 실리콘질화물을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서,
    상기 복수의 제1 도전성 콘택의 상면의 레벨은 상기 활성 게이트 구조체의 상면의 레벨과 실질적으로 동일하고,
    상기 복수의 제1 도전성 콘택의 상면의 레벨보다 상기 저항 구조체의 하면의 레벨이 더 높은 것을 특징으로 하는 반도체 소자.
  7. 제1항에 있어서,
    상기 저항 구조체는 절연 패턴 및 상기 절연 패턴 상의 저항 소자 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제7항에 있어서,
    상기 하부 식각 저지층의 하면은 상기 더미 게이트 구조체의 상면과 맞닿고,
    상기 상부 식각 저지층의 상면은 상기 절연 패턴의 하면과 맞닿는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 복수의 제1 도전성 콘택 상에 위치하는 상기 복수의 제2 도전성 콘택의 하면의 레벨과 상기 저항 구조체에 위치하는 상기 복수의 제2 도전성 콘택의 하면의 레벨은 서로 다른 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 복수의 제1 도전성 콘택 상에 위치하는 상기 복수의 제2 도전성 콘택의 하면의 레벨과 상기 저항 구조체에 위치하는 상기 복수의 제2 도전성 콘택의 하면의 레벨은 실질적으로 동일한 것을 특징으로 하는 반도체 소자.
  11. 제1 영역 및 제2 영역을 포함하는 기판을 제공하는 단계;
    상기 제1 영역의 기판 상에 활성 게이트 구조체를 형성하고, 상기 제2 영역의 기판 상에 더미 게이트 구조체를 형성하는 단계;
    상기 활성 게이트 구조체의 양측에 소스/드레인을 형성하는 단계;
    상기 활성 게이트 구조체 및 상기 더미 게이트 구조체의 각각의 측벽을 덮고 각각의 상면을 노출하도록 하부 층간 절연막을 형성하는 단계;
    상기 활성 게이트 구조체 및 상기 소스/드레인에 각각 연결되는 복수의 제1 도전성 콘택을 형성하는 단계;
    상기 하부 층간 절연막 및 상기 복수의 제1 도전성 콘택 상에, 하부 식각 저지층 및 상부 식각 저지층을 포함하는 식각 저지층을 형성하는 단계;
    상기 제2 영역의 상기 식각 저지층 상에 저항 구조체를 형성하는 단계;
    상기 식각 저지층 및 상기 저항 구조체를 덮도록 상부 층간 절연막을 형성하는 단계; 및
    상기 상부 층간 절연막과 상기 식각 저지층을 관통하여 상기 복수의 제1 도전성 콘택과 연결되는 복수의 제2 도전성 콘택, 그리고 상기 상부 층간 절연막을 관통하여 상기 저항 구조체와 연결되는 복수의 제2 도전성 콘택을 형성하는 단계;
    를 포함하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 복수의 제1 도전성 콘택과 연결되는 상기 복수의 제2 도전성 콘택을 형성하는 단계는,
    상부 층간 절연막을 패터닝하여, 상부 식각 저지층을 노출시키는 단계;
    노출된 상기 상부 식각 저지층을 식각하여, 하부 식각 저지층을 노출시키는 단계;
    노출된 상기 하부 식각 저지층을 식각하여, 복수의 제1 도전성 콘택을 노출시키는 단계; 및
    노출된 상기 복수의 제1 도전성 콘택과 연결되는 복수의 제2 도전성 콘택을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    노출된 상기 상부 식각 저지층의 식각은 이방성 식각으로 수행되고,
    노출된 상기 하부 식각 저지층의 식각은 등방성 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    노출된 상기 상부 식각 저지층의 측벽은 테이퍼진 형상이고,
    노출된 상기 하부 식각 저지층의 측벽은 오목한 형상인 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제11항에 있어서,
    상기 식각 저지층은 상기 하부 식각 저지층과 상기 상부 식각 저지층의 사이에 중간 물질층을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 식각 저지층을 형성하는 단계는,
    상기 하부 층간 절연막 및 상기 복수의 제1 도전성 콘택 상에 하부 식각 저지층을 금속질화물로 형성하는 단계;
    상기 하부 식각 저지층 상에 중간 물질층을 실리콘산화물로 형성하는 단계;
    상기 중간 물질층 상에 상부 식각 저지층을 실리콘질화물로 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제11항에 있어서,
    상기 복수의 제1 도전성 콘택을 형성하는 단계에서,
    상기 하부 층간 절연막, 상기 활성 게이트 구조체, 상기 더미 게이트 구조체, 및 상기 복수의 제1 도전성 콘택의 각각의 상면이 실질적으로 동일한 레벨이 되도록 평탄화하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제11항에 있어서,
    상기 복수의 제2 도전성 콘택을 형성하는 단계에서,
    상기 복수의 제1 도전성 콘택에 연결되는 상기 복수의 제2 도전성 콘택의 하면의 레벨과 상기 저항 구조체에 연결되는 상기 복수의 제2 도전성 콘택의 하면의 레벨은 서로 다르도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제11항에 있어서,
    상기 저항 구조체를 형성하는 단계는,
    상기 식각 저지층 상에 예비 절연층을 형성하는 단계;
    상기 예비 절연층 상에 예비 저항 소자층을 형성하는 단계; 및
    상기 예비 절연층 및 상기 예비 저항 소자층을 패터닝하여, 절연 패턴 및 상기 절연 패턴 상의 저항 소자 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 복수의 제1 도전성 콘택의 상면의 레벨보다 상기 절연 패턴의 하면의 레벨이 더 높고,
    상기 복수의 제2 도전성 콘택의 하면의 레벨보다 상기 저항 소자 패턴의 하면의 레벨이 더 높은 것을 특징으로 하는 반도체 소자의 제조 방법.
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