KR20200008512A - Vertical non-volatile memory device including c-axis aligned crystalline oxide semiconductor layer - Google Patents

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Abstract

One aspect of the present invention provides a vertical non-volatile memory device. The vertical non-volatile memory device includes a substrate and an insulating pillar extending in an upward direction of the substrate. Interlayer insulating films and control gate patterns alternately stacked are disposed on a lateral side of the insulating pillar. A c-axis oriented oxide semiconductor channel layer and a ZnO layer extending along the insulating pillar may be sequentially disposed between the insulating pillar and the control gate patterns. A tunnel insulating film, a charge trapping layer, and a blocking insulating film are sequentially disposed between the ZnO layer and each of the control gate patterns. According to the present invention, an oxide semiconductor thin film can be formed at a relatively low temperature.

Description

c축 배향된 결정성 산화물 반도체막을 구비하는 수직형 비휘발성 메모리 소자 {VERTICAL NON-VOLATILE MEMORY DEVICE INCLUDING C-AXIS ALIGNED CRYSTALLINE OXIDE SEMICONDUCTOR LAYER}Vertical non-volatile memory device having a c-axis oriented crystalline oxide semiconductor film {Vertical NON-VOLATILE MEMORY DEVICE INCLUDING C-AXIS ALIGNED CRYSTALLINE OXIDE SEMICONDUCTOR LAYER}

본 발명은 반도체 소자에 관한 것으로, 구체적으로는 산화물 반도체막을 구비하는 트랜지스터에 관한 것이다.TECHNICAL FIELD This invention relates to a semiconductor element. Specifically, It is related with the transistor provided with an oxide semiconductor film.

트랜지스터의 반도체막으로서 사용되는 실리콘막으로는, 목적에 따라 비정질 실리콘막 또는 다결정 실리콘막이 사용된다. 예컨대, 대형 표시 장치에 포함된 트랜지스터의 경우, 대면적으로 형성되더라도 비교적 특성이 균일하게 형성될 수 있는 비정질 실리콘막을 사용하는 것이 바람직하다. 다른 한 편으로, 구동 회로 등을 포함하는 소자의 경우, 높은 전계-효과 이동도를 나타낼 수 있는 다결정 실리콘막을 사용하는 것이 바람직하다. 상기 다결정 실리콘막을 형성하기 위한 방법으로, 비정질 실리콘막을 고온 가열 처리하거나 또는 레이저광으로 처리하는 방법이 알려져 있다.As the silicon film used as the semiconductor film of the transistor, an amorphous silicon film or a polycrystalline silicon film is used depending on the purpose. For example, in the case of a transistor included in a large display device, it is preferable to use an amorphous silicon film that can be formed relatively uniformly even if formed in a large area. On the other hand, in the case of an element including a drive circuit or the like, it is preferable to use a polycrystalline silicon film that can exhibit high field-effect mobility. As a method for forming the polycrystalline silicon film, a method is known in which an amorphous silicon film is subjected to high temperature heat treatment or a laser beam.

최근 산화물 반도체를 트랜지스터의 채널층으로 사용하는 연구가 진행되고 있다(JP공개 2006-165528). 그러나, 산화물 반도체층은 대부분 비정질층으로, 전기적 그리고 화학적 안정하지 못한 것으로 알려져 있다. 따라서, 이 비정질 산화물 반도체층을 결정화시키는 시도가 있었으나, 이는 비정질 산화물 반도체층을 700도 이상의 고온에서 열처리하거나 혹은 잇시츄 가열 방식의 매우 제한된 조건에서 수행되는 등, 실제 소자에 적용되기에는 다소 무리가 있는 것으로 알려져 있다.Recently, researches using oxide semiconductor as a channel layer of a transistor have been conducted (JP Publication 2006-165528). However, oxide semiconductor layers are mostly amorphous layers and are known to be not electrically and chemically stable. Therefore, there have been attempts to crystallize the amorphous oxide semiconductor layer, but this is rather difficult to be applied to an actual device, such as heat-treating the amorphous oxide semiconductor layer at a high temperature of 700 degrees or more, or in a very limited condition of the issitu heating method. It is known.

본 발명이 해결하고자 하는 과제는, 비교적 낮은 온도범위에서 형성되면서도 결정화된 산화물 반도체 박막을 구비하는 소자를 제공함에 있다.An object of the present invention is to provide a device having an oxide semiconductor thin film crystallized while being formed in a relatively low temperature range.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the above-mentioned technical problems, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 이루기 위하여 본 발명의 일 측면은 수직형 비휘발성 메모리 소자를 제공한다. 상기 수직형 비휘발성 메모리 소자는 기판과 상기 기판 상부 방향으로 연장되는 절연 기둥을 구비한다. 상기 절연 기둥의 측부에 교호적으로 적층된 층간 절연막들과 제어 게이트 패턴들이 배치된다. 상기 절연 기둥과 상기 제어 게이트 패턴들 사이에 상기 절연 기둥을 따라 연장되는 c축 배향된 산화물 반도체 채널층과 ZnO층이 차례로 배치된다. 상기 ZnO층과 상기 각 제어 게이트 패턴 사이에 터널 절연막, 전하 포획층, 및 블로킹 절연막이 차례로 배치된다.One aspect of the present invention to achieve the above object provides a vertical nonvolatile memory device. The vertical nonvolatile memory device includes a substrate and an insulating pillar extending in an upper direction of the substrate. Interlayer insulating layers and control gate patterns alternately stacked on the side of the insulating pillar are disposed. A c-axis oriented oxide semiconductor channel layer and a ZnO layer, which extend along the insulating pillar, are sequentially disposed between the insulating pillar and the control gate patterns. A tunnel insulating film, a charge trapping layer, and a blocking insulating film are sequentially disposed between the ZnO layer and each of the control gate patterns.

상기 산화물 반도체 채널층은 In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층일 수 있다. 일 예로서, 상기 산화물 반도체 채널층은 In-Ga-Zn 산화물층이고, 상기 산화물 반도체 채널층은 In, Ga, 및 Zn의 합계 원자수 대비 In을 약 60 내지 80 at% 포함할 수 있다. 상기 ZnO층의 두께는 3 내지 10 nm일 수 있다.The oxide semiconductor channel layer may be an In—Ga oxide layer, an In—Zn oxide layer, or an In—Ga—Zn oxide layer. For example, the oxide semiconductor channel layer may be an In—Ga—Zn oxide layer, and the oxide semiconductor channel layer may include about 60 to 80 at% of In, Ga, and Zn in total atoms. The thickness of the ZnO layer may be 3 to 10 nm.

상기 과제를 이루기 위하여 본 발명의 다른 측면은 수직형 비휘발성 메모리 소자의 제조방법을 제공한다. 먼저, 기판 상에 복수의 층간 절연막들과 복수의 제어 게이트막들을 교호적으로 적층할 수 있다. 상기 교호적으로 적층된 층간 절연막들과 제어 게이트막들을 관통하는 개구부를 형성할 수 있다. 상기 개구부의 측벽 상에 블로킹 절연막, 전하 포획층, 및 터널 절연막을 차례로 형성할 수 있다. 상기 터널 절연막이 형성된 개구부 내에 ZnO층을 원자층 증착법을 사용하여 형성할 수 있다. 상기 ZnO층이 형성된 개구부 내에 c축 배향된 산화물 반도체 채널층을 원자층 증착법을 사용하여 형성할 수 있다. 상기 c축 배향된 산화물 반도체 채널층이 형성된 개구부를 채우는 절연 기둥을 형성할 수 있다. Another aspect of the present invention to achieve the above object provides a method of manufacturing a vertical nonvolatile memory device. First, a plurality of interlayer insulating films and a plurality of control gate films may be alternately stacked on a substrate. Openings may be formed through the interlayer insulating layers and the control gate layers that are alternately stacked. A blocking insulating film, a charge trapping layer, and a tunnel insulating film may be sequentially formed on sidewalls of the opening. A ZnO layer may be formed in the opening in which the tunnel insulating layer is formed by using an atomic layer deposition method. The c-axis oriented oxide semiconductor channel layer may be formed using an atomic layer deposition method in the opening in which the ZnO layer is formed. An insulating pillar may be formed to fill the opening in which the c-axis oriented oxide semiconductor channel layer is formed.

상기 ZnO층과 상기 c축 배향된 산화물 반도체 채널층은 인시츄로 형성될 수 있다. 상기 c축 배향된 산화물 반도체 채널층은 100 내지 300℃의 온도범위에서 형성될 수 있다.The ZnO layer and the c-axis oriented oxide semiconductor channel layer may be formed in situ. The c-axis oriented oxide semiconductor channel layer may be formed in a temperature range of 100 to 300 ℃.

본 발명의 실시예들에 따르면, 비교적 낮은 온도범위에서 형성되면서도 c축 배향된 결정성을 나타내는 산화물 반도체 박막을 구비하는 박막트랜지스터 또는 수직형 NAND 플래시 메모리 소자를 제공할 수 있다.According to embodiments of the present invention, a thin film transistor or a vertical NAND flash memory device having an oxide semiconductor thin film formed in a relatively low temperature range and exhibiting c-axis oriented crystallinity may be provided.

그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.However, the effects of the present invention are not limited to the above-mentioned effects, and other effects not mentioned will be clearly understood by those skilled in the art from the following description.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 5는 제조예 1 및 비교예 1에 따른 시료를 사용하여 얻어진 XRD (X-Ray Diffraction) 그래프이고, 도 6은 제조예 2 및 비교예 2에 따른 시료를 사용하여 얻어진 XRD 그래프이다.
도 7은 제조예 1에 따른 시료를 사용하여 얻어진 XPS (X-ray photoelectron Spectroscopy) 깊이 분포를 나타내는 그래프이다.
도 8a 및 도 8b는 각각 제조예 3 및 비교예 3에 따른 TFT들의 ID-VG 커브를 나타낸 그래프들이다.
도 9a 및 도 9b는 각각 제조예 3 및 비교예 3에 따른 TFT들에 스트레스를 가한 시간에 따른 ID-VG 커브를 나타낸 그래프들이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.
2A and 2B are cross-sectional views illustrating a method of manufacturing a thin film transistor according to another exemplary embodiment of the present invention.
3A to 3E are cross-sectional views illustrating a method of manufacturing a vertical NAND flash memory device according to another exemplary embodiment of the present invention.
4A through 4C are cross-sectional views illustrating a method of manufacturing a vertical NAND flash memory device according to another exemplary embodiment of the present invention.
5 is an XRD (X-Ray Diffraction) graph obtained using the samples according to Preparation Example 1 and Comparative Example 1, Figure 6 is an XRD graph obtained using the samples according to Preparation Example 2 and Comparative Example 2.
7 is a graph showing XPS (X-ray photoelectron Spectroscopy) depth distribution obtained using a sample according to Preparation Example 1. FIG.
8A and 8B are graphs showing I D -V G curves of TFTs according to Preparation Example 3 and Comparative Example 3, respectively.
9A and 9B are graphs showing I D -V G curves over time when stress is applied to TFTs according to Preparation Example 3 and Comparative Example 3, respectively.

이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to describe the present invention in more detail. However, the invention is not limited to the embodiments described herein but may be embodied in other forms. In the figures, where a layer is said to be "on" another layer or substrate, it may be formed directly on the other layer or substrate, or a third layer may be interposed therebetween. In the present embodiments, "first", "second", or "third" is not intended to impose any limitation on the components, but should be understood as a term for distinguishing the components.

도 1a 및 도 1b는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다. 1A and 1B are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an exemplary embodiment of the present invention.

도 1a를 참조하면, 기판(10)이 제공될 수 있다. 기판(10)은 반도체, 금속, 유리 또는 폴리머 기판일 수 있다. 상기 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성할 수 있다. 상기 게이트 전극(20)은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금을 사용하여 형성할 수 있다. 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30)은 실리콘 산화막, 실리콘 산질화막, 알루미늄 산화막, 알루미늄 산질화막, 또는 이들의 복합막일 수 있다.Referring to FIG. 1A, a substrate 10 may be provided. Substrate 10 may be a semiconductor, metal, glass or polymer substrate. The gate electrode 20 extending in one direction may be formed on the substrate 10. The gate electrode 20 may be formed using Al, Cr, Cu, Ta, Ti, Mo, W, or an alloy thereof. A gate insulating layer 30 may be formed on the gate electrode 20. The gate insulating layer 30 may be a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, an aluminum oxynitride film, or a composite film thereof.

상기 게이트 절연막(30) 상에 c축 배향된 ZnO막(43)을 형성할 수 있다. 상기 ZnO막(43)은 수 nm의 두께로 원자층 증착법(atomic layer deposition)을 사용하여 형성할 수 있다. A c-axis oriented ZnO layer 43 may be formed on the gate insulating layer 30. The ZnO film 43 may be formed using atomic layer deposition with a thickness of several nm.

상기 ZnO막(43) 상에 c축 배향된 산화물 반도체막(45) 일 예로서, In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층을 형성할 수 있다. 상기 c축 배향된 산화물 반도체막(45)은 상기 ZnO막(43)을 시드로 하여 상기 ZnO막(43)의 결정축을 따라 형성될 수 있다. 이러한 c축 배향된 산화물 반도체막(45)은 c축 방향 즉, 막 표면의 법선 방향으로 단위층들이 적층된 막으로, 단위층은 약 0.7nm의 두께를 갖고 차례로 적층된 (Ga, Zn)O/ InO2/ (Ga, Zn)O를 구비할 수 있다. 여기서, (Ga, Zn)O는 Ga 및/또는 Zn의 산화물로서 GaO, ZnO, 또는 GaZnO를 의미할 수 있다. 이러한 c축 배향된 산화물 반도체막(45)은 a축 및/또는 b축의 배향은 불규칙하여 단결정막은 아니지만 그레인 바운더리가 명확하지 않아 비교적 우수한 전하 이동도를 나타낼 수 있다. 또한, 이러한 c축 배향된 산화물 반도체막(45)을 채널로서 포함하는 소자의 전기적 특성 일 예로서, 박막트랜지스터의 SS (subthreshold swing) 특성과 신뢰성을 향상시킬 수 있다.For example, an In—Ga oxide layer, an In—Zn oxide layer, or an In—Ga—Zn oxide layer may be formed on the ZnO layer 43. The c-axis oriented oxide semiconductor layer 45 may be formed along the crystal axis of the ZnO layer 43 using the ZnO layer 43 as a seed. The c-axis oriented oxide semiconductor film 45 is a film in which the unit layers are stacked in the c-axis direction, that is, the normal direction of the film surface. The unit layers have a thickness of about 0.7 nm and are sequentially stacked (Ga, Zn) O / InO 2 / (Ga, Zn) O. Here, (Ga, Zn) O may mean GaO, ZnO, or GaZnO as oxides of Ga and / or Zn. The c-axis oriented oxide semiconductor film 45 is irregular in the a-axis and / or b-axis so that the grain boundary is not clear, but the grain boundary is not clear. In addition, as an example of the electrical characteristics of the device including the c-axis oriented oxide semiconductor film 45 as a channel, it is possible to improve the SS (subthreshold swing) characteristics and reliability of the thin film transistor.

상기 c축 배향된 산화물 반도체막(45)은 10nm 내지 30nm의 두께로 형성될 수 있다. 상기 c축 배향된 산화물 반도체막(45) 또한 원자층 증착법을 사용하여 형성할 수 있다. 다시 말해서, 상기 c축 배향된 산화물 반도체막(45)은 씨드층으로 작용하는 상기 ZnO막(43) 상에 에피택셜 성장하여 c축 배향된 결정성을 가질 수 있다. 상기 ZnO막(43)과 상기 c축 배향된 산화물 반도체막(45)은 원자층 증착용 챔버 내에서 연속하여 인시츄로 성장될 수 있다. 상기 c축 배향된 산화물 반도체막(45)을 형성할 때 챔버 내의 온도는 100 내지 300℃, 구체적으로 150 내지 290℃, 일 예로서 230 내지 270℃일 수 있다. 이와 같이 형성된 c축 배향된 산화물 반도체막(45)은 후속하여 열처리를 진행하지 않아도 c축 배향된 결정성을 가질 수 있다. 그러나, 경우에 따라서는 상기 c축 배향된 산화물 반도체막(45)이 형성된 기판을 300 내지 600℃, 구체적으로 350 내지 450℃, 일 예로서 370 내지 430℃의 온도로 열처리할 수도 있다. 열처리시 분위기는 산소를 포함하는 분위기 일 예로서, 공기 분위기일 수 있다.The c-axis oriented oxide semiconductor layer 45 may be formed to a thickness of 10nm to 30nm. The c-axis oriented oxide semiconductor film 45 may also be formed using atomic layer deposition. In other words, the c-axis oriented oxide semiconductor layer 45 may have c-axis oriented crystallinity by epitaxially growing on the ZnO layer 43 serving as a seed layer. The ZnO film 43 and the c-axis oriented oxide semiconductor film 45 may be continuously grown in situ in an atomic layer deposition chamber. When the c-axis oriented oxide semiconductor film 45 is formed, the temperature in the chamber may be 100 to 300 ° C, specifically 150 to 290 ° C, for example, 230 to 270 ° C. The c-axis oriented oxide semiconductor film 45 formed as described above may have c-axis oriented crystallinity without subsequent heat treatment. However, in some cases, the substrate on which the c-axis oriented oxide semiconductor film 45 is formed may be heat-treated at a temperature of 300 to 600 ° C, specifically 350 to 450 ° C, for example, 370 to 430 ° C. At the time of heat treatment, the atmosphere may include an atmosphere including oxygen, for example, an air atmosphere.

상기 c축 배향된 산화물 반도체막(45)을 원자층 증착법을 사용하여 형성하는 것은 구체적으로, In 소오스, Ga 소오스 및/또는 Zn 소오스, 그리고 산화제를 이용하여 수행할 수 있다. 예를 들어 In 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, Ga 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, Zn 소오스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)3)(DMZ) 등을 이용할 수 있다. 또한, 산화제로는 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다. The c-axis oriented oxide semiconductor layer 45 may be formed using an atomic layer deposition method, specifically, using an In source, Ga source and / or Zn source, and an oxidizing agent. For example, trimethyl indium (In (CH 3 ) 3 ) (TMIn) may be used as the In source, and trimethyl gallium (Ga (CH 3 ) 3 ) (TMGa) may be used as the Ga source. As the Zn source, diethyl zinc (Zn (C 2 H 5 ) 2 ) (DEZ), dimethyl zinc (Zn (CH 3 ) 3 ) (DMZ), etc. may be used. . As the oxidizing agent, for example, at least one of oxygen (O 2 ), ozone (O 3 ), water vapor (H 2 O), N 2 O, and CO 2 may be used.

상기 c축 배향된 산화물 반도체막(45)이 In-Ga-Zn 산화물(IGZO)인 경우, In 소오스, Ga 소오스, Zn 소오스, 및 산화제의 몰비를 조절하면 In:Ga:Zn:O의 원자비가 서로 다른 막을 형성할 수 있는데, 본 실시예에서는 상기 IGZO막(45)은 In, Ga, 및 Zn의 합계 원자수 대비 In을 약 40 내지 80 at%, 구체적으로 약 45 내지 75 at% 예를 들어, 약 50 내지 70 at%를 가질 수 있다. Ga는 In, Ga, 및 Zn의 합계 원자수 대비 약 10 내지 25 at%, 구체적으로 약 12 내지 22 at%, 예를 들어 약 15 내지 20 at%로 함유될 수 있다. Zn은 In, Ga, 및 Zn의 합계 원자수 대비 약 10 내지 35 at%, 구체적으로 약 13 내지 33 at%, 예를 들어 약 15 내지 30 at%로 함유될 수 있다. 일 예로서, In:Ga:Zn의 원자비는 4:1:1 내지 5:2:3일 수 있다. 이 때, Ga와 Zn은 In 대비 적은 at%로 함유될 수 있고, 이에 더해 Ga는 Zn보다도 적은 at% 로 함유될 수 있다. 이 범위 내에서 In-Ga-Zn 산화물(IGZO)은 우수한 결정성을 나타낼 수 있다. 또한, IGZO 산화물을 구비하는 소자는 우수한 특성을 나타낼 수 있다. When the c-axis oriented oxide semiconductor film 45 is an In—Ga—Zn oxide (IGZO), the atomic ratio of In: Ga: Zn: O is determined by adjusting the molar ratio of In source, Ga source, Zn source, and oxidant. In the present embodiment, the IGZO film 45 may have an In ratio of about 40 to 80 at%, specifically about 45 to 75 at%, based on the total number of atoms of In, Ga, and Zn. , About 50 to 70 at%. Ga may be contained in an amount of about 10 to 25 at%, specifically about 12 to 22 at%, for example about 15 to 20 at%, based on the total number of atoms of In, Ga, and Zn. Zn may contain about 10 to 35 at%, specifically about 13 to 33 at%, for example about 15 to 30 at%, based on the total number of atoms of In, Ga, and Zn. As an example, the atomic ratio of In: Ga: Zn may be 4: 1: 1 to 5: 2: 3. At this time, Ga and Zn may be contained at less than In compared to In, and in addition, Ga may be contained at less than Zn. Within this range, In—Ga—Zn oxide (IGZO) may exhibit excellent crystallinity. In addition, devices having IGZO oxides can exhibit excellent characteristics.

도 1b를 참조하면, 상기 c축 배향된 산화물 반도체막(45)과 ZnO막(43)을 패터닝하여, c축 배향된 산화물 반도체 패턴(45)과 ZnO 패턴(43)을 형성할 수 있다. c축 배향된 산화물 반도체 패턴(45)(및 ZnO 패턴(43))은 상기 게이트 전극(20)의 상부를 가로지르도록 형성될 수 있고, c축 배향된 산화물 반도체 패턴(45)은 채널층으로서의 역할을 수행할 수 있다. 한편, 상기 ZnO막(135)은 소자의 동작과정에서 이 내부에 채널이 형성되지 않을 수 있을 정도의 두께 일 예로서, 디바이 길이(Debye Length)보다 적은 3 내지 10nm로 형성할 수 있다. 이는 소자 동작과정에서 게이트 전극에 전계를 가할 때 채널층이 형성되는 디바이 길이는 채널층의 캐리어 농도와 관계가 있는데, 일반적으로 반도체성을 가지는 InGaZn 산화물층의 경우 1016 ~ 1017 cm-3 정도의 캐리어 농도를 가지며 ZnO의 경우 InGaZn 산화물층 대비 무시할 수 있을 정도의 캐리어 농도를 가짐에 따라, 디바이 길이는 약 15 ~ 40nm의 범위를 가질 수 있다. 따라서, 상기 ZnO막(135)을 3 내지 10nm의 두께로 형성하는 경우, 상기 ZnO막(135)이 아닌 c축 배향된 산화물 반도체 패턴(45) 내에 채널층이 형성될 수 있다.Referring to FIG. 1B, the c-axis oriented oxide semiconductor film 45 and the ZnO film 43 may be patterned to form the c-axis oriented oxide semiconductor pattern 45 and the ZnO pattern 43. The c-axis oriented oxide semiconductor pattern 45 (and the ZnO pattern 43) may be formed to cross the top of the gate electrode 20, and the c-axis oriented oxide semiconductor pattern 45 is formed as a channel layer. Can play a role. Meanwhile, the ZnO layer 135 may be formed to have a thickness of about 3 nm to about 10 nm less than the Debye Length as an example of a thickness such that a channel may not be formed therein during the operation of the device. This is the case of InGaZn oxide layer in the device operation procedure when an electric field applied to the gate electrode length of devices the channel layer to be formed there is a relationship between the carrier concentration of the channel layer, typically having a semiconducting 10 16 ~ 10 17 cm -3 degree With a carrier concentration of ZnO and a negligible carrier concentration compared to the InGaZn oxide layer, the length of the divide may range from about 15 to 40 nm. Therefore, when the ZnO layer 135 is formed to a thickness of 3 to 10 nm, a channel layer may be formed in the c-axis oriented oxide semiconductor pattern 45 instead of the ZnO layer 135.

상기 c축 배향된 산화물 반도체 패턴(45) 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 상기 소오스 전극(50S)과 드레인 전극(50D)은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속, 또는 이들을 포함하는 합금, 또는 ITO (Indium Tin Oxide)와 같은 전도성 금속 산화물을 사용하여 형성할 수 있다. 상기 소오스 전극(50S)과 드레인 전극(50D) 상에 층간절연막(60)을 형성할 수 있다. 상기 층간절연막(60)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 알루미늄 산화막, 알루미늄 산질화막, 또는 이들의 복합막일 수 있다.A source electrode 50S and a drain electrode 50D may be formed on the c-axis oriented oxide semiconductor pattern 45. The source electrode 50S and the drain electrode 50D may include at least one of aluminum (Al), neodymium (Nd), silver (Ag), chromium (Cr), titanium (Ti), tantalum (Ta), and molybdenum (Mo). It may be formed using one metal, or an alloy containing them, or a conductive metal oxide such as indium tin oxide (ITO). An interlayer insulating layer 60 may be formed on the source electrode 50S and the drain electrode 50D. The interlayer insulating layer 60 may be a silicon oxide film, a silicon oxynitride film, a silicon nitride film, an aluminum oxide film, an aluminum oxynitride film, or a composite film thereof.

도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1a 및 도 1b를 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.2A and 2B are cross-sectional views illustrating a method of manufacturing a thin film transistor according to another exemplary embodiment of the present invention. The thin film transistor manufacturing method according to the present embodiment may be similar to the thin film transistor manufacturing method described with reference to FIGS. 1A and 1B except as described below.

도 2a 및 도 2b를 참조하면, 기판(10) 상에 버퍼층(15)을 형성할 수 있다. 상기 버퍼층(15)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.2A and 2B, the buffer layer 15 may be formed on the substrate 10. The buffer layer 15 may be a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a composite film thereof.

상기 버퍼층(15) 상에 c축 배향된 ZnO막(43)을 형성할 수 있다. 상기 ZnO막(43) 상에 c축 배향된 산화물 반도체막(45)을 형성할 수 있다. 상기 ZnO막(43)은 c축 배향된 산화물 반도체막(45) 두께의 0.1 내지 1배의 두께를 가질 수 있다. 또한, 상기 ZnO막(43)은 원자층 증착법을 사용하여 형성할 수 있다.A c-axis oriented ZnO film 43 may be formed on the buffer layer 15. The c-axis oriented oxide semiconductor layer 45 may be formed on the ZnO layer 43. The ZnO layer 43 may have a thickness of 0.1 to 1 times the thickness of the c-axis oriented oxide semiconductor layer 45. In addition, the ZnO film 43 may be formed using an atomic layer deposition method.

도 2b를 참조하면, 상기 c축 배향된 산화물 반도체막(45)과 ZnO막(43)을 패터닝하여, c축 배향된 산화물 반도체 패턴(45)과 ZnO 패턴(43)을 형성할 수 있다. c축 배향된 산화물 반도체 패턴(45)(및 ZnO 패턴(43))은 일 방향으로 연장되어 형성될 수 있고, c축 배향된 산화물 반도체 패턴(45)은 채널층으로서의 역할을 수행할 수 있다. 상기 c축 배향된 산화물 반도체 패턴(45)의 양측 단부 상에 상기 c축 배향된 산화물 반도체 패턴(45)에 접속하는 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 상기 소오스/드레인 전극들(50S, 50D) 및 이들 사이에 노출된 c축 배향된 산화물 반도체 패턴(45) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 c축 배향된 산화물 반도체 패턴(45)의 상부를 가로지르는 게이트 전극(20)을 형성할 수 있다.Referring to FIG. 2B, the c-axis oriented oxide semiconductor film 45 and the ZnO film 43 may be patterned to form the c-axis oriented oxide semiconductor pattern 45 and the ZnO pattern 43. The c-axis oriented oxide semiconductor pattern 45 (and the ZnO pattern 43) may extend in one direction, and the c-axis oriented oxide semiconductor pattern 45 may serve as a channel layer. Source and drain electrodes 50S and 50D may be formed on both ends of the c-axis oriented oxide semiconductor pattern 45 to be connected to the c-axis oriented oxide semiconductor pattern 45. A gate insulating layer 30 may be formed on the source / drain electrodes 50S and 50D and the c-axis oriented oxide semiconductor pattern 45 exposed therebetween. A gate electrode 20 may be formed on the gate insulating layer 30 to cross the upper portion of the c-axis oriented oxide semiconductor pattern 45.

도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다. 3A to 3E are cross-sectional views illustrating a method of manufacturing a vertical NAND flash memory device according to another exemplary embodiment of the present invention.

도 3a를 참조하면, 기판(100) 상에 하부 절연막(113)이 형성될 수 있다. 상기 하부 절연막(113) 상에 복수의 제어 게이트막(115)과 복수의 층간 절연막(117)이 교호적으로 적층되어 있는 스택이 형성될 수 있다. 일 예로서, 상기 제어 게이트막(115)과 층간 절연막(117)의 쌍이 n개 적층되어 L1, L2, ..., Ln의 단위층들을 구비하는 스택(S)이 형성될 수 있다. 상기 기판(100)은 불순물이 도핑되어 전도도가 벌크 기판에 비해 향상된 불순물 영역(105)를 구비할 수 있다. 상기 불순물 영역(105)은 공통 소오스 라인일 수 있다.Referring to FIG. 3A, a lower insulating layer 113 may be formed on the substrate 100. A stack in which a plurality of control gate layers 115 and a plurality of interlayer insulating layers 117 are alternately stacked may be formed on the lower insulating layer 113. As an example, n pairs of the control gate layer 115 and the interlayer insulating layer 117 may be stacked to form a stack S including unit layers of L1, L2,..., Ln. The substrate 100 may include an impurity region 105 in which impurities are doped to improve conductivity compared to a bulk substrate. The impurity region 105 may be a common source line.

상기 기판(100)은 반도체 기판으로서, 일 예로서, 단결정질 실리콘, 실리콘-게르마늄 또는 실리콘 카바이드와 같은 IV-IV 화합물, III-V 화합물, 또는 II-VI 화합물 기판 이거나, 이러한 임의의 기판 상에 상기 반도체층이 형성된 것일 수 있다. 상기 제어 게이트막(115)은 반도체 물질, 일 예로서, 도핑된 폴리실리콘; 또는 금속 일 예로서, 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 질화티탄 또는 이들의 합금들을 포함할 수 있다. 상기 하부 절연막(113) 및 상기 층간 절연막(117)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.The substrate 100 is a semiconductor substrate, and may be, for example, an IV-IV compound, III-V compound, or II-VI compound substrate, such as monocrystalline silicon, silicon-germanium, or silicon carbide, or on any such substrate. The semiconductor layer may be formed. The control gate layer 115 may include a semiconductor material, for example, doped polysilicon; Or a metal, as an example, may include tungsten, copper, aluminum, tantalum, titanium, cobalt, titanium nitride or alloys thereof. The lower insulating film 113 and the interlayer insulating film 117 may be a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a composite film thereof.

도 3b를 참조하면, 상기 스택 즉, 상기 교호적으로 적층된 복수의 제어 게이트막(115)과 복수의 층간 절연막(117), 및 하부 절연막(113)을 관통하여 상기 기판(100) 구체적으로는 상기 불순물 영역(105)을 노출시키는 개구부(H)을 형성할 수 있다.Referring to FIG. 3B, the substrate 100 may be specifically formed through the stack, that is, the plurality of control gate layers 115, the plurality of interlayer insulating layers 117, and the lower insulating layers 113. An opening H exposing the impurity region 105 may be formed.

이후, 상기 개구부(H)의 측벽 내에 노출된 제어 게이트막(115)을 선택적으로 리세스하여 층간 절연막들(117) 사이에 배치된 제어 게이트 패턴들(115a)를 형성함과 동시에 측부에 제어 게이트 패턴(115a)가 노출되고 상하부에 층간 절연막(117)이 노출된 홈들(Ha)을 형성할 수 있다. Thereafter, the control gate layer 115 exposed in the sidewall of the opening H is selectively recessed to form the control gate patterns 115a disposed between the interlayer insulating layers 117 and at the same time the control gate layer 115 Grooves Ha may be formed in which the pattern 115a is exposed and the interlayer insulating layer 117 is exposed on the upper and lower portions thereof.

도 3c를 참조하면, 상기 홈들(Ha)의 내부 표면 및 상기 개구부(H)의 측벽 상에 블로킹 절연막(122)을 컨포멀하게 형성한 후, 상기 블로킹 절연막(122) 상에 전하 포획층(125)을 또한 컨포멀하게 형성한 후, 상기 전하 포획층(125)과 상기 블로킹 절연막(122)을 차례로 비등방성 식각할 수 있다. 그 결과, 상기 홈들(Ha) 내부 표면을 컨포멀하게 코팅하는 블로킹 절연막(122)과 상기 블로킹 절연막(122)으로 표면 코팅된 상기 홈들(Ha)을 채우는 전하 포획층(125)이 형성될 수 있다. 이 때, 상기 개구부(H)의 측벽 내에 상기 블로킹 절연막(122), 상기 전화 포획층(125), 그리고 층간 절연막(117)이 노출될 수 있다. 본 실시예에서, 상기 블로킹 절연막(122)은 인터 게이트 절연막(Inter Gate Dielectric, IGD)으로 명명될 수 도 있고, 일 예로서, 실리콘 산화막, 실리콘 산질화막, 또는 고유전율을 갖는 알루미늄 산화막일 수 있다. 본 실시예에서, 상기 전하 포획층(125)은 플로팅 게이트로 명명될 수 있고, 일 예로서, 폴리실리콘일 수 있으나 이에 한정되지 않는다.Referring to FIG. 3C, after the blocking insulating layer 122 is conformally formed on the inner surface of the grooves Ha and the sidewall of the opening H, the charge trapping layer 125 is formed on the blocking insulating layer 122. ) May also be conformally formed, followed by anisotropic etching of the charge trapping layer 125 and the blocking insulating layer 122. As a result, a blocking insulating layer 122 conformally coating the inner surface of the grooves Ha and a charge trapping layer 125 filling the grooves Ha coated with the blocking insulating layer 122 may be formed. . In this case, the blocking insulating layer 122, the telephone capture layer 125, and the interlayer insulating layer 117 may be exposed in the sidewall of the opening H. In the present embodiment, the blocking insulating film 122 may be referred to as an inter gate insulating film (IGD). For example, the blocking insulating film 122 may be a silicon oxide film, a silicon oxynitride film, or an aluminum oxide film having a high dielectric constant. . In the present embodiment, the charge trapping layer 125 may be referred to as a floating gate, and as an example, may be polysilicon, but is not limited thereto.

도 3d를 참조하면, 상기 개구부(H)의 측벽을 포함한 상기 결과물의 표면 상에 터널 절연막을 컨포멀하게 형성한 후, 이방성 식각하여 개구부(H)의 측벽 상에 상기 전하 포획층(125)을 덮는 터널 절연막(133)을 형성할 수 있다. 그러나 이에 한정되지 않고, 개구부(H)의 측벽 상에 노출된 상기 전하 포획층(125)을 산화시켜 상기 터널 절연막(133)을 형성할 수도 있다. 상기 터널 절연막(133)은 실리콘 산화막일 수 있다.Referring to FIG. 3D, after a tunnel insulating film is conformally formed on the surface of the resultant including the sidewall of the opening H, the charge trapping layer 125 is formed on the sidewall of the opening H by anisotropic etching. A covering tunnel insulating film 133 may be formed. However, the present invention is not limited thereto, and the tunnel insulating layer 133 may be formed by oxidizing the charge trapping layer 125 exposed on the sidewall of the opening H. The tunnel insulating layer 133 may be a silicon oxide layer.

상기 터널 절연막(133)이 형성된 결과물 상에 c축 배향된 ZnO막(135)을 형성할 수 있다. 상기 ZnO막(135)은 수 nm의 두께로 원자층 증착법(atomic layer deposition)을 사용하여 형성할 수 있다. 상기 ZnO막(135)은 소자의 동작과정에서 이 내부에 채널이 형성되지 않을 수 있을 정도의 두께 일 예로서, 디바이 길이(Debye Length)보다 적은 3 내지 10nm로 형성할 수 있다.A c-axis oriented ZnO layer 135 may be formed on the resultant product in which the tunnel insulating layer 133 is formed. The ZnO film 135 may be formed using atomic layer deposition with a thickness of several nm. The ZnO layer 135 may be formed to have a thickness of about 3 nm to about 10 nm less than the Debye Length as an example such that a channel may not be formed therein during the operation of the device.

상기 ZnO막(135) 상에 c축 배향된 산화물 반도체막(137) 일 예로서, In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층을 형성할 수 있다. 상기 c축 배향된 산화물 반도체막(137)은 상기 ZnO막(135)을 시드층으로 하여 상기 ZnO막(135)의 결정축을 따라 형성될 수 있다. 이러한 c축 배향된 산화물 반도체막(137)은 c축 방향 즉, 막 표면의 법선 방향(상기 개구부 내에서는 기판 표면과 평행한 방향)으로 단위층들이 적층된 막으로, 단위층은 약 0.7nm의 두께를 갖고 차례로 적층된 (Ga, Zn)O/ InO2/ (Ga, Zn)O를 구비할 수 있다. 여기서, (Ga, Zn)O는 Ga 및/또는 Zn의 산화물로서 GaO, ZnO, 또는 GaZnO를 의미할 수 있다. 이러한 c축 배향된 산화물 반도체막(137)은 a축 및/또는 b축의 배향은 불규칙하여 단결정막은 아니지만 그레인 바운더리가 명확하지 않아 비교적 우수한 전하 이동도를 나타낼 수 있다. 그 결과, c축 배향된 산화물 반도체막(137)을 채널로서 포함하는 소자의 전기적 특성을 향상시킬 수 있다.As an example, an In—Ga oxide layer, an In—Zn oxide layer, or an In—Ga—Zn oxide layer may be formed on the ZnO layer 135. The c-axis oriented oxide semiconductor layer 137 may be formed along the crystal axis of the ZnO layer 135 using the ZnO layer 135 as a seed layer. The c-axis oriented oxide semiconductor film 137 is a film in which unit layers are stacked in the c-axis direction, that is, the normal direction of the surface of the film (the direction parallel to the surface of the substrate in the opening). (Ga, Zn) O / InO 2 / (Ga, Zn) O, which are stacked in sequence and having a thickness, may be provided. Here, (Ga, Zn) O may mean GaO, ZnO, or GaZnO as oxides of Ga and / or Zn. The c-axis oriented oxide semiconductor film 137 is irregular in the a-axis and / or b-axis, so it is not a single crystal film, but the grain boundaries are not clear. As a result, the electrical characteristics of the device including the c-axis oriented oxide semiconductor film 137 as a channel can be improved.

상기 c축 배향된 산화물 반도체막(137)은 10nm 내지 30nm의 두께로 형성될 수 있다. 상기 c축 배향된 산화물 반도체막(137) 또한 원자층 증착법을 사용하여 형성할 수 있다. 다시 말해서, 상기 c축 배향된 산화물 반도체막(137)은 상기 ZnO막(135) 상에 에피택셜 성장하여 c축 배향된 결정성을 가질 수 있다. 상기 ZnO막(135)과 상기 c축 배향된 산화물 반도체막(137)은 원자층 증착용 챔버 내에서 연속하여 인시츄로 성장될 수 있다. 상기 c축 배향된 산화물 반도체막(137)을 형성할 때 챔버 내의 온도는 100 내지 300℃, 구체적으로 150 내지 290℃, 일 예로서 230 내지 270℃일 수 있다. 이와 같이 형성된 c축 배향된 산화물 반도체막(137)은 후속하여 열처리를 진행하지 않아도 c축 배향된 결정성을 가질 수 있다. 그러나, 경우에 따라서는 상기 c축 배향된 산화물 반도체막(45)이 형성된 기판을 300 내지 600℃, 구체적으로 350 내지 450℃, 일 예로서 370 내지 430℃의 온도로 열처리할 수도 있다. 열처리시 분위기는 산소를 포함하는 분위기 일 예로서, 공기 분위기일 수 있다.The c-axis oriented oxide semiconductor film 137 may be formed to a thickness of 10nm to 30nm. The c-axis oriented oxide semiconductor film 137 may also be formed using an atomic layer deposition method. In other words, the c-axis oriented oxide semiconductor layer 137 may have c-axis oriented crystallinity by epitaxially growing on the ZnO layer 135. The ZnO layer 135 and the c-axis oriented oxide semiconductor layer 137 may be continuously grown in situ in an atomic layer deposition chamber. When forming the c-axis oriented oxide semiconductor film 137, the temperature in the chamber may be 100 to 300 ° C., specifically 150 to 290 ° C., for example 230 to 270 ° C. The c-axis oriented oxide semiconductor film 137 thus formed may have c-axis oriented crystallinity without subsequent heat treatment. However, in some cases, the substrate on which the c-axis oriented oxide semiconductor film 45 is formed may be heat-treated at a temperature of 300 to 600 ° C, specifically 350 to 450 ° C, for example, 370 to 430 ° C. At the time of heat treatment, the atmosphere may include an atmosphere including oxygen, for example, an air atmosphere.

상기 c축 배향된 산화물 반도체막(137)을 원자층 증착법을 사용하여 형성하는 것은 구체적으로, In 소오스, Ga 소오스 및/또는 Zn 소오스, 그리고 산화제를 이용하여 수행할 수 있다. 예를 들어 In 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, Ga 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, Zn 소오스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)3)(DMZ) 등을 이용할 수 있다. 또한, 산화제로는 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다. The c-axis oriented oxide semiconductor film 137 may be formed using an atomic layer deposition method, specifically, using an In source, Ga source and / or Zn source, and an oxidizing agent. For example, trimethyl indium (In (CH 3 ) 3 ) (TMIn) may be used as the In source, and trimethyl gallium (Ga (CH 3 ) 3 ) (TMGa) may be used as the Ga source. As the Zn source, diethyl zinc (Zn (C 2 H 5 ) 2 ) (DEZ), dimethyl zinc (Zn (CH 3 ) 3 ) (DMZ), etc. may be used. . As the oxidizing agent, for example, at least one of oxygen (O 2 ), ozone (O 3 ), water vapor (H 2 O), N 2 O, and CO 2 may be used.

상기 c축 배향된 산화물 반도체막(137)이 In-Ga-Zn 산화물(IGZO)인 경우, In 소오스, Ga 소오스, Zn 소오스, 및 산화제의 몰비를 조절하면 In:Ga:Zn:O의 원자비가 서로 다른 막을 형성할 수 있는데, 본 실시예에서는 상기 IGZO막은 In, Ga, 및 Zn의 합계 원자수 대비 In을 약 40 내지 80 at%, 구체적으로 약 45 내지 75 at% 예를 들어, 약 50 내지 70 at%를 가질 수 있다. Ga는 In, Ga, 및 Zn의 합계 원자수 대비 약 10 내지 25 at%, 구체적으로 약 12 내지 22 at%, 예를 들어 약 15 내지 20 at%로 함유될 수 있다. Zn은 In, Ga, 및 Zn의 합계 원자수 대비 약 10 내지 35 at%, 구체적으로 약 13 내지 33 at%, 예를 들어 약 15 내지 30 at%로 함유될 수 있다. 일 예로서, In:Ga:Zn의 원자비는 4:1:1 내지 5:2:3일 수 있다. 이 때, Ga와 Zn은 In 대비 적은 at%로 함유될 수 있고, 이에 더해 Ga는 Zn보다도 적은 at% 로 함유될 수 있다. 이 범위 내에서 In-Ga-Zn 산화물(IGZO)은 우수한 결정성을 나타낼 수 있다. 또한, IGZO 산화물을 구비하는 소자는 우수한 특성을 나타낼 수 있다. When the c-axis oriented oxide semiconductor film 137 is an In—Ga—Zn oxide (IGZO), the atomic ratio of In: Ga: Zn: O is determined by adjusting the molar ratio of In source, Ga source, Zn source, and oxidant. In the present embodiment, the IGZO film may have about 40 to 80 at%, specifically about 45 to 75 at% of In, relative to the total number of atoms of In, Ga, and Zn. May have 70 at%. Ga may be contained in an amount of about 10 to 25 at%, specifically about 12 to 22 at%, for example about 15 to 20 at%, based on the total number of atoms of In, Ga, and Zn. Zn may contain about 10 to 35 at%, specifically about 13 to 33 at%, for example about 15 to 30 at%, based on the total number of atoms of In, Ga, and Zn. As an example, the atomic ratio of In: Ga: Zn may be 4: 1: 1 to 5: 2: 3. At this time, Ga and Zn may be contained at less than In compared to In, and in addition, Ga may be contained at less than Zn. Within this range, In—Ga—Zn oxide (IGZO) may exhibit excellent crystallinity. In addition, devices having IGZO oxides can exhibit excellent characteristics.

상기 ZnO막(135)과 상기 c축 배향된 산화물 반도체막(137)은 상기 스택의 상부 및 상기 개구부(H)의 측벽과 바닥면 상에 컨포멀하게 형성될 수 있다. 이 후, 상기 c축 배향된 산화물 반도체막(137)과 상기 ZnO막(135)을 차례로 이방성 식각하여 개구부(H)의 측벽 상에 형성된 상기 터널 절연막(133) 상에 차례로 적층된 패터닝된 ZnO막(135)과 c축 배향된 산화물 반도체막(137)을 형성함과 동시에 상기 개구부(H) 내에 공통 소오스 라인(105)를 노출시킬 수 있다.The ZnO layer 135 and the c-axis oriented oxide semiconductor layer 137 may be conformally formed on the top of the stack and on sidewalls and bottom surfaces of the opening H. Thereafter, the c-axis oriented oxide semiconductor film 137 and the ZnO film 135 are sequentially anisotropically etched to sequentially pattern the ZnO film stacked on the tunnel insulating film 133 formed on the sidewall of the opening H. A common source line 105 may be exposed in the opening H at the same time as the oxide semiconductor layer 137 137 and c-axis aligned.

이 후, 상기 c축 배향된 산화물 반도체막(137)이 형성된 개구부(H)를 매립 절연막(141)로 채울 수 있다. Thereafter, the opening H in which the c-axis oriented oxide semiconductor film 137 is formed may be filled with the buried insulating film 141.

도 3e를 참조하면, 상기 매립 절연막(141)을 평탄화식각하여, 상기 스택의 상부면을 노출시킴과 동시에 절연 기둥(141a)과 이를 차례로 둘러싸는 c축 배향된 산화물 반도체막(137) 및 ZnO막(135)의 상부 단면을 노출시킬 수 있다.Referring to FIG. 3E, the buried insulating film 141 is planarized and etched to expose the top surface of the stack and simultaneously surround the insulating pillar 141a and the c-axis oriented oxide semiconductor film 137 and the ZnO film. The upper cross section of 135 can be exposed.

노출된 c축 배향된 산화물 반도체막(137) 및 ZnO막(135)을 덮는 상부 전극(155)을 형성할 수 있다. 상기 상부 전극(155)은 비트라인이거나 혹은 비트라인에 접속하는 전도성 패드일 수 있다.An upper electrode 155 may be formed to cover the exposed c-axis oriented oxide semiconductor layer 137 and the ZnO layer 135. The upper electrode 155 may be a bit line or a conductive pad connected to the bit line.

도 3e를 다시 참조하여, 본 실시예에 따른 수직형 비휘발성 메모리 소자의 구조를 설명한다. 본 실시예에 따른 수직형 비휘발성 메모리 소자는 기판(100)의 상부 방향으로 연장되는 절연 기둥(141a)을 구비한다. 상기 절연 기둥(141a)의 측부에 교호적으로 적층된 층간 절연막들(117)과 제어 게이트 패턴들(115a)이 배치된다. 상기 절연 기둥(141a)과 상기 제어 게이트 패턴들(115a) 사이에 상기 절연 기둥(141a)을 따라 연장되는 c축 배향된 산화물 반도체 채널층(137)과 ZnO층(135)이 차례로 배치된다. 구체적으로, 상기 절연 기둥(141a)의 측벽을 상기 c축 배향된 산화물 반도체 채널층(137)이 감싸도록 배치되고, 상기 c축 배향된 산화물 반도체 채널층(137) 상에 상기 ZnO층(135)이 상기 절연 기둥(141a)의 측벽을 감싸도록 배치될 수 있다. Referring back to FIG. 3E, the structure of the vertical nonvolatile memory device according to the present embodiment will be described. The vertical nonvolatile memory device according to the present exemplary embodiment includes an insulating pillar 141a extending in an upper direction of the substrate 100. Interlayer insulating layers 117 and control gate patterns 115a alternately stacked on the side of the insulating pillar 141a are disposed. A c-axis oriented oxide semiconductor channel layer 137 and a ZnO layer 135 that extend along the insulating pillar 141a are sequentially disposed between the insulating pillar 141a and the control gate patterns 115a. Specifically, the c-axis oriented oxide semiconductor channel layer 137 surrounds the sidewall of the insulating pillar 141a, and the ZnO layer 135 is disposed on the c-axis oriented oxide semiconductor channel layer 137. The insulation pillar 141a may be disposed to surround sidewalls of the insulating pillar 141a.

상기 ZnO층(135)과 상기 각 제어 게이트 패턴(115a) 사이에 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)이 차례로 배치된다. 구체적으로, 상기 제어 게이트 패턴(115a)의 폭은 이의 상하부에 위치한 층간 절연막들(117)의 폭에 비해 좁아, 상기 층간 절연막들(117) 사이에, 측부에 제어 게이트 패턴(115a)이 노출되고 상하부에 층간 절연막(117)이 노출된 홈들(Ha)이 정의될 수 있고, 상기 블로킹 절연막(122)은 상기 홈들(Ha) 내부 표면을 컨포멀하게 코팅할 수 있고, 상기 전하 포획층(125)은 상기 블로킹 절연막(122)으로 표면 코팅된 상기 홈들(Ha)을 채울 수 있다. 상기 터널 절연막(133)은 상기 전하 포획층(125)을 덮을 수 있다.A tunnel insulating layer 133, a charge trapping layer 125, and a blocking insulating layer 122 are sequentially disposed between the ZnO layer 135 and each of the control gate patterns 115a. Specifically, the width of the control gate pattern 115a is narrower than the width of the interlayer insulating layers 117 disposed at upper and lower portions thereof, so that the control gate pattern 115a is exposed between the interlayer insulating layers 117 on the sides thereof. Grooves Ha may be defined in which upper and lower interlayer insulating layers 117 are exposed, and the blocking insulating layer 122 may conformally coat an inner surface of the grooves Ha, and the charge trapping layer 125 may be formed. May fill the grooves Ha surface-coated with the blocking insulating layer 122. The tunnel insulating layer 133 may cover the charge trap layer 125.

도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다. 본 실시예에 따른 소자 제조방법은, 후술하는 것을 제외하고는, 도 3a 내지 도 3e를 참조하여 설명한 소자 제조방법과 유사할 수 있다.4A through 4C are cross-sectional views illustrating a method of manufacturing a vertical NAND flash memory device according to another exemplary embodiment of the present invention. The device manufacturing method according to the present embodiment may be similar to the device manufacturing method described with reference to FIGS. 3A to 3E, except as described below.

도 4a를 참조하면, 기판(100) 상에 하부 절연막(113)이 형성될 수 있다. 상기 하부 절연막(113) 상에 복수의 제어 게이트막과 복수의 층간 절연막(117)이 교호적으로 적층되어 있는 스택이 형성될 수 있다. 상기 기판(100)은 불순물이 도핑되어 전도도가 벌크 기판에 비해 향상된 불순물 영역(105)를 구비할 수 있다. 상기 불순물 영역(105)은 공통 소오스 라인일 수 있다.Referring to FIG. 4A, a lower insulating layer 113 may be formed on the substrate 100. A stack in which a plurality of control gate layers and a plurality of interlayer insulating layers 117 are alternately stacked may be formed on the lower insulating layer 113. The substrate 100 may include an impurity region 105 in which impurities are doped to improve conductivity compared to a bulk substrate. The impurity region 105 may be a common source line.

상기 스택 즉, 상기 교호적으로 적층된 복수의 제어 게이트막과 복수의 층간 절연막(117), 및 하부 절연막(113)을 관통하여 상기 기판(100) 구체적으로는 상기 불순물 영역(105)을 바닥면 내에 노출시키는 개구부(H)을 형성할 수 있다. 상기 개구부(H)의 형성에 의해 층간 절연막들(117) 사이에 개재된 제어 게이트 패턴(115a)이 정의될 수 있고, 상기 개구부(H)의 측벽 내에 상기 제어 게이트 패턴(115a)이 노출될 수 있다.The substrate 100, specifically, the impurity region 105 is formed through the stack, that is, the control gate layer, the plurality of interlayer insulating layers 117, and the lower insulating layer 113 that are alternately stacked. The opening H can be formed. The control gate pattern 115a interposed between the interlayer insulating layers 117 may be defined by the formation of the opening H, and the control gate pattern 115a may be exposed in the sidewall of the opening H. have.

도 4b를 참조하면, 상기 개구부(H)의 측벽 내에 노출된 제어 게이트 패턴(115a)을 갖는 기판 상에 표면 프로파일을 따라 컨포멀하게 블로킹 절연막(123), 전하 포획층(126), 및 터널 절연막(133)을 차례로 형성한 후, 이들을 이방성 식각할 수 있다. 그 결과, 상기 개구부(H)의 측벽 상에 차례로 적층된 블로킹 절연막(123), 전하 포획층(125), 및 터널 절연막(133)을 형성할 수 있다. 본 실시예에서, 상기 전하 포획층(125)은 실리콘 질화막일 수 있으나, 이에 한정되지 않는다.Referring to FIG. 4B, a blocking insulating film 123, a charge trapping layer 126, and a tunnel insulating film conformally conform to a surface profile on a substrate having a control gate pattern 115a exposed in a sidewall of the opening H. After forming (133) in sequence, they can be anisotropically etched. As a result, the blocking insulating layer 123, the charge trapping layer 125, and the tunnel insulating layer 133 that are sequentially stacked on the sidewalls of the opening H may be formed. In the present embodiment, the charge trap layer 125 may be a silicon nitride film, but is not limited thereto.

상기 터널 절연막(133)이 형성된 결과물 상에 c축 배향된 ZnO막(135)을 컨포멀하게 형성할 수 있다. 상기 ZnO막(135) 상에 c축 배향된 산화물 반도체막(137) 일 예로서, In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층을 컨포멀하게 형성할 수 있다. 이 후, 상기 c축 배향된 산화물 반도체막(137)과 상기 ZnO막(135)을 차례로 이방성 식각하여 개구부(H)의 측벽 상에 형성된 상기 터널 절연막(133) 상에 차례로 적층된 패터닝된 ZnO막(135)과 c축 배향된 산화물 반도체막(137)을 형성함과 동시에 상기 개구부(H) 내에 공통 소오스 라인(105)를 노출시킬 수 있다.A c-axis oriented ZnO film 135 may be conformally formed on the resultant product in which the tunnel insulating film 133 is formed. For example, an In-Ga oxide layer, an In-Zn oxide layer, or an In-Ga-Zn oxide layer may be conformally formed on the ZnO layer 135 by the c-axis oriented oxide semiconductor layer 137. . Thereafter, the c-axis oriented oxide semiconductor film 137 and the ZnO film 135 are sequentially anisotropically etched to sequentially pattern the ZnO film stacked on the tunnel insulating film 133 formed on the sidewall of the opening H. A common source line 105 may be exposed in the opening H at the same time as the oxide semiconductor layer 137 137 and c-axis aligned.

상기 c축 배향된 산화물 반도체막(137)이 형성된 개구부(H)를 매립 절연막(141)로 채울 수 있다. The opening H on which the c-axis oriented oxide semiconductor layer 137 is formed may be filled with the buried insulating layer 141.

도 4c를 참조하면, 상기 매립 절연막(141)을 평탄화식각하여, 상기 스택의 상부면을 노출시킴과 동시에 절연 기둥(141a)과 이를 차례로 둘러싸는 c축 배향된 산화물 반도체막(137) 및 ZnO막(135)의 상부 단면을 노출시킬 수 있다.Referring to FIG. 4C, the buried insulating layer 141 is planarized and etched to expose the top surface of the stack and simultaneously surround the insulating pillar 141a and the c-axis oriented oxide semiconductor layer 137 and the ZnO layer. The upper cross section of 135 can be exposed.

노출된 c축 배향된 산화물 반도체막(137) 및 ZnO막(135)을 덮는 상부 전극(155)을 형성할 수 있다. 상기 상부 전극(155)은 비트라인이거나 혹은 비트라인에 접속하는 전도성 패드일 수 있다.An upper electrode 155 may be formed to cover the exposed c-axis oriented oxide semiconductor layer 137 and the ZnO layer 135. The upper electrode 155 may be a bit line or a conductive pad connected to the bit line.

도 4c를 다시 참조하여, 본 실시예에 따른 수직형 비휘발성 메모리 소자의 구조를 설명한다. 본 실시예에 따른 수직형 비휘발성 메모리 소자는 기판(100)의 상부 방향으로 연장되는 절연 기둥(141a)을 구비한다. 상기 절연 기둥(141a)의 측부에 교호적으로 적층된 층간 절연막들(117)과 제어 게이트 패턴들(115a)이 배치된다. 상기 절연 기둥(141a)과 상기 제어 게이트 패턴들(115a) 사이에 상기 절연 기둥(141a)을 따라 연장되는 c축 배향된 산화물 반도체 채널층(137)과 ZnO층(135)이 차례로 배치된다. 구체적으로, 상기 절연 기둥(141a)의 측벽을 상기 c축 배향된 산화물 반도체 채널층(137)이 감싸도록 배치되고, 상기 c축 배향된 산화물 반도체 채널층(137) 상에 상기 ZnO층(135)이 상기 절연 기둥(141a)의 측벽을 감싸도록 배치될 수 있다.  Referring back to FIG. 4C, the structure of the vertical nonvolatile memory device according to the present embodiment will be described. The vertical nonvolatile memory device according to the present exemplary embodiment includes an insulating pillar 141a extending in an upper direction of the substrate 100. Interlayer insulating layers 117 and control gate patterns 115a alternately stacked on the side of the insulating pillar 141a are disposed. A c-axis oriented oxide semiconductor channel layer 137 and a ZnO layer 135 that extend along the insulating pillar 141a are sequentially disposed between the insulating pillar 141a and the control gate patterns 115a. Specifically, the c-axis oriented oxide semiconductor channel layer 137 surrounds the sidewall of the insulating pillar 141a, and the ZnO layer 135 is disposed on the c-axis oriented oxide semiconductor channel layer 137. The insulation pillar 141a may be disposed to surround sidewalls of the insulating pillar 141a.

상기 ZnO층(135)과 상기 각 제어 게이트 패턴(115a) 사이에 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)이 차례로 배치된다. 나아가, 상기 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)은 상기 ZnO층(135)과 상기 층간 절연막들(117) 사이의 영역으로 각각 연장되어 배치될 수 있다.A tunnel insulating layer 133, a charge trapping layer 125, and a blocking insulating layer 122 are sequentially disposed between the ZnO layer 135 and each of the control gate patterns 115a. In addition, the tunnel insulating layer 133, the charge trapping layer 125, and the blocking insulating layer 122 may extend to regions between the ZnO layer 135 and the interlayer insulating layers 117, respectively.

이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.Hereinafter, preferred examples are provided to aid the understanding of the present invention. However, the following experimental example is only for helping understanding of the present invention, and the present invention is not limited by the following experimental example.

제조예 1 (IGZO막 제조)Preparation Example 1 (IGZO film production)

실리콘 기판 상에 실리콘 산화막을 100nm의 두께로 형성하고, 상기 실리콘 산화막이 형성된 기판을 원자층 증착 챔버 내에 투입하고 챔버 내에서 5nm두께의 ZnO층과 15nm두께의 IGZO층을 원자층 증착법을 사용하여 적층하였다. 상기 ZnO층을 형성할 때 챔버 내의 온도는 250 ℃였고, 상기 IGZO층을 형성할 때 챔버 내의 온도는 250 ℃였다. 이 후, IGZO층이 증착된 결과물을 400 ℃의 온도로 공기 중에서 1시간 동안 열처리하였다. 상기 IGZO층을 형성할 때, In, Ga, Zn의 조성비(원자비)는 4:1:1로 설정하였다.A silicon oxide film was formed to a thickness of 100 nm on the silicon substrate, and the substrate on which the silicon oxide film was formed was introduced into an atomic layer deposition chamber, and a 5 nm thick ZnO layer and a 15 nm thick IGZO layer were laminated in the chamber by an atomic layer deposition method. It was. The temperature in the chamber was 250 ° C. when forming the ZnO layer and the temperature in the chamber was 250 ° C. when forming the IGZO layer. Thereafter, the resultant on which the IGZO layer was deposited was heat-treated for 1 hour in air at a temperature of 400 ° C. In forming the IGZO layer, the composition ratio (atomic ratio) of In, Ga, and Zn was set to 4: 1: 1.

제조예 2 (IGZO막 제조)Preparation Example 2 (IGZO Film Preparation)

IGZO층을 형성할 때, In, Ga, Zn의 조성비(원자비)를 5:2:3으로 변경한 것을 제외하고는 제조예 1과 거의 유사한 방법으로 IGZO막을 제조하였다.When the IGZO layer was formed, an IGZO film was prepared in substantially the same manner as in Preparation Example 1 except that the composition ratio (atomic ratio) of In, Ga, and Zn was changed to 5: 2: 3.

비교예 1 (IGZO막 제조)Comparative Example 1 (IGZO film production)

실리콘 산화막 상에 ZnO층을 형성하지 않고 IGZO층을 형성한 것을 제외하고는 제조예 1과 동일한 방법을 사용하여 IGZO막을 제조하였다.An IGZO film was manufactured in the same manner as in Preparation Example 1, except that an IGZO layer was formed without forming a ZnO layer on the silicon oxide film.

비교예 2 (IGZO막 제조)Comparative Example 2 (IGZO film production)

실리콘 산화막 상에 ZnO층을 형성하지 않고 IGZO층을 형성하되, IGZO층을 형성할 때, In, Ga, Zn의 조성비(원자비)를 5:2:3으로 변경한 것을 제외하고는 제조예 1과 거의 유사한 방법으로 IGZO막을 제조하였다.A IGZO layer was formed on the silicon oxide film without forming a ZnO layer, except that the composition ratio (atomic ratio) of In, Ga, and Zn was changed to 5: 2: 3 when the IGZO layer was formed. The IGZO film was prepared in a similar manner to.

도 5는 제조예 1 및 비교예 1에 따른 시료를 사용하여 얻어진 XRD (X-Ray Diffraction) 그래프이고, 도 6은 제조예 2 및 비교예 2에 따른 시료를 사용하여 얻어진 XRD 그래프이다.5 is an XRD (X-Ray Diffraction) graph obtained using the samples according to Preparation Example 1 and Comparative Example 1, Figure 6 is an XRD graph obtained using the samples according to Preparation Example 2 and Comparative Example 2.

도 5 및 도 6을 참조하면, ZnO층 즉, 씨드층 상에 IGZO층을 형성한 경우(제조예들 1 및 2), ZnO층을 형성하지 않고 IGZO층을 형성한 경우(비교예들 1 및 2) 대비 31˚부근에서 (009)면을 나타내는 피크가 뾰족한 것을 알 수 있다. 이로부터 ZnO층 상에 IGZO층을 형성한 경우 C-축 배향성이 향상되는 것을 알 수 있다. 또한, In2O3 는 결정질로 존재할 때, IGZO (009) peak 과 매우 유사한 위치 약 ~ 31˚부근에서 강한 (222) peak을 나타내므로, In 비율이 적절히 높을 때 IGZO 의 결정성을 쉽게 확보할 수 있을 것으로 추측되었다.5 and 6, when the IGZO layer is formed on the ZnO layer, that is, the seed layer (manufacture examples 1 and 2), when the IGZO layer is formed without forming the ZnO layer (Comparative Examples 1 and 2). 2) The peak representing the (009) plane is sharp at around 31˚. It can be seen from this that the C-axis orientation is improved when the IGZO layer is formed on the ZnO layer. Also, when In 2 O 3 is present in crystalline state, it shows strong (222) peak around ˜31 °, which is very similar to IGZO (009) peak, so it is easy to secure the crystallinity of IGZO when In ratio is high. It was supposed to be.

도 7은 제조예 1에 따른 시료를 사용하여 얻어진 XPS (X-ray photoelectron Spectroscopy) 깊이 분포를 나타내는 그래프이다.7 is a graph showing XPS (X-ray photoelectron Spectroscopy) depth distribution obtained using a sample according to Preparation Example 1. FIG.

도 7을 참조하면, 제조예 1에 따른 시료는 표면으로부터 차례대로 IGZO, ZnO, SiO2, 및 Si의 조성을 갖는 것으로 나타났다. Referring to FIG. 7, the sample according to Preparation Example 1 was found to have a composition of IGZO, ZnO, SiO 2, and Si in order from the surface.

제조예 3 (TFT 제조)Preparation Example 3 (manufactured by TFT)

제조예 2에서 얻어진 결과물의 IGZO층과 더불어 ZnO층을 패터닝하여 IGZO 채널층을 얻었다. 상기 IGZO 채널층의 길이방향 양측 단부에 ITO (Indium Tin Oxide) 패턴을 적층하여 소오스 전극 및 드레인 전극을 형성하였다. 그 결과, IGZO층을 채널층으로, 실리콘 기판을 게이트 전극으로, 또한 실리콘 산화막을 게이트 절연막을 구비하는 TFT (Thin Film Transistor)를 얻었다. 이 때, IGZO 채널층은 채널폭이 40 ㎛이고 채널길이가 20 ㎛이었다.The ZnO layer was patterned together with the IGZO layer of the resultant obtained in Production Example 2 to obtain an IGZO channel layer. An indium tin oxide (ITO) pattern was stacked on both ends of the IGZO channel layer in the longitudinal direction to form a source electrode and a drain electrode. As a result, a TFT (Thin Film Transistor) having an IGZO layer as a channel layer, a silicon substrate as a gate electrode, and a silicon oxide film as a gate insulating film was obtained. At this time, the IGZO channel layer had a channel width of 40 mu m and a channel length of 20 mu m.

비교예 3 (TFT 제조)Comparative Example 3 (manufactured by TFT)

비교예 2에서 얻어진 결과물을 사용한 것을 제외하고는 제조예 3와 유사한 방법을 사용하여 TFT를 제조하였다.A TFT was manufactured in a similar manner to Preparation Example 3, except that the result obtained in Comparative Example 2 was used.

도 8a 및 도 8b는 각각 제조예 3 및 비교예 3에 따른 TFT들의 ID-VG 커브를 나타낸 그래프들이다.8A and 8B are graphs showing I D -V G curves of TFTs according to Preparation Example 3 and Comparative Example 3, respectively.

도 8a 및 도 8b를 참조하면, 제조예 3에 따른 TFT 즉, ZnO 씨드층 상에 IGZO 채널층이 형성된 TFT는 SS (subthreshold swing) 특성이 더 우수하며, 전계 효과 이동도는 양호한 수준을 나타내었다.8A and 8B, the TFT according to Preparation Example 3, that is, the TFT in which the IGZO channel layer was formed on the ZnO seed layer had better SS (subthreshold swing) characteristics and a good field effect mobility. .

도 9a 및 도 9b는 각각 제조예 3 및 비교예 3에 따른 TFT들에 스트레스를 가한 시간에 따른 ID-VG 커브를 나타낸 그래프들이다. PBS (positive bias stress)는 각 TFT의 문턱전압에 20V를 더한 전압을 게이트 전극에 인가한 것을 의미하며, NBS (negative bias stress)는 각 TFT의 문턱전압에 20V를 뺀 전압을 게이트 전극에 인가한 것을 의미하며, 또한 NBIS (negative bias illumination stress)는 각 TFT의 문턱전압에 20V를 뺀 전압을 게이트 전극에 인가함과 동시에 TFT 상에 녹색의 광을 인가한 것을 의미한다.9A and 9B are graphs showing I D -V G curves over time when stress is applied to TFTs according to Preparation Example 3 and Comparative Example 3, respectively. Positive bias stress (PBS) is applied to the gate electrode by applying a voltage added to the threshold voltage of each TFT to the gate electrode, and negative bias stress (NBS) is applied to the gate electrode by subtracting 20V from the threshold voltage of each TFT. In addition, negative bias illumination stress (NBIS) means that a green light is applied to a TFT while simultaneously applying a voltage obtained by subtracting 20 V from the threshold voltage of each TFT to the gate electrode.

도 9a 및 도 9b를 참조하면, 비교예 3에 따른 TFT 즉 ZnO 씨드층 없이 IGZO 채널층이 형성된 TFT 대비, 제조예 3에 따른 TFT 즉 ZnO 씨드층 상에 IGZO 채널층이 형성된 TFT는 초기상태에 대한 PBS, NBS, NBIS 등 스트레스가 3600초 동안 인가된 후의 문턱전압의 변화의 정도가 유사하거나 매우 적은 것을 알 수 있다. 이로부터 제조예 3에 따른 TFT 즉 ZnO 씨드층 상에 IGZO 채널층이 형성된 TFT는, 비교예 3에 따른 TFT 즉 ZnO 씨드층 없이 IGZO 채널층이 형성된 TFT 대비, 신뢰성이 우수함을 알 수 있다.9A and 9B, compared to the TFT according to Comparative Example 3, that is, the TFT in which the IGZO channel layer is formed without the ZnO seed layer, The TFT according to Preparation Example 3, that is, the TFT in which the IGZO channel layer was formed on the ZnO seed layer, was found to have a similar or very low degree of change in the threshold voltage after a stress such as PBS, NBS, and NBIS for the initial state was applied for 3600 seconds. Can be. From this, it can be seen that the TFT according to Preparation Example 3, that is, the TFT in which the IGZO channel layer is formed on the ZnO seed layer, has superior reliability compared to the TFT according to Comparative Example 3, that is, the TFT in which the IGZO channel layer is formed without the ZnO seed layer.

이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.In the above, the present invention has been described in detail with reference to preferred embodiments, but the present invention is not limited to the above embodiments, and various modifications and changes by those skilled in the art within the technical spirit and scope of the present invention. This is possible.

Claims (10)

기판:
상기 기판 상부 방향으로 연장되는 절연 기둥;
상기 절연 기둥의 측부에 배치되고 교호적으로 적층된 층간 절연막들과 제어 게이트 패턴들;
상기 절연 기둥과 상기 제어 게이트 패턴들 사이에 차례로 배치되고, 상기 절연 기둥을 따라 연장되는 c축 배향된 산화물 반도체 채널층과 ZnO층; 및
상기 ZnO층과 상기 각 제어 게이트 패턴 사이에 차례로 배치된 터널 절연막, 전하 포획층, 및 블로킹 절연막을 구비하는 수직형 비휘발성 메모리 소자.Board:
An insulating pillar extending in an upper direction of the substrate;
Interlayer insulating films and control gate patterns disposed on the side of the insulating pillar and alternately stacked;
A c-axis oriented oxide semiconductor channel layer and a ZnO layer sequentially disposed between the insulating pillar and the control gate patterns and extending along the insulating pillar; And
And a tunnel insulating film, a charge trapping layer, and a blocking insulating film sequentially disposed between the ZnO layer and the respective control gate patterns. 제1항에 있어서,
상기 산화물 반도체 채널층은 In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층인 수직형 비휘발성 메모리 소자.The method of claim 1,
The oxide semiconductor channel layer may be an In—Ga oxide layer, an In—Zn oxide layer, or an In—Ga—Zn oxide layer. 제2항에 있어서,
상기 산화물 반도체 채널층은 In-Ga-Zn 산화물층이고,
상기 산화물 반도체 채널층은 In, Ga, 및 Zn의 합계 원자수 대비 In을 약 60 내지 80 at% 포함하는 수직형 비휘발성 메모리 소자. The method of claim 2,
The oxide semiconductor channel layer is an In—Ga—Zn oxide layer,
The oxide semiconductor channel layer includes about 60 to 80 at% of In, relative to the total number of atoms of In, Ga, and Zn. 제1항에 있어서,
상기 ZnO층의 두께는 3 내지 10 nm인 수직형 비휘발성 메모리 소자.The method of claim 1,
The thickness of the ZnO layer is 3 to 10 nm vertical nonvolatile memory device. 기판 상에 복수의 층간 절연막들과 복수의 제어 게이트막들을 교호적으로 적층하는 단계;
상기 교호적으로 적층된 층간 절연막들과 제어 게이트막들을 관통하는 개구부를 형성하는 단계;
상기 개구부의 측벽 상에 블로킹 절연막, 전하 포획층, 및 터널 절연막을 차례로 형성하는 단계;
상기 터널 절연막이 형성된 개구부 내에 ZnO층을 원자층 증착법을 사용하여 형성하는 단계;
상기 ZnO층이 형성된 개구부 내에 c축 배향된 산화물 반도체 채널층을 원자층 증착법을 사용하여 형성하는 단계; 및
상기 c축 배향된 산화물 반도체 채널층이 형성된 개구부를 채우는 절연 기둥을 형성하는 단계를 포함하는 수직형 비휘발성 메모리 소자 제조방법.Alternately stacking a plurality of interlayer insulating films and a plurality of control gate films on a substrate;
Forming openings through the alternating interlayer insulating films and control gate films;
Sequentially forming a blocking insulating film, a charge trapping layer, and a tunnel insulating film on sidewalls of the opening;
Forming a ZnO layer using an atomic layer deposition method in an opening in which the tunnel insulating film is formed;
Forming a c-axis oriented oxide semiconductor channel layer in an opening in which the ZnO layer is formed by atomic layer deposition; And
And forming an insulating pillar filling the opening formed with the c-axis oriented oxide semiconductor channel layer. 제5항에 있어서,
상기 산화물 반도체 채널층은 In-Ga-O 층, In-Zn-O 층, 또는 In-Ga-Zn-O 층인 수직형 비휘발성 메모리 소자 제조방법.The method of claim 5,
And the oxide semiconductor channel layer is an In—Ga—O layer, an In—Zn—O layer, or an In—Ga—Zn—O layer. 제6항에 있어서,
상기 산화물 반도체 채널층은 In-Ga-Zn-O층이고,
상기 산화물 반도체 채널층 내에서 In, Ga, 및 Zn의 합계 원자수 대비 In은 약 60 내지 80 at%로 포함되는 수직형 비휘발성 메모리 소자 제조방법. The method of claim 6,
The oxide semiconductor channel layer is an In—Ga—Zn—O layer,
And In is about 60 to 80 at% of the total number of atoms of In, Ga, and Zn in the oxide semiconductor channel layer. 제5항에 있어서,
상기 ZnO층의 두께는 3 내지 10 nm인 수직형 비휘발성 메모리 소자 제조방법.The method of claim 5,
The thickness of the ZnO layer is a 3 to 10 nm vertical nonvolatile memory device manufacturing method. 제5항에 있어서,
상기 ZnO층과 상기 c축 배향된 산화물 반도체 채널층은 인시츄로 형성되는 수직형 비휘발성 메모리 소자 제조방법.The method of claim 5,
And the ZnO layer and the c-axis oriented oxide semiconductor channel layer are formed in situ. 제5항에 있어서,
상기 c축 배향된 산화물 반도체 채널층은 100 내지 300℃의 온도범위에서 형성되는 수직형 비휘발성 메모리 소자 제조방법.
The method of claim 5,
The c-axis oriented oxide semiconductor channel layer is formed in the temperature range of 100 to 300 ℃ vertical nonvolatile memory device manufacturing method.
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