KR20200007212A - Semiconductor memry device and method for forming the same - Google Patents

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Abstract

Disclosed is a semiconductor memory device. The semiconductor memory device comprises: a substrate in which a first cell region, a slimming region extending in a first direction from the first cell region, and a second cell region extending in the first direction from the slimming region are defined; first and second electrode structures which individually include a plurality of electrodes stacked on the substrate and are arranged to be spaced apart from each other in a second direction crossing the first direction with a slit interposed therebetween; and a plurality of stepped holes which are arranged along the first direction in the slimming region wherein each of the stepped holes penetrates the first and second electrode structures. Each of the stepped holes includes first stepped structures facing each other in the first direction, symmetric with each other, and separated by the slit and second stepped structures facing each other in the second direction and symmetric with each other.

Description

반도체 메모리 장치 및 그 형성방법{SEMICONDUCTOR MEMRY DEVICE AND METHOD FOR FORMING THE SAME}Semiconductor memory device and method for forming the same {SEMICONDUCTOR MEMRY DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 3차원 구조의 반도체 메모리 장치 및 그 형성방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a three-dimensional structure and a method of forming the same.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하므로 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로 3차원적으로 배열된 메모리 셀들을 구비하는 3차원 구조의 반도체 메모리 장치가 제안되었다. There is a demand for increasing the integration of semiconductor devices in order to meet the high performance and low price demanded by consumers. In the case of a two-dimensional or planar semiconductor memory device, the degree of integration is largely determined by the area occupied by the unit memory cell, and thus is greatly influenced by the level of fine pattern formation technology. However, since expensive equipment is required for pattern miniaturization, the degree of integration of a two-dimensional semiconductor memory device is increasing but is still limited. As an alternative to overcome this limitation, a three-dimensional semiconductor memory device having three-dimensionally arranged memory cells has been proposed.

본 발명의 실시예들은 저렴한 비용으로 제작 가능하며 사이즈 축소가 가능한 반도체 메모리 장치 및 그 형성방법을 제시할 수 있다. Embodiments of the present invention can provide a semiconductor memory device which can be manufactured at low cost and can be reduced in size, and a method of forming the same.

본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 셀 영역, 상기 제1 셀 영역으로부터 제1 방향으로 연장된 슬리밍 영역, 상기 슬리밍 영역으로부터 상기 제1 방향으로 연장된 제2 셀 영역이 정의된 기판과, 상기 기판 상에 적층되는 복수의 전극들을 각각 포함하며 슬릿을 사이에 두고 상기 제1 방향과 교차되는 제2 방향으로 서로 이격하여 배치되는 제1,제2 전극 구조체와, 상기 슬리밍 영역에 상기 제1 방향을 따라서 배치되며 각각이 상기 제1,제2 전극 구조체를 관통하는 복수의 계단형 홀들을 포함할 수 있다. 상기 계단형 홀들 각각은 상기 제1 방향으로 마주하고 서로 대칭되며 상기 슬릿에 의해서 분리된 제1 계단 구조들, 상기 제2 방향으로 마주하고 서로 대칭된 제2 계단 구조들을 포함할 수 있다.In a semiconductor memory device according to an embodiment of the present invention, a first cell region, a slimming region extending in a first direction from the first cell region, and a second cell region extending in the first direction from the slimming region are defined. A first substrate and a second electrode structure spaced apart from each other in a second direction crossing the first direction with a slit interposed therebetween, each of the electrodes stacked on the substrate; The plurality of stepped holes may be disposed along the first direction and respectively penetrate the first and second electrode structures. Each of the stepped holes may include first stepped structures facing in the first direction and symmetric with each other and separated by the slit, and second stepped structures facing in the second direction and symmetric with each other.

본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성방법은, 제1 셀 영역, 상기 제1 셀 영역으로부터 제1 방향으로 연장된 슬리밍 영역, 상기 슬리밍 영역으로부터 상기 제1 방향으로 연장된 제2 셀 영역을 포함하는 기판 상에 제1,제2 물질막들을 교대로 적층하여 적층체를 형성하는 단계와, 상기 적층체 상에 상기 제1 방향을 따라서 일렬로 배치되는 제1 개구홀들을 갖는 홀 타입 마스크 패턴을 형성하는 단계와, 상기 홀 타입 마스크 패턴을 식각 베리어로 이용한 패드 식각 공정으로 상기 적층체를 식각하여 각각이 상기 제1 방향으로 마주하며 서로 대칭된 한 쌍의 제1 계단 구조들 및 상기 제1 방향과 교차되는 제2 방향으로 마주하며 서로 대칭된 한 쌍의 제2 계단 구조들을 포함하는 제1 계단형 홀들을 형성하는 단계와, 상기 제1 계단형 홀들 중 적어도 하나가 함몰되도록 상기 적층체를 식각하여 제2 계단형 홀을 형성하는 단계와, 상기 적층체에 상기 제1 방향으로 상기 제1,제2 계단형 홀을 가로지르는 슬릿을 형성하여 상기 적층체를 분할하는 단계를 포함할 수 있다.A method of forming a semiconductor memory device according to an embodiment of the present invention may include a first cell region, a slimming region extending in a first direction from the first cell region, and a second cell extending in the first direction from the slimming region. Alternately stacking first and second material films on a substrate including a region to form a laminate, and a hole type having first opening holes arranged in a line along the first direction on the laminate. Forming a mask pattern, and etching the laminate by a pad etching process using the hole type mask pattern as an etching barrier, the pair of first staircase structures facing each other in the first direction and symmetric to each other; Forming first stepped holes including a pair of second staircase structures facing each other in a second direction crossing the first direction and symmetric with each other, wherein at least one of the first stepped holes Etching the laminate such that one is recessed to form a second stepped hole; and forming a slit in the laminate in the first direction to cross the first and second stepped holes. And dividing.

본 발명의 실시예들에 의하면, 계단 구조에 의해서 전극들이 단선되지 않도록 하거나 단선되는 전극들의 개수를 줄이어 단선된 전극 연결에 필요한 배선을 없애거나 배선의 개수를 감소시키어 반도체 메모리 장치에서 요구되는 전체 배선의 개수를 줄임으로써 배선 형성 공정의 마진을 향상시킬 수 있다. According to the embodiments of the present invention, the electrodes are not disconnected due to the staircase structure or the number of disconnected electrodes is eliminated, thereby eliminating the wiring required for connecting the disconnected electrodes or reducing the number of wirings. By reducing the number of wirings, the margin of the wiring forming process can be improved.

본 발명의 실시예들에 의하면, 슬리밍 영역에 계단 구조를 형성하는데 필요한 마스크의 개수를 줄이어 반도체 메모리 장치의 제작 비용을 줄일 수 있고, 슬리밍 영역의 폭을 줄이어 반도체 메모리 장치의 사이즈를 축소시킬 수 있다. According to embodiments of the present invention, the manufacturing cost of the semiconductor memory device can be reduced by reducing the number of masks required to form the staircase structure in the slimming area, and the size of the semiconductor memory device can be reduced by reducing the width of the slimming area. Can be.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나의 등가 회로도이다.
도 3은 본 발명과 관련된 반도체 메모리 장치의 영역들을 나타내는 평면도이다.
도 4는 본 발명과 관련된 반도체 메모리 장치의 개략적인 배치를 나타내는 단면도이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 설명하기 위한 도면들이다.
도 10a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성방법을 설명하기 위한 도면들이다.
도 12 내지 도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 설명하기 위한 도면들이다.
도 17a 내지 도 19d는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성방법을 설명하기 위한 도면들이다
도 20은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다
도 21은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.1 is a block diagram of a semiconductor memory device according to an embodiment of the present invention.
FIG. 2 is an equivalent circuit diagram of one of the memory blocks shown in FIG. 1.
3 is a plan view illustrating regions of a semiconductor memory device according to the present invention.
4 is a cross-sectional view showing a schematic arrangement of a semiconductor memory device according to the present invention.
5 to 9 are diagrams for describing a structure of a semiconductor memory device according to an embodiment of the present invention.
10A to 11C are diagrams for describing a method of forming a semiconductor memory device according to an embodiment of the present invention.
12 to 16 are diagrams for describing a structure of a semiconductor memory device according to an embodiment of the present invention.
17A to 19D are diagrams for describing a method of forming a semiconductor memory device according to an embodiment of the present invention.
20 is a block diagram schematically illustrating a memory system including a semiconductor memory device according to an embodiment of the present invention.
21 is a block diagram schematically illustrating a computing system including a semiconductor memory device according to an embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.1 is a block diagram of a semiconductor memory device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 포함할 수 있다. Referring to FIG. 1, a semiconductor memory device 100 according to an embodiment of the present invention may include a memory cell array 110, a row decoder 120, a page buffer circuit 130, and a peripheral circuit 140. have.

메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1-BLKn)을 포함할 수 있다. 메모리 블록들(BLK1-BLKn) 각각은, 도시하지 않았지만 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 워드 라인 및 비트 라인에 의해서 억세스(access)될 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것은 아니다.The memory cell array 110 may include a plurality of memory blocks BLK1 to BLKn. Each of the memory blocks BLK1 to BLKn may include a plurality of memory cells although not shown. Memory cells may be accessed by word lines and bit lines. The memory cell may be a volatile memory cell that loses stored data when the supplied power is cut off, or may be a nonvolatile memory cell that retains the stored data even when the supplied power is cut off. Hereinafter, the semiconductor memory device 100 will be described as being a vertical NAND flash device, but the technical spirit of the present invention is not limited thereto.

로우 디코더(120)는 로우 라인들(RL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 로우 디코더(120)는 어드레스 정보에 따라서 메모리 셀 어레이(110)의 메모리 블록들(BLK1-BLKn)의 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 주변 회로(140)로부터의 동작 전압(V_X), 예컨대, 프로그램 전압, 패스 전압 및 리드 전압을 전달할 수 있다. 동작 전압(V_X)의 전달을 위하여, 로우 디코더(120)는 로우 라인들(RL)에 각각 연결되는 복수의 패스 트랜지스터들을 포함할 수 있다.The row decoder 120 may be connected to the memory cell array 110 through the row lines RL. The row lines RL may include at least one drain select line, a plurality of word lines, and at least one source select line. The row decoder 120 may select one of the memory blocks BLK1 to BLKn of the memory cell array 110 according to the address information. The row decoder 120 may transfer an operating voltage V_X, for example, a program voltage, a pass voltage, and a read voltage, from the peripheral circuit 140 to the row lines RL connected to the selected memory block. In order to transfer the operating voltage V_X, the row decoder 120 may include a plurality of pass transistors respectively connected to the row lines RL.

페이지 버퍼 회로(130)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다. The page buffer circuit 130 may be connected to the memory cell array 110 through the bit lines BL. The page buffer circuit 130 may include a plurality of page buffers PB respectively connected to the bit lines BL. The page buffer circuit 130 may receive the page buffer control signal PB_C from the peripheral circuit 140, and transmit / receive the data signal DATA with the peripheral circuit 140.

페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 연결된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신되는 데이터 신호(DATA)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 로우 디코더(120)에 의해 활성화되는 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다. The page buffer circuit 130 may control a bit line connected to the memory cell array 110 in response to the page buffer control signal PB_C. For example, the page buffer circuit 130 may detect data stored in a memory cell of the memory cell array 110 by detecting a signal of a bit line of the memory cell array 110 in response to the page buffer control signal PB_C. The data signal DATA may be transmitted to the peripheral circuit 140 according to the detected data. The page buffer circuit 130 may apply a signal to the bit line based on the data signal DATA received from the peripheral circuit 140 in response to the page buffer control signal PB_C. Accordingly, the memory cell array 110 Data can be written to the memory cell. The page buffer circuit 130 may write data to or read data from a memory cell connected to a word line activated by the row decoder 120.

주변 회로(140)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)을 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)으로부터 데이터(DATA)를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A) 및 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.The peripheral circuit 140 may receive the command signal CMD, the address signal ADD, and the control signal CTRL from the outside of the semiconductor memory device 100, and may be a device external to the semiconductor memory device 100, for example. Data can be transmitted and received with the memory controller. The peripheral circuit 140 writes data DATA in the memory cell array 110 based on the command signal CMD, the address signal ADD, and the control signal CTRL, or writes data from the memory cell array 110. ) May be output, for example, a row address X_A and a page buffer control signal PB_C. The peripheral circuit 140 may generate various voltages required by the semiconductor memory device 100 including the operating voltage X_V.

도 2는 도 1에 도시된 메모리 블록들 중 하나의 등가 회로도이다.FIG. 2 is an equivalent circuit diagram of one of the memory blocks shown in FIG. 1.

도 2를 참조하면, 메모리 블록(BLKi)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.Referring to FIG. 2, the memory block BLKi may include a plurality of cell strings CSTR connected between the plurality of bit lines BL and the common source line CSL.

비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 각각의 비트 라인들(BL)에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이러한 경우, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. The bit lines BL may extend in the second direction SD and may be arranged along the first direction FD. A plurality of cell strings CSTR may be connected to each bit line BL in parallel. The cell strings CSTR may be commonly connected to the common source line CSL. In this case, a plurality of cell strings CSTR may be disposed between the plurality of bit lines BL and one common source line CSL.

각각의 셀 스트링들(CSTR)은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라 직렬로 연결될 수 있다. Each cell string CSTR includes a drain select transistor DST connected to a bit line BL, a source select transistor SST connected to a common source line CSL, a drain select transistor DST, and a source select transistor SST. The plurality of memory cells MC may be connected to each other. The drain select transistor DST, the memory cells MC, and the source select transistor SST may be connected in series along the third direction TD.

비트 라인들(BL)과 공통 소스 라인(CSL) 사이에는 제1 방향(FD)으로 신장되는 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트에 연결될 수 있다.The drain select lines DSL, the plurality of word lines WL, and the source select line SSL may extend between the bit lines BL and the common source line CSL in the first direction FD. It can be stacked along the direction TD. The drain select lines DSL may be connected to gates of the corresponding drain select transistors DST, respectively. The word lines WL may be connected to gates of the corresponding memory cells MC, respectively. The source select line SSL may be connected to gates of the source select transistors SST.

도 3은 본 발명과 관련된 반도체 메모리 장치의 영역들을 나타내는 평면도이고, 도 4는 본 발명과 관련된 반도체 메모리 장치의 개략적인 배치를 나타내는 단면도이다. 3 is a plan view showing regions of a semiconductor memory device according to the present invention, and FIG. 4 is a cross-sectional view showing a schematic arrangement of the semiconductor memory device according to the present invention.

도 3 및 도 4를 참조하면, 반도체 메모리 장치(100)는 제1,제2 셀 영역(CR1,CR2) 및 슬리밍 영역(SR)을 포함할 수 있다. 제1,제2 셀 영역(CR1,CR2)은 제1 방향(FD)을 따라서 서로 이격하여 배치되고, 슬리밍 영역(SR)은 제1 셀 영역(CR1)과 제2 셀 영역(CR2) 사이에 배치될 수 있다. 3 and 4, the semiconductor memory device 100 may include first and second cell regions CR1 and CR2 and a slimming region SR. The first and second cell regions CR1 and CR2 are spaced apart from each other along the first direction FD, and the slimming region SR is disposed between the first cell region CR1 and the second cell region CR2. Can be arranged.

반도체 메모리 장치(100)는 제1 기판(10), 제1 기판(10) 상에 배치되는 로직 구조체(20), 로직 구조체(20) 상에 배치되는 제2 기판(30), 제2 기판(30) 상에 배치되는 메모리 구조체(40)를 포함할 수 있다. 로직 구조체(20)는 도 1의 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 포함할 수 있고, 메모리 구조체(40)는 도 1의 메모리 셀 어레이(110)를 포함할 수 있다. The semiconductor memory device 100 may include a first substrate 10, a logic structure 20 disposed on the first substrate 10, a second substrate 30 disposed on the logic structure 20, and a second substrate ( Memory structure 40 disposed on the substrate 30. Logic structure 20 may include row decoder 120, page buffer circuit 130, and peripheral circuit 140 of FIG. 1, and memory structure 40 includes memory cell array 110 of FIG. 1. can do.

로우 디코더(도 1의 120)의 패스 트랜지스터들(PT)은 슬리밍 영역(SR)의 로직 구조체(20)에 배치될 수 있다. 도시하지 않았지만, 메모리 구조체(40)는 제3 방향(TD)을 따라서 적층되는 복수의 전극들을 포함할 수 있다. 전극들은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 제3 방향(TD)은 제1,제2 기판(10,30)의 상부면과 실질적으로 수직한 방향으로, 수직 방향으로도 정의될 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 '제3 방향'과 실질적으로 동일한 의미로 사용할 것이다. The pass transistors PT of the row decoder 120 of FIG. 1 may be disposed in the logic structure 20 of the slimming region SR. Although not shown, the memory structure 40 may include a plurality of electrodes stacked along the third direction TD. The electrodes may include at least one drain select line, a plurality of word lines, and at least one source select line. The third direction TD may be defined in a direction substantially perpendicular to the upper surfaces of the first and second substrates 10 and 30 and also in the vertical direction. In the following specification, 'vertical' or 'vertical' will be used in substantially the same sense as the 'third direction'.

컨택 플러그와의 접속을 위하여 전극들 각각은 슬리밍 영역(SR)에서 그것의 상부에 위치하는 전극에 의해 노출되는 패드 영역을 구비할 수 있다. 패드 영역을 제공하기 위하여 슬리밍 영역(SR)의 메모리 구조체(40)에 계단 구조가 마련될 수 있다. Each of the electrodes may have a pad region exposed by an electrode located above it in the slimming region SR for connection with the contact plug. In order to provide the pad area, a stepped structure may be provided in the memory structure 40 of the slimming area SR.

계단 구조는, 전극들의 폭 방향인 제2 방향(SD)으로 연장되는 개구를 갖는 마스크 패턴을 식각 베리어로 이용하여 전극들을 식각하는 식각 공정과 마스크 패턴의 개구 폭을 넓히는 트리밍 공정을 교대로 반복 수행함으로써 형성될 수 있다. 이러한 계단 구조 형성 과정에서, 슬리밍 영역(SR)에서 전극들이 분할되어 제1 셀 영역(CR1)의 전극들과 제2 셀 영역(CR1)의 전극들이 전기적으로 분리될 수 있다. 제1 셀 영역(CR)의 전극들과 제2 셀 영역(CR)의 전극들은 수직적 위치가 동일한 것끼리 등전위를 가져야 하므로 전극들이 분리된 경우에 분리된 전극들을 전기적으로 연결하기 위하여 추가 배선을 형성해야 할 것이다. 따라서, 반도체 메모리 장치에서 요구되는 전체 배선의 개수가 늘어나게 되어 배선 형성 공정의 마진이 감소하게 될 것이다. The staircase structure alternately repeats an etching process of etching electrodes using a mask pattern having an opening extending in the second direction SD, which is the width direction of the electrodes, as an etching barrier, and a trimming process of widening the opening width of the mask pattern. It can be formed by. In the process of forming the staircase structure, the electrodes may be divided in the slimming region SR to electrically separate the electrodes of the first cell region CR1 and the electrodes of the second cell region CR1. Since the electrodes of the first cell region CR and the electrodes of the second cell region CR should have the same potential between the same vertical positions, additional wirings are formed to electrically connect the separated electrodes when the electrodes are separated. You will have to. Therefore, the total number of wirings required in the semiconductor memory device is increased, thereby reducing the margin of the wiring forming process.

전극들이 분리되는 것을 방지하기 위한 하나의 방법으로, 상기 식각 공정시 마스크 패턴의 개구를 부분적으로 가리는 마스크 패턴을 추가로 사용하는 방법을 사용할 수 있으나, 이 경우 추가 마스크 패턴 제작에 소요되는 비용으로 인하여 반도체 메모리 장치의 제작 비용이 증가하게 될 것이다. As a method for preventing the electrodes from being separated, a method of using a mask pattern partially covering the opening of the mask pattern may be additionally used during the etching process, but in this case, due to the cost of manufacturing an additional mask pattern The manufacturing cost of the semiconductor memory device will increase.

반도체 메모리 장치가 대용량화 및 고집적화됨에 따라서 워드 라인들의 적층 개수가 증가하고 있으며, 이에 따라 워드 라인들을 포함하는 전극들 및 이들에 마련되는 패드 영역의 개수 역시 증가하고 있다. 패드 영역의 개수가 증가하면 제1 방향(FD)에서 슬리밍 영역(SR)의 폭(W1)이 패스 트랜지스터들(PT)이 점유하는 영역의 폭(W2)보다 길어질 수 있으며, 이로 인해 반도체 메모리 장치(100)의 사이즈가 회로 배치에 필요한 사이즈 이상으로 커질 수 있다. As the semiconductor memory device becomes larger and more integrated, the number of word lines is increased. Accordingly, the number of electrodes including the word lines and the pad area provided therein also increase. If the number of pad regions is increased, the width W1 of the slimming region SR in the first direction FD may be longer than the width W2 of the region occupied by the pass transistors PT, thereby causing a semiconductor memory device. The size of 100 may be larger than the size required for the circuit arrangement.

본 발명의 실시예들은, 적은 수의 마스크를 사용하여 전극들의 단선을 방지하거나 단선되는 전극의 개수를 감소시킬 수 있는 반도체 메모리 장치 및 그 형성방법을 제시할 수 있다. 본 발명의 실시예들은, 슬리밍 영역(SR)의 폭을 줄일 수 있고 나아가 반도체 메모리 장치의 사이즈를 축소시킬 수 있는 반도체 메모리 장치 및 그 형성방법을 제시할 수 있다.Embodiments of the present invention can provide a semiconductor memory device and a method of forming the semiconductor memory device capable of preventing disconnection of electrodes or reducing the number of disconnected electrodes using a small number of masks. Embodiments of the present invention can provide a semiconductor memory device and a method of forming the semiconductor memory device capable of reducing the width of the slimming region SR and further reducing the size of the semiconductor memory device.

도 5 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 설명하기 위한 도면들이다. 구체적으로, 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 평면도이고, 도 6은 도 5의 A-A' 라인에 따른 단면도이고, 도 7은 도 5의 B-B' 라인에 따른 단면도이고, 도 8은 도 5의 C-C' 라인에 따른 단면도이고, 도 9는 도 5의 Ι 부분을 나타낸 사시도이다. 5 to 9 are diagrams for describing a structure of a semiconductor memory device according to an embodiment of the present invention. Specifically, FIG. 5 is a plan view illustrating a portion of a semiconductor memory device according to an exemplary embodiment of the present invention, FIG. 6 is a cross-sectional view taken along the line AA ′ of FIG. 5, and FIG. 7 is a line taken along the line BB ′ of FIG. 5. 8 is a cross-sectional view taken along the line CC ′ of FIG. 5, and FIG. 9 is a perspective view illustrating a part of FIG. 5.

도 5 내지 도 9를 참조하면, 기판(50)은 제1 셀 영역(CR1), 제1 셀 영역(CR1)으로부터 제1 방향(FD)으로 연장된 슬리밍 영역(SR), 슬리밍 영역(SR)으로부터 제1 방향(FD)으로 연장된 제2 셀 영역(CR2)을 포함할 수 있다. 슬리밍 영역(SR)은 제1 방향(FD)을 따라서 일렬로 배치되는 복수의 영역들(SR1,SR2)로 구분될 수 있다. 본 실시예에서는, 슬리밍 영역(SR)이 2개의 영역들로 구분되는 경우를 나타내었으나, 슬리밍 영역(SR)은 제1 방향(FD)을 따라서 일렬로 배치되는 3개 이상의 영역들로 구분될 수도 있다. 이하, 설명의 편의를 위하여 영역들(SR1,SR2)을 제1 영역(SR1) 및 제2 영역(SR2)이라 정의할 것이다.5 to 9, the substrate 50 may include a first cell region CR1, a slimming region SR and a slimming region SR extending in a first direction FD from the first cell region CR1. It may include a second cell region (CR2) extending in the first direction (FD) from. The slimming area SR may be divided into a plurality of areas SR1 and SR2 arranged in a line along the first direction FD. In the present embodiment, the slimming area SR is divided into two areas, but the slimming area SR may be divided into three or more areas arranged in a line along the first direction FD. have. For convenience of explanation, the regions SR1 and SR2 will be referred to as a first region SR1 and a second region SR2.

기판(50)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.The substrate 50 is at least one selected from the group consisting of a single crystal silicon film, a silicon on insulator (SOI), a silicon film formed on a silicon germanium (SiGe) film, a single crystal silicon film formed on an insulating film, and a polysilicon film formed on the insulating film. It may include.

기판(50) 상에 제1 전극 구조체(MB1) 및 제2 전극 구조체(MB2)가 제2 방향(SD)으로 서로 이격하여 배치될 수 있다. 제1,제2 전극 구조체(MB1,MB2)는 제1 방향(FD)을 따라서 연장되는 슬릿(ST)에 의해서 서로 분리될 수 있으며, 제1 전극 구조체(MB1)와 제2 전극 구조체(MB2)간 이격 거리는 슬릿(ST)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다. The first electrode structure MB1 and the second electrode structure MB2 may be spaced apart from each other in the second direction SD on the substrate 50. The first and second electrode structures MB1 and MB2 may be separated from each other by the slits ST extending along the first direction FD, and the first and second electrode structures MB1 and MB2 may be separated from each other. The separation distance may be substantially the same as the width of the second direction SD of the slit ST.

제1,제2 전극 구조체(MB1,MB2) 각각은 기판(50) 상에 수직적으로 적층되는, 복수의 전극들(60)을 포함할 수 있다. 전극들(60)의 상부 및 하부에는 층간절연층들(62)이 배치될 수 있다. 전극들(60)은 도전 물질을 포함할 수 있으며, 예컨대 도핑된 반도체, 금속, 도전성 금속질화물 또는 전이금속 등을 포함할 수 있다. 층간절연층들(62)은 절연 물질을 포함할 수 있으며, 예컨대 실리콘 산화물을 포함할 수 있다. 전극들(60) 및 층간절연층들(62)은 제1,제2 셀 영역(CR1,CR2)에서 채널 구조체(CH)에 의해서 관통될 수 있다. Each of the first and second electrode structures MB1 and MB2 may include a plurality of electrodes 60, which are vertically stacked on the substrate 50. Interlayer insulating layers 62 may be disposed above and below the electrodes 60. The electrodes 60 may include a conductive material, and may include, for example, a doped semiconductor, a metal, a conductive metal nitride, a transition metal, or the like. The interlayer insulating layers 62 may include an insulating material, for example, silicon oxide. The electrodes 60 and the interlayer insulating layers 62 may be penetrated by the channel structure CH in the first and second cell regions CR1 and CR2.

채널 구조체들(CH) 각각은 채널층 및 게이트 절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다. 게이트 절연층은 채널층의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연층은 도시하지 않았지만 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 게이트 절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다. Each of the channel structures CH may include a channel layer and a gate insulating layer. The channel layer may include polysilicon or single crystal silicon, and may include P-type impurities such as boron (B) in some regions. The channel layer may have a pillar or a hollow cylinder that is completely filled to its central area. Although not shown, the channel layer may have a tube shape in which a central region is open. In this case, a buried insulating film may be formed in the open center region of the channel layer. The gate insulating layer may have a straw or cylinder shell shape surrounding the outer wall of the channel layer. Although not illustrated, the gate insulating layer may include a tunnel insulating layer, a charge storage layer, and a blocking layer sequentially stacked from the outer wall of the channel layer. The gate insulating layer may have an oxide-nitride-oxide (ONO) stacked structure in which an oxide film-nitride film-oxide film is sequentially stacked.

슬리밍 영역(SR)에 제1 방향(FD)을 따라서 복수의 계단형 홀들(H1,H2)이 형성될 수 있다. 계단형 홀들(H1,H2) 각각은 제1 전극 구조체(MB1)의 일부 및 제2 전극 구조체(MB2)의 일부를 수직적으로 관통할 수 있다. A plurality of stepped holes H1 and H2 may be formed in the slimming area SR along the first direction FD. Each of the stepped holes H1 and H2 may vertically penetrate a portion of the first electrode structure MB1 and a portion of the second electrode structure MB2.

제1,제2 전극 구조체(MB1,MB2) 각각은 상대 전극 구조체와 대면하는 일측면 및 일측면과 대향하는 타측면을 가질 수 있다. 제1,제2 계단형 홀(H1,H2)은 슬릿(ST)과 연결되며, 슬릿(ST)을 사이에 두고 서로 대면하는 제1,제2 전극 구조체(MB1,MB2)의 일측면들을 관통하고 제1,제2 전극 구조체(MB1,MB2)의 일측면들로부터 제1,제2 전극 구조체(MB1,MB2)의 타측면들을 향하여 제2 방향(SD)으로 신장되되 제1,제2 전극 구조체(MB1,MB2)의 타측면들에 도달하지 않는 폭으로 구성될 수 있다. 이에 따라, 제1,제2 전극 구조체(MB1,MB2)의 타측면들은 제1,제2 계단형 홀(H1,H2)에 의해 관통되지 않으며, 제1,제2 전극 구조체(MB1,MB2)에 포함된 모든 전극들(60)은 제1,제2 계단형 홀(H1,H2)에 의해서 분할되지 않는다. Each of the first and second electrode structures MB1 and MB2 may have one side facing the counter electrode structure and the other side facing the one side. The first and second stepped holes H1 and H2 are connected to the slit ST and penetrate one side surfaces of the first and second electrode structures MB1 and MB2 facing each other with the slit ST therebetween. And extend in the second direction SD toward the other sides of the first and second electrode structures MB1 and MB2 from one side of the first and second electrode structures MB1 and MB2. It may be configured to have a width that does not reach the other sides of the structures (MB1, MB2). Accordingly, the other side surfaces of the first and second electrode structures MB1 and MB2 are not penetrated by the first and second stepped holes H1 and H2, and the first and second electrode structures MB1 and MB2. All the electrodes 60 included in are not divided by the first and second stepped holes H1 and H2.

계단형 홀들(H1,H2)은 역피라미드 형상을 가질 수 있으며, 서로 다른 깊이로 형성될 수 있다. 제1,제2 계단형 홀(H1,H2)의 측벽에는 계단 구조가 마련될 수 있다. 구체적으로, 제1,제2 계단형 홀(H1,H2) 각각은 제1 방향(FD)으로 마주하며 서로 대칭된 한 쌍의 제1 계단 구조들(SW1) 및 제2 방향(SD)으로 마주하며 서로 대칭된 한 쌍의 제2 계단 구조들(SW2)을 가질 수 있다. 제2 계단 구조들(SW2)의 하나는 제1 전극 구조체(MB1)에 형성되고, 나머지 다른 하나는 제2 전극 구조체(MB2)에 형성될 수 있다. 제1 계단 구조들(SW1)은 제1 전극 구조체(MB1)에 형성된 제2 계단 구조(SW2)와 제1 전극 구조체(MB2)에 형성된 제2 계단 구조(SW2) 사이에서 제2 방향(SD)을 따라서 연장되며 슬릿(ST)에 의해서 분리될 수 있다. 제1,제2 계단형 홀(H1,H2) 각각은 슬릿(ST)을 기준으로 대칭되는 구조를 가질 수 있다. The stepped holes H1 and H2 may have an inverted pyramid shape and may be formed at different depths. A stepped structure may be provided on sidewalls of the first and second stepped holes H1 and H2. In detail, each of the first and second staircase holes H1 and H2 face each other in the first direction FD and face each other in a pair of first staircase structures SW1 and the second direction SD that are symmetric to each other. And have a pair of second staircase structures SW2 symmetric to each other. One of the second staircase structures SW2 may be formed in the first electrode structure MB1, and the other may be formed in the second electrode structure MB2. The first stepped structures SW1 are disposed in the second direction SD between the second stepped structure SW2 formed in the first electrode structure MB1 and the second stepped structure SW2 formed in the first electrode structure MB2. It extends along and can be separated by the slit ST. Each of the first and second stepped holes H1 and H2 may have a symmetrical structure with respect to the slit ST.

제1 계단 구조들(SW1) 및 제2 계단 구조들(SW2) 각각은 서로 동일한 높이를 갖는 복수의 스텝들(S1)을 포함할 수 있다. 스텝들(S1) 각각의 높이는 전극들(60)의 수직적 피치에 해당하는 크기를 가질 수 있다. Each of the first staircase structures SW1 and the second staircase structures SW2 may include a plurality of steps S1 having the same height as each other. The height of each of the steps S1 may have a size corresponding to the vertical pitch of the electrodes 60.

전극들(60) 각각은 제1,제2 계단형 홀(H1,H2)의 어느 하나에서 그것의 상부에 위치하는 전극들(60)에 의해 노출되는 패드 영역(PAD)을 가질 수 있다. 평면적 관점에서 패드 영역들(PAD)은 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치될 수 있다. 전극들(60)의 패드 영역들(PAD)은, 기판(50)으로부터의 수직 거리가 증가할수록, 그들이 위치하는 계단형 홀(H1 또는 H2)의 중심으로부터의 수평 거리가 증가할 수 있다. Each of the electrodes 60 may have a pad area PAD exposed by the electrodes 60 positioned above it in one of the first and second stepped holes H1 and H2. In the plan view, the pad areas PAD may be disposed at different positions in the first direction FD and the second direction SD. In the pad areas PAD of the electrodes 60, as the vertical distance from the substrate 50 increases, the horizontal distance from the center of the stepped holes H1 or H2 where they are located may increase.

본 실시예에서, 제1 계단형 홀(H1) 또는 제2 계단형 홀(H2)의 중심부에 위치하는 패드 영역들(PAD)은 사각형의 평면 구조를 가질 수 있다. 나머지 패드 영역들(PAD)은 ㄷ자 형태의 평면 구조를 가질 수 있다. 나머지 패드 영역들(PAD)은 제1 방향(FD)으로 신장되는 제1 부분 및 제1 부분의 양단으로부터 제2 방향(SD)으로 신장되는 한 쌍의 제2 부분들로 이루어질 수 있다. 나머지 패드 영역들(PAD)은, 제1 계단형 홀(H1) 또는 제2 계단형 홀(H2)의 중심으로부터의 수평 거리가 늘어날수록, 제1 부분의 제1 방향(FD) 길이 및 제2 부분들의 제2 방향(SD) 길이가 길어질 수 있다. 도시하지 않았지만, 패드 영역들(PAD)에는 수직적으로 연장되는 컨택 플러그들이 각각 연결될 수 있다. In the present exemplary embodiment, the pad areas PAD positioned at the center of the first stepped hole H1 or the second stepped hole H2 may have a rectangular planar structure. The remaining pad areas PAD may have a U-shaped planar structure. The remaining pad regions PAD may include a first portion extending in the first direction FD and a pair of second portions extending in the second direction SD from both ends of the first portion. The remaining pad regions PAD have a length and a second length in the first direction FD of the first portion as the horizontal distance from the center of the first stepped hole H1 or the second stepped hole H2 increases. The length of the second direction SD of the parts may be long. Although not shown, vertically extending contact plugs may be connected to the pad areas PAD.

이상에서 살펴본 바와 같이, 본 실시예에 의하면 슬리밍 영역(SR)에서 전극들(60)이 분리되지 않는다. 따라서, 분리된 전극들(60)을 연결하기 위한 어떠한 배선도 필요하지 않아 전극들이 분리되는 경우와 비교해서 반도체 메모리 장치에서 요구되는 전체 배선의 개수가 감소하게 되므로 배선 형성 공정의 마진을 향상시킬 수 있다. 또한, 평면적 관점에서 전극들(60)의 패드 영역들(PAD)이 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치되므로 패드 영역들(PAD)에 접속되는 컨택 플러그들을 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치할 수 있다. 따라서, 패드 영역들(PAD)이 제1 방향(FD)으로만 배치되어 패드 영역들(PAD)에 접속되는 컨택 플러그들을 제1 방향(FD)을 따라서만 배치시켜야 하는 경우와 비교해서, 컨택 플러그들 사이의 간격을 늘리는 것이 가능해 지게 되어 인접 컨택 플러그들이 숏트되는 불량을 줄일 수 있다. 또한, 컨택 플러그들간 숏트를 방지하기 위해서 패드 영역들(PAD)의 제1 방향(FD) 폭을 넓게 형성하지 않아도 되므로 슬리밍 영역(SR)의 제1 방향(FD) 폭을 줄이는 것이 가능하게 되어 감소된 사이즈의 반도체 메모리 장치를 제공할 수 있다.As described above, according to the present exemplary embodiment, the electrodes 60 are not separated from the slimming region SR. Therefore, since no wiring for connecting the separated electrodes 60 is necessary, the total number of wirings required in the semiconductor memory device is reduced as compared with the case where the electrodes are separated, thereby improving the margin of the wiring forming process. . In addition, since the pad areas PAD of the electrodes 60 are disposed at different positions in the first direction FD and the second direction SD in a plan view, the contact plugs connected to the pad areas PAD may be removed. The first direction FD and the second direction SD may be disposed at different positions. Therefore, the contact plugs are compared with the case where the pad regions PAD are disposed only in the first direction FD so that the contact plugs connected to the pad regions PAD should be disposed only along the first direction FD. It is possible to increase the spacing between the two to reduce the defect that the adjacent contact plugs short. In addition, since the width of the first direction FD of the pad regions PAD is not required to be wide in order to prevent shorting between the contact plugs, it is possible to reduce the width of the first direction FD of the slimming region SR. A semiconductor memory device of a predetermined size can be provided.

도 10a 내지 도 11c는 앞서 도 5 내지 도 9를 참조로 하여 설명된 반도체 메모리 장치의 형성방법을 설명하기 위한 도면들이다. 구체적으로, 도 10a 내지 도 11a는 각 제조 단계별 평면 구조를 나타내고, 도 10b 내지 도 11b는 도 10a 내지 도 11a의 A-A' 라인에 따른 단면들을 각각 나타내고, 도 10c 내지 도 11c는 도 10a 내지 도 11a의 B-B' 라인에 따른 단면들을 각각 나타낸다.10A through 11C are diagrams for describing a method of forming a semiconductor memory device described above with reference to FIGS. 5 through 9. Specifically, FIGS. 10A to 11A show planar structures for each manufacturing step, FIGS. 10B to 11B show cross sections taken along line AA ′ of FIGS. 10A to 11A, and FIGS. 10C to 11C show FIGS. 10A to 11A. Representing cross-sections along the BB 'line, respectively.

도 10a 내지 도 10c를 참조하면, 제1 셀 영역(CR1), 제1 셀 영역(CR1)으로부터 제1 방향(FD)으로 연장된 슬리밍 영역(SR), 슬리밍 영역(SR)으로부터 제1 방향(FD)으로 연장된 제2 셀 영역(CR2)을 포함하는 기판(50) 상에 제1 물질막들(70)과 제2 물질막들(72)을 교대로 적층하여 적층체(ML)를 형성한다. 10A to 10C, the first cell region CR1, the slimming region SR extending in the first direction FD from the first cell region CR1, and the first direction (from the slimming region SR). The laminate material ML is formed by alternately stacking the first material films 70 and the second material films 72 on the substrate 50 including the second cell region CR2 extending to the FD. do.

슬리밍 영역(SR)은 제1 방향(FD)을 따라서 일렬로 배치되는 복수의 영역들(SR1,SR2)로 구분될 수 있다. 본 실시예에서는, 일예로 상기 영역들(SR)이 제1 영역(SR1) 및 제2 영역(SR2)로 이루어진 경우를 나타내었다.The slimming area SR may be divided into a plurality of areas SR1 and SR2 arranged in a line along the first direction FD. In the present embodiment, as an example, the regions SR include a first region SR1 and a second region SR2.

제1 물질막들(70)과 제2 물질막들(72)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제2 물질막들(72)은 층간절연층용 절연물질로 형성될 수 있고, 제1 물질막들(70)은 희생층으로서 이용되며 제2 물질막들(72)에 대한 식각 선택비를 갖는 절연물질로 형성될 수 있다. 예컨대, 제1 물질막들(70)은 실리콘 질화막으로 형성될 수 있고, 제2 물질막들(72)은 실리콘 산화막으로 형성될 수 있다. The first material layers 70 and the second material layers 72 may be formed of different materials. For example, the second material layers 72 may be formed of an insulating material for an interlayer insulating layer, and the first material layers 70 may be used as a sacrificial layer and may be selected for etching the second material layers 72. It may be formed of an insulating material having a ratio. For example, the first material layers 70 may be formed of a silicon nitride layer, and the second material layers 72 may be formed of a silicon oxide layer.

그 다음, 적층체(ML)를 식각하여 제1 방향(FD)을 따라서 일렬로 배치되는 복수의 제1 계단형 홀들(H1)을 형성한다. 제1 계단형 홀들(H1)은 제1,제2 영역(SR1,SR2)에 각각 배치될 수 있다. 제1 계단형 홀들(H1)은 제1 방향(FD)으로 마주하며 서로 대칭된 한 쌍의 제1 계단 구조들(SW1) 및 제2 방향(SD)으로 마주하며 서로 대칭된 한 쌍의 제2 계단 구조들(SW2)을 가질 수 있다. 제1 계단형 홀들(H1)은 이하의 공정을 통해서 형성될 수 있다. Next, the stack ML is etched to form a plurality of first stepped holes H1 arranged in a line along the first direction FD. The first stepped holes H1 may be disposed in the first and second regions SR1 and SR2, respectively. The first stepped holes H1 are a pair of second pairs of first staircase structures SW1 facing each other in the first direction FD and symmetric with each other and facing each other in the second direction SD. It may have step structures SW2. The first stepped holes H1 may be formed through the following process.

먼저, 적층체(ML) 상에 제1,제2 영역(SR1,SR2)의 일부분을 각각 노출하는 제1 개구홀들을 포함하는 제1 홀 타입 마스크 패턴(PR1)을 형성한다. 이후, 제1 홀 타입 마스크 패턴(PR1)을 식각 베리어로 이용하여 적층체(ML)를 제1 식각 깊이로 식각하는 패드 식각 공정과, 제1 개구홀들의 제1 방향(FD) 및 제2 방향(SD) 폭을 늘리는 트리밍(trimming) 공정을 교대로 반복하여 제1 계단형 홀들(H1)을 형성한다. 상기 제1 식각 깊이는 제1 물질막들(70)의 수직적 피치에 해당할 수 있다. 본 실시예에서, 제1 구조들(SW1) 및 제2 계단 구조들(SW2)은 서로 동일한 스텝 수를 가질 수 있다. First, a first hole type mask pattern PR1 including first opening holes exposing portions of the first and second regions SR1 and SR2, respectively, is formed on the laminate ML. Subsequently, a pad etching process of etching the stack ML to a first etching depth using the first hole type mask pattern PR1 as an etching barrier, and a first direction FD and a second direction of the first opening holes. (SD) The first stepped holes H1 are formed by alternately repeating a trimming process of increasing the width. The first etching depth may correspond to the vertical pitch of the first material layers 70. In the present embodiment, the first structures SW1 and the second staircase structures SW2 may have the same number of steps.

제1 홀 타입 마스크 패턴(PR1)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제1 계단형 홀들(H1)의 형성 후에 제거될 수 있다. The first hole type mask pattern PR1 may be formed using a photolithography process and may be removed after the formation of the first stepped holes H1.

도 11a 내지 도 11c를 참조하면, 제1 계단형 홀들(H1)의 하나, 예를 들어 제2 영역(SR1)의 제1 계단형 홀(H1)을 함몰시키어 제2 계단형 홀(H2)을 형성한다. 제2 계단형 홀(H2)은 이하의 공정을 통해서 형성될 수 있다.11A to 11C, one of the first stepped holes H1, for example, the first stepped hole H1 of the second area SR1 is recessed to recess the second stepped hole H2. Form. The second stepped hole H2 may be formed through the following process.

먼저, 제1 계단형 홀들(H1)이 형성된 적층체(ML) 상에 제2 영역(SR2)에 형성된 제1 계단형 홀(H1)을 제1 면적으로 개구하는 제2 개구홀을 갖는 제2 홀 타입 마스크 패턴(PR2)을 형성한다. 제1 면적은 제1 개구홀의 개구 면적보다 클 수 있다. 이어서, 제2 홀 타입 마스크 패턴(PR2)에 의해 노출된 제1 계단형 홀(H1)이 함몰되도록 적층체(ML)를 식각하여 제2 계단형 홀(H2)을 형성한다. First, a second having a second opening hole that opens the first stepped hole H1 formed in the second area SR2 to the first area on the stack ML on which the first stepped holes H1 are formed. The hole type mask pattern PR2 is formed. The first area may be larger than the opening area of the first opening hole. Subsequently, the laminate ML is etched to form the second stepped hole H2 such that the first stepped hole H1 exposed by the second hole type mask pattern PR2 is recessed.

제2 홀 타입 마스크 패턴(PR2)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제2 계단형 홀(H2) 형성 후에 제거될 수 있다. The second hole type mask pattern PR2 may be formed using a photolithography process and may be removed after the formation of the second stepped hole H2.

이후, 도시하지 않았지만 적층체(ML)를 수직적으로 관통하고 제1,제2 계단형 홀(H1,H2)을 제1 방향(FD)으로 가로지르는 슬릿(도 5 및 도 7-8의 ST)을 형성하여 적층체(ML)를 분할한다. Subsequently, although not shown, slits vertically penetrating the stack ML and crossing the first and second stepped holes H1 and H2 in the first direction FD (ST of FIGS. 5 and 7-8). To form a laminate ML.

그런 다음, 제1,제2 셀 영역(CR1,CR2)에 적층체(ML)를 수직적으로 관통하는 채널 구조체들(도 5의 CH)을 형성하고, 희생층으로 사용된 제1 물질막들(62)을 제거한 다음, 제1 물질막들(70)의 제거로 형성된 공간에 전극 물질을 채워 넣어 전극들(도 6 및 도 7의 60)을 형성한다. 이로써, 도 5 내지 도 9의 제1,제2 전극 구조체(MB1,MB2)가 형성된다. Then, channel structures (CH in FIG. 5) vertically penetrating the stack ML are formed in the first and second cell regions CR1 and CR2, and the first material layers used as the sacrificial layer ( After removing the 62, the electrode material is filled in the space formed by the removal of the first material layers 70 to form the electrodes (60 of FIGS. 6 and 7). As a result, the first and second electrode structures MB1 and MB2 of FIGS. 5 to 9 are formed.

이상, 본 실시예에 의하면 패드 식각 공정에서 추가 마스크를 사용하지 않고서도 제1,제2 전극 구조체(MB1,MB2)의 전극들(60)의 단선을 방지할 수 있다. As described above, according to the present exemplary embodiment, disconnection of the electrodes 60 of the first and second electrode structures MB1 and MB2 may be prevented without using an additional mask in the pad etching process.

도 12 내지 도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 설명하기 위한 도면들이다. 구체적으로, 도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 평면도이고, 도 13은 도 12의 D-D' 라인에 따른 단면도이고, 도 14는 도 12의 E-E' 라인에 따른 단면도이고, 도 15는 도 12의 F-F' 라인에 따른 단면도이고, 도 16은 도 12의 Ⅱ 부분을 나타낸 사시도이다. 12 to 15 are diagrams for describing a structure of a semiconductor memory device according to an embodiment of the present invention. Specifically, FIG. 12 is a plan view illustrating a portion of a semiconductor memory device according to an embodiment of the present invention, FIG. 13 is a cross-sectional view taken along the line DD ′ of FIG. 12, and FIG. 14 is a line taken along the line EE ′ of FIG. 12. 15 is a cross-sectional view taken along the line FF 'of FIG. 12, and FIG. 16 is a perspective view showing part II of FIG.

도 12 내지 도 16를 참조로 하는 이하의 설명에서 도 5 내지 도 9를 참조로 하여 설명된 실시예와 공통된 구성에 대한 중복된 설명을 생략할 것이다.In the following description with reference to FIGS. 12 to 16, redundant descriptions of components common to the embodiments described with reference to FIGS. 5 to 9 will be omitted.

도 12 내지 도 16을 참조하면, 본 실시예는 앞서 도 5 내지 도 9를 참조로 하여 설명된 실시예와 비교해서 전극들(60)의 일부분을 수직적으로 파고 들어가는 계단형 트렌치들(R)을 더 포함할 수 있다. 12 to 16, the present embodiment compares the stepped trenches R that vertically dig a portion of the electrodes 60 as compared to the embodiment described above with reference to FIGS. 5 to 9. It may further include.

도 12 내지 16을 참조하면, 계단형 트렌치들(R)은 평면적인 관점에서 제1,제2 전극 구조체(MB1,MB2)를 제2 방향(SD)으로 가로지르며 각각이 제1,제2 계단형 홀(H1,H2)과 교차되도록 배치될 수 있다. 계단형 트렌치들(R)의 일부분은 제1,제2 계단형 홀(H1,H2)과 중첩될 수 있다. 제1,제2 계단형 홀(H1,H2)과 중첩되지 않는 계단형 트렌치들(R)의 다른 부분은 상부에 적층된 전극들(60)을 수직적으로 파고 들어가 상부에 적층된 전극들(60)을 분할할 수 있다. 본 실시예는, 상부에 적층된 3개의 전극들(60)이 제1,제2 계단형 홀(H1,H2)에 의해서 분할된 경우를 나타내었다.12 to 16, the stepped trenches R cross the first and second electrode structures MB1 and MB2 in the second direction SD from a planar perspective, and each of the first and second stairs is in a plan view. It may be arranged to intersect the mold holes (H1, H2). A portion of the stepped trenches R may overlap the first and second stepped holes H1 and H2. The other portions of the stepped trenches R, which do not overlap the first and second stepped holes H1 and H2, vertically dig the electrodes 60 stacked thereon, and the electrodes 60 stacked thereon. ) Can be divided. In the present exemplary embodiment, three electrodes 60 stacked on the upper portion are divided by first and second stepped holes H1 and H2.

전극들(60)은 계단형 트렌치들(R)에 의해서 분할되지 않는 제1 전극들(60A)과, 제1 전극들(60A) 상에 적층되며 계단형 트렌치들(R)에 의해서 분할되는 제2 전극들(60B)을 포함할 수 있다. 제2 전극들(60B)의 개수는 N(N은 2 이상의 자연수)개일 수 있으며, 제1 전극들(60A)의 개수는 N보다 많을 수 있다. 본 실시예는 제2 전극들(60B)의 개수, 즉 N이 3인 경우를 나타내었으나, 이에 한정되는 것은 아니다. 도시하지 않았지만, 계단형 트렌치들(R)에 의해서 분할된 제2 전극들(60B)은 배선에 의해서 동일한 층에 위치하는 것끼리 서로 전기적으로 연결될 수 있다. 본 실시예와 다르게, 전극들(60)이 모두 분할되는 경우 분할된 전극들을 연결하기 위해서는 전극들(60)의 수만큼 배선이 필요하게 될 것이다. 이 경우, 배선 배치를 위한 공간이 부족하게 되어 공정 마진이 감소하게 될 것이다. 본 실시예에서 전극들(60)이 전부 분할되지 않고 일부만 분할되어 필요한 배선의 개수가 적으므로 공간 부족에 따른 공정 마진을 최소화시킬 수 있다.The electrodes 60 are first electrodes 60A not divided by the stepped trenches R, and stacked on the first electrodes 60A and divided by the stepped trenches R. FIG. It may include two electrodes 60B. The number of the second electrodes 60B may be N (N is a natural number of 2 or more), and the number of the first electrodes 60A may be greater than N. In the present embodiment, the number of second electrodes 60B, that is, N is 3 is illustrated, but is not limited thereto. Although not shown, the second electrodes 60B divided by the stepped trenches R may be electrically connected to each other located on the same layer by wiring. Unlike the present embodiment, when all of the electrodes 60 are divided, wires may be needed as many as the number of electrodes 60 to connect the divided electrodes. In this case, the space for the wiring arrangement will be insufficient and the process margin will be reduced. In the present exemplary embodiment, since the electrodes 60 are not all divided but only partially divided, the number of wirings required is small, thereby minimizing process margin due to lack of space.

제1,제2 계단형 홀(H1,H2) 및 계단형 트렌치들(R) 각각은 계단 구조를 가질 수 있다. 구체적으로, 제1,제2 계단형 홀(H1,H2) 각각은 제1 방향(FD)으로 마주하며 서로 대칭된 한 쌍의 제1 계단 구조들(SW1) 및 제2 방향(SD)으로 마주하며 서로 대칭된 한 쌍의 제2 계단 구조들(SW2)을 가질 수 있다. 계단형 트렌치들(R)은 제1 방향(FD)으로 마주하며 서로 대칭된 한 쌍의 제3 계단 구조들(SW3)을 가질 수 있다.Each of the first and second stepped holes H1 and H2 and the stepped trenches R may have a stepped structure. In detail, each of the first and second staircase holes H1 and H2 face each other in the first direction FD and face each other in a pair of first staircase structures SW1 and the second direction SD that are symmetric to each other. And have a pair of second staircase structures SW2 symmetric to each other. The stepped trenches R may have a pair of third stepped structures SW3 facing each other in the first direction FD and symmetric with each other.

제1 계단 구조들(SW1) 및 제2 계단 구조들(SW2)은 서로 동일한 높이를 갖는 복수의 스텝들(S2)을 포함할 수 있다. 일 실시예에서, 스텝들(S2) 각각의 높이는 전극들(60)의 수직적 피치의 3배의 크기를 가질 수 있다. 본 실시예에서는, 스텝들(S2) 각각의 높이가 전극들(60)의 수직적 피치의 3배의 크기를 갖는 경우를 나타내었으나, 본 발명은 이에 한정되는 것은 아니다. 제2 전극들(60B)의 개수가 N인 경우, 스텝들(S2) 각각의 높이는 전극들(60)의 수직적 피치의 K(여기서, K는 2 이상 N+1 이하의 자연수)배일 수 있다.The first step structures SW1 and the second step structures SW2 may include a plurality of steps S2 having the same height as each other. In one embodiment, the height of each of the steps S2 may have a size three times the vertical pitch of the electrodes 60. In the present exemplary embodiment, the height of each of the steps S2 has a size three times the vertical pitch of the electrodes 60, but the present invention is not limited thereto. When the number of the second electrodes 60B is N, the height of each of the steps S2 may be K times the vertical pitch of the electrodes 60 (where K is a natural number of 2 or more and N + 1 or less).

제3 계단 구조들(SW3)은 서로 동일한 높이를 갖는 복수의 스텝들(S3)을 포함할 수 있다. 스텝들(S3) 각각의 높이는 전극들(60)의 수직적 피치와 동일할 수 있다. The third staircase structures SW3 may include a plurality of steps S3 having the same height as each other. The height of each of the steps S3 may be equal to the vertical pitch of the electrodes 60.

제1 내지 제3 계단 구조들(SW1-SW3)에 의해서, 전극들(60) 각각은 그것의 상부에 위치하는 전극들(60)에 의해 노출되는 패드 영역(PAD)을 가질 수 있다. 전극들(60)의 패드 영역들(PAD)은 평면적 관점에서 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치될 수 있다. 도시하지 않았지만, 전극들(60) 각각의 패드 영역(PAD)에는 수직적으로 연장되는 컨택 플러그들이 각각 연결될 수 있다.By the first to third staircase structures SW1-SW3, each of the electrodes 60 may have a pad area PAD exposed by the electrodes 60 positioned thereon. The pad regions PAD of the electrodes 60 may be disposed at different positions in the first direction FD and the second direction SD in a plan view. Although not illustrated, vertically extending contact plugs may be connected to the pad area PAD of each of the electrodes 60.

이상에서 살펴본 바와 같이, 본 실시예에 의하면 슬리밍 영역(SR)에서 전극들(60)이 모두 분리되지 않고 일부 개만 분리된다. 따라서, 모든 전극들이 분리되는 경우와 비교해서 분리된 전극들(60)을 연결하는데 사용되는 추가 배선의 개수가 적어, 반도체 메모리 장치에서 요구하는 전체 배선의 개수가 감소하게 되므로 배선 형성 공정의 마진을 향상시킬 수 있다. 또한, 패드 영역들(PAD)이 평면적 관점에서 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치되므로 패드 영역들(PAD)에 접속되는 컨택 플러그들을 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치할 수 있다. 따라서, 패드 영역들(PAD)이 제1 방향(FD)으로만 배치되어 패드 영역들(PAD)에 접속되는 컨택 플러그들을 제1 방향(FD)을 따라서만 배치시켜야 하는 경우와 비교해서, 컨택 플러그들 사이의 간격을 늘리는 것이 가능해 지게 되어 인접 컨택 플러그들이 숏트되는 불량을 줄일 수 있다. 또한, 컨택 플러그들간 숏트를 방지하기 위해서 패드 영역들(PAD)의 제1 방향(FD) 폭을 넓게 형성하지 않아도 되므로 슬리밍 영역(SR)의 제1 방향(FD) 폭을 줄이는 것이 가능하게 되어 감소된 사이즈의 반도체 메모리 장치를 제공할 수 있다.As described above, according to the present exemplary embodiment, not all the electrodes 60 are separated from the slimming region SR, but only some of them are separated. As a result, the number of additional wirings used to connect the separated electrodes 60 is smaller than that of all the electrodes, so that the total number of wirings required by the semiconductor memory device is reduced. Can be improved. In addition, since the pad areas PAD are disposed at different positions in the first direction FD and the second direction SD in a plan view, the contact plugs connected to the pad areas PAD may be disposed in the first direction FD. And may be disposed at different positions in the second direction SD. Therefore, the contact plugs are compared with the case where the pad regions PAD are disposed only in the first direction FD so that the contact plugs connected to the pad regions PAD should be disposed only along the first direction FD. It is possible to increase the spacing between the two to reduce the defect that the adjacent contact plugs short. In addition, since the width of the first direction FD of the pad regions PAD is not required to be wide in order to prevent shorting between the contact plugs, it is possible to reduce the width of the first direction FD of the slimming region SR. A semiconductor memory device of a predetermined size can be provided.

도 17a 내지 도 19d는 본 발명의 앞서 도 12 내지 도 16을 참조로 하여 설명된 반도체 메모리 장치의 형성방법을 설명하기 위한 도면들이다. 17A through 19D are diagrams for describing a method of forming a semiconductor memory device described above with reference to FIGS. 12 through 16.

구체적으로, 도 17a 내지 도 19a는 각 제조 단계별 평면 구조를 나타내고, 도 17b 내지 도 19b는 도 17a 내지 도 19a의 D-D' 라인에 따른 단면을 각각 나타내고, 도 17c 내지 도 19c는 도 17a 내지 도 19a의 E-E' 라인에 따른 단면을 각각 나타내고, 도 17d 내지 도 19d는 도 17a 내지 도 19a의 Ⅱ 부분을 도시한 사시도를 각각 나타낸다.Specifically, FIGS. 17A to 19A show planar structures for each manufacturing step, FIGS. 17B to 19B show cross-sections along the DD ′ lines of FIGS. 17A to 19A, and FIGS. 17C to 19C show FIGS. 17A to 19A. Sections along the EE ′ lines of Fig. 17D to Fig. 19D, respectively, show perspective views showing part II of Figs. 17A to 19A.

도 17a 내지 도 17d를 참조하면, 제1 셀 영역(CR1), 제1 셀 영역(CR1)으로부터 제1 방향(FD)으로 연장된 슬리밍 영역(SR), 슬리밍 영역(SR)으로부터 제1 방향(FD)으로 연장된 제2 셀 영역(CR2)을 포함하는 기판(50) 상에 제1 물질막들(70)과 제2 물질막들(72)을 교대로 적층하여 적층체(ML)를 형성한다.17A to 17D, the first cell region CR1, the slimming region SR extending from the first cell region CR1 in the first direction FD, and the first direction from the slimming region SR. The laminate material ML is formed by alternately stacking the first material films 70 and the second material films 72 on the substrate 50 including the second cell region CR2 extending to the FD. do.

슬리밍 영역(SR)은 제1 방향(FD)을 따라서 일렬로 배치되는 복수의 영역들(SR1,SR2)로 구분될 수 있다. 본 실시예에서는, 슬리밍 영역(SR)이 2개의 영역들, 즉 제1,제2 영역(SR1,SR2)으로 구성되는 경우를 나타내었으나, 이에 한정되는 것은 아니다. The slimming area SR may be divided into a plurality of areas SR1 and SR2 arranged in a line along the first direction FD. In the present exemplary embodiment, the slimming region SR is composed of two regions, that is, the first and second regions SR1 and SR2, but is not limited thereto.

제1 물질막들(70)과 제2 물질막들(72)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제2 물질막들(72)은 층간절연층용 절연물질로 형성되고, 제1 물질막들(70)은 희생층으로서 이용되며 제2 물질막들(72)에 대한 식각 선택비를 갖는 절연물질로 형성될 수 있다. 예컨대, 제1 물질막들(70)은 실리콘 질화막으로 형성될 수 있고, 제2 물질막들(72)은 실리콘 산화막으로 형성될 수 있다. The first material layers 70 and the second material layers 72 may be formed of different materials. For example, the second material layers 72 may be formed of an insulating material for an interlayer insulating layer, the first material layers 70 may be used as a sacrificial layer, and may have an etch selectivity with respect to the second material layers 72. It may be formed of an insulating material having. For example, the first material layers 70 may be formed of a silicon nitride layer, and the second material layers 72 may be formed of a silicon oxide layer.

그 다음, 적층체(ML)를 식각하여 슬리밍 영역(SR)에 복수의 계단형 트렌치들(R)을 형성한다. 계단형 트렌치들(R)은 제1,제2 영역(SR1,SR2)에 각각 배치되며 평면적 관점에서 제2 방향(SD)을 따라서 연장될 수 있다. 계단형 트렌치들(R)은 이하의 공정을 통해서 형성될 수 있다. Next, the stack ML is etched to form a plurality of stepped trenches R in the slimming region SR. The stepped trenches R may be disposed in the first and second regions SR1 and SR2, respectively, and may extend along the second direction SD in a plan view. The stepped trenches R may be formed through the following process.

먼저, 적층체(ML) 상에 제1,제2 영역(SR1,SR2)을 각각 제2 방향(SD)을 따라서 연장되는 라인형 개구들을 갖는 라인 타입 마스크 패턴(PR0)을 형성한다. 이후, 라인 타입 마스크 패턴(PR0)을 식각 베리어로 이용하여 적층체(ML)를 제1 식각 깊이로 식각하는 단위 식각 공정과, 개구들의 제1 방향(FD) 폭을 늘리는 트리밍 공정을 교대로 반복하여 수행하여 계단형 트렌치들(R)을 형성한다. 제1 식각 깊이는 제1 물질막들(70)의 수직적 피치와 동일할 수 있다. First, a line type mask pattern PR0 having line-shaped openings extending in the first and second regions SR1 and SR2 along the second direction SD, respectively, is formed on the laminate ML. Subsequently, the unit etching process of etching the stack ML to the first etching depth using the line type mask pattern PR0 as an etching barrier, and the trimming process of increasing the width of the first direction FD of the openings are alternately repeated. To form stepped trenches (R). The first etching depth may be equal to the vertical pitch of the first material layers 70.

계단형 트렌치들(R)은 제1 방향(FD)으로 마주하며 서로 대칭된 한 쌍의 제3 계단 구조들(SW3)을 가질 수 있다. 제3 계단 구조들(SW3)은 서로 동일한 스텝 수를 가질 수 있다. 본 실시예에서는 제3 계단 구조들(SW3) 각각의 스텝수가 3개인 경우를 나타내었으나, 이에 한정되는 것은 아니다.The stepped trenches R may have a pair of third stepped structures SW3 facing each other in the first direction FD and symmetric with each other. The third staircase structures SW3 may have the same number of steps. In the present exemplary embodiment, the case where the number of steps of each of the third staircase structures SW3 is three is illustrated, but is not limited thereto.

라인 타입 마스크 패턴(PR0)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 계단형 트렌치들(R)의 형성 후에 제거될 수 있다.The line type mask pattern PR0 may be formed using a photolithography process and may be removed after the formation of the stepped trenches R. FIG.

도 18a 내지 도 18d를 참조하면, 계단형 트렌치들(R)가 형성된 적층 구조체(ML)의 일부분을 식각하여 복수의 제1 계단형 홀들(H1)을 형성한다. 제1 계단형 홀들(H1)은 이하의 공정을 통해서 형성될 수 있다. 18A to 18D, a portion of the stacked structure ML in which the stepped trenches R are formed is etched to form a plurality of first stepped holes H1. The first stepped holes H1 may be formed through the following process.

먼저, 계단형 트렌치들(R)이 형성된 적층체(ML) 상에 계단형 트렌치들(R)의 일부분을 개구하는 제1 개구홀들을 포함하는 제1 홀 타입 마스크 패턴(PR1)을 형성한다. 제1 개구홀들은 계단형 트렌치들(R)을 제1 방향(FD)으로 가로지르는 형태를 가질 수 있으며, 제1 개구홀들 각각의 제1 방향(FD) 폭은 계단형 트렌치들(R) 각각의 제1 방향(FD) 폭보다 클 수 있다. First, a first hole type mask pattern PR1 including first opening holes opening a portion of the stepped trenches R is formed on the stack ML on which the stepped trenches R are formed. The first openings may have a shape that crosses the stepped trenches R in the first direction FD, and the width of the first direction FD of each of the first openings is the stepped trenches R. FIG. It may be larger than the width of each first direction FD.

그 다음, 제1 홀 타입 마스크 패턴(PR1)을 식각 베리어로 이용하여 적층체(ML)를 제2 식각 깊이로 식각하여 계단형 트렌치들(R)를 함몰시키는 패드 식각 공정과, 제1 개구홀들의 제1 방향(FD) 및 제2 방향(SD) 폭을 넓히는 트리밍 공정을 교대로 반복하여 제1 계단형 홀들(H1)을 형성한다. Next, using the first hole type mask pattern PR1 as an etching barrier, the stack ML is etched to a second etching depth to dent the stepped trenches R, and the first opening hole. The first stepped holes H1 are formed by alternately repeating the trimming process of widening the widths of the first direction FD and the second direction SD.

계단형 트렌치(R) 형성을 위한 단위 식각 공정의 회수가 N(N은 자연수)인 경우, 상기 제2 식각 깊이는 제1 물질막들(70)의 수직적 피치의 K배(여기서, K는 2 이상 N+1 이하의 자연수)일 수 있다. When the number of unit etching processes for forming the stepped trench R is N (N is a natural number), the second etching depth is K times the vertical pitch of the first material layers 70 (where K is 2). Natural numbers equal to or more than N + 1).

제1 계단형 홀들(H1) 각각은 제1 방향(FD)으로 마주하며 서로 대칭된 제1 계단 구조들(SW1) 및 제2 방향(SD)으로 마주하며 서로 대칭된 제2 계단 구조들(SW2)을 가질 수 있다. Each of the first stepped holes H1 may face each other in the first direction FD and may be symmetrical to each other, and may be opposite to each other. )

제1 홀 타입 마스크 패턴(PR1)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제1 계단형 홀들(H1)의 형성 후에 제거될 수 있다. The first hole type mask pattern PR1 may be formed using a photolithography process and may be removed after the formation of the first stepped holes H1.

도 19a 내지 도 19d를 참조하면, 제2 영역(SR2)에 형성된 제1 계단형 홀(H1) 및 계단형 트렌치(R)를 함몰시키어 제2 계단형 홀(H2)을 형성한다. 제2 계단형 홀(H2)은 이하의 공정을 통해서 형성될 수 있다.19A to 19D, the first stepped hole H1 and the stepped trench R formed in the second region SR2 are recessed to form the second stepped hole H2. The second stepped hole H2 may be formed through the following process.

먼저, 적층체(ML) 상에 제2 영역(SR2)의 제1 계단형 홀(H1)을 개구하는 제2 개구홀을 갖는 제2 홀 타입 마스크 패턴(PR2)을 형성한다. 이어서, 제2 홀 타입 마스크 패턴(PR2)을 식각 베리어로 이용하여 제1 계단형 홀(H1) 및 계단형 트렌치(R)이 함몰되도록 적층체(ML)를 식각하여 제2 계단형 홀들(H2)을 형성한다.First, a second hole type mask pattern PR2 having a second opening hole for opening the first stepped hole H1 of the second region SR2 is formed on the laminate ML. Subsequently, the stack ML is etched by using the second hole type mask pattern PR2 as an etch barrier so that the first stepped hole H1 and the stepped trench R are recessed, and thus the second stepped holes H2. ).

제2 홀 타입 마스크 패턴(PR2)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제2 계단형 홀(H2) 형성 후에 제거될 수 있다. The second hole type mask pattern PR2 may be formed using a photolithography process and may be removed after the formation of the second stepped hole H2.

이후, 도시하지 않았지만 적층체(ML)를 수직적으로 관통하고 제1,제2 계단형 홀(H1,H2)을 제1 방향(FD)으로 가로지르는 슬릿(도 12 및 도 15의 ST)을 형성하여 적층체(ML)를 분할한다. Subsequently, although not shown, slits (ST in FIGS. 12 and 15) that vertically penetrate the stack ML and cross the first and second stepped holes H1 and H2 in the first direction FD are formed. The laminate ML is divided.

그런 다음, 제1,제2 셀 영역(CR1,CR2)에 적층체(ML)를 수직적으로 관통하는 채널 구조체들(도 12의 CH)을 형성하고, 희생층으로 사용된 제1 물질막들(70)을 제거한 다음, 제1 물질막들(70)이 제거로 형성된 공간에 전극 물질을 채워 넣어 전극들(도 13 내지 도 15의 60)을 형성한다. Next, channel structures (CH in FIG. 12) vertically penetrating the stack ML are formed in the first and second cell regions CR1 and CR2, and the first material layers used as the sacrificial layer ( After the 70 is removed, the electrodes (60 of FIGS. 13 to 15) are formed by filling an electrode material into a space formed by removing the first material layers 70.

이상, 본 실시예에 의하면 패드 식각 공정에서 추가 마스크를 사용하지 않고서도 제1,제2 전극 구조체(MB1,MB2)의 전극들(60)의 단선을 방지할 수 있다. As described above, according to the present exemplary embodiment, disconnection of the electrodes 60 of the first and second electrode structures MB1 and MB2 may be prevented without using an additional mask in the pad etching process.

도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.20 is a block diagram schematically illustrating a memory system including a semiconductor memory device according to an embodiment of the present invention.

도 20을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.Referring to FIG. 20, a memory system 600 according to an embodiment of the present invention may include a nonvolatile memory device 610 and a memory controller 620.

비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.The nonvolatile memory device 610 is configured of the semiconductor memory device described above, and may be operated in the above-described method. The memory controller 620 may be configured to control the nonvolatile memory device 610. The combination of the nonvolatile memory device 610 and the memory controller 620 may be provided as a memory card or a solid state disk (SSD). SRAM 621 is used as the operating memory of the processing unit 622. The host interface 623 has a data exchange protocol of a host that is connected to the memory system 600.

에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.The error correction block 624 detects and corrects an error included in data read from the nonvolatile memory device 610.

메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.The memory interface 625 interfaces with the nonvolatile memory device 610 of the present invention. The processing unit 622 performs various control operations for exchanging data of the memory controller 620.

비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다Although not shown in the drawings, the memory system 600 according to the present invention may further be provided with a ROM (not shown) for storing code data for interfacing with a host, and the like. Self-explanatory to those who have learned. The nonvolatile memory device 610 may be provided in a multi-chip package composed of a plurality of flash memory chips.

이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.The memory system 600 of the present invention may be provided as a highly reliable storage medium having a low probability of error occurrence. In particular, the nonvolatile memory device of the present invention may be provided in a memory system such as a solid state disk (SSD), which is being actively studied recently. In this case, the memory controller 620 may be configured to communicate with an external (eg, host) via one of a variety of interface protocols such as USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE, and the like. will be.

도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.21 is a block diagram schematically illustrating a computing system including a semiconductor memory device according to an embodiment of the present invention.

도 21을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.Referring to FIG. 21, a computing system 700 according to the present invention may include a memory system 710, a microprocessor 720, a RAM 730, a user interface 740, a baseband electrically connected to a system bus 760. And a modem 750 such as a baseband chipset. When the computing system 700 according to the present invention is a mobile device, a battery (not shown) for supplying an operating voltage of the computing system 700 may be provided. Additional will be provided. Although not shown in the drawings, the computing system 700 according to the present invention may further be provided with an application chipset, a camera image processor (CIS), a mobile DRAM, and the like. It is self-evident to those who have acquired knowledge. The memory system 710 may configure, for example, a solid state drive / disk (SSD) that uses a nonvolatile memory to store data. Alternatively, the memory system 710 may be provided as a fusion flash memory (eg, one NAND flash memory).

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.The embodiments of the present invention described above are not implemented only through the apparatus and the method, but may be implemented through a program for realizing a function corresponding to the configuration of the embodiments of the present invention or a recording medium on which the program is recorded. Implementation may be easily implemented by those skilled in the art from the description of the above-described embodiments.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary skill in the art will be described in the claims and It will be understood that various modifications and variations can be made in the present invention without departing from the scope of the art.

Claims (23)

제1 셀 영역, 상기 제1 셀 영역으로부터 제1 방향으로 연장된 슬리밍 영역, 상기 슬리밍 영역으로부터 상기 제1 방향으로 연장된 제2 셀 영역이 정의된 기판;
상기 기판 상에 적층되는 복수의 전극들을 각각 포함하며 슬릿을 사이에 두고 상기 제1 방향과 교차되는 제2 방향으로 서로 이격하여 배치되는 제1,제2 전극 구조체;
상기 슬리밍 영역에 상기 제1 방향을 따라서 배치되며 각각이 상기 제1,제2 전극 구조체를 관통하는 복수의 계단형 홀들;을 포함하며,
상기 계단형 홀들 각각은 상기 제1 방향으로 마주하고 서로 대칭되며 상기 슬릿에 의해서 분리된 제1 계단 구조들, 상기 제2 방향으로 마주하고 서로 대칭된 제2 계단 구조들을 포함하는 반도체 메모리 장치.A substrate having a first cell region, a slimming region extending in a first direction from the first cell region, and a second cell region extending in the first direction from the slimming region;
First and second electrode structures each including a plurality of electrodes stacked on the substrate and spaced apart from each other in a second direction crossing the first direction with a slit therebetween;
And a plurality of stepped holes disposed in the slimming area along the first direction, each of which passes through the first and second electrode structures.
Each of the stepped holes includes first stepped structures facing in the first direction and symmetric with each other and separated by the slit, and second stepped structures facing in the second direction and symmetric with each other. 제1 항에 있어서, 상기 계단형 홀들 각각은 상기 슬릿을 기준으로 대칭적인 구조를 갖는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein each of the stepped holes has a symmetrical structure with respect to the slit. 제1 항에 있어서, 상기 계단형 홀들의 바닥면들은 서로 다른 높이에 배치되는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein bottom surfaces of the stepped holes are disposed at different heights. 제1 항에 있어서, 상기 계단형 홀들이 상기 제1,제2 전극 구조체의 전극들을 분할하지 않는 반도체 반도체 메모리 장치. The semiconductor memory device of claim 1, wherein the stepped holes do not divide electrodes of the first and second electrode structures. 제1 항에 있어서, 상기 계단형 홀들 각각은 상기 슬릿을 사이에 두고 서로 대면하는 상기 제1,제2 전극 구조체의 일측면들을 관통하고, 상기 일측면들과 대향하는 상기 제1,제2 전극 구조체의 타측면들을 관통하지 않는 반도체 메모리 장치. The first and second electrodes of claim 1, wherein each of the stepped holes passes through one side surfaces of the first and second electrode structures facing each other with the slits interposed therebetween, and faces the one side surfaces. A semiconductor memory device that does not penetrate other sides of the structure. 제1 항에 있어서, 상기 전극들 각각은 상기 계단형 홀들의 어느 하나에서 그것의 상부에 위치하는 전극들에 의해서 노출되는 패드 영역을 구비하며,
상기 전극들의 패드 영역들은 상기 기판으로부터의 수직 거리가 증가할수록 상기 계단형 홀의 중심으로부터의 수평 거리가 증가되는 반도체 반도체 메모리 장치. The method of claim 1, wherein each of the electrodes has a pad area exposed by electrodes located on top of one of the stepped holes,
The pad regions of the electrodes have a horizontal distance from a center of the stepped hole as the vertical distance from the substrate increases. 제1 항에 있어서, 상기 제1 계단 구조들 및 상기 제2 계단 구조들 각각은 서로 동일한 높이를 갖는 복수의 스텝들을 포함하는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein each of the first step structures and the second step structures includes a plurality of steps having the same height as each other. 제7 항에 있어서, 상기 스텝들 각각의 높이는 상기 전극들의 수직적 피치와 동일한 반도체 메모리 장치.8. The semiconductor memory device of claim 7, wherein a height of each of the steps is equal to a vertical pitch of the electrodes. 제7 항에 있어서, 상기 제1 계단 구조들 및 상기 제2 계단 구조들은 서로 동일한 개수의 스텝을 포함하는 반도체 메모리 장치.8. The semiconductor memory device of claim 7, wherein the first staircase structures and the second staircase structures comprise the same number of steps. 제1 항에 있어서, 상기 슬리밍 영역에서 상기 전극들의 일부분을 수직적으로 파고 들어가며 각각이 상기 제1 방향으로 마주하며 서로 대칭된 제3 계단 구조들을 갖는 계단형 트렌치들을 더 포함하며,
상기 계단형 트렌치들은 평면적 관점에서 상기 제1,제2 계단형 홀과 각각 교차되며 상기 제1,제2 전극 구조체를 상기 제2 방향으로 가로지르는 반도체 메모리 장치.The method of claim 1, further comprising stepped trenches that vertically dig a portion of the electrodes in the slimming region, each having third stepped structures facing each other in the first direction and symmetric to each other,
The stepped trenches cross each of the first and second stepped holes in a plan view, and cross the first and second electrode structures in the second direction. 제10 항에 있어서, 상기 전극들은 상기 계단형 트렌치에 의해서 분할되지 않는 복수의 제1 전극들; 및
상기 제1 전극들 상에 적층되며 상기 계단형 트렌치에 의해 분할되는 N(N은 2 이상의 자연수)개의 제2 전극들;을 포함하는 반도체 메모리 장치. The semiconductor device of claim 10, wherein the electrodes comprise: a plurality of first electrodes not divided by the stepped trench; And
And N (N is a natural number of two or more) second electrodes stacked on the first electrodes and divided by the stepped trench. 제11 항에 있어서, 상기 제1 전극들의 개수가 상기 N보다 많은 반도체 메모리 장치.The semiconductor memory device of claim 11, wherein the number of the first electrodes is greater than N. 13. 제11 항에 있어서, 상기 제1 계단 구조들 및 상기 제2 계단 구조들은 서로 동일한 높이를 갖는 복수의 스텝들을 포함하는 반도체 메모리 장치.The semiconductor memory device of claim 11, wherein the first staircase structures and the second staircase structures include a plurality of steps having the same height as each other. 제13 항에 있어서, 상기 스텝들 각각의 높이는 상기 전극들의 수직적 피치의 K배의 크기를 가지며, 상기 K는 2 이상 N+1 이하의 자연수인 반도체 메모리 장치.The semiconductor memory device of claim 13, wherein a height of each of the steps has a magnitude of K times the vertical pitch of the electrodes, and K is a natural number of 2 or more and N + 1 or less. 제11 항에 있어서, 상기 제3 계단 구조들 각각은 서로 동일한 높이를 갖는 복수의 스텝들을 포함하는 반도체 메모리 장치.The semiconductor memory device of claim 11, wherein each of the third stair structures includes a plurality of steps having the same height as each other. 제15 항에 있어서, 상기 스텝들 각각의 높이는 상기 전극들의 수직적 피치와 동일한 반도체 메모리 장치.The semiconductor memory device of claim 15, wherein a height of each of the steps is equal to a vertical pitch of the electrodes. 제1 셀 영역, 상기 제1 셀 영역으로부터 제1 방향으로 연장된 슬리밍 영역, 상기 슬리밍 영역으로부터 상기 제1 방향으로 연장된 제2 셀 영역을 포함하는 기판 상에 제1,제2 물질막들을 교대로 적층하여 적층체를 형성하는 단계;
상기 적층체 상에 상기 제1 방향을 따라서 일렬로 배치되는 제1 개구홀들을 갖는 홀 타입 마스크 패턴을 형성하는 단계;
상기 홀 타입 마스크 패턴을 식각 베리어로 이용한 패드 식각 공정으로 상기 적층체를 식각하여 각각이 상기 제1 방향으로 마주하며 서로 대칭된 한 쌍의 제1 계단 구조들 및 상기 제1 방향과 교차되는 제2 방향으로 마주하며 서로 대칭된 한 쌍의 제2 계단 구조들을 포함하는 제1 계단형 홀들을 형성하는 단계;
상기 제1 계단형 홀들 중 적어도 하나가 함몰되도록 상기 적층체를 식각하여 제2 계단형 홀을 형성하는 단계;및
상기 적층체에 상기 제1 방향으로 상기 제1,제2 계단형 홀을 가로지르는 슬릿을 형성하여 상기 적층체를 분할하는 단계를 포함하는 반도체 메모리 장치의 형성방법.Alternating first and second material layers on a substrate including a first cell region, a slimming region extending in a first direction from the first cell region, and a second cell region extending in the first direction from the slimming region Laminating to form a laminate;
Forming a hole type mask pattern having first opening holes arranged in a line along the first direction on the laminate;
The laminate is etched by a pad etching process using the hole type mask pattern as an etch barrier, and a pair of first staircase structures facing each other in the first direction and symmetrical to each other and a second crossing the first direction Forming first stepped holes including a pair of second stairway structures facing each other and symmetric to each other;
Etching the stack such that at least one of the first stepped holes is recessed to form a second stepped hole; and
Forming a slit in the stack in the first direction and crossing the first and second stepped holes, thereby dividing the stack. 제17 항에 있어서, 상기 패드 식각 공정을 수행한 후에, 상기 제1 개구홀들의 상기 제1 방향 및 제2 방향 폭을 늘리는 트리밍 공정을 수행하는 것을 더 포함하며,
상기 패드 식각 공정과 상기 트리밍 공정은 교대로 반복하여 수행되는 반도체 메모리 장치의 형성방법.The method of claim 17, further comprising performing a trimming process of increasing the widths of the first and second directions of the first opening holes after performing the pad etching process.
The pad etching process and the trimming process are alternately repeated. 제18 항에 있어서, 상기 패드 식각 공정은 상기 제1 물질막들의 수직적 피치에 해당하는 깊이로 상기 제1,제2 물질막들을 식각하는 것인 반도체 메모리 장치의 형성방법.The method of claim 18, wherein the pad etching process etches the first and second material layers to a depth corresponding to a vertical pitch of the first material layers. 제17 항에 있어서, 상기 적층체 형성 후, 상기 홀 타입 마스크 패턴을 형성하기 전에,
상기 적층체 상에 각각이 상기 제1,제2 계단형 홀 형성 예정 부위를 상기 제2 방향으로 가로지르는 라인형 개구들을 갖는 라인 타입 마스크 패턴을 형성하는 단계; 및
상기 라인 타입 마스크 패턴을 식각 베리어로 이용한 단위 식각 공정으로 상기 적층체를 식각하여 각각이 상기 제1 방향으로 마주하며 서로 대칭된 한 쌍의 제3 계단 구조들을 포함하는 계단형 트렌치들을 형성하는 단계;를 더 포함하는 반도체 메모리 장치의 형성방법.The method of claim 17, wherein after forming the laminate and before forming the hole type mask pattern,
Forming a line type mask pattern on the laminate, the line type mask pattern having line openings crossing the first and second stepped hole formation predetermined portions in the second direction; And
Etching the stack by a unit etching process using the line type mask pattern as an etch barrier to form stepped trenches including a pair of third staircase structures each facing in the first direction and symmetric to each other; Forming a semiconductor memory device further comprising. 제20 항에 있어서, 상기 단위 식각 공정을 수행한 후에, 상기 라인 타입 마스크 패턴의 개구 면적을 늘리는 트리밍 공정을 수행하는 것을 더 포함하며,
상기 단위 식각 공정과 상기 트리밍 공정은 교대로 반복 수행되는 반도체 메모리 장치의 형성방법.The method of claim 20, further comprising, after performing the unit etching process, performing a trimming process of increasing an opening area of the line type mask pattern.
And the unit etching process and the trimming process are alternately repeated. 제21 항에 있어서, 상기 단위 식각 공정은 상기 제1 물질막들의 수직적 피치에 해당하는 깊이로 상기 제1,제2 물질막들을 식각하는 것인 반도체 메모리 장치의 형성방법.The method of claim 21, wherein the unit etching process etches the first and second material layers to a depth corresponding to a vertical pitch of the first material layers. 제22 항에 있어서, 상기 단위 식각 공정의 회수가 N(N은 자연수)인 경우, 상기 패드 식각 공정의 식각 깊이는 상기 제1 물질막들의 수직적 피치의 K(상기 K는 2 이상 N+1 이하의 자연수)배인 반도체 메모리 장치의 형성방법.23. The method of claim 22, wherein when the number of unit etching process is N (N is a natural number), the etching depth of the pad etching process is K of the vertical pitch of the first material layer (K is 2 or more N + 1 or less) A method of forming a semiconductor memory device.
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