KR20190129658A - 게이트 형성을 최적화하기 위한 핀 및 게이트 치수 - Google Patents

게이트 형성을 최적화하기 위한 핀 및 게이트 치수 Download PDF

Info

Publication number
KR20190129658A
KR20190129658A KR1020180093934A KR20180093934A KR20190129658A KR 20190129658 A KR20190129658 A KR 20190129658A KR 1020180093934 A KR1020180093934 A KR 1020180093934A KR 20180093934 A KR20180093934 A KR 20180093934A KR 20190129658 A KR20190129658 A KR 20190129658A
Authority
KR
South Korea
Prior art keywords
gate
fins
region
pitch
thickness
Prior art date
Application number
KR1020180093934A
Other languages
English (en)
Other versions
KR102177664B1 (ko
Inventor
존 지 리아우
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190129658A publication Critical patent/KR20190129658A/ko
Application granted granted Critical
Publication of KR102177664B1 publication Critical patent/KR102177664B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

최적화된 핀 및 게이트 치수를 갖는 집적 회로 디바이스가 본 명세서에 개시된다. 예시적인 집적 회로 디바이스는 제1 멀티-핀 구조물 및 제2 멀티-핀 구조물을 포함한다. 제1 게이트 구조물은 제1 멀티-핀 구조물을 가로질러 그 제1 게이트 구조물이 제1 채널 영역 위에 배치된다. 제2 게이트 구조물은 제2 멀티-핀 구조물을 가로질러 그 제2 게이트 구조물이 제2 채널 영역 위에 배치된다. 제1 게이트 구조물은 제1 두께를 갖는 제1 게이트 유전체를 포함하고, 제2 게이트 구조물은 제2 두께를 갖는 제2 게이트 유전체를 포함한다. 제1 두께는 제2 두께보다 크다. 상기 제1 멀티-핀 구조물은 상기 제1 채널 영역에서 제1 피치를 가지며, 상기 제2 멀티-핀 구조물은 상기 제2 채널 영역에서 제2 피치를 갖는다. 제1 피치는 제2 피치보다 크다.

Description

게이트 형성을 최적화하기 위한 핀 및 게이트 치수{FIN AND GATE DIMENSIONS FOR OPTIMIZING GATE FORMATION}
집적 회로(integrated circuit; IC) 산업은 급격한 성장을 경험하였다. IC 재료 및 디자인의 기술적 진보는 각 세대가 이전 세대보다 작고 더 복잡한 회로를 보유한 세대의 IC를 생산하여 왔다. IC 진화의 과정에서, 기하학적 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 구성요소(또는 라인))가 감소하는 반면, 기능 밀도(즉, 칩 영역 당 상호접속된 디바이스의 수)는 일반적으로 증가하였다. 이러한 축소(scaling down) 프로세스는 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다.
이러한 축소는 또한 IC의 처리 및 제조의 복잡성을 증가시키고, 이러한 진보가 실현되기 위해서는, IC 처리 및 제조와 유사한 개발이 필요하게 된다. 예를 들어, 핀형(fin-like) 전계 효과 트랜지스터(FinFET) 기술이 더 작은 피쳐(feature) 크기로 진행함에 따라, 상이한 동작을 위해 구성된 FinFET는, 제조를 용이하게 하기 위해 실질적으로 동일한 피치로 제조되며, 이러한 피치는 후속 게이트 형성 및 FinFET 성능을 제한하는 것으로 관찰된다. 결과적으로, FinFET의 모든 이점을 실현할 수 있는 것은 아니다.
본 개시 내용은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피쳐들이 일정한 비율로 그려지지 않고, 예시 목적을 위해서만 사용된다는 점이 강조된다. 실제로, 다양한 피쳐들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 개시 내용의 다양한 양태에 따른 집적 회로 디바이스를 제조하는 방법의 흐름도이다.
도 2a-도 2c, 도 3a-도 3c, 도 4a-도 4c, 도 5a-도 5c, 도 6a-도 6c, 도 7a-도 7c, 도 8a-도 8e는, 본 개시 내용의 다양한 양태에 따른, 도 1의 방법과 같은 방법의 다양한 제조 단계들에서의, 부분적 또는 전체적인 집적 회로 디바이스의 개략도이다.
본 개시는 일반적으로 집적 회로(IC) 디바이스에 관한 것으로, 보다 구체적으로는 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 관한 것이다.
다음의 개시는 본 발명의 상이한 피쳐들을 구현하기 위한 많은 다른 실시형태 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성 요소 및 배열의 특정 예가 아래에 설명된다. 이들은 물론 예시일뿐이며 제한하려고 의도되지는 않는다. 예를 들어, 이하의 설명에서 제2 피쳐 상의 또는 그 위의 제1 피쳐의 형성은, 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태들을 포함할 수도 있으며, 제1 및 제2 피쳐가 직접 접촉하지 않도록, 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐들이 형성될 수도 있는 실시형태들을 또한 포함할 수도 있다.
또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시형태들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다. 더욱이, 이하에서 설명하는 본 개시 내용에서 또 다른 피쳐 상의 피쳐, 또 다른 피쳐에 접속된 피쳐, 및/또는 또 다른 피쳐에 결합된 피쳐의 형성은, 피쳐들이 직접 접촉되어 형성되는 실시형태를 포함할 수 있고, 피쳐들이 직접 접촉되지 않도록 추가적 피쳐가 피처 사이에 개재되어 형성될 수 있는 실시형태를 또한 포함할 수 있다. 또한, 공간적으로 상대적인 용어, 예를 들면, "하측", "상측", "수평", "수직", "위", "상", "아래", "하", "업", "다운", "최상부", "하부" 등 뿐만 아니라 그 파생어(예를 들면, "수평으로", "하향으로", "상향으로" 등)는 다른 피쳐에 대한 하나의 피쳐의 관계에 있어서 당해 설명의 용이성을 위해 사용된다. 공간적으로 상대적인 용어들은 상기 피쳐들을 포함한 디바이스의 상이한 방위들을 포함하는 것으로 의도된다.
진보적인 IC 기술 노드(예를 들어, 22nm 기술 노드 이하)의 경우, FinFET(비평면 트랜지스터라고도 함)은 고성능 및 저누설 애플리케이션에서 인기있고 유망한 후보가 되어 있다. IC는 일반적으로 고전압(예를 들어, 약 1.2 볼트(V) 이상)에서 동작하는 입/출력(I/O) FinFET 및 저전압(예를 들어, 약 1.2V 미만)에서 동작하는 코어 FinFET을 필요로 한다. I/O 고전압 동작을 지원하기 위해, I/O FinFET의 게이트 유전체의 두께는, 코어 FinFET의 게이트 유전체의 두께보다 크다. 이러한 게이트 유전체 두께 편차는 공정 마진 및 FinFET의 추가 스케일링에 부정적인 영향을 미치는 것으로 관찰되었다. 예를 들어 I/O 핀과 코어 핀은 일반적으로 제조를 용이하게 하기 위해 동일한 피치로 제작되기 때문에, 서로 다른 게이트 유전체 두께로 인해 게이트 유전체 형성 후 코어 핀들 사이의 간격보다 작은 I/O 핀들 사이의 간격이 생긴다. I/O 핀들 사이의 간격이 좁을수록, 후속 게이트 전극 형성에 어려움이 있다. 예를 들어, 코어 FinFET의 게이트 전극을 형성하기 위한 프로세스 윈도우는, 코어 FinFET과 I/O FinFET에 사용 가능한 동작 전압(임계 전압)의 범위를 제한하면서, 게이트 유전체 형성 후의 I/O 핀들 사이의 좁은 간격에 의해 제한된다. 본 개시는 코어 핀 피치와 다른 I/O 핀 피치를 구현함으로써 이러한 문제점을 해결한다. 예를 들어, 본 명세서에 개시된 IC 디바이스는 코어 핀 피치보다 큰 I/O 핀 피치 및 코어 게이트 유전체 두께보다 큰 I/O 게이트 유전체 두께를 갖는다. I/O 핀 피치 대(to) 코어 핀 피치의 비율 및 I/O 게이트 유전체 두께와 코어 게이트 유전체 두께의 비율은, 코어 FinFET 및 I/O FinFET을 위한 게이트 전극 형성을 위한 공통 프로세스 윈도우를 제공하면서, 게이트 유전체 형성 후에 코어 핀들 사이의 간격과 실질적으로 동일한 I/O 핀들 사이의 간격을 달성하도록 구성된다.
도 1은 본 개시의 다양한 양태에 따른 IC 디바이스를 제조하기 위한 방법(1)의 흐름도이다. 블록 2에서, 방법(1)은 제1 피치를 갖는 제1 멀티-핀 구조물 및 제2 피치를 갖는 제2 멀티-핀 구조물을 형성하는 단계를 포함한다. 제1 피치 및 제2 피치는 후속 게이트 형성을 위한 핀 간격을 최적화하도록 구성된다. 예를 들어, 제1 피치는 제2 피치보다 크다. 일부 구현예에서, 제1 멀티-핀 구조물은 IC 디바이스의 I/O FinFET의 일부이고, 제2 멀티-핀 구조물은 IC 디바이스의 코어 FinFET의 일부이다. 이러한 구현예에서, 제1 피치 대 제2 피치의 비율은 예를 들어 제1 멀티-핀 구조물 및 제2 멀티-핀 구조물의 채널 영역에서 약 1.05 내지 약 1.15이다. (여기서, 약 1.05 내지 약 1.15의 제2 피치에 대한 제1 피치의 비율을 달성하기 위해 제2 피치에 비해 약 5 % 내지 약 15 % 만큼) 제1 피치를 약간 증가시키는 것은, I/O FinFET 및 코어 FinFET(이는 종종 복수의 층을 포함함)의 게이트 전극의 형성을 위한 충분한 프로세스 마진(예를 들어, 간격)을 허용하면서, I/O FinFET의 성능을 최적화시킬 수 있는 더 두꺼운 게이트 유전체의 형성을 용이하게 한다. 이러한 비율은 또한 점점 줄어드는 IC 기술 노드의 고밀도 요구를 충족시키기 위해 코어 FinFET의 최소 피치를 유지한다. 일부 구현예에서, 이러한 비율은 I/O FinFET 및 코어 FinFET의 게이트 유전체에서의 두께 차이를 고려하므로, 게이트 유전체 형성 후에, 제1 멀티 핀 구조물의 인접한 핀들 상에 배치된 게이트 유전체 층 사이의 간격은, 제2 멀티-핀 구조물의 인접한 핀들 상에 배치된 게이트 유전체 층 사이의 간격과 실질적으로 동일하다. 약 1.15보다 큰 비율은 I/O FinFET 및 코어 FinFET의 게이트 유전체에서의 어떤 두께 차이에 대해 과잉 보상되어, 게이트 유전체 형성 이후에 상이한 프로세스 윈도우를 필요로 하고 게이트 전극의 형성을 더욱 복잡하게 하는 간격 차이를 발생시킨다는 것에 주목하여야 한다. 또한, 1.15보다 큰 비율은 I/O 피치와 같은 제1 피치가 후속 소스/드레인 피쳐 형성을 최적화하기에 너무 커서, 이것이 에피택셜 소스/드레인 피쳐의 충분한 병합을 방지할 수 있다. 제1 멀티-핀 구조물의 에피택셜 소스/드레인 피쳐의 완전한(full) 비병합은, 접촉 저항(Rc)에 부정적으로 영향을 미치고, 그에 따라 전류(Ion) 성능을 저하시킨다. 약 1.05 내지 약 1.15의 비율은 본 명세서에서 설명된 게이트 유전체 및/또는 게이트 전극 형성 문제를 보상하면서 제1 멀티-핀 구조물의 에피택셜 소스/드레인 피쳐들 사이의 완전한 병합 내지 부분적인 병합(이에 따라, 일부 구현예에서는 부분적 비병합)을 보장할 수 있다.
블록 3에서, 방법(1)은 제1 멀티-핀 구조물 위에 제1 게이트 구조물 그리고 제2 멀티-핀 구조물 위에 제2 게이트 구조물을 형성하는 단계를 포함한다. 상기 제1 게이트 구조물은 제1 더미 게이트를 포함하고, 상기 제2 게이트 구조물은 제2 더미 게이트를 포함한다. 제1 게이트 구조물 및 제2 게이트 구조물은 각각 제1 멀티-핀 구조물 및 제2 멀티-핀 구조물을 가로지르며, 이에 따라 제1 멀티-핀 구조물의 제1 소스/드레인 영역들 사이에 배치된 제1 채널 영역 및 제2 멀티-핀 구조물의 제2 소스/드레인 영역들 사이에 배치된 제2 채널 영역을 규정한다. 블록 4에서, 방법(1)은 제1 소스/드레인 영역에 제1 에피택셜 소스/드레인 피쳐를 형성하고 제2 소스/드레인 영역에 제2 에피택셜 소스/드레인 피쳐를 형성하는 단계를 포함한다. 블록 5에서, 방법(1)은 제1 에피택셜 소스/드레인 피쳐, 제2 에피택셜 소스/드레인 피쳐, 제1 게이트 구조물 및 제2 게이트 구조물 위에 레벨간(interlevel) 유전체 층을 형성하는 단계를 포함한다. 레벨간 유전체 층을 형성하는 단계 후에, 제1 더미 게이트 및 제2 더미 게이트와 같은, 제1 게이트 구조물의 일부 및 제2 게이트 구조물의 일부가 노출된다. 블록 6에서, 방법(1)은 제1 게이트 구조물 및 제2 게이트 구조물로부터 제1 더미 게이트 및 제2 더미 게이트를 각각 제거함으로써, 제1 게이트 구조물에 제1 개구를 형성하고 제2 게이트 구조물에 제2 개구를 형성하는 단계를 포함한다. 제1 개구 및 제2 개구는 게이트 개구 또는 게이트 트렌치로 지칭될 수 있다.
블록(7)에서, 방법(1)은 제1 개구에 제1 금속 게이트를 형성하고 제2 개구에 제2 금속 게이트를 형성하는 단계를 포함한다. 제1 금속 게이트는 제1 게이트 유전체 및 제1 게이트 전극을 포함하고, 제2 금속 게이트는 제2 게이트 유전체 및 제2 게이트 전극을 포함한다. 제1 게이트 유전체의 두께는 제2 게이트 유전체의 두께보다 크다. 제1 게이트 유전체 및 제2 게이트 유전체의 두께는 I/O FinFET 및 코어 FinFET과 같은 제1 멀티-핀 구조물 및 제2 멀티-핀 구조물에 대응하는 디바이스의 성능을 최적화하는 한편, 또한 제1 멀티-핀 구조물의 인접한 핀들 상에 배치된 제1 게이트 유전체 사이 그리고 제2 멀티-핀 구조물의 인접한 핀들 상에 배치된 제2 게이트 유전체 사이의 실질적으로 유사한 간격을 달성하도록 구성된다. 예를 들어, 일부 구현예에서, 제1 두께 대 제2 두께의 비율은 약 1.3 내지 약 1.8이다. (여기서, 약 1.3 내지 약 1.8의 비율을 달성하기 위해 제2 게이트 유전체의 두께에 비해 약 30% 내지 약 80% 만큼) 제1 게이트 유전체의 두께를 증가시키면 I/O FinFET의 성능을 최적화할 수 있는 두꺼운 게이트 유전체를 제공하는 한편, 코어 FinFET의 인접한 핀들 상에 배치된 제2 게이트 유전체 사이의 간격과 실질적으로 동일한, I/O FinFET의 인접한 핀들 상에 배치된 제1 게이트 유전체 사이의 간격을 달성할 수 있다. 실질적으로 동일한 간격을 갖는 것은, 제1 게이트 전극 및 제2 게이트 전극을 형성할 때 유연성을 증가시키며, 제2 게이트 전극의 형성을 I/O FinFET의 핀들 사이의 간격으로부터 분리시키며, 그 반대도 마찬가지 이다. 증가된 유연성은 제1 게이트 전극 및 제2 게이트 전극에 대해 더 많은 수의 층, 재료 및/또는 구성을 허용하고, 이에 따라 상이한 FinFET에 대한 광범위한 전압 임계치를 허용한다. 상기 비율이 1.3보다 작은 경우, 본 명세서에 기재된 이중(dual) 핀 피치 접근법(예를 들어, 약 1.05 내지 약 1.15의 핀 피치 비율을 가짐)은, 이러한 구현예에서의 제1 게이트 유전체 및 제2 게이트의 두께 사이의 임의의 차이는 본 명세서에 설명된 바와 같이 게이트 전극 형성에 부정적으로 영향을 미치는데 있어서 최소이거나 무관심 대상(negligent)이어서, 필요하지 않을 수도 있다. 상기 비율이 1.8보다 큰 경우, 본 명세서에 기술된 이중 핀 피치 접근법은 제1 게이트 유전체와 제2 게이트 유전체 사이의 이러한 큰 차이를 보상할 수 없으므로, 다른 해결책이 필요할 수도 있다. 블록 8에서, 방법(1)은 IC 디바이스의 제조를 완료하도록 지속될 수 있다. 예를 들어, 다양한 콘택트가 제1 금속 게이트, 제2 금속 게이트, 제1 에피택셜 소스/드레인 피쳐, 및/또는 제2 에피택셜 소스/드레인 피쳐에 형성될 수 있다. 일부 구현예에서, 다양한 콘택트는 IC 디바이스의 다층 상호접속 구조물의 일부이다. 방법 1의 이전, 도중, 및 이후에 추가 단계들이 제공될 수 있으며, 설명된 단계들 중 일부는 방법 1의 추가 실시형태에 대하여 이동, 대체, 또는 제거될 수 있다.
또한, 도 2a 내지 도 2c, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8e는, 본 개시의 다양한 양태에 따라서, 도 1의 방법 1과 같은 방법의 다양한 제조 단계에서의, 부분적 또는 전체적인, IC 디바이스(10)의 개략도이다. IC 디바이스(10)는 코어 영역(흔히 로직 영역으로 지칭됨), [SRAM(static random access memory) 영역과 같은] 메모리 영역, 아날로그 영역, 주변 영역(흔히 I/O 영역으로 지칭됨), 더미 영역, 다른 적절한 영역, 또는 이들의 조합과 같은 다양한 디바이스 영역들을 포함한다. 도시된 실시형태에서, IC 디바이스(10)는, 코어 영역(12) 및 I/O 영역(14)을 포함하며, 이들 각각은 레지스터, 커패시터, 인덕터, 다이오드, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 접합 트랜지스터(BJT), 횡방향 확산 MOS(laterally diffused LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 적절한 구성요소, 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함할 수 있다. 예를 들어, 코어 영역(12)은 p-형 핀형 전계 효과 트랜지스터(FinFET)(13A) 및 n-형 FinFET(13B)을 포함하여, 코어 영역(12)이 상보적인 FinFET을 갖는 FinFET 디바이스를 포함하도록 구성된다. 예의 촉진을 위해, I/O 영역(14)은 p-형 FinFET(15A) 및 n-형 FinFET(15B)을 포함하도록 구성되어, I/O 영역(14)이 상보형 FinFET을 갖는 FinFET 디바이스를 포함한다. 일부 구현예에서, IC 디바이스(10)는 IC 칩의 일부, 시스템 온 칩(SoC), 또는 그의 일부일 수도 있다. 도 2a 내지 도 2c, 도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8e는 본 개시의 발명 개념을 더 잘 이해하기 위하여 명확화를 위해 단순화되었다. 추가적인 피쳐들이 IC 디바이스(10)에 추가될 수 있고, 이하에서 설명되는 피쳐들 중 일부는 IC 디바이스(10)의 다른 실시형태들에서 대체, 수정, 또는 제거될 수 있다.
도 2a 내지 도 2c를 참조하면, 도 2a는 IC 디바이스(10)의 평면도이고, 도 2b는 도 2a의 라인 B-B를 따른 IC 디바이스(10)의 부분 단면도이며, 도 2c는 도 2a의 라인 C-C를 따른 IC 디바이스(10)의 부분 단면도이다. 도 2a 내지 도 2c에 있어서, IC 디바이스(10)는 기판(웨이퍼)(16)을 포함한다. 도시된 실시형태에서, 기판(16)은 실리콘을 포함한다. 대안적으로 또는 부가적으로, 기판(16)은, 게르마늄과 같은 다른 기본 반도체; 실리콘 카바이드, 실리콘 인화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티 몬화물과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), SiPC, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안적으로, 기판(16)은 SOI(silicon-on-insulator) 기판, SGOI(silicon germanium-on-insulator) 기판, 또는 GOI(germanium-on-insulator) 기판과 같은 반도체-온-인슐레이터 기판이다. 반도체-온-인슐레이터 기판은 산소의 주입에 의한 분리(separation by implantation of oxygen; SIMOX), 웨이퍼 본딩, 및/또는 다른 적절한 방법을 사용하여 제조될 수 있다. 일부 구현예에서, 기판(16)은 IC 디바이스(10)의 설계 요건에 따라 하나 이상의 III-V 족 재료, 하나 이상의 II-IV 재료, 또는 이들의 조합을 포함한다.
기판(16)은 IC 디바이스(10)의 설계 요건에 따라 구성된, 도핑된 영역(18), 도핑된 영역(20), 도핑된 영역(22), 및 도핑된 영역(24)과 같은 다양한 도핑된 영역을 포함한다. 일부 구현예에서, 기판(16)은 붕소(예를 들어, BF2), 인듐, 다른 p-형 도펀트, 또는 이들의 조합과 같은 p-형 도펀트로 도핑된 p-형 도핑 영역(예를 들어, p-형 웰(well))을 포함한다. 일부 구현예에서, 기판(16)은 인, 비소, 다른 n-형 도펀트, 또는 이들의 조합과 같은 n-형 도펀트로 도핑된 n-형 도핑 영역(예를 들어, n-형 웰)을 포함한다. 일부 구현예에서, 기판(16)은 p-형 도펀트와 n-형 도펀트의 조합으로 형성된 도핑 영역을 포함한다. 도시된 실시형태에서, 도핑 영역(18)은 p-형 FinFET(13A)을 위하여 구성되고, 도핑 영역(20)은 n-형 FinFET(13B)을 위하여 구성되고, 도핑 영역(22)은 p-형 FinFET(15A)을 위하여 구성되고, 도핑 영역(24)은 n-형 FinFET(15B)을 위하여 구성된다. 예를 들어, 도핑 영역(18) 및 도핑 영역(22)은 n-형 웰이고, 도핑 영역(20) 및 도핑 영역(24)은 p-형 웰이다. 다양한 도핑 영역은 예를 들어 p-웰 구조물, n-웰 구조물, 듀얼-웰 구조물, 융기 구조물, 또는 이들의 조합을 제공하는 것과 같이 기판(16) 상에 및/또는 기판(16)에 직접 형성될 수 있다. 이온 주입 프로세스, 확산 프로세스, 및/또는 다른 적절한 도핑 프로세스가 수행되어 다양한 도핑 영역을 형성할 수 있다.
FinFET(13A)은 핀 구조물(30A)[핀(32A)을 갖음]을 포함하고, FinFET(13B)은 핀 구조물(30B)[핀(32B)을 갖음]를 가지며, FinFET(15A)은 핀 구조물(30C)[핀(32C)을 갖음]을 포함하고, FinFET(15B)는 핀 구조물(30D)[핀(32D)를 갖음]을 포함한다. 본 개시는 핀 구조물(30A), 핀 구조물(30B), 핀 구조물(30C), 및/또는 핀 구조물(30D)이 도 2a 내지 도 2c에 도시된 것보다 많거나 적은 핀을 포함하는 실시형태를 고려한다. 핀(32A)은 서로 실질적으로 평행하게 배향되어 있고; 핀(32B)은 서로 실질적으로 평행하게 배향되어 있고; 핀(32C)은 서로 실질적으로 평행하게 배향되어 있고; 핀(32D)은 서로 실질적으로 평행하게 배향되어 있다. 핀(32A-32D) 각각은 x-방향으로 규정된 폭, y-방향으로 규정된 길이, 및 z-방향으로 규정된 높이를 갖는다. 또한, 핀(32A-32D) 각각은 y-방향으로 그들의 길이를 따라 규정된 적어도 하나의 채널 영역(C) 및 적어도 하나의 소스/드레인 영역(S/D)을 가지며, 여기서 적어도 하나의 채널 영역은 소스/드레인 영역들 사이에 배치된다. 채널 영역(들)은, 핀(32A-32D)의 측벽 부분들 사이에 규정된 핀들(32A-32D)의 최상부 부분을 포함하며, 여기서 최상부 부분과 측벽 부분은 게이트 구조물와 결합하여(후술됨), IC 디바이스(10)의 동작 동안에 전류가 소스/드레인 영역들 사이에 흐를 수도 있다. 소스/드레인 영역은 또한 핀(32A-32D)의 측벽 부분 사이에 규정된 핀(32A-32D)의 최상부 부분을 포함할 수 있다. 일부 실시형태에서, 핀(32A-32D)은 (기판(16)의 재료 층의 일부와 같은) 기판(16)의 일부이다. 예를 들어, 기판(16)이 실리콘을 포함하는 경우, 핀(32A-32D)은 실리콘을 포함한다. 대안적으로, 일부 구현예에서, 핀(32A-32D)은 기판(16)을 덮는 하나 이상의 반도체 재료 층과 같은 재료 층에 형성된다. 예를 들어, 핀(32A-32D)은 기판(16) 위에 배치된 다양한 반도체 층(예를 들어, 헤테로 구조)을 갖는 반도체 층 스택을 포함할 수 있다. 반도체 층은 실리콘, 게르마늄, 실리콘 게르마늄, 다른 적절한 반도체 재료, 또는 이들의 조합과 같은 임의의 적절한 반도체 재료를 포함할 수 있다. 반도체 층은 IC 디바이스(10)의 설계 요건에 따라 동일하거나 상이한 재료, 에칭 레이트, 구성 원자 퍼센트, 구성 중량 퍼센트, 두께, 및/또는 구성을 포함할 수 있다. 일부 구현예에서, 반도체 층 스택은 제1 재료로 구성된 반도체 층 및 제2 재료로 구성된 반도체 층과 같은 교번(alternating) 반도체 층을 포함한다. 예를 들어, 반도체 층 스택은 실리콘 층과 실리콘 게르마늄 층을 교번시킨다(예를 들어, 아래에서부터 위로, SiGe/Si/SiGe/Si/SiGe/Si). 일부 구현예에서, 반도체 층 스택은 동일한 재료의 반도체 층을 포함하지만 제1 원자 퍼센트의 구성 성분(constituent)을 갖는 반도체 층 및 제2 원자 퍼센트의 구성 성분을 갖는 반도체 층과 같은 교번하는 구성 원자 퍼센트를 갖는 반도체 층을 포함한다. 예를 들어, 반도체 층 스택은 교번하는 실리콘 및/또는 게르마늄 원자 퍼센트를 갖는 실리콘 게르마늄 층을 포함한다(예를 들어, 아래에서부터 위로, SiaGeb/SicGed/SiaGeb/SicGed/SiaGeb/SicGed, 여기서 a 및 c는 실리콘의 상이한 원자 퍼센트이고, b 및 d는 게르마늄의 상이한 원자 퍼센트임). 일부 구현예에서, 핀(32A), 핀(32B), 핀(32C), 및/또는 핀(32D)은 각각의 FinFET 및/또는 IC 디바이스(10)의 영역의 설계 요건에 따라 동일하거나 상이한 재료 및/또는 동일하거나 상이한 반도체 층 스택을 포함한다.
핀(32A-32D)은 임의의 적절한 프로세스를 사용하여 기판(16) 위에 형성된다. 일부 구현예에서, 증착(depostion), 리소그래피 및/또는 에칭 프로세스의 조합은, 도 2a 내지 도 2c에 도시된 바와 같이 기판(16)으로부터 연장된 핀(32A-32D)을 규정하도록 수행된다. 예를 들어, 핀(32A-32D)을 형성하는 것은, 기판(16)(또는 기판(16) 위에 배치된 헤테로 구조물과 같은 재료 층) 위에 패터닝된 레지스트 층을 형성하도록 리소그래피 프로세스를 수행하는 것과, 패터닝된 레지스트 층에 규정된 패턴을 기판(16)(또는 기판(16) 위에 배치된 헤테로 구조물과 같은 재료 층)에 전사하도록 에칭 프로세스를 수행하는 것을 포함한다. 리소그래피 프로세스는, 기판(16) 상에 레지스트 층을 (예를 들어, 스핀 코팅에 의해) 형성하는 단계, 노광 전 베이킹 프로세스를 수행하는 단계, 마스크를 사용하여 노광 프로세스를 수행하는 단계, 노광 후 베이킹 프로세스를 수행하는 단계, 현상 프로세스를 수행하는 단계를 포함할 수 있다. 노광 프로세스 동안에, 레지스트 층은 방사선 에너지[자외선(UV) 광, 딥(deep) UV(DUV) 광, 또는 극(extreme) UV(EUV) 광과 같은) 방사선 에너지에 노출되며, 여기서, 상기 마스크는, 마스크 및/또는 마스크 유형(예를 들어, 바이너리 마스크, 위상 시프트 마스크, 또는 EUV 마스크)의 마스크 패턴에 따라 상기 레지스트 층에 방사선을 차단, 투과, 및/또는 반사시켜, 이미지가 상기 마스크 패턴에 대응하는 레지스트 층 위에 투영된다. 레지스트 층은 방사선 에너지에 민감하기 때문에, 레지스트 층의 노광 부분이 화학적으로 변화하고, 레지스트 층의 노광(또는 비노광) 부분이, 레지스트 층의 특성 및 현상 프로세스에서 사용되는 현상 액의 특성에 따라서 현상 프로세스 동안에 용해된다. 현상 후, 패터닝된 레지스트 층은 마스크에 대응하는 레지스트 패턴을 포함한다. 에칭 프로세스는 패터닝된 레지스트 층을 에칭 마스크로서 사용하여 기판(16)(또는 기판(16) 위에 배치된 재료 층)의 일부를 제거한다. 에칭 프로세스는 건식 에칭 프로세스(예를 들어, 반응성 이온 에칭(reactive ion etching; RIE) 프로세스), 습식 에칭 프로세스, 다른 적절한 에칭 프로세스, 또는 이들의 조합을 포함할 수 있다. 에칭 프로세스 후에, 패터닝된 레지스트 층은 예를 들어, 레지스트 스트립핑 프로세스에 의해 기판(16)으로부터 제거된다. 대안적으로, 핀(32A-32D)은 이중 패터닝 리소그래피(DPL) 프로세스[예를 들어, 리소그래피-에칭-리소그래피-에칭(LELE) 프로세스, 자가 정렬 이중 패터닝(SADP) 프로세스, 스페이서-이즈(is)-유전체 패터닝(spacer-is-dielectric patterning; SIDP) 프로세스, 다른 이중 패터닝 프로세스, 또는 이들의 조합], 트리플 패터닝 프로세스[예를 들어, 리소그래피-에칭-리소그래피-에칭-리소그래피-에칭(LELELE) 프로세스, 자가 정렬 트리플 패터닝(self-aligned triple patterning; SATP) 프로세스, 다른 트리플 패터닝 프로세스, 또는 이들의 조합], 다른 멀티플 패터닝 프로세스[예를 들어, 자가 정렬 쿼드루플 패터닝(self-aligned quadruple patterning) 프로세스], 또는 이들의 조합과 같은 다수의 패터닝 프로세스에 의해 형성된다. 일반적으로, 이중 패터닝 프로세스 및/또는 다수의 패터닝 프로세스는 리소그래피 프로세스와 자가 정렬 프로세스를 결합하여, 예를 들어, 다른 경우에 단일의 직접 리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일부 구현예에서, 패터닝된 희생 층이 리소그래피 프로세스를 사용하여 기판 위에 형성되고, 스페이서가 자가 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 그 후, 패터닝 희생 층이 제거되고, 스페이서가 기판을 패터닝하여 핀(32A-32D)과 같은 핀을 형성하는데 사용될 수 있다. 일부 구현예에서, 핀(32A-32D)을 형성하면서 유도 자기 조립(directed self-assembly; DSA) 기술이 구현된다. 또한, 일부 구현예에서, 노광 프로세스는 마스크없는(maskless) 리소그래피, 전자 빔 기록, 이온 빔 기록, 및/또는 나노인쇄 기술을 구현할 수 있다.
격리 피쳐(34)는 IC 디바이스(10)의 코어 영역(12) 및 I/O 영역(14)과 같은 다양한 영역을 격리시키기 위해 기판(16) 위에 및/또는 기판(16) 내에 형성된다. 격리 피쳐(34)는 또한, FinFET(13A), FinFET(13B), FinFET(15A), 및 FinFET(15B)과 같은 능동 디바이스 영역 및/또는 수동 디바이스 영역을 서로 분리 및 격리시킨다. 격리 피쳐(34)는 또한, 핀(32A-32D)과 같은 핀을 서로 분리 및 격리시킨다. 도시된 실시형태에서, 격리 피쳐(34)는 핀(32A-32D)의 바닥(bottom) 부분을 둘러싸고, 이에 의해 핀(32A-32D)의 상부 핀 활성 영역(36U)[일반적으로 격리 피쳐(34)의 최상부 표면으로부터 연장되는(돌출되는) 핀(32A-32D)의 일부를 지칭함] 그리고 핀(32A-32D)의 하부 핀 활성 영역(36L)[일반적으로 격리 피쳐(34)의 최상부 표면으로부터 연장되는(돌출되는) 핀(32A-32D)의 일부를 지칭함]을 규정한다. 격리 피쳐(34)는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, (예를 들어, 실리콘, 산소, 질소, 탄소, 또는 다른 적절한 격리 구성 성분을 포함하는) 다른 적절한 격리 재료, 또는 이들의 조합을 포함한다. 격리 피쳐(34)는 STI(shallow trench isolation) 구조물, DTI(deep trench isolation) 구조물 및/또는 LOCOS(local oxidation of silicon) 구조물과 같은 상이한 구조물을 포함할 수 있다. 일부 구현예에서, STI 피쳐는 기판(16) 내의 트렌치를 에칭하고(예를 들어, 건식 에칭 프로세스 및/또는 습식 에칭 프로세스를 사용함), 상기 트렌치를 절연체 재료로 채움으로서(예를 들어, 화학 기상 증착 프로세스 또는 스핀-온(spin-on) 프로세스를 사용함) 형성될 수 있다. 과도한 절연체 재료를 제거하고 및/또는 격리 피쳐(34)의 최상부 표면을 평탄화하기 위해 화학적 기계적 연마(CMP) 프로세스가 수행될 수도 있다. 일부 구현예에서, STI 피쳐는 핀(32A-32D)을 형성한 후에 기판(16) 위에 절연체 재료를 증착하고(일부 구현예에서는, 절연체 재료 층이 핀들(32A-32D) 사이의 갭(트렌치)을 채움), 격리 피쳐(34)를 형성하도록 절연체 재료 층을 에치 백함으로써 형성된다. 일부 구현예에서, 격리 피쳐(34)는 라이너 유전체 층 위에 배치된 벌크 유전체 층과 같은 트렌치를 채우는 멀티-층 구조물을 포함하며, 여기서 벌크 유전체 층 및 라이너 유전체 층은 설계 요건(예를 들어, 열 산화물을 포함하는 라이너 유전체 층 위에 배치된 실리콘 질화물을 포함하는 벌크 유전체 층)에 따라 재료를 포함한다. 일부 구현예에서, 격리 피쳐(34)는 도핑된 라이너 층 위에 배치된 유전체 층(예를 들어, 붕소 실리케이트 유리(BSG) 또는 포스포실리케이트 유리(PSG)를 포함함)을 포함한다.
도 2a 내지 도 2c에 있어서, 핀(32A-32D)은 코어 영역(12) 및 I/O 영역(14)에서 후속 게이트 형성을 위해 핀 간격을 최적화하도록 구성된다. 예를 들어, I/O 핀의 채널 영역에 규정된 I/O 핀 피치(X1)는, IC 디바이스(10)의 코어 핀의 채널 영역에 규정된 코어 핀 피치(X2) 보다 더 크다. 도시된 실시형태에서, 핀 구조물(30A)의 피치(P1)는 일반적으로 핀(32A)의 폭(w1)과 인접한 핀들(32A) 사이의 간격(S1)의 합(즉, P1 = w1 + S1)을 지칭하며, 핀 구조물(30B)의 피치(P2)는 일반적으로 핀(32B)의 폭(w2)과 인접하는 핀들(32B) 사이의 간격(S2)의 합(즉, P2 = w2 + S2)을 지칭하며, 핀 구조물(30C)의 피치(P3)는 일반적으로 핀(32C)의 폭(w3)과 인접하는 핀들(32C) 사이의 간격(S3)의 합(즉, P3 = W3 + S3)을 지칭하고, 핀 구조물(30D)의 피치(P4)는 일반적으로 핀(32D)의 폭(w4)와 인접한 핀들(32D) 사이의 간격(S4)의 합(즉, P4 = w4 + S4)을 지칭한다. 피치 P3은 피치 P1 보다 크고(P3 > P1), 피치 P4는 피치 P2 보다 크며(P4 > P2), 이는 아래에 후술되는 바와 같이 게이트 형성을 위한 프로세스 마진을 증가시킨다. 특히, 채널 영역에서 I/O 영역(14)의 피치를 증가시키는 것은, I/O 영역(14)에서 디바이스 성능을 최적화하는데 필요한 보다 두꺼운 게이트 유전체의 형성을 용이하게 하면서, 복수의 층(일 함수 층들을 포함함)을 포함할 수도 있는 게이트 전극의 형성을 위한 충분한 프로세스 마진(예를 들어, 간격)을 허용하고, 추가의 스케일링을 지원하기 위해 코어 영역(12)에서의 피치를 최소화할 수 있다. 일부 구현 예에서, I/O 핀 피치는 코어 핀 피치보다 약 5% 내지 약 15% 더 크다. 예를 들어, I/O 핀 피치 대 코어 핀 피치의 비율(일반적으로 핀 피치 비율로 지칭됨)은 약 1.05 내지 약 1.15(즉, 1.05 ＜ X1/X2 ＜ 1.15)이므로, P3 대 P1의 비율은 1.05 ≤ P3/P1 ≤ 1.15이고, 및/또는 P4 대 P2의 비율은 1.05 ≤ P4/P2 ≤ 1.15이다. 일부 구현예에서, P3 및/또는 P4와 같은 I/O 핀 피치는 약 30nm 이하이고, P1 및/또는 P2와 같은 코어 핀 피치는 약 28nm 이하이다. 일부 구현예에서, P3 및/또는 P4와 같은 I/O 핀 피치는 약 28nm 이하이고, P1 및/또는 P2와 같은 코어 핀 피치는 약 26nm 이하이다. 일부 구현예에서, I/O 핀 피치 및 코어 핀 피치를 본 명세서에 설명된 핀 피치 비율로 약 30nm 미만으로 구성하는 것은, 진보적인 IC 기술 노드의 요구를 충족시키도록 구현될 수 있다. 일부 구현예에서, 코어 영역(12)의 핀은 실질적으로 동일한 피치를 가지며(예를 들어, P1
Figure pat00001
P2), I/O 영역(14)의 핀은 실질적으로 동일한 피치를 갖는다(예를 들어, P3
Figure pat00002
P4). 일부 구현예에서, 코어 영역 (12)의 핀은 실질적으로 동일한 폭을 가지며(예를 들어, w1
Figure pat00003
w2), I/O 영역(14)의 핀은 실질적으로 동일한 폭을 갖는다(예를 들어, w3
Figure pat00004
w4). 일부 구현예에서, I/O 영역(14)에서의 핀(32C) 및/또는 핀(32D)의 폭(여기서는, w3 및 w4)은, 코어 영역(12)에서의 핀(32A) 및/또는 핀(32B)의 폭(여기서는 w1 및 w2) 보다 작다. 후속 게이트 형성을 최적화하기 위해, 피치(P1-P4), 폭(w1-w4), 및 간격(S1-S4)은 핀 구조물(30A-30D)의 채널 영역에 대한 것임을 주목하여야 한다.
본 개시는 IC 디바이스(10)의 프로세싱 및 제조로부터 발생할 수도 있는 핀(32A-32D)의 높이, 폭, 및/또는 길이의 변화를 고려한다. 도시된 실시형태에서, 핀(32A-32D)은 각각의 높이를 따라 테이퍼화된 폭을 가지며, 여기서 폭(w1-w4)은 핀(32A-32D)의 높이를 따라 감소한다. 도시된 실시형태에서, 폭(w1-w4)은 각각 핀(32A-32D)의 상부 핀 활성 영역(36U)의 각각의 최상부 부분(T)의 가변 폭의 평균을 나타낸다. 이러한 구현예에서, 폭은 상부 핀 활성 영역(36U)의 최상부 부분(T)를 지정하는 경계로부터 핀(32A-32D)의 최상부 표면까지 감소하여, 폭(w1-w4) 각각은 높이에 따라 상부 핀 활성 영역(36U)의 최상부 부분의 감소중인 폭의 평균을 나타낸다. 일부 구현예에서, 상부 핀 활성 영역(36U)의 최상부 부분(T)은, 핀(32A-32D)의 약 5㎚이다. 일부 구현예에서, 폭(w1-w4) 각각은 각각의 상부 핀 활성 영역(36U)의 가변폭의 평균을 나타낸다. 이러한 구현예에서, 폭은 격리 피쳐(34)의 최상부 표면으로부터 핀(32A-32D)의 최상부 표면까지 감소하여, 폭(w1-w4) 각각은 높이에 따라 상부 핀 활성 영역(36U)의 감소중인 폭의 평균을 나타낸다. 일부 구현예에서, 폭(w1-w4) 각각은 각각의 핀(32A-32D)의 전체의 가변폭의 평균을 나타낸다. 이러한 구현예에서, 폭은 기판(16)의 최상부 표면으로부터 핀(32A-32D)의 최상부 표면까지 감소하여, 폭(w1-w4) 각각은 높이를 따라 핀(32A-32D)의 감소중인 폭의 평균을 나타낸다. 일부 실시형태에서, 폭(w1-w4)이 핀(32A-32D)의 높이를 따라 측정되는 경우에 따라서 핀(32A-32D)을 따라 약 5nm로부터 약 15nm까지 변할 수 있다. 일부 구현예에서, 핀 폭은 다른 핀에 대한 핀의 위치에 따라 및/또는 IC 디바이스(10)의 다른 피쳐에 대해 변화한다. 예를 들어, 중심 핀(도시된 실시형태에서, 핀 구조물(30A-30D) 각각은 2 개의 중심 핀을 포함함)의 폭은, 에지 핀(여기서는, 핀 구조물(30A-30D)의 2 개의 중심 핀을 둘러싸는 가장 좌측의 핀 및 가장 우측의 핀)의 폭보다 크다. 다른 예에서, 대안적으로, 중심 핀의 폭은 에지 핀의 폭보다 작다. 이러한 구현예의 촉진을 위해, 에지 핀 및 중심 핀의 각각의 폭은, 본 명세서에 설명된 임의의 방식으로 에지 핀 및 센터 핀의 각각의 평균을 나타낼 수 있다. 핀(32A-32D)이 테이퍼화된 폭을 갖는 것으로 도시되어 있지만, 일부 구현예에서, 핀(32A-32D)은 각각의 높이를 따라 실질적으로 동일한 폭을 갖는다.
일부 구현예에서, 패터닝된 레지스트 층(또는 패터닝된 마스크 층에 규정된 패턴은 핀(32A, 32B)을 규정하기 위한 제1 폭을 갖는 제1 개구 및 핀(32C, 32D)을 규정하기 위한 제2 폭을 갖는 제2 개구를 포함하며, 여기서 상기 제1 폭은 상기 제 제2 폭보다 크다. 이러한 구현예에서, 그 후 에칭 프로세스는, 본 명세서에 설명된 바와 같이 피치(P1-P4)를 갖는 핀(32A-32D)이 제조되도록, 기판(16)[또는 기판(16) 위에 배치된 재료 층]의 일부를 제거하기 위하여 에칭 마스크로서 패터닝된 레지스트 층을 사용한다. 일부 구현예에서, 패터닝된 레지스트 층(또는 패터닝된 마스크 층)에 규정된 패턴은, 핀(32A-32D)을 규정하기 위한 개구를 포함하며, 여기서 개구는 실질적으로 동일한 폭을 갖는다. 이러한 구현예에서, 그 후 에칭 프로세스는, 핀(32A-32D)이 동일한 폭을 갖도록, 기판(16)(또는 기판(16) 위에 배치된 재료 층)의 일부를 제거하기 위하여 에칭 마스크로서 패터닝된 레지스트 층을 사용한다. 이러한 구현을 촉진하기 위해, 그 후, 핀 구조물(30C, 30D)를 트리밍하여 핀(32C, 32D)의 폭을 감소시켜, 핀(32C, 32D)의 폭이 핀(32A, 32B)의 폭보다 작아지도록 트리밍 프로세스가 수행된다. 트리밍 프로세스는 핀(32C, 32D)의 치수를 감소시키기 위한 임의의 적절한 프로세스를 구현한다. 예를 들어, 일부 구현예에서, 트리밍 프로세스는 IC 디바이스(10)의 다른 피쳐에 비해 핀(32C, 32D)을 선택적으로 에칭할 수 있는 에칭 프로세스를 포함한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 이들의 조합이다. 일부 구현예에서, 습식 에칭 프로세스는 암모늄 하이드록사이드(NH4OH), 과산화수소(H2O2), 황산(H2SO4), 테트라메틸암모늄 하이드록사이드(TMAH), 다른 적절한 습식 에칭 용액, 또는 이들의 조합을 포함하는 에칭 용액을 구현한다. 예를 들어, 습식 에칭 용액은 NH4OH : H2O2 용액, NH4OH : H2O2 : H2O 용액(암모니아-퍼옥사이드 혼합물(ammonia-peroxide mixture; APM)로 알려짐), 또는 H2SO4 : H2O2 용액(황산 과산화물 혼합물(sulfuric peroxide mixture; SPM)을 활용할 수 있다. 일부 구현예에서, 건식 에칭 프로세스는 불소 함유 에천트 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 산소 함유 가스, 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 또는 이들의 조합을 포함하는 에천트 가스를 구현한다. 일부 구현예에서, 트리밍 프로세스는 산화 프로세스를 구현한다. 예를 들어, 트리밍 프로세스는 핀(32C, 32D)을 오존 환경에 노출시킬 수 있어, 핀(32C, 32D)의 일부를 산화시키고, 상기 핀(32C, 32D)의 일부는 세정 프로세스 및/또는 에칭 프로세스에 의해 후속적으로 제거된다.
도 3a 내지 도 3c를 참조하면, 도 3a는 IC 디바이스(10)의 평면도이고, 도 3b는 도 3a의 라인 B-B를 따른 IC 디바이스(10)의 부분 단면도이며, 도 3c는 도 3a의 라인 C-C를 따른 IC 디바이스(10)의 부분 단면도이다. 도 3a 내지 도 3c에 있어서, 게이트 구조물(50A), 게이트 구조물(50B), 게이트 구조물(50C), 및 게이트 구조물(50D)와 같은 다양한 게이트 구조물이 핀(32A-32D) 위에 형성된다. 게이트 구조물(50A-50D)은, 게이트 구조물(50A-50D)이 각각의 핀 (32A-32D)의 상부 핀 활성 영역(36U)을 둘러싸도록, x-방향(예를 들어, 핀(32A-32D)에 실질적으로 수직함)을 따라 연장되며, 각 핀 구조물(30A-30D)을 가로지른다. 도시된 실시형태에서, 게이트 구조물(50A) 및 게이트 구조물(50B)은 핀(32A, 32B)의 각각의 채널 영역 위에 배치되고, 게이트 구조물(50C)은 핀(32C, 32D)의 각각의 채널 영역 위에 배치된다. 게이트 구조물(50A, 50B)은 핀(32A, 32B)의 각각의 채널 영역을 둘러싸며, 이에 의해 핀(32A, 32B)의 각각의 소스/드레인 영역을 개재한다. 게이트 구조물(50A, 50B)은 동작 중에 핀(32A, 32B)의 각각의 소스/드레인 영역 사이에서 전류가 흐를 수 있도록, 핀(32A, 32B)의 각각의 채널 영역과 결합한다. 게이트 구조물(50C)은 핀(32C, 32D)의 각각의 채널 영역을 둘러싸며, 이에 의해 핀(32C, 32D)의 각각의 소스/드레인 영역을 개재한다. 도시된 실시형태를 촉진하기 위해, 게이트 구조물(50D)은, 게이트 구조물(50D)과 게이트 구조물(50C) 사이에 핀(32C, 32D)의 소스/드레인 영역이 배치되도록 위치 지정된 핀(32C, 32D)의 일부를 둘러싼다. 일부 구현예에서, 게이트 구조물(50A-50C)은 능동 게이트 구조물이지만, 게이트 구조물(50D)은 더미 게이트 구조물이다. “능동 게이트 구조물”은 일반적으로 IC 디바이스(10)의 전기적 기능 게이트 구조물을 지칭하는 반면, “더미 게이트 구조물”은 일반적으로 IC 디바이스(10)의 전기적 비기능 게이트 구조물을 지칭한다. 일부 구현예에서, 더미 게이트 구조물은 능동 게이트 구조물의 물리적 치수와 같은 능동 게이트 구조의 물리적 특성을 모방하지만, 작동 불가능하다(즉, 전류가 흐를 수 없게 한다). 일부 구현예에서, 게이트 구조물(50D)은, (예를 들어, 에피택셜 소스/드레인 피쳐를 형성할 때) 핀(32C, 32D)의 소스/드레인 영역에서 균일한 에피택셜 재료 성장을 가능하게 하고, (예를 들어, 소스/드레인 오목부들을 형성할 때) 핀(32C, 32D)의 소스/드레인 영역에서 균일한 에칭 레이트를 가능하게 하고, (예를 들어, CMP-유도된 디싱(dishing) 효과를 감소(또는 방지)함으로써) 균일하고, 실질적으로 평탄한 표면들을 가능하게 하는 등의 실질적으로 균일한 프로세싱 환경을 가능하게 한다. 일부 구현예에서, IC 디바이스(10)는 게이트 구조물(50D)이 능동 게이트 구조물 및/또는 게이트 구조물(50A)이 되고, 게이트 구조물(50B), 및/또는 게이트 구조물(50C)이 더미 게이트 구조물이 되도록 구성된다.
게이트 구조물(50A-50D)은 IC 디바이스(10)의 설계 요건에 따라 원하는 기능을 달성하도록 구성된 게이트 스택들을 포함하여, 게이트 구조물(50A-50D)은 동일하거나 상이한 층들 및/또는 재료들을 포함한다. 게이트 구조물(50A-50D)은, 게이트 구조물(50A-50D)이 도 3a 내지 도 3c에서 더미 게이트(52)를 가지도록, 게이트 최종(last) 프로세스에 따라서 제조되며, 이러한 더미 게이트(52)는 후속적으로 금속 게이트로 대체된다. 더미 게이트(52)는 예를 들어, 계면 층(예를 들어, 실리콘 산화물을 포함함) 및 더미 게이트 전극(예를 들어, 폴리실리콘을 포함함)을 포함한다. 일부 구현예에서, 더미 게이트(52)는 더미 게이트 전극과 계면 층 사이에 배치된 더미 게이트 유전체를 포함한다. 더미 게이트 유전체는 실리콘 산화물, 하이-k 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함한다. 하이-k 유전체 재료의 예는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3), 다른 적절한 하이-k 유전체 재료, 또는 이들의 조합을 포함한다. 더미 게이트(52)는 다수의 다른 층, 예를 들어, 캡핑 층, 인터페이스 층, 확산 층, 장벽 층, 하드 마스크 층, 또는 이들의 조합을 포함할 수 있다. 더미 게이트(52)는 증착 프로세스, 리소그래피 프로세스, 에칭 프로세스, 다른 적절한 프로세스, 또는 이들의 조합에 의해 형성된다. 예를 들어, 기판(16) 위에, 특히 핀(32A-32D)과 격리 피쳐(34) 위에 더미 게이트 전극 층을 형성하기 위해 증착 프로세스가 수행된다. 일부 구현예에서, 더미 게이트 전극 층을 형성하기 전에 핀(32A-32D) 위에 더미 게이트 유전체 층을 형성하기 위해 증착 프로세스가 수행되고, 여기서 더미 게이트 전극 층은 더미 게이트 유전체층 위에 형성된다. 증착 프로세스는 CVD, 물리적 기상 증착(PVD), 원자 층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 금속 유기 CVD(MOCVD), 원격 플라즈마 CVD(RPCVD), 플라즈마 강화 CVD(PECVD), 저압 CVD(LPCVD), 원자 층 CVD(ALCVD), 대기압 CVD(APCVD), 도금, 다른 적절한 방법, 또는 이들의 조합을 포함할 수 있다. 그 후, 리소그래피 패터닝 및 에칭 프로세스는, 도시된 바와 같이 더미 게이트(52)가 핀(32A-32D)을 둘러싸도록, 더미 게이트 전극 층(및 일부 구현예에서는, 더미 게이트 유전체 층)을 패터닝하여 더미 게이트(52)를 형성하도록 수행된다. 리소그래피 패터닝 프로세스는 레지스트 코팅(예를 들어, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광후 베이킹, 레지스트 현상, 린싱, 건조(예를 들어, 하드 베이킹), 다른 적절한 프로세스, 또는 이들의 조합을 포함한다. 대안적으로, 리소그래피 노광 프로세스는 마스크없는 리소그래피, 전자-빔 기록, 또는 이온-빔 기록과 같은 다른 방법들에 의해 보조, 실행 또는 대체된다. 또 다른 대안에서, 리소그래피 패터닝 프로세스는 나노인쇄 기술을 구현한다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 방법, 또는 이들의 조합을 포함한다.
게이트 구조물(50A-50D)은 더미 게이트(52)에 (예를 들어, 더미 게이트(52)의 측벽을 따라) 인접하게 배치된 각각의 게이트 스페이서(54)를 더 포함한다. 게이트 스페이서(54)는 임의의 적절한 프로세스에 의해 형성되고, 유전체 재료를 포함한다. 유전체 재료는, 실리콘, 산소, 탄소, 질소, 다른 적절한 재료, 또는 이들의 조합(예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄화물)을 포함할 수 있다. 예를 들어, 도시된 실시형태에서, 실리콘 질화물 층과 같은 실리콘 및 질소를 포함하는 유전체 층은, 기판(16) 위에 증착될 수 있고, 이어서 이방성 에칭되어 게이트 스페이서(54)를 형성할 수 있다. 일부 구현예에서, 게이트 스페이서(54)는 실리콘 질화물을 포함하는 제1 유전체 층 및 실리콘 산화물을 포함하는 제2 유전체 층과 같은 다층(multi-layer) 구조물을 포함한다. 일부 구현예에서, 게이트 스페이서(54)는 게이트 스택에 인접하여 형성된, 밀봉 스페이서, 오프셋 스페이서, 희생 스페이서, 더미 스페이서, 및/또는 메인(main) 스페이서와 같은 하나 보다 많은 스페이서 세트를 포함한다. 이러한 구현예에서, 다양한 스페이서 세트는, 상이한 에칭 레이트를 갖는 재료를 포함할 수 있다. 예를 들어, 실리콘 및 산소를 포함하는 제1 유전체 층이, 기판(16) 위에 퇴적되고, 이어서 이방성 에칭되어 게이트 스택에 인접한 제1 스페이서 세트를 형성할 수 있고, 실리콘 및 질소를 포함하는 제2 유전체 층이, 기판(16) 위에 퇴적되고, 이어서 이방성 에칭되어 제1 스페이서 세트에 인접한 제2 스페이서 세트를 형성한다. 게이트 스페이서(54)를 형성하기 전 및/또는 이를 형성한 후에 핀(32A-32D)의 소스/드레인 영역에 약하게(lightly) 도핑된 소스 및 드레인(LDD) 피쳐 및/또는 강하게(heavily) 도핑된 소스 및 드레인(HDD) 피쳐(이들 양자는 도 3a 내지 도 3c에 도시되지 않음)를 형성하도록, 주입, 확산, 및/또는 어닐링 프로세스가 수행될 수도 있다.
도 4a 내지 도 4c를 참조하면, 도 4a는 IC 디바이스(10)의 평면도이고, 도 4b는 도 4a의 라인 B-B를 따른 IC 디바이스(10)의 부분 단면도이며, 도 4c는 도 4a의 라인 C-C를 따른 IC 디바이스(10)의 부분 단면도이다. 도 4a 내지도 4c에서, 소스 피쳐 및 드레인 피쳐(소스/드레인 피쳐로 지칭됨)는 핀(32A-32D)의 소스/드레인 영역에 형성된다. 예를 들어, 반도체 재료는 핀(32A-32D) 상에 에피택셜 성장되고, 핀(32A) 상에 에피택셜 소스/드레인 피쳐(60A)를 형성하고, 핀(32B) 상에 에피택셜 소스/드레인 피쳐(60B)를 형성하고, 핀(32C) 상에 에피택셜 소스/드레인 피쳐(60C)를 형성하고, 핀(32D) 상에 에피택셜 소스/드레인 피쳐(60D)를 형성한다. 도시된 실시형태에서, 에피택셜 소스/드레인 피쳐(60A-60D)가 핀(32A-32D)의 하부 핀 활성 영역(36L)으로부터 성장되도록, 핀 리세스 프로세스(예를 들어, 에치 백 프로세스)가 핀(32A-32D)의 소스/드레인 영역에 수행된다. 일부 구현예에서, 핀(32A-32D)의 소스/드레인 영역은 핀 리세스 프로세스를 거치지 않으며, 이에 따라 에피택셜 소스/드레인 피쳐(60A-60D)가 핀 (32A-32D)의 상부 핀 활성 영역(36U)의 적어도 일부로부터 성장하여 이를 둘러싼다. 도시된 실시형태를 촉진하기 위해, 에피택셜 소스/드레인 피쳐(60A-60D)는 x-방향을 따라 (일부 구현예에서는, 핀(32A-32D)에 실질적으로 수직하게) 횡방향으로 연장(성장)되어, 에피택셜 소스/드레인 피쳐(60A-60D)는 하나의 핀보다 많은 핀에 걸쳐 있는 병합된 에피택셜 소스/드레인 피쳐가 된다(예를 들어, 에피택셜 소스/드레인 피쳐(60A)는 핀(32A)에 걸쳐 있고, 에피택셜 소스/드레인 피쳐(60B)는 핀(32B)에 걸쳐 있고, 에피택셜 소스/드레인 피쳐(60C)는 핀(32C)에 걸쳐 있고, 에피택셜 소스/드레인 피쳐(60D)는 핀(32D)에 걸쳐 있음). I/O 영역(14)에서의 핀 구조물의 피치가 코어 영역(12)에서의 핀 구조물의 피치보다 크기 때문에, I/O 영역(14)에서의 에피택셜 소스/드레인 피쳐는, 완전히 병합되는 대신에 부분적으로 병합될 수도 있다. 예를 들어, 도 4c에 있어서, 에피택셜 소스/드레인 피쳐(60A)는 완전히 병합되어, 에피택셜 소스/드레인 피쳐(60A)는 인접한 핀(32A)으로부터 성장된 에피택셜 재료 사이에 중단(interruption)(또는 갭) 없이 핀(32A)에 걸쳐 있고, 에피택셜 소스/드레인 피쳐(60B)는 인접한 핀(32B)으로부터 성장된 에피택셜 재료 사이에 중단(또는 갭) 없이 핀(32B)에 걸쳐 있다. 그에 반해서, 도 4b에 있어서, 에피택셜 소스/드레인 피쳐(60C, 60D)는 부분적으로 병합되어, 에피택셜 소스/드레인 피쳐(60C)는 인접한 핀(32C)으로부터 성장된 에피택셜 재료 사이가 중단(또는 갭(G))된 상태로 핀(32A)에 걸쳐 있고, 에피택셜 소스/드레인 피쳐(60D)는 인접한 핀(32D)으로부터 성장된 에피택셜 재료 사이가 중단(또는 갭(G))된 상태로 핀(32D)에 걸쳐 있다.
에피택셜 프로세스는 CVD 증착 기술(예를 들어, 기상(vapor-phase) 에피택시(VPE), 초고진공 CVD(UHV-CVD), LPCVD, 및/또는 PECVD), 분자 빔 에피택시, 다른 적절한 SEG 프로세스, 또는 이들의 조합을 구현할 수 있다. 에피택시 프로세스는 기체 및/또는 액체 전구체를 사용할 수 있고, 이는 기판(16) 및/또는 핀(32A-32D)의 조성과 상호 작용한다. 에피택셜 소스/드레인 피쳐(60A-60D)는 n-형 도펀트 및/또는 p-형 도펀트로 도핑된다. 예를 들어, FinFET(13A) 및 FinFET(15A)에 대해, 에피택셜 소스/드레인 피쳐(60A) 및 에피택셜 소스/드레인 피쳐(60C)는 실리콘 및/또는 게르마늄을 포함하는 에피택셜 층이며, 여기서 실리콘 게르마늄 함유 에피택셜 층은 붕소, 탄소, 다른 p-형 도펀트, 또는 이들의 조합으로 도핑된다(예를 들어, Si : Ge : B 에피택셜 층 또는 Si : Ge : C 에피택셜 층을 형성함). 예의 촉진을 위해, FinFET(13B) 및 FinFET(15B)에 대해, 에피택셜 소스/드레인 피쳐(60B) 및 에피택셜 소스/드레인 피쳐(60D)는 실리콘 및/또는 탄소를 포함하는 에피택셜 층이며, 여기서 실리콘 함유 에피택셜 층 또는 실리콘 탄소 함유 에피택셜 층은, 인, 비스, 다른 n-형 도펀트, 또는 이들의 조합으로 도핑된다(예를 들어, Si : P 에피택셜 층, Si : C 에피택셜 층, 또는 Si : C : P 에피택셜 층을 형성함). 도 3a에서, 에피택셜 소스/드레인 피쳐(60A, 60C)가 대안적으로 P+ OD 영역으로 지칭될 수 있고, 에피택셜 소스/드레인 피쳐(60B, 60D)가 대안적으로 N+ OD 영역으로 지칭될 수 있도록, 에피택셜 소스/드레인 피쳐(60A-60D)는 산화물 정의(oxide definition; OD) 영역으로서 도시된다는 점에 주목해야 한다. 일부 구현예에서, 에피택셜 소스/드레인 피쳐(60A-60D)는 채널 영역에서 원하는 인장 응력 및/또는 압축 응력을 달성하는 재료 및/또는 도펀트를 포함한다. 일부 구현예에서, 에피택셜 소스/드레인 피쳐(60A-60D)는 에피택시 프로세스의 소스 재료에 불순물을 첨가함으로써 증착 동안 도핑된다. 일부 구현예에서, 에피택셜 소스/드레인 피쳐(60A-60D)는 증착 프로세스 이후에 이온 주입 프로세스에 의해 도핑된다. 일부 구현예에서, 어닐링 프로세스는 HDD 영역 및/또는 LDD 영역(이들 양자는 도 4a 내지 도 4c에 도시되지 않음)과 같은, IC 디바이스(10)의 에피택셜 소스/드레인 피쳐(60A-60D) 및/또는 다른 소스/드레인 피쳐에서 도펀트를 활성화하기 위하여 수행된다.
도 5a 내지 도 5c를 참조하면, 도 5a는 IC 디바이스(10)의 평면도이고, 도 5b는 도 5A의 라인 B-B를 따른 IC 디바이스(10)의 부분 단면도이며, 도 5c는 도 5a의 라인 C-C를 따른 IC 디바이스(10)의 부분 단면도이다. 도 5a 내지 도 5c에 있어서, 기판(16) 위에, 특히 에피택셜 소스/드레인 피쳐(60A-60D), 게이트 구조물(50A-50D), 및 핀(32A-32D) 위에 레벨간 유전체(ILD) 층(70)이 형성된다. 일부 구현예에서, ILD 층(70)은 IC 디바이스(10)의 다양한 디바이스(예를 들어, 트랜지스터, 레지스터, 커패시터, 및/또는 인덕터) 및/또는 구성요소(예를 들어, 게이트 구조물 및/또는 소스/드레인 피쳐)를 전기적으로 결합하는 다층 상호접속(MLI) 피쳐의 일부가 되므로, 다양한 디바이스들 및/또는 구성요소들이 IC 디바이스(10)의 설계 요건에 의해 특정된 바와 같이 동작할 수 있다. ILD 층(70)은 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성 산화물, PSG, BPSG, 로우-k 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합을 포함하는 유전체 재료를 포함한다. 예시적인 로우-k 유전체 재료는, FSG, 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드®(캘리포니아주, 산타 클라라 소재의 응용 재료), 크세로겔(Xerogel), 에어로겔, 비정질 플루오르화 탄소, 파릴렌, BCB, SiLK(미시간주, 미들랜드 소재의 다우 케미칼), 폴리이미드, 다른 로우-k 유전체 재료, 또는 이들의 조합을 포함한다. 일부 구현예에서, ILD 층(70)은 다수의 유전체 재료를 갖는 다층 구조물을 갖는다. 일부 구현예에서, 접촉 에칭 정지 층(CESL)은 ILD 층(70)과 에피택셜 소스/드레인 피쳐(60A-60D), 핀(32A-32D), 및/또는 게이트 구조물(50A-50D) 사이에 배치된다. CESL은 ILD 층(70)의 유전체 재료와 다른 유전체 재료와 같은, ILD 층(70)과 다른 재료를 포함한다. 도시된 실시형태에서, ILD 층(70)이 로우-k 유전체 재료를 포함하는 경우, CESL은 실리콘 및 질소(예를 들어, 실리콘 질화물 또는 실리콘 산질화물)를 포함한다. ILD 층(70) 및/또는 CESL은, 예를 들어 (CVD, PVD, ALD, HDPCVD, MOCVD, RPCVD, PECVD, LPCVD, ALCVD, APCVD, 도금, 다른 적절한 방법, 또는 이들의 조합과 같은) 증착 프로세스에 의해, 기판(16) 위에 형성된다. 일부 구현예에서, ILD 층(70) 및/또는 CESL은 예를 들어 기판(16) 위에 (액체 화합물과 같은) 유동성 재료를 증착하는 단계, 및 열 어닐링 및/또는 자외 방사선 처리와 같은 적절한 기술에 의해 상기 유동성 재료를 고체 재료로 변환하는 단계를 포함하는 유동성 CVD(FCVD)에 의해 형성된다. ILD 층(70) 및/또는 CESL의 증착에 이어서, 게이트 구조물(50A-50D)의 최상부 부분에 도달(노출)되도록 CMP 프로세스 및/또는 다른 평탄화 프로세스가 수행된다. 도시된 실시형태에서, CMP 프로세스 및/또는 평탄화 프로세스는 더미 게이트(52)에 도달(노출)될 때까지 수행된다.
도 6a 내지 도 6c를 참조하면, 도 6a는 IC 디바이스(10)의 평면도이고, 도 6b는 도 6a의 라인 B-B를 따른 IC 디바이스(10)의 부분 단면도이며, 도 6c는 도 6a의 라인 C-C를 따른 IC 디바이스(10)의 부분 단면도이다. 도 6a 내지 도 6c에 있어서, 게이트 구조물(50A-50D)의 더미 게이트(52)는, 게이트 구조물(50A)에 트렌치(개구)(80A)를 형성하고, 게이트 구조물(50B)에 트렌치(80B)를 형성하고, 게이트 구조물(50C)에 트렌치(80C)를 형성하고, 게이트 구조물(50D)에 트렌치(80D)를 형성하기 위하여 제거된다. 트렌치(80A-80D)는 핀(32A-32D)의 상부 핀 활성 영역(36U)을 노출시킨다. 일부 구현예에서, 트렌치 (80A-80D)가 더미 게이트(52)의 계면 층 및/또는 게이트 유전체(및, 일부 구현예에서는, 더미 게이트 유전체)를 노출시키도록, 더미 게이트(52)의 일부가 제거된다. 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 또는 이들의 조합이다. 일부 구현예에서, 에칭 프로세스는, IC 디바이스(10)의 ILD 층(70), 게이트 스페이서(54), 격리 피쳐(34), 핀(32A-32D), 및/또는 다른 피쳐를 제거하지 않고(또는 최소한으로 제거함) 더미 게이트(52)를 선택적으로 제거한다. 일부 구현예에서, 더미 게이트 전극층(예를 들어, 폴리실리콘을 포함함)이 IC 디바이스(10)의 더미 게이트(52)의 계면 층 및/또는 더미 게이트 유전체, 게이트 스페이서(54), ILD 층(74), 및/또는 다른 피쳐에 대한 적절한 에칭 레이트를 가지도록, 선택적 에칭 프로세스가 조정될 수 있다. 일부 구현예에서, 게이트 구조물(50A-50D) 중 적어도 하나의 더미 게이트(52)는 금속 게이트로 대체되는 반면, 게이트 구조물(50A-50D) 중 적어도 하나의 더미 게이트(52)는 남겨지므로(즉, 대체되지 않음), 트렌치는 모든 게이트 구조물(50A-50D)에 형성되지 않을 수도 있다.
도 7a 내지 도 7c를 참조하면, 도 7a는 IC 디바이스(10)의 평면도이고, 도 7b는 도 7a의 라인 B-B를 따른 IC 디바이스(10)의 부분 단면도이며. 도 7c는 도 7a의 라인 C-C를 따른 IC 디바이스(10)의 부분 단면도이다. 도 7a 내지 도 7c에 있어서, 금속 게이트는 트렌치(80A-80D) 내에 형성된다. 도시된 실시형태에서, 게이트 구조물(50A, 50B)의 트렌치(80A, 80B)에 금속 게이트(82A)가 형성되고, 게이트 구조물(50C, 50D)의 트렌치(80C, 80D)에 금속 게이트(82B)가 형성된다. 금속 게이트(82A, 82B)는 게이트 구조물(50A-50G)이 동일하거나 상이한 층들 및/또는 재료들을 포함하도록, IC 디바이스(10)의 설계 요건에 따라 원하는 기능을 달성하도록 구성된다. 도시된 실시형태에서, 금속 게이트(82A)는 게이트 유전체(84A) 및 게이트 전극(86A)을 포함하고, 금속 게이트(82B)는 게이트 유전체(84B) 및 게이트 전극(86B)을 포함한다. 게이트 구조물(50A, 50B)은 p-형 FinFET(13A) 및 n-형 FinFET(13B)에 걸쳐 있기 때문에, 본 개시는 게이트 구조물(50A, 50B)이 p-형 FinFET(13A) 및 n-형 FinFET(13B)에 대응하는 영역에 상이한 층을 포함할 수 있다는 것을 고려한다. 예를 들어, FinFET(13A)에 대응하는 도핑 영역(18) 위에 배치된 게이트 유전체(84A) 및/또는 게이트 전극(86A)의 층들의 수, 구성, 및/또는 재료는, FinFET(13B)에 대응하는 도핑 영역(20) 위에 배치된 게이트 유전체(84A) 및/또는 게이트 전극(86A)의 층들의 수, 구성, 및/또는 재료와 상이할 수도 있다. 게이트 구조물(50C, 50D)은 p-형 FinFET(15A) 및 n-형 FinFET(15B)에 걸쳐 있기 때문에, 본 개시는 또한, 게이트 구조물(50C, 50D)이 p-형 FinFET(15A) 및 n-형 FinFET(15B)에 대응하는 영역에 상이한 층을 포함 할 수 있다는 것을 고려한다. 예를 들어, FinFET(15A)에 대응하는 도핑 영역(22) 위에 배치된 게이트 유전체(84B) 및/또는 게이트 전극(86B)의 층들의 수, 구성, 및/또는 재료는, FinFET(15B)에 대응하는 도핑 영역(24) 위에 배치된 게이트 유전체(84B) 및/또는 게이트 전극(86B)의 층들의 수, 구성, 및/재료와 상이할 수도 있다.
게이트 유전체(84A)는 핀(32A) 및 핀(32B)의 상부 핀 활성 영역(36U)을 둘러싸고, 게이트 유전체(84B)는 핀(32C) 및 핀(32D)의 상부 핀 활성 영역(36U)을 둘러싼다. 도시된 실시형태에서, 게이트 유전체(84A)는, 게이트 유전체(84A)가 실질적으로 균일한 두께(T1)를 갖도록, 핀(32A, 32B) 및 격리 피쳐(34) 위에 컨포멀하게(conformally) 배치된다. 도시된 실시형태를 촉진하기 위해, 게이트 유전체(84B)는, 게이트 유전체(84B)가 실질적으로 균일한 두께(T2)를 갖도록, 핀(32C, 32D) 및 격리 피쳐(34) 위에 컨포멀하게 배치된다. I/O 고전압 동작을 지원하기 위해, I/O FinFET의 게이트 유전체의 두께는, 코어 FinFET의 게이트 유전체의 두께보다 크다. 예를 들어, 도시된 실시형태를 촉진하기 위해, 게이트 유전체(84B)의 T2는 게이트 유전체(84A)의 T1보다 크다(T2 > T1). 일부 구현예에서, T2는 T1보다 약 30% 더 크다. 일부 구현예에서, T2 대(to) T1의 비율은 약 1.3 보다 크다(즉, T2/T1 ≥ 1.3). 도시된 실시형태에서, T2 대 T1의 비율은 약 1.3 내지 약 1.8(즉, 1.8 ≥ T2/T1 ≥ 1.3)이다. 코어 영역(12) 및 I/O 영역(14)의 피치(여기서는. P1-P4) 및 게이트 유전체 두께(여기서는, T1 및 T2)는 코어 영역(12)에서 인접한 핀들 상에 배치된 게이트 유전체 사이의 간격(여기서는, 간격(S5) 및/또는 간격(S6))을 달성하도록 구성되며, 상기 간격은 I/O 영역(14)에서 인접한 핀들 상에 배치된 게이트 유전체 사이의 간격(여기서는, 간격(S7) 및/또는 간격(S8))과 실질적으로 동일하다. 예를 들어, 도시된 실시형태에서, 인접한 핀(32A) 상에 배치된 게이트 유전체(84A) 사이의 간격(S5)은, 인접한 핀(32C) 상에 배치된 게이트 유전체(84B) 사이의 간격(S7)과 실질적으로 동일하며(즉, S5
Figure pat00005
S7), 인접한 핀(32B) 상에 배치된 게이트 유전체(84A) 사이의 간격(S6)은, 인접한 핀(32D) 상에 배치된 게이트 유전체(84B) 사이의 간격(S8)과 실질적으로 동일하다(즉, S6
Figure pat00006
S8).
코어 영역 및 I/O 영역이 실질적으로 동일한 핀 피치를 갖는 핀 구조물을 가지는 종래의 IC 디바이스에 있어서, 상이한 게이트 유전체 두께는, 코어 핀들 사이의 간격보다 작은 I/O 핀들 사이의 간격을 초래하고, 게이트 전극 형성을 제한한다. 예를 들어, 코어 영역 및 I/O 영역의 게이트 전극은 일반적으로 동시에 형성되고, 다수의 동일한 층을 포함하기 때문에, I/O 핀 사이의 더 좁은 간격은, 코어 영역 및 I/O 영역에서의 게이트 전극에 대한 층의 수, 재료, 및/또는 구성을 제한하고, 코어 영역 및 I/O 영역의 FinFET에 대해 이용 가능한 임계 전압의 범위를 제한한다. 그에 반해서, 본 명세서에서 기술된 바와 같이 코어 영역(12)에 비해 I/O 영역(14)에서 핀 피치를 증가시키는 것은, 코어 영역(12) 및 I/O 영역(14)에서 후속하여 형성된 게이트 전극에 대한 간격을 제한하지 않으면서 I/O 영역(14)에 대하여 필요한 게이트 유전체를 더 두껍게 허용함으로써 게이트 형성을 최적화한다. 예를 들어, I/O 핀들과 코어 핀들 사이의 간격은, 게이트 유전체 형성 후에 실질적으로 동일하기 때문에, 코어 영역(12)에 대한 게이트 전극 형성은, I/O 핀들 사이의 간격에 의해 제한되지 않고(즉, 코어 영역(12)에서의 게이트 전극 형성은 I/O 간격으로부터 분리됨), 종래의 IC 디바이스와 비교하여 코어 영역(12)에서의 게이트 전극 형성의 유연성을 증가시킨다. 또한, I/O 핀들 사이의 증가된 간격은, 종래의 IC 디바이스들과 비교하여 I/O 영역(14)에서의 게이트 전극들의 형성의 유연성을 증가시킨다. 증가된 유연성은 코어 영역(12) 및 I/O 영역(14)의 게이트 전극에 대해 더 많은 수의 층, 재료, 및/또는 구조를 허용하고, 이에 따라 IC 디바이스(10)의 상이한 FinFET에 대한 광범위한 전압 임계치를 허용하며, 이들의 각각은 일반적으로 특정 동작(예를 들어, 고속 애플리케이션, 저전력 애플리케이션, 및/또는 다른 애플리케이션)에 최적화되어 있다. 이는 코어 영역(12)의 성능(예를 들어, 연속적인 IC 스케일링을 지원하기 위해 요구되는 작은 핀-투(to)-핀 간격을 유지함), I/O 영역(14)의 성능, 및/또는 게이트 제조 프로세스에 영향을 미치지 않고 달성된다. 상이한 실시형태는 상이한 이점을 가질 수도 있으며, 특별한 이점이 임의의 실시형태에 대하여 반드시 요구되지 않는다.
게이트 유전체(84A, 84B)는 실리콘 산화물, 하이-k 유전체 재료, 다른 적절한 유전체 재료, 또는 이들의 조합과 같은 유전체 재료를 포함한다. 도시된 실시형태에서, 게이트 유전체(84A, 84B)는 예를 들어 하프늄, 알루미늄, 지르코늄, 란탄, 탄탈륨, 티타늄, 이트륨, 산소, 질소, 다른 적절한 구성성분, 또는 이들의 조합을 포함하는 하나 이상의 하이-k 유전체 층을 포함한다. 일부 구현예에서, 하나 이상의 하이-k 유전체 층은, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, HfO2-Al2O3, TiO2, Ta2O5, La2O3, Y2O3, 다른 적절한 하이-k 유전체 재료, 또는 이들의 조합을 포함한다. 하이-k 유전체 재료는, 일반적으로 예를 들어 실리콘 산화물의 유전 상수(k
Figure pat00007
3.9)보다 큰 높은 유전 상수를 갖는 유전체 재료를 지칭한다. 일부 구현예에서, 하이-k 유전체 재료는 약 9 이상의 유전 상수를 갖는다(k ≥ 9). 일부 구현예에서, 게이트 유전체(84A, 84B)는 하이-k 유전체 층과 각각의 핀(32A-32D) 및 격리 피쳐(34) 사이에 배치된 계면 층(실리콘 산화물과 같은 유전체 재료 포함함)을 더 포함한다. 일부 구현예에서, 게이트 유전체(84A, 84B)는 질소 도핑된 산소 함유 유전체 층 및 상기 질소 도핑된 산소 함유 유전체층 위에 배치된 하이-k 유전체 층을 포함한다. 일부 구현예에서, 하이-k 유전체 층의 두께 대 질소 도핑된 산소 함유 유전체 층의 두께의 비율은 1 미만이다. 일부 구현예에서, 게이트 유전체(84B)의 질소 도핑된 산소 함유 유전체 층의 두께 대 게이트 유전체(84A)의 질소 도핑된 산소 함유 유전체 층의 두께의 비율은 약 2 이상이다. 일부 구현예에서, 게이트 유전체(84B)의 하이-k 유전체 층의 두께 대 게이트 유전체(84A)의 하이-k 유전체 층의 두께의 비율은 약 1 이상이다. 일부 구현예에서, 게이트 유전체(84A, 84B)는 IC 디바이스(10)의 설계 요건에 따라 FinFET(13A), FinFET(13B), FinFET(15A), 및/또는 FinFET(15B)의 일 함수를 조정하도록 구성된다. 게이트 유전체(84A, 84B)는 ALD, CVD, PVD, 및/또는 다른 적절한 프로세스와 같은 다양한 프로세스에 의해 형성된다.
게이트 전극(86A, 86B)은 게이트 유전체(84A, 84B) 위에 각각 배치된다. 게이트 전극(86A, 86B)은 전기 도전 재료를 포함한다. 일부 구현예에서, 게이트 전극(86A, 86B)은 하나 이상의 캡핑 층, 일 함수 층, 글루/장벽 층, 및/또는 금속 충전(fill)(또는 벌크) 층과 같은 다수 층을 포함한다. 캡핑 층은 게이트 유전체(84A, 84B) 및 게이트 구조물(50A-50D)의 다른 층들(특히, 금속을 포함하는 게이트 층들) 사이의 구성요소들의 확산 및/또는 반응을 방지 또는 제거하는 재료를 포함할 수 있다. 일부 구현예에서, 캡핑 층은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(W2N), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 또는 이들의 조합과 같은 금속과 질소를 포함한다. 일 함수 층은 n-형 일 함수 재료 및/또는 p-형 일 함수와 같은 원하는 일 함수(예를 들어, n-형 일 함수 또는 p-형 일 함수)를 가지도록 조정된 도전 재료를 포함할 수 있다. P-형 일 함수 재료는, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 p-형 일 함수 재료, 또는 이들의 조합을 포함한다. N-형 일 함수 재료는, Ti, Al, Ag, Mn, Zr, TiAl, TiAlC, TaC, TaCN, TaSiN으로, TaAl, TaAlC, TiAlN, 다른 n-형 일 함수 재료, 또는 이들의 조합을 포함한다. 글루/장벽 층은 일 함수 층 및 금속 충전 층과 같은 인접한 층들 사이의 접착을 촉진시키는 재료, 및/또는 일 함수 층 및 금속 충전 층과 같은 게이트 층들 사이의 확산을 차단 및/또는 감소시키는 재료를 포함할 수 있다. 예를 들어, 글루/장벽 층은 금속(예를 들어, W, Al, Ta, Ti, Ni, Cu, Co, 다른 적절한 금속, 또는 이들의 조합), 금속 산화물, 금속 질화물(예를 들어, TiN), 또는 이들의 조합을 포함한다. 금속 충전 층은, Al, W, 및/또는 Cu와 같은 적절한 도전 재료를 포함할 수 있다. 일부 구현예에서, 하드 마스크 층(예를 들어, 실리콘 질화물 또는 실리콘 탄화물을 포함함)이 게이트 전극(86A, 86B)의 적어도 일부 위에 배치된다. 게이트 전극(86A, 86B)은 ALD, CVD, PVD, 및/또는 다른 적절한 프로세스와 같은 다양한 증착 프로세스에 의해 형성된다. 간격(S5-S8)이 실질적으로 동일하기 때문에, 게이트 전극(86A)의 형성은 게이트 전극(86B)의 형성에 의해 제한되지 않고, FinFET(13A) 및/또는 FinFET(13B)의 최적 성능을 위하여 게이트 전극(86A)을 조정하는데 있어서의 유연성을 용이하게 한다. 또한, 본 명세서에 설명된 바와 같이 간격(S7, S8)을 증가시키는 것은, FinFET(15A) 및/또는 FinFET(15B)의 최적 성능을 위하여 게이트 전극(86B)을 조정하는데 있어서의 유연성을 더욱 용이하게 한다. 따라서 게이트 전극(86A, 86B)을 형성할 때 공통의 프로세스 윈도우가 구현될 수 있다. CMP 프로세스는 게이트 전극(86a, 86B)의 다양한 층의 임의의 과잉(excess) 재료를 제거하고, 게이트 구조물(50A-50D)를 평탄화하도록 수행될 수 있다.
도 8a 내지 도 8e를 참조하면, 도 8a는 IC 디바이스(10)의 평면도이고, 도 8b는 도 8a의 라인 B-B를 따른 IC 디바이스(10)의 부분 단면도이며, 도 8c는 도 8a의 라인 C-C를 따른 IC 디바이스(10)의 부분 단면도이며, 도 8d는 도 8a의 라인 D-D를 따른 IC 디바이스(10)의 부분 단면도이며, 도 8e는 도 8a의 라인 E-E를 따른 IC 디바이스(10)의 부분 단면도이다. 도 8a 내지 도 8e에 있어서, IC 디바이스(10)는 제조를 완료하기 위해 추가 프로세싱을 거칠 수 있다. 일부 구현예에서, IC 디바이스(10)의 동작을 용이하게 하기 위해 다양한 콘택트가 형성된다. 예를 들어, MLI 피쳐가 기판(16) 위에 형성된다. MLI 피쳐는 IC 디바이스(10)의 다양한 디바이스(예를 들어, 트랜지스터, 레지스터, 캐패시터, 및/또는 인덕터) 및/또는 구성요소(예를 들어, 게이트 구조물 및/또는 소스/드레인 피쳐)를 전기적으로 결합하므로, 다양한 디바이스 및/또는 구성요소는 IC 디바이스(10)의 설계 요건에 의해 특정된 바와 같이 동작할 수 있다. MLI 피쳐는 다양한 상호접속 구조물을 형성하도록 구성된 유전체 층 및 전기 도전 층(예를 들어, 금속 층)의 조합을 포함한다. 도전 층은 디바이스-레벨 콘택트 및/또는 비아와 같은 수직 상호접속 피쳐, 및/또는 도전 라인과 같은 수평 상호접속 피쳐를 형성하도록 구성된다. 수직 상호접속 피쳐는 일반적으로 MLI 피쳐의 서로 다른 층(또는 다른 평면)에 있는 수평 상호접속 피쳐를 연결한다. IC 디바이스(10)의 동작 중에, 상호접속 피쳐들은 IC 디바이스(10)의 디바이스들[여기서는, FinFET(13A), FinFET(13B), FinFET(15A), 및 FinFET(15B)] 및/또는 구성요소들 사이에서 신호를 라우팅하고 및/또는 IC 디바이스(10)의 디바이스들 및/또는 구성요소들에 신호들(예를 들어, 클록 신호, 전압 신호, 및/또는 접지 신호)을 분배하도록 구성된다. 본 개시는 IC 디바이스(10)의 설계 요건에 따라 유전체 층 및/또는 도전 층의 임의의 개수 및/또는 구성을 포함하는 MLI 피쳐를 고려한다.
MLI 피쳐는 기판(16) 위에 형성된 추가적인 ILD 층을 포함할 수 있다. 도시된 실시형태에서, MLI 피쳐의 일부인 ILD 층(90)은, ILD 층(70) 및 게이트 구조물(50A-50D) 위에 배치된다. ILD 층(90)은 ILD 층(70)과 유사하다. 일부 구현예에서, ILD 층(90)은 MLI 피쳐의 제1 레벨 ILD(예를 들어, ILD-1)이다. 일부 구현예에서, CESL은 본 명세서에서 설명된 CESL과 유사한 ILD 층(90)과 ILD 층(70) 사이에 배치된다. 도시된 실시형태를 촉진하기 위해, 디바이스-레벨 콘택트(92A-92J), 비아(도시되지 않음), 및 도전 라인(도시되지 않음)(총괄하여 MLI 피쳐의, 금속 1(M1) 층과 같은 금속 층을 지징함)은, 상호접속 구조물을 형성하도록 MLI 피쳐의 ILD 층에 배치된다. 디바이스-레벨 콘택트(92A-92J), 비아, 및 도전 라인은, Ta, Ti, Al, Cu, Co, W, TiN, TaN, 다른 적절한 도전 재료, 또는 이들의 조합과 같은 임의의 적절한 전기 도전 재료를 포함한다. 하나 이상의 장벽 층, 접착 층, 라이너 층, 벌크 층, 다른 적절한 층, 또는 이들의 조합과 같은 다양한 층을 갖는 디바이스-레벨 콘택트(92A-92J), 비아, 및/또는 도전 라인을 제공하기 위하여, 다양한 도전 재료가 조합될 수 있다. 일부 구현예에서, 디바이스-레벨 콘택트(92A-92J)은 Ti, TiN, 및/또는 Co를 포함하고; 비아는 Ti, TiN, 및/또는 W를 포함하고; 도전 라인은 Cu, Co, 및/또는 Ru를 포함한다. MLD 피쳐의 ILD 층(70), ILD 층(90), 및/또는 다른 ILD 층을 패터닝함으로써 디바이스-레벨 콘택트(92A-92J), 비아, 및 도전 라인이 형성된다. ILD 층을 패터닝하는 것은 각각의 ILD 층의 콘택트 개구, 비아 개구, 및/또는 라인 개구와 같은 개구(트렌치)를 형성하도록 리소그래피 프로세스 및/또는 에칭 프로세스를 포함할 수 있다. 일부 구현예에서, 리소그래피 프로세스는 각각의 ILD 층 위에 레지스트 층을 형성하고, 레지스트 층을 패터닝된 방사선에 노광시키고, 노광된 레지스트 층을 현상함으로써, 각각의 ILD 층에서 개구(들)을 에칭하기 위한 마스킹 요소로서 사용될 수 있는 패터닝된 레지스트 층을 형성한다. 에칭 프로세스는, 건식 에칭 프로세스, 습식 에칭 프로세스, 다른 에칭 프로세스, 또는 이들의 조합을 포함한다. 그 후, 개구(들)는 하나 이상의 도전 재료로 채워진다. 도전 재료(들)는 PVD, CVD, ALD, 전기도금, 무전해 도금, 다른 적절한 증착 프로세스, 또는 이들의 조합에 의해 증착될 수 있다. 그 후, 임의의 과잉 도전 재료(들)는 CMP 프로세스와 같은 평탄화 프로세스에 의해 제거되어, ILD 층(예를 들어, ILD 층(90))의 최상부 표면, 디바이스-레벨 콘택트(92A-92J), 비아, 및/또는 도전 라인을 평탄화할 수 있다.
디바이스-레벨 컨택트(92A-92J)(또한 로컬 상호접속부 또는 로컬 컨택트로 지칭됨)는, FinFET(13A), FinFET(13B), FinFET(15A), 및 FinFET(15B)의 피쳐와 같은 IC 디바이스 피쳐를 MLI 피쳐에 전기적으로 결합 및/또는 물리적으로 결합시킨다. 예를 들어, 디바이스-레벨 콘택트(92A-92J)는, 일반적으로 IC 디바이스(10)의 소스/드레인 영역과 같은 도전성 영역에 대한 콘택트를 지칭하는 메탈-대(to)-디바이스(MD) 콘택트이다. 도시된 실시형태에서, 디바이스-레벨 콘택트(92A-92C)는, 디바이스-레벨 콘택트(92A-92C)가 FinFET(13A)의 소스/드레인 영역을 MLI 피쳐에(예를 들어, 각각의 비아에) 물리적으로(또는 직접적으로) 연결하도록, 각각의 에피택셜 소스/드레인 피쳐(60A) 상에 배치되며; 디바이스-레벨 콘택트(92D-92F)는, 디바이스-레벨 콘택트(92D-92F)가 FinFET(13B)의 소스/드레인 영역을 MLI 피쳐에(예를 들어, 각각의 비아에) 물리적으로(또는 직접적으로) 연결하도록, 각각의 에피택셜 소스/드레인 피쳐(60B) 상에 배치되며; 디바이스-레벨 콘택트(92G, 92H)는 디바이스-레벨 콘택트(92G, 92H)가 FinFET(15A)의 소스/드레인 영역을 MLI 피쳐에(예를 들어, 각각의 비아에) 물리적으로(또는 직접적으로) 연결하도록, 각각의 에피택셜 소스/드레인 피쳐(60C) 상에 배치되며; 디바이스-레벨 콘택트(92I, 92J)는 디바이스-레벨 콘택트(92I, 92J)가 FinFET(15B)의 소스/드레인 영역을 MLI 피쳐에(예를 들어, 각각의 비아에) 물리적으로(또는 직접적으로) 연결하도록, 각각의 에피택셜 소스/드레인 피쳐(60D) 상에 배치된다. 일부 구현예에서, 하나 이상의 디바이스-레벨 콘택트(92A-92J)는 실질적으로 균일한 프로세싱 환경을 가능하게 하는 디바이스-레벨 콘택트와 유사한 물리적 특성을 갖는 더미 콘택트이다. 본 개시는 디바이스-레벨 콘택트(92A-92J)가 MLI 피쳐의 더 많거나 적은 ILD 층 및/또는 CESL을 통해 연장되는 실시형태를 고려하지만, 디바이스-레벨 콘택트(92A-92J)는 ILD 층(90) 및/또는 ILD 층(70)을 통해 연장된다. 일부 구현예에서, MLI 피쳐는 하나 이상의 게이트 구조물(50A-50D)을 MLI 피쳐에 전기적으로 결합 및/또는 물리적으로 결합시키는 디바이스-레벨 컨택트를 포함한다. 이러한 구현예에서, 디바이스-레벨 콘택트는, 디바이스-레벨 콘택트가 게이트 구조물(50A-50D)을 MLI 피쳐에(예를 들어, 각각의 비아에) 물리적으로(또는 직접적으로) 연결하도록, 각각의 게이트 구조물(50A-50D) 상에 배치된다. 따라서, 이러한 디바이스-레벨 콘택트는 일반적으로 폴리 게이트 구조물 또는 금속 게이트 구조물과 같은 게이트 구조물과의 콘택트를 지칭하는 게이트 콘택트(CG) 또는 금속-대-폴리(MP) 콘택트로 지칭된다. 일부 구현예에서, MLI 피쳐는 하나 이상의 게이트 구조물(50A-50D)을 MLI 피쳐에 전기적으로 결합 및/또는 물리적으로 결합시키는 비아를 포함한다. 이러한 구현에서, 비아는 각각의 게이트 구조물(50A-50D) 상에 배치되어, 비아가 각각의 게이트 구조물(50A-50D)을 MLI 피쳐에(예를 들어, 각각의 도전 라인에) 물리적으로(또는 직접적으로) 연결시킨다. 본 개시 내용은 디바이스-레벨 콘택트, 비아, 및/또는 도전 라인의 임의의 구성을 고려한다.
본 개시는 많은 다른 실시형태를 제공한다. 예시적인 집적 회로 디바이스는, 제1 소스 영역과 제1 드레인 영역 사이에 배치된 제1 채널 영역을 갖는 제1 멀티-핀(multi-fin) 구조물과, 제2 소스 영역과 제2 드레인 영역 사이에 배치된 제2 채널 영역을 갖는 제2 멀티-핀 구조물을 포함한다. 제1 게이트 구조물은 제1 멀티-핀 구조물을 가로질러, 상기 제1 채널 영역 위에 배치된다. 제2 게이트 구조물은 제2 멀티-핀 구조물을 가로질러, 상기 제2 채널 영역 위에 배치된다. 상기 제1 게이트 구조물은 제1 두께를 갖는 제1 게이트 유전체를 포함하고, 상기 제2 게이트 구조물은 제2 두께를 갖는 제2 게이트 유전체를 포함하며, 상기 제1 두께는 상기 제2 두께보다 크다. 상기 제1 멀티-핀 구조물은 상기 제1 채널 영역에서 제1 피치를 가지며, 상기 제2 멀티-핀 구조물은 상기 제2 채널 영역에서 제2 피치를 가지며, 상기 제1 피치는 상기 제2 피치보다 크다. 일부 구현예에서, 제1 피치 대(to) 제2 피치의 비율은, 약 1.05 내지 약 1.15이다. 일부 구현예에서, 제1 두께 대 제2 두께의 비율은, 약 1.3 내지 약 1.8이다. 일부 구현예에서, 제1 멀티-핀 구조물의 핀 폭은, 제2 멀티-핀 구조물의 핀 폭보다 작다. 일부 구현예에서, 제1 피치는 약 30 nm 미만이고, 제2 피치는 약 28 nm 미만이다. 일부 구현예에서, 제1 멀티-핀 구조물의 인접한 핀들 상에 배치된 제1 게이트 유전체 사이의 제1 간격은, 제2 멀티-핀 구조물의 인접한 핀들 상에 배치된 제2 게이트 유전체 사이의 제2 간격과 실질적으로 동일하다. 일부 구현예에서, 집적 회로 디바이스는 I/O 영역 및 코어 영역을 더 포함하고, 상기 제1 멀티-핀 구조물 및 상기 제1 게이트 구조물은, 상기 I/O 영역에 배치된 트랜지스터의 일부이고, 상기 제2 멀티-핀 구조물 및 상기 제2 게이트 구조물은 코어 영역에 배치된 트랜지스터의 일부이다. 일부 구현예에서, 집적 회로 디바이스는 제1 소스 영역 및 제1 드레인 영역 위에 배치된 제1 에피택셜 소스/드레인 피쳐 그리고 제2 소스 영역 및 제2 드레인 영역 위에 배치된 제2 에피택셜 소스/드레인 피쳐를 더 포함하며, 상기 제1 에피택셜 소스/드레인 피쳐는 부분적으로 병합(merge)되고, 상기 제2 에피택셜 소스/드레인 피쳐는 완전히(fully) 병합된다.
다른 예시적인 집적 회로 디바이스는, 제1 핀들을 가로지르는 제1 게이트 구조물을 포함하는 제1 핀형(fin-like) 전계 효과 트랜지스터와, 제2 핀들을 가로지르는 제2 게이트 구조물을 포함하는 제2 핀형 전계 효과 트랜지스터를 포함한다. 상기 제1 게이트 구조물은 제1 게이트 유전체 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 유전체는 제1 두께를 갖는다. 상기 제2 게이트 구조물은 제2 게이트 유전체 및 제2 게이트 전극을 포함하고, 상기 제2 게이트 유전체는 제2 두께를 갖는다. 상기 제1 두께는 상기 제2 두께보다 크다. 인접한 제1 핀들 위에 배치된 상기 제1 게이트 유전체 사이의 간격은, 인접한 제2 핀들 위에 배치된 상기 제2 게이트 유전체 사이의 간격과 실질적으로 동일하다. 일부 구현예에서, 제1 두께는 제2 두께보다 약 3% 내지 약 8% 더 크다. 일부 구현예에서, 제1 핀의 채널 영역의 제1 피치는, 제2 핀의 채널 영역의 제2 피치보다 약 5% 내지 약 15% 더 크다. 일부 구현예에서, 상기 제1 핀들의 상부 핀 활성 영역의 최상부 부분(top portion)의 폭은, 상기 제2 핀들의 상부 핀 활성 영역의 최상부 부분의 폭보다 작다. 일부 구현예에서, 최상부 부분은 제1 핀 및 제2 핀의 약 5 nm이다. 일부 구현예에서, 제1 핀형 전계 효과 트랜지스터는, 제1 핀들 위에 배치된 부분적으로 병합된 에피택셜 소스/드레인 피쳐를 포함하고, 제2 핀형 전계 효과 트랜지스터는, 제2 핀들 위에 배치된 완전히 병합된 에피택셜 소스/드레인 피쳐를 포함한다. 일부 구현예에서, 제1 핀형 전계 효과 트랜지스터는, 입/출력 영역에 배치되고, 제2 핀형 전계 효과 트랜지스터는 코어 영역에 배치된다.
예시적인 방법은, 제1 채널 영역에서 제1 피치를 갖는 제1 멀티-핀 구조물 및 제2 채널 영역에서 제2 피치를 갖는 제2 멀티-핀 구조물을 형성하는 단계를 포함한다. 상기 제1 피치는 상기 제2 피치보다 크다, 상기 방법은 상기 제1 멀티-핀 구조물의 상기 제1 채널 영역 위에 제1 게이트 구조물을 형성하는 단계를 더 포함한다. 상기 제1 게이트 구조물은 제1 두께를 갖는 제1 게이트 유전체를 포함한다. 상기 방법은 상기 제2 멀티-핀 구조물의 상기 제2 채널 영역 위에 제2 게이트 구조물을 형성하는 단계를 더 포함한다. 상기 제2 게이트 구조물은 제2 두께를 갖는 제2 게이트 유전체를 포함하고, 상기 제1 두께는 상기 제2 두께보다 크다. 일부 구현예에서, 제1 피치 대 제2 피치의 비율은 약 1.05 내지 약 1.15이다. 일부 구현예에서, 제1 두께 대 제2 두께의 비율은 약 1.3 내지 약 1.8이다. 일부 구현예에서, 제1 게이트 구조물을 형성하는 단계는, 제1 더미 유전체를 제1 금속 게이트로 대체하는 단계를 포함하고, 여기서 제1 금속 게이트는 제1 게이트 유전체 및 상기 제1 게이트 유전체 위에 배치된 제1 게이트 전극을 포함한다. 일부 구현예에서, 제2 게이트 구조물를 형성하는 단계는, 제2 더미 게이트를 제2 금속 게이트로 대체하는 단계를 포함하고, 여기서 제2 금속 게이트는 제2 게이트 유전체 및 상기 제2 게이트 유전체 위에 배치된 제2 게이트 전극을 포함한다. 일부 구현예에서, 제1 게이트 유전체 및 제2 게이트 유전체를 형성한 후에, 제1 멀티-핀 구조물의 인접한 핀들 상에 배치된 제1 게이트 유전체 사이의 간격은, 제2 멀티-핀 구조물의 인접한 핀들 상에 배치된 제2 게이트 유전체 사이의 간격과 실질적으로 동일하다.
<부 기>
1. 집적 회로 디바이스에 있어서,
제1 소스 영역과 제1 드레인 영역 사이에 배치된 제1 채널 영역을 갖는 제1 멀티-핀(multi-fin) 구조물과,
제2 소스 영역과 제2 드레인 영역 사이에 배치된 제2 채널 영역을 갖는 제2 멀티-핀 구조물과,
상기 제1 멀티-핀 구조물을 가로질러, 상기 제1 채널 영역 위에 배치되는 제1 게이트 구조물과,
상기 제2 멀티-핀 구조물을 가로질러, 상기 제2 채널 영역 위에 배치되는 제2 게이트 구조물
을 포함하며,
상기 제1 게이트 구조물은 제1 두께를 갖는 제1 게이트 유전체를 포함하고, 상기 제2 게이트 구조물은 제2 두께를 갖는 제2 게이트 유전체를 포함하며, 상기 제1 두께는 상기 제2 두께보다 크며,
상기 제1 멀티-핀 구조물은 상기 제1 채널 영역에서 제1 피치를 가지며, 상기 제2 멀티-핀 구조물은 상기 제2 채널 영역에서 제2 피치를 가지며, 상기 제1 피치는 상기 제2 피치보다 큰 것인 집적 회로 디바이스.
2. 제1항에 있어서, 상기 제1 피치 대(to) 상기 제2 피치의 비율(ratio)(P1 : P2)이 약 1.05 내지 약 1.15인 집적 회로 디바이스.
3. 제1항에 있어서, 상기 제1 두께 대 상기 제2 두께의 비율이 약 1.3 내지 약 1.8인 집적 회로 디바이스.
4. 제1항에 있어서, 상기 제1 멀티-핀 구조물의 핀들의 폭이, 상기 제2 멀티-핀 구조물의 핀들의 폭보다 작은 집적 회로 디바이스.
5. 제1항에 있어서, 상기 제1 멀티-핀 구조물의 인접한 핀들 상에 배치된 상기 제1 게이트 유전체 사이의 제1 간격이, 상기 제2 멀티-핀 구조물의 인접한 핀들 상에 배치된 상기 제2 게이트 유전체 사이의 제2 간격과 실질적으로 동일한 집적 회로 디바이스.
6. 제1항에 있어서, 입/출력(I/O) 영역 및 코어 영역을 더 포함하고, 상기 제1 멀티-핀 구조물 및 상기 제1 게이트 구조물은 상기 I/O 영역에 배치된 트랜지스터의 일부이며, 상기 제2 멀티-핀 구조물 및 상기 제2 게이트 구조물은 상기 코어 영역에 배치된 트랜지스터의 일부인 것인 집적 회로 디바이스.
7. 제1항에 있어서, 상기 제1 소스 영역 및 상기 제1 드레인 영역 위에 배치된 제1 에피택셜 소스/드레인 피쳐(feature) 그리고 상기 제2 소스 영역 및 상기 제2 드레인 영역 위에 배치된 제2 에피택셜 소스/드레인 피쳐를 더 포함하고,
상기 제1 에피택셜 소스/드레인 피쳐는 부분적으로 병합(merge)되고, 상기 제2 에피택셜 소스/드레인 피쳐는 완전히(fully) 병합되는 것인 집적 회로 디바이스.
8. 제1항에 있어서, 상기 제1 피치는 약 30 nm보다 작고, 상기 제2 피치는 약 28 nm보다 작은 것인 집적 회로 디바이스.
9. 집적 회로 디바이스에 있어서,
제1 핀들을 가로지르는 제1 게이트 구조물을 포함하는 제1 핀형(fin-like) 전계 효과 트랜지스터 - 상기 제1 게이트 구조물은 제1 게이트 유전체 및 제1 게이트 전극을 포함하고, 또한 상기 제1 게이트 유전체는 제1 두께를 가짐 - 와,
제2 핀들을 가로지르는 제2 게이트 구조물을 포함하는 제2 핀형 전계 효과 트랜지스터 - 상기 제2 게이트 구조물은 제2 게이트 유전체 및 제2 게이트 전극을 포함하고, 또한 상기 제2 게이트 유전체는 제2 두께를 가짐 -
를 포함하며,
상기 제1 두께는 상기 제2 두께보다 크고, 인접한 제1 핀들 위에 배치된 상기 제1 게이트 유전체 사이의 간격은, 인접한 제2 핀들 위에 배치된 상기 제2 게이트 유전체 사이의 간격과 실질적으로 동일한 것인 집적 회로 디바이스.
10. 제9항에 있어서, 상기 제1 두께는 상기 제2 두께보다 약 3% 내지 약 8% 더 큰 것인 집적 회로 디바이스.
11. 제10항에 있어서, 상기 제1 핀들의 채널 영역의 제1 피치는 상기 제2 핀들의 채널 영역의 제2 피치보다 약 5% 내지 약 15% 더 큰 것인 집적 회로 디바이스.
12. 제9항에 있어서, 상기 제1 핀들의 상부 핀 활성 영역의 최상부 부분(top portion)의 폭은, 상기 제2 핀들의 상부 핀 활성 영역의 최상부 부분의 폭보다 작은 것인 집적 회로 디바이스.
13. 제12항에 있어서, 상기 최상부 부분은 상기 제1 핀들 및 상기 제2 핀들의 약 5 nm인 것인 집적 회로 디바이스.
14. 제9항에 있어서, 상기 제1 핀형 전계 효과 트랜지스터는, 상기 제1 핀들 위에 배치되는 부분적으로 병합된 에피택셜 소스/드레인 피쳐를 포함하며,
상기 제2 핀형 전계 효과 트랜지스터는, 상기 제2 핀들 위에 배치되는 완전히(fully) 병합된 에피택셜 소스/드레인 피쳐를 포함하는 것인 집적 회로 디바이스.
15. 제9항에 있어서, 상기 제1 핀형 전계 효과 트랜지스터는 입/출력 영역에 배치되고, 상기 제2 핀형 전계 효과 트랜지스터는 코어 영역에 배치되는 것인 집적 회로 디바이스.
16. 방법에 있어서,
제1 채널 영역에서 제1 피치를 갖는 제1 멀티-핀 구조물 및 제2 채널 영역에서 제2 피치를 갖는 제2 멀티-핀 구조물을 형성하는 단계 - 상기 제1 피치는 상기 제2 피치보다 큼 - 와,
상기 제1 멀티-핀 구조물의 상기 제1 채널 영역 위에 제1 게이트 구조물을 형성하는 단계 - 상기 제1 게이트 구조물은 제1 두께를 갖는 제1 게이트 유전체를 포함함 - 와,
상기 제2 멀티-핀 구조물의 상기 제2 채널 영역 위에 제2 게이트 구조물을 형성하는 단계 - 상기 제2 게이트 구조물은 상기 제1 두께보다 작은 제2 두께를 갖는 제2 게이트 유전체를 포함함 -
를 포함하는 방법.
17. 제16항에 있어서, 상기 제1 피치 대 상기 제2 피치의 비율(ratio)(P1 : P2)은 약 1.05 내지 약 1.15인 방법.
18. 제16항에 있어서, 상기 제1 두께 대 상기 제2 두께의 비율은 약 1.3 내지 약 1.8인 방법.
19. 제16항에 있어서, 상기 제1 게이트 구조물을 형성하는 단계는, 제1 더미 게이트를 제1 금속 게이트로 대체하는 단계 - 상기 제1 금속 게이트는 상기 제1 게이트 유전체 및 상기 제1 게이트 유전체 위에 배치된 제1 게이트 전극을 포함함 - 를 포함하며,
상기 제2 게이트 구조물을 형성하는 단계는, 제2 더미 게이트를 제2 금속 게이트로 대체하는 단계 - 상기 제2 금속 게이트는 제2 게이트 유전체 및 상기 제2 게이트 유전체 위에 배치된 제2 게이트 전극을 포함함 - 를 포함하는 것인 방법.
20. 제19항에 있어서, 상기 제1 게이트 유전체 및 상기 제2 게이트 유전체를 형성한 후에, 상기 제1 멀티-핀 구조물의 인접한 핀들 상에 배치된 상기 제1 게이트 유전체 사이의 간격은, 상기 제2 멀티-핀 구조물의 인접한 핀들 상에 배치된 제2 게이트 유전체 사이의 간격과 실질적으로 동일한 것인 방법.
전술된 설명은, 당업자가 본 개시 내용의 양를 더 잘 이해할 수 있도록 몇몇의 실시형태의 피쳐를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시형태의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자는 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변화, 대체, 및 변경이 이루어질 수 있음을 알아야 한다.

Claims (10)

  1. 집적 회로 디바이스에 있어서,
    제1 소스 영역과 제1 드레인 영역 사이에 배치된 제1 채널 영역을 갖는 제1 멀티-핀(multi-fin) 구조물과,
    제2 소스 영역과 제2 드레인 영역 사이에 배치된 제2 채널 영역을 갖는 제2 멀티-핀 구조물과,
    상기 제1 멀티-핀 구조물을 가로질러, 상기 제1 채널 영역 위에 배치되는 제1 게이트 구조물과,
    상기 제2 멀티-핀 구조물을 가로질러, 상기 제2 채널 영역 위에 배치되는 제2 게이트 구조물
    을 포함하며,
    상기 제1 게이트 구조물은 제1 두께를 갖는 제1 게이트 유전체를 포함하고, 상기 제2 게이트 구조물은 제2 두께를 갖는 제2 게이트 유전체를 포함하며, 상기 제1 두께는 상기 제2 두께보다 크며,
    상기 제1 멀티-핀 구조물은 상기 제1 채널 영역에서 제1 피치를 가지며, 상기 제2 멀티-핀 구조물은 상기 제2 채널 영역에서 제2 피치를 가지며, 상기 제1 피치는 상기 제2 피치보다 큰 것인 집적 회로 디바이스.
  2. 제1항에 있어서, 상기 제1 피치 대 상기 제2 피치의 비율(ratio)(P1 : P2)이 1.05 내지 1.15인 집적 회로 디바이스.
  3. 제1항에 있어서, 상기 제1 두께 대 상기 제2 두께의 비율이 1.3 내지 1.8인 집적 회로 디바이스.
  4. 제1항에 있어서, 상기 제1 멀티-핀 구조물의 핀들의 폭이, 상기 제2 멀티-핀 구조물의 핀들의 폭보다 작은 집적 회로 디바이스.
  5. 제1항에 있어서, 상기 제1 멀티-핀 구조물의 인접한 핀들 상에 배치된 상기 제1 게이트 유전체 사이의 제1 간격이, 상기 제2 멀티-핀 구조물의 인접한 핀들 상에 배치된 상기 제2 게이트 유전체 사이의 제2 간격과 동일한 집적 회로 디바이스.
  6. 제1항에 있어서, 입/출력(I/O) 영역 및 코어 영역을 더 포함하고, 상기 제1 멀티-핀 구조물 및 상기 제1 게이트 구조물은 상기 I/O 영역에 배치된 트랜지스터의 일부이며, 상기 제2 멀티-핀 구조물 및 상기 제2 게이트 구조물은 상기 코어 영역에 배치된 트랜지스터의 일부인 것인 집적 회로 디바이스.
  7. 제1항에 있어서, 상기 제1 소스 영역 및 상기 제1 드레인 영역 위에 배치된 제1 에피택셜 소스/드레인 피쳐(feature) 그리고 상기 제2 소스 영역 및 상기 제2 드레인 영역 위에 배치된 제2 에피택셜 소스/드레인 피쳐를 더 포함하고,
    상기 제1 에피택셜 소스/드레인 피쳐는 부분적으로 병합(merge)되고, 상기 제2 에피택셜 소스/드레인 피쳐는 완전히(fully) 병합되는 것인 집적 회로 디바이스.
  8. 제1항에 있어서, 상기 제1 피치는 30 nm보다 작고, 상기 제2 피치는 28 nm보다 작은 것인 집적 회로 디바이스.
  9. 집적 회로 디바이스에 있어서,
    제1 핀들을 가로지르는 제1 게이트 구조물을 포함하는 제1 핀형(fin-like) 전계 효과 트랜지스터 - 상기 제1 게이트 구조물은 제1 게이트 유전체 및 제1 게이트 전극을 포함하고, 또한 상기 제1 게이트 유전체는 제1 두께를 가짐 - 와,
    제2 핀들을 가로지르는 제2 게이트 구조물을 포함하는 제2 핀형 전계 효과 트랜지스터 - 상기 제2 게이트 구조물은 제2 게이트 유전체 및 제2 게이트 전극을 포함하고, 또한 상기 제2 게이트 유전체는 제2 두께를 가짐 -
    를 포함하며,
    상기 제1 두께는 상기 제2 두께보다 크고, 인접한 제1 핀들 위에 배치된 상기 제1 게이트 유전체 사이의 간격은, 인접한 제2 핀들 위에 배치된 상기 제2 게이트 유전체 사이의 간격과 동일한 것인 집적 회로 디바이스.
  10. 방법에 있어서,
    제1 채널 영역에서 제1 피치를 갖는 제1 멀티-핀 구조물 및 제2 채널 영역에서 제2 피치를 갖는 제2 멀티-핀 구조물을 형성하는 단계 - 상기 제1 피치는 상기 제2 피치보다 큼 - 와,
    상기 제1 멀티-핀 구조물의 상기 제1 채널 영역 위에 제1 게이트 구조물을 형성하는 단계 - 상기 제1 게이트 구조물은 제1 두께를 갖는 제1 게이트 유전체를 포함함 - 와,
    상기 제2 멀티-핀 구조물의 상기 제2 채널 영역 위에 제2 게이트 구조물을 형성하는 단계 - 상기 제2 게이트 구조물은 상기 제1 두께보다 작은 제2 두께를 갖는 제2 게이트 유전체를 포함함 -
    를 포함하는 방법.
KR1020180093934A 2018-05-10 2018-08-10 게이트 형성을 최적화하기 위한 핀 및 게이트 치수 KR102177664B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/976,664 2018-05-10
US15/976,664 US10629706B2 (en) 2018-05-10 2018-05-10 Fin and gate dimensions for optimizing gate formation

Publications (2)

Publication Number Publication Date
KR20190129658A true KR20190129658A (ko) 2019-11-20
KR102177664B1 KR102177664B1 (ko) 2020-11-12

Family

ID=68336666

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180093934A KR102177664B1 (ko) 2018-05-10 2018-08-10 게이트 형성을 최적화하기 위한 핀 및 게이트 치수

Country Status (5)

Country Link
US (2) US10629706B2 (ko)
KR (1) KR102177664B1 (ko)
CN (1) CN110473833B (ko)
DE (1) DE102018113843B4 (ko)
TW (1) TWI704691B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416296B (zh) * 2018-04-26 2021-03-26 苏州能讯高能半导体有限公司 半导体器件、半导体芯片及半导体器件制作方法
US11728335B2 (en) * 2019-01-25 2023-08-15 Intel Corporation Buried channel structure integrated with non-planar structures
US11646305B2 (en) * 2019-10-02 2023-05-09 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US11916134B2 (en) * 2020-01-02 2024-02-27 Nexgen Power Systems, Inc. Regrowth uniformity in GaN vertical devices
US11121138B1 (en) * 2020-04-24 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Low resistance pickup cells for SRAM
KR20210134151A (ko) * 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치
DE102021103461A1 (de) * 2020-04-30 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-isolation für multigate-vorrichtung
US11804485B2 (en) * 2021-04-09 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture
US20220367460A1 (en) * 2021-05-13 2022-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid cell-based device, layout, and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130139158A (ko) * 2012-06-12 2013-12-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 공정을 이용한 호모 접합 다이오드 구조물들
US20150311085A1 (en) * 2014-04-23 2015-10-29 Globalfoundries Inc. Field effect transistor (finfet) device with a planar block area to enable varialble fin pitch and width
KR20180046878A (ko) * 2016-10-28 2018-05-09 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002176114A (ja) * 2000-09-26 2002-06-21 Toshiba Corp 半導体装置及びその製造方法
US7115947B2 (en) * 2004-03-18 2006-10-03 International Business Machines Corporation Multiple dielectric finfet structure and method
US7382023B2 (en) * 2004-04-28 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Fully depleted SOI multiple threshold voltage application
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8519481B2 (en) * 2009-10-14 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
US8373238B2 (en) * 2009-12-03 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with multiple Fin heights
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
CN102768957B (zh) * 2011-05-06 2016-09-14 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
US9041115B2 (en) 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
KR101953240B1 (ko) * 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
KR102021768B1 (ko) * 2013-03-15 2019-09-17 삼성전자 주식회사 반도체 장치의 제조 방법 및 그 방법에 의해 제조된 반도체 장치
US9472651B2 (en) 2013-09-04 2016-10-18 Globalfoundries Inc. Spacerless fin device with reduced parasitic resistance and capacitance and method to fabricate same
US9257439B2 (en) 2014-02-27 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET SRAM
US9653605B2 (en) * 2014-10-17 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor (FinFET) device and method for forming the same
US9595475B2 (en) * 2014-12-01 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stage fin formation methods and structures thereof
US9613953B2 (en) 2015-03-24 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device
KR102460718B1 (ko) * 2015-05-28 2022-10-31 삼성전자주식회사 집적회로 소자
US9570555B1 (en) * 2015-10-29 2017-02-14 International Business Machines Corporation Source and drain epitaxial semiconductor material integration for high voltage semiconductor devices
US9786563B2 (en) * 2015-11-23 2017-10-10 International Business Machines Corporation Fin pitch scaling for high voltage devices and low voltage devices on the same wafer
US9397006B1 (en) * 2015-12-04 2016-07-19 International Business Machines Corporation Co-integration of different fin pitches for logic and analog devices
US10163898B2 (en) * 2016-04-25 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods of forming FinFETs
US9691664B1 (en) * 2016-06-01 2017-06-27 Globalfoundries Inc. Dual thick EG oxide integration under aggressive SG fin pitch
US9786788B1 (en) * 2016-07-07 2017-10-10 Globalfoundries Inc. Vertical-transport FinFET device with variable Fin pitch
US9853131B1 (en) 2016-07-12 2017-12-26 International Business Machines Corporation Fabrication of an isolated dummy fin between active vertical fins with tight fin pitch

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130139158A (ko) * 2012-06-12 2013-12-20 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 공정을 이용한 호모 접합 다이오드 구조물들
US20150311085A1 (en) * 2014-04-23 2015-10-29 Globalfoundries Inc. Field effect transistor (finfet) device with a planar block area to enable varialble fin pitch and width
KR20180046878A (ko) * 2016-10-28 2018-05-09 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20190348527A1 (en) 2019-11-14
DE102018113843A1 (de) 2019-11-14
CN110473833B (zh) 2021-10-29
US11670703B2 (en) 2023-06-06
TWI704691B (zh) 2020-09-11
US20200091320A1 (en) 2020-03-19
US10629706B2 (en) 2020-04-21
DE102018113843B4 (de) 2020-12-31
KR102177664B1 (ko) 2020-11-12
CN110473833A (zh) 2019-11-19
TW201947768A (zh) 2019-12-16

Similar Documents

Publication Publication Date Title
KR102177664B1 (ko) 게이트 형성을 최적화하기 위한 핀 및 게이트 치수
US11367663B2 (en) Interconnect structure for fin-like field effect transistor
US11004747B2 (en) Fin critical dimension loading optimization
US11742415B2 (en) Fin-like field effect transistor patterning methods for achieving fin width uniformity
US11764112B2 (en) Methods for fabricating FinFETs having different fin numbers and corresponding FinFETs thereof
KR102496147B1 (ko) 멀티게이트 디바이스를 위한 p 금속 게이트 우선 게이트 대체 공정
US11908866B2 (en) Gate structures having neutral zones to minimize metal gate boundary effects and methods of fabricating thereof
CN111261630B (zh) 集成电路、集成电路器件及其形成方法
TWI827252B (zh) 半導體結構及其形成方法
CN115768105A (zh) 半导体结构及其制造方法
CN113745222A (zh) 多栅极器件及其制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant