KR20190124875A - Level shifter and memory system including the same - Google Patents

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Abstract

The present technology relates to a level shifter and to a memory system including the same. The level shifter comprises: a pull-up unit for supplying an internal power supply voltage to a first output terminal or a second output terminal in response to an input signal and an inverted input signal; a pull-down unit for applying a ground voltage to the first output terminal or the second output terminal in accordance with a potential level of the first output terminal and the second output terminal; and a discharge unit for discharging the potential level of the first output terminal or the second output terminal in response to the input signal and the inverted input signal.

Description

레벨 쉬프터 및 이를 포함하는 메모리 시스템{LEVEL SHIFTER AND MEMORY SYSTEM INCLUDING THE SAME}LEVEL SHIFTER AND MEMORY SYSTEM INCLUDING THE SAME}

본 발명은 전자 장치에 관한 것으로, 특히 레벨 쉬프터 및 이를 포함하는 메모리 시스템에 관한 것이다.The present invention relates to an electronic device, and more particularly, to a level shifter and a memory system including the same.

메모리 시스템(memory system)을 저장 매체로 사용하는 이동 정보 기기들, 특히 스마트폰 및 태블릿 피씨 등의 사용이 증가함에 따라서 메모리 장치에 대한 관심과 중요성이 더욱 커지고 있다.As the use of mobile information devices, especially smartphones and tablet PCs, which use a memory system as a storage medium, the interest and importance of the memory device are increasing.

고속의 프로세서나 멀티코어를 이용한 병렬화뿐만 아니라 다양한 어플리케이션들의 등장으로 인해 반도체 메모리 시스템에 대한 요구 수준은 성능뿐 아니라 신뢰성 측면에서도 계속 높아지고 있다.In addition to parallelization with high-speed processors or multicore, the emergence of a variety of applications continues to increase the demand for semiconductor memory systems in terms of performance as well as reliability.

메모리 시스템은 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 메모리 시스템은 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리(Nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 유지되는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.A memory system is a memory device that is implemented using semiconductors such as silicon (Si), germanium (Ge, Germanium), gallium arsenide (GaAs), and indium phospide (InP). Memory systems can be broadly classified into volatile memory devices and nonvolatile memory devices. Volatile memory devices lose their stored data when their power supplies are interrupted. Volatile memory devices include static RAM (SRAM), dynamic RAM (DRAM), and synchronous DRAM (SDRAM). Nonvolatile memory devices retain their stored data even when their power supplies are interrupted. Nonvolatile memory devices include Read Only Memory (ROM), Programmable ROM (PROM), Electrically Programmable ROM (EPROM), Electrically Erasable and Programmable ROM (EEPROM), Flash memory, Phase-change RAM (PRAM), and Magnetic RAM (MRAM). , Resistive RAM (RRAM), ferroelectric RAM (FRAM), and the like. Flash memory can be largely classified into a NOR type and a NAND type.

메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 이때 메모리 장치와 메모리 컨트롤러는 서로 상이한 전원 전압을 사용할 수 있다. 이런 경우에 메모리 장치와 메모리 컨트롤러 사이에 전송되는 신호들의 전압 레벨을 변경해주는 인터페이스 회로가 필요하며, 이러한 인터페이스 회로를 레벨 쉬프터라고 한다. The memory system may include a memory device in which data is stored and a memory controller controlling the memory device. In this case, the memory device and the memory controller may use different power supply voltages. In this case, an interface circuit is needed to change the voltage level of the signals transmitted between the memory device and the memory controller, and this interface circuit is called a level shifter.

본 발명의 실시 예는 출력되는 신호의 레벨의 스위칭 속도가 개선된 레벨 쉬프터 및 이를 포함하는 메모리 시스템을 제공한다.An embodiment of the present invention provides a level shifter having an improved switching speed of a level of an output signal and a memory system including the same.

본 발명의 실시 예에 따른 레벨 쉬프터는 입력 신호 및 반전 입력 신호에 응답하여 제1 출력단 또는 제2 출력단에 내부 전원 전압을 공급하기 위한 풀업부; 상기 제1 출력단 및 상기 제2 출력단의 전위 레벨에 따라 상기 제1 출력단 또는 상기 제2 출력단에 접지 전압을 인가하기 위한 풀다운부; 및 상기 입력 신호 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 디스차지부를 포함한다.A level shifter according to an embodiment of the present invention includes a pull-up unit for supplying an internal power supply voltage to a first output terminal or a second output terminal in response to an input signal and an inverted input signal; A pull-down unit configured to apply a ground voltage to the first output terminal or the second output terminal according to a potential level of the first output terminal and the second output terminal; And a discharge unit for discharging a potential level of the first output terminal or the second output terminal in response to the input signal and the inverted input signal.

본 발명의 실시 예에 따른 레벨 쉬프터는 제 출력단 및 제2 출력단의 전위 레벨에 따라 상기 제1 출력단 또는 상기 제2 출력단에 내부 전원 전압을 공급하기 위한 풀업부; 입력 신호 및 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단에 접지 전압을 공급하기 위한 풀다운부; 및 상기 입력 신호 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단의 전위 레벨을 상승시키기 위한 차지부를 포함한다.According to an embodiment of the present disclosure, a level shifter includes: a pull-up unit configured to supply an internal power supply voltage to the first output terminal or the second output terminal according to a potential level of a first output terminal and a second output terminal; A pull-down unit configured to supply a ground voltage to the first output terminal or the second output terminal in response to an input signal and an inverted input signal; And a charge unit for raising a potential level of the first output terminal or the second output terminal in response to the input signal and the inverted input signal.

본 발명의 실시 예에 따른 메모리 시스템은 내부 회로를 포함하는 메모리 장치; 호스트로부터 요청에 따라 상기 메모리 장치를 제어하기 위한 입력 신호를 출력하기 위한 메모리 컨트롤러; 및 상기 입력 신호의 레벨을 변환하여 상기 내부 회로로 출력하는 레벨 쉬프터를 포함하며, 상기 레벨 쉬프터는 상기 입력 신호 및 상기 입력 신호와 반전 관계를 갖는 반전 입력 신호에 응답하여 제1 출력단 또는 제2 출력단에 내부 전원 전압을 공급하기 위한 풀업부; 상기 제1 출력단 및 상기 제2 출력단의 전위 레벨에 따라 상기 제1 출력단 또는 상기 제2 출력단에 접지 전압을 인가하기 위한 풀다운부; 및 상기 입력 신호 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 디스차지부를 포함한다.In an embodiment, a memory system may include a memory device including an internal circuit; A memory controller for outputting an input signal for controlling the memory device in response to a request from a host; And a level shifter for converting a level of the input signal and outputting the level shifter to the internal circuit, wherein the level shifter is a first output terminal or a second output terminal in response to an inverted input signal having an inverse relationship with the input signal and the input signal. Pull-up unit for supplying an internal power supply voltage to the; A pull-down unit configured to apply a ground voltage to the first output terminal or the second output terminal according to a potential level of the first output terminal and the second output terminal; And a discharge unit for discharging a potential level of the first output terminal or the second output terminal in response to the input signal and the inverted input signal.

본 기술에 따르면, 입력 신호의 레벨이 제1 레벨에서 제2 레벨로 천이될 때 출력 신호의 레벨을 빠르게 스위칭할 수 있으며, 이로 인하여 레벨 쉬프터의 풀업부 사이즈를 감소시켜 설계할 수 있다.According to the present technology, when the level of the input signal transitions from the first level to the second level, it is possible to quickly switch the level of the output signal, thereby reducing the size of the pull-up portion of the level shifter.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 레벨 쉬프터를 설명하기 위한 회로도이다.
도 3은 도 2의 레벨 쉬프터의 동작을 설명하기 위한 신호들의 파형도이다.
도 4는 본 발명의 다른 실시 예에 따른 레벨 쉬프터를 설명하기 위한 회로도이다.
도 5는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 6은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 7은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.1 is a diagram illustrating a memory system according to an embodiment of the present invention.
2 is a circuit diagram illustrating a level shifter according to an embodiment of the present invention.
3 is a waveform diagram of signals for describing an operation of the level shifter of FIG. 2.
4 is a circuit diagram illustrating a level shifter according to another embodiment of the present invention.
5 is a view for explaining another embodiment of the memory system.
6 is a diagram for describing another embodiment of a memory system.
7 is a diagram for describing another embodiment of the memory system.
8 is a diagram for describing another embodiment of a memory system.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.Specific structural to functional descriptions of embodiments according to the inventive concept disclosed in the specification or the application are only illustrated for the purpose of describing embodiments according to the inventive concept, and according to the inventive concept. The examples may be embodied in various forms and should not be construed as limited to the embodiments set forth herein or in the application.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.Embodiments according to the concept of the present invention may be variously modified and may have various forms, and specific embodiments will be illustrated in the drawings and described in detail in the present specification or application. However, this is not intended to limit the embodiments in accordance with the concept of the present invention to a particular disclosed form, it should be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Terms such as first and / or second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another, for example, without departing from the scope of rights in accordance with the inventive concept, and the first component may be called a second component and similarly The second component may also be referred to as the first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between. Other expressions describing the relationship between components, such as "between" and "immediately between," or "neighboring to," and "directly neighboring to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this specification, terms such as "comprise" or "have" are intended to indicate that there is a stated feature, number, step, action, component, part, or combination thereof, one or more other features or numbers. It should be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and are not construed in ideal or excessively formal meanings unless expressly defined herein. Do not.

실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.In describing the embodiments, descriptions of technical contents which are well known in the technical field to which the present invention belongs and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.1 is a diagram illustrating a memory system according to an embodiment of the present invention.

도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 호스트(Host; 2000)의 제어에 따라 메모리 장치(1100)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다. Referring to FIG. 1, a memory system 1000 may include a memory device 1100 in which data is stored, and a memory controller controlling the memory device 1100 under the control of a host 2000. And a memory controller 1200.

호스트(2000)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다. 또한 호스트(2000)와 메모리 시스템(1000) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus),MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.The host 2000 is memoryd using an interface protocol such as Peripheral Component Interconnect-Express (PCI-E), Advanced Technology Attachment (ATA), Serial ATA (SATA), Parallel ATA (PATA), or serial attached SCSI (SAS). Communicate with system 1000. In addition, the interface protocols between the host 2000 and the memory system 1000 are not limited to the above-described examples, and are not limited to the above-described examples. Drive electronics).

메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 응답하여 동작한다. 실시 예로서, 메모리 장치(1100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다. 메모리 장치(1100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함할 수 있다. The memory device 1100 operates under the control of the memory controller 1200. In an embodiment, the memory device 1100 may be a flash memory device. The memory device 1100 may include a memory cell array having a plurality of memory blocks.

메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 채널을 통해 커맨드(CMD) 및 어드레스(ADD)를 수신하고, 메모리 셀 어레이 중 어드레스(ADD)에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(1100)는 어드레스(ADD)에 의해 선택된 영역에 대해 커맨드(CMD)에 해당하는 내부 동작을 수행한다.The memory device 1100 is configured to receive a command CMD and an address ADD through a channel from the memory controller 1200, and access a region selected by the address ADD in the memory cell array. That is, the memory device 1100 performs an internal operation corresponding to the command CMD for the area selected by the address ADD.

메모리 장치(1100)는 레벨 쉬프터(100) 및 내부 회로(200)를 포함하여 구성될 수 있다. 레벨 쉬프터(100)는 메모리 컨트롤러(1200)로부터 수신되는 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA)와 같은 신호들의 전압 레벨을 변경하여 이를 내부 회로(200)로 출력한다.The memory device 1100 may include a level shifter 100 and an internal circuit 200. The level shifter 100 changes the voltage levels of signals such as the command CMD, the address ADD, and the data DATA received from the memory controller 1200 and outputs them to the internal circuit 200.

내부 회로(200)는 상술한 메모리 셀 어레이 및 메모리 셀 어레이에 대한 프로그램 동작, 리드 동작, 또는 소거 동작과 같은 제반 동작을 수행하기 위한 주변 회로들을 포함하여 구성될 수 있다.The internal circuit 200 may include peripheral circuits for performing various operations such as a program operation, a read operation, or an erase operation on the memory cell array and the memory cell array described above.

메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)로부터의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램하거나 리드하거나, 프로그램된 데이터를 소거할 수 있다. 예를 들어 메모리 컨트롤러(1200)는 호스트(2000)로부터의 요청에 따라 각 제반 동작에 대응하는 커맨드(CMD), 어드레스(ADD0, 및 데이터(DATA)를 메모리 장치(1100)로 출력할 수 있으며, 메모리 장치(1100)로부터 데이터(DATA)를 수신하여 호스트(2000)로 출력할 수 있다.The memory controller 1200 may control overall operations of the memory system 1000 and may control data exchange between the host 2000 and the memory device 1100. For example, the memory controller 1200 may control the memory device 1100 according to a request from the host 2000 to program or read data or to erase the programmed data. For example, the memory controller 1200 may output a command CMD, an address ADD0, and data DATA corresponding to each operation to the memory device 1100 according to a request from the host 2000. Data DATA may be received from the memory device 1100 and output to the host 2000.

메모리 장치(1100)와 메모리 컨트롤러(1200)는 서로 상이한 전원 전압을 사용할 수 있으며, 이에 따라 메모리 장치(1100)에서 사용되는 신호의 전위 레벨과 메모리 컨트롤러(1200)에서 사용되는 신호의 전위 레벨은 서로 상이할 수 있다.The memory device 1100 and the memory controller 1200 may use different power supply voltages. Thus, the potential level of the signal used in the memory device 1100 and the potential level of the signal used in the memory controller 1200 are different from each other. Can be different.

본원 발명의 실시 예에 따른 메모리 시스템(1000)은 메모리 컨트롤러(1200)에서 출력되는 신호들(예를 들어 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA))의 전위 레벨을 메모리 장치(1100)에 포함된 레벨 쉬프터(100)를 이용하여 내부 회로(200)에 적합한 전위 레벨로 변경할 수 있다.The memory system 1000 according to an exemplary embodiment of the present disclosure may store potential levels of signals (for example, the command CMD, the address ADD, and the data DATA) output from the memory controller 1200. The level shifter 100 included in 1100 may be used to change a potential level suitable for the internal circuit 200.

본 발명의 실시 예에서는 메모리 장치(1100)에 레벨 쉬프터(100)가 포함되도록 구성된 예를 설명하였으나, 이에 한정되지 않고 레벨 쉬프터(100)는 서로 다른 레벨의 전원 전압을 사용하는 다양한 전자 회로들에 포함되도록 구성될 수 있다.In the embodiment of the present invention, an example in which the level shifter 100 is included in the memory device 1100 has been described. However, the present invention is not limited thereto. It may be configured to be included.

도 2는 본 발명의 실시 예에 따른 레벨 쉬프터를 설명하기 위한 회로도이다.2 is a circuit diagram illustrating a level shifter according to an embodiment of the present invention.

도 2를 참조하면, 레벨 쉬프터(100)는 풀업부(110), 풀다운부(120), 제1 디스차지부(130A), 및 제2 디스차지부(130B)를 포함하여 구성될 수 있다.Referring to FIG. 2, the level shifter 100 may include a pull up unit 110, a pull down unit 120, a first discharge unit 130A, and a second discharge unit 130B.

풀업부(110)는 입력 신호(In) 및 반전 입력 신호(Inb)에 응답하여 제1 출력 노드(ND3) 및 제2 출력 노드(ND2)에 내부 전원 전압(Vcc)을 공급한다. 제1 출력 노드(ND3)의 전위 레벨은 출력 신호(Out)의 전위 레벨로 출력되고, 제2 출력 노드(ND2)의 전위 레벨은 반전 출력 신호(Outb)의 전위 레벨로 출력된다.The pull-up unit 110 supplies an internal power supply voltage Vcc to the first output node ND3 and the second output node ND2 in response to the input signal In and the inverted input signal Inb. The potential level of the first output node ND3 is output at the potential level of the output signal Out, and the potential level of the second output node ND2 is output at the potential level of the inverted output signal Outb.

풀업부(110)는 PMOS 트랜지스터(P1) 및 PMOS 트랜지스터(P2)를 포함하여 구성될 수 있다. PMOS 트랜지스터(P1)는 내부 전원 전압(Vcc)이 공급되는 노드(ND1)와 제2 출력 노드(ND2) 사이에 연결되며, 입력 신호(In)에 응답하여 턴온 또는 턴오프되어 제2 출력 노드(ND2)에 내부 전원 전압(Vcc)을 인가한다. PMOS 트랜지스터(P2)는 내부 전원 전압(Vcc)이 공급되는 노드(ND1)와 제1 출력 노드(ND3) 사이에 연결되며, 반전 입력 신호(Inb)에 응답하여 턴온 또는 턴오프되어 제1 출력 노드(ND3)에 내부 전원 전압(Vcc)을 인가한다.The pull-up unit 110 may include a PMOS transistor P1 and a PMOS transistor P2. The PMOS transistor P1 is connected between the node ND1 to which the internal power supply voltage Vcc is supplied and the second output node ND2. The PMOS transistor P1 is turned on or turned off in response to the input signal In to turn on the second output node ( The internal power supply voltage Vcc is applied to ND2. The PMOS transistor P2 is connected between the node ND1 to which the internal power supply voltage Vcc is supplied and the first output node ND3. The PMOS transistor P2 is turned on or turned off in response to the inverting input signal Inb to be the first output node. The internal power supply voltage Vcc is applied to ND3.

풀업부(110)는 입력 신호(In)을 반전시켜 반전 입력 신호(Inb)를 출력하는 인버터(IV1)를 포함하도록 구성될 수 있다. The pull-up unit 110 may be configured to include an inverter IV1 that inverts the input signal In to output the inverted input signal Inb.

풀다운부(120)는 제1 출력 노드(ND3) 및 제2 출력 노드(ND2)의 전위 레벨에 응답하여 제1 출력 노드(ND3) 또는 제2 출력 노드(ND2)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지한다.The pull-down unit 120 adjusts the potential level of the first output node ND3 or the second output node ND2 in response to the potential levels of the first output node ND3 and the second output node ND2. Discharge to the level.

풀다운부(120)는 NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)를 포함하여 구성될 수 있다. NMOS 트랜지스터(N1)는 제2 출력 노드(ND2)와 접지 전압(Vss)이 공급되는 노드(ND4) 사이에 연결되며, 제1 출력 노드(ND3)의 전위 레벨에 응답하여 턴온 또는 턴오프되어 제2 출력 노드(ND2)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지하거나 제2 출력 노드(ND2)의 전위 레벨을 유지한다. NMOS 트랜지스터(N2)는 제1 출력 노드(ND3)와 접지 전압(Vss)이 공급되는 노드(ND4) 사이에 연결되며, 제2 출력 노드(ND2)의 전위 레벨에 응답하여 턴온 또는 턴오프되어 제1 출력 노드(ND3)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지하거나 제1 출력 노드(ND3)의 전위 레벨을 유지한다.The pull-down unit 120 may include an NMOS transistor N1 and an NMOS transistor N2. The NMOS transistor N1 is connected between the second output node ND2 and the node ND4 to which the ground voltage Vss is supplied, and is turned on or turned off in response to the potential level of the first output node ND3. The potential level of the second output node ND2 is discharged to the ground voltage Vss level or the potential level of the second output node ND2 is maintained. The NMOS transistor N2 is connected between the first output node ND3 and the node ND4 to which the ground voltage Vss is supplied, and is turned on or turned off in response to the potential level of the second output node ND2. The potential level of the first output node ND3 is discharged to the ground voltage Vss level or the potential level of the first output node ND3 is maintained.

제1 디스차지부(130A)는 제2 출력 노드(ND2)에 연결되며, 반전 입력 신호(Inb)에 응답하여 제2 출력 노드(ND2)의 전위 레벨을 디스차지한다.The first discharge unit 130A is connected to the second output node ND2 and discharges the potential level of the second output node ND2 in response to the inverting input signal Inb.

제1 디스차지부(130A)는 NMOS 트랜지스터(N3)를 포함하여 구성될 수 있다. NMOS 트랜지스터(N3)의 드레인은 제2 출력 노드(ND2)와 연결되고, NMOS 트랜지스터(N3)의 소스는 반전 입력 신호(Inb)가 인가되는 노드에 연결되고, NMOS 트랜지스터(N3)의 게이트는 제2 출력 노드(ND2)와 연결된다. 즉, NMOS 트랜지스터(N3)는 제2 출력 노드(ND2)에 다이오드 연결(diode connect) 구조로 연결된다.The first discharge unit 130A may include an NMOS transistor N3. A drain of the NMOS transistor N3 is connected to the second output node ND2, a source of the NMOS transistor N3 is connected to a node to which an inverting input signal Inb is applied, and a gate of the NMOS transistor N3 is formed. 2 is connected to the output node ND2. That is, the NMOS transistor N3 is connected to the second output node ND2 in a diode connect structure.

제1 디스차지부(130A)는 반전 입력 신호(Inb)가 접지 전압(Vss) 레벨일 경우 제2 출력 노드(ND2)의 전위 레벨을 디스차지한다.The first discharger 130A discharges the potential level of the second output node ND2 when the inverting input signal Inb is at the ground voltage Vss level.

제2 디스차지부(130B)는 제1 출력 노드(ND3)에 연결되며, 입력 신호(In)에 응답하여 제1 출력 노드(ND3)의 전위 레벨을 디스차지한다.The second discharge unit 130B is connected to the first output node ND3 and discharges the potential level of the first output node ND3 in response to the input signal In.

제2 디스차지부(130B)는 NMOS 트랜지스터(N4)를 포함하여 구성될 수 있다. NMOS 트랜지스터(N4)의 드레인은 제1 출력 노드(ND3)와 연결되고, NMOS 트랜지스터(N4)의 소스는 입력 신호(In)가 인가되는 노드에 연결되고, NMOS 트랜지스터(N4)의 게이트는 제1 출력 노드(ND3)와 연결된다. 즉, NMOS 트랜지스터(N4)는 제1 출력 노드(ND3)에 다이오드 연결 구조로 연결된다.The second discharge unit 130B may include an NMOS transistor N4. A drain of the NMOS transistor N4 is connected to the first output node ND3, a source of the NMOS transistor N4 is connected to a node to which an input signal In is applied, and a gate of the NMOS transistor N4 is connected to the first output node ND3. It is connected to the output node ND3. That is, the NMOS transistor N4 is connected to the first output node ND3 in a diode connection structure.

제2 디스차지부(130B)는 입력 신호(In)가 접지 전압(Vss) 레벨일 경우 제1 출력 노드(ND3)의 전위 레벨을 디스차지한다.The second discharge unit 130B discharges the potential level of the first output node ND3 when the input signal In is at the ground voltage Vss level.

입력 신호(In)는 도 1에서 설명된 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA)와 같이 메모리 장치(1100) 외부에서 입력되는 신호이며, 출력 신호(Out)는 레벨 쉬프터(100)에서 내부 회로(200)로 출력되는 신호들일 수 있다.The input signal In is a signal input from the outside of the memory device 1100 such as the command CMD, the address ADD, and the data DATA described in FIG. 1, and the output signal Out is the level shifter 100. ) May be signals output to the internal circuit 200.

도 3은 도 2의 레벨 쉬프터의 동작을 설명하기 위한 신호들의 파형도이다.3 is a waveform diagram of signals for describing an operation of the level shifter of FIG. 2.

도 2 및 도 3을 참조하여, 본 발명의 실시 예에 따른 레벨 쉬프터(100)의 동작을 설명하면 다음과 같다.Referring to Figures 2 and 3, the operation of the level shifter 100 according to an embodiment of the present invention will be described.

입력 신호(In)가 제1 로직 레벨(외부 전원 전압 레벨; Vext)로 인가될 경우, 풀업부(110)의 PMOS 트랜지스터(P2)는 제2 로직 레벨(접지 전압 레벨; Vss)의 반전 입력 신호(Inb)에 응답하여 턴온된다. 이로 인하여 제1 출력 노드(ND3)에 내부 전원 전압(Vcc)이 인가된다. 이때 PMOS 트랜지스터(P1)는 제1 로직 레벨(Vext)의 입력 신호(In)에 응답하여 턴오프된다. 외부 전원 전압(Vext)은 내부 전원 전압(Vcc)보다 전위 레벨이 높은 것이 바람직하다.When the input signal In is applied at the first logic level (external power supply voltage level Vext), the PMOS transistor P2 of the pull-up unit 110 is an inverted input signal of the second logic level (ground voltage level; Vss). It is turned on in response to Inb. As a result, an internal power supply voltage Vcc is applied to the first output node ND3. At this time, the PMOS transistor P1 is turned off in response to the input signal In of the first logic level Vext. The external power supply voltage Vext is preferably higher than the internal power supply voltage Vcc.

풀다운부(120)의 NMOS 트랜지스터(N1)는 제1 출력 노드(ND3)의 전위 레벨(Vcc)에 응답하여 턴온되고, 제2 출력 노드(ND2)의 전위 레벨은 노드(ND4)를 통해 접지 전압(Vss) 레벨로 디스차지된다. NMOS 트랜지스터(N2)는 디스차지된 제2 출력 노드(ND2)의 전위 레벨(Vss)에 응답하여 턴오프된다.The NMOS transistor N1 of the pull-down unit 120 is turned on in response to the potential level Vcc of the first output node ND3, and the potential level of the second output node ND2 is grounded through the node ND4. It is discharged to the (Vss) level. The NMOS transistor N2 is turned off in response to the potential level Vss of the discharged second output node ND2.

제1 디스차지부(130A)는 제2 로직 레벨(Vss)의 반전 입력 신호(Inb)에 응답하여 제2 출력 노드(ND2)의 전위 레벨을 더욱 빠르게 접지 전압(Vss) 레벨로 디스차지할 수 있다. 이에 따라 제2 출력 노드(ND2)는 접지 전압(Vss) 레벨의 반전 출력 신호(Outb)를 출력한다.The first discharger 130A may discharge the potential level of the second output node ND2 to the ground voltage Vss level more quickly in response to the inverted input signal Inb of the second logic level Vss. . Accordingly, the second output node ND2 outputs the inverted output signal Outb having the ground voltage Vss level.

또한 제2 디스차지부(130B)는 제1 로직 레벨(Vext)을 갖는 입력 신호(In)에 응답하여 디스차지 동작이 비활성화된다. 따라서 제1 출력 노드(ND3)는 내부 전원 전압(Vcc) 레벨의 출력 신호(Out)를 출력한다. In addition, the second discharge unit 130B may deactivate the discharge operation in response to the input signal In having the first logic level Vext. Therefore, the first output node ND3 outputs the output signal Out having the internal power supply voltage Vcc level.

입력 신호(In)가 제1 로직 레벨(Vext)에서 제2 로직 레벨(Vss)로 천이될 경우, 풀업부(110)의 PMOS 트랜지스터(P1)는 제2 로직 레벨(Vss)의 입력 신호(In)에 응답하여 턴온된다. 이로 인하여 제2 출력 노드(ND2)에 내부 전원 전압(Vcc)이 인가된다. 이때 PMOS 트랜지스터(P2)는 반전 입력 신호(Inb)에 응답하여 턴오프된다. When the input signal In transitions from the first logic level Vext to the second logic level Vss, the PMOS transistor P1 of the pull-up unit 110 receives the input signal In of the second logic level Vss. Turn on in response to As a result, the internal power supply voltage Vcc is applied to the second output node ND2. At this time, the PMOS transistor P2 is turned off in response to the inverting input signal Inb.

풀다운부(120)의 NMOS 트랜지스터(N2)는 제2 출력 노드(ND2)의 전위 레벨(Vcc)에 응답하여 턴온되고, 제1 출력 노드(ND3)의 전위 레벨은 노드(ND4)를 통해 접지 전압(Vss) 레벨로 디스차지된다. NMOS 트랜지스터(N1)는 디스차지된 제1 출력 노드(ND3)의 전위 레벨(Vss)에 응답하여 턴오프된다.The NMOS transistor N2 of the pull-down unit 120 is turned on in response to the potential level Vcc of the second output node ND2, and the potential level of the first output node ND3 is grounded through the node ND4. It is discharged to the (Vss) level. The NMOS transistor N1 is turned off in response to the potential level Vss of the discharged first output node ND3.

제1 디스차지부(130A)는 하이 레벨의 반전 입력 신호(Inb)에 응답하여 디스차지 동작이 비활성화된다. 따라서 제2 출력 노드(ND2)는 내부 전원 전압(Vcc) 레벨의 반전 출력 신호(Outb)를 출력한다. The discharge unit 130A deactivates the discharge operation in response to the high level inversion input signal Inb. Therefore, the second output node ND2 outputs the inverted output signal Outb of the internal power supply voltage Vcc level.

또한 제2 디스차지부(130B)는 제2 로직 레벨(Vss)의 입력 신호(In)에 응답하여 제1 출력 노드(ND3)의 전위 레벨을 더욱 빠르게 접지 전압(Vss) 레벨로 디스차지할 수 있다. 이에 따라 제1 출력 노드(ND3)는 접지 전압(Vss) 레벨의 출력 신호(Out)를 출력한다. 제1 출력 노드(ND3)의 전위 레벨이 빠르게 접지 전압(Vss) 레벨로 디스차지되므로, NMOS 트랜지스터(N1)도 빠르게 턴오프되며, 이로 인하여 제2 출력 노드(ND2)의 전위 레벨은 내부 전원 전압(Vcc) 레벨로 빠르게 상승하여 반전 출력 신호(Outb)를 출력한다.In addition, the second discharge unit 130B may discharge the potential level of the first output node ND3 to the ground voltage Vss level more quickly in response to the input signal In of the second logic level Vss. . Accordingly, the first output node ND3 outputs the output signal Out having the ground voltage Vss level. Since the potential level of the first output node ND3 is quickly discharged to the ground voltage Vss level, the NMOS transistor N1 is also quickly turned off, so that the potential level of the second output node ND2 is the internal power supply voltage. It rapidly rises to the (Vcc) level and outputs an inverted output signal (Outb).

상술한 바와 같이 본원 발명의 실시 예에 따르면, 입력 신호(In)가 제1 로직 레벨(Vext)에서 제2 로직 레벨(Vss)로 천이될 때, 제2 디스차지부(130B)가 활성화되어 제1 출력 노드(ND3)를 더욱 빠르게 디스차지할 수 있다. 이로 인하여 출력 신호(Out) 및 반전 출력 신호(Outb)의 천이 시간(T)은 도 3과 같이 단축될 수 있다. 또한 반전 입력 신호(Inb)가 제1 로직 레벨(Vcc)에서 제2 로직 레벨(Vss)로 천이될 경우, 제1 디스차지부(130A)가 활성화되어 제2 출력 노드(ND2)를 더욱 빠르게 디스차지할 수 있다.As described above, when the input signal In transitions from the first logic level Vext to the second logic level Vss, the second discharge unit 130B is activated to display the second discharge unit 130B. The output node ND3 can be discharged more quickly. As a result, the transition time T of the output signal Out and the inverted output signal Outb may be shortened as shown in FIG. 3. In addition, when the inverting input signal Inb transitions from the first logic level Vcc to the second logic level Vss, the first discharge unit 130A is activated to quickly discharge the second output node ND2. Can occupy.

또한 출력 신호(Out) 및 반전 출력 신호(Outb)의 천이 시간이 단축되므로, 상대적으로 풀업부(110)의 PMOS 트랜지스터 사이즈를 감소시켜 설계할 수 있으므로, 회로의 면적을 감소시킬 수 있다. In addition, since the transition time of the output signal Out and the inverted output signal Outb is shortened, the size of the PMOS transistor of the pull-up unit 110 can be relatively reduced, so that the area of the circuit can be reduced.

도 4는 본 발명의 다른 실시 예에 따른 레벨 쉬프터를 설명하기 위한 회로도이다.4 is a circuit diagram illustrating a level shifter according to another embodiment of the present invention.

도 4를 참조하면, 레벨 쉬프터(100)는 풀업부(110'), 풀다운부(120'), 제1 차지부(130A'), 및 제2 차지부(130B')를 포함하여 구성될 수 있다.Referring to FIG. 4, the level shifter 100 may include a pull-up part 110 ′, a pull-down part 120 ′, a first charge part 130A ', and a second charge part 130B'. have.

풀업부(110')는 제1 출력 노드(ND13) 및 제2 출력 노드(ND12)의 전위 레벨에 응답하여 제1 출력 노드(ND13) 및 제2 출력 노드(ND12)에 내부 전원 전압(Vcc)을 공급한다. 제1 출력 노드(ND13)의 전위 레벨은 출력 신호(Out)의 전위 레벨로 출력되고, 제2 출력 노드(ND12)의 전위 레벨은 반전 출력 신호(Outb)의 전위 레벨로 출력된다.The pull-up unit 110 ′ may supply an internal power supply voltage Vcc to the first output node ND13 and the second output node ND12 in response to a potential level of the first output node ND13 and the second output node ND12. To supply. The potential level of the first output node ND13 is output at the potential level of the output signal Out, and the potential level of the second output node ND12 is output at the potential level of the inverted output signal Outb.

풀업부(110')는 PMOS 트랜지스터(P11) 및 PMOS 트랜지스터(P12)를 포함하여 구성될 수 있다. PMOS 트랜지스터(P11)는 내부 전원 전압(Vcc)이 공급되는 노드(ND11)와 제2 출력 노드(ND12) 사이에 연결되며, 제1 출력 노드(ND13)의 전위 레벨에 응답하여 턴온 또는 턴오프되어 제2 출력 노드(ND12)에 내부 전원 전압(Vcc)을 인가한다. PMOS 트랜지스터(P12)는 내부 전원 전압(Vcc)이 공급되는 노드(ND11)와 제1 출력 노드(ND13) 사이에 연결되며, 제2 출력 노드(ND12)의 전위 레벨에 응답하여 턴온 또는 턴오프되어 제1 출력 노드(ND13)에 내부 전원 전압(Vcc)을 인가한다.The pull-up unit 110 ′ may include a PMOS transistor P11 and a PMOS transistor P12. The PMOS transistor P11 is connected between the node ND11 to which the internal power supply voltage Vcc is supplied and the second output node ND12, and is turned on or off in response to the potential level of the first output node ND13. The internal power supply voltage Vcc is applied to the second output node ND12. The PMOS transistor P12 is connected between the node ND11 to which the internal power supply voltage Vcc is supplied and the first output node ND13, and is turned on or off in response to the potential level of the second output node ND12. The internal power supply voltage Vcc is applied to the first output node ND13.

풀다운부(120')는 입력 신호(In) 및 반전 입력 신호(Inb)에 응답하여 제1 출력 노드(ND13) 또는 제2 출력 노드(ND12)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지한다.The pull-down unit 120 'discharges the potential level of the first output node ND13 or the second output node ND12 to the ground voltage Vss level in response to the input signal In and the inverted input signal Inb. do.

풀다운부(120')는 NMOS 트랜지스터(N11) 및 NMOS 트랜지스터(N12)를 포함하여 구성될 수 있다. NMOS 트랜지스터(N11)는 제2 출력 노드(ND12)와 접지 전압(Vss)이 공급되는 노드(ND14) 사이에 연결되며, 입력 신호(In)에 응답하여 턴온 또는 턴오프되어 제2 출력 노드(ND12)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지하거나 제2 출력 노드(ND12)의 전위 레벨을 유지한다. NMOS 트랜지스터(N12)는 제1 출력 노드(ND13)와 접지 전압(Vss)이 공급되는 노드(ND14) 사이에 연결되며, 반전 입력 신호(Inb)에 응답하여 턴온 또는 턴오프되어 제1 출력 노드(ND13)의 전위 레벨을 접지 전압(Vss) 레벨로 디스차지하거나 제1 출력 노드(ND13)의 전위 레벨을 유지한다.The pull-down unit 120 ′ may include an NMOS transistor N11 and an NMOS transistor N12. The NMOS transistor N11 is connected between the second output node ND12 and the node ND14 to which the ground voltage Vss is supplied. The NMOS transistor N11 is turned on or turned off in response to the input signal In to turn on the second output node ND12. ) Is discharged to the ground voltage Vss level or maintained at the potential level of the second output node ND12. The NMOS transistor N12 is connected between the first output node ND13 and the node ND14 to which the ground voltage Vss is supplied. The NMOS transistor N12 is turned on or turned off in response to the inverting input signal Inb to be connected to the first output node ND13. The potential level of the ND13 is discharged to the ground voltage Vss level or the potential level of the first output node ND13 is maintained.

풀다운부(120')는 입력 신호(In)을 반전시켜 반전 입력 신호(Inb)를 출력하는 인버터(IV11)를 포함하도록 구성될 수 있다. The pull-down unit 120 ′ may be configured to include an inverter IV11 that inverts the input signal In to output the inverted input signal Inb.

제1 차지부(130A')는 제2 출력 노드(ND12)에 연결되며, 반전 입력 신호(Inb)에 응답하여 제2 출력 노드(ND12)의 전위 레벨을 상승시킨다.The first charge part 130A 'is connected to the second output node ND12 and increases the potential level of the second output node ND12 in response to the inverting input signal Inb.

제1 차지부(130A')는 PMOS 트랜지스터(P13)를 포함하여 구성될 수 있다. PMOS 트랜지스터(P13)의 드레인은 제2 출력 노드(ND12)와 연결되고, PMOS 트랜지스터(P13)의 소스는 반전 입력 신호(Inb)가 인가되는 노드에 연결되고, PMOS 트랜지스터(P13)의 게이트는 제2 출력 노드(ND12)와 연결된다. 즉, PMOS 트랜지스터(P13)는 제2 출력 노드(ND12)에 다이오드 연결 구조로 연결된다.The first charge part 130A 'may include a PMOS transistor P13. A drain of the PMOS transistor P13 is connected to the second output node ND12, a source of the PMOS transistor P13 is connected to a node to which an inverting input signal Inb is applied, and a gate of the PMOS transistor P13 is formed. 2 is connected to the output node ND12. That is, the PMOS transistor P13 is connected to the second output node ND12 in a diode connection structure.

제1 차지부(130A')는 반전 입력 신호(Inb)가 제 로직 레벨(예를 들어 전원 전압 레벨) 레벨일 경우 제2 출력 노드(ND12)의 전위 레벨을 빠르게 상승시킨다.The first charge unit 130A 'rapidly raises the potential level of the second output node ND12 when the inverting input signal Inb is at the logic level (eg, the power supply voltage level).

제2 차지부(130B')는 제1 출력 노드(ND13)에 연결되며, 입력 신호(In)에 응답하여 제1 출력 노드(ND13)의 전위 레벨을 상승시킨다.The second charge part 130B 'is connected to the first output node ND13 and raises the potential level of the first output node ND13 in response to the input signal In.

제2 차지부(130B')는 PMOS 트랜지스터(P14)를 포함하여 구성될 수 있다. PMOS 트랜지스터(P14)의 드레인은 제1 출력 노드(ND13)와 연결되고, PMOS 트랜지스터(P14)의 소스는 입력 신호(In)가 인가되는 노드에 연결되고, PMOS 트랜지스터(P14)의 게이트는 제1 출력 노드(ND13)와 연결된다. 즉, PMOS 트랜지스터(P14)는 제1 출력 노드(ND13)에 다이오드 연결 구조로 연결된다.The second charge part 130B 'may include a PMOS transistor P14. A drain of the PMOS transistor P14 is connected to the first output node ND13, a source of the PMOS transistor P14 is connected to a node to which an input signal In is applied, and a gate of the PMOS transistor P14 is connected to the first output node ND13. It is connected to the output node ND13. That is, the PMOS transistor P14 is connected to the first output node ND13 in a diode connection structure.

제2 차지부(130B')는 입력 신호(In)가 제1 로직 레벨(외부 전원 전압 레벨) 레벨일 경우 제1 출력 노드(ND13)의 전위 레벨을 빠르게 상승시킨다.The second charge unit 130B 'quickly raises the potential level of the first output node ND13 when the input signal In is at the first logic level (external power voltage level).

입력 신호(In)는 도 1에서 설명된 커맨드(CMD), 어드레스(ADD), 및 데이터(DATA)와 같이 메모리 장치(1100) 외부에서 입력되는 신호이며, 출력 신호(Out)는 레벨 쉬프터(100)에서 내부 회로(200)로 출력되는 신호들일 수 있다.The input signal In is a signal input from the outside of the memory device 1100 such as the command CMD, the address ADD, and the data DATA described in FIG. 1, and the output signal Out is the level shifter 100. ) May be signals output to the internal circuit 200.

도 3 및 도 4를 참조하여 본 발명의 다른 실시 예에 따른 레벨 쉬프터(100)의 동작을 설명하면 다음과 같다.The operation of the level shifter 100 according to another embodiment of the present invention will be described with reference to FIGS. 3 and 4 as follows.

입력 신호(In)가 제1 로직 레벨(외부 전원 전압 레벨; Vext)로 인가될 경우, 풀다운부(120')의 NMOS 트랜지스터(N11)는 입력 신호(In)에 응답하여 턴온되어 제2 출력 노드(ND12)는 접지 전압(Vss) 레벨로 디스차지된다.When the input signal In is applied at the first logic level (external power supply voltage level Vext), the NMOS transistor N11 of the pull-down unit 120 'is turned on in response to the input signal In, so that the second output node is turned on. ND12 is discharged to the ground voltage Vss level.

풀업부(110')의 PMOS 트랜지스터(P12)는 접지 전압(Vss) 레벨로 디스차지되는 제2 출력 노드(ND12)의 전위 레벨에 응답하여 턴온된다. 따라서 제1 출력 노드(ND13)는 내부 전원 전압(Vcc)이 인가되고, 제1 출력 노드(ND13)는 내부 전원 전압(Vcc) 레벨을 갖는 출력 신호(Out)를 출력한다.The PMOS transistor P12 of the pull-up unit 110 ′ is turned on in response to the potential level of the second output node ND12 discharged to the ground voltage Vss level. Accordingly, the first output node ND13 is applied with the internal power supply voltage Vcc, and the first output node ND13 outputs the output signal Out having the internal power supply voltage Vcc level.

입력 신호(In)가 제1 로직 레벨(Vext)에서 제2 로직 레벨(Vss)로 천이될 경우, 풀다운부(110')의 NMOS 트랜지스터(N11)는 입력 신호(In)에 응답하여 턴오프되고, NMOS 트랜지스터(N12)는 하이 레벨의 반전 입력 신호(Inb)에 응답하여 턴온된다. 따라서, 제1 출력 노드(ND13)는 접지 전압(Vss) 레벨로 디스차지된다. 풀업부(110')의 PMOS 트랜지스터(P11)는 접지 전압(Vss) 레벨로 디스차지되는 제1 출력 노드(ND13)의 전위 레벨에 응답하여 턴온된다. 따라서 제2 출력 노드(ND12)는 내부 전원 전압(Vcc)이 인가되며, 제1 차지부(130A')는 제1 로직 레벨(Vcc)의 입력 신호(Inb)에 응답하여 제2 출력 노드(ND12)를 더욱 빠르게 상승시킨다.When the input signal In transitions from the first logic level Vext to the second logic level Vss, the NMOS transistor N11 of the pull-down unit 110 'is turned off in response to the input signal In. The NMOS transistor N12 is turned on in response to the high level inversion input signal Inb. Therefore, the first output node ND13 is discharged to the ground voltage Vss level. The PMOS transistor P11 of the pull-up unit 110 ′ is turned on in response to the potential level of the first output node ND13 discharged to the ground voltage Vss level. Accordingly, the second output node ND12 is supplied with the internal power supply voltage Vcc, and the first charge unit 130A 'is provided with the second output node ND12 in response to the input signal Inb of the first logic level Vcc. Increase more quickly.

제2 출력 노드(ND12)가 빠르게 상승하게 되면, 풀업부(110')의 PMOS 트랜지스터(P12)는 빠르게 턴오프된다. 이로 인하여 제1 출력 노드(ND13)의 전위 레벨은 빠르게 접지 전압 레벨로 디스차지된다.When the second output node ND12 rises quickly, the PMOS transistor P12 of the pull-up unit 110 'is quickly turned off. As a result, the potential level of the first output node ND13 is quickly discharged to the ground voltage level.

상술한 바와 같이 본원 발명의 실시 예에 따르면, 입력 신호(In)가 제1 로직 레벨(Vext)에서 제2 로직 레벨(Vss)로 천이될 때, 제1 차지부(130A')가 활성화되어 제2 출력 노드(ND12)를 더욱 빠르게 상승시킬 수 있다. 제2 출력 노드(ND12)의 전위 레벨이 빠르게 상승하게 되면, PMOS 트랜지스터(P12)도 빠르게 턴오프되며, 이로 인하여 제1 출력 노드(ND13)의 전위 레벨은 접지 전압(Vss) 레벨로 빠르게 디스차지된다. 이로 인하여 출력 신호(Out) 및 반전 출력 신호(Outb)의 천이 시간(T)은 도 3과 같이 단축될 수 있다. 또한 반전 입력 신호(Inb)가 하이 레벨에서 제2 로직 레벨(Vss)로 천이될 경우, 제2 차지부(130B')가 활성화되어 제1 출력 노드(ND13)를 더욱 빠르게 상승시킬 수 있다.As described above, when the input signal In transitions from the first logic level Vext to the second logic level Vss, the first charge unit 130A 'is activated to generate the first charge unit 130A'. The two output nodes ND12 can be raised more quickly. When the potential level of the second output node ND12 rises quickly, the PMOS transistor P12 also turns off quickly, and thus, the potential level of the first output node ND13 quickly discharges to the ground voltage Vss level. do. As a result, the transition time T of the output signal Out and the inverted output signal Outb may be shortened as shown in FIG. 3. In addition, when the inverting input signal Inb transitions from the high level to the second logic level Vss, the second charge part 130B 'may be activated to raise the first output node ND13 more quickly.

도 5는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다. 5 is a view for explaining another embodiment of the memory system.

도 5를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다. Referring to FIG. 5, a memory system 30000 may be implemented as a cellular phone, a smart phone, a tablet PC, a personal digital assistant, or a wireless communication device. . The memory system 30000 may include a memory device 1100 and a memory controller 1200 for controlling an operation of the memory device 1100. The memory controller 1200 may control a data access operation of the memory device 1100, for example, a program operation, an erase operation, or a read operation, under the control of the processor 3100.

메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.Data programmed in the memory device 1100 may be output through a display 3200 under the control of the memory controller 1200.

무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.The radio transceiver 3300 may transmit and receive a radio signal through the antenna ANT. For example, the wireless transceiver 3300 may change the wireless signal received through the antenna ANT into a signal that can be processed by the processor 3100. Therefore, the processor 3100 may process a signal output from the wireless transceiver 3300 and transmit the processed signal to the memory controller 1200 or the display 3200. The memory controller 1200 may program a signal processed by the processor 3100 to the memory device 1100. In addition, the wireless transceiver 3300 may convert a signal output from the processor 3100 into a wireless signal and output the changed wireless signal to an external device through the antenna ANT. The input device 3400 is a device capable of inputting a control signal for controlling the operation of the processor 3100 or data to be processed by the processor 3100. The input device 3400 may include a touch pad and a computer. It may be implemented with a pointing device such as a computer mouse, a keypad or a keyboard. The processor 3100 may display the data output from the memory controller 1200, the data output from the wireless transceiver 3300, or the data output from the input device 3400 through the display 3200. Can control the operation of.

실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.According to an embodiment, the memory controller 1200 capable of controlling the operation of the memory device 1100 may be implemented as part of the processor 3100 or may be implemented as a chip separate from the processor 3100. Also, the memory controller 1200 may be implemented through the example of the memory controller illustrated in FIG. 1, and the memory device 1100 may be implemented through the example of the memory apparatus illustrated in FIG. 1.

도 6은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다. 6 is a diagram for describing another embodiment of a memory system.

도 6을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player),MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.Referring to FIG. 6, a memory system 40000 includes a personal computer, a tablet PC, a net-book, an e-reader, and a personal digital assistant. ), A portable multimedia player (PMP), an MP3 player, or an MP4 player.

메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다. The memory system 40000 may include a memory device 1100 and a memory controller 1200 for controlling data processing operations of the memory device 1100.

프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.The processor 4100 may output data stored in the memory device 1100 through a display 4300 according to data input through the input device 4200. For example, the input device 4200 may be implemented as a pointing device such as a touch pad or a computer mouse, a keypad, or a keyboard.

프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.The processor 4100 may control the overall operation of the memory system 40000 and may control the operation of the memory controller 1200. According to an embodiment, the memory controller 1200 capable of controlling the operation of the memory device 1100 may be implemented as part of the processor 4100, or may be implemented as a chip separate from the processor 4100. Also, the memory controller 1200 may be implemented through the example of the memory controller illustrated in FIG. 1, and the memory device 1100 may be implemented through the example of the memory apparatus illustrated in FIG. 1.

도 7은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다. 7 is a diagram for describing another embodiment of the memory system.

도 7을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.Referring to FIG. 7, the memory system 50000 may be implemented as an image processing apparatus such as a digital camera, a mobile phone with a digital camera, a smart phone with a digital camera, or a tablet PC with a digital camera.

메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.The memory system 50000 may include a memory device 1100 and a memory controller 1200 that may control data processing operations, for example, a program operation, an erase operation, or a read operation of the memory device 1100.

메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다. An image sensor 5200 of the memory system 50000 may convert an optical image into digital signals, and the converted digital signals may be transmitted to a processor 5100 or a memory controller 1200. Under the control of the processor 5100, the converted digital signals may be output through a display 5300 or stored in the memory device 1100 through the memory controller 1200. In addition, data stored in the memory device 1100 may be output through the display 5300 under the control of the processor 5100 or the memory controller 1200.

실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.According to an embodiment, the memory controller 1200 capable of controlling the operation of the memory device 1100 may be implemented as part of the processor 5100 or may be implemented as a chip separate from the processor 5100. Also, the memory controller 1200 may be implemented through the example of the memory controller illustrated in FIG. 1, and the memory device 1100 may be implemented through the example of the memory apparatus illustrated in FIG. 1.

도 8은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다. 8 is a diagram for describing another embodiment of a memory system.

도 8을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다. Referring to FIG. 8, a memory system 70000 may be implemented as a memory card or a smart card. The memory system 70000 may include a memory device 1100, a memory controller 1200, and a card interface 7100.

메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. The memory controller 1200 may control the exchange of data between the memory device 1100 and the card interface 7100. According to an embodiment, the card interface 7100 may be a secure digital (SD) card interface or a multi-media card (MMC) interface, but is not limited thereto.

카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus)프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다. The card interface 7100 may interface data exchange between the host 60000 and the memory controller 1200 according to a protocol of the host HOST 60000. According to an embodiment, the card interface 7100 may support Universal Serial Bus (USB) protocol and InterChip (USB) -USB protocol. Here, the card interface may refer to hardware capable of supporting a protocol used by the host 60000, software mounted on the hardware, or a signal transmission scheme.

메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다. 또한 메모리 컨트롤러(1200)는 도 1에 도시된 메모리 컨트롤러의 예시를 통해 구현될 수 있으며, 메모리 장치(1100)는 도 1에 도시된 메모리 장치의 예시를 통해 구현될 수 있다.When the memory system 70000 is connected with a host interface 6200 of the host 60000 such as a PC, tablet PC, digital camera, digital audio player, mobile phone, console video game hardware, or digital set-top box, the host The interface 6200 may perform data communication with the memory device 1100 through the card interface 7100 and the memory controller 1200 under the control of a microprocessor 6100. Also, the memory controller 1200 may be implemented through the example of the memory controller illustrated in FIG. 1, and the memory device 1100 may be implemented through the example of the memory apparatus illustrated in FIG. 1.

본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope and spirit of the present invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.

이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, although the present invention has been described with reference to the limited embodiments and the drawings, the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains various modifications and variations from such descriptions. This is possible.

그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below but also by the equivalents of the claims.

상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the above-described embodiments, all steps may optionally be subject to performance or to be omitted. In addition, in each embodiment, the steps need not necessarily occur in order and may be reversed. On the other hand, the embodiments of the present specification disclosed in the specification and drawings are merely presented specific examples to easily explain the technical contents of the present specification and help the understanding of the present specification, and are not intended to limit the scope of the present specification. That is, it will be apparent to those skilled in the art that other modifications based on the technical spirit of the present disclosure may be implemented.

한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, the present specification and the drawings have been described with respect to the preferred embodiments of the present invention, although specific terms are used, it is merely used in a general sense to easily explain the technical details of the present invention and help the understanding of the invention, It is not intended to limit the scope of the invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.

1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 100: 레벨 쉬프터
110 : 풀업부 120 : 풀다운부
130A : 제1 디스차지부 130B : 제2 디스차지부
130A' : 제1 차지부 130B' : 제2 차지부
200 : 내부 회로1000: memory system 1100: memory device
1200: memory controller 100: level shifter
110: pull-up part 120: pull-down part
130A: first discharge unit 130B: second discharge unit
130A ': first charge 130B': second charge
200: internal circuit

Claims (20)

입력 신호 및 반전 입력 신호에 응답하여 제1 출력단 또는 제2 출력단에 내부 전원 전압을 공급하기 위한 풀업부;
상기 제1 출력단 및 상기 제2 출력단의 전위 레벨에 따라 상기 제1 출력단 또는 상기 제2 출력단에 접지 전압을 인가하기 위한 풀다운부; 및
상기 입력 신호 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 디스차지부를 포함하는 레벨 쉬프터.
A pull-up unit configured to supply an internal power supply voltage to the first output terminal or the second output terminal in response to the input signal and the inverted input signal;
A pull-down unit configured to apply a ground voltage to the first output terminal or the second output terminal according to a potential level of the first output terminal and the second output terminal; And
And a discharge unit for discharging a potential level of the first output terminal or the second output terminal in response to the input signal and the inverted input signal.
제 1 항에 있어서,
상기 풀업부는 상기 입력 신호에 응답하여 상기 제1 출력단에 상기 내부 전원 전압을 공급하기 위한 제1 트랜지스터; 및
상기 반전 입력 신호에 응답하여 상기 제2 출력단에 상기 내부 전원 전압을 공급하기 위한 제2 트랜지스터를 포함하는 레벨 쉬프터.
The method of claim 1,
The pull-up unit may include a first transistor configured to supply the internal power supply voltage to the first output terminal in response to the input signal; And
And a second transistor for supplying the internal power supply voltage to the second output terminal in response to the inverting input signal.
제 1 항에 있어서,
상기 풀다운부는 상기 제1 출력단의 전위 레벨에 응답하여 상기 제2 출력단에 상기 접지 전압을 인가하기 위한 제1 트랜지스터; 및
상기 제2 출력단의 전위 레벨에 응답하여 상기 제1 출력단에 상기 접지 전압을 인가하기 위한 제2 트랜지스터를 포함하는 레벨 쉬프터.
The method of claim 1,
The pull-down unit may include a first transistor configured to apply the ground voltage to the second output terminal in response to a potential level of the first output terminal; And
And a second transistor for applying the ground voltage to the first output terminal in response to a potential level of the second output terminal.
제 1 항에 있어서,
상기 디스차지부는 상기 제1 출력단에 연결되며, 상기 반전 입력 신호가 접지 전압 레벨로 인가될 때 상기 제1 출력단의 전위 레벨을 디스차지하기 위한 제1 디스차지부; 및
상기 제2 출력단에 연결되며, 상기 입력 신호가 상기 접지 전압 레벨로 인가될 때 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 제2 디스차지부를 포함하는 레벨 쉬프터.
The method of claim 1,
The discharge unit is connected to the first output terminal, the discharge unit for discharging the potential level of the first output terminal when the inverted input signal is applied to the ground voltage level; And
And a second discharge unit coupled to the second output terminal for discharging the potential level of the second output terminal when the input signal is applied to the ground voltage level.
제 4 항에 있어서,
상기 제1 디스차지부는 상기 제1 출력단에 다이오드 연결된 제1 트랜지스터를 포함하고,
상기 제2 디스차지부는 상기 제2 출력단에 상기 다이오드 연결된 제2 트랜지스터를 포함하는 레벨 쉬프터.
The method of claim 4, wherein
The first discharge unit includes a first transistor diode-connected to the first output terminal,
And the second discharge unit includes a second transistor connected to the second output terminal.
제 5 항에 있어서,
상기 제1 트랜지스터의 드레인은 상기 제1 출력단과 연결되고, 상기 제1 트랜지스터의 소스는 상기 반전 입력 신호가 인가되는 노드와 연결되고, 상기 제1 트랜지스터의 게이트는 상기 제1 출력단과 연결되는 레벨 쉬프터.
The method of claim 5,
A level shifter having a drain of the first transistor connected to the first output terminal, a source of the first transistor connected to a node to which the inverting input signal is applied, and a gate of the first transistor connected to the first output terminal .
제 5 항에 있어서,
상기 제2 트랜지스터의 드레인은 상기 제2 출력단과 연결되고, 상기 제2 트랜지스터의 소스는 상기 입력 신호가 인가되는 노드와 연결되고, 상기 제2 트랜지스터의 게이트는 상기 제2 출력단과 연결되는 레벨 쉬프터.
The method of claim 5,
And a drain of the second transistor is connected to the second output terminal, a source of the second transistor is connected to a node to which the input signal is applied, and a gate of the second transistor is connected to the second output terminal.
제1 출력단 및 제2 출력단의 전위 레벨에 따라 상기 제1 출력단 또는 상기 제2 출력단에 내부 전원 전압을 공급하기 위한 풀업부;
입력 신호 및 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단에 접지 전압을 공급하기 위한 풀다운부; 및
상기 입력 신호 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단의 전위 레벨을 상승시키기 위한 차지부를 포함하는 레벨 쉬프터.
A pull-up unit configured to supply an internal power supply voltage to the first output terminal or the second output terminal according to a potential level of the first output terminal and the second output terminal;
A pull-down unit configured to supply a ground voltage to the first output terminal or the second output terminal in response to an input signal and an inverted input signal; And
And a charge unit for raising a potential level of the first output terminal or the second output terminal in response to the input signal and the inverted input signal.
제 8 항에 있어서,
상기 풀업부는 상기 제2 출력단의 전위 레벨에 응답하여 상기 제1 출력단에 상기 내부 전원 전압을 공급하기 위한 제1 트랜지스터; 및
상기 제1 출력단의 전위 레벨에 응답하여 상기 제2 출력단에 상기 내부 전원 전압을 공급하기 위한 제2 트랜지스터를 포함하는 레벨 쉬프터.
The method of claim 8,
The pull-up unit may include a first transistor configured to supply the internal power supply voltage to the first output terminal in response to a potential level of the second output terminal; And
And a second transistor for supplying the internal power supply voltage to the second output terminal in response to the potential level of the first output terminal.
제 8 항에 있어서,
상기 풀다운부는 상기 입력 신호에 응답하여 상기 제1 출력단에 상기 접지 전압을 인가하기 위한 제1 트랜지스터; 및
상기 반전 입력 신호에 응답하여 상기 제2 출력단에 상기 접지 전압을 인가하기 위한 제2 트랜지스터를 포함하는 레벨 쉬프터.
The method of claim 8,
The pull-down unit may include a first transistor for applying the ground voltage to the first output terminal in response to the input signal; And
And a second transistor configured to apply the ground voltage to the second output terminal in response to the inverted input signal.
제 8 항에 있어서,
상기 차지부는 상기 제1 출력단에 연결되며, 상기 반전 입력 신호가 전원 전압 레벨로 인가될 때 상기 제1 출력단의 전위 레벨을 상승시키기 위한 제1 차지부; 및
상기 제2 출력단에 연결되며, 상기 입력 신호가 상기 전원 전압 레벨로 인가될 때 상기 제2 출력단의 전위 레벨을 상승시키기 위한 제2 차지부를 포함하는 레벨 쉬프터.
The method of claim 8,
The charge unit is connected to the first output terminal and includes a first charge unit for raising a potential level of the first output terminal when the inverting input signal is applied at a power supply voltage level; And
A second charge part connected to the second output terminal and configured to increase a potential level of the second output terminal when the input signal is applied at the power supply voltage level.
제 11 항에 있어서,
상기 제1 차지부는 상기 제1 출력단에 다이오드 연결된 제1 트랜지스터를 포함하고,
상기 제2 차지부는 상기 제2 출력단에 상기 다이오드 연결된 제2 트랜지스터를 포함하는 레벨 쉬프터.
The method of claim 11,
The first charge part includes a first transistor diode-connected to the first output terminal,
And the second charge part comprises a second transistor connected to the diode at the second output terminal.
제 12 항에 있어서,
상기 제1 트랜지스터의 드레인은 상기 제1 출력단과 연결되고, 상기 제1 트랜지스터의 소스는 상기 반전 입력 신호가 인가되는 노드와 연결되고, 상기 제1 트랜지스터의 게이트는 상기 제1 출력단과 연결되는 레벨 쉬프터.
The method of claim 12,
A level shifter having a drain of the first transistor connected to the first output terminal, a source of the first transistor connected to a node to which the inverting input signal is applied, and a gate of the first transistor connected to the first output terminal .
제 12 항에 있어서,
상기 제2 트랜지스터의 드레인은 상기 제2 출력단과 연결되고, 상기 제2 트랜지스터의 소스는 상기 입력 신호가 인가되는 노드와 연결되고, 상기 제2 트랜지스터의 게이트는 상기 제2 출력단과 연결되는 레벨 쉬프터.
The method of claim 12,
And a drain of the second transistor is connected to the second output terminal, a source of the second transistor is connected to a node to which the input signal is applied, and a gate of the second transistor is connected to the second output terminal.
내부 회로를 포함하는 메모리 장치;
호스트로부터 요청에 따라 상기 메모리 장치를 제어하기 위한 입력 신호를 출력하기 위한 메모리 컨트롤러; 및
상기 입력 신호의 레벨을 변환하여 상기 내부 회로로 출력하는 레벨 쉬프터를 포함하며,
상기 레벨 쉬프터는 상기 입력 신호 및 상기 입력 신호와 반전 관계를 갖는 반전 입력 신호에 응답하여 제1 출력단 또는 제2 출력단에 내부 전원 전압을 공급하기 위한 풀업부;
상기 제1 출력단 및 상기 제2 출력단의 전위 레벨에 따라 상기 제1 출력단 또는 상기 제2 출력단에 접지 전압을 인가하기 위한 풀다운부; 및
상기 입력 신호 및 상기 반전 입력 신호에 응답하여 상기 제1 출력단 또는 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 디스차지부를 포함하는 메모리 시스템.
A memory device including internal circuitry;
A memory controller for outputting an input signal for controlling the memory device in response to a request from a host; And
A level shifter converting the level of the input signal and outputting the level shifter to the internal circuit;
The level shifter may include: a pull-up unit configured to supply an internal power supply voltage to a first output terminal or a second output terminal in response to the input signal and an inverted input signal having an inverse relationship with the input signal;
A pull-down unit configured to apply a ground voltage to the first output terminal or the second output terminal according to a potential level of the first output terminal and the second output terminal; And
And a discharge unit for discharging a potential level of the first output terminal or the second output terminal in response to the input signal and the inverted input signal.
제 15 항에 있어서,
상기 풀업부는 상기 입력 신호에 응답하여 상기 제1 출력단에 상기 내부 전원 전압을 공급하기 위한 제1 트랜지스터; 및
상기 반전 입력 신호에 응답하여 상기 제2 출력단에 상기 내부 전원 전압을 공급하기 위한 제2 트랜지스터를 포함하는 메모리 시스템.
The method of claim 15,
The pull-up unit may include a first transistor configured to supply the internal power supply voltage to the first output terminal in response to the input signal; And
And a second transistor for supplying the internal power supply voltage to the second output terminal in response to the inverting input signal.
제 15 항에 있어서,
상기 풀다운부는 상기 제1 출력단의 전위 레벨에 응답하여 상기 제2 출력단에 상기 접지 전압을 인가하기 위한 제1 트랜지스터; 및
상기 제2 출력단의 전위 레벨에 응답하여 상기 제1 출력단에 상기 접지 전압을 인가하기 위한 제2 트랜지스터를 포함하는 메모리 시스템.
The method of claim 15,
The pull-down unit may include a first transistor configured to apply the ground voltage to the second output terminal in response to a potential level of the first output terminal; And
And a second transistor for applying the ground voltage to the first output terminal in response to a potential level of the second output terminal.
제 15 항에 있어서,
상기 디스차지부는 상기 제1 출력단에 연결되며, 상기 반전 입력 신호가 접지 전압 레벨로 인가될 때 상기 제1 출력단의 전위 레벨을 디스차지하기 위한 제1 디스차지부; 및
상기 제2 출력단에 연결되며, 상기 입력 신호가 상기 접지 전압 레벨로 인가될 때 상기 제2 출력단의 전위 레벨을 디스차지하기 위한 제2 디스차지부를 포함하는 메모리 시스템.

The method of claim 15,
The discharge unit is connected to the first output terminal, the discharge unit for discharging the potential level of the first output terminal when the inverted input signal is applied to the ground voltage level; And
And a second discharge unit coupled to the second output terminal for discharging the potential level of the second output terminal when the input signal is applied to the ground voltage level.

제 18 항에 있어서,
상기 제1 디스차지부는 상기 제1 출력단에 다이오드 연결된 트랜지스터를 포함하는 메모리 시스템.
The method of claim 18,
The first discharge unit includes a transistor diode-connected to the first output terminal.
제 18 항에 있어서,
상기 제2 디스차지부는 상기 제2 출력단에 다이오드 연결된 트랜지스터를 포함하는 메모리 시스템.The method of claim 18,
The second discharge unit includes a transistor diode-connected to the second output terminal.
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