KR20190123984A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 메모리 시스템 및 이의 동작 방법에 관한 것으로, 프로그램 동작 시 데이터를 저장하고, 리드 동작 시 저장된 상기 데이터를 리드하여 임시 저장하기 위한 메모리 장치; 및 상기 메모리 장치로 데이터를 전송하기 위한 컨트롤러를 포함하며; 상기 컨트롤러는 상기 리드 동작 시 상기 메모리 장치에 임시 저장된 상기 데이터를 리드하여 출력하기 위한 플래쉬 DMA(Flash Direct Memory Access); 상기 플래쉬 DMA에서 출력되는 데이터를 저장하는 버퍼 메모리; 및 상기 버퍼 메모리에 저장된 상기 데이터를 리드하여 호스트로 출력하기 위한 호스트 DMA(Host Direct Memory Access)를 포함하며, 상기 메모리 장치에 임시 저장된 상기 데이터를 상기 버퍼 메모리에 저장하는 제1 동작과, 상기 버퍼 메모리에 저장된 상기 데이터를 상기 호스트로 출력하는 제2 동작은 병렬적으로 수행되며, 상기 제1 동작 중 상기 버퍼 메모리는 상기 플래쉬 DMA에서 출력되는 상기 데이터 중 일부가 출력되면, 상기 플래쉬 DMA에서 출력될 상기 데이터의 저장 공간을 확보한다.

Description

메모리 시스템 및 그것의 동작 방법{Memory system and operating method thereof}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 리드 동작 속도를 개선할 수 있는 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예는 메모리 장치로부터 리드된 데이터를 호스트로 출력하는 리드 동작의 동작 속도를 개선할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은 프로그램 동작 시 데이터를 저장하고, 리드 동작 시 저장된 상기 데이터를 리드하여 임시 저장하기 위한 메모리 장치; 및 상기 메모리 장치로 데이터를 전송하기 위한 컨트롤러를 포함하며; 상기 컨트롤러는 상기 리드 동작 시 상기 메모리 장치에 임시 저장된 상기 데이터를 리드하여 출력하기 위한 플래쉬 DMA(Flash Direct Memory Access); 상기 플래쉬 DMA에서 출력되는 데이터를 저장하는 버퍼 메모리; 및 상기 버퍼 메모리에 저장된 상기 데이터를 리드하여 호스트로 출력하기 위한 호스트 DMA(Host Direct Memory Access)를 포함하며, 상기 메모리 장치에 임시 저장된 상기 데이터를 상기 버퍼 메모리에 저장하는 제1 동작과, 상기 버퍼 메모리에 저장된 상기 데이터를 상기 호스트로 출력하는 제2 동작은 병렬적으로 수행되며, 상기 제1 동작 중 상기 버퍼 메모리는 상기 플래쉬 DMA에서 출력되는 상기 데이터 중 일부가 출력되면, 상기 플래쉬 DMA에서 출력될 상기 데이터의 저장 공간을 확보한다.
본 발명의 실시 예에 따른 메모리 시스템은 데이터를 저장하도록 구성된 메모리 장치; 호스트와 연결된 호스트 인터페이스; 상기 메모리 장치와 상기 호스트 인터페이스 사이에 연결된 버퍼 메모리; 상기 메모리 장치에 저장된 데이터를 리드하여 상기 버퍼 메모리에 전송하도록 구성된 제1 제어부; 및 상기 버퍼 메모리에 저장된 데이터를 상기 호스트 인터페이스를 통해 상기 호스트로 출력하기 위한 제2 제어부를 포함하며, 상기 제1 제어부에 의해 상기 버퍼 메모리에 상기 데이터를 전송하는 제1 동작과, 상기 제2 제어부에 의해 상기 버퍼 메모리에 저장된 데이터를 상기 호스트로 출력하는 제2 동작은 서로 병렬적으로 수행된다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 메모리 장치에서 리드된 데이터를 적어도 두 개 이상의 데이터 서브 그룹들로 분할하는 단계; 상기 적어도 두 개 이상의 데이터 서브 그룹들을 순차적으로 버퍼 메모리로 전송하여 저장시키는 제1 동작 단계; 및 상기 적어도 두 개 이상의 데이터 서브 그룹들 중 첫 번째 데이터 서브 그룹이 상기 버퍼 메모리에 저장 완료되면, 상기 버퍼 메모리에 저장된 데이터들을 리드하여 호스트로 출력하는 제2 동작 단계를 포함하며, 상기 제1 동작 단계와 상기 제2 동작 단계는 병렬적으로 수행된다.
본 기술에 따르면, 메모리 장치에서 버퍼 메모리로 데이터를 저장시키는 동작과 버퍼 메모리에서 호스트로 데이터를 출력하는 동작을 병행처리하여 리드 동작 속도를 개선할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 컨트롤러의 구성을 설명하기 위한 블록도이다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 블록도이다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 컨트롤러에서의 데이터 전송을 나타내는 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 컨트롤러에서의 데이터 전송을 나타내는 도면이다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 메모리 장치(Memory Device; 1100) 및 컨트롤러(Controller; 1200)를 포함한다. 메모리 장치(1100)는 복수의 반도체 메모리(Semiconductor Memory; 100)들을 포함한다. 복수의 반도체 메모리(100)들은 복수의 그룹들로 분할될 수 있다.
도 1에서, 복수의 그룹들은 각각 제 1 내지 제 n 채널들(CH1~CHn)을 통해 컨트롤러(1200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리(100)는 도 3을 참조하여 후술하도록 한다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(1200)와 통신하도록 구성된다. 컨트롤러(1200)는 복수의 채널들(CH1~CHk)을 통해 메모리 장치(1100)의 복수의 반도체 메모리(100)들을 제어하도록 구성된다.
컨트롤러(1200)는 호스트(Host; 1400)와 메모리 장치(1100) 사이에 연결된다. 컨트롤러(1200)는 호스트(1400)로부터 수신되는 커맨드에 응답하여 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들어 컨트롤러(1200)는 호스트(1400)로부터 수신되는 커맨드에 응답하여 메모리 장치(1100)의 리드, 프로그램, 이레이즈, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100) 및 호스트(1400) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(1200)는 호스트(1400)로부터 리드 커맨드를 수신한 경우, 리드 커맨드에 대응하는 내부 커맨드를 생성하고, 내부 커맨드를 메모리 장치로 출력하여 메모리 장치(1100)가 리드 동작을 수행하도록 제어할 수 있다. 또한 컨트롤러(1200)는 메모리 장치(1100)에서 리드된 데이터를 컨트롤러(1200) 내의 버퍼 메모리에 일시 저장하고, 버퍼 메모리에 저장된 데이터를 호스트(1400)로 출력할 수 있다. 이때 메모리 장치(1100)에서 버퍼 메모리로 데이터가 전송되는 동작과 버퍼 메모리에서 호스트(1400)로 데이터가 전송되는 동작은 병렬적으로 수행될 수 있다. 즉, 메모리 장치(1100)에서 버퍼 메모리로 데이터가 전송되는 동작과 버퍼 메모리에서 호스트(1400)로 데이터가 전송되는 동작은 일부 구간이 중첩될 수 있다.
호스트(1400)는 메모리 시스템(1000)을 제어한다. 호스트(1400)는 컴퓨터, PDA, PMP, MP3 플레이어, 카메라, 캠코더, 모바일 폰 등과 같은 휴대용 전자 장치를 포함한다. 호스트(1400)는 메모리 시스템(1000)의 프로그램 동작, 리드 동작, 이레이즈 동작 등을 커맨드를 통해 요청할 수 있다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 전자 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(1400)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 2는 도 1의 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 컨트롤러(1200)는 호스트 제어부(1210), 프로세서부(1220), 버퍼 제어부(1230), 플래쉬 제어부(1240), 호스트 인터페이스(1250), 호스트 DMA(Host Direct Memory Access; 1260), 버퍼 메모리(1270), 플래쉬 DMA(Flash Direct Memory Access; 1280), 플래쉬 인터페이스(1290), 및 버스(1300)를 포함할 수 있다.
버스(1300)는 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
호스트 제어부(1210)는 도 1의 호스트(1400)와 버퍼 메모리(1270) 간 데이터 전송을 제어할 수 있다. 예시로서 호스트 제어부(1210)는 호스트 DMA(1260)를 구동시켜 호스트 인터페이스(1250)를 통해 호스트(1400)로부터 입력된 데이터를 버퍼 메모리(1270)에 저장시키는 동작을 제어하거나, 호스트 DMA(1260)를 구동시켜 버퍼 메모리(1270)에 저장된 데이터를 호스트 인터페이스(1250)를 통해 호스트(1400)로 출력하는 동작을 제어할 수 있다.
프로세서부(1220)는 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1220)는 호스트 인터페이스(1250)를 통해 도 1의 호스트(1400)와 통신하고, 플래쉬 인터페이스(1290)를 통해 도 1의 메모리 장치(1100)와 통신할 수 있다. 프로세서부(1220)는 버퍼 제어부(1230)를 통해 버퍼 메모리(1270)를 제어할 수 있다. 프로세서부(1220)는 버퍼 메모리(1270)를 동작 메모리, 캐시 메모리(cache memory), 및 데이터 버퍼 메모리(data buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다. 또한 프로세서부(1220)는 호스트(1400)로부터 커맨드가 수신되면, 커맨드를 큐잉시켜 플래쉬 제어부(1240)를 제어할 수 있다. 또한 프로세서부(1220)는 플래시 변환 계층(FTL: Flash Translation Layer)이라 불리는 펌웨어(firmware)를 구동하여 호스트(1400)로부터부터 수신된 논리 어드레스(logical address)를 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 프로세서부(1220)는 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리(1270)에 저장할 수 있다.
버퍼 제어부(1230)는 프로세서부(1220)의 제어에 따라, 버퍼 메모리(1270)를 제어하도록 구성될 수 있다. 버퍼 제어부(1230)는 리드 동작 시 플래쉬 DMA(1280)로부터 리드 스트리밍(read streaming) 개시를 알리는 정보를 수신하고, 이에 따라 리드 동작 시 플래쉬 DMA(1280)로부터 수신될 데이터의 저장 공간을 확보하도록 버퍼 메모리(1270)를 제어할 수 있다. 예시적으로 버퍼 제어부(1230)는 스케줄 엔진(미도시)을 포함하도록 구성될 수 있으며, 스케줄 엔진은 플래쉬 DMA(1280)로부터 리드 스트리밍(read streaming) 개시를 알리는 정보에 응답하여 플래쉬 DMA(1280)로부터 수신될 데이터의 저장 공간을 확보하도록 버퍼 메모리(1270)를 제어할 수 있다. 스케줄 엔진은 Tomasulo 알고리즘 또는 Scoreboard 알고리즘으로 구현될 수 있다. 예시적으로, 버퍼 제어부(1230)는 버퍼 메모리(1270)의 구성 요소로서 버퍼 메모리(1270)에 포함되도록 구성될 수 있다.
플래쉬 제어부(1240)는 프로세서부(1220)에 의해 큐잉된 커맨드에 응답하여 메모리 장치(1100)를 제어하기 위한 내부 커맨드를 생성하여 출력한다. 예시로서 플래쉬 제어부(1240)는 큐잉된 리드 커맨드에 응답하여 메모리 장치(1100)의 리드 동작을 제어하기 위한 내부 커맨드를 생성하여 출력한다. 또한 플래쉬 제어부(1240)는 리드 동작 시 플래쉬 DMA(1280)를 구동시켜 플래쉬 인터페이스(1290)를 통해 메모리 장치(1100)로부터 수신된 데이터를 버퍼 메모리(1270)에 저장시키는 동작을 제어할 수 있다. 예시로서 플래쉬 제어부(1240)는 큐잉된 프로그램 커맨드에 응답하여 메모리 장치(1100)의 프로그램 동작을 제어하기 위한 내부 커맨드를 생성하여 출력한다. 또한 플래쉬 제어부(1240)는 프로그램 동작 시 플래쉬 DMA(1280)를 구동시켜 버퍼 메모리(1270)에 저장된 데이터를 플래쉬 인터페이스(1290)를 통해 메모리 장치(1100)로 전송하는 동작을 제어할 수 있다.
호스트 인터페이스(1250)는 프로세서부(1220)의 제어에 따라, 도 1의 호스트(1400)와 통신하도록 구성된다. 호스트 인터페이스(1250)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
호스트 DMA(1260)는 호스트 제어부(1210)의 제어에 따라 프로그램 동작 시 호스트 인터페이스(1250)를 통해 호스트(1400)로부터 입력된 데이터를 버퍼 메모리(1270)에 저장시키는 동작을 수행하거나, 리드 동작 시 버퍼 메모리(1270)에 저장된 데이터를 호스트 인터페이스(1250)를 통해 호스트(1400)로 출력하는 동작을 수행할 수 있다. 예시적으로, 호스트 DMA(1260)는 호스트 제어부(1210)의 구성 요소로서 호스트 제어부(1210)에 포함되도록 구성될 수 있다.
버퍼 메모리(1270)는 프로세서부(1220)의 동작 메모리, 캐시 메모리 및 데이터 버퍼 메모리로 사용될 수 있다. 버퍼 메모리(1270)는 버퍼 제어부(1230)의 제어에 따라 리드 동작시 메모리 장치(1100)로부터 리드된 데이터를 임시 저장한 후 호스트(1400)로 출력하거나, 프로그램 동작 시 호스트(1400)로부터 수신된 데이터를 임시 저장한 후 메모리 장치(1100)로 출력할 수 있다. 버퍼 메모리(1270)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다. 본 발명의 실시 예에서는 버퍼 메모리(1270)가 컨트롤러(1200)에 포함되는 구성 요소로서 도시 및 설명되었으나, 컨트롤러(1200)와 구분되는 구성 요소로 구성될 수 있다. 즉, 버퍼 메모리(1270)는 컨트롤러(1200) 외부에 배치되어 컨트롤로(1200)와 구분되는 구성 요소로 구성될 수 있다.
플래쉬 DMA(1280)는 플래쉬 제어부(1240)의 제어에 따라 프로그램 동작 시 버퍼 메모리(1270)에 저장된 데이터를 플래쉬 인터페이스(1290)를 통해 메모리 장치(1100)로 출력하는 동작을 수행하거나, 리드 동작 시 플래쉬 인터페이스(1290)를 통해 메모리 장치(1100)에 임시 저장된 데이터를 리드하여 버퍼 메모리(1270)에 저장시키는 동작을 수행할 수 있다. 플래쉬 DMA(1280)는 리드 동작 시 메모리 장치(1100)로부터 리드 전송 단위(예를 들어 4KB(kilobyte)로 분할된 적어도 하나 이상의 데이터 그룹을 전송받으며, 각 데이터 그룹을 리드 전송 단위보다 작은 데이터 사이즈 단위(예를 들어 128B(byte))를 갖는 적어도 두 개 이상의 데이터 서브 그룹들로 분할하고, 분할된 적어도 두 개 이상의 데이터 서브 그룹들을 순차적으로 버퍼 메모리(1270)로 전송한다. 플래쉬 DMA(1280)는 버퍼 메모리(1270)로 데이터 서브 그룹들을 전송할 때, 리드 스트리밍(read streaming) 개시를 알리는 정보를 버퍼 제어부(1230)로 출력할 수 있다. 예시적으로, 플래쉬 DMA(1280)는 플래쉬 제어부(1240)의 구성 요소로서 플래쉬 제어부(1240)에 포함되도록 구성될 수 있다.
플래쉬 인터페이스(1290)는 프로세서부(1220)의 제어에 따라, 도 1의 메모리 장치(1100)와 통신하도록 구성된다. 플래쉬 인터페이스(1290)는 채널을 통해 내부 커맨드, 어드레스 및 데이터를 메모리 장치(1100)와 통신할 수 있다. 예시적으로, 플래쉬 인터페이스(1290)는 에러 정정부(미도시)를 포함하도록 구성될 수 있다. 에러 정정부는 프로그램 동작시 플래쉬 인터페이스(1290)를 통해 도 1의 메모리 장치(1100)로 출력되는 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩된 데이터는 플래쉬 인터페이스(1290)를 통해 메모리 장치(1100)로 전달될 수 있다. 에러 정정부는 메모리 장치(1100)로부터 플래쉬 인터페이스(1290)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다.
도 3은 도 1의 반도체 메모리를 설명하기 위한 블록도이다.
도 3을 참조하면, 반도체 메모리(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함하는 메모리 셀 어레이(110), 복수의 메모리 블록들(BLK1~BLKz)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작, 또는 이레이즈 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어 회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 디코더(150) 및 입출력 회로(160)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 페이지들을 포함한다. 복수의 페이지들 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성(non volatile) 메모리 셀들이다. 이는, 도 4 및 도 5를 참조하여 더욱 상세히 설명된다.
제어 회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 내부 커맨드(CMD)에 응답하여 리드 동작, 프로그램 동작, 또는 이레이즈 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 내부 커맨드(CMD) 및 어드레스 신호(ADD)는 도 2의 플래쉬 제어부(1240)로부터 생성되어 플래쉬 인터페이스(1290)를 통해 수신될 수 있다.
전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 이레이즈 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들(WLs) 및 소스 셀렉트 라인을 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작, 리드 동작 및 이레이즈 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 셀 어레이(110)에서 선택된 메모리 블록의 로컬 라인들로 전달될 수 있도록 글로벌 라인들과 로컬 라인들을 연결한다.
페이지 버퍼 그룹(140)은 비트라인들(BL1~BLk)을 통해 메모리 셀 어레이(110)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들에 저장하기 위해 입력되는 데이터(DATA)에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터(DATA)를 리드하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다. 예시로서 페이지 버퍼 그룹(140)은 리드 동작 시 비트라인들(BL1~BLk)의 전압 레벨 또는 전류량을 센싱하여 리드 데이터를 임시 저장할 수 있다.
컬럼 디코더(150)는 제어 회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(150)는 메모리 셀들에 저장될 데이터(DATA)를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터(DATA)가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 입력된 데이터(DATA)를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어 회로(120)의 제어에 따라 컬럼 디코더(150)에 전달한다. 컬럼 디코더(150)는 입출력 회로(160)로부터 전달된 데이터(DATA)를 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터(DATA)를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(150)를 통해 전달된 데이터(DATA)를 외부로 출력한다.
도 4는 도 3의 메모리 셀 어레이의 일 실시 예를 보여주는 블록도이다.
도 4를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 5를 참조하여 더 상세히 설명된다.
도 5는 도 4에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 5를 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템의 동작을 설명하기 위한 순서도이다.
도 7은 본 발명의 실시 예에 따른 컨트롤러에서의 데이터 전송을 나타내는 도면이다.
도 1 내지 도 7을 참조하여, 본 발명의 실시 예에 따른 메모리 시스템의 리드 동작을 설명하면 다음과 같다.
호스트(1400)로부터 리드 커맨드 및 리드 커맨드에 대응하는 커맨드들에 대응하는 논리 어드레스(logical address)가 컨트롤러(1200)에 입력된다(S610).
프로세서부(1220)는 리드 커맨드를 큐잉하고, 논리 어드레스(logical address)를 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환하여 물리 페이지 어드레스(physical page address; PPA)를 생성하며, 플래쉬 제어부(1240)는 큐잉된 리드 커맨드 및 물리 페이지 어드레스(PPA)에 따라 메모리 장치(1100)의 리드 동작을 제어하기 위한 내부 커맨드(CMD) 및 어드레스(ADD)를 생성하고, 내부 커맨드(CMD) 및 어드레스(ADD)를 플래쉬 인터페이스(1290)를 통해 메모리 장치(1100)로 출력한다(S620).
메모리 장치(1100)에 포함된 복수의 반도체 메모리(100)들 중 선택된 적어도 하나의 반도체 메모리는 플래쉬 제어부(1240)에서 출력된 내부 커맨드(CMD) 및 어드레스(ADD)에 응답하여 리드 동작을 수행한다(S630).
반도체 메모리(100)의 제어 회로(120)는 입출력 회로(160)를 통해 입력되는 내부 커맨드(CMD)에 응답하여 리드 동작을 수행하기 위해 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 리드 동작에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인, 워드라인들(WLs) 및 소스 셀렉트 라인을 포함하는 로컬 라인들로 공급한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들(PB1~PBk)은 제어 회로(120)의 PB 제어 신호(PBCON)에 응답하여 비트라인들(BL1~BLk)의 전압 레벨 또는 전류량을 센싱하여 리드 데이터를 임시 저장하여 리드 동작을 수행한다.
플래쉬 제어부(1240)는 플래쉬 인터페이스(1290)를 통해 리드 동작이 수행된 반도체 메모리(100)의 페이지 버퍼 그룹(140)에 임시 저장된 데이터를 리드하여 버퍼 메모리(1270)에 저장하도록 플래쉬 DMA(1280)를 제어한다(S640).
도 7을 참조하면, 플래쉬 제어부(1240)는 구동 신호(FD_drive)를 출력하여 플래쉬 DMA(1280)를 구동시킨다. 플래쉬 DMA(1280)는 리드 동작이 수행된 반도체 메모리(100)의 페이지 버퍼 그룹(140)에 임시 저장된 데이터(DATA)를 플래쉬 인터페이스(1290)를 통해 리드하여 수신받는다. 이때 플래쉬 DMA(1280)는 반도체 메모리(100)로부터 리드 전송 단위(예를 들어 4KB)로 분할된 적어도 하나 이상의 데이터 그룹을 순차적으로 전송받는다. 플래쉬 제어부(1240)는 리드 전송 단위를 갖는 데이터 그룹을 적어도 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>)로 분할하고, 분할된 적어도 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>)을 순차적으로 버퍼 메모리(1270)로 전송한다. 즉, 플래쉬 제어부(1240)는 리드 전송 단위(예를 들어 4KB)의 데이터 사이즈를 갖는 하나의 데이터 그룹을 리드 전송 단위보다 작은 분할 데이터 사이즈를 갖는 적어도 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>)로 나누어 버퍼 메모리(1270)로 전송할 수 있다. 예시적으로 리드 전송 단위가 4KB이고 분할 데이터 사이즈가 128byte일 경우, 하나의 데이터 그룹은 32개의 데이터 서브 그룹들(DATA sub_g<0:31>)로 분할되어 버퍼 메모리(1270)로 전송될 수 있다. 플래쉬 제어부(1240)는 적어도 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>) 중 첫 번째 데이터 서브 그룹(DATA sub_g<0>)이 버퍼 메모리(1270)로 전송될 때, 리드 스트리밍(read streaming) 개시를 알리는 리드 스트리밍 스타트 신호(RSS_signal)를 생성하여 버퍼 제어부(1230)의 스케줄 엔진으로 출력한다. 스케줄 엔진은 리드 스트리밍 스타트 신호(RSS_signal)에 응답하여 플래쉬 DMA(1280)로부터 수신될 적어도 하나 이상의 데이터 그룹의 저장 공간을 확보하도록 데이터 저장 예약 신호(reservation_signal)를 버퍼 메모리(1270)로 출력한다. 버퍼 메모리(1270)는 데이터 저장 예약 신호(reservation_signal)에 응답하여 적어도 하나 이상의 데이터 그룹의 총 데이터 사이즈와 동일한 저장 공간을 확보하여 버퍼 메모리(1270)의 쓰기 동작을 준비한다. 또한 플래쉬 제어부(1240)는 적어도 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>) 중 첫 번째 데이터 서브 그룹(DATA sub_g<0>)이 버퍼 메모리(1270)로 전송될 때, 버퍼 메모리(1270)로의 데이터 전송 동작이 완료되었음을 나타내는 전송 완료 신호(trans_complete)를 플래쉬 제어부(1240)로 출력한다. 플래쉬 제어부(1240)는 전송 완료 신호(trans_complete)에 응답하여 버퍼 메모리(1270)의 데이터 저장 공간 위치 정보를 포함하는 슬롯 인덱스(slot index)를 호스트 제어부(1210)로 출력한다.
호스트 제어부(1210)는 버퍼 메모리(1270)에 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>) 중 적어도 첫 번째 데이터 서브 그룹(DATA sub_g<0>)이 저장 완료된 후 버퍼 메모리(1270)에 저장된 데이터를 리드하여 호스트 인터페이스(1250)를 통해 호스트(1400)로 출력하도록 호스트 DMA(1260)를 제어한다(S650).
도 7을 참조하면, 호스트 제어부(1210)는 슬롯 인덱스(slot index)에 응답하여 호스트 DMA(1260)를 구동시키기 위한 구동 신호(HD_drive)를 출력한다. 호스트 DMA(1260)는 구동 신호(HD_drive)에 응답하여 버퍼 메모리(1270)에 저장된 데이터를 리드하여 출력한다. 이때. 버퍼 메모리(1270)에는 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>)가 모두 저장 완료된 것이 아니며, 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>) 중 첫 번째 데이터 서브 그룹(DATA sub_g<0>)이 저장 완료되고 나머지 데이터 서브 그룹들(DATA sub_g<1:n>)의 데이터 저장 동작이 수행중일 수 있다. 이에 버퍼 메모리(1270)는 저장 완료된 데이터 서브 그룹만이 리드되어 출력될 수 있도록 제어될 수 있다. 호스트 DMA(1260)는 버퍼 메모리(1270)에 저장 완료된 데이터 서브 그룹들을 순차적으로 리드하여 호스트 인터페이스(1250)를 통해 호스트(1400)로 출력할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 플래쉬 DMA(1280)에 의해 반도체 메모리(100)로부터 리드된 데이터(DATA)를 버퍼 메모리(1270)로 전송하여 저장시키는 동작(①)과 호스트 DMA(1260)에 의해 버퍼 메모리(1270) 저장된 데이터를 리드하여 호스트(1400)로 출력하는 동작(②)이 병렬적으로 수행될 수 있다. 즉, 반도체 메모리(100)로부터 리드된 데이터는 플래쉬 DMA(1280)에 의해 리드 전송 단위보다 작은 데이터 사이즈의 데이터 서브 그룹들(DATA sub_g<0:n>)로 분할하여 버퍼 메모리(1270)로 순차적으로 전송하고, 데이터 서브 그룹들(DATA sub_g<0:n>) 중 첫 번째 데이터 서브 그룹(DATA sub_g<0>)의 전송 동작이 완료되면, 호스트 DMA(1260)를 구동시켜 전송 완료된 데이터 서브 그룹들을 버퍼 메모리(1270)로부터 리드하여 호스트(1400)로 출력할 수 있다. 따라서, 데이터 서브 그룹들(DATA sub_g<0:n>) 중 첫 번째 데이터 서브 그룹(DATA sub_g<0>)을 제외한 나머지 데이터 서브 그룹들(DATA sub_g<1:n>)이 버퍼 메모리(1270) 저장되는 동작 구간과, 데이터 서브 그룹들(DATA sub_g<0:n>) 중 마지막 데이터 서브 그룹(DATA sub_g<n>)을 제외한 나머지 데이터 서브 그룹들(DATA sub_g<0:n-1>)이 버퍼 메모리(1270)에서 리드되어 호스트(1400)로 출력되는 동작 구간은 서로 병렬적으로 수행되어 메모리 시스템(1000)의 리드 동작 속도가 개선될 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 컨트롤러에서의 데이터 전송을 나타내는 도면이다.
도 8에 따른 실시 예에 따른 컨트롤러는 호스트로부터 데이터(DATA)를 수신하여 임시 저장하고, 이를 메모리 장치로 출력한다.
도 8을 참조하면, 호스트 제어부(1210)는 구동 신호(HD_drive)를 출력하여 호스트 DMA(1260)를 구동시킨다. 호스트 DMA(1260)는 호스트(도 1의 1400)로부터 수신되는 데이터(DATA)를 호스트 인터페이스(도 2의 1250)를 통해 수신받는다. 이때 호스트 DMA(1260)는 호스트(1400)로부터 전송 단위(예를 들어 4KB)로 분할된 적어도 하나 이상의 데이터 그룹을 순차적으로 전송받는다. 호스트 제어부(1210)는 전송 단위를 갖는 데이터 그룹을 적어도 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>)로 분할하고, 분할된 적어도 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>)을 순차적으로 버퍼 메모리(1270)로 전송한다. 즉, 호스트 제어부(1210)는 전송 단위(예를 들어 4KB)의 데이터 사이즈를 갖는 하나의 데이터 그룹을 전송 단위보다 작은 분할 데이터 사이즈를 갖는 적어도 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>)로 나누어 버퍼 메모리(1270)로 전송할 수 있다. 예시적으로 전송 단위가 4KB이고 분할 데이터 사이즈가 128byte일 경우, 하나의 데이터 그룹은 32개의 데이터 서브 그룹들(DATA sub_g<0:31>)로 분할되어 버퍼 메모리(1270)로 전송될 수 있다. 호스트 제어부(1210)는 적어도 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>) 중 첫 번째 데이터 서브 그룹(DATA sub_g<0>)가 버퍼 메모리(1270)로 전송될 때, 프로그램 스트리밍(program streaming) 개시를 알리는 프로그램 스트리밍 스타트 신호(PSS_signal)를 생성하여 버퍼 제어부(1230)의 스케줄 엔진으로 출력한다. 스케줄 엔진은 프로그램 스트리밍 스타트 신호(PSS_signal)에 응답하여 호스트 DMA(1260)로부터 수신될 적어도 하나 이상의 데이터 그룹의 저장 공간을 확보하도록 데이터 저장 예약 신호(reservation_signal)를 버퍼 메모리(1270)로 출력한다. 버퍼 메모리(1270)는 데이터 저장 예약 신호(reservation_signal)에 응답하여 적어도 하나 이상의 데이터 그룹의 총 데이터 사이즈와 동일한 저장 공간을 확보하여 버퍼 메모리(1270)의 쓰기 동작을 준비한다. 또한 호스트 제어부(1210)는 적어도 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>) 중 첫 번째 데이터 서브 그룹(DATA sub_g<0>)가 버퍼 메모리(1270)로 전송될 때, 버퍼 메모리(1270)로의 데이터 전송 동작이 완료되었음을 나타내는 전송 완료 신호(trans_complete)를 호스트 제어부(1210)로 출력한다. 호스트 제어부(1210)는 전송 완료 신호(trans_complete)에 응답하여 버퍼 메모리(1270)의 데이터 저장 공간 위치 정보를 포함하는 슬롯 인덱스(slot index)를 플래쉬 제어부(1240)로 출력한다.
플래쉬 제어부(1240)는 버퍼 메모리(1270)에 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>) 중 적어도 첫 번째 데이터 서브 그룹(DATA sub_g<0>)이 저장 완료된 후 버퍼 메모리(1270)에 저장된 데이터를 리드하여 플래쉬 인터페이스(도 2의 1290)를 통해 메모리 장치로 출력하도록 플래쉬 DMA(1280)을 제어한다.
플래쉬 제어부(1240)는 슬롯 인덱스(slot index)에 응답하여 플래쉬 DMA(1280)를 구동시키기 위한 구동 신호(FD_drive)를 출력한다. 플래쉬 DMA(1280)는 구동 신호(FD _drive)에 응답하여 버퍼 메모리(1270)에 저장된 데이터를 리드하여 출력한다. 이때. 버퍼 메모리(1270)에는 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>)이 모두 저장 완료된 것이 아니며, 두 개 이상의 데이터 서브 그룹들(DATA sub_g<0:n>) 중 첫 번째 데이터 서브 그룹(DATA sub_g<0>)이 저장 완료되고 나머지 데이터 서브 그룹들(DATA sub_g<1:n>)의 데이터 저장 동작이 수행 중일 수 있다. 이에 버퍼 메모리(1270)는 저장 완료된 데이터 서브 그룹만이 리드되어 출력될 수 있도록 제어될 수 있다. 플래쉬 DMA(1280)는 버퍼 메모리(1270)에 저장 완료된 데이터 서브 그룹들을 순차적으로 리드하여 플래쉬 인터페이스(1290)를 통해 메모리 장치(1100)로 출력할 수 있다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 호스트 DMA(1260)에 의해 호스트로부터 수신된 데이터(DATA)를 버퍼 메모리(1270)로 전송하여 저장시키는 동작(①①)과 플래쉬 DMA(1280)에 의해 버퍼 메모리(1270) 저장된 데이터를 리드하여 메모리 장치로 출력하는 동작(②②)이 병렬적으로 수행될 수 있다. 즉, 호스트로부터 수신된 데이터는 호스트 DMA(1260)에 의해 전송 단위보다 작은 데이터 사이즈의 데이터 서브 그룹들(DATA sub_g<0:n>)로 분할하여 버퍼 메모리(1270)로 순차적으로 전송하고, 데이터 서브 그룹들(DATA sub_g<0:n>) 중 첫 번째 데이터 서브 그룹(DATA sub_g<0>)의 전송 동작이 완료되면, 플래쉬 DMA(1280)를 구동시켜 전송 완료된 데이터 서브 그룹들을 버퍼 메모리(1270)로부터 리드하여 메모리 장치로 출력할 수 있다. 따라서, 데이터 서브 그룹들(DATA sub_g<0:n>) 중 첫 번째 데이터 서브 그룹(DATA sub_g<0>)을 제외한 나머지 데이터 서브 그룹들(DATA sub_g<1:n>)이 버퍼 메모리(1270) 저장되는 동작 구간과, 데이터 서브 그룹들(DATA sub_g<0:n>) 중 마지막 데이터 서브 그룹(DATA sub_g<n>)을 제외한 나머지 데이터 서브 그룹들(DATA sub_g<0:n-1>)이 버퍼 메모리(1270)에서 리드되어 메모리 장치로 출력되는 동작 구간은 서로 병렬적으로 수행되어 메모리 시스템(1000)의 리드 동작 속도가 개선될 수 있다.
상술한 실시 예에서는 호스트 또는 메모리 장치에서 수신된 데이터를 메모리 장치 또는 호스트로 출력하는 동작을 일예로 설명하였으나, 이에 한정되지 않고, 버퍼를 이용하여 데이터를 전송하는 동작에 응용 가능하다. 또한 메모리 장치로부터 리드된 데이터를 에러 정정 블록을 이용하여 디코딩 동작을 수행하고나, 호스트로부터 수신된 데이터를 에러 정정 코드를 이용하여 인코딩 동작을 수행할 때, 상술한 방식을 이용하여 데이터를 전송함으로써 디코딩 동작 및 인코딩 동작을 위한 데이터 전송 동작 속도를 개선할 수 있다.
도 9는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 교신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)를 포함할 수 있다. 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 이레이즈(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 10은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 11은 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 이레이즈 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러의 예시를 통해 구현될 수 있다.
도 12는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 컨트롤러(Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한 컨트롤러(1200)는 도 2에 도시된 컨트롤러(1200)의 예시를 통해 구현될 수 있다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 교신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
1000 : 메모리 시스템
1100 : 메모리 장치
1200 : 컨트롤러
1400 : 호스트
1210 : 호스트 제어부
1220 : 프로세서부
1230 : 버퍼 제어부
1240 : 플래쉬 제어부
1250 : 호스트 인터페이스
1260 : 호스트 DMA
1270 : 버퍼 메모리
1280 : 플래쉬 DMA
1290 : 플래쉬 인터페이스
1300 : 버스

Claims (20)

  1. 프로그램 동작 시 데이터를 저장하고, 리드 동작 시 저장된 상기 데이터를 리드하여 임시 저장하기 위한 메모리 장치; 및
    상기 메모리 장치로 데이터를 전송하기 위한 컨트롤러를 포함하며;
    상기 컨트롤러는 상기 리드 동작 시 상기 메모리 장치에 임시 저장된 상기 데이터를 리드하여 출력하기 위한 플래쉬 DMA(Flash Direct Memory Access);
    상기 플래쉬 DMA에서 출력되는 데이터를 저장하는 버퍼 메모리; 및
    상기 버퍼 메모리에 저장된 상기 데이터를 리드하여 호스트로 출력하기 위한 호스트 DMA(Host Direct Memory Access)를 포함하며,
    상기 메모리 장치에 임시 저장된 상기 데이터를 상기 버퍼 메모리에 저장하는 제1 동작과, 상기 버퍼 메모리에 저장된 상기 데이터를 상기 호스트로 출력하는 제2 동작은 병렬적으로 수행되며,
    상기 제1 동작 중 상기 버퍼 메모리는 상기 플래쉬 DMA에서 출력되는 상기 데이터 중 일부가 출력되면, 상기 플래쉬 DMA에서 출력될 상기 데이터의 저장 공간을 확보하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 컨트롤러는 상기 플래쉬 DMA를 제어하기 위한 플래쉬 제어부;
    상기 호스트 DMA를 제어하기 위한 호스트 제어부; 및
    상기 버퍼 메모리를 제어하기 위한 버퍼 제어부를 더 포함하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 플래쉬 DMA는 상기 제1 동작 시 상기 메모리 장치에 임시 저장된 상기 데이터를 리드 전송 단위로 분할된 적어도 하나 이상의 데이터 그룹으로 전송받고, 상기 적어도 하나 이상의 데이터 그룹을 상기 리드 전송 단위보다 데이터 사이즈가 작은 적어도 두 개 이상의 데이터 서브 그룹들로 분할하여 상기 버퍼 메모리로 전송하는 메모리 시스템.
  4. 제 3 항에 있어서,
    상기 플래쉬 DMA는 상기 적어도 두 개 이상의 데이터 서브 그룹들을 순차적으로 상기 버퍼 메모리로 전송하며,
    상기 적어도 두 개 이상의 데이터 서브 그룹들 중 첫 번째 데이터 서브 그룹을 상기 버퍼 메모리로 전송할 때 리드 스트리밍(read streaming) 개시를 알리는 정보를 상기 버퍼 제어부로 출력하는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 버퍼 제어부는 스케줄 엔진을 포함하며, 상기 스케줄 엔진은 상기 리드 스트리밍 개시를 알리는 정보에 응답하여 상기 플래쉬 DMA로부터 수신될 상기 적어도 두 개 이상의 데이터 서브 그룹들의 저장 공간을 확보하도록 상기 버퍼 메모리를 제어하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 스케줄 엔진은 Tomasulo 알고리즘 또는 Scoreboard 알고리즘으로 구현되는 메모리 시스템.
  7. 제 4 항에 있어서,
    상기 플래쉬 DMA는 상기 적어도 두 개 이상의 데이터 서브 그룹들 중 첫 번째 데이터 서브 그룹을 상기 버퍼 메모리로 전송할 때 상기 제1 동작에 대한 완료 신호를 상기 플래쉬 제어부로 출력하는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 플래쉬 제어부는 상기 완료 신호에 응답하여 상기 버퍼 메모리의 데이터 저장 공간 위치 정보를 상기 호스트 제어부로 출력하는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 호스트 제어부는 상기 버퍼 메모리의 데이터 저장 공간 위치 정보에 응답하여 상기 버퍼 메모리에 저장된 상기 적어도 두 개 이상의 데이터 서브 그룹들을 리드하여 상기 호스트로 출력하도록 상기 호스트 DMA를 제어하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 버퍼 메모리는 상기 플래쉬 DMA에서 출력되는 상기 적어도 두 개 이상의 데이터 서브 그룹들 중 상기 버퍼 메모리에 저장 완료된 데이터 서브 그룹만이 상기 제2 동작 시 리드되어 출력되도록 제어하는 메모리 시스템.
  11. 제 3 항에 있어서,
    상기 적어도 두 개 이상의 데이터 서브 그룹들 중 상기 첫 번째 데이터 서브 그룹을 제외한 나머지 데이터 서브 그룹들의 상기 제1 동작과 상기 적어도 두 개 이상의 데이터 서브 그룹들 중 마지막 데이터 서브 그룹을 제외한 나머지 데이터 서브 그룹들의 상기 제2 동작은 서로 병렬적으로 수행되는 메모리 시스템.
  12. 데이터를 저장하도록 구성된 메모리 장치;
    호스트와 연결된 호스트 인터페이스;
    상기 메모리 장치와 상기 호스트 인터페이스 사이에 연결된 버퍼 메모리;
    상기 메모리 장치에 저장된 데이터를 리드하여 상기 버퍼 메모리에 전송하도록 구성된 제1 제어부; 및
    상기 버퍼 메모리에 저장된 데이터를 상기 호스트 인터페이스를 통해 상기 호스트로 출력하기 위한 제2 제어부를 포함하며,
    상기 제1 제어부에 의해 상기 버퍼 메모리에 상기 데이터를 전송하는 제1 동작과, 상기 제2 제어부에 의해 상기 버퍼 메모리에 저장된 데이터를 상기 호스트로 출력하는 제2 동작은 서로 병렬적으로 수행되는 메모리 시스템.
  13. 제 12 항에 있어서,
    상기 제1 제어부는 상기 제1 동작 시 상기 메모리 장치에 저장된 상기 데이터를 리드하여 리드 전송 단위로 분할된 적어도 하나 이상의 데이터 그룹으로 전송받고, 상기 적어도 하나 이상의 데이터 그룹을 상기 리드 전송 단위보다 데이터 사이즈가 작은 적어도 두 개 이상의 데이터 서브 그룹들로 분할하여 상기 버퍼 메모리로 전송하기 위한 플래쉬 DMA(Flash Direct Memory Access); 및
    상기 플래쉬 DMA를 제어하기 위한 플래쉬 제어부를 포함하는 메모리 시스템.
  14. 제 13 항에 있어서,
    상기 제1 제어부는 상기 버퍼 메모리에 저장된 상기 적어도 두 개 이상의 데이터 서브 그룹들을 리드하여 상기 호스트로 출력하기 위한 호스트 DMA(Host Direct Memory Access); 및
    상기 호스트 DMA를 제어하기 위한 호스트 제어부를 포함하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 플래쉬 DMA는 상기 적어도 두 개 이상의 데이터 서브 그룹들을 순차적으로 상기 버퍼 메모리로 전송하며,
    상기 호스트 DMA는 상기 적어도 두 개 이상의 데이터 서브 그룹들 중 첫 번째 데이터 서브 그룹가 상기 버퍼 메모리에 전송되어 저장된 후, 상기 버퍼 메모리에 저장된 상기 적어도 두 개 이상의 데이터 서브 그룹들을 순차적으로 리드하여 상기 호스트로 출력하는 메모리 시스템.
  16. 제 15 항에 있어서,
    상기 버퍼 메모리는 버퍼 제어부를 포함하며, 상기 버퍼 제어부는 상기 적어도 두 개 이상의 데이터 서브 그룹들 중 첫 번째 데이터 서브 그룹가 상기 버퍼 메모리에 전송되어 저장될 때, 상기 플래쉬 DMA로부터 수신될 상기 적어도 두 개 이상의 데이터 서브 그룹들의 저장 공간을 확보하는 메모리 시스템.
  17. 메모리 장치에서 리드된 데이터를 적어도 두 개 이상의 데이터 서브 그룹들로 분할하는 단계;
    상기 적어도 두 개 이상의 데이터 서브 그룹들을 순차적으로 버퍼 메모리로 전송하여 저장시키는 제1 동작 단계; 및
    상기 적어도 두 개 이상의 데이터 서브 그룹들 중 첫 번째 데이터 서브 그룹가 상기 버퍼 메모리에 저장 완료되면, 상기 버퍼 메모리에 저장된 데이터들을 리드하여 호스트로 출력하는 제2 동작 단계를 포함하며,
    상기 제1 동작 단계와 상기 제2 동작 단계는 병렬적으로 수행되는 메모리 시스템의 동작 방법.
  18. 제 17 항에 있어서,
    상기 리드된 데이터를 상기 적어도 두 개 이상의 데이터 서브 그룹들로 분할하는 단계는 상기 메모리 장치로부터 리드 전송 단위로 분할된 적어도 하나 이상의 데이터 그룹을 전송받는 단계; 및
    상기 적어도 하나 이상의 데이터 그룹을 상기 리드 전송 단위보다 데이터 사이즈가 작은 상기 적어도 두 개 이상의 데이터 서브 그룹들로 분할하는 단계를 포함하는 메모리 시스템의 동작 방법.
  19. 제 17 항에 있어서,
    상기 적어도 두 개 이상의 데이터 서브 그룹들 중 상기 첫 번째 데이터 서브 그룹을 제외한 나머지 데이터 서브 그룹들의 상기 제1 동작 단계와 상기 적어도 두 개 이상의 데이터 서브 그룹들 중 마지막 데이터 서브 그룹을 제외한 나머지 데이터 서브 그룹들의 상기 제2 동작은 서로 병렬적으로 수행되는 메모리 시스템의 동작 방법.
  20. 제 17 항에 있어서,
    상기 적어도 두 개 이상의 데이터 서브 그룹들 중 첫번째 데이터 서브 그룹이 상기 버퍼 메모리로 전송되면, 상기 버퍼 메모리에 상기 적어도 두 개 이상의 데이터 서브 그룹들을 저장하기 위한 공간을 확보하는 메모리 시스템의 동작 방법.
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