KR20190122130A - Storage device and operating method thereof - Google Patents
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Abstract
Description
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 저장 장치 및 그 동작 방법에 관한 것이다.The present invention relates to an electronic device, and more particularly, the present invention relates to a storage device and a method of operating the same.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.The storage device is a device that stores data under the control of a host device such as a computer or a smartphone. The storage device may include a memory device in which data is stored and a memory controller controlling the memory device. Memory devices are classified into volatile memory devices and non-volatile memory devices.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.Volatile memory devices store data only when power is supplied, and stored data is destroyed when power is cut off. Volatile memory devices include static random access memory (SRAM), dynamic random access memory (DRAM), and the like.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.Nonvolatile memory devices are memory devices that do not lose data when their power source is interrupted.They are Read Only Memory (ROM), Programmable ROM (EPROM), Electrically Programmable ROM (EPROM), Electrically Erasable and Programmable ROM (EEPROM), and Flash. Memory (Flash Memory).
본 발명의 실시 예는, 향상된 캐시 프로그램 동작 성능을 갖는 저장 장치 및 그 동작 방법을 제공한다.An embodiment of the present invention provides a storage device having an improved cache program operating performance and a method of operating the same.
본 발명의 실시 예에 따른 메모리 장치를 제어하는 메모리 컨트롤러는, 메모리 장치가 수행할 커맨드들을 순차적으로 저장하는 커맨드 큐, 커맨드 큐에 저장된 프로그램 커맨드인 제1 커맨드가 메모리 장치에 제공되면, 제1 커맨드 다음에 수행될 제2 커맨드가 프로그램 커맨드인지를 판단하는 캐시 프로그램 판단부 및 제2 커맨드가 프로그램 커맨드인지 여부에 따라, 메모리 장치가 제1 커맨드에 따른 프로그램 동작을 노멀 프로그램 동작 또는 캐시 프로그램 동작으로 수행하도록 제어하는 프로그램 동작 제어부를 포함한다.According to an embodiment of the present disclosure, a memory controller controlling a memory device may include: a command queue that sequentially stores commands to be executed by the memory device; and a first command that is a program command stored in the command queue is provided to the memory device. The memory device performs a program operation according to the first command as a normal program operation or a cache program operation according to a cache program determination unit that determines whether a second command to be executed next is a program command and whether the second command is a program command. It includes a program operation control unit for controlling to.
본 발명의 실시 예에 따른 메모리 장치를 제어하고, 메모리 장치가 수행할 커맨드들을 순차적으로 저장하는 커맨드 큐를 포함하는 메모리 컨트롤러의 동작 방법은, 커맨드 큐에 저장된 프로그램 커맨드인 제1 커맨드에 대응되는 프로그램 동작을 지시하는 프로그램 개시 커맨드를 메모리 장치에 제공하는 단계 및 제1 커맨드 다음에 수행될 제2 커맨드가 프로그램 커맨드인지 여부에 따라 메모리 장치가 제1 커맨드에 따른 프로그램 동작을 노멀 프로그램 동작 또는 캐시 프로그램 동작으로 수행하도록 제어하는 단계를 포함한다.An operating method of a memory controller including a command queue that controls a memory device and sequentially stores commands to be executed by the memory device may include a program corresponding to a first command that is a program command stored in the command queue. A program operation according to the first command is executed by the memory device according to a step of providing a program start command instructing an operation to the memory device and whether the second command to be performed after the first command is a program command. Control to perform as.
본 발명의 실시 예에 따른 저장 장치는, 복수의 메모리 셀들을 포함하는 메모리 장치 및 메모리 장치에 의해 수행될 커맨드들을 순차적으로 저장하고, 수행될 커맨드들 중 프로그램 커맨드인 제1 커맨드를 메모리 장치에 제공하고, 제1 커맨드 다음에 수행될 제2 커맨드가 프로그램 커맨드인지 여부에 따라, 메모리 장치가 제1 커맨드에 따른 프로그램 동작을 노멀 프로그램 동작 또는 캐시 프로그램 동작으로 수행하도록 제어하는 메모리 컨트롤러를 포함한다.According to an embodiment of the present disclosure, a storage device sequentially stores a memory device including a plurality of memory cells and commands to be executed by the memory device, and provides the memory device with a first command that is a program command among the commands to be executed. And a memory controller that controls the memory device to perform a program operation according to the first command as a normal program operation or a cache program operation, depending on whether the second command to be executed after the first command is a program command.
본 기술에 따르면 향상된 캐시 프로그램 동작 성능을 갖는 저장 장치 및 그 동작 방법이 제공된다.According to the present technology, a storage device having improved cache program operating performance and a method of operating the same are provided.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 실시 예에 따른 메모리 장치 및 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.
도 7은 도 6의 커맨드 큐를 설명하기 위한 도면이다.
도 8은 노멀 프로그램 동작 및 캐시 프로그램 동작을 설명하기 위한 도면이다.
도 9는 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 10은 다른 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.
도 11a는 도 10의 노멀 프로그램 동작을 설명하기 위한 도면이다.
도 11b는 도 10의 캐시 프로그램 동작을 설명하기 위한 도면이다.
도 12는 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.
도 13은 도12의 메모리 컨트롤러의 동작을 상세히 설명하기 위한 순서도이다.
도 14는 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.
도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다.1 is a diagram for describing a storage device according to an exemplary embodiment.
FIG. 2 is a diagram for describing a structure of the memory device of FIG. 1.
3 is a diagram illustrating an example embodiment of a memory cell array of FIG. 2.
FIG. 4 is a circuit diagram illustrating one memory block BLKa among the memory blocks BLK1 to BLKz of FIG. 3.
FIG. 5 is a circuit diagram illustrating another example embodiment of one of the memory blocks BLK1 to BLKz of FIG. 3.
6 is a diagram illustrating an operation of a memory device and a memory controller according to an exemplary embodiment.
FIG. 7 is a diagram for describing the command queue of FIG. 6.
8 is a diagram for explaining a normal program operation and a cache program operation.
9 is a diagram for describing a program operation according to an exemplary embodiment.
10 is a diagram for describing a program operation, according to another exemplary embodiment.
FIG. 11A is a diagram for describing a normal program operation of FIG. 10.
FIG. 11B is a diagram for describing a cache program operation of FIG. 10.
12 is a flowchart illustrating an operation of a memory controller according to an exemplary embodiment.
FIG. 13 is a flowchart for describing an operation of a memory controller of FIG. 12 in detail.
14 is a flowchart illustrating an operation of a memory device according to an embodiment.
FIG. 15 is a diagram for describing another embodiment of the memory controller of FIG. 1.
16 is a block diagram illustrating a memory card system to which a storage device is applied according to an exemplary embodiment of the inventive concept.
17 is a block diagram illustrating a solid state drive (SSD) system to which a storage device is applied according to an embodiment of the present invention.
18 is a block diagram illustrating a user system to which a storage device is applied according to an exemplary embodiment of the inventive concept.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.Specific structural to functional descriptions of embodiments according to the inventive concept disclosed in the specification or the application are only illustrated for the purpose of describing embodiments according to the inventive concept, and according to the inventive concept. The examples may be embodied in various forms and should not be construed as limited to the embodiments set forth herein or in the application.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Embodiments according to the concept of the present invention may be variously modified and may have various forms, and specific embodiments will be illustrated in the drawings and described in detail in the present specification or application. However, this is not intended to limit the embodiments in accordance with the concept of the present invention to a particular disclosed form, it should be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.Terms such as first and / or second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another, for example, without departing from the scope of rights in accordance with the inventive concept, and the first component may be called a second component and similarly The second component may also be referred to as the first component.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.When a component is referred to as being "connected" or "connected" to another component, it may be directly connected to or connected to that other component, but it may be understood that other components may be present in between. Should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that there is no other component in between. Other expressions describing the relationship between components, such as "between" and "immediately between," or "neighboring to," and "directly neighboring to" should be interpreted as well.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this specification, terms such as "comprise" or "have" are intended to indicate that there is a stated feature, number, step, action, component, part, or combination thereof, one or more other features or numbers. It should be understood that it does not exclude in advance the possibility of the presence or addition of steps, actions, components, parts or combinations thereof.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and are not construed in ideal or excessively formal meanings unless expressly defined herein. Do not.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.In describing the embodiments, descriptions of technical contents which are well known in the technical field to which the present invention belongs and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.1 is a diagram for describing a storage device according to an exemplary embodiment.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.Referring to FIG. 1, the
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.The
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.The
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. The
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.Each of the memory cells includes a single level cell (SLC) storing one data bit, a multi level cell (MLC) storing two data bits, and a triple level cell storing three data bits. (Triple Level Cell; TLC) or Quad Level Cell (QLC) capable of storing four data bits.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다. 실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.The memory cell array may include a plurality of memory blocks. Each memory block may include a plurality of memory cells. One memory block may include a plurality of pages. In an embodiment, the page may be a unit for storing data in the
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드인 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.The
메모리 장치(100)는 노멀 프로그램 동작을 수행할 수 있다. 노멀 프로그램 동작은 메모리 장치(100)가 메모리 컨트롤러(200)로부터 수신한 데이터를 메모리 셀 어레이에 저장하는 프로그램 동작일 수 있다. 노멀 프로그램 동작의 경우, 메모리 장치(100)가 메모리 셀 어레이에 데이터를 저장하는 프로그램 동작을 수행하는 동안, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 새로운 데이터를 수신할 수 없다. 따라서 메모리 장치(100)는 메모리 셀 어레이에 데이터를 저장하는 프로그램 동작이 완료된 이후에 메모리 컨트롤러(200)로부터 새로운 데이터를 수신할 수 있다.The
메모리 장치(100)는 캐시 프로그램 동작을 수행할 수 있다. 캐시 프로그램 동작의 경우, 메모리 장치(100)가 메모리 셀 어레이에 데이터를 저장하는 프로그램 동작을 수행하는 동안, 메모리 장치(100)는 메모리 컨트롤러(200)로부터 새로운 데이터를 수신할 수 있다. 따라서, 연속된 쓰기 데이터를 저장할 때 캐시 프로그램 동작은 노멀 프로그램 동작보다 빠르게 수행될 수 있다.The
실시 예에서, 메모리 장치(100)는 프로그램 동작 처리부(131)를 포함할 수 있다.In an embodiment, the
프로그램 동작 처리부(131)는 메모리 컨트롤러(200)가 제공하는 프로그램 개시 커맨드에 응답하여 메모리 컨트롤러(200)로부터 수신한 데이터를 메모리 셀 어레이에 저장하는 프로그램 동작을 수행할 수 있다. 프로그램 동작 처리부(131)는 프로그램 동작 수행시, 메모리 컨트롤러(200)가 제공하는 프로그램 타입 커맨드에 따라 노멀 프로그램 동작 또는 캐시 프로그램 동작을 수행할 수 있다. The
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다. The
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.When power is applied to the
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. In an embodiment, the
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.The
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.In an embodiment, the
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.In an embodiment, the
실시 예에서, 메모리 컨트롤러(200)는 커맨드 큐(210), 캐시 프로그램 판단부(220) 및 프로그램 동작 제어부(230)를 포함할 수 있다.In an embodiment, the
커맨드 큐(210)는 메모리 장치(100)가 수행할 복수의 커맨드들을 순차적으로 저장할 수 있다. 저장된 커맨드는 리드 커맨드, 프로그램 커맨드 및 소거 커맨드 중 어느 하나일 수 있다. 커맨드는 호스트(300)의 요청에 따라 생성될 수 있다. 커맨드 큐(210)에 저장된 커맨드들은 생성된 순서대로 메모리 장치(100)에 의해 수행될 수 있다. 즉, 커맨드 큐(210)에 저장된 커맨드들은 FIFO(First In First Out) 방식으로 관리될 수 있다.The
캐시 프로그램 판단부(220)는 커맨드 큐(210)에 순차적으로 저장된 연속된 커맨드들 중 메모리 장치(100)에 제공된 프로그램 커맨드 다음에 수행될 커맨드가 프로그램 커맨드인지 판단할 수 있다. 캐시 프로그램 판단부(220)는 메모리 장치(100)에 제공된 프로그램 커맨드 다음에 수행될 커맨드가 프로그램 커맨드인지 여부를 나타내는 커맨드 정보를 생성할 수 있다. 캐시 프로그램 판단부(220)는 생성한 커맨드 정보를 프로그램 동작 제어부(230)에 제공할 수 있다. The
프로그램 동작 제어부(230)는 커맨드 큐(210)에 저장된 커맨드가 프로그램 커맨드인지 판단할 수 있다. 프로그램 동작 제어부(230)는 저장된 커맨드가 프로그램 커맨드이면, 프로그램 커맨드에 따른 프로그램 개시 커맨드를 메모리 장치(100)에 제공할 수 있다. 프로그램 동작 제어부(230)는 프로그램 개시 커맨드에 대응되는 프로그램 타입 커맨드를 메모리 장치(100)에 제공할 수 있다. The
프로그램 개시 커맨드는 메모리 장치(100)가 데이터를 저장하는 프로그램 동작을 수행할 것을 지시하는 커맨드일 수 있다. 프로그램 타입 커맨드는 메모리 장치(100)가 수행할 프로그램 동작이 노멀 프로그램 동작 또는 캐시 프로그램 동작 중 어느 동작인지를 나타내는 커맨드일 수 있다. The program start command may be a command for instructing the
실시 예에서, 프로그램 타입 커맨드는 메모리 장치(100)가 수행할 프로그램 동작이 노멀 프로그램 동작이면, 제1 타입을 지시할 수 있다. 프로그램 타입 커맨드는 메모리 장치(100)가 수행할 프로그램 동작이 캐시 프로그램 동작이면, 제2 타입을 지시할 수 있다. In an embodiment, the program type command may indicate the first type if the program operation to be performed by the
프로그램 동작 제어부(230)는 프로그램 개시 커맨드, 데이터가 저장될 메모리 장치(100)의 어드레스, 데이터 및 프로그램 타입 커맨드 순으로 메모리 장치(100)에 제공할 수 있다. 다른 실시 예에서, 프로그램 개시 커맨드와 데이터가 메모리 장치(100)에 제공되는 순서는 뒤바뀔 수 있다.The
예를 들면, 프로그램 동작 제어부(230)는 커맨드 큐(210)에 순차적으로 저장된 연속된 제1 및 제2 커맨드 중 제1 커맨드가 프로그램 커맨드이면, 프로그램 커맨드인 제1 커맨드에 따라 프로그램 개시 커맨드를 메모리 장치(100)에 제공할 수 있다. 제2 커맨드는 제1 커맨드 다음에 메모리 장치(100)에 의해 수행될 커맨드일 수 있다.For example, the
프로그램 동작 제어부(230)는 캐시 프로그램 판단부(220)로부터 제2 커맨드가 프로그램 커맨드인지 여부를 나타내는 커맨드 정보를 제공받을 수 있다. 프로그램 동작 제어부(230)는 커맨드 정보에 따라 제2 커맨드가 프로그램 커맨드이면, 메모리 장치(100)가 캐시 프로그램 동작을 수행하도록 제어할 수 있다. 프로그램 동작 제어부(230)는 커맨드 정보에 따라, 제2 커맨드가 리드 커맨드 또는 소거 커맨드이면, 메모리 장치(100)가 노멀 프로그램 동작을 수행하도록 제어할 수 있다.The
구체적으로, 프로그램 동작 제어부(230)는 커맨드 정보에 따라 프로그램 개시 커맨드에 대응되는 프로그램 타입 커맨드를 결정할 수 있다. 프로그램 동작 제어부(230)는 커맨드 정보에 따라 제2 커맨드가 리드 커맨드 또는 소거 커맨드이면, 프로그램 타입 커맨드가 제1 타입을 지시하도록 결정할 수 있다. 프로그램 동작 제어부(230)는 커맨드 정보에 따라 제2 커맨드가 프로그램 커맨드이면, 프로그램 타입 커맨드가 제2 타입을 지시하도록 결정할 수 있다. In detail, the
프로그램 동작 제어부(230)는 결정한 프로그램 타입 커맨드를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 제공받은 프로그램 타입 커맨드에 따라 제1 커맨드에 따른 프로그램 동작을 노멀 프로그램 동작 또는 캐시 프로그램 동작으로 수행할 수 있다. The
실시 예에서, 메모리 장치(100)는 제공받은 프로그램 타입 커맨드가 제1 타입을 지시하면, 제1 커맨드에 따른 프로그램 동작시 노멀 프로그램 동작을 수행할 수 있다. 따라서, 프로그램 동작 제어부(230)는 메모리 장치(100)가 제1 커맨드에 따른 노멀 프로그램 동작을 완료한 이후에, 다른 프로그램 커맨드에 따라 저장될 데이터를 메모리 장치(100)에 제공할 수 있다. According to an embodiment, when the received program type command indicates a first type, the
메모리 장치(100)는 제공받은 프로그램 타입 커맨드가 제2 타입을 지시하면, 제1 커맨드에 따른 프로그램 동작시 캐시 프로그램 동작을 수행할 수 있다. 따라서, 프로그램 동작 제어부(230)는 메모리 장치(100)가 제1 커맨드에 따른 캐시 프로그램 동작을 수행하는 동안, 제2 커맨드에 따라 저장될 데이터를 메모리 장치(100)에 제공할 수 있다. When the provided program type command indicates the second type, the
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.The
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.FIG. 2 is a diagram for describing a structure of the memory device of FIG. 1.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다. Referring to FIG. 2, the
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들은 동일 워드라인에 연결된 메모리 셀들을 하나의 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 페이지로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.The
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터(DATA) 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터(DATA) 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터(DATA) 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터(DATA) 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.Each of the memory cells of the
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.The
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.The
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.The
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.The
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스(RADD)에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.The
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.In a program operation, the
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.In the read operation, the
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다. According to an embodiment of the present disclosure, the erase operation of the
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.According to an embodiment of the present disclosure, the
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.The
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.In an embodiment, the
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.In an embodiment, the
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.The
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.The generated operating voltages Vop may be supplied to the
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직 (130)의 제어에 응답하여 동작한다. The read and write
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다. The first to m th page buffers PB1 to PBm communicate with the data input /
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.In the program operation, when the program pulse is applied to the selected word line, the first to m th page buffers PB1 to PBm receive data DATA to be stored through the data input /
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다. In the read operation, the read and write
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.In an erase operation, the read and write
실시 예에서, 캐시 프로그램 동작의 경우, 읽기 및 쓰기 회로(123)에 포함된 복수의 페이지 버퍼들 중 일부 페이지 버퍼들에 저장된 데이터(DATA)가 메모리 셀 어레이(110)에 저장되는 프로그램 동작이 수행되는 동안, 복수의 페이지 버퍼들 중 다른 페이지 버퍼들은 데이터 입출력 회로(124)로부터 새로운 데이터(DATA)를 전달받아 저장할 수 있다.In an embodiment, in the cache program operation, a program operation in which data DATA stored in some page buffers among the plurality of page buffers included in the read and write
실시 예에서, 읽기 및 쓰기 회로(123)는 페이지 버퍼들 및 캐시 페이지 버퍼들을 포함할 수 있다. 캐시 페이지 버퍼들은 캐시 프로그램 동작시 메모리 컨트롤러(200)로부터 입력되는 데이터(DATA)를 임시로 저장할 수 있다. 즉, 페이지 버퍼들에 저장된 데이터(DATA)가 메모리 셀 어레이(110)에 저장되는 프로그램 동작이 수행되는 동안, 캐시 페이지 버퍼들은 메모리 컨트롤러(200)로부터 입력되는 데이터(DATA)를 임시로 저장할 수 있다. 프로그램 동작이 완료되면 페이지 버퍼들에 저장된 데이터(DATA)는 삭제될 수 있다. 페이지 버퍼들은 프로그램 동작이 완료되면, 캐시 페이지 버퍼들에 저장된 데이터(DATA)를 전달받아 저장할 수 있다.In an embodiment, the read and write
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다. The data input /
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.The data input /
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.The
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.The
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(RADD)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)으로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.The
실시 예에서, 제어 로직(130)은 프로그램 동작 처리부(131)를 포함할 수 있다.In an embodiment, the
프로그램 동작 처리부(131)는 메모리 컨트롤러(200)로부터 프로그램 개시 커맨드(CMD), 프로그램 타입 커맨드(CMD) 및 프로그램 데이터가 저장될 메모리 셀 어레이(110)의 어드레스(ADDR)를 수신할 수 있다. The
프로그램 동작 처리부(131)는 수신한 프로그램 개시 커맨드(CMD)에 응답하여, 데이터 입출력 회로(124)가 입력받은 프로그램 데이터(DATA)를 읽기 및 쓰기 회로(123)를 거쳐 메모리 셀 어레이(110)에 저장하는 프로그램 동작을 수행할 수 있다. In response to the received program start command CMD, the
구체적으로, 프로그램 동작 처리부(131)는 데이터 입출력 회로(124)가 수신한 프로그램 데이터(DATA)를 데이터 라인들(DL)을 통해 읽기 및 쓰기 회로(123)에 포함된 복수의 페이지 버퍼들에 전달할 수 있다. 복수의 페이지 버퍼들은 데이터 입출력 회로(124)로부터 전달받은 프로그램 데이터(DATA)를 저장할 수 있다. 복수의 페이지 버퍼들은 메모리 셀 어레이(110)와 비트라인들(BL)을 통해 메모리 셀 어레이(110)와 전기적으로 연결될 수 있다. 프로그램 동작 처리부(131)는 수신한 어드레스(ADDR)를 기초로 복수의 페이지 버퍼들에 저장된 프로그램 데이터(DATA)를 메모리 셀 어레이(110)에 저장하는 프로그램 동작을 수행할 수 있다. In detail, the
프로그램 동작 처리부(131)는 프로그램 데이터(DATA)를 메모리 셀 어레이(110)에 저장하는 프로그램 동작시, 수신한 프로그램 타입 커맨드(CMD)에 따라 노멀 프로그램 동작 또는 캐시 프로그램 동작을 수행할 수 있다. The
프로그램 동작 처리부(131)는 노멀 프로그램 동작 수행시, 메모리 셀 어레이(110)에 프로그램 데이터(DATA)를 저장하는 프로그램 동작이 완료된 이후에, 읽기 및 쓰기 회로(123)가 새 프로그램 데이터(DATA)를 수신하도록 제어할 수 있다. 프로그램 동작 처리부(131)는 캐시 프로그램 동작 수행시, 메모리 셀 어레이(110)에 프로그램 데이터(DATA)를 저장하는 프로그램 동작이 수행되는 동안, 읽기 및 쓰기 회로(123)가 새 프로그램 데이터(DATA)를 수신하도록 제어할 수 있다.When the
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.3 is a diagram illustrating an example embodiment of a memory cell array of FIG. 2.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 및 도 5를 참조하여 더 상세히 설명된다.Referring to FIG. 3, the
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.FIG. 4 is a circuit diagram illustrating one memory block BLKa among the memory blocks BLK1 to BLKz of FIG. 3.
도 4를 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 5에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.Referring to FIG. 4, the memory block BLKa includes a plurality of cell strings CS11 to CS1m and CS21 to CS2m. In an embodiment, each of the plurality of cell strings CS11 ˜ CS1m and CS21 ˜ CS2m may have a 'U' shape. Within the memory block BLKa, m cell strings are arranged in a row direction (ie, + X direction). In FIG. 5, two cell strings are shown arranged in a column direction (ie, + Y direction). However, it will be understood that three or more cell strings may be arranged in a column direction as a convenience of description.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.Each of the cell strings CS11 to CS1m and CS21 to CS2m includes at least one source select transistor SST, first to nth memory cells MC1 to MCn, a pipe transistor PT, and at least one drain. And a selection transistor DST.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.Each of the selection transistors SST and DST and the memory cells MC1 to MCn may have a similar structure. In some embodiments, each of the selection transistors SST and DST and the memory cells MC1 to MCn may include a channel layer, a tunneling insulating layer, a charge storage layer, and a blocking insulating layer. In an embodiment, a pillar for providing a channel layer may be provided in each cell string. In an embodiment, pillars for providing at least one of a channel layer, a tunneling insulating layer, a charge storage layer, and a blocking insulating layer may be provided in each cell string.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.The source select transistor SST of each cell string is connected between the common source line CSL and the memory cells MC1 to MCp.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.In an embodiment, source select transistors of cell strings arranged in the same row are connected to source select lines extending in the row direction, and source select transistors of cell strings arranged in different rows are connected to different source select lines. In FIG. 4, source select transistors of the cell strings CS11 to CS1m of the first row are connected to the first source select line SSL1. Source select transistors of the cell strings CS21 to CS2m of the second row are connected to the second source select line SSL2.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.In another embodiment, the source select transistors of the cell strings CS11 to CS1m and CS21 to CS2m may be commonly connected to one source select line.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.The first to nth memory cells MC1 to MCn of each cell string are connected between the source select transistor SST and the drain select transistor DST.
제1 내지 제 n 메모리 셀들(MC1~MCn)은 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.The first to nth memory cells MC1 to MCn may be divided into first to pth memory cells MC1 to MCp and p + 1 to nth memory cells MCp + 1 to MCn. The first to pth memory cells MC1 to MCp are sequentially arranged in a direction opposite to the + Z direction, and are connected in series between the source select transistor SST and the pipe transistor PT. The p + 1 to nth memory cells MCp + 1 to MCn are sequentially arranged in the + Z direction, and are connected in series between the pipe transistor PT and the drain select transistor DST. The first to pth memory cells MC1 to MCp and the p + 1 to nth memory cells MCp + 1 to MCn are connected through a pipe transistor PT. Gates of the first to nth memory cells MC1 to MCn of each cell string are connected to the first to nth word lines WL1 to WLn, respectively.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.The gate of the pipe transistor PT of each cell string is connected to the pipeline PL.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.The drain select transistor DST of each cell string is connected between the corresponding bit line and the memory cells MCp + 1 to MCn. The cell strings arranged in the row direction are connected to the drain select line extending in the row direction. The drain select transistors of the cell strings CS11 to CS1m of the first row are connected to the first drain select line DSL1. The drain select transistors of the cell strings CS21 to CS2m of the second row are connected to the second drain select line DSL2.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결되어 있다.Cell strings arranged in the column direction are connected to bit lines extending in the column direction. In FIG. 4, the cell strings CS11 and CS21 of the first column are connected to the first bit line BL1. The cell strings CS1m and CS2m of the m th column are connected to the m th bit line BLm.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.Memory cells connected to the same word line in the cell strings arranged in the row direction constitute one page. For example, the memory cells connected to the first word line WL1 among the cell strings CS11 to CS1m of the first row constitute one page. The memory cells connected to the first word line WL1 of the cell strings CS21 to CS2m of the second row form another page. By selecting one of the drain select lines DSL1 and DSL2, cell strings arranged in one row direction will be selected. By selecting any one of the word lines WL1 to WLn, one page of the selected cell strings may be selected.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.In another embodiment, even bit lines and odd bit lines may be provided instead of the first to m th bit lines BL1 to BLm. The even-numbered cell strings of the cell strings CS11 to CS1m or CS21 to CS2m arranged in the row direction are connected to the even bit lines, respectively, and the cell strings CS11 to CS1m or CS21 to CS2m arranged in the row direction. The odd-numbered cell strings may be connected to the odd bit lines, respectively.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.In an embodiment, at least one or more of the first to nth memory cells MC1 to MCn may be used as a dummy memory cell. For example, at least one dummy memory cell is provided to reduce an electric field between the source select transistor SST and the memory cells MC1 to MCp. Alternatively, at least one dummy memory cell is provided to reduce an electric field between the drain select transistor DST and the memory cells MCp + 1 to MCn. As more dummy memory cells are provided, the reliability of the operation on the memory block BLKa is improved while the size of the memory block BLKa is increased. As fewer memory cells are provided, the size of the memory block BLKa may be reduced while the reliability of the operation of the memory block BLKa may be reduced.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.In order to efficiently control at least one dummy memory cell, each of the dummy memory cells may have a required threshold voltage. Before or after an erase operation on the memory block BLKa, program operations on all or some of the dummy memory cells may be performed. When the erase operation is performed after the program operation is performed, the threshold voltages of the dummy memory cells control the voltages applied to the dummy word lines connected to the dummy memory cells so that the dummy memory cells may have the required threshold voltages. .
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.FIG. 5 is a circuit diagram illustrating another example embodiment of one of the memory blocks BLK1 to BLKz of FIG. 3.
도 5를 참조하면 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.Referring to FIG. 5, the memory block BLKb includes a plurality of cell strings CS11 ′ through CS1 m ′ and CS21 ′ through CS2 m ′. Each of the plurality of cell strings CS11 'to CS1m' and CS21 'to CS2m' extends along the + Z direction. Each of the plurality of cell strings CS11 'to CS1m' and CS21 'to CS2m' includes at least one source select transistor SST and a first layer stacked on a substrate (not shown) under the memory block BLK1 '. To n-th memory cells MC1 to MCn and at least one drain select transistor DST.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.The source select transistor SST of each cell string is connected between the common source line CSL and the memory cells MC1 to MCn. Source select transistors of cell strings arranged in the same row are connected to the same source select line. Source select transistors of the cell strings CS11 'to CS1m' arranged in the first row are connected to the first source select line SSL1. Source select transistors of the cell strings CS21 'to CS2m' arranged in the second row are connected to the second source select line SSL2. In another embodiment, the source select transistors of the cell strings CS11 'to CS1m' and CS21 'to CS2m' may be commonly connected to one source select line.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.The first to nth memory cells MC1 to MCn of each cell string are connected in series between the source select transistor SST and the drain select transistor DST. Gates of the first to nth memory cells MC1 to MCn are connected to the first to nth word lines WL1 to WLn, respectively.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.The drain select transistor DST of each cell string is connected between the corresponding bit line and the memory cells MC1 to MCn. The drain select transistors of the cell strings arranged in the row direction are connected to the drain select line extending in the row direction. The drain select transistors of the cell strings CS11 'to CS1m' of the first row are connected to the first drain select line DSL1. The drain select transistors of the cell strings CS21 'to CS2m' of the second row are connected to the second drain select line DSL2.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.As a result, the memory block BLKb of FIG. 5 has an equivalent circuit similar to that of the memory block BLKa of FIG. 4 except that the pipe transistor PT is excluded from each cell string.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.In another embodiment, even bit lines and odd bit lines may be provided instead of the first to m th bit lines BL1 to BLm. The even-numbered cell strings among the cell strings CS11 'to CS1m' or CS21 'to CS2m' arranged in the row direction are connected to the even bit lines, and the cell strings CS11 'to CS1m arranged in the row direction. The odd-numbered cell strings of 'or CS21' to CS2m 'may be connected to the odd bit lines, respectively.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.In an embodiment, at least one or more of the first to nth memory cells MC1 to MCn may be used as a dummy memory cell. For example, at least one dummy memory cell is provided to reduce an electric field between the source select transistor SST and the memory cells MC1 to MCn. Alternatively, at least one dummy memory cell may be provided to reduce an electric field between the drain select transistor DST and the memory cells MC1 ˜ MCn. As more dummy memory cells are provided, the reliability of the operation on the memory block BLKb is improved while the size of the memory block BLKb is increased. As fewer memory cells are provided, the size of the memory block BLKb may be reduced while the reliability of an operation on the memory block BLKb may be reduced.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.In order to efficiently control at least one dummy memory cell, each of the dummy memory cells may have a required threshold voltage. Before or after an erase operation on the memory block BLKb, program operations on all or some of the dummy memory cells may be performed. When the erase operation is performed after the program operation is performed, the threshold voltages of the dummy memory cells control the voltages applied to the dummy word lines connected to the dummy memory cells so that the dummy memory cells may have the required threshold voltages. .
도 6은 실시 예에 따른 메모리 장치 및 메모리 컨트롤러의 동작을 설명하기 위한 도면이다.6 is a diagram illustrating an operation of a memory device and a memory controller according to an exemplary embodiment.
도 6을 참조하면, 메모리 장치(100)는 프로그램 동작 처리부(131)를 포함할 수 있다.Referring to FIG. 6, the
프로그램 동작 처리부(131)는 프로그램 동작 제어부(230)가 제공하는 프로그램 개시 커맨드에 응답하여, 프로그램 동작 제어부(230)로부터 수신한 데이터를 메모리 장치(100)에 저장하는 프로그램 동작을 수행할 수 있다. 프로그램 개시 커맨드는 프로그램 동작 처리부(131)가 프로그램 동작을 수행할 것을 지시하는 커맨드일 수 있다. The
프로그램 동작 처리부(131)는 프로그램 동작 제어부(230)가 제공하는 프로그램 타입 커맨드에 따라 노멀 프로그램 동작 또는 캐시 프로그램 동작을 수행할 수 있다. 프로그램 타입 커맨드는 프로그램 동작 처리부(131)가 프로그램 개시 커맨드에 응답하여, 수행할 프로그램 동작이 노멀 프로그램 동작 또는 캐시 프로그램 동작 중 어느 동작인지를 나타내는 커맨드일 수 있다. The
실시 예에서, 프로그램 타입 커맨드는 수행할 프로그램 동작이 노멀 프로그램 동작이면, 제1 타입을 지시할 수 있다. 프로그램 타입 커맨드는 수행할 프로그램 동작이 캐시 프로그램 동작이면, 제2 타입을 지시할 수 있다. In an embodiment, the program type command may indicate the first type if the program operation to be performed is a normal program operation. The program type command may indicate the second type if the program operation to be performed is a cache program operation.
프로그램 동작 처리부(131)는 수신한 프로그램 타입 커맨드가 제1 타입을 지시하면, 프로그램 개시 커맨드에 따른 프로그램 동작시 노멀 프로그램 동작을 수행할 수 있다. 프로그램 동작 처리부(131)는 노멀 프로그램 동작 수행시, 프로그램 동작이 완료된 이후에, 프로그램 동작 제어부(230)로부터 메모리 장치(100)에 저장될 신규 데이터(DATA)를 수신할 수 있다. If the received program type command indicates the first type, the
프로그램 동작 처리부(131)는 수신한 프로그램 타입 커맨드가 제2 타입을 지시하면, 프로그램 개시 커맨드에 따른 프로그램 동작시 캐시 프로그램 동작을 수행할 수 있다. 프로그램 동작 처리부(131)는 캐시 프로그램 동작 수행시, 프로그램 동작이 수행되는 동안, 프로그램 동작 제어부(230)로부터 메모리 장치(100)에 저장될 신규 데이터(DATA)를 수신할 수 있다.If the received program type command indicates the second type, the
실시 예에서, 메모리 컨트롤러(200)는 커맨드 큐(210), 캐시 프로그램 판단부(220) 및 프로그램 동작 제어부(230)를 포함할 수 있다.In an embodiment, the
커맨드 큐(210)는 메모리 장치(100)가 수행할 복수의 커맨드들을 순차적으로 저장할 수 있다. 저장된 커맨드는 리드 커맨드, 프로그램 커맨드 및 소거 커맨드 중 어느 하나일 수 있다. 커맨드는 호스트(300)의 요청에 따라 생성될 수 있다. 커맨드 큐(210)에 저장된 커맨드들은 생성된 순서대로 메모리 장치(100)에 의해 수행될 수 있다. 즉, 커맨드 큐(210)에 저장된 커맨드들은 선입선출(First In First Out,FIFO) 방식으로 관리될 수 있다.The
캐시 프로그램 판단부(220)는 커맨드 큐(210)에 순차적으로 저장된 연속된 커맨드들 중 프로그램 동작 처리부(131)에 제공된 프로그램 커맨드 다음에 수행될 커맨드가 프로그램 커맨드인지 판단할 수 있다. 캐시 프로그램 판단부(220)는 다음에 수행될 커맨드가 프로그램 커맨드인지 여부를 나타내는 커맨드 정보를 생성할 수 있다. 캐시 프로그램 판단부(220)는 생성한 커맨드 정보를 프로그램 동작 제어부(230)에 제공할 수 있다. The
프로그램 동작 제어부(230)는 커맨드 큐(210)에 저장된 커맨드가 프로그램 커맨드인지 판단할 수 있다. 프로그램 동작 제어부(230)는 저장된 커맨드가 프로그램 커맨드이면, 프로그램 커맨드에 따른 프로그램 개시 커맨드를 프로그램 동작 처리부(131)에 제공할 수 있다. 프로그램 동작 제어부(230)는 프로그램 개시 커맨드에 대응되는 프로그램 타입 커맨드를 프로그램 동작 처리부(131)에 제공할 수 있다. The
프로그램 개시 커맨드는 프로그램 동작 처리부(131)가 데이터를 저장하는 프로그램 동작을 수행할 것을 지시하는 커맨드일 수 있다. 프로그램 타입 커맨드는 프로그램 동작 처리부(131)가 수행할 프로그램 동작이 노멀 프로그램 동작 또는 캐시 프로그램 동작 중 어느 동작인지를 나타내는 커맨드일 수 있다. The program start command may be a command for instructing the
실시 예에서, 프로그램 타입 커맨드는 프로그램 동작 처리부(131)가 수행할 프로그램 동작이 노멀 프로그램 동작이면, 제1 타입을 지시할 수 있다. 프로그램 타입 커맨드는 프로그램 동작 처리부(131)가 수행할 프로그램 동작이 캐시 프로그램 동작이면, 제2 타입을 지시할 수 있다. In an embodiment, the program type command may indicate the first type if the program operation to be performed by the
프로그램 동작 제어부(230)는 프로그램 개시 커맨드, 데이터가 저장될 메모리 장치(100)의 어드레스, 데이터 및 프로그램 타입 커맨드 순으로 프로그램 동작 처리부(131)에 제공할 수 있다. 다른 실시 예에서, 프로그램 개시 커맨드와 프로그램 데이터가 프로그램 동작 처리부(131)에 제공되는 순서는 뒤바뀔 수 있다.The
예를 들면, 프로그램 동작 제어부(230)는 커맨드 큐(210)에 순차적으로 저장된 연속된 제1 및 제2 커맨드 중 제1 커맨드가 프로그램 커맨드이면, 프로그램 커맨드인 제1 커맨드에 따라 프로그램 개시 커맨드를 프로그램 동작 처리부(131)에 제공할 수 있다. 제2 커맨드는 제1 커맨드 다음에 메모리 장치(100)에 의해 수행될 커맨드일 수 있다.For example, the
프로그램 동작 제어부(230)는 캐시 프로그램 판단부(220)로부터 제2 커맨드가 프로그램 커맨드인지 여부를 나타내는 커맨드 정보를 제공받을 수 있다. 프로그램 동작 제어부(230)는 커맨드 정보에 따라 제2 커맨드가 프로그램 커맨드이면, 프로그램 동작 처리부(131)가 캐시 프로그램 동작을 수행하도록 제어할 수 있다. 프로그램 동작 제어부(230)는 커맨드 정보에 따라, 제2 커맨드가 리드 커맨드 또는 소거 커맨드이면, 프로그램 동작 처리부(131)가 노멀 프로그램 동작을 수행하도록 제어할 수 있다.The
프로그램 동작 제어부(230)는 커맨드 정보에 따라 프로그램 개시 커맨드에 대응되는 프로그램 타입 커맨드를 결정할 수 있다. The
예를 들어, 프로그램 동작 제어부(230)는 커맨드 정보에 따라 제2 커맨드가 리드 커맨드 또는 소거 커맨드이면, 프로그램 타입 커맨드가 제1 타입을 지시하도록 결정할 수 있다. 프로그램 동작 제어부(230)는 커맨드 정보에 따라 제2 커맨드가 프로그램 커맨드이면, 프로그램 타입 커맨드가 제2 타입을 지시하도록 결정할 수 있다. 프로그램 동작 제어부(230)는 결정한 프로그램 타입 커맨드를 프로그램 동작 처리부(131)에 제공할 수 있다. 프로그램 동작 처리부(131)는 제공받은 프로그램 타입 커맨드에 따라 제1 커맨드에 따른 프로그램 동작을 노멀 프로그램 동작 또는 캐시 프로그램 동작으로 수행할 수 있다. For example, the
실시 예에서, 프로그램 동작 처리부(131)는 제공받은 프로그램 타입 커맨드가 제1 타입을 지시하면, 제1 커맨드에 따른 프로그램 동작시 노멀 프로그램 동작을 수행할 수 있다. 따라서, 프로그램 동작 제어부(230)는 프로그램 동작 처리부(131)가 제1 커맨드에 따른 노멀 프로그램 동작을 완료한 이후에, 다른 프로그램 커맨드에 따라 저장될 데이터를 프로그램 동작 처리부(131)에 제공할 수 있다. In an embodiment, if the provided program type command indicates the first type, the
프로그램 동작 처리부(131)는 제공받은 프로그램 타입 커맨드가 제2 타입을 지시하면, 제1 커맨드에 따른 프로그램 동작시 캐시 프로그램 동작을 수행할 수 있다. 따라서, 프로그램 동작 제어부(230)는 프로그램 동작 처리부(131)가 제1 커맨드에 따른 캐시 프로그램 동작을 수행하는 동안, 제2 커맨드에 따라 저장될 데이터를 프로그램 동작 처리부(131)에 제공할 수 있다. If the provided program type command indicates the second type, the
도 7은 도 6의 커맨드 큐를 설명하기 위한 도면이다.FIG. 7 is a diagram for describing the command queue of FIG. 6.
도 7을 참조하면, 커맨드 큐는 도 1을 참조하여 설명된 메모리 장치에 의해 수행될 커맨드들을 순차적으로 저장할 수 있다. 실시 예에서, 커맨드 큐는 제1 내지 제3 커맨드들(CMD1~CDM3)을 저장할 수 있다. 커맨드 큐에 저장되는 커맨드들의 개수는 본 실시 예에 제한되지 않는다. 제1 내지 제3 커맨드들(CMD1~CMD3) 각각은 리드 커맨드, 소거 커맨드 및 프로그램 커맨드들 중 어느 하나일 수 있다.Referring to FIG. 7, the command queue may sequentially store commands to be performed by the memory device described with reference to FIG. 1. In an embodiment, the command queue may store first to third commands CMD1 to CDM3. The number of commands stored in the command queue is not limited to this embodiment. Each of the first to third commands CMD1 to CMD3 may be one of a read command, an erase command, and a program command.
커맨드 큐에 저장된 커맨드들은 선입선출(First In First Out, FIFO)방식으로 관리될 수 있다. 따라서, 순차적으로 커맨드 큐에 입력되어 저장된 커맨드들은 입력된 순서대로 커맨드 큐에서 출력될 수 있다. 예를 들면, 제1 커맨드(CMD1)가 첫 번째로 커맨드 큐에 입력되고, 첫 번째로 커맨드 큐에서 출력될 수 있다. 제2 커맨드(CMD2)가 두 번째로 커맨드 큐에 입력되고, 두 번째로 커맨드 큐에서 출력될 수 있다. 제3 커맨드(CMD3)가 세 번째로 커맨드 큐에 입력되고, 세 번째로 커맨드 큐에서 출력될 수 있다.Commands stored in the command queue may be managed in a first in first out (FIFO) manner. Therefore, the commands sequentially input and stored in the command queue may be output from the command queue in the input order. For example, the first command CMD1 may be input to the command queue first and output from the command queue first. The second command CMD2 may be input to the command queue secondly and output from the command queue secondly. The third command CMD3 may be input to the command queue thirdly and output from the command queue thirdly.
실시 예에서, 제1 커맨드(CMD1)는 프로그램 커맨드일 수 있다. 이 경우, 제1 커맨드(CMD1)에 따라 프로그램 개시 커맨드가 메모리 장치에 제공될 수 있다. 프로그램 개시 커맨드에 대응되는 프로그램 타입 커맨드가 메모리 장치에 제공될 수 있다.In an embodiment, the first command CMD1 may be a program command. In this case, a program start command may be provided to the memory device according to the first command CMD1. A program type command corresponding to the program start command may be provided to the memory device.
도 8은 노멀 프로그램 동작 및 캐시 프로그램 동작을 설명하기 위한 도면이다.8 is a diagram for explaining a normal program operation and a cache program operation.
도 8을 참조하면, 제1 페이지 버퍼 및 제2 페이지 버퍼는 도 2를 참조하여 설명된 읽기 쓰기 회로에 포함된 복수의 페이지 버퍼들 중 일부일 수 있다. 제1 페이지 버퍼 및 제2 페이지 버퍼 각각은 복수 개로 구성될 수 있다. 메모리 셀 어레이는 복수의 메모리 셀들을 포함할 수 있다. 도 8에서, 제1 커맨드 및 제2 커맨드는 모두 프로그램 커맨드일 수 있다.Referring to FIG. 8, the first page buffer and the second page buffer may be part of a plurality of page buffers included in the read / write circuit described with reference to FIG. 2. Each of the first page buffer and the second page buffer may be configured in plural. The memory cell array may include a plurality of memory cells. In FIG. 8, both the first command and the second command may be program commands.
그림 (a)는 실시 예에 따른 노멀 프로그램 동작을 설명하기 위한 도면이다. FIG. (A) is a diagram for describing a normal program operation according to an exemplary embodiment.
제1 커맨드에 따라 저장될 프로그램 데이터는 제1 페이지 버퍼에 입력되어 저장될 수 있다. 제1 페이지 버퍼에 저장된 프로그램 데이터가 메모리 셀 어레이에 저장되는 프로그램 동작이 수행될 수 있다. 제1 페이지 버퍼는 프로그램 동작이 완료된 이후에, 새롭게 프로그램 데이터를 수신할 수 있다. 따라서, 노멀 프로그램 동작 수행시, 제2 커맨드에 따라 저장될 프로그램 데이터는 제1 커맨드에 따른 프로그램 동작이 완료된 이후에 제1 페이지 버퍼에 입력되어 저장될 수 있다. Program data to be stored according to the first command may be input and stored in the first page buffer. A program operation in which program data stored in a first page buffer is stored in a memory cell array may be performed. The first page buffer may newly receive program data after a program operation is completed. Therefore, when the normal program operation is performed, program data to be stored according to the second command may be input and stored in the first page buffer after the program operation according to the first command is completed.
그림 (b)는 실시 예에 따른 캐시 프로그램 동작을 설명하기 위한 도면이다. FIG. (B) is a diagram illustrating a cache program operation according to an embodiment.
그림 (a)의 노멀 프로그램 동작과 달리, 제1 커맨드에 따른 프로그램 동작이 수행되는 동안, 제2 커맨드에 따라 저장될 프로그램 데이터는 제2 페이지 버퍼에 입력되어 저장될 수 있다. 제2 페이지 버퍼는 캐시 프로그램 동작시 이용되는 캐시 페이지 버퍼일 수 있다. 제1 페이지 버퍼에 저장된 제1 커맨드에 따라 저장될 프로그램 데이터가 메모리 셀 어레이에 저장되는 프로그램 동작이 완료되면, 제2 페이지 버퍼에 저장된 제2 커맨드에 따라 저장될 프로그램 데이터는 제1 페이지 버퍼에 전달될 수 있다.Unlike the normal program operation of FIG. (A), while the program operation according to the first command is performed, program data to be stored according to the second command may be input and stored in the second page buffer. The second page buffer may be a cache page buffer used during a cache program operation. When the program operation in which the program data to be stored according to the first command stored in the first page buffer is stored in the memory cell array is completed, the program data to be stored according to the second command stored in the second page buffer is transferred to the first page buffer. Can be.
노멀 프로그램 동작은 데이터를 저장하는 프로그램 동작이 완료된 이후에 다음 프로그램 데이터가 입력될 수 있다. 캐시 프로그램 동작은 프로그램 동작이 수행되는 동안, 다음 프로그램 데이터가 입력될 수 있다. 따라서 캐시 프로그램 동작의 경우 노멀 프로그램 동작에 비해, 다음 프로그램 데이터를 입력 받는 시간과 프로그램 동작 시간이 중첩되는 범위 내에서 전체 프로그램 시간이 단축될 수 있다. 즉, 연속되는 쓰기 데이터에 대한 프로그램 동작을 수행하는 경우, 캐시 프로그램 동작이 노멀 프로그램 동작보다 데이터 쓰기 성능이 좋을 수 있다.In the normal program operation, after the program operation for storing data is completed, the next program data may be input. In the cache program operation, the next program data may be input while the program operation is performed. Therefore, in the cache program operation, as compared with the normal program operation, the total program time may be shortened within the range where the next program data input time and the program operation time overlap. That is, when performing a program operation on consecutive write data, the cache program operation may have better data write performance than the normal program operation.
도 9는 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.9 is a diagram for describing a program operation according to an exemplary embodiment.
도 9를 참조하면, (a)에서 제1 커맨드 및 제2 커맨드는 프로그램 커맨드일 수 있다. 커맨드 큐에 제1 커맨드 및 제2 커맨드가 순차적으로 입력된 이후에, 메모리 장치에 제1 커맨드가 제공될 수 있다. Referring to FIG. 9, in (a), the first command and the second command may be program commands. After the first command and the second command are sequentially input to the command queue, the first command may be provided to the memory device.
메모리 컨트롤러는 커맨드 큐에 연속하는 프로그램 커맨드인 제1 커맨드 및 제2 커맨드가 입력된 상태이므로, 제1 커맨드를 캐시 프로그램 커맨드로 설정하여 메모리 장치에 제공할 수 있다. 메모리 컨트롤러는 제1 커맨드에 따른 캐시 프로그램 동작이 수행되는 동안, 제2 커맨드를 메모리 장치에 제공할 수 있다. 메모리 컨트롤러는 캐시 프로그램 동작이 수행되는 동안 제2 커맨드에 따라 저장될 데이터를 메모리 장치에 제공할 수 있다. Since the first controller and the second command, which are program commands consecutive to the command queue, are input, the memory controller may set the first command as a cache program command and provide the first command to the memory device. The memory controller may provide the second command to the memory device while the cache program operation according to the first command is performed. The memory controller may provide the memory device with data to be stored according to the second command while the cache program operation is performed.
(b)에서 제1 커맨드 및 제2 커맨드는 프로그램 커맨드일 수 있다. 커맨드 큐에 제1 커맨드가 입력된 이후에 제1 커맨드가 메모리 장치에 제공될 수 있다.In (b), the first command and the second command may be program commands. After the first command is input to the command queue, the first command may be provided to the memory device.
메모리 컨트롤러는 커맨드 큐에 제1 커맨드만 입력된 상태이므로, 제1 커맨드를 노멀 프로그램 커맨드로 설정하여 메모리 장치에 제공할 수 있다. 제2 커맨드는 제1 커맨드가 메모리 장치에 제공된 이후에 커맨드 큐에 입력될 수 있다. 따라서, 메모리 컨트롤러는 제1 커맨드를 메모리 장치에 제공한 이후에는, 메모리 장치가 제1 커맨드에 따른 프로그램 동작을 캐시 프로그램 동작으로 수행하도록 제어할 수 없다. Since only the first command is input to the command queue, the memory controller may set the first command as a normal program command and provide the first command to the memory device. The second command may be input to the command queue after the first command is provided to the memory device. Therefore, after providing the first command to the memory device, the memory controller cannot control the memory device to perform the program operation according to the first command as the cache program operation.
메모리 컨트롤러는 제1 커맨드에 따른 노멀 프로그램 동작이 수행되는 동안, 제2 커맨드를 메모리 장치에 제공할 수 없다. 즉, 메모리 컨트롤러는 노멀 프로그램 동작이 완료된 이후에 제2 커맨드를 메모리 장치에 제공할 수 있다. 메모리 컨트롤러는 노멀 프로그램 동작이 완료된 이후에 제2 커맨드에 따라 저장될 데이터를 메모리 장치에 제공할 수 있다.The memory controller cannot provide the second command to the memory device while the normal program operation according to the first command is performed. That is, the memory controller may provide the second command to the memory device after the normal program operation is completed. The memory controller may provide data to be stored according to the second command to the memory device after the normal program operation is completed.
도 10은 다른 실시 예에 따른 프로그램 동작을 설명하기 위한 도면이다.10 is a diagram for describing a program operation, according to another exemplary embodiment.
도 10을 참조하면, 제1 커맨드 프로그램 커맨드일 수 있다. 커맨드 큐에 제1 커맨드가 입력된 이후에 제1 커맨드가 메모리 장치에 제공될 수 있다. Referring to FIG. 10, it may be a first command program command. After the first command is input to the command queue, the first command may be provided to the memory device.
메모리 컨트롤러는 커맨드 큐에 제1 커맨드가 입력된 상태이므로, 제1 커맨드에 대응되는 프로그램 개시 커맨드를 메모리 장치에 제공할 수 있다. 프로그램 개시 커맨드는 데이터를 저장하는 프로그램 동작을 지시하는 커맨드일 수 있다. 메모리 컨트롤러는 프로그램 개시 커맨드를 제공한 이후에 제1 커맨드에 따라 저장될 데이터를 메모리 장치에 제공할 수 있다. Since the first controller is input to the command queue, the memory controller may provide a program start command corresponding to the first command to the memory device. The program start command may be a command for instructing a program operation to store data. After providing the program start command, the memory controller may provide the memory device with data to be stored according to the first command.
메모리 컨트롤러는 제1 커맨드에 따라 저장될 데이터를 메모리 장치에 제공한 이후에, 제1 커맨드에 대응되는 프로그램 타입 커맨드를 메모리 장치에 제공할 수 있다. 프로그램 타입 커맨드는 프로그램 개시 커맨드가 지시하는 프로그램 동작이 노멀 프로그램 동작이면 제1 타입, 캐시 프로그램 동작이면 제2 타입을 지시할 수 있다. After providing the data to be stored according to the first command to the memory device, the memory controller may provide a program type command corresponding to the first command to the memory device. The program type command may indicate a first type if the program operation indicated by the program start command is a normal program operation and a second type if the cache program operation is performed.
실시 예에서, 제2 커맨드는 제1 커맨드에 대응되는 프로그램 개시 커맨드가 메모리 장치에 제공된 이후에 커맨드 큐에 입력될 수 있다. 제2 커맨드는 제1 커맨드 다음에 메모리 장치에 의해 수행될 프로그램 커맨드일 수 있다. 메모리 컨트롤러는 제2 커맨드가 프로그램 커맨드인지 여부에 따라 제1 커맨드에 대응되는 프로그램 타입 커맨드를 결정할 수 있다.In an embodiment, the second command may be input to the command queue after a program start command corresponding to the first command is provided to the memory device. The second command may be a program command to be performed by the memory device after the first command. The memory controller may determine a program type command corresponding to the first command according to whether the second command is a program command.
따라서, 메모리 컨트롤러는 제2 커맨드가 제1 커맨드에 대응되는 프로그램 개시 커맨드 이후에 입력되어도, 메모리 장치가 제1 커맨드에 따른 프로그램 동작을 캐시 프로그램 동작으로 수행하도록 제어할 수 있다. Therefore, even if the second command is input after the program start command corresponding to the first command, the memory controller may control the memory device to perform the program operation according to the first command as the cache program operation.
구체적으로, 메모리 컨트롤러는 제1 커맨드에 대응되는 프로그램 타입 커맨드가 메모리 장치에 제공되기 이전에 커맨드 큐에 제2 커맨드가 입력되면, 제1 커맨드에 대응되는 프로그램 타입 커맨드가 제2 타입을 지시하도록 설정할 수 있다. 메모리 장치는 수신한 프로그램 타입 커맨드가 제2 타입을 지시하므로 캐시 프로그램 동작을 수행할 수 있다. Specifically, when the second command is input to the command queue before the program type command corresponding to the first command is provided to the memory device, the memory controller sets the program type command corresponding to the first command to indicate the second type. Can be. The memory device may perform a cache program operation because the received program type command indicates the second type.
메모리 컨트롤러는 제1 커맨드에 따른 캐시 프로그램 동작이 수행되는 동안, 제2 커맨드에 대응되는 프로그램 개시 커맨드, 제2 커맨드에 따라 저장될 데이터 및 제2 커맨드에 대응되는 프로그램 타입 커맨드를 메모리 장치에 제공할 수 있다. 메모리 컨트롤러는 캐시 프로그램 동작이 수행되는 동안 제2 커맨드에 따라 저장될 데이터를 메모리 장치에 제공할 수 있다. The memory controller may provide the memory device with a program start command corresponding to the second command, data to be stored according to the second command, and a program type command corresponding to the second command while the cache program operation according to the first command is performed. Can be. The memory controller may provide the memory device with data to be stored according to the second command while the cache program operation is performed.
도 10의 실시 예에 따르면, 제1 커맨드에 따라 저장될 프로그램 데이터가 메모리 장치에 제공된 이후에도, 제2 커맨드가 프로그램 커맨드인지 여부에 따라, 제1 커맨드에 따른 프로그램 동작은 노멀 프로그램 동작 또는 캐시 프로그램 동작으로 수행될 수 있다.According to the embodiment of FIG. 10, even after program data to be stored according to the first command is provided to the memory device, depending on whether the second command is a program command, the program operation according to the first command may be a normal program operation or a cache program operation. It can be performed as.
따라서, 캐시 프로그램 동작을 수행하기 위해서는 제1 및 제2 커맨드가 커맨드 큐에 입력될 때까지 대기한 이후에 제1 커맨드를 메모리 장치에 제공해야되는 도 9의 실시 예에 비하여, 도 10의 실시 예는 캐시 프로그램 커맨드 설정 단계에서 발생하는 딜레이가 감소할 수 있다. Therefore, in order to perform the cache program operation, the first command is provided to the memory device after waiting for the first and second commands to be input to the command queue. Delays occurring in the cache program command setting step can be reduced.
또한, 도 9의 실시 예에 따라 노멀 프로그램 동작으로 수행될 것이 도 10의 실시 예에 따라 캐시 프로그램 동작으로 수행됨으로써, 연속적인 쓰기 데이터에 대한 전체 프로그램 시간이 단축될 수 있다.In addition, since the normal program operation according to the embodiment of FIG. 9 is performed by the cache program operation according to the embodiment of FIG. 10, the overall program time for continuous write data may be shortened.
도 11a는 도 10의 노멀 프로그램 동작을 설명하기 위한 도면이다.FIG. 11A is a diagram for describing a normal program operation of FIG. 10.
도 11a를 참조하면, 커맨드 큐는 메모리 장치가 수행할 제1 내지 제3 커맨드를 순차적으로 저장할 수 있다. 제1 및 제3 커맨드는 프로그램 커맨드일 수 있다. 제2 커맨드는 리드 커맨드일 수 있다.Referring to FIG. 11A, the command queue may sequentially store first to third commands to be executed by the memory device. The first and third commands may be program commands. The second command may be a read command.
메모리 컨트롤러는 커맨드 큐에 저장된 제1 커맨드에 따라, 프로그램 개시 커맨드, 어드레스, 데이터 및 프로그램 타입 커맨드 순으로 메모리 장치에 제공할 수 있다. 프로그램 개시 커맨드(PGM Initiation CMD)는 데이터를 저장하는 프로그램 동작을 지시하는 커맨드일 수 있다. 프로그램 타입 커맨드(PGM Type CMD)는 프로그램 개시 커맨드가 지시하는 프로그램 동작이 노멀 프로그램 동작이면 제1 타입(PGM Type CMD1), 캐시 프로그램 동작이면 제2 타입(PGM Type CMD2)을 지시할 수 있다.The memory controller may provide the memory device with a program start command, an address, data, and a program type command in accordance with the first command stored in the command queue. The program start command PGM Initiation CMD may be a command for instructing a program operation for storing data. The program type command PGM Type CMD may indicate the first type PGM Type CMD1 if the program operation indicated by the program start command is a normal program operation, and the second type PGM Type CMD2 if the program operation is a cache program operation.
메모리 컨트롤러는, 제1 커맨드 다음에 수행될 제2 커맨드가 프로그램 커맨드가 아닌 리드 커맨드이므로, 제1 커맨드에 대응되는 프로그램 타입 커맨드가 제1 타입을 지시하도록 결정할 수 있다.Since the second command to be executed after the first command is a read command rather than a program command, the memory controller may determine that a program type command corresponding to the first command indicates the first type.
메모리 장치는 제1 커맨드에 대응되는 프로그램 타입 커맨드를 수신하면 제1 커맨드에 따라 저장될 데이터에 대한 프로그램 동작을 수행할 수 있다. 메모리 장치는 프로그램 타입 커맨드가 제1 타입을 지시하므로 노멀 프로그램 동작을 수행할 수 있다.When the memory device receives a program type command corresponding to the first command, the memory device may perform a program operation on data to be stored according to the first command. The memory device may perform a normal program operation because a program type command indicates a first type.
메모리 컨트롤러는 제1 커맨드에 따른 노멀 프로그램 동작이 수행되는 동안, 제2 커맨드를 메모리 장치에 제공할 수 없다. 메모리 컨트롤러는 제1 커맨드에 따른 노멀 프로그램 동작이 완료된 이후에, 제2 커맨드를 메모리 장치에 제공할 수 있다.The memory controller cannot provide the second command to the memory device while the normal program operation according to the first command is performed. After the normal program operation according to the first command is completed, the memory controller may provide the second command to the memory device.
메모리 장치는 리드 커맨드인 제2 커맨드에 응답하여 리드 동작을 수행할 수 있다.The memory device may perform a read operation in response to the second command which is a read command.
메모리 컨트롤러는 제2 커맨드에 따른 리드 동작이 완료되면, 앞서 설명한 바와 마찬가지 방식으로 제3 커맨드에 따라 메모리 장치가 프로그램 동작을 수행하도록 제어할 수 있다.When the read operation according to the second command is completed, the memory controller may control the memory device to perform a program operation according to the third command in the same manner as described above.
도 11b는 도 10의 캐시 프로그램 동작을 설명하기 위한 도면이다.FIG. 11B is a diagram for describing a cache program operation of FIG. 10.
도 11b를 참조하면, 도 11a와 비교하여 커맨드 큐는 메모리 장치가 수행할 제1 내지 제3 커맨드를 순차적으로 저장할 수 있다. 제1 내지 제3 커맨드들은 프로그램 커맨드일 수 있다. Referring to FIG. 11B, the command queue may sequentially store first to third commands to be executed by the memory device, as compared with FIG. 11A. The first to third commands may be program commands.
메모리 컨트롤러는 커맨드 큐에 저장된 제1 커맨드에 따라, 프로그램 개시 커맨드, 어드레스, 데이터 및 프로그램 타입 커맨드 순으로 메모리 장치에 제공할 수 있다.The memory controller may provide the memory device with a program start command, an address, data, and a program type command in accordance with the first command stored in the command queue.
메모리 컨트롤러는, 제1 커맨드 다음에 수행될 제2 커맨드가 프로그램 커맨드이므로, 제1 커맨드에 대응되는 프로그램 타입 커맨드가 제2 타입을 지시하도록 결정할 수 있다. 메모리 장치는 수신한 프로그램 타입 커맨드가 제2 타입을 지시하므로, 제1 커맨드에 따른 프로그램 동작을 캐시 프로그램 동작으로 수행할 수 있다.Since the second command to be executed after the first command is a program command, the memory controller may determine that a program type command corresponding to the first command indicates the second type. Since the received program type command indicates the second type, the memory device may perform a program operation according to the first command as a cache program operation.
메모리 컨트롤러는, 제1 커맨드에 따른 캐시 프로그램 동작이 수행되는 동안, 제2 커맨드를 메모리 장치에 제공할 수 있다. The memory controller may provide the second command to the memory device while the cache program operation according to the first command is performed.
구체적으로 메모리 컨트롤러는 제1 커맨드에 따른 캐시 프로그램 동작이 수행되는 동안 제2 커맨드에 따른 프로그램 개시 커맨드, 어드레스, 데이터 및 프로그램 타입 커맨드를 제공할 수 있다. 이 때의 데이터는 제2 커맨드에 따라 저장될 데이터일 수 있다.In more detail, the memory controller may provide a program start command, an address, data, and a program type command according to the second command while the cache program operation according to the first command is performed. The data at this time may be data to be stored according to the second command.
마찬가지 방식으로, 제2 커맨드 다음에 수행될 제3 커맨드가 프로그램 커맨드이므로, 제2 커맨드에 대응되는 프로그램 타입 커맨드가 제2 타입을 지시하도록 결정할 수 있다. 메모리 장치는 수신한 프로그램 타입 커맨드가 제2 타입을 지시하므로, 제2 커맨드에 따른 프로그램 동작을 캐시 프로그램 동작으로 수행할 수 있다.In a similar manner, since the third command to be executed after the second command is a program command, the program type command corresponding to the second command may be determined to indicate the second type. Since the received program type command indicates the second type, the memory device may perform a program operation according to the second command as a cache program operation.
메모리 컨트롤러는, 제2 커맨드에 따른 캐시 프로그램 동작이 수행되는 동안, 제3 커맨드를 메모리 장치에 제공할 수 있다. 메모리 컨트롤러는 제2 커맨드에 따른 캐시 프로그램 동작이 수행되는 동안 제3 커맨드에 따른 프로그램 개시 커맨드, 어드레스, 데이터 및 프로그램 타입 커맨드를 제공할 수 있다. 이 때의 데이터는 제3 커맨드에 따라 저장될 데이터일 수 있다.The memory controller may provide the third command to the memory device while the cache program operation according to the second command is performed. The memory controller may provide a program start command, an address, data, and a program type command according to the third command while the cache program operation according to the second command is performed. The data at this time may be data to be stored according to the third command.
메모리 컨트롤러는, 제3 커맨드 이후 커맨드 큐에 새로운 커맨드가 입력되지 않거나, 입력된 커맨드가 프로그램 커맨드가 아니면(입력된 커맨드가 리드 커맨드 또는 소거 커맨드이면) 제3 커맨드에 대응되는 프로그램 타입 커맨드가 제1 타입을 지시하도록 결정할 수 있다.In the memory controller, if a new command is not input to the command queue after the third command, or if the input command is not a program command (if the input command is a read command or an erase command), the program type command corresponding to the third command is the first command. You can decide to indicate the type.
메모리 장치는 제3 커맨드에 대응되는 프로그램 타입 커맨드가 제1 타입을 지시하므로 제3 커맨드에 따른 프로그램 동작을 노멀 프로그램 동작으로 수행할 수 있다. 따라서, 메모리 컨트롤러는 노멀 프로그램 동작이 완료된 이후에, 새롭게 입력된 커맨드를 메모리 장치에 제공할 수 잇다.Since the program type command corresponding to the third command indicates the first type, the memory device may perform a program operation according to the third command as a normal program operation. Therefore, after the normal program operation is completed, the memory controller may provide a newly input command to the memory device.
도 12는 실시 예에 따른 메모리 컨트롤러의 동작을 설명하기 위한 순서도이다.12 is a flowchart illustrating an operation of a memory controller according to an exemplary embodiment.
도 12를 참조하면, S1201단계에서, 메모리 컨트롤러는 연속하는 제1 커맨드 및 제2 커맨드 중 제1 커맨드를 메모리 장치에 제공할 수 있다. 제1 커맨드는 프로그램 커맨드일 수 있다. 제2 커맨드는 메모리 장치에 의해 제1 커맨드 다음에 수행될 커맨드일 수 있다.Referring to FIG. 12, in operation S1201, the memory controller may provide a first command among consecutive first commands and second commands to a memory device. The first command may be a program command. The second command may be a command to be performed after the first command by the memory device.
S1203단계에서, 메모리 컨트롤러는 제2 커맨드가 프로그램 커맨드인지 판단할 수 있다. 판단 결과 제2 커맨드가 프로그램 커맨드이면, S1205단계로 진행하고 그렇지 않으면 S1207단계로 진행할 수 있다.In operation S1203, the memory controller may determine whether the second command is a program command. If it is determined that the second command is a program command, the process proceeds to step S1205 and otherwise, step S1207.
S1205단계에서, 메모리 컨트롤러는 제1 커맨드에 따라 저장될 데이터를 제공한 이후에도, 메모리 장치가 제1 커맨드에 따른 프로그램 동작을 캐시 프로그램 동작으로 수행하도록 제어할 수 있다. 따라서 메모리 컨트롤러는, 메모리 장치가 제1 커맨드에 따른 프로그램 동작을 수행하는 동안, 제2 커맨드에 따라 저장될 데이터를 메모리 장치에 제공할 수 있다.In operation S1205, even after providing data to be stored according to the first command, the memory controller may control the memory device to perform a program operation according to the first command as a cache program operation. Therefore, the memory controller may provide data to be stored according to the second command to the memory device while the memory device performs a program operation according to the first command.
S1207단계에서, 메모리 컨트롤러는 제1 커맨드에 따라 저장될 데이터를 제공한 이후에도, 메모리 장치가 제1 커맨드에 따른 프로그램 동작을 노멀 프로그램 동작으로 수행하도록 제어할 수 있다. 따라서 메모리 컨트롤러는 제1 커맨드에 따른 프로그램 동작이 완료된 이후에, 제2 커맨드를 메모리 장치에 제공할 수 있다.In operation S1207, after providing data to be stored according to the first command, the memory controller may control the memory device to perform a program operation according to the first command as a normal program operation. Therefore, the memory controller may provide the second command to the memory device after the program operation according to the first command is completed.
도 13은 도 12의 메모리 컨트롤러의 동작을 상세히 설명하기 위한 순서도이다.FIG. 13 is a flowchart for describing an operation of the memory controller of FIG. 12.
도 13을 참조하면, S1301단계에서, 메모리 컨트롤러는 제1 커맨드에 대응되는 프로그램 개시 커맨드를 메모리 장치에 제공할 수 있다. 제1 커맨드는 프로그램 커맨드일 수 있다.Referring to FIG. 13, in operation S1301, the memory controller may provide a program start command corresponding to the first command to the memory device. The first command may be a program command.
S1303단계에서, 메모리 컨트롤러는 제1 커맨드에 따라 저장될 데이터를 메모리 장치에 제공할 수 있다.In operation S1303, the memory controller may provide data to be stored according to the first command to the memory device.
S1305단계에서, 메모리 컨트롤러는 제1 커맨드 다음 순서인 제2 커맨드가 프로그램 커맨드인지 판단할 수 있다. 제2 커맨드는 메모리 장치에 의해 제1 커맨드 다음에 수행될 커맨드일 수 있다. 판단결과, 제2 커맨드가 프로그램 커맨드이면 S1307단계로 진행한다. 제2 커맨드가 리드 커맨드 또는 소거 커맨드이면 S1311단계로 진행한다.In operation S1305, the memory controller may determine whether a second command, which is an order after the first command, is a program command. The second command may be a command to be performed after the first command by the memory device. If it is determined that the second command is a program command, the flow proceeds to step S1307. If the second command is a read command or an erase command, the flow proceeds to step S1311.
S1307단계에서, 메모리 컨트롤러는 제1 커맨드에 대응되는 프로그램 타입 커맨드를 제1 타입으로 설정하여, 메모리 장치에 제공할 수 있다. 프로그램 타입 커맨드는 프로그램 개시 커맨드가 지시하는 프로그램 동작이 노멀 프로그램 동작이면 제1 타입을 지시하고, 캐시 프로그램 동작이면 제2 타입을 지시할 수 있다. In operation S1307, the memory controller may set a program type command corresponding to the first command to the first type and provide the same to the memory device. The program type command may indicate a first type if the program operation indicated by the program start command is a normal program operation, and may indicate a second type if the program operation command is a cache program operation.
S1309단계에서, 메모리 컨트롤러는 메모리 장치가 제1 커맨드에 따른 캐시 프로그램 동작을 수행하는 동안, 제2 커맨드에 따른 데이터를 제공할 수 있다.In operation S1309, the memory controller may provide data according to the second command while the memory device performs a cache program operation according to the first command.
S1311단계에서, 메모리 컨트롤러는 제1 커맨드에 대응되는 프로그램 타입 커맨드를 제2 타입으로 설정하여, 메모리 장치에 제공할 수 있다.In operation S1311, the memory controller may set a program type command corresponding to the first command to the second type and provide the same to the memory device.
S1313단계에서, 메모리 컨트롤러는 메모리 장치가 수행하는 제1 커맨드에 따른 노멀 프로그램 동작이 완료되면, 제2 커맨드를 메모리 장치에 제공할 수 있다.In operation S1313, when the normal program operation according to the first command performed by the memory device is completed, the memory controller may provide a second command to the memory device.
도 14는 실시 예에 따른 메모리 장치의 동작을 설명하기 위한 순서도이다.14 is a flowchart illustrating an operation of a memory device according to an embodiment.
도 14를 참조하면, S1401단계에서, 메모리 장치는 메모리 컨트롤러로부터 프로그램 커맨드인 제1 커맨드에 대응되는 프로그램 개시 커맨드를 수신할 수 있다. 프로그램 개시 커맨드는 프로그램 동작을 지시하는 커맨드일 수 있다. Referring to FIG. 14, in operation S1401, the memory device may receive a program start command corresponding to a first command that is a program command from a memory controller. The program start command may be a command for instructing a program operation.
S1403단계에서, 메모리 장치는 메모리 컨트롤러로부터 제1 커맨드에 따라 저장될 데이터를 수신할 수 있다.In operation S1403, the memory device may receive data to be stored according to the first command from the memory controller.
S1405단계에서, 메모리 장치는 메모리 컨트롤러로부터 제1 커맨드에 대응되는 프로그램 타입 커맨드를 수신할 수 있다. 프로그램 타입 커맨드는 프로그램 개시 커맨드에 따른 프로그램 동작이 노멀 프로그램 동작이면 제1 타입을 지시하고, 캐시 프로그램 동작이면 제2 타입을 지시할 수 있다.In operation S1405, the memory device may receive a program type command corresponding to the first command from the memory controller. The program type command may indicate the first type if the program operation according to the program start command is a normal program operation, and indicate the second type if the program operation is a cache program operation.
S1407단계에서, 메모리 장치는 프로그램 타입 커맨드가 지시하는 타입이 제2 타입인지 판단할 수 있다. 판단결과, 프로그램 타입 커맨드가 지시하는 타입이 제2 타입이면 S1409단계로 진행하고, 그렇지 않으면 S1411단계로 진행한다.In operation S1407, the memory device may determine whether the type indicated by the program type command is the second type. As a result of the determination, if the type indicated by the program type command is the second type, the process proceeds to step S1409;
S1409 단계에서, 메모리 장치는 캐시 프로그램 동작을 수행할 수 있다. 따라서 메모리 장치는 제1 커맨드에 따라 저장될 데이터를 저장하는 프로그램 동작을 수행하는 동안, 제2 커맨드에 따라 저장될 데이터를 메모리 컨트롤러로부터 수신할 수 있다. 제2 커맨드는 메모리 장치에 의해 제1 커맨드 다음에 수행될 커맨드일 수 있다.In operation S1409, the memory device may perform a cache program operation. Accordingly, the memory device may receive data to be stored according to the second command from the memory controller while performing a program operation for storing data to be stored according to the first command. The second command may be a command to be performed after the first command by the memory device.
S1411단계에서, 메모리 장치는 노멀 프로그램 동작을 수행할 수 있다. 따라서 메모리 장치는 제1 커맨드에 따라 저장될 데이터를 저장하는 프로그램 동작을 수행하는 동안, 제1 커맨드에 다음에 수행될 프로그램 커맨드에 따라 저장될 데이터를 메모리 컨트롤러로부터 수신할 수 없다. In operation S1411, the memory device may perform a normal program operation. Therefore, while the memory device performs a program operation for storing data to be stored according to the first command, the memory device cannot receive data to be stored according to the program command to be performed next to the first command from the memory controller.
즉, 메모리 장치는 제1 커맨드에 따라 저장될 데이터를 저장하는 프로그램 동작이 완료된 이후에, 다음에 수행될 프로그램 커맨드에 따라 저장될 데이터를 메모리 컨트롤러로부터 수신할 수 있다. That is, after the program operation for storing data to be stored according to the first command is completed, the memory device may receive data to be stored according to the next program command to be stored from the memory controller.
도 15는 도 1의 메모리 컨트롤러의 다른 실시 예를 설명하기 위한 도면이다.FIG. 15 is a diagram for describing another embodiment of the memory controller of FIG. 1.
도 15를 참조하면, 메모리 컨트롤러(1000)는 호스트(Host) 및 메모리 장치에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 메모리 컨트롤러(1000)는 메모리 장치를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(1000)는 메모리 장치의 쓰기, 읽기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(1000)는 메모리 장치를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.Referring to FIG. 15, the
메모리 컨트롤러(1000)는 프로세서부(Processor; 1010), 메모리 버퍼부(Memory Buffer; 1020), 에러 정정부(ECC; 1030), 호스트 인터페이스(Host Interface; 1040), 버퍼 제어부(Buffer Control Circuit; 1050), 메모리 인터페이스(Memory Interface; 1060) 그리고 버스(Bus; 1070)를 포함할 수 있다.The
버스(1070)는 메모리 컨트롤러(1000)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.The
프로세서부(1010)는 메모리 컨트롤러(1000)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(1010)는 호스트 인터페이스(1040)를 통해 외부의 호스트와 통신하고, 메모리 인터페이스(1060)를 통해 메모리 장치와 통신할 수 있다. 또한 프로세서부(1010)는 버퍼 제어부(1050)를 통해 메모리 버퍼부(1020)와 통신할 수 있다. 프로세서부(1010)는 메모리 버퍼부(1020)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 저장 장치의 동작을 제어할 수 있다.The
프로세서부(1010)는 플래시 변환 계층(FTL)의 기능을 수행할 수 있다. 프로세서부(1010)는 플래시 변환 계층(FTL)을 통해 호스트가 제공한 논리 블록 어드레스(logical block address, LBA)를 물리 블록 어드레스(physical block address, PBA)로 변환할 수 있다. 플래시 변환 계층(FTL)은 맵핑 테이블을 이용하여 논리 블록 어드레스(LBA)를 입력 받아, 물리 블록 어드레스(PBA)로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다.The
프로세서부(1010)는 호스트(Host)로부터 수신된 데이터를 랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 랜더마이징 시드(seed)를 이용하여 호스트(Host)로부터 수신된 데이터를 랜더마이즈할 것이다. 랜더마이즈된 데이터는 저장될 데이터로서 메모리 장치에 제공되어 메모리 셀 어레이에 프로그램된다.The
프로세서부(1010)는 리드 동작 시 메모리 장치로부터 수신된 데이터를 디랜더마이즈하도록 구성된다. 예를 들면, 프로세서부(1010)는 디랜더마이징 시드를 이용하여 메모리 장치로부터 수신된 데이터를 디랜더마이즈할 것이다. 디랜더마이즈된 데이터는 호스트(Host)로 출력될 것이다.The
실시 예로서, 프로세서부(1010)는 소프트웨어(software) 또는 펌웨어(firmware)를 구동함으로써 랜더마이즈 및 디랜더마이즈를 수행할 수 있다.In an embodiment, the
메모리 버퍼부(1020)는 프로세서부(1010)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(1020)는 프로세서부(1010)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(1020)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.The
에러 정정부(1030)는 에러 정정을 수행할 수 있다. 에러 정정부(1030)는 메모리 인터페이스(1060)를 통해 메모리 장치에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 메모리 인터페이스(1060)를 통해 메모리 장치로 전달될 수 있다. 에러 정정부(1030)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(1030)는 메모리 인터페이스(1060)의 구성 요소로서 메모리 인터페이스(1060)에 포함될 수 있다.The
호스트 인터페이스(1040)는 프로세서부(1010)의 제어에 따라, 외부의 호스트와 통신하도록 구성된다. 호스트 인터페이스(1040)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.The
버퍼 제어부(1050)는 프로세서부(1010)의 제어에 따라, 메모리 버퍼부(1020)를 제어하도록 구성된다.The
메모리 인터페이스(1060)는 프로세서부(1010)의 제어에 따라, 메모리 장치와 통신하도록 구성된다. 메모리 인터페이스(1060)는 채널을 통해 커맨드, 어드레스 및 데이터를 메모리 장치와 통신할 수 있다. The
예시적으로, 메모리 컨트롤러(1000)는 메모리 버퍼부(1020) 및 버퍼 제어부(1050)를 포함하지 않을 수 있다. In exemplary embodiments, the
예시적으로, 프로세서부(1010)는 코드들을 이용하여 메모리 컨트롤러(1000)의 동작을 제어할 수 있다. 프로세서부(1010)는 메모리 컨트롤러(1000)의 내부에 제공되는 비휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(1010)는 메모리 장치로부터 메모리 인터페이스(1060)를 통해 코드들을 로드(load)할 수 있다.In exemplary embodiments, the
예시적으로, 메모리 컨트롤러(1000)의 버스(1070)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1000) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1000) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(1040), 버퍼 제어부(1050), 에러 정정부(1030) 및 메모리 인터페이스(1060)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(1040), 프로세서부(1010), 버퍼 제어부(1050), 메모리 버퍼부(1020) 및 메모리 인터페이스(1060)에 연결될 수 있다.For example, the
도 16은 본 발명의 실시 예에 따른 저장 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.16 is a block diagram illustrating a memory card system to which a storage device is applied according to an exemplary embodiment of the inventive concept.
도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.Referring to FIG. 16, the
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다.The
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.In exemplary embodiments, the
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.The
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.For example, the
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.The
도 17은 본 발명의 실시 예에 따른 저장 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.17 is a block diagram illustrating a solid state drive (SSD) system to which a storage device is applied according to an embodiment of the present invention.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고 받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.Referring to FIG. 17, the
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.According to an embodiment of the present disclosure, the
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.The
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.The
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.The
도 18은 본 발명의 실시 예에 따른 저장 장치가 적용된 사용자 시스템을 보여주는 블록도이다. 18 is a block diagram illustrating a user system to which a storage device is applied according to an exemplary embodiment of the inventive concept.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.Referring to FIG. 18, the
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.The
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.The
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.The
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.The
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 저장 장치(50)와 동일하게 동작할 수 있다.In exemplary embodiments, the
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.The
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the detailed description of the present invention, specific embodiments have been described, but various modifications may be made without departing from the scope and spirit of the present invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, although the present invention has been described with reference to the limited embodiments and the drawings, the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains various modifications and variations from such descriptions. This is possible.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below but also by the equivalents of the claims.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.In the above-described embodiments, all steps may optionally be subject to performance or to be omitted. In addition, in each embodiment, the steps need not necessarily occur in order and may be reversed. On the other hand, the embodiments of the present specification disclosed in the specification and drawings are merely presented specific examples to easily explain the technical contents of the present specification and help the understanding of the present specification, and are not intended to limit the scope of the present specification. That is, it will be apparent to those skilled in the art that other modifications based on the technical spirit of the present disclosure may be implemented.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, in the present specification and drawings have been described with respect to preferred embodiments of the present invention, although specific terms are used, it is merely used in a general sense to easily explain the technical details of the present invention and to help understanding of the invention, It is not intended to limit the scope of the invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention can be carried out in addition to the embodiments disclosed herein.
50: 저장 장치
100: 메모리 장치
131: 프로그램 동작 처리부
200: 메모리 컨트롤러
210: 커맨드 큐
220: 캐시 프로그램 판단부
230: 프로그램 동작 제어부
300: 호스트50: storage device
100: memory device
131: program operation processing unit
200: memory controller
210: command queue
220: cache program determination unit
230: program operation control unit
300: host
Claims (20)
상기 메모리 장치가 수행할 커맨드들을 순차적으로 저장하는 커맨드 큐;
상기 커맨드 큐에 저장된 프로그램 커맨드인 제1 커맨드가 상기 메모리 장치에 제공되면, 상기 제1 커맨드 다음에 수행될 제2 커맨드가 프로그램 커맨드인지를 판단하는 캐시 프로그램 판단부; 및
상기 제2 커맨드가 프로그램 커맨드인지 여부에 따라, 상기 메모리 장치가 상기 제1 커맨드에 따른 프로그램 동작을 노멀 프로그램 동작 또는 캐시 프로그램 동작으로 수행하도록 제어하는 프로그램 동작 제어부;를 포함하는 메모리 컨트롤러.A memory controller for controlling a memory device,
A command queue that sequentially stores commands to be executed by the memory device;
A cache program determination unit determining whether a second command to be executed after the first command is a program command when a first command which is a program command stored in the command queue is provided to the memory device; And
And a program operation controller configured to control the memory device to perform a program operation according to the first command as a normal program operation or a cache program operation according to whether the second command is a program command.
상기 제2 커맨드가 프로그램 커맨드인지 여부를 나타내는 커맨드 정보를 생성하고,
상기 프로그램 동작 제어부는,
상기 제1 커맨드에 대응되는 프로그램 동작을 지시하는 프로그램 개시 커맨드를 상기 메모리 장치에 제공하고, 상기 커맨드 정보에 따라 상기 제1 커맨드에 대응되는 프로그램 타입 커맨드를 결정하여 상기 메모리 장치에 제공하는 메모리 컨트롤러.The method of claim 1, wherein the cache program determination unit,
Generating command information indicating whether the second command is a program command,
The program operation control unit,
And a program start command for instructing a program operation corresponding to the first command to the memory device, and determining a program type command corresponding to the first command and providing the program type command to the memory device according to the command information.
상기 프로그램 동작이 노멀 프로그램 동작인 제1 타입 또는 상기 프로그램 동작이 캐시 프로그램 동작인 제2 타입 중 어느 하나의 타입을 지시하는 메모리 컨트롤러.The method of claim 2, wherein the program type command is:
And a first type in which the program operation is a normal program operation or a second type in which the program operation is a cache program operation.
상기 프로그램 개시 커맨드, 상기 제1 커맨드에 따라 저장될 데이터가 저장되는 상기 메모리 장치의 어드레스, 상기 제1 커맨드에 따라 저장될 데이터 및 상기 프로그램 타입 커맨드 순으로 상기 메모리 장치에 제공하는 메모리 컨트롤러.The method of claim 3, wherein the program operation control unit,
And a program start command, an address of the memory device storing data to be stored according to the first command, data to be stored according to the first command, and a program type command.
상기 제2 커맨드가 리드 커맨드 또는 소거 커맨드이면, 상기 제1 커맨드에 대응되는 프로그램 타입 커맨드가 상기 제1 타입을 지시하도록 결정하는 메모리 컨트롤러.The method of claim 3, wherein the program operation control unit,
And if the second command is a read command or an erase command, determine that a program type command corresponding to the first command indicates the first type.
상기 제1 커맨드에 따른 프로그램 동작이 완료된 이후에, 상기 제2 커맨드를 상기 메모리 장치에 제공하는 메모리 컨트롤러.The method of claim 5, wherein the program operation control unit,
And after the program operation according to the first command is completed, providing the second command to the memory device.
상기 제2 커맨드가 프로그램 커맨드이면, 상기 제1 커맨드에 대응되는 프로그램 타입 커맨드가 상기 제2 타입을 지시하도록 결정하는 메모리 컨트롤러.The method of claim 3, wherein the program operation control unit,
And if the second command is a program command, determines that a program type command corresponding to the first command indicates the second type.
상기 제1 커맨드에 따른 프로그램 동작이 수행되는 동안, 상기 제2 커맨드에 따라 저장될 데이터를 상기 메모리 장치에 제공하는 메모리 컨트롤러.The method of claim 7, wherein the program operation control unit,
The memory controller provides data to be stored according to the second command to the memory device while a program operation according to the first command is performed.
상기 커맨드 큐에 저장된 프로그램 커맨드인 제1 커맨드에 대응되는 프로그램 동작을 지시하는 프로그램 개시 커맨드를 상기 메모리 장치에 제공하는 단계; 및
상기 제1 커맨드 다음에 수행될 제2 커맨드가 프로그램 커맨드인지 여부에 따라 상기 메모리 장치가 상기 제1 커맨드에 따른 프로그램 동작을 노멀 프로그램 동작 또는 캐시 프로그램 동작으로 수행하도록 제어하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.A method of operating a memory controller including a command queue that controls a memory device and sequentially stores commands to be performed by the memory device.
Providing a program start command to the memory device instructing a program operation corresponding to a first command which is a program command stored in the command queue; And
Controlling the memory device to perform a program operation according to the first command as a normal program operation or a cache program operation according to whether a second command to be executed after the first command is a program command. How it works.
상기 제2 커맨드가 프로그램 커맨드인지 여부에 따라, 상기 제1 커맨드에 대응되는 프로그램 타입 커맨드를 결정하는 단계; 및
상기 제1 커맨드에 대응되는 프로그램 타입 커맨드를 상기 메모리 장치에 제공하는 단계를 더 포함하고,
상기 프로그램 타입 커맨드는,
상기 프로그램 동작이 노멀 프로그램 동작인 제1 타입 또는 상기 프로그램 동작이 캐시 프로그램 동작인 제2 타입 중 어느 하나의 타입을 지시하는 커맨드인 메모리 컨트롤러의 동작 방법.The method of claim 9, wherein the controlling step,
Determining a program type command corresponding to the first command according to whether the second command is a program command; And
Providing a program type command corresponding to the first command to the memory device;
The program type command is
And a command for indicating one of a first type in which the program operation is a normal program operation and a second type in which the program operation is a cache program operation.
상기 제2 커맨드가 리드 커맨드 또는 소거 커맨드이면, 상기 프로그램 타입 커맨드가 상기 제1 타입을 지시하도록 결정하고, 상기 제2 커맨드가 프로그램 커맨드이면, 상기 프로그램 타입 커맨드가 상기 제2 타입을 지시하도록 결정하는 메모리 컨트롤러의 동작 방법.The method of claim 10, wherein the determining of the program type command comprises:
If the second command is a read command or an erase command, determine that the program type command indicates the first type; and if the second command is a program command, determine that the program type command indicates the second type How the memory controller works.
상기 프로그램 타입 커맨드가 상기 제1 타입을 지시하면, 상기 제1 커맨드에 따른 프로그램 동작이 완료된 이후에, 상기 제2 커맨드를 상기 메모리 장치에 제공하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.The method of claim 11,
If the program type command indicates the first type, after the program operation according to the first command is completed, providing the second command to the memory device.
상기 프로그램 타입 커맨드가 상기 제2 타입을 지시하면, 상기 제1 커맨드에 따른 프로그램 동작이 수행되는 동안, 상기 제2 커맨드에 따라 저장될 데이터를 상기 메모리 장치에 제공하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.The method of claim 11,
If the program type command indicates the second type, while the program operation according to the first command is performed, providing data to be stored according to the second command to the memory device; How it works.
상기 메모리 장치에 의해 수행될 커맨드들을 순차적으로 저장하고, 상기 수행될 커맨드들 중 프로그램 커맨드인 제1 커맨드를 상기 메모리 장치에 제공하고, 상기 제1 커맨드 다음에 수행될 제2 커맨드가 프로그램 커맨드인지 여부에 따라, 상기 메모리 장치가 상기 제1 커맨드에 따른 프로그램 동작을 노멀 프로그램 동작 또는 캐시 프로그램 동작으로 수행하도록 제어하는 메모리 컨트롤러를 포함하는 저장 장치.A memory device including a plurality of memory cells; And
Sequentially storing commands to be executed by the memory device, providing a first command which is a program command among the commands to be executed to the memory device, and whether the second command to be performed after the first command is a program command And a memory controller configured to control the memory device to perform a program operation according to the first command as a normal program operation or a cache program operation.
상기 제1 커맨드에 대응되는 프로그램 동작을 지시하는 프로그램 개시 커맨드 및 상기 제1 커맨드에 따라 저장될 데이터를 상기 메모리 장치에 제공하고, 상기 제2 커맨드가 프로그램 커맨드인지 여부에 따라, 상기 제1 커맨드에 대응되는 프로그램 타입 커맨드를 결정하여 상기 메모리 장치에 제공하고,
상기 프로그램 타입 커맨드는,
상기 프로그램 동작이 노멀 프로그램 동작인 제1 타입 또는 상기 프로그램 동작이 캐시 프로그램 동작인 제2 타입 중 어느 하나의 타입을 지시하는 저장 장치.The method of claim 14, wherein the memory controller,
A program start command for instructing a program operation corresponding to the first command and data to be stored according to the first command are provided to the memory device, and depending on whether the second command is a program command, Determine a corresponding program type command and provide it to the memory device;
The program type command is
And a first type in which the program operation is a normal program operation or a second type in which the program operation is a cache program operation.
상기 제2 커맨드가 리드 커맨드 또는 소거 커맨드이면 상기 프로그램 타입 커맨드가 상기 제1 타입을 지시하고, 상기 제2 커맨드가 프로그램 커맨드이면 상기 프로그램 타입 커맨드가 상기 제2 타입을 지시하도록 결정하는 저장 장치.The method of claim 15, wherein the memory controller,
And the program type command indicates the first type if the second command is a read command or an erase command, and the program type command indicates the second type if the second command is a program command.
상기 복수의 메모리 셀들과 비트라인들을 통해 연결되고, 상기 제1 커맨드에 따라 저장될 데이터를 저장하는 제1 페이지 버퍼들;
상기 제1 페이지 버퍼들에 각각 대응되어 연결되고, 상기 제1 페이지 버퍼들에 전달할 데이터를 저장하는 제2 페이지 버퍼들; 및
상기 제1 커맨드에 대응되는 프로그램 타입 커맨드를 수신하면, 상기 제1 페이지 버퍼들에 저장된 데이터를 상기 복수의 메모리 셀들에 저장하는 프로그램 동작을 수행하는 프로그램 동작 처리부를 더 포함하는 저장 장치.The method of claim 16, wherein the memory device,
First page buffers connected through the plurality of memory cells and bit lines and configured to store data to be stored according to the first command;
Second page buffers respectively corresponding to the first page buffers and storing data to be transferred to the first page buffers; And
And a program operation processor configured to perform a program operation of storing data stored in the first page buffers in the plurality of memory cells when receiving a program type command corresponding to the first command.
상기 프로그램 타입 커맨드가 상기 제1 타입을 지시하면, 상기 프로그램 동작이 완료된 이후에, 상기 수행될 커맨드들 중 상기 제1 커맨드 다음에 수행될 프로그램 커맨드에 따라 저장될 데이터를 상기 제1 페이지 버퍼들에 저장하는 저장 장치. The method of claim 17, wherein the program operation processing unit,
If the program type command indicates the first type, after the program operation is completed, data to be stored according to a program command to be performed after the first command among the commands to be executed is stored in the first page buffers. Storage device to store.
상기 프로그램 타입 커맨드가 상기 제2 타입을 지시하면, 상기 프로그램 동작이 수행되는 동안, 상기 제2 커맨드에 따라 저장될 데이터를 상기 제2 페이지 버퍼들에 저장하는 저장 장치. The method of claim 17, wherein the program operation processing unit,
And storing the data to be stored according to the second command in the second page buffers while the program type command indicates the second type.
상기 프로그램 동작이 완료되면, 상기 제2 페이지 버퍼들에 저장된 상기 제2 커맨드에 따라 저장될 데이터를 상기 제1 페이지 버퍼들에 저장하는 저장 장치.The method of claim 19, wherein the program operation processing unit,
And storing data to be stored according to the second command stored in the second page buffers in the first page buffers when the program operation is completed.
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