KR20190120526A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

마스터 칩과 상기 마스터 칩 상에 적층된 제1메모리 칩과 제2메모리 칩을 포함하는 메모리 장치의 동작 방법은, 상기 마스터 칩이 상기 제1메모리 칩과 상기 제2메모리 칩에 리드 동작을 동시에 지시하는 단계; 상기 제1메모리 칩이 상기 리드 동작의 지시에 응답해 상기 제1메모리 칩에 저장된 데이터를 제1층간 채널을 통해 상기 마스터 칩으로 전달하고, 상기 제2메모리 칩이 상기 리드 동작의 지시에 응답해 상기 제2메모리 칩에 저장된 데이터를 제2층간 채널을 통해 상기 마스터 칩으로 전달하는 단계; 상기 마스터 칩이 상기 제1층간 채널을 통해 전달된 데이터와 상기 제2층간 채널을 통해 전달된 데이터의 위상을 비교하는 단계; 및 상기 비교하는 단계에서의 위상 비교 결과에 따라, 상기 제1메모리 칩과 상기 제2메모리 칩 중 하나 이상의 메모리 칩의 데이터 전송 경로의 지연 값을 조절하는 단계를 포함할 수 있다.

Description

메모리 장치 및 이의 동작 방법 {MEMORY DEVICE AND OPERATION METHOD OF THE SAME}
본 특허 문헌은 메모리 장치에 관한 것이다.
최근 대부분의 전자 시스템에서 기억 장치로서 사용되고 있는 메모리 장치는 그 용량 및 속도가 모두 증가하고 있는 추세다. 그리고 더 좁은 면적 안에 더 많은 메모리를 실장하고, 메모리를 효율적으로 구동하기 위한 다양한 시도가 이루어지고 있다.
또한, 메모리의 집적도 향상을 위하여, 기존의 평면 배치(two-dimensional, 2D) 방식에서 복수의 메모리 칩을 적층한 입체 구조(three-dimentional, 3D) 배치 기술이 응용되기 시작했다. 고집적 및 고용량의 메모리 요구 추세에 따라, 메모리 칩의 3D 배치 구조를 이용하여 용량을 증가시키며 동시에 반도체 칩 사이즈를 감소시켜 집적도를 향상시키는 구조가 요구될 수 있다.
이런 입체 구조 배치 기술로 TSV(Through Silicon Via) 방식이 사용되고 있다. TSV 방식은 모듈 상에서 콘트롤러와의 거리에 따른 전송속도 열화, 데이터 대역폭의 취약점, 패키지 상의 변수에 따라 발생하는 전송 속도 열화를 극복하기 위한 대안으로 사용되고 있다. TSV 방식은 복수 개의 메모리 칩을 관통하는 경로를 생성하고, 경로에 전극을 형성함으로써 적층된 칩들 간의 통신을 수행한다.
본 발명의 실시예들은 다수의 메모리 칩들을 포함하는 메모리 장치에서의 메모리 칩들 간의 타이밍 스큐(skew) 차이를 보상하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 마스터 칩과 상기 마스터 칩 상에 적층된 제1메모리 칩과 제2메모리 칩을 포함하는 메모리 장치의 동작 방법은, 상기 마스터 칩이 상기 제1메모리 칩과 상기 제2메모리 칩에 리드 동작을 동시에 지시하는 단계; 상기 제1메모리 칩이 상기 리드 동작의 지시에 응답해 상기 제1메모리 칩에 저장된 데이터를 제1층간 채널을 통해 상기 마스터 칩으로 전달하고, 상기 제2메모리 칩이 상기 리드 동작의 지시에 응답해 상기 제2메모리 칩에 저장된 데이터를 제2층간 채널을 통해 상기 마스터 칩으로 전달하는 단계; 상기 마스터 칩이 상기 제1층간 채널을 통해 전달된 데이터와 상기 제2층간 채널을 통해 전달된 데이터의 위상을 비교하는 단계; 및 상기 비교하는 단계에서의 위상 비교 결과에 따라, 상기 제1메모리 칩과 상기 제2메모리 칩 중 하나 이상의 메모리 칩의 데이터 전송 경로의 지연 값을 조절하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따른 메모리 장치는, 캘리브래이션 동작시에 자신의 리드 데이터를 제1층간 채널로 송신하는 제1메모리 칩; 상기 캘리브래이션 동작시에 자신의 리드 데이터를 제2층간 채널로 송신하는 제2메모리 칩; 및 상기 캘리브래이션 동작시에 상기 제1메모리 칩과 상기 제2메모리 칩의 리드 동작을 동시에 지시하고, 상기 제1층간 채널로 전송된 데이터와 상기 제2층간 채널로 전송된 데이터의 위상을 비교해 상기 제1메모리 칩과 상기 제2메모리 칩의 데이터 전송 타이밍 스큐 차이를 캘리브래이션하는 마스터 칩을 포함할 수 있다.
본 발명의 실시예들에 따르면, 다수의 메모리 칩들을 포함하는 메모리 장치에서 메모리 칩들 간의 타이밍 스큐 차이를 보상할 수 있다.
도 1과 도 2는 본 발명의 일실시예에 따른 메모리 장치(1)의 구성도.
도 3은 도 1 및 도 2의 메모리 장치(1)의 캘리브래이션 동작을 도시한 순서도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1과 도 2는 본 발명의 일실시예에 따른 메모리 장치(1)의 구성도이다. 메모리 장치(1)의 구성들을 하나의 도면에 도시하기에는 어려우므로, 메모리 장치(1)의 구성들을 도 1과 도 2에 나누어 도시했다.
도 1과 도 2를 참조하면, 메모리 장치(1)는 마스터 칩(100), 제1메모리 칩(200), 제2메모리 칩(300), 제어 층간 채널들(TSV_CONTROL), 제1층간 채널(TSV) 및 제2층간 채널(TSV_RED)을 포함할 수 있다. 제1메모리 칩(200)과 제2메모리 칩(300)은 마스터 칩(100)상에 적층(stack)되어 형성될 수 있다. 적층된 칩들 중 제1메모리 칩(200)과 제2메모리 칩(300)은 데이터를 저장하는 역할을 수행하고, 마스터 칩(100)은 제1메모리 칩(200)과 제2메모리 칩(300)을 위한 인터페이스 역할을 수행할 수 있다.
마스터 칩(100)은 커맨드 수신 회로(101), 어드레스 수신 회로(102), 데이터 송수신 회로(103), 제어 회로(110), 위상 비교 회로(120), 선택기(130) 및 송신 회로들(111)을 포함할 수 있다.
마스터 칩(100)의 커맨드 수신 회로(101)는 메모리 콘트롤러로부터 메모리 장치(1)로 전달되는 커맨드(CMD)를 수신해 제어 회로(110)로 전달할 수 있다. 어드레스 수신 회로(102)는 메모리 콘트롤러로부터 메모리 장치(1)로 전달되는 어드레스(ADD)를 수신해 제어 회로(110)로 전달할 수 있다. 커맨드(CMD)와 어드레스(ADD) 각각은 멀티비트일 수 있다.
데이터 송수신 회로(103)는 메모리 콘트롤러와 데이터(DATA)를 송수신하고, 송수신한 데이터(DATA)를 선택기(130)와 주고받을 수 있다.
제어 회로(110)는 커맨드 수신 회로(101)로부터 전달된 커맨드(CMD)와 어드레스 수신 회로(102)로부터 전달된 어드레스(ADD)를 이용해 내부 커맨드(ICMD), 내부 어드레스(IADD) 및 슬라이스(slice) ID(SID)를 생성할 수 있다. 제어 회로(110)는 메모리 콘트롤러로부터 전달된 커맨드(CMD) 중 제1메모리 칩(200)과 제2메모리 칩(300)이 필요로 하는 커맨드를 내부 커맨드(ICMD)로서 제1메모리 칩(200)과 제2메모리 칩(300)으로 전달해줄 수 있다. 내부 커맨드(ICMD)는 라이트 커맨드(WR), 리드 커맨드(RD), 캘리브래이션 모드 설정 커맨드(CAL_MODE) 및 지연 증가 커맨드(DLY_UP)를 포함할 수 있다. 또한, 제어 회로(110)는 어드레스 수신 회로(102)로부터 전달된 어드레스(ADD)를 이용해 내부 어드레스(IADD)와 슬라이스 아이디(SID)를 생성하고 이를 제1메모리 칩(200)과 제2메모리 칩(300)으로 전달할 수 있다. 어드레스(ADD) 중 일부 비트는 슬라이스 아이디(SID)를 생성하는데 사용되고 나머지 비트는 내부 어드레스(IADD)를 생성하는데 사용될 수 있다.
한편, 제어 회로(110)는 메모리 장치(1)의 초기화 동작시에 제1메모리 칩(200)과 제2메모리 칩(300) 간의 리드 동작의 타이밍 스큐(timing skew)를 보상하기 위한 캘리브래이션 동작을 제어할 수 있다. 캘리브래이션 동작은 메모리 콘트롤러의 제어와 관련 없이, 즉 커맨드(CMD) 및 어드레스(ADD)와 상관 없이, 제어 회로(110)에 의해 시작 및 제어될 수 있다.
송신 회로들(111)은 제어 회로(110)에서 출력된 내부 커맨드(ICMD), 내부 어드레스(IADD), 및 슬라이스 ID(SID)를 제어 층간 채널들(TSV_CONTROL)로 송신할 수 있다. 도면에는 송신 회로들(111) 및 제어 층간 채널들(TSV_CONTROL)을 하나로 도시했지만, 내부 커맨드(ICMD), 내부 어드레스(IADD) 및 슬라이스 ID(SID)가 멀티 비트이므로 이들을 전송하기 위한 송신 회로들(111)과 제어 층간 회로들(TSV_CONTROL)은 다수개일 수 있다. 제어 층간 채널(TSV_CONTROL)들 각각은 실리콘 관통 비아(Through Silivon Via)를 포함할 수 있다.
선택기(130)는 페일 신호(TSV_FAIL_M)가 비활성화되면 제1층간 채널(TSV)을 데이터 송수신 회로(103)와 전기적으로 연결시키고, 페일 신호(TSV_FAIL_M)가 활성화되면 제2층간 채널(TSV_RED)을 데이터 송수신 회로(103)와 전기적으로 연결시킬 수 있다. 제1층간 채널(TSV)은 마스터 칩(100)과 제1메모리 칩간에 마스터 칩과 제2메모리 칩간에 데이터를 송수신하기 위한 층간 채널일 수 있다. 제2층간 채널(TSV_RED)은 제1층간 채널(TSV)의 불량(페일)이 확인된 경우 제1층간 채널(TSV)을 대신해 데이터를 송수신하기 위한 리던던시(redundancy) 층간 채널일 수 있다. 페일 신호(TSV_FAIL_M)는 제1층간 채널(TSV)이 불량인 경우에 활성화되는 신호일 수 있다. 페일 신호(TSV_FAIL_M)는 제어 회로(110)에 의해 생성될 수 있다.
위상 비교 회로(120)는 캘리브래이션 동작시에 제1층간 채널(TSV)로부터 수신된 리드 데이터와 제2층간 채널(TSV_REF)로부터 수신된 리드 데이터의 위상을 비교하고, 그 결과(COMP)를 제어 회로(110)로 전달할 수 있다.
제1메모리 칩(200)은 커맨드 디코더(210), 수신 회로들(211), 메모리 뱅크(220), 가변 지연 라인(230), 선택기(240), 송신 회로들(251, 252) 및 수신 회로들(261, 262)을 포함할 수 있다.
수신 회로들(211)은 제어 층간 채널들(TSV_CONTROL)로부터 내부 커맨드(ICMD), 내부 어드레스(IADD) 및 슬라이스 ID(SID)를 수신할 수 있다. 커맨드 디코더(210)는 수신 회로들(211)에 의해 수신된 내부 커맨드(ICMD), 내부 어드레스(IADD) 및 슬라이스 ID(SID)를 디코딩해 제1메모리 칩(200) 내부의 다른 구성들을 제어할 수 있다. 라이트 신호(WR_S0)는 제1메모리 칩(200)의 라이트 동작시에 활성화되는 신호이고, 리드 신호(RD_S0)는 제1메모리 칩(200)의 리드 동작시에 활성화되는 신호일 수 있다. 지연 코드(DLY_CODE_S0)는 가변 지연 라인(230)의 지연값을 조절하기 위한 코드일 수 있다. 페일 신호(TSV_FAIL_S0)는 제1층간 채널(TSV)의 불량이 확인된 경우에 활성화되는 신호이고, 송신 활성화 신호들(TXEN_N_S0, TXEN_R_S0)은 송신 회로들(251, 252)을 활성화하기 위한 신호일 수 있다.
메모리 뱅크(220)는 다수의 메모리 셀들을 포함하며, 라이트 신호(WR_S0) 및 리드 신호(RD_S0)에 응답해 라이트 동작 및 리드 동작을 수행할 수 있다. 내부 어드레스(IADD)는 메모리 뱅크(220)에서 라이트 동작 및 리드 동작이 수행될 메모리 셀을 선택하기 위해 사용될 수 있다.
가변 지연 라인(230)은 메모리 뱅크(220)로부터 리드된 데이터(RD_DATA_S0)를 지연시켜 송신 회로들(251, 252)로 전달할 수 있다. 가변 지연 라인(230)은 지연 코드(DLY_CODE_S0)에 의해 지연값이 조절될 수 있다.
송신 회로들(251, 252)은 송신 활성화 신호들(TXEN_N_S0, TXEN_R_S0)에 의해 활성화될 수 있다. 송신 회로(251)가 활성화되면 가변 지연 라인(230)에 의해 지연된 리드 데이터(RD_DATA_D_S0)가 송신 회로(251)에 의해 제1층간 채널(TSV)로 송신되고, 송신 회로(252)가 활성화되면 가변 지연 라인(230)에 의해 지연된 리드 데이터(RD_DATA_D_S0)가 송신 회로(252)에 의해 제2층간 채널(TSV_RED)로 송신될 수 있다.
수신 회로(261)는 제1층간 채널(TSV)의 데이터를 수신하고, 수신 회로(262)는 제2층간 채널(TSV_RED)의 데이터를 수신할 수 있다. 선택기(240)는 페일 신호(TSV_FAIL_S0)의 비활성화시에는 수신 회로(261)에 의해 수신된 데이터를 선택해 라이트 데이터(WR_DATA_S0)로서 메모리 뱅크(220)로 전달하고, 페일 신호TSV_FAIL_S0)의 활성화시에는 수신 회로(261)에 의해 수신된 데이터를 선택해 라이트 데이터(WR_DATA_S0)로서 메모리 뱅크(220)로 전달할 수 있다.
제2메모리 칩(300)은 제1메모리 칩(200)과 마찬가지로, 커맨드 디코더(310), 수신 회로들(311), 가변 지연 라인(330), 선택기(340), 송신 회로들(351, 352) 및 수신 회로들(361, 362)을 포함할 수 있다. 제2메모리 칩(300)은 제1메모리 칩(200)과 동일하게 구성되므로, 제2메모리 칩(300)에 대한 더 이상의 자세한 설명은 생략하기로 한다. 슬라이스 ID(SID)에 의해서 제1메모리 칩(200)과 제2메모리 칩(300) 중 리드 및 라이트 동작을 수행할 메모리 칩이 선택될 수 있다.
이제 메모리 장치(1)의 동작에 대해 알아보기로 한다.
노멀 모드에서의 라이트 동작
여기서 노멀 모드란 캘리브래이션 모드가 설정되지 않은 경우를 의미한다. 여기서는 제1층간 채널(TSV)은 페일이 아니고, 제1메모리 칩(200)과 제2메모리 칩(300) 중 제2메모리 칩(300)이 라이트 동작을 하도록 선택되는 경우의 동작에 대해 알아보기로 한다.
라이트 동작은 메모리 콘트롤러가 커맨드(CMD)에 의해 라이트 동작을 지시하고 어드레스(ADD)에 의해 라이트 동작이 수행될 위치를 지정하는 것에 의해 시작된다. 커맨드(CMD)에 의해 라이트 동작이 지시되면, 마스터 칩(100)의 제어 회로(110)는 내부 커맨드(ICMD)를 이용해 제1메모리 칩(200)과 제2메모리 칩(300)에 라이트 동작을 지시할 수 있다. 즉 내부 커맨드(ICMD)로 라이트 커맨드(WR)를 전달할 수 있다. 한편, 어드레스(ADD)의 일부 비트를 이용해 슬라이스 아이디(SID)를 생성하고, 어드레스(ADD)의 나머지 비트를 이용해 내부 어드레스(IADD)를 생성할 수 있다. 내부 커맨드(ICMD), 슬라이스 아이디(SID), 내부 어드레스(IADD)는 제어 층간 채널들(TSV_CONTROL)을 통해 제1메모리 칩(200)과 제2메모리 칩(300)으로 전달될 수 있다. 한편, 제1층간 채널(TSV)은 페일이 아니므로, 페일 신호(TSV_FAIL_M)는 비활성화되고, 데이터 송수신 회로(103)에 의해 수신된 데이터는 선택기(130)에 의해 제1층간 채널(TSV)로 전달될 수 있다.
제1메모리 칩(200)의 커맨드 디코더(210)는 내부 커맨드(ICMD)에 의해 라이트 동작이 지시된 것을 인식하지만, 슬라이스 아이디(SID)에 의해 제1메모리 칩(200)이 선택되지 않은 것을 알 수 있으므로, 라이트 신호(WR_S0)를 비활성화할 수 있다.
제2메모리 칩(300)의 커맨드 디코더(220)는 내부 커맨드(ICMD)에 의해 라이트 동작이 지시된 것을 인식하고, 슬라이스 아이디(SID)에 의해 제2메모리 칩(300)이 선택된 것을 인식하므로, 라이트 신호(WR_S1)를 활성화할 수 있다. 제1층간 채널(TSV)은 페일이 아니므로, 페일 신호(TSV_FAIL_S1)은 비활성화되고, 선택기(340)는 수신 회로(361)에 의해 제1층간 채널(TSV)로부터 수신된 데이터를 선택해 메모리 뱅크(320)로 전달할 수 있다. 메모리 뱅크(320)는 활성화된 라이트 신호(WR_S1)에 응답해 라이트 동작을 수행할 수 있다. 메모리 뱅크(320)의 라이트 동작시에 내부 어드레스(IADD)에 의해 지정된 메모리 셀에 선택기(340)로부터 전달받은 라이트 데이터(WR_DATA_S1)가 라이트될 수 있다.
이와 같이, 노멀 모드에서는 라이트 동작시에 제1메모리 칩(200)과 제2메모리 칩(300) 중 선택된 메모리 칩이 라이트 동작을 수행하며, 제1층간 채널(TSV)이 정상인 경우에는 제1층간 채널(TSV)을 이용해 라이트 데이터가 전달되고, 제1층간 채널(TSV)이 페일인 경우에는 제2층간 채널(TSV_RED)을 이용해 라이트 데이터가 전달될 수 있다.
노멀 모드에서의 리드 동작
여기서는 제1층간 채널(TSV)이 페일이고, 제1메모리 칩(200)과 제2메모리 칩(300) 중 제1메모리 칩(200)이 리드 동작을 하도록 선택되는 경우의 동작에 대해 알아보기로 한다.
리드 동작은 메모리 콘트롤러가 커맨드(CMD)에 의해 리드 동작을 지시하고 어드레스(ADD)에 의해 리드 동작이 수행될 위치를 지정하는 것에 의해 시작된다. 커맨드(CMD)에 의해 리드 동작이 지시되면, 마스터 칩(100)의 제어 회로(110)는 내부 커맨드(ICMD)를 이용해 제1메모리 칩(200)과 제2메모리 칩(300)에 리드 동작을 지시할 수 있다. 즉 내부 커맨드(ICMD)로 리드 커맨드(RD)를 전달할 수 있다. 한편, 어드레스(ADD)의 일부 비트를 이용해 슬라이스 아이디(SID)를 생성하고, 어드레스(ADD)의 나머지 비트를 이용해 내부 어드레스(IADD)를 생성할 수 있다. 내부 커맨드(ICMD), 슬라이스 아이디(SID), 내부 어드레스(IADD)는 제어 층간 채널들(TSV_CONTROL)을 통해 제1메모리 칩(200)과 제2메모리 칩(300)으로 전달될 수 있다. 한편, 제1층간 채널(TSV)은 페일이므로, 페일 신호(TSV_FAIL_M)는 활성화되고 선택기(130)는 제2층간 채널(TSV_RED)과 송수신 회로(103)를 전기적으로 연결시킬 수 있다.
제2메모리 칩(300)의 커맨드 디코더(310)는 내부 커맨드(ICMD)에 의해 리드 동작이 지시된 것을 인식하지만, 슬라이스 아이디(SID)에 의해 제2메모리 칩(300)이 선택되지 않은 것을 알 수 있으므로, 리드 신호(RD_S1)를 비활성화할 수 있다. 한편, 페일 신호(TSV_FAIL_S1)는 활성화되고 송신 활성화 신호들(TXEN_N_S1, TXEN_R_S1)은 비활성화될 수 있다.
제1메모리 칩(200)의 커맨드 디코더(210)는 내부 커맨드(ICMD)에 의해 리드 동작이 지시된 것을 인식하고, 슬라이스 아이디(SID)에 의해 제1메모리 칩(200)이 선택된 것을 인식하므로, 리드 신호(RD_S0)를 활성화할 수 있다. 제1층간 채널(TSV)이 페일이어서 제2층간 채널(TSV_RED)이 대신 사용되어야 하므로, 송신 활성화 신호(TXEN_N_S0)는 비활성화되고 송신 활성화 신호(TXEN_R_S0)는 활성화될 수 있다. 메모리 뱅크(220)는 활성화된 리드 신호(RD_S0)에 응답해 리드 동작을 수행할 수 있다. 메모리 뱅크(220)의 리드 동작시에 내부 어드레스(IADD)에 의해 지정된 메모리 셀로부터 리드 데이터(RD_DATA_S0)가 리드되어 출력될 수 있다. 리드 데이터(RD_DATA_S0)는 가변 지연 라인(230)에 의해 지연되고, 지연된 리드 데이터(RD_DATA_D_S0)가 송신 회로(252)를 통해 제2층간 채널(TSV_RED)로 전송될 수 있다. 마스터 칩의 송수신 회로(103)는 제2층간 채널(TSV_RED)의 데이터를 메모리 장치(1) 외부의 메모리 콘트롤러로 전달할 수 있다.
이와 같이, 노멀 모드에서는 리드 동작시에 제1메모리 칩(200)과 제2메모리 칩(300) 중 선택된 메모리 칩이 리드 동작을 수행하며, 제1층간 채널(TSV)이 정상인 경우에는 제1층간 채널(TSV)을 이용해 리드 데이터가 전달되고, 제1층간 채널(TSV)이 페일인 경우에는 제2층간 채널(TSV_RED)을 이용해 리드 데이터가 전달될 수 있다.
캘리브래이션 동작
캘리브래이션 동작은 마스터 칩(100)의 제어 회로(110)에 의해 수행될 수 있다. 캘리브래이션 동작은 제1메모리 칩(200)과 제2메모리 칩(300)의 리드 동작시의 타이밍 스큐를 보상하기 위한 동작을 의미할 수 있다. 캘리브래이션 동작은 메모리 장치(1)의 초기화시에 수행될 수 있다. 캘리브래이션 동작은 (1)캘리브래이션 모드의 설정, (2)캘리브래이션 모드가 설정된 상태에서의 라이트 동작, (3)캘리브래이션 모드가 설정된 상태에서의 리드 동작 및 (4)제1메모리 칩(200)과 제2메모리 칩(300) 간의 타이밍 스큐 보상 동작으로 나누어지는데 이하에서는 이에 대해 알아보기로 한다.
(1)캘리브래이션 모드의 설정
제어 회로(110)는 제1메모리 칩(200)과 제2메모리 칩(300)에 캘리브래이션 모드의 설정을 지시할 수 있다. 즉 내부 커맨드(ICMD)로 캘리브래이션 모드 설정 커맨드(CAL_MODE)를 전달할 수 있다. 그러면 제1메모리 칩(200)의 커맨드 디코더(210)는 내부 커맨드(ICMD)를 디코딩해 제1메모리 칩(200)을 캘리브래이션 모드로 설정하고, 제2메모리 칩(300)의 커맨드 디코더(310)는 내부 커맨드(ICMD)를 디코딩해 제2메모리 칩(300)을 캘리브래이션 모드로 설정할 수 있다.
캘리브래이션 모드에서 제1메모리 칩(200)은 제1층간 채널(TSV)을 사용하도록 설정될 수 있다. 페일 신호(TSV_FAIL_S0)는 비활성화된 상태를 유지하고, 라이트 동작시에는 송신 활성화 신호(TXEN_N_S0)가 활성화되고 송신 활성화 회로(TXEN_R_S0)가 비활성화될 수 있다. 또한, 캘리브래이션 모드에서 제1메모리 칩(200)은 리드 및 라이트 동작시에 슬라이스 아이디(SID)를 돈케어(don't care)할 수 있다. 즉, 캘리브래이션 모드에서 제1메모리 칩(200)은 슬라이스 아이디(SID)가 어떤 값을 가지더라도 리드 및 라이트 동작을 하도록 선택될 수 있다.
캘리브래이션 모드에서 제2메모리 칩(300)은 제2층간 채널(TSV_RED)을 사용하도록 설정될 수 있다. 페일 신호(TSV_FAIL_S1)는 활성화된 상태를 유지하고, 라이트 동작시에는 송신 활성화 신호(TXEN_R_S1)가 활성화되고 송신 활성화 회로(TXEN_N_S1)가 비활성화될 수 있다. 또한, 캘리브래이션 모드에서 제2메모리 칩(300)은 리드 및 라이트 동작시에 슬라이스 아이디(SID)를 돈케어할 수 있다. 즉, 캘리브래이션 모드에서 제2메모리 칩(300)은 슬라이스 아이디(SID)가 어떤 값을 가지더라도 리드 및 라이트 동작을 하도록 선택될 수 있다.
(2)캘리브래이션 모드가 설정된 상태에서의 라이트 동작
제어 회로(110)는 제1메모리 칩(200)과 제2메모리 칩(300)에 라이트 동작을 지시할 수 있다. 즉, 내부 커맨드(ICMD)로 라이트 커맨드(WR)를 전달할 수 있다. 또한, 내부 어드레스(IADD)로 라이트될 위치A를 지정할 수 있다. 그리고 제어 회로는 제1메모리 칩(200)에 라이트될 데이터(예, '0')는 제1층간 채널(TSV)로 전달하고, 제2메모리 칩에 라이트될 데이터(예, '0')는 제2층간 채널(TSV_RED)로 전달할 수 있다.
제1메모리 칩(200)의 커맨드 디코더(210)는 내부 커맨드(ICMD)에 의해 라이트 동작이 지시된 것을 인식하며, 캘리브래이션 모드의 라이트 동작시에는 슬라이스 아이디(SID)가 돈케어 상태이므로 제1메모리 칩(200)이 라이트 동작을 하도록 선택된 것으로 인식한다. 따라서 라이트 신호(WR_S0)를 활성화할 수 있다. 페일 신호(TSV_FAIL_S0)는 비활성화된 상태이므로 선택기(240)는 수신 회로(261)에 의해 제1층간 채널(TSV)로부터 수신된 데이터를 선택해 메모리 뱅크(220)로 전달할 수 있다. 메모리 뱅크(220)는 활성화된 라이트 신호(WR_S0)에 응답해 라이트 동작을 수행할 수 있다. 메모리 뱅크(220)의 라이트 동작시에 내부 어드레스(IADD)에 의해 지정된 위치A의 메모리 셀에 제1층간 채널(TSV)로부터 수신된 라이트 데이터(WR_DATA_S0)인 '0'이 라이트될 수 있다.
제2메모리 칩(300)의 커맨드 디코더(310)는 내부 커맨드(ICMD)에 의해 라이트 동작이 지시된 것을 인식하며, 캘리브래이션 모드의 라이트 동작시에는 슬라이스 아이디(SID)가 돈케어 상태이므로 제1메모리 칩(200)이 라이트 동작을 하도록 선택된 것으로 인식한다. 따라서 라이트 신호(WR_S1)를 활성화할 수 있다. 페일 신호(TSV_FAIL_S1)는 활성화된 상태이므로 선택기(340)는 수신 회로(262)에 의해 제2층간 채널(TSV_RED)로부터 수신된 데이터를 선택해 메모리 뱅크(320)로 전달할 수 있다. 메모리 뱅크(320)는 활성화된 라이트 신호(WR_S1)에 응답해 라이트 동작을 수행할 수 있다. 메모리 뱅크(320)의 라이트 동작시에 내부 어드레스(IADD)에 의해 지정된 위치A의 메모리 셀에 제2층간 채널(TSV_RED)로부터 수신된 라이트 데이터(WR_DATA_S1)인 '0'이 라이트될 수 있다.
제어 회로(110)는 제1메모리 칩(200)과 제2메모리 칩(300)에 라이트 동작을 다시 지시할 수 있다. 즉, 내부 커맨드(ICMD)로 라이트 커맨드(WR)를 전달할 수 있다. 또한, 내부 어드레스(IADD)로 라이트될 위치B를 지정할 수 있다. 그리고 제어 회로는 제1메모리 칩(200)에 라이트될 데이터(예, '1')는 제1층간 채널(TSV)로 전달하고, 제2메모리 칩에 라이트될 데이터(예, '1')는 제2층간 채널(TSV_RED)로 전달할 수 있다.
제1메모리 칩(200)의 커맨드 디코더(210)는 내부 커맨드(ICMD)에 의해 라이트 동작이 지시된 것을 인식하며, 캘리브래이션 모드의 라이트 동작시에는 슬라이스 아이디(SID)가 돈케어 상태이므로 제1메모리 칩(200)이 라이트 동작을 하도록 선택된 것으로 인식한다. 따라서 라이트 신호(WR_S0)를 활성화할 수 있다. 페일 신호(TSV_FAIL_S0)는 비활성화된 상태이므로 선택기(240)는 수신 회로(261)에 의해 제1층간 채널(TSV)로부터 수신된 데이터를 선택해 메모리 뱅크(220)로 전달할 수 있다. 메모리 뱅크(220)는 활성화된 라이트 신호(WR_S0)에 응답해 라이트 동작을 수행할 수 있다. 메모리 뱅크(220)의 라이트 동작시에 내부 어드레스(IADD)에 의해 지정된 위치B의 메모리 셀에 제1층간 채널(TSV)로부터 수신된 라이트 데이터(WR_DATA_S0)인 '1'이 라이트될 수 있다.
제2메모리 칩(300)의 커맨드 디코더(310)는 내부 커맨드(ICMD)에 의해 라이트 동작이 지시된 것을 인식하며, 캘리브래이션 모드의 라이트 동작시에는 슬라이스 아이디(SID)가 돈케어 상태이므로 제1메모리 칩(200)이 라이트 동작을 하도록 선택된 것으로 인식한다. 따라서 라이트 신호(WR_S1)를 활성화할 수 있다. 페일 신호(TSV_FAIL_S1)는 활성화된 상태이므로 선택기(340)는 수신 회로(262)에 의해 제2층간 채널(TSV_RED)로부터 수신된 데이터를 선택해 메모리 뱅크(320)로 전달할 수 있다. 메모리 뱅크(320)는 활성화된 라이트 신호(WR_S1)에 응답해 라이트 동작을 수행할 수 있다. 메모리 뱅크(320)의 라이트 동작시에 내부 어드레스(IADD)에 의해 지정된 위치B의 메모리 셀에 제2층간 채널(TSV_RED)로부터 수신된 라이트 데이터(WR_DATA_S1)인 '1'이 라이트될 수 있다.
요약하면, 캘리브래이션 모드에서 제1메모리 칩(200)과 제2메모리 칩(300)의 위치A에 '0'의 데이터가 동시에 라이트되고, 이어서 제1메모리 칩(200)과 제2메모리 칩(300)의 위치B에 '1'의 데이터가 동시에 라이트될 수 있다.
(3) 캘리브래이션 모드가 설정된 상태에서의 리드 동작
제어 회로(110)는 제1메모리 칩(200)과 제2메모리 칩(300)에 리드 동작을 지시할 수 있다. 즉, 내부 커맨드(ICMD)로 리드 커맨드(RD)를 전달할 수 있다. 또한, 내부 어드레스(IADD)로 리드될 위치A를 지정할 수 있다.
제1메모리 칩(200)의 커맨드 디코더(210)는 내부 커맨드(ICMD)에 의해 리드 동작이 지시된 것을 인식하며, 캘리브래이션 모드의 리드 동작시에는 슬라이스 아이디(SID)가 돈케어 상태이므로 제1메모리 칩(200)이 리드 동작을 하도록 선택된 것으로 인식한다. 따라서 리드 신호(RD_S0)를 활성화할 수 있다. 또한, 캘리브래이션 모드에서 제1메모리 칩은 제1층간 채널(TSV)을 사용하므로, 커맨드 디코더(210)는 송신 활성화 신호(TXEN_N_S0)를 활성화하고 송신 활성화 신호(TXEN_R_S0)를 비활성화할 수 있다. 메모리 뱅크(220)는 활성화된 리드 신호(RD_S0)에 응답해 리드 동작을 수행할 수 있다. 메모리 뱅크(220)의 리드 동작시에 내부 어드레스(IADD)에 의해 지정된 위치A의 메모리 셀로부터 리드된 데이터(RD_DATA_S0)를 가변 지연 라인(230)으로 전달하고, 가변 지연 라인(230)에 의해 지연된 데이터(RD_DATA_D_S0)는 송신 회로(251)를 통해 제1층간 채널(TSV)로 전송될 수 있다. 앞선 라이트 동작시에 위치 A에 '0'의 데이터를 라이트했으므로, 리드 동작시에 위치 A로부터 리드된 데이터는 '0'일 수 있다. 제1층간 채널(TSV)로 전송된 제1메모리 칩(200)의 리드 데이터는 마스터 칩(100)의 위상 비교 회로(120)로 전달될 수 있다.
제2메모리 칩(300)의 커맨드 디코더(310)는 내부 커맨드(ICMD)에 의해 리드 동작이 지시된 것을 인식하며, 캘리브래이션 모드의 리드 동작시에는 슬라이스 아이디(SID)가 돈케어 상태이므로 제2메모리 칩(300)이 리드 동작을 하도록 선택된 것으로 인식한다. 따라서 리드 신호(RD_S1)를 활성화할 수 있다. 또한, 캘리브래이션 모드에서 제2메모리 칩은 제2층간 채널(TSV_RED)을 사용하므로, 커맨드 디코더(310)는 송신 활성화 신호(TXEN_R_S1)를 활성화하고 송신 활성화 신호(TXEN_N_S1)를 비활성화할 수 있다. 메모리 뱅크(320)는 활성화된 리드 신호(RD_S1)에 응답해 리드 동작을 수행할 수 있다. 메모리 뱅크(320)의 리드 동작시에 내부 어드레스(IADD)에 의해 지정된 위치A의 메모리 셀로부터 리드된 데이터(RD_DATA_S1)를 가변 지연 라인(330)으로 전달하고, 가변 지연 라인(330)에 의해 지연된 데이터(RD_DATA_D_S1)는 송신 회로(352)를 통해 제2층간 채널(TSV_RED)로 전송될 수 있다. 앞선 라이트 동작시에 위치 A에 '0'의 데이터를 라이트했으므로, 리드 동작시에 위치 A로부터 리드된 데이터는 '0'일 수 있다. 제2층간 채널(TSV_RED)로 전송된 제2메모리 칩(300)의 리드 데이터는 마스터 칩(100)의 위상 비교 회로(120)로 전달될 수 있다.
제어 회로(110)는 제1메모리 칩(200)과 제2메모리 칩(300)에 리드 동작을 다시 지시할 수 있다. 즉, 내부 커맨드(ICMD)로 리드 커맨드(RD)를 전달할 수 있다. 또한, 내부 어드레스(IADD)로 리드될 위치B를 지정할 수 있다.
제1메모리 칩(200)의 커맨드 디코더(210)는 내부 커맨드(ICMD)에 의해 리드 동작이 지시된 것을 인식하며, 캘리브래이션 모드의 리드 동작시에는 슬라이스 아이디(SID)가 돈케어 상태이므로 제1메모리 칩(200)이 리드 동작을 하도록 선택된 것으로 인식한다. 따라서 리드 신호(RD_S0)를 활성화할 수 있다. 또한, 캘리브래이션 모드에서 제1메모리 칩은 제1층간 채널(TSV)을 사용하므로, 커맨드 디코더(210)는 송신 활성화 신호(TXEN_N_S0)를 활성화하고 송신 활성화 신호(TXEN_R_S0)를 비활성화할 수 있다. 메모리 뱅크(220)는 활성화된 리드 신호(RD_S0)에 응답해 리드 동작을 수행할 수 있다. 메모리 뱅크(220)의 리드 동작시에 내부 어드레스(IADD)에 의해 지정된 위치B의 메모리 셀로부터 리드된 데이터(RD_DATA_S0)를 가변 지연 라인(230)으로 전달하고, 가변 지연 라인(230)에 의해 지연된 데이터(RD_DATA_D_S0)는 송신 회로(251)를 통해 제1층간 채널(TSV)로 전송될 수 있다. 앞선 라이트 동작시에 위치 B에 '1'의 데이터를 라이트했으므로, 리드 동작시에 위치 B로부터 리드된 데이터는 '1'일 수 있다. 제1층간 채널(TSV)로 전송된 제1메모리 칩(200)의 리드 데이터는 마스터 칩(100)의 위상 비교 회로(120)로 전달될 수 있다.
제2메모리 칩(300)의 커맨드 디코더(310)는 내부 커맨드(ICMD)에 의해 리드 동작이 지시된 것을 인식하며, 캘리브래이션 모드의 리드 동작시에는 슬라이스 아이디(SID)가 돈케어 상태이므로 제2메모리 칩(300)이 리드 동작을 하도록 선택된 것으로 인식한다. 따라서 리드 신호(RD_S1)를 활성화할 수 있다. 또한, 캘리브래이션 모드에서 제2메모리 칩은 제2층간 채널(TSV_RED)을 사용하므로, 커맨드 디코더(310)는 송신 활성화 신호(TXEN_R_S1)를 활성화하고 송신 활성화 신호(TXEN_N_S1)를 비활성화할 수 있다. 메모리 뱅크(320)는 활성화된 리드 신호(RD_S1)에 응답해 리드 동작을 수행할 수 있다. 메모리 뱅크(320)의 리드 동작시에 내부 어드레스(IADD)에 의해 지정된 위치B의 메모리 셀로부터 리드된 데이터(RD_DATA_S1)를 가변 지연 라인(330)으로 전달하고, 가변 지연 라인(330)에 의해 지연된 데이터(RD_DATA_D_S1)는 송신 회로(352)를 통해 제2층간 채널(TSV_RED)로 전송될 수 있다. 앞선 라이트 동작시에 위치 B에 '1'의 데이터를 라이트했으므로, 리드 동작시에 위치 B로부터 리드된 데이터는 '1'일 수 있다. 제2층간 채널(TSV_RED)로 전송된 제2메모리 칩(300)의 리드 데이터는 마스터 칩(100)의 위상 비교 회로(120)로 전달될 수 있다.
요약하면, 캘리브래이션 모드에서 제1메모리 칩(200)과 제2메모리 칩(300)의 위치A에 저장된 '0'의 데이터가 동시에 리드되어 마스터 칩(100)의 위상 비교 회로(120)로 전달되고, 이어서 제1메모리 칩(200)과 제2메모리 칩(300)의 위치B에 저장된 '1'의 데이터가 동시에 리드되어 마스터 칩(100)의 위상 비교 회로(120)로 전달될 수 있다.
(4) 제1메모리 칩(200)과 제2메모리 칩(300) 간의 타이밍 스큐 보상 동작
앞서 (3)에서 알아본 바와 같이, 캘리브래이션 모드에서의 리드 동작시에 제1메모리 칩(200)과 제2메모리 칩(300)으로부터 동시에 '0'의 데이터가 리드되어 마스터 칩(100)의 위상 비교 회로(120)로 전달되고, 이어서 제1메모리 칩(200)과 제2메모리 칩(300)으로부터 동시에 '1'의 데이터가 리드되어 마스터 칩(100)의 위상 비교 회로(120)로 전달된다. 위상 비교 회로(120)는 제1메모리 칩(200)으로부터 리드된 데이터가 '0'에서 '1'로 천이하는 시점과 제2메모리 칩(300)으로부터 리드된 데이터가 '0'에서 '1'로 천이하는 시점을 비교해 그 결과(COMP)를 제어 회로(110)로 전달할 수 있다.
위상 비교 회로(120)의 비교 결과(COMP)가 제1메모리 칩(200)으로부터 리드된 데이터의 위상이 제2메모리 칩(300)으로부터 리드된 데이터의 위상보다 앞선다는 것을 나타내는 경우, 즉 제1메모리 칩(200)으로부터 리드된 데이터의 '0'에서 '1'로의 천이 시점이 제2메모리 칩(300)으로부터 리드된 데이터의 '0'에서 '1'로의 천이 시점보다 앞선다는 것을 나타내는 경우, 제어 회로(110)는 제1메모리 칩(200)의 리드 데이터가 제2메모리 칩(300)의 리드 데이터보다 더 빠르게 마스터 칩(100)으로 전달된다고 판단할 수 있다. 따라서 제어 회로(110)는 내부 커맨드(ICMD)로 지연 증가 커맨드(DLY_UP)를 전달하고 슬라이스 아이디(SID)를 통해 제1메모리 칩(200)을 선택할 수 있다. 그러면 제1메모리 칩(200)의 커맨드 디코더(210)는 지연 코드(DLY_CODE_S0)를 증가시켜 가변 지연 라인(230)의 지연값을 증가시킬 수 있다. 가변 지연 라인(230)의 지연값이 증가하면 제1메모리 칩(200)의 리드 데이터가 마스터 칩(100)까지 전달되는 시간과 제2메모리 칩(300)의 리드 데이터가 마스터 칩(100)까지 전달되는 시간의 차이가 줄어들 수 있다.
위상 비교 회로(120)의 비교 결과(COMP)가 제2메모리 칩(300)으로부터 리드된 데이터의 위상이 제1메모리 칩(200)으로부터 리드된 데이터의 위상보다 앞선다는 것을 나타내는 경우, 즉 제2메모리 칩(300)으로부터 리드된 데이터의 '0'에서 '1'로의 천이 시점이 제1메모리 칩(200)으로부터 리드된 데이터의 '0'에서 '1'로의 천이 시점보다 앞선다는 것을 나타내는 경우, 제어 회로(110)는 제2메모리 칩(300)의 리드 데이터가 제1메모리 칩(200)의 리드 데이터보다 더 빠르게 마스터 칩(100)으로 전달된다고 판단할 수 있다. 따라서 제어 회로(110)는 내부 커맨드(ICMD)로 지연 증가 커맨드(DLY_UP)를 전달하고 슬라이스 아이디(SID)를 통해 제2메모리 칩(300)을 선택할 수 있다. 그러면 제2메모리 칩(300)의 커맨드 디코더(310)는 지연 코드(DLY_CODE_S1)를 증가시켜 가변 지연 라인(330)의 지연값을 증가시킬 수 있다. 가변 지연 라인(330)의 지연값이 증가하면 제2메모리 칩(300)의 리드 데이터가 마스터 칩(100)까지 전달되는 시간과 제1메모리 칩(200)의 리드 데이터가 마스터 칩(100)까지 전달되는 시간의 차이가 줄어들 수 있다.
요약하면, 위상 비교 회로(120)는 제1메모리 칩(200)으로부터 리드된 데이터와 제2메모리 칩(300)으로부터 리드된 데이터의 위상을 비교하고, 제어 회로(110)는 제1메모리 칩(200)과 제2메모리 칩(300) 중 리드 데이터가 더 빠르게 전달된 메모리 칩의 지연값을 늘릴 수 있다. 따라서 제1메모리 칩(200)의 리드 데이터가 마스터 칩(100)까지 전달되는 시간과 제2메모리 칩(300)의 리드 데이터가 마스터 칩(100)까지 전달되는 시간의 차이가 줄어들 수 있다. 여기서는 지연값을 늘리는 방식으로 제1메모리 칩(200)과 제2메모리 칩(300) 간의 타이밍 스큐를 보상하는 것을 예시했는데, 지연값을 줄이는 방식으로 제1메모리 칩(200)과 제2메모리 칩(200) 간의 타이밍 스큐를 보상할 수도 있음은 당연하다.
도 3은 도 1 및 도 2의 메모리 장치(1)의 캘리브래이션 동작 (1)~(4)를 도시한 순서도이다. 도 3을 참조해 캘리브래이션 동작에 대해 다시 알아보기로 한다.
도 3을 참조하면, 먼저 메모리 장치(1)의 초기화 동작시에 캘리브래이션 모드가 설정될 수 있다(S310).
캘리블래이션 모드가 설정된 이후에, 제1메모리 칩(200)과 제2메모리 칩(300)의 위치A에 '0'데이터가 동시에 라이트될 수 있다(S320). 그리고 제1메모리 칩(200)과 제2메모리 칩(300)의 위치B에 '1'데이터가 동시에 라이트될 수 있다(S330).
라이트 동작 이후에, 제1메모리 칩(200)과 제2메모리 칩(300)의 위치A로부터 '0'데이터가 동시에 리드될 수 있다(S340). 그리고 제1메모리 칩(200)과 제2메모리 칩(300)의 위치B로부터 '1'데이터가 동시에 리드될 수 있다(S350).
위상 비교 회로(120)는 제1메모리 칩(200)의 리드 데이터가 천이하는 시점과 제2메모리 칩(300)의 리드 데이터가 천이하는 시점을 비교할 수 있다(S360).
제어 회로(110)는 캘리브래이션 모드의 종료 여부를 판단할 수 있다(S370). 예를 들어, 위상 비교 회로(120)의 비교 결과(COMP)가 이전의 비교 결과와 다른 경우에는 제어 회로(110)는 제1메모리 칩(200)과 제2메모리 칩(300) 간의 타이밍 스큐가 충분히 보상되었다고 판단하고 캘리브래이션 모드의 종료를 결정할 수 있다.
캘리브래이션 모드의 종료가 결정되지 않은 경우에(S370에서 N), 제어 회로(110)는 단계(S360)에서의 비교 결과(COMP)에 따라 제1메모리 칩(200)의 가변 지연 라인(230) 또는 제2메모리 칩(300)의 가변 지연 라인(330)의 지연값을 조절할 수 있다(S380). 지연값이 조절된 이후에는 다시 단계(S340)로 진행될 수 있다.
종료 여부의 판단 결과 캘리브래이션 모드의 종료가 결정된 경우(S370에서 Y)에는 캘리브래이션 모드가 종료될 수 있다(S390). 캘리브래이션 모드의 종료는 제어 회로(110)가 내부 커맨드(ICMD)로 제1메모리 칩(200)과 제2메모리 칩(300)에 다시 모드 설정 커맨드(CAL_MODE)를 전달하는 것에 의해 이루어질 수 있다.
상기와 같은 캘리브래이션 동작에 의해 리드 동작시에 제1메모리 칩(200)의 데이터가 마스터 칩(100)까지 전달되는 시간과 제2메모리 칩(300)의 데이터가 마스터 칩(100)까지 전달되는 시간 간의 차이를 보상할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예들에 따라 구체적으로 기술되었으나, 상기한 실시예들은 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
1: 메모리 장치
100: 마스터 칩
200: 제1메모리 칩
300: 제2메모리 칩

Claims (19)

  1. 마스터 칩과 상기 마스터 칩 상에 적층된 제1메모리 칩과 제2메모리 칩을 포함하는 메모리 장치의 동작 방법에 있어서,
    상기 마스터 칩이 상기 제1메모리 칩과 상기 제2메모리 칩에 리드 동작을 동시에 지시하는 단계;
    상기 제1메모리 칩이 상기 리드 동작의 지시에 응답해 상기 제1메모리 칩에 저장된 데이터를 제1층간 채널을 통해 상기 마스터 칩으로 전달하고, 상기 제2메모리 칩이 상기 리드 동작의 지시에 응답해 상기 제2메모리 칩에 저장된 데이터를 제2층간 채널을 통해 상기 마스터 칩으로 전달하는 단계;
    상기 마스터 칩이 상기 제1층간 채널을 통해 전달된 데이터와 상기 제2층간 채널을 통해 전달된 데이터의 위상을 비교하는 단계; 및
    상기 비교하는 단계에서의 위상 비교 결과에 따라, 상기 제1메모리 칩과 상기 제2메모리 칩 중 하나 이상의 메모리 칩의 데이터 전송 경로의 지연 값을 조절하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  2. 제 1항에 있어서,
    상기 제1층간 채널과 상기 제2층간 채널 각각은 실리콘 관통 비아(TSV: Through Silicon Via)를 포함하고,
    상기 제1층간 채널과 상기 제2층간 채널 중 하나의 실리콘 관통 비아는 리던던시용 실리콘 관통 비아인
    메모리 장치의 동작 방법.
  3. 제 1항에 있어서,
    상기 지연값을 조절하는 단계는
    상기 제1층간 채널을 통해 전달된 데이터의 위상이 상기 제2층간 채널을 통해 전달된 데이터의 위상보다 앞서는 경우에, 상기 제1메모리 칩의 데이터 전송 경로의 지연값을 늘리는 단계; 및
    상기 제2층간 채널을 통해 전달된 데이터의 위상이 상기 제1층간 채널을 통해 전달된 데이터의 위상보다 앞서는 경우에, 상기 제2메모리 칩의 데이터 전송 경로의 지연값을 늘리는 단계를 포함하는
    메모리 장치의 동작 방법.
  4. 제 1항에 있어서,
    상기 리드 동작을 지시하는 단계 이전에,
    상기 마스터 칩이 상기 제1메모리 칩과 상기 제2메모리 칩을 캘리브래이션 모드로 설정하는 단계
    를 더 포함하는 메모리 장치의 동작 방법.
  5. 제 4항에 있어서,
    상기 제1메모리 칩은 상기 캘리브래이션 모드시에 상기 제1층간 채널을 사용하도록 설정되고,
    상기 제2메모리 칩은 상기 캘리브래이션 모드시에 상기 제2층간 채널을 사용하도록 설정되는
    메모리 장치의 동작 방법.
  6. 제 1항에 있어서,
    상기 리드 동작을 지시하는 단계 이전에,
    상기 마스터 칩이 상기 제1메모리 칩과 상기 제2메모리 칩에 데이터를 라이트하는 단계
    를 더 포함하는 메모리 장치의 동작 방법.
  7. 제 4항에 있어서,
    상기 캘리브래이션 모드의 설정시에 상기 제2메모리 칩에서는 상기 제1층간 채널이 페일로 설정되고, 상기 제1메모리 칩에서는 상기 제1층간 채널이 페일로 설정되지 않는
    메모리 장치의 동작 방법.
  8. 제 1항에 있어서,
    상기 지시하는 단계, 상기 비교하는 단계 및 상기 조절하는 단계는
    상기 비교하는 단계에서의 위상 비교 결과가 변경될 때까지 반복 수행되는
    메모리 장치의 동작 방법.
  9. 캘리브래이션 동작시에 자신의 리드 데이터를 제1층간 채널로 송신하는 제1메모리 칩;
    상기 캘리브래이션 동작시에 자신의 리드 데이터를 제2층간 채널로 송신하는 제2메모리 칩; 및
    상기 캘리브래이션 동작시에 상기 제1메모리 칩과 상기 제2메모리 칩의 리드 동작을 동시에 지시하고, 상기 제1층간 채널로 전송된 데이터와 상기 제2층간 채널로 전송된 데이터의 위상을 비교해 상기 제1메모리 칩과 상기 제2메모리 칩의 데이터 전송 타이밍 스큐 차이를 캘리브래이션하는 마스터 칩
    을 포함하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 제1메모리 칩은 상기 제1층간 채널로 전송될 자신의 리드 데이터를 지연시키는 제1가변 지연 라인을 포함하고,
    상기 제2메모리 칩은 상기 제2층간 채널로 전송될 자신의 리드 데이터를 지연시키는 제2가변 지연 라인을 포함하는
    메모리 장치.
  11. 제 9항에 있어서,
    상기 마스터 칩은
    상기 제1층간 채널로 전송된 데이터의 위상이 상기 제2층간 채널로 전송된 데이터의 위상보다 앞서는 경우에, 상기 제1가변 지연 라인의 지연값이 증가하도록 상기 제1메모리 칩을 제어하고,
    상기 제2층간 채널로 전송된 데이터의 위상이 상기 제2층간 채널로 전송된 데이터의 위상보다 앞서는 경우에, 상기 제2가변 지연 라인의 지연값이 증가하도록 상기 제2메모리 칩을 제어하는
    메모리 장치.
  12. 제 9항에 있어서,
    상기 제1층간 채널과 상기 제2층간 채널 각각은 실리콘 관통 비아(TSV: Through Silicon Via)를 포함하고,
    상기 제1층간 채널과 상기 제2층간 채널 중 하나의 실리콘 관통 비아는 리던던시용 실리콘 관통 비아인
    메모리 장치.
  13. 제 9항에 있어서,
    상기 캘리브래이션 동작은 상기 메모리 장치의 초기화 과정에서 수행되는
    메모리 장치.
  14. 제 9항에 있어서,
    상기 마스터 칩은
    상기 제1메모리 칩과 상기 제2메모리 칩의 리드 동작을 동시에 지시하기 이전에, 상기 제1메모리 칩과 상기 제2메모리 칩에 데이터를 라이트하는
    메모리 장치.
  15. 제 9항에 있어서,
    상기 제1메모리 칩은
    제1메모리 뱅크;
    상기 제1메모리 뱅크로부터 리드된 리드 데이터를 지연시키는 제1가변 지연 라인;
    상기 제1가변 지연 라인으로부터 전달된 리드 데이터를 상기 제1층간 채널로 전송하기 위한 제1전송 회로; 및
    상기 마스터 칩으로부터 전달된 내부 커맨드를 디코딩해 상기 제1메모리 뱅크 및 상기 제1가변 지연 라인을 제어하는 제1커맨드 디코더를 포함하는
    메모리 장치.
  16. 제 9항에 있어서,
    상기 제2메모리 칩은
    제2메모리 뱅크;
    상기 제2메모리 뱅크로부터 리드된 리드 데이터를 지연시키는 제2가변 지연 라인;
    상기 제2가변 지연 라인으로부터 전달된 리드 데이터를 상기 제2층간 채널로 전송하기 위한 제2전송 회로; 및
    상기 마스터 칩으로부터 전달된 내부 커맨드를 디코딩해 상기 제2메모리 뱅크 및 상기 제2가변 지연 라인을 제어하는 제2커맨드 디코더를 포함하는
    메모리 장치.
  17. 제 9항에 있어서,
    상기 마스터 칩으로부터 상기 제1메모리 칩과 상기 제2메모리 칩으로 내부 커맨드와 내부 어드레스를 전달하기 위한 다수의 제어 층간 채널을 더 포함하는
    메모리 장치.
  18. 제 9항에 있어서,
    상기 캘리브래이션 동작시에 상기 제2메모리 칩에서는 상기 제1층간 채널이 페일로 설정되고 상기 제1메모리 칩에서는 상기 제1층간 채널이 페일로 설정되지 않는
    메모리 장치.
  19. 제 9항에 있어서,
    상기 제1메모리 칩과 상기 제2메모리 칩은 상기 마스터 칩 상에 적층되는
    메모리 장치.
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