KR20190102790A - 컨트롤러 및 그 동작 방법과, 이를 포함하는 메모리 시스템 - Google Patents

컨트롤러 및 그 동작 방법과, 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20190102790A
KR20190102790A KR1020180023714A KR20180023714A KR20190102790A KR 20190102790 A KR20190102790 A KR 20190102790A KR 1020180023714 A KR1020180023714 A KR 1020180023714A KR 20180023714 A KR20180023714 A KR 20180023714A KR 20190102790 A KR20190102790 A KR 20190102790A
Authority
KR
South Korea
Prior art keywords
memory
controller
data
open block
memory device
Prior art date
Application number
KR1020180023714A
Other languages
English (en)
Inventor
나형주
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180023714A priority Critical patent/KR20190102790A/ko
Priority to US16/169,230 priority patent/US10783074B2/en
Priority to CN201811351760.1A priority patent/CN110196816B/zh
Publication of KR20190102790A publication Critical patent/KR20190102790A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0253—Garbage collection, i.e. reclamation of unreferenced memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0626—Reducing size or complexity of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1056—Simplification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7201—Logical to physical mapping or translation of blocks or pages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7205—Cleaning, compaction, garbage collection, erase control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Memory System (AREA)

Abstract

컨트롤러 및 그 동작 방법과, 이를 포함하는 메모리 시스템이 개시될 수 있다. 상기 컨트롤러는, 프로세서; 및 메모리를 포함하고, 상기 프로세서는, 메모리 장치의 오픈 블록의 모든 페이지에 데이터가 저장되면, 상기 오픈 블록의 유효 페이지 개수를 확인하고, 상기 유효 페이지 개수가 소정 임계값 이하이면 상기 오픈 블록에 대한 가비지 컬렉션을 수행할 수 있다.

Description

컨트롤러 및 그 동작 방법과, 이를 포함하는 메모리 시스템{CONTROLLER AND METHOD FOR OPERATING THE SAME, AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 메모리 관련 기술에 관한 것으로, 보다 구체적으로는 메모리 장치를 제어하기 위한 컨트롤러 및 그 동작 방법과, 이를 포함하는 메모리 시스템에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitouscomputing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus)메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예들이 해결하려는 과제는, 동작 성능을 향상시킬 수 있는 컨트롤러 및 그 동작 방법과, 이를 포함하는 메모리 시스템을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 컨트롤러는, 프로세서; 및 메모리를 포함하고, 상기 프로세서는, 메모리 장치의 오픈 블록의 모든 페이지에 데이터가 저장되면, 상기 오픈 블록의 유효 페이지 개수를 확인하고, 상기 유효 페이지 개수가 소정 임계값 이하이면 상기 오픈 블록에 대한 가비지 컬렉션을 수행할 수 있다.
위 컨트롤러에 있어서, 상기 프로세서는, 상기 오픈 블록에 데이터를 저장하면서, 상기 오픈 블록에 대한 맵핑 정보를 생성하여 상기 메모리에 저장할 수 있다. 상기 맵핑 정보는, 물리 어드레스에 상기 데이터와 대응하는 논리 어드레스가 맵핑된 P2L(Physical address to Logical address) 맵을 포함할 수 있다. 상기 맵핑 정보는, 유효 페이지에 대응하는 물리 어드레스를 포함하고, 무효 페이지에 대응하는 물리 어드레스는 불포함할 수 있다. 상기 프로세서는, 상기 맵핑 정보를 이용하여 상기 가비지 컬렉션을 수행할 수 있다. 상기 프로세서는, 상기 오픈 블록을 클로징하기 전에 상기 유효 페이지 개수 확인 및 상기 가비지 컬렉션을 수행할 수 있다. 상기 프로세서는, 상기 맵핑 정보를 생성하면서, 상기 오픈 블록의 상기 유효 페이지 개수에 관한 정보를 상기 메모리에 저장할 수 있다. 상기 프로세서는, 상기 유효 페이지 개수가 소정 임계값 초과이면, 상기 오픈 블록을 클로징할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 컨트롤러의 동작 방법은, 호스트로부터의 데이터 쓰기 요청에 응답하여, 메모리 장치의 오픈 블록에 데이터를 저장하는 단계; 상기 오픈 블록의 모든 페이지에 데이터가 저장되면 상기 오픈 블록의 유효 페이지 개수를 확인하는 단계; 및 상기 유효 페이지 개수가 소정 임계값 이하이면 상기 오픈 블록에 대한 가비지 컬렉션을 수행하는 단계를 포함할 수 있다.
위 동작 방법에 있어서, 상기 오픈 블록에 데이터를 저장하는 단계는, 상기 오픈 블록에 대한 맵핑 정보를 생성하여 메모리에 저장하는 단계를 더 포함할 수 있다. 상기 맵핑 정보는, 물리 어드레스에 상기 데이터와 대응하는 논리 어드레스가 맵핑된 P2L(Physical address to Logical address) 맵을 포함할 수 있다. 상기 맵핑 정보는, 유효 페이지에 대응하는 물리 어드레스를 포함하고, 무효 페이지에 대응하는 물리 어드레스는 불포함할 수 있다. 상기 가비지 컬렉션 수행 단계는, 상기 맵핑 정보를 이용할 수 있다. 상기 유효 페이지 개수 확인 단계 및 상기 가비지 컬렉션 수행 단계는, 상기 오픈 블록을 클로징하지 않은 상태에서 수행될 수 있다. 상기 맵핑 정보 생성 단계는, 상기 오픈 블록의 상기 유효 페이지 개수에 관한 정보를 상기 메모리에 저장하는 단계를 더 포함할 수 있다. 상기 유효 페이지 개수가 소정 임계값 초과이면, 상기 오픈 블록을 클로징하는 단계를 더 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 데이터를 저장하는 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하고, 상기 컨트롤러는, 상기 메모리 장치의 오픈 블록의 모든 페이지에 데이터가 저장되면, 상기 오픈 블록의 유효 페이지 개수를 확인하고, 상기 유효 페이지 개수가 소정 임계값 이하이면 상기 오픈 블록에 대한 가비지 컬렉션을 수행할 수 있다.
위 메모리 시스템이 있어서, 상기 컨트롤러는, 상기 오픈 블록에 데이터를 저장하면서, 상기 오픈 블록에 대한 맵핑 정보를 생성하여 관리할 수 있다. 상기 맵핑 정보는, 유효 페이지에 대응하는 물리 어드레스를 포함하고, 무효 페이지에 대응하는 물리 어드레스는 불포함할 수 있다. 상기 컨트롤러는, 상기 맵핑 정보를 이용하여 상기 가비지 컬렉션을 수행할 수 있다.
상술한 본 발명의 실시예들에 의하면, 동작 성능이 향상된 컨트롤러 및 그 동작 방법과, 이를 포함하는 메모리 시스템을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면이다.
도 5는 본 발명의 다른 일 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 6은 도 5의 메모리 시스템에서 오픈 블록에 데이터가 쓰여지는 과정 및 그에 따라 생성되는 맵을 설명하기 위한 도면이다.
도 7은 도 5의 메모리 시스템에서 가비지 컬렉션이 수행되는 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 일 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 9 내지 도 17은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 예들을 개략적으로 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)을 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운영 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix)등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자의 요청에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: MultiMedia Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus)저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimediaplayer), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital MultimediaBroadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audiorecorder), 디지털 음성 재생기(digital audioplayer), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(3dimension) 입체 스택(stack) 구조가 될 수 있다.
여기서, 메모리 장치(150)의 구조 및 메모리 장치(150)의 3차원 입체 스택 구조에 대해서는, 이하 도 2 내지 도 4에서 보다 구체적으로 설명할 것임으로, 여기서는 그에 관한 구체적인 설명을 생략하기로 한다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 낸드 플래시 컨트롤러(NFC: NAND Flash Controller)(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus),MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) code, BCH(Bose, Chaudhri, Hocquenghem) code, turbocode, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, NFC(142)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스로서, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 낸드 플래시 메모리일 경우에, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 여기서, NFC(142)는, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 낸드 플래시 인터페이스의 동작을 수행하며 수행하며, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원한다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간에 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 라이트 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
특히, 본 발명의 실시 예에 따른 메모리 시스템에서는, 일 예로, 컨트롤러(130)가, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작, 예컨대 라이트 커맨드에 해당하는 프로그램 동작 또는 리드 커맨드에 리드 동작을, 메모리 장치(150)와 수행하며, 아울러 메모리 장치(150)의 동작 상태, 다시 말해 메모리 장치(150)에서 커맨드 동작의 수행 완료 여부를 확인할 수 있다.
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다. 그러면 이하에서는, 도 2 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 메모리 시스템에서의 메모리 장치에 대해서 보다 구체적으로 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 메모리 시스템에서 메모리 장치의 일 예를 개략적으로 도시한 도면이고, 도 3은 본 발명의 일 실시예에 따른 메모리 장치에서 메모리 블록들의 메모리 셀 어레이 회로를 개략적으로 도시한 도면이며, 도 4는 본 발명의 일 실시예에 따른 메모리 시스템에서 메모리 장치 구조를 개략적으로 도시한 도면으로, 메모리 장치가 3차원 비휘발성 메모리 장치로 구현될 경우의 구조를 개략적으로 도시한 도면이다.
우선, 도 2를 참조하면, 메모리 장치(150)는, 복수의 메모리 블록들, 예컨대 블록0(BLK(Block)0)(210), 블록1(BLK1)(220), 블록2(BLK2)(230), 및 블록N-1(BLKN-1)(240)을 포함하며, 각각의 블록들(210,220,230,240)은, 복수의 페이지들(Pages), 예컨대 2M개의 페이지들(2MPages)을 포함한다. 여기서, 설명의 편의를 위해, 복수의 메모리 블록들이 각각 2M개의 페이지들을 포함하는 것을 일 예로 하여 설명하지만, 복수의 메모리들은, 각각 M개의 페이지들을 포함할 수도 있다. 그리고, 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다.
또한, 메모리 장치(150)는, 복수의 메모리 블록들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: MultiLevel Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 MLC 메모리 블록 뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: QuadrupleLevel Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 복수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
그리고, 각각의 블록들(210,220,230,240)은, 라이트 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드 동작을 통해 저장된 데이터를 호스트(102)에게 제공한다.
다음으로, 도 3을 참조하면, 메모리 시스템(110)의 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330), 메모리 셀 어레이로 구현되어 비트라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(340)을 포함할 수 있다. 각 열(column)의 셀 스트링(340)은, 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은, 셀 당 복수의 비트들의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 셀 스트링들(340)은 대응하는 비트라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
여기서, 도 3은, 낸드 플래시 메모리 셀로 구성된 각 메모리 블록(330)을 일 예로 도시하고 있으나, 본 발명의 실시 예에 따른 메모리 장치(150)에 포함된 복수의 메모리 블록(152,154,156)은, 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다.
그리고, 메모리 장치(150)의 전압 공급부(310)는, 동작 모드에 따라서 각각의 워드라인들로 공급될 워드라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있으며, 이때 전압 공급 회로(310)의 전압 발생 동작은 제어 회로(도시하지 않음)의 제어에 의해 수행될 수 있다. 또한, 전압 공급부(310)는, 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있으며, 제어 회로의 제어에 응답하여 메모리 셀 어레이의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드라인들 중 하나를 선택할 수 있으며, 워드라인 전압을 선택된 워드라인 및 비선택된 워드라인들로 각각 제공할 수 있다.
아울러, 메모리 장치(150)의 리드/라이트(read/write) 회로(320)는, 제어 회로에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 라이트 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 리드 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이로부터 데이터를 리드하기 위한 감지 증폭기로서 동작할 수 있다. 또한, 프로그램 동작의 경우 리드/라이트 회로(320)는, 메모리 셀 어레이에 저장될 데이터에 따라 비트라인들을 구동하는 라이트 드라이버로서 동작할 수 있다. 리드/라이트 회로(320)는, 프로그램 동작 시 셀 어레이에 라이트될 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해, 리드/라이트 회로(320)는, 열(column)들(또는 비트라인들) 또는 열쌍(columnpair)(또는 비트라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(322,324,326)을 포함할 수 있으며, 각각의 페이지 버퍼(page buffer)(322,324,326)에는 복수의 래치들(도시하지 않음)이 포함될 수 있다.
또한, 메모리 장치(150)는, 2차원 또는 3차원의 메모리 장치로 구현될 수 있으며, 특히 도 4에 도시한 바와 같이, 3차원 입체 스택 구조의 비휘발성 메모리 장치로 구현될 수 있으며, 3차원 구조로 구현될 경우, 복수의 메모리 블록들(BLK0 to BLKN-1)을 포함할 수 있다. 여기서, 도 4는, 도 1에 도시한 메모리 장치(150)의 메모리 블록들(152,154,156)을 보여주는 블록도로서, 각각의 메모리 블록들(152,154,156)은, 3차원 구조(또는 수직 구조)로 구현될 수 있다. 예를 들면, 각각의 메모리 블록들(152,154,156)은 제1방향 내지 제3방향들, 예컨대 x-축 방향, y-축 방향, 및 z-축 방향을 따라 신장된 구조물들을 포함하여, 3차원 구조로 구현될 수 있다.
그리고, 메모리 장치(150)에 포함된 각 메모리 블록(330)은, 제2방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함할 수 있으며, 제1방향 및 제3방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 수 있다. 여기서, 각 낸드 스트링(NS)은, 비트라인(BL), 적어도 하나의 스트링 선택라인(SSL), 적어도 하나의 접지 선택라인(GSL), 복수의 워드라인들(WL), 적어도 하나의 더미 워드라인(DWL), 그리고 공통 소스라인(CSL)에 연결될 수 있으며, 복수의 트랜지스터 구조들(TS)을 포함할 수 있다.
즉, 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)은, 복수의 비트라인들(BL), 복수의 스트링 선택라인들(SSL), 복수의 접지 선택라인들(GSL), 복수의 워드라인들(WL), 복수의 더미 워드라인들(DWL), 그리고 복수의 공통 소스라인(CSL)에 연결될 수 있으며, 그에 따라 복수의 낸드 스트링들(NS)을 포함할 수 있다. 또한, 각 메모리 블록(330)에서, 하나의 비트라인(BL)에 복수의 낸드 스트링들(NS)이 연결되어, 하나의 낸드 스트링(NS)에 복수의 트랜지스터들이 구현될 수 있다. 아울러, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는, 대응하는 비트라인(BL)과 연결될 수 있으며, 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는, 공통 소스라인(CSL)과 연결될 수 있다. 여기서, 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공, 즉 메모리 장치(150)의 복수의 메모리 블록들(152,154,156)에서 각 메모리 블록(330)에는 복수의 메모리 셀들이 구현될 수 있다.
한편, 이하에서는, 위와 같은 메모리 시스템 또는 이와 유사한 메모리 시스템에 있어서, 가비지 컬렉션 방법에 관하여 더 살펴보기로 한다.
메모리 장치, 예컨대, 위 도 1의 메모리 장치(150)에 포함되는 복수의 메모리 블록 각각은 쓰기 동작이 완료된 클로즈드 블록(closed block)과 쓰기 동작 중인 오픈 블록(open block)으로 구분될 수 있다. 여기서, 쓰기 동작 중이라 함은, 오픈 블록의 첫번째 페이지부터 N번째 페이지까지 데이터가 쓰여지는 과정을 의미할 수 있고, N번째 페이지는 오픈 블록의 마지막 페이지를 포함할 수 있다. 즉, 오픈 블록의 마지막 페이지까지 데이터가 쓰여진다고 하더라도, 닫는 동작을 수행하기 전에는 여전히 오픈 블록에 해당할 수 있다. 닫는 동작은, 마지막 페이지까지 쓰여진 오픈 블록에 대한 P2L(Physical address to Logical address) 맵 및/또는 L2P(Logical address to Physical address) 맵이 생성되어 컨트롤러 내의 메모리, 예컨대, 위 도 1의 컨트롤러(130) 내의 메모리(144)에 저장되는 동작을 포함할 수 있다. P2L 맵은 물리 어드레스들이 인덱스로 설정된 맵핑 정보를 포함하고, L2P 맵은 논리 어드레스들이 인덱스로 설정된 맵핑 정보를 포함할 수 있다. 이러한 P2L 맵 및 L2P 맵은 소정 시점에 메모리 장치(150)로 백업되고, 필요한 경우에 메모리(144)로 로드되어 참조될 수 있다.
그런데, 본 실시예가 제안되기 이전에는, 가비지 컬렉션의 대상인 빅팀 블록(victim block)은 클로즈드 블록 중에서 선택되었고, 그에 따라, 선택된 클로즈드 블록에 대해 가비지 컬렉션이 수행되었다. 보다 구체적으로 설명하면, 특정 클로즈드 블록이 빅팀 블록으로 선정되면, 특정 클로즈드 블록에 대해 생성되어 메모리 장치(150)에 저장된 P2L 맵 및 L2P 맵이 메모리(144)로 로드되고, 로드된 P2L 맵과 L2P 맵이 서로 비교되어 서로 일치하는 페이지는 유효 데이터를 저장하는 유효 페이지이고 서로 불일치하는 페이지는 무효 데이터를 저장하는 무효 페이지라고 판단되는 유효성(validity) 판단이 수행되고, 유효 페이지에 저장된 유효 데이터가 가비지 컬렉션의 목적 블록(destination block)에 카피되고, 무효 페이지만을 포함하는 특정 클로즈드 블록에 대해서는 소거 동작이 수행되고, 목적 블록의 유효 페이지에 기초하여 P2L 맵 및 L2P 맵이 업데이트되는 방식으로 가비지 컬렉션이 수행되었다.
그러나, 위와 같은 경우에는, 모든 메모리 블록이 일단 클로즈드 상태일 것 즉, 모든 메모리 블록에 대한 P2L 맵 및 L2P 맵이 생성될 것이 요구되고, 가비지 컬렉션이 수행될 때마다 P2L 맵 및 L2P 맵이 로드되는 것이 요구되므로, 메모리 시스템의 동작에 과부하가 발생할 수 있다.
본 실시예에서는, 메모리 블록을 클로징하기 전에 메모리 블록이 특정 조건을 만족시키는 경우에는, 가비지 컬렉션을 수행함으로서, 맵 생성/업데이트 및 맵 로드의 횟수 및/또는 양을 감소시키고자 한다. 이하, 도 5 내지 도 8을 참조하여 보다 상세히 설명하기로 한다.
도 5는 본 발명의 다른 일 실시예에 따른 메모리 시스템을 나타내는 도면이고, 도 6은 도 5의 메모리 시스템에서 오픈 블록에 데이터가 쓰여지는 과정 및 그에 따라 생성되는 맵을 설명하기 위한 도면이고, 도 7은 도 5의 메모리 시스템에서 가비지 컬렉션이 수행되는 방법을 설명하기 위한 도면이다.
먼저, 도 5를 참조하면, 본 실시예에 따른 메모리 시스템(500)은, 데이터가 저장되는 메모리 장치(520)와 호스트(미도시됨)로부터 수신되는 커맨드에 응답하여 메모리 장치(520)의 동작을 제어하는 컨트롤러(510)를 포함할 수 있다.
본 실시예의 메모리 장치(520)는 도 1의 메모리 장치(150)와 동일하거나, 이와 유사할 수 있다. 다시 말하면, 메모리 장치(520)는 도 1의 메모리 장치(150)와 동일 또는 유사한 기능을 수행할 수 있다. 또한, 메모리 장치(520)는 도 1의 메모리 장치(150)의 구성 요소의 일부 또는 전부를 포함하거나, 또는 다른 구성 요소를 더 포함할 수도 있다. 메모리 장치(520)는 비휘발성 메모리일 수 있다.
본 실시예의 메모리 장치(520)는 복수의 메모리 블록(B1, B2, …, BN)을 포함할 수 있다. 메모리 블록(B1, B2, …, BN) 각각은 복수의 페이지를 포함할 수 있다. 또한, 메모리 블록(B1, B2, …, BN)은 쓰기 완료된 클로즈드 블록 및/또는 쓰기 진행 중인 오픈 블록을 포함할 수 있다.
본 실시예의 컨트롤러(510)는 도 1의 컨트롤러(130)와 동일하거나, 이와 유사할 수 있다. 다시 말하면, 컨트롤러(510)는 도 1의 컨트롤러(130)와 동일 또는 유사한 기능을 수행할 수 있다. 또한, 컨트롤러(510)는 도 1의 컨트롤러(130)의 구성 요소의 일부 또는 전부를 포함하거나, 또는 다른 구성 요소를 더 포함할 수도 있다.
본 실시예에서, 컨트롤러(510)는 메모리 시스템(500)의 제반 동작을 제어하는 프로세서(511) 및 프로세서(511)의 동작 메모리, 버퍼 메모리 및/또는 캐시 메모리 등으로서 기능하는 메모리(513)를 포함할 수 있다. 프로세서(511)는 도 1의 프로세서(134)와 동일 또는 유사한 기능을 수행할 수 있고, 메모리(513)는 도 1의 메모리(144)와 동일 또는 유사한 기능을 수행할 수 있다. 메모리(513)는 휘발성 메모리일 수 있다.
특히, 프로세서(511)는 호스트의 쓰기 요청에 응답하여 메모리 장치(520)에 데이터를 저장할 때, 쓰기 요청에 포함된 논리 어드레스(Logical Address, LA)와 메모리 장치(520)의 물리 어드레스(Physical Address, PA)를 대응시켜 맵핑 정보를 생성하고 이 맵핑 정보를 메모리(513)에 저장할 수 있다. 더 구체적으로, 프로세서(511)는 메모리 장치(520)의 복수의 메모리 블록(B1. B2, …, BN) 중 특정 메모리 블록의 첫번째 페이지부터 마지막 페이지까지 입력되는 데이터를 순차적으로 저장할 수 있는데, 이때, 특정 메모리 블록은 데이터가 쓰여지는 중에 있으므로 오픈 블록에 해당할 수 있다. 본 실시예에서는, 첫번째 페이지부터 마지막 페이지까지 순차적으로 데이터를 저장하는 과정을 개시하나, 다른 실시예가 가능할 수 있다. 일례로서, 오픈 블록의 빈 페이지에 랜덤하게 데이터가 저장될 수도 있다. 또한, 프로세서(511)는 이러한 오픈 블록에 데이터를 저장하면서 맵핑 정보를 생성할 수 있는데, 이때 생성되는 맵핑 정보는 오픈 블록에 대한 P2L 맵일 수 있다. 이하, 오픈 블록에 대한 P2L 맵을 OPL2 맵이라 하기로 한다. 이 OP2L 맵은, 오픈 블록에 대해 생성된다는 점 및 최신 정보를 반영한 맵이라는 점에서, 전술한 블록 클로징시 생성되는 P2L 맵 및 L2P 맵과는 상이할 수 있다. 설명의 편의를 위하여, 이하의 도 6을 참조하여 예시적으로 설명하기로 한다.
도 6을 참조하면, 호스트의 쓰기 요청과 함께 소정 데이터 및 이와 대응하는 논리 어드레스가 컨트롤러(510)로 입력될 수 있다. 설명의 편의상, 순차적으로 입력되는 데이터를 D1, D2, D3, D4, …, DN으로 표시하고, 이들 데이터 각각과 대응하는 논리 어드레스를 L1, L2, L3, L4, …, LN으로 표시하였다. 여기서, 새로운 데이터가 입력될 수도 있지만, 기 입력된 데이터와 동일한 논리 어드레스를 갖는 업데이트된 데이터가 입력될 수도 있다. 일례로서, 데이터 D2가 업데이트된 데이터 D2'의 쓰기 요청이 논리 어드레스 L2와 함께 입력될 수 있고, 데이터 D4가 업데이트된 데이터 D4'의 쓰기 요청이 논리 어드레스 L4와 함께 입력될 수 있다. 업데이트된 데이터 D2' 및 D4'가 입력되면, 기존 데이터 D2 및 D4는 무효인 데이터가 될 수 있다.
컨트롤러(510)의 프로세서(511)는 데이터 D1, D2, D3, D4, …, DN을 메모리 장치(520)의 특정 블록(BK, 여기서, K는 1 이상 N 이하의 자연수)의 대응하는 페이지 P1, P2, P3, P4,…, PN에 순차적으로 저장하면서, 이 페이지 정보를 포함하는 물리 어드레스와 논리 어드레스를 대응시켜 맵핑 정보를 생성하고 이 맵핑 정보를 컨트롤러(510)의 메모리(513)에 저장할 수 있다. 이때, 특정 블록(BK)에는 데이터가 쓰여지는 중이므로, 이 특정 블록(BK)를 이하, 오픈 블록(BK)이라 하기로 한다. 또한, 이때 생성되는 맵핑 정보는, 오픈 블록(BK)에 대한 OP2L 맵일 수 있다. OP2L맵은, 물리 어드레스가 인덱스로 설정된 맵핑 정보일 수 있고, 데이터가 오픈 블록(BK)에 저장될 때마다 생성 및/또는 갱신될 수 있다. 예컨대, 호스트로부터 논리 어드레스 L1 및 데이터 D1을 포함하는 쓰기 요청이 입력되면, 프로세서(511)는 오픈 블록(BK)의 페이지 P1에 데이터 D1을 저장하면서, 물리 어드레스 P1에 논리 어드레스 L1이 대응된 리스트를 포함하는 OP2L 맵을 생성할 수 있다. 이어서, 호스트로부터 논리 어드레스 L2 및 데이터 D2를 포함하는 쓰기 요청이 입력되면, 프로세서(511)는 오픈 블록(BK)의 페이지 P2에 데이터 D2를 저장하면서, 물리 어드레스 P2에 논리 어드레스 L2가 대응된 리스트가 추가되도록 OP2L 맵을 갱신할 수 있다. 유사한 방식으로, 데이터 D3가 페이지 P3에 저장되면서 물리 어드레스 P3에 논리 어드레스 L3가 대응된 리스트가 OP2L 맵에 추가될 수 있고, 데이터 D4가 페이지 P4에 저장되면서 물리 어드레스 P4에 논리 어드레스 L4가 대응된 리스트가 OP2L 맵에 추가될 수 있다.
위와 같은 과정에서, 호스트로부터 기 입력된 논리 어드레스와 동일한 논리 어드레스 예컨대, 논리 어드레스 L2가 데이터 D2'와 함께 입력되면, 기존의 데이터 D2는 D2'로 대체되어야 한다. 그러나, 이미 데이터가 저장된 페이지에는 데이터를 덮어 쓸 수 없으므로, 프로세서(511)는 오픈 블록(BK)의 빈 페이지 PX에 데이터 D2'를 저장하면서, 물리 어드레스 PX에 논리 어드레스 L2가 대응된 리스트가 추가되도록 OP2L 맵을 갱신할 수 있다. 이때, OP2L 맵에서는, 기 존재하는 논리 어드레스 L2 및 이와 대응하는 물리 어드레스 P2의 리스트가 삭제될 수 있다. 유사하게, 논리 어드레스 L4가 데이터 D4'와 함께 입력되면, 프로세서(511)는 오픈 블록(BK)의 빈 페이지 PY에 데이터 D4'를 저장하면서, 물리 어드레스 PY에 논리 어드레스 L4가 대응된 리스트가 추가되고, 기 존재하는 논리 어드레스 L4 및 이와 대응하는 물리 어드레스 P4의 리스트가 삭제되도록 OP2L 맵을 갱신할 수 있다. 이와 같은 방식으로 오픈 블록(BK)의 마지막 페이지(PN)까지 데이터가 쓰여지면, OP2L 맵은 화살표의 하단에 위치하는 것과 같은 리스트를 포함할 수 있다. 즉, OP2L 맵에는 유효한 페이지만을 나타내는 물리 어드레스만 존재하고 무효인 페이지에 대한 정보는 포함되지 않을 수 있다. 결과적으로, OP2L 맵은 오픈 블록(BK)에 쓰여진 데이터의 최신 어드레스 정보를 나타낼 수 있다.
본 실시예에서는 위와 같은 OP2L 맵을 활용하여 가비지 컬렉션을 수행할 수 있다. 이하에서, 더 상세히 설명하기로 한다.
다시, 도 5로 돌아와서, 프로세서(511)가 메모리 장치(520)의 오픈 블록(BK)에 데이터를 저장하면서, OP2L 맵을 생성하여 메모리(513)로 저장함은 이미 설명하였다. 나아가, 프로세서(511)는 OP2L 맵을 생성/갱신하면서, 필요에 따라, 유효 페이지 개수(Valid Page Count, VPC)에 대한 정보를 함께 관리할 수 있다. OP2L 맵은 유효 페이지에 관한 어드레스만 포함할 수 있으므로, 프로세서(511)는 OPL2 맵이 생성/갱신 될 때마다 OP2L 맵의 물리 어드레스의 개수 및/또는 물리 어드레스에 논리 어드레스가 대응된 리스트의 개수를 유효 페이지 개수 정보로서 메모리(513)에 저장할 수 있다.
나아가, 프로세서(511)는 오픈 블록(BK)의 마지막 페이지 PN까지 데이터가 저장되면, 즉, 오픈 블록(BK)의 모든 페이지에 데이터가 저장되어 빈 페이지가 존재하지 않는다고 판단하면, 오픈 블록(BK)을 닫기 전에, 이 오픈 블록(BK)의 유효 페이지 개수가 소정 임계값 이하인지 판단할 수 있다. 프로세서(511)는 메모리(513)에 저장된 오픈 블록(BK)의 유효 페이지 개수 정보를 확인하거나, 또는, OPL2 맵의 물리 어드레스의 개수 및/또는 물리 어드레스에 논리 어드레스가 대응된 리스트의 개수를 확인하는 방식으로 오픈 블록(BK)의 유효 페이지 개수를 확인하고, 소정 임계값과 비교할 수 있다. 여기서, 소정 임계값은 메모리 시스템(500)의 성능을 고려하여 다양하게 조절될 수 있다. 예컨대, 소정 임계값은 가비지 컬렉션의 처리량(throughput), 쓰기 대기 시간(write latency) 등을 고려하여 결정될 수 있다.
위와 같은 판단 결과, 오픈 블록(BK)의 유효 페이지 개수가 소정 임계값 이하라면, 오픈 블록(BK)을 클로징하지 않고 오픈 블록(BK)에 대해 바로 가비지 컬렉션을 수행할 수 있다. 오픈 블록(BK)의 유효 페이지 개수가 이미 지나치게 낮다면, 추후 가비지 컬렉션의 대상이 될 확률이 매우 높을 수 있다. 따라서, 이러한 오픈 블록(BK)에 대해 굳이 클로징 과정 예컨대, L2P 맵 및 PL2 맵을 생성하여 메모리 장치(520)에 백업하는 과정을 거친 후, 추후 가비지 컬렉션 대상이 되었을 때 이들 맵을 다시 메모리(513)로 로드하고 그 유효성을 판단하는 것은 불필요하고 비효율적인 작업이 될 수 있다. 따라서, 본 실시예에서는, 오픈 블록(BK)의 클로징 시점마다, 즉, 오픈 블록(BK)의 마지막 페이지가 쓰여질 때마다, 유효 페이지 개수를 확인하여, 필요하다면, 가비지 컬렉션을 수행할 수 있다.
여기서, 가비지 컬렉션은, OP2L 맵을 활용하여 수행될 수 있다. OP2L 맵에는 유효 페이지의 물리 어드레스만 포함될 수 있음은 전술하였다. 따라서, 프로세서(511)는 오픈 블록(BK)의 모든 페이지 중 OP2L 맵에 존재하는 물리 어드레스에 해당하는 페이지의 데이터를 가비지 컬렉션의 목적 블록으로 카피하고, 무효 페이지만 잔류하는 오픈 블록(BK)에 대해서는 소거 동작을 수행하여 빈 페이지만을 포함하는 프리 블록(free block)으로 생성할 수 있다. 설명의 편의를 위하여, 이하의 도 7을 참조하여 예시적으로 설명하기로 한다.
도 7을 참조하면, 프로세서(511)는 임계값 이하의 유효 페이지 개수를 갖는 오픈 블록(BK)에 있어서, 유효 페이지에 저장된 유효 데이터 D1, D3, D2', D4', …, DN을 메모리 장치(520)의 새로운 블록(BX)의 페이지들로 카피할 수 있다.
그 결과, 오픈 블록(BK)에는 무효 페이지들이 잔류할 수 있다. 프로세서(511)는 무효 페이지만을 포함하는 오픈 블록(BK)에 대해 소거 동작을 수행함으로써 오픈 블록(BK)의 모든 데이터를 삭제하여 오픈 블록(BK)을 프리 블록으로 생성할 수 있다.
다시 도 5로 돌아와서, 오픈 블록(BK)의 유효 페이지 개수에 대한 판단 결과, 오픈 블록(BK)의 유효 페이지 개수가 소정 임계값보다 크다면, 오픈 블록(BK)을 클로징할 수 있다. 즉, L2P 맵 및 P2L 맵을 생성할 수 있다. L2P 맵 및 P2L 맵은 OP2L 맵을 이용하여 생성될 수 있고, 메모리(513)에 일시적으로 저장된 후, 메모리 장치(520)로 백업될 수 있다. 이로써, 오픈 블록(BK)은 클로즈드 블록으로 변환될 수 있다. 이 후의 후속 동작들은 본 실시예 이전의 기술들과 다르지 않을 수 있다. 예컨대, 클로즈드 블록이 소정 조건에 따라 가비지 컬렉션이 빅팀 블록으로 선정되면 메모리 장치(520)에 저장된 P2L 맵 및 L2P 맵이 메모리(513)로 로드되고, 로드된 P2L 맵과 L2P 맵이 서로 비교되는 유효성 판단이 수행되고, 유효 페이지에 저장된 유효 데이터가 가비지 컬렉션의 목적 블록(destination block)에 카피되고, 무효 페이지만을 포함하는 특정 클로즈드 블록에 대해서는 소거 동작이 수행되고, 목적 블록의 유효 페이지에 기초하여 P2L 맵 및 L2P 맵이 업데이트되는 방식으로 가비지 컬렉션이 수행될 수 있다.
이상으로 설명한 메모리 시스템 및 그 동작 방법에 의하면, 오픈 블록(BK)의 클로징 시점마다, 유효 페이지 개수를 확인하는 단순한 동작의 추가로, 가비지 컬렉션의 대상이 될 가능성이 높은 오픈 블록(BK)에 대해 미리 가비지 컬렉션을 수행함으로써, 맵 생성/업데이트 및 맵 로드의 횟수 및/또는 양을 감소시킬 수 있다. 결과적으로, 메모리 시스템의 동작 성능을 향상시킬 수 있다.
도 8은 본 발명의 다른 일 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 8을 참조하면, 컨트롤러(510)의 프로세서(511)는 호스트로부터 데이터의 쓰기 요청을 수신할 수 있다(S801). 쓰기 요청은, 데이터 및 그와 대응하는 논리 어드레스를 포함할 수 있다.
프로세서(511)는 호스트의 쓰기 요청에 응답하여 메모리 장치(520)의 특정 블록(BK)의 빈 페이지에 데이터를 저장할 수 있다(S803). 데이터의 저장은, 첫번째 페이지부터 마지막 페이지까지 순차적으로 수행될 수 있으나, 본 실시예가 이에 한정되는 것은 아니다. 이 특정 블록(BK)을 오픈 블록이라고도 칭할 수 있다. 아울러, 프로세서(511)는 본 S803 단계에서, 데이터가 쓰여지는 페이지에 대응하는 물리 어드레스를 쓰기 요청에 포함된 논리 어드레스와 매칭시켜 맵핑 정보를 생성할 수 있다. 맵핑 정보는 특정 블록(BK)의 OP2L 맵을 포함할 수 있다. 더 나아가, 특정 블록(BK)의 유효 페이지 개수 정보도 생성하여 관리할 수 있다.
이어서, 프로세서(511)는 특정 블록(BK)의 모든 페이지에 데이터가 저장되었는지 판단할 수 있다(S805). 첫번째 페이지부터 마지막 페이지까지 데이터가 순차적으로 저장되는 경우, 마지막 페이지까지 데이터가 저장되었는지 확인할 수도 있다.
S805 단계의 판단 결과, 특정 블록(BK)에 빈 페이지가 존재하면, 프로세서(511)는 단계 S803 단계로 돌아가서, 연속하여 입력되는 데이터를 빈 페이지에 저장할 수 있다.
반면, S805 단계의 판단 결과, 특정 블록(BK)의 모든 페이지에 데이터가 저장되면, 프로세서(511)는 특정 블록(BK)을 클로징하기 전에, 특정 블록(BK)의 유효 페이지 개수(VPC)가 소정 임계값 이하인지 판단할 수 있다(807). 프로세서(511)는 메모리(513)에 저장된 유효 페이지 개수 정보를 확인하거나 또는 메모리(513)에 저장된 OP2L 맵의 리스트 개수를 세어봄으로써, 특정 블록(BK)의 유효 페이지 개수를 획득할 수 있다.
S807 단계의 판단 결과, 특정 블록(BK)의 유효 페이지 개수(VPC)가 소정 임계값 이하라면, 특정 블록(BK)에 대해 바로 가비지 컬렉션을 수행할 수 있다(S809). 가비지 컬렉션은, OP2L 맵을 활용하여 수행될 수 있다. 즉, OP2L 맵에 존재하는 물리 어드레스에 대응하는 특정 블록(BK)의 페이지는 새로운 메모리 블록으로 카피하고 특정 블록(BK)은 소거할 수 있다.
반면, S807 단계의 판단 결과, 특정 블록(BK)의 유효 페이지 개수(VPC)가 소정 임계값보다 크다면, 특정 블록(BK)을 클로징할 수 있다(S811). 클로즈드 특정 블록은 추후 소정 조건에 따라 가비지 컬렉션의 대상이 될 수 있다. 그러나, 이때 수행되는 가비지 컬렉션은 클로즈드 특정 블록의 L2P 맵 및 P2L 맵을 이용하여 수행되는 것으로서, S809 단계의 가비지 컬레션 즉, 오픈 상태의 특정 블록(BK)의 OP2L 맵을 이용하여 수행되는 가비지 컬렉션과는 상이할 수 있다.
도 9는 본 발명의 실시예에 따른 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 9를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus),MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 10을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 8에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbocode, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 11은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 11을 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 9에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 10은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimediacard)를 개략적으로 도시한 도면이다.
도 12를 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 13 내지 도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13 내지 도 16은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 13 내지 도 16을 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 8 내지 도 10에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 9에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 13에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 14에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 15에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 16에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 17을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division MultipleAccess), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision MultipleAccess), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 11 내지 도 16에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
500: 메모리 시스템 510: 컨트롤러
511: 프로세서 513: 메모리
520: 메모리 장치

Claims (20)

  1. 프로세서; 및
    메모리를 포함하고,
    상기 프로세서는,
    메모리 장치의 오픈 블록의 모든 페이지에 데이터가 저장되면, 상기 오픈 블록의 유효 페이지 개수를 확인하고, 상기 유효 페이지 개수가 소정 임계값 이하이면 상기 오픈 블록에 대한 가비지 컬렉션을 수행하는
    컨트롤러.
  2. 제1 항에 있어서,
    상기 프로세서는,
    상기 오픈 블록에 데이터를 저장하면서, 상기 오픈 블록에 대한 맵핑 정보를 생성하여 상기 메모리에 저장하는
    컨트롤러.
  3. 제2 항에 있어서,
    상기 맵핑 정보는, 물리 어드레스에 상기 데이터와 대응하는 논리 어드레스가 맵핑된 P2L(Physical address to Logical address) 맵을 포함하는
    컨트롤러.
  4. 제2 항에 있어서,
    상기 맵핑 정보는, 유효 페이지에 대응하는 물리 어드레스를 포함하고, 무효 페이지에 대응하는 물리 어드레스는 불포함하는
    컨트롤러.
  5. 제2 항에 있어서,
    상기 프로세서는,
    상기 맵핑 정보를 이용하여 상기 가비지 컬렉션을 수행하는
    컨트롤러.
  6. 제1 항에 있어서,
    상기 프로세서는,
    상기 오픈 블록을 클로징하기 전에 상기 유효 페이지 개수 확인 및 상기 가비지 컬렉션을 수행하는
    컨트롤러.
  7. 제2 항에 있어서,
    상기 프로세서는,
    상기 맵핑 정보를 생성하면서, 상기 오픈 블록의 상기 유효 페이지 개수에 관한 정보를 상기 메모리에 저장하는
    컨트롤러.
  8. 제1 항에 있어서,
    상기 프로세서는,
    상기 유효 페이지 개수가 소정 임계값 초과이면, 상기 오픈 블록을 클로징하는
    컨트롤러.
  9. 호스트로부터의 데이터 쓰기 요청에 응답하여, 메모리 장치의 오픈 블록에 데이터를 저장하는 단계;
    상기 오픈 블록의 모든 페이지에 데이터가 저장되면 상기 오픈 블록의 유효 페이지 개수를 확인하는 단계; 및
    상기 유효 페이지 개수가 소정 임계값 이하이면 상기 오픈 블록에 대한 가비지 컬렉션을 수행하는 단계를 포함하는
    컨트롤러의 동작 방법.
  10. 제9 항에 있어서,
    상기 오픈 블록에 데이터를 저장하는 단계는,
    상기 오픈 블록에 대한 맵핑 정보를 생성하여 메모리에 저장하는 단계를 더 포함하는
    컨트롤러의 동작 방법.
  11. 제10 항에 있어서,
    상기 맵핑 정보는, 물리 어드레스에 상기 데이터와 대응하는 논리 어드레스가 맵핑된 P2L(Physical address to Logical address) 맵을 포함하는
    컨트롤러의 동작 방법.
  12. 제10 항에 있어서,
    상기 맵핑 정보는, 유효 페이지에 대응하는 물리 어드레스를 포함하고, 무효 페이지에 대응하는 물리 어드레스는 불포함하는
    컨트롤러의 동작 방법.
  13. 제10 항에 있어서,
    상기 가비지 컬렉션 수행 단계는,
    상기 맵핑 정보를 이용하는
    컨트롤러의 동작 방법.
  14. 제9 항에 있어서,
    상기 유효 페이지 개수 확인 단계 및 상기 가비지 컬렉션 수행 단계는,
    상기 오픈 블록을 클로징하지 않은 상태에서 수행되는
    컨트롤러의 동작 방법.
  15. 제10 항에 있어서,
    상기 맵핑 정보 생성 단계는,
    상기 오픈 블록의 상기 유효 페이지 개수에 관한 정보를 상기 메모리에 저장하는 단계를 더 포함하는
    컨트롤러의 동작 방법.
  16. 제9 항에 있어서,
    상기 유효 페이지 개수가 소정 임계값 초과이면, 상기 오픈 블록을 클로징하는 단계를 더 포함하는
    컨트롤러의 동작 방법.
  17. 데이터를 저장하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 컨트롤러를 포함하고,
    상기 컨트롤러는,
    상기 메모리 장치의 오픈 블록의 모든 페이지에 데이터가 저장되면, 상기 오픈 블록의 유효 페이지 개수를 확인하고, 상기 유효 페이지 개수가 소정 임계값 이하이면 상기 오픈 블록에 대한 가비지 컬렉션을 수행하는
    메모리 시스템.
  18. 제1 항에 있어서,
    상기 컨트롤러는,
    상기 오픈 블록에 데이터를 저장하면서, 상기 오픈 블록에 대한 맵핑 정보를 생성하여 관리하는
    메모리 시스템.
  19. 제18 항에 있어서,
    상기 맵핑 정보는, 유효 페이지에 대응하는 물리 어드레스를 포함하고, 무효 페이지에 대응하는 물리 어드레스는 불포함하는
    메모리 시스템.
  20. 제18 항에 있어서,
    상기 컨트롤러는,
    상기 맵핑 정보를 이용하여 상기 가비지 컬렉션을 수행하는
    메모리 시스템.
KR1020180023714A 2018-02-27 2018-02-27 컨트롤러 및 그 동작 방법과, 이를 포함하는 메모리 시스템 KR20190102790A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180023714A KR20190102790A (ko) 2018-02-27 2018-02-27 컨트롤러 및 그 동작 방법과, 이를 포함하는 메모리 시스템
US16/169,230 US10783074B2 (en) 2018-02-27 2018-10-24 Controller for performing garbage collection, method for operating the same, and memory system including the same
CN201811351760.1A CN110196816B (zh) 2018-02-27 2018-11-14 控制器、其操作方法以及包括控制器的存储器***

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180023714A KR20190102790A (ko) 2018-02-27 2018-02-27 컨트롤러 및 그 동작 방법과, 이를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20190102790A true KR20190102790A (ko) 2019-09-04

Family

ID=67684521

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180023714A KR20190102790A (ko) 2018-02-27 2018-02-27 컨트롤러 및 그 동작 방법과, 이를 포함하는 메모리 시스템

Country Status (3)

Country Link
US (1) US10783074B2 (ko)
KR (1) KR20190102790A (ko)
CN (1) CN110196816B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230280926A1 (en) * 2022-03-03 2023-09-07 Western Digital Technologies, Inc. Data Relocation With Protection For Open Relocation Destination Blocks

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078046A (ko) * 2018-12-21 2020-07-01 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작방법
US10915444B2 (en) * 2018-12-27 2021-02-09 Micron Technology, Inc. Garbage collection candidate selection using block overwrite rate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007003984A1 (en) * 2005-06-30 2007-01-11 Freescale Semiconductor, Inc. Device and method for arbitrating between direct memory access task requests
US7409489B2 (en) * 2005-08-03 2008-08-05 Sandisk Corporation Scheduling of reclaim operations in non-volatile memory
US8688894B2 (en) * 2009-09-03 2014-04-01 Pioneer Chip Technology Ltd. Page based management of flash storage
US8626986B2 (en) * 2010-06-30 2014-01-07 Sandisk Technologies Inc. Pre-emptive garbage collection of memory blocks
US8799561B2 (en) * 2012-07-27 2014-08-05 International Business Machines Corporation Valid page threshold based garbage collection for solid state drive
US9489296B1 (en) * 2012-10-17 2016-11-08 Western Digital Technologies, Inc. Methods, devices and systems for hardware-based garbage collection in solid state drives
KR102292198B1 (ko) 2014-10-15 2021-08-25 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 데이터 저장 장치 및 그것의 동작 방법
KR102292183B1 (ko) * 2014-11-07 2021-08-25 삼성전자주식회사 불휘발성 메모리의 동작 방법 및 불휘발성 메모리를 포함하는 스토리지 장치의 동작 방법
EP3203377A1 (en) * 2016-02-08 2017-08-09 Wipro Limited Method and system for optimized garbage collection in a storage device
US10877898B2 (en) * 2017-11-16 2020-12-29 Alibaba Group Holding Limited Method and system for enhancing flash translation layer mapping flexibility for performance and lifespan improvements

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230280926A1 (en) * 2022-03-03 2023-09-07 Western Digital Technologies, Inc. Data Relocation With Protection For Open Relocation Destination Blocks
US12019899B2 (en) * 2022-03-03 2024-06-25 Western Digital Technologies, Inc. Data relocation with protection for open relocation destination blocks

Also Published As

Publication number Publication date
US20190266082A1 (en) 2019-08-29
CN110196816B (zh) 2023-06-13
US10783074B2 (en) 2020-09-22
CN110196816A (zh) 2019-09-03

Similar Documents

Publication Publication Date Title
KR102615593B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190123502A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR102430791B1 (ko) 컨트롤러 및 컨트롤러의 동작방법
KR20180076765A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102605609B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20200022179A (ko) 데이터 처리 시스템 및 데이터 처리 시스템의 동작 방법
KR20200011831A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190106228A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180031853A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102415875B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20180039785A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
KR20190040604A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190074677A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190017550A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190040614A (ko) 메모리 시스템 및 그의 동작방법
KR102666489B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102612918B1 (ko) 컨트롤러 및 컨트롤러의 동작방법
KR20200013897A (ko) 컨트롤러 및 컨트롤러의 동작방법
KR102553170B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102431238B1 (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190113443A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20200032463A (ko) 메모리 시스템 혹은 데이터 처리 시스템의 동작을 진단하는 장치 혹은 진단을 통해 신뢰성을 확보하는 방법
KR20190128794A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR102322740B1 (ko) 복수의 프로세서를 포함하는 컨트롤러 및 컨트롤러의 동작방법
KR20180135188A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법