KR20190101915A

KR20190101915A - High speed reliability test apparatus for semiconductor device

Info

Publication number: KR20190101915A
Application number: KR1020190022111A
Authority: KR
Inventors: 김영부; 변우열
Original assignee: 큐알티 주식회사
Priority date: 2018-02-23
Filing date: 2019-02-25
Publication date: 2019-09-02
Also published as: KR102127637B1

Abstract

Provided is a reliability test device for a semiconductor device. The reliability test device for a semiconductor device includes: a test signal generation unit generating a test source signal; a collection circuit unit receiving the test source signal from the test signal generation unit and generating a test signal by collecting the test source signal; and multiple socket units having a semiconductor device to be tested and transferring the test signal to the semiconductor device to be tested. The collection circuit unit generates the multiple test signals and individually transfers the multiple test signals to the multiple socket units. The collection circuit unit can control a level of collecting the multiple test source signals transferred to the multiple socket units in accordance with the distance between the multiple socket units and the collection circuit unit.

Description

반도체 소자 대상 고속신호 인가 신뢰성 시험장치 {High speed reliability test apparatus for semiconductor device} High speed reliability test apparatus for semiconductor device

본 발명은 반도체 소자의 신뢰성 동작시험에 관련된 것으로, 보다 상세하게는 복수 개의 대상 시료에 실질적으로 동일한 수준의 전위를 가진 고속 신호를 인가할 수 있는 가속수명 시험장치에 관련된 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to reliability operation tests of semiconductor devices, and more particularly, to an accelerated life test apparatus capable of applying a high speed signal having a potential substantially the same to a plurality of target samples.

반도체 소자는 품질 및 신뢰성을 보장하기 위한 평가 항목으로서 설계 오류 및 제조 공정 상의 문제를 사전 검출하는 번인(Burn-in)시험과 수명을 예측하고 원하는 시점까지 정상적으로 동작하는 것을 보증하기 위한 고온동작 수명시험(HTOL, High Temperature Operating Life)을 진행하고 있다. 이를 위해서 반도체 가속수명 시험장치는 온도 환경을 구현하는 챔버와 반도체의 실제 사용 동작을 모사한 전압과 신호를 인가할 수 있는 설비를 포함해야 한다. The semiconductor device is an evaluation item to ensure quality and reliability, and burn-in test for detecting design errors and manufacturing process problems in advance, and high temperature operation life test to predict normal operation and to ensure normal operation to a desired point in time. (HTOL, High Temperature Operating Life). To this end, the semiconductor accelerated life test apparatus should include a chamber that implements a temperature environment and a facility that can apply voltage and signals to simulate the actual operation of the semiconductor.

이와 같은 장치를 통해 다수의 반도체 소자를 동작 보드 위 소켓에 실장하고 신뢰성 시험장비에 투입하여 고온 조건하에 임계값에 가까운 전압과 신호를 가한 상태에서 일정 시간 동안 일련의 기능 테스트를 수행하여 제품의 기능이 정상 혹은 비정상인지 가려내고 있다.Through such a device, a number of semiconductor devices are mounted in sockets on the operation board and placed in a reliability test equipment to perform a series of functional tests for a certain period of time under a high temperature condition with a voltage and signal close to a threshold value applied. To determine if this is normal or abnormal.

다만 반도체를 구현하는 설계/공정 기술의 발전을 통해 반도체는 집적화, 고속화를 통한 급격한 발전을 이룬 반면, 이를 평가하는 신뢰성 시험장비는 다수의 반도체 소자를 동시에 동작시키기 위한 기능(특히 아날로그 및 고속 신호 관련 기능)이 상당히 느리게 개발되고 있어 온도와 전압 조건은 만족하더라도 실제 사용하는 동작 환경을 모사하는 것에 상당히 제한적일 수 밖에 없다. However, through the development of design / process technology that implements semiconductors, semiconductors have undergone rapid development through integration and speed-up, while reliability test equipment for evaluating them has the ability to operate multiple semiconductor devices simultaneously (especially analog and high-speed signals). Function is being developed very slowly, so even if the temperature and voltage conditions are satisfied, it is very limited to simulating the actual operating environment.

본 발명이 해결하고자 하는 일 기술적 과제는, 1GHz 이상의 고속 신호의 인가가 용이하도록 반도체 소자의 신뢰성 시험 장치와 결합하는 보드를 제공하는 데 있다. One technical problem to be solved by the present invention is to provide a board coupled with the reliability test apparatus of the semiconductor device to facilitate the application of high-speed signals of 1GHz or more.

본 발명이 해결하고자 하는 다른 기술적 과제는 상기 보드의 고속신호가 전송거리로 인해 발생하는 감쇄를 최소화하는데 있다. Another technical problem to be solved by the present invention is to minimize attenuation caused by the high-speed signal transmission distance of the board.

본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.The technical problem to be solved by the present invention is not limited to the above.

상기 기술적 과제를 해결하기 위해, 본 발명은 반도체 소자의 시험 보드를 제공한다. In order to solve the above technical problem, the present invention provides a test board of the semiconductor device.

일 실시 예에 따르면, 상기 반도체 소자의 신뢰성 시험 장비는, 시험소스 신호를 생성하는 시험 신호 발생부, 상기 시험 신호 발생부로부터 상기 시험 소스 신호를 수신하고, 상기 시험 소스 신호를 보정하여 시험 신호를 생성하는 보정 회로부, 및 피시험 반도체 소자가 장착되고, 상기 피시험 반도체 소자로 상기 시험 신호를 전달하는 소켓부를 포함하되, 상기 소켓부는 복수로 제공되고, 상기 보정 회로부는 복수의 상기 시험 신호를 생성하여, 복수의 상기 소켓부로 복수의 상기 시험 신호를 각각 전달하되, 상기 보정 회로부는, 상기 보정 회로부 및 복수의 상기 소켓부 사이의 거리에 따라서, 복수의 상기 소켓부로 전달되는 복수의 상기 시험 소스 신호를 보정하는 레벨을 제어하는 것을 포함할 수 있다. According to an embodiment, the reliability test equipment of the semiconductor device may include a test signal generator that generates a test source signal, the test source signal from the test signal generator, and corrects the test source signal to correct the test signal. A correction circuit portion to generate, and a socket portion for mounting the semiconductor device under test and transmitting the test signal to the semiconductor device under test, wherein the socket portion is provided in plurality, and the correction circuit portion generates a plurality of the test signals. And a plurality of test signals respectively transmitted to a plurality of the socket parts, wherein the correction circuit part includes a plurality of the test source signals transmitted to the plurality of socket parts according to a distance between the correction circuit part and the plurality of socket parts. It may include controlling the level to correct.

일 실시 예에 따르면, 복수의 상기 소켓부는 행 및 열을 갖도록 2차원적으로 배열되고, 동일한 열에 배열된 복수의 상기 소켓부는, 상기 시험 소스 신호가 동일한 보정 레벨로 보정된 상기 시험 신호를 전달받을 수 있다. According to one embodiment, a plurality of the socket portion is arranged in two dimensions to have a row and a column, the plurality of the socket portion arranged in the same column, the test source signal is corrected to the same correction level to receive the test signal Can be.

일 실시 예에 따르면, 상기 피시험 반도체 소자는 표시 장치의 드라이버 회로일 수 있다. In example embodiments, the semiconductor device under test may be a driver circuit of a display device.

일 실시 예에 따르면, 상기 반도체 소자의 시험 장치는, 시험 소스 신호를 생성하는 시험 신호 발생부, 상기 시험 신호 발생부로부터 상기 시험 소스 신호를 수신하고, 상기 시험 소스 신호를 보정하여 제1 시험 신호 및 제2 시험 신호를 생성하는 보정 회로부, 및 제1 및 제2 피시험 반도체 소자가 장착되고, 상기 제1 및 제2 피시험 반도체 소자로 상기 제1 시험 신호 및 제2 시험 신호를 각각 전달하는 제1 소켓부 및 제2 소켓부를 포함하되, 상기 제1 소켓부 및 상기 제2 소켓부에 장착된 상기 제1 및 제2 피시험 반도체에 대해서 동일한 시험을 수행하되, 상기 제1 시험 신호 및 상기 제2 시험 신호는 동일한 주파수를 갖고, 상기 제1 시험 신호보다, 상기 제2 시험 신호의 진폭이 더 큰 것을 포함할 수 있다. According to an embodiment, the test apparatus of the semiconductor device may include a test signal generator that generates a test source signal, the test source signal from the test signal generator, and corrects the test source signal to correct the first test signal. And a correction circuit unit configured to generate a second test signal, and first and second devices under test, and transferring the first test signal and the second test signal to the first and second devices under test, respectively. A first socket part and a second socket part, wherein the same test is performed on the first and second test semiconductors mounted on the first socket part and the second socket part, and the first test signal and the The second test signal has the same frequency and may include a larger amplitude of the second test signal than the first test signal.

일 실시 예에 따르면, 상기 보정 회로부에서 상기 제1 소켓부로 전달되는 상기 제1 시험 신호의 전송 거리보다, 상기 보정 회로부에서 상기 제2 소켓부로 전달되는 상기 제2 시험 신호의 전송 거리가 길 수 있다. According to an embodiment of the present disclosure, a transmission distance of the second test signal transmitted from the correction circuit part to the second socket part may be longer than a transmission distance of the first test signal transmitted from the correction circuit part to the first socket part. .

일 실시 예에 따르면, 상기 보정 회로부는, 상기 제1 시험 신호를 생성하는 제1 보정 IC, 및 상기 제2 시험 신호를 생성하는 제2 보정 IC를 포함할 수 있다. According to an embodiment, the correction circuit unit may include a first correction IC that generates the first test signal, and a second correction IC that generates the second test signal.

일 실시 예에 따르면, 상기 시험 소스 신호는 1GHz 이상의 주파수를 가질 수 있다.According to one embodiment, the test source signal may have a frequency of 1GHz or more.

본 발명의 실시 예에 따른 반도체 소자의 시험 보드는, 시험 소스 신호를 생성하는 시험 신호 발생부, 상기 시험 신호 발생부로부터 상기 시험 소스 신호를 수신하고, 상기 소스 신호를 보정하여 시험 신호를 생성하는 보정 회로부, 및 피시험 반도체 소자가 장착되고, 상기 피시험 반도체 소자로 상기 시험 신호를 전달하는 소켓부를 포함할 수 있다. The test board of the semiconductor device according to an exemplary embodiment of the present invention may include a test signal generator that generates a test source signal, and receives the test source signal from the test signal generator and corrects the source signal to generate a test signal. A calibration circuit unit and a semiconductor device under test may be mounted, and a socket unit configured to transmit the test signal to the semiconductor device under test.

상기 소켓부는 복수로 제공되고, 상기 보정 회로부는 복수의 상기 시험 신호를 생성하여, 복수의 상기 소켓부로 복수의 상기 시험 신호를 각각 전달하되, 상기 보정 회로부는, 상기 시험 신호 발생부 및 복수의 상기 소켓부 사이의 거리에 따라서, 복수의 상기 소켓부로 전달되는 복수의 상기 시험 소스 신호를 보정하는 레벨을 제어할 수 있다. 이에 따라, 복수의 상기 소켓부에 장착된 복수의 상기 피시험 반도체 소자에 실질적으로 동일한 상기 시험 신호가 전달될 수 있고, 이로 인해, 복수의 상기 피시험 반도체 소자에 대한 시험 신뢰도가 향상될 수 있다. The socket portion is provided in plurality, and the correction circuit portion generates a plurality of test signals, and transmits the plurality of test signals to the plurality of socket portions, respectively, wherein the correction circuit portion includes the test signal generator and the plurality of According to the distance between the socket portions, the level for correcting the plurality of test source signals transmitted to the plurality of socket portions can be controlled. Accordingly, the test signals that are substantially the same may be transmitted to the plurality of semiconductor devices under test mounted on the plurality of socket parts, thereby improving test reliability of the plurality of semiconductor devices under test. .

도 1은 본 발명의 실시 예에 따른 반도체 소자의 신뢰성 시험 장비를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 신뢰성 시험 장비의 소켓부를 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 신뢰성 시험 장비의 시험 신호 전달 과정을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예의 일 변형 예에 따른 반도체 소자의 신뢰성 시험 장비를 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 반도체 소자의 신뢰성 시험 장비를 촬영한 사진이다.
도 6은 도 5에 도시된 반도체 소자의 신뢰성 시험 장비의 소켓부에 따른 신호의 감쇄를 측정한 데이터이다.1 is a block diagram illustrating a reliability test equipment of a semiconductor device according to an embodiment of the present invention.
2 is a view for explaining a socket of the reliability test equipment of the semiconductor device according to an embodiment of the present invention.
3 is a view for explaining a test signal transmission process of the reliability test equipment of the semiconductor device according to an embodiment of the present invention.
4 is a view for explaining the reliability test equipment of a semiconductor device according to an embodiment of the present invention.
5 is a photograph of the reliability test equipment of the semiconductor device according to an embodiment of the present invention.
FIG. 6 is data obtained by measuring attenuation of a signal according to a socket of a reliability test apparatus of the semiconductor device illustrated in FIG. 5.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical idea of the present invention is not limited to the exemplary embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed contents are thorough and complete, and that the spirit of the present invention can be sufficiently delivered to those skilled in the art.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. In the present specification, when a component is mentioned to be on another component, it means that it may be formed directly on the other component or a third component may be interposed therebetween. In addition, in the drawings, the thicknesses of films and regions are exaggerated for effective explanation of technical contents.

또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.In addition, in various embodiments of the present specification, terms such as first, second, and third are used to describe various components, but these components should not be limited by these terms. These terms are only used to distinguish one component from another. Thus, what is referred to as a first component in one embodiment may be referred to as a second component in another embodiment. Each embodiment described and illustrated herein also includes its complementary embodiment. In addition, the term 'and / or' is used herein to include at least one of the components listed before and after.

명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다. In the specification, the singular encompasses the plural unless the context clearly indicates otherwise. In addition, the terms "comprise" or "having" are intended to indicate that there is a feature, number, step, element, or combination thereof described in the specification, and one or more other features or numbers, steps, configurations It should not be understood to exclude the possibility of the presence or the addition of elements or combinations thereof. In addition, the term "connection" is used herein to mean both indirectly connecting a plurality of components, and directly connecting.

또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.In addition, in the following description of the present invention, if it is determined that a detailed description of a related known function or configuration may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 1은 본 발명의 실시 예에 따른 반도체 소자의 신뢰성 시험장비를 설명하기 위한 블록도이고, 도 2는 본 발명의 실시 예에 따른 반도체 소자의 신뢰성 시험 장비의 소켓부를 설명하기 위한 도면이고, 도 3은 본 발명의 실시 예에 따른 반도체 소자의 신뢰성 시험 장비의 시험 신호 전달 과정을 설명하기 위한 도면이다. 1 is a block diagram illustrating a reliability test equipment of a semiconductor device according to an embodiment of the present invention, Figure 2 is a view for explaining a socket portion of the reliability test equipment of a semiconductor device according to an embodiment of the present invention, 3 is a view for explaining a test signal transmission process of the reliability test equipment of the semiconductor device according to an embodiment of the present invention.

도 1 내지 도 3을 참조하면, 본 발명의 실시 예에 따른 반도체 소자의 신뢰성 시험 장비(100)는, 시험 신호 발생부(110), 보정 회로부(120), 및 소켓부(130)를 포함할 수 있다. 1 to 3, the reliability test equipment 100 of a semiconductor device according to an exemplary embodiment of the present invention may include a test signal generator 110, a correction circuit unit 120, and a socket unit 130. Can be.

일 실시 예에 따르면, 상기 반도체 소자의 신뢰성 시험 장비(100)는 번인 장비일 수 있다. 다시 말하면, 상기 반도체 소자의 신뢰성 시험 장비(100)는 챔버 내에 제공되고, 상온보다 높은 온도에서 반도체 소자를 시험할 수 있다. According to one embodiment, the reliability test equipment 100 of the semiconductor device may be a burn-in equipment. In other words, the reliability test equipment 100 of the semiconductor device may be provided in a chamber, and the semiconductor device may be tested at a temperature higher than room temperature.

상기 시험 신호 발생부(110)는 시험 소스 신호(TSS)를 생성하고, 상기 시험 시험 신호(TSS)를 상기 보정 회로부(120)로 전달할 수 있다. 일 실시 예에 따르면, 상기 시험 소스 신호(TSS)는 1GHz 이상의 주파수를 갖는 고속 주파수의 시험 신호일 수 있다. 또는, 이와 달리, 다른 실시 예에 따르면, 상기 시험 소스 신호(TSS)는 1GHz 미만의 주파수를 가질 수 있다. The test signal generator 110 may generate a test source signal TSS and transmit the test test signal TSS to the correction circuit unit 120. According to an embodiment, the test source signal TSS may be a test signal of a high frequency having a frequency of 1 GHz or more. Alternatively, according to another embodiment, the test source signal TSS may have a frequency less than 1 GHz.

일 실시 예에 따르면, 상기 시험 신호 발생부(110)는 FPGA((field programmable gate array)로 구현될 수 있다. 다시 말하면, 상기 시험 신호 발생부(110)는 사용자의 요구에 맞게 프로그래밍되고, 외부 전원을 이용하여, 상기 시험 소스 신호(TSS)를 생성할 수 있다. According to an embodiment of the present disclosure, the test signal generator 110 may be implemented as a field programmable gate array (FPGA), that is, the test signal generator 110 is programmed according to a user's request, The power source may be used to generate the test source signal TSS.

상기 보정 회로부(120)는 상기 시험 신호 발생부(110)로부터 상기 시험 소스 신호(TSS)를 전달받고, 상기 시험 소스 신호(TSS)를 보정하여, 시험 신호(TS)를 생성할 수 있다. The correction circuit unit 120 may receive the test source signal TSS from the test signal generator 110, correct the test source signal TSS, and generate a test signal TS.

일 실시 예에 따르면, 상기 보정 회로부(120)는 상기 시험 소스 신호(TSS)를 증폭하여, 상기 시험 신호(TS)를 생성할 수 있다. According to an embodiment of the present disclosure, the correction circuit unit 120 may generate the test signal TS by amplifying the test source signal TSS.

상기 소켓부(130)에는 피시험 반도체 소자(Device Under Test)가 장착되고, 상기 소켓부(130)는 상기 시험 신호(TS)를 상기 보정 회로부(120)로부터 전달받아, 상기 시험 신호(TS)를 상기 피시험 반도체 소자로 입력할 수 있다. The socket unit 130 is equipped with a device under test (Device Under Test), the socket 130 receives the test signal (TS) from the correction circuit unit 120, the test signal (TS) Can be input to the semiconductor device under test.

일 실시 예에 따르면, 상기 피시험 반도체 소자는, 표시 장치의 드라이버 회로일 수 있다. 또는, 다른 실시 예에 따르면, 상기 피시험 반도체 소자는, 반도체 메모리 소자, 로직 회로 등일 수 있다. In example embodiments, the semiconductor device under test may be a driver circuit of a display device. Alternatively, according to another embodiment, the semiconductor device under test may be a semiconductor memory device, a logic circuit, or the like.

상기 소켓부(130)는 도 2에 도시된 바와 같이 복수로 제공될 수 있다. 다시 말하면, 복수의 소켓부(130a~130p)가 제공되고, 상기 복수의 소켓부(130a~130p) 내에 각각 상기 피시험 반도체 소자가 장착되어, 시험이 수행될 수 있다. 또는, 상기 복수의 소켓부(130a~130p)의 적어도 일부에 상기 피시험 반도체 소자가 장착되어, 시험이 수행될 수 있다. The socket 130 may be provided in plurality as shown in FIG. 2. In other words, a plurality of socket portions 130a to 130p may be provided, and the semiconductor device under test may be mounted in the plurality of socket portions 130a to 130p, respectively, so that a test may be performed. Alternatively, the semiconductor device under test may be mounted on at least a portion of the plurality of socket portions 130a to 130p, and a test may be performed.

일 실시 예에 따르면, 상기 복수의 소켓부(130a~130p)는 행(row) 및 열(column)을 갖도록 2차원적으로 배열될 수 있다. 다시 말하면, 상기 복수의 소켓부(130a~130p)는 도 2에 도시된 바와 같이, 4x4의 행렬을 가지면서 2차원적으로 배열될 수 있다. 다만, 상기 복수의 소켓부(130a~130p)의 개수가 16개이고, 4x4 행렬로 배열되는 것으로, 본 발명의 실시 예에 따른 기술적 사상이 제한되는 것은 아니다. According to an embodiment of the present disclosure, the plurality of socket parts 130a to 130p may be two-dimensionally arranged to have a row and a column. In other words, the plurality of socket portions 130a to 130p may be two-dimensionally arranged with a matrix of 4 × 4, as shown in FIG. 2. However, since the number of the plurality of socket parts 130a to 130p is 16 and arranged in a 4x4 matrix, the technical spirit of the present disclosure is not limited.

상기 보정 회로부(120)는 복수의 보정 IC를 갖고, 상기 복수의 보정 IC는 상기 시험 소스 신호(TSS)를 보정하여 복수의 상기 시험 신호(TS)를 생성할 수 있다. 상기 복수의 보정 IC에서 생성된 상기 복수의 시험 신호(TS)는 상기 복수의 소켓부(130a~130p)에 각각 장착된 상기 복수의 피시험 반도체 소자로 전달될 수 있다. The correction circuit unit 120 may include a plurality of correction ICs, and the plurality of correction ICs may generate the plurality of test signals TS by correcting the test source signal TSS. The plurality of test signals TS generated by the plurality of correction ICs may be transmitted to the plurality of semiconductor devices under test mounted on the plurality of socket parts 130a to 130p, respectively.

구체적으로, 도 3에 도시된 바와 같이, 상기 보정 회로부(120)가 제1 내지 제4 보정 IC(120a~120d)를 포함하는 경우, 상기 제1 내지 제4 보정 IC(120a~120d)는 상기 시험 소스 신호(TSS)를 보정하여, 제1 내지 제4 시험 신호(TSa~TSd)를 생성할 수 있다. 상기 제1 내지 제4 시험 신호(TSa~TSd)는 제1 내지 제4 소켓부(130a~130d)를 통해, 상기 제1 내지 제4 소켓부(130a~130d)에 각각 장착된 상기 피시험 반도체 소자로 전달될 수 있다. Specifically, as shown in FIG. 3, when the correction circuit unit 120 includes the first to fourth correction ICs 120a to 120d, the first to fourth correction ICs 120a to 120d may be used. The test source signals TSS may be corrected to generate first to fourth test signals TSa to TSd. The first to fourth test signals TSa to TSd are respectively mounted to the first to fourth socket parts 130a to 130d through the first to fourth socket parts 130a to 130d. Can be delivered to the device.

상기 복수의 소켓부(130a~130p)의 배열에 따라서, 상기 보정 회로부(120) 및 상기 복수의 소켓부(130a~130p) 사이의 거리가 상이할 수 있다. 구체적으로, 2차원적으로 배열된 상기 복수의 소켓부(130a~130p)에서, 제1 열에 배열된 복수의 소켓부(130a, 130e, 130i, 130m)는 상대적으로 상기 보정 회로부(120)와 가깝고, 제4 열에 배열된 복수의 소켓부(130d, 130h, 130l, 130p)는 상대적으로 상기 보정 회로부(120)와 멀 수 있다. According to the arrangement of the plurality of socket parts 130a to 130p, a distance between the correction circuit part 120 and the plurality of socket parts 130a to 130p may be different. Specifically, in the plurality of socket portions 130a to 130p arranged in two dimensions, the plurality of socket portions 130a, 130e, 130i, and 130m arranged in the first column are relatively close to the correction circuit portion 120. The plurality of socket parts 130d, 130h, 130l, and 130p arranged in the fourth column may be relatively far from the correction circuit part 120.

또한, 상술된 바와 같이, 상기 보정 회로부(120)에서 생성된 상기 시험 신호(TS)가 2차원적으로 배열된 상기 복수의 소켓부(130a~130p)로 전달될 수 있다. 이에 따라, 상기 복수의 소켓부(130a~130p)의 배열에 따라서, 상기 보정 회로부(120)에서 상기 복수의 소켓부(130a~130p) 각각으로 입력되는 상기 복수의 시험 신호(TS)의 전송 거리가 서로 상이할 수 있다. 구체적으로, 2차원적으로 배열된 상기 복수의 소켓부(130a~130p)에서, 제1 열에 배열된 복수의 소켓부(130a, 130e, 130i, 130m)는 상대적으로 상기 시험 신호(TS)의 전송 거리가 짧고, 제4 열에 배열된 복수의 소켓부(130d, 130h, 130l, 130p)는 상대적으로 상기 시험 신호(TS)의 전송 거리가 길 수 있다. 보다 구체적으로, 도 3에 도시된 바와 같이, 상기 제1 보정 IC(120a)에서 생성된 상기 제1 시험 신호(TSa)의 전송 거리는 상대적으로 짧고, 상기 제4 보정 IC(120d)에서 생성된 상기 제4 시험 신호(TSd)의 전송 거리는 상대적으로 길 수 있다. In addition, as described above, the test signal TS generated by the correction circuit unit 120 may be transmitted to the plurality of socket parts 130a to 130p arranged in two dimensions. Accordingly, according to the arrangement of the plurality of socket parts 130a to 130p, the transmission distance of the plurality of test signals TS input from the correction circuit part 120 to each of the plurality of socket parts 130a to 130p. May be different from each other. Specifically, in the plurality of socket portions 130a to 130p two-dimensionally arranged, the plurality of socket portions 130a, 130e, 130i, and 130m arranged in the first column may relatively transmit the test signal TS. The distance is short, and the plurality of socket parts 130d, 130h, 130l, and 130p arranged in the fourth column may have a relatively long transmission distance of the test signal TS. More specifically, as shown in FIG. 3, the transmission distance of the first test signal TSa generated by the first correction IC 120a is relatively short, and the fourth correction IC 120d generated by the The transmission distance of the fourth test signal TSd may be relatively long.

이에 따라, 본 발명의 실시 예에 따르면, 상기 보정 회로부(120)는, 상기 보정 회로부(120) 및 상기 복수의 소켓부(130a~130p) 사이의 거리에 따라서, 상기 복수의 소켓부(130a~130p)로 전달되는 상기 시험 소스 신호(TSS)를 보정하는 레벨을 제어할 수 있다. 다시 말하면, 상기 복수의 소켓부(130a~130p)로 인가되는 복수의 상기 시험 신호(TS)의 전송 거리에 따라, 상기 시험 소스 신호(TSS)를 보정하는 레벨을 제어할 수 있다. Accordingly, according to an exemplary embodiment of the present disclosure, the correction circuit unit 120 may include the plurality of socket units 130a ˜ the distance between the correction circuit unit 120 and the plurality of socket units 130a to 130p. 130p) may control the level to correct the test source signal (TSS). In other words, the level for correcting the test source signal TSS may be controlled according to the transmission distances of the test signals TS applied to the plurality of socket parts 130a to 130p.

구체적으로, 상기 복수의 소켓부(130a~130p)에서 상대적으로 상기 보정 회로부(120)에 인접한(전송 거리가 짧은) 소켓부의 경우 낮은 보정 레벨로 상기 시험 소스 신호(TSS)를 보정하여 상기 시험 신호(TS)를 생성하고, 상기 복수의 소켓부(130a~130p)에서 상대적으로 상기 보정 회로부(120)와 거리가 먼(전송 거리가 긴) 소켓부의 경우 높은 보정 레벨로 상기 시험 소스 신호(TSS)를 보정하여 상기 시험 신호(TS)를 생성할 수 있다. Specifically, in the socket part adjacent to the correction circuit part 120 (short transmission distance) in the plurality of socket parts 130a to 130p, the test source signal TSS is corrected with a low level of correction to the test signal. (TS) is generated, and the test source signal (TSS) at a high correction level in the case of a socket portion where the plurality of socket portions 130a to 130p are relatively far from the correction circuit portion 120 (long transmission distance). The test signal TS may be generated by correcting the.

보다 구체적으로, 도 3을 참조하면, 상기 제1 소켓부(130a)는 상기 보정 회로부(120)에 상대적으로 인접하고, 상기 제1 시험 신호(TSa)의 전송 거리가 짧다. 이에 따라, 상기 제1 보정 IC(120a)는 상기 시험 소스 신호(TSS)를 낮은 레벨로 보정(예를 들어, 상대적으로 낮은 레벨로 증폭)하여 상기 제1 시험 신호(TSa)를 생성할 수 있다. 반면, 상기 제4 소켓부(130d)는 상기 시험 회로부(120)와 상대적으로 멀고, 상기 제4 시험 신호(TSd)의 전송 거리가 길다. 이에 따라, 상기 제4 보정 IC(120d)는 상기 시험 소스 신호(TSS)를 높은 레벨로 보정(예를 들어, 상대적으로 높은 레벨로 증폭)하여 상기 제4 시험 신호(TSd)를 생성할 수 있다. More specifically, referring to FIG. 3, the first socket part 130a is relatively adjacent to the correction circuit part 120, and the transmission distance of the first test signal TSa is short. Accordingly, the first correction IC 120a may generate the first test signal TSa by correcting the test source signal TSS to a low level (for example, amplifying to a relatively low level). . On the other hand, the fourth socket portion 130d is relatively far from the test circuit portion 120 and has a long transmission distance of the fourth test signal TSd. Accordingly, the fourth correction IC 120d may generate the fourth test signal TSd by correcting the test source signal TSS to a high level (for example, amplifying it to a relatively high level). .

일 실시 예에 따르면, 2차원적으로 배열된 상기 복수의 소켓부(130a~130p)에서, 동일한 열에 배열된 복수의 소켓부로 입력되는 상기 시험 신호(TS)의 전송 거리는 서로 동일할 수 있다. 이에 따라, 동일한 열에 배열된 복수의 소켓부는, 상기 시험 소스 신호(TSS)가 동일한 보정 레벨로 보정된 상기 시험 신호(TS)를 전달받을 수 있다. According to an embodiment, the transmission distances of the test signals TS input to the plurality of socket parts arranged in the same column may be the same in the plurality of socket parts 130a to 130p arranged in two dimensions. Accordingly, the plurality of socket parts arranged in the same column may receive the test signal TS in which the test source signal TSS is corrected to the same correction level.

이에 따라, 상기 복수의 소켓부(130a~130p)의 배열, 및/또는 상기 시험 신호 발생부(110)와의 거리와 무관하게, 상기 복수의 소켓부(130a~130p)에 장착된 상기 피시험 반도체 소자로 실질적으로 동일한 주파수 및 진폭을 갖는 시험 신호가 인가되어, 시험의 신뢰성이 향상될 수 있다. Accordingly, the semiconductor under test is mounted on the plurality of socket parts 130a to 130p regardless of the arrangement of the plurality of socket parts 130a to 130p and / or the distance to the test signal generator 110. A test signal having substantially the same frequency and amplitude is applied to the device, so that the reliability of the test can be improved.

상술된 본 발명의 실시 예와 달리, 상기 보정 회로부(120)가 생략되고, 상기 시험 신호 발생부(110)에서 생성된 시험 신호가 상기 복수의 소켓부(130a~130p)에 장착된 상기 피시험 반도체 소자로 전달되는 경우, 상기 복수의 소켓부(130a~130p)의 배열 및/또는 상기 시험 신호 발생부(110)와의 거리에 따라서 상기 복수의 소켓부(130a~130p)에 장착된 상기 피시험 반도체 소자로 입력되는 상기 시험 신호의 전송 거리에 차이가 발생할 수 있고, 전송 거리의 차이에 따라 상기 시험 신호의 감쇄가 발생하고, 상기 피시험 반도체 소자로 입력되는 상기 시험 신호에 차이가 발생할 수 있다. 이에 따라, 상기 피시험 반도체 소자의 시험의 신뢰성이 저하되는 문제가 있다. Unlike the above-described embodiment of the present invention, the test circuit 120 is omitted, and the test signal generated by the test signal generator 110 is mounted on the plurality of socket parts 130a to 130p. The test object mounted on the plurality of socket parts 130a to 130p according to the arrangement of the plurality of socket parts 130a to 130p and / or the distance to the test signal generator 110 when transferred to the semiconductor device. A difference may occur in the transmission distance of the test signal input to the semiconductor device, attenuation of the test signal may occur according to the difference in the transmission distance, and a difference may occur in the test signal input to the semiconductor device under test. . Thereby, there exists a problem that the reliability of the test of the said semiconductor element under test falls.

하지만, 상술된 바와 같이, 본 발명의 실시 예에 따르면, 상기 보정 회로부(120)는, 상기 보정 회로부(120)와 상기 복수의 소켓부(130a~130p) 사이의 거리, 및/또는 상기 시험 신호(TS)의 전송 거리에 따라서, 상기 보정 회로부(120)는 상기 시험 소스 신호(TSS)를 보정하는 보정 레벨을 조정하여, 상기 복수의 시험 신호(TS)를 생성할 수 있다. 이에 따라, 상기 복수의 소켓부(130a~130p)에 장착된 상기 피시험 반도체 소자로 실질적으로 동일한 상기 시험 신호(TS)가 인가되어, 상기 피시험 반도체 소자의 시험의 신뢰성이 향상될 수 있다. However, as described above, according to the exemplary embodiment of the present disclosure, the correction circuit unit 120 may include a distance between the correction circuit unit 120 and the plurality of socket units 130a to 130p, and / or the test signal. According to the transmission distance of the TS, the correction circuit unit 120 may generate the plurality of test signals TS by adjusting a correction level for correcting the test source signal TSS. Accordingly, the same test signal TS is applied to the semiconductor devices under test mounted on the plurality of socket parts 130a to 130p, thereby improving reliability of the test of the semiconductor devices under test.

또한, 상술된 바와 같이, 상기 보정 회로부(120)는 증폭기를 포함하여, 상기 시험 소스 신호(TSS)를 증폭하여, 상기 시험 신호(TS)를 생성할 수 있다. 이에 따라, 상기 복수의 소켓부(130a~130p)에 장착된 상기 피시험 반도체 소자에 대해서 동일한 시험이 수행되는 경우, 상기 피시험 반도체 소자에 입력되는 상기 복수의 시험 신호(TS)는 동일한 주파수를 갖되, 진폭이 서로 다를 수 있다. 구체적으로, 상기 시험 신호(TS)의 전송 거리가 상대적으로 긴 경우, 큰 진폭 값을 가질 수 있다. In addition, as described above, the correction circuit unit 120 may include an amplifier to amplify the test source signal TSS to generate the test signal TS. Accordingly, when the same test is performed on the semiconductor devices under test mounted on the socket portions 130a to 130p, the plurality of test signals TS input to the semiconductor devices under test have the same frequency. However, the amplitudes may be different. Specifically, when the transmission distance of the test signal TS is relatively long, it may have a large amplitude value.

또한, 일 실시 예에 따르면, 상기 보정 회로부(120)는, 2차원적으로 배열된 상기 복수의 소켓부(130a~130p)의 행 방향인 제1 방향으로의 거리를 고려해는 것 외에, 열 방향인 제2 방향으로의 거리를 고려하여, 상기 시험 소스 신호(TSS)를 보정하는 보정 레벨을 조정할 수 있다. 구체적으로, 상기 제1 소켓부(130a)로 입력되는 상기 제1 시험 신호(TSa)의 전송 경로는, 상기 제1 방향의 전송 경로 및 상기 제2 방향의 전송 경로를 포함할 수 있다. 또한, 상기 제2 소켓부(130b)로 입력되는 제2 시험 신호(TSb)의 전송 경로 역시 상기 제1 방향의 전송 경로 및 상기 제2 방향의 전송 경로를 포함할 수 있다. 이 경우, 상기 제2 시험 신호(TSb)의 상기 제1 방향의 전송 경로는 상기 제1 시험 신호(TSa)의 상기 제1 방향의 전송 경로보다 길고, 상기 제2 시험 신호(TSb)의 상기 제2 방향의 전송 경로는 상기 제1 시험 신호(TSa)의 상기 제2 방향의 전송 경로보다 길다. 이에 따라, 상기 제2 보정 IC(120b)는 상기 제2 시험 신호(TSb)의 상기 제1 방향의 전송 경로 및 상기 제2 시험 신호(TSb)의 상기 제2 방향의 전송 경로를 이용하여, 상기 시험 소스 신호(TSS)를 보정하여 상기 제2 시험 신호(TSb)를 생성할 수 있다. In addition, according to an exemplary embodiment, the correction circuit unit 120 may consider a distance in a first direction, which is a row direction, of the plurality of socket parts 130a to 130p arranged in two dimensions, and in a column direction. In consideration of the distance in the second direction, a correction level for correcting the test source signal TSS may be adjusted. Specifically, the transmission path of the first test signal TSa input to the first socket part 130a may include a transmission path in the first direction and a transmission path in the second direction. In addition, the transmission path of the second test signal TSb input to the second socket part 130b may also include a transmission path in the first direction and a transmission path in the second direction. In this case, the transmission path in the first direction of the second test signal TSb is longer than the transmission path in the first direction of the first test signal TSa, and the second path of the second test signal TSb is longer. The transmission path in two directions is longer than the transmission path in the second direction of the first test signal TSa. Accordingly, the second correction IC 120b uses the transmission path in the first direction of the second test signal TSb and the transmission path in the second direction of the second test signal TSb. The second test signal TSb may be generated by correcting a test source signal TSS.

본 발명의 일 변형 예에 따르면, 상술된 본 발명의 실시 예에서, 상기 복수의 소켓부(130a~130p) 각각에 복수의 시험 신호가 입력될 수 있다. 이하, 도 4를 참조하여, 본 발명의 실시 예의 일 변형 예에 따른 반도체 소자의 시험 장비가 설명된다. According to one modification of the present invention, in the above-described embodiment of the present invention, a plurality of test signals may be input to each of the plurality of socket parts 130a to 130p. Hereinafter, referring to FIG. 4, test equipment for a semiconductor device according to an exemplary embodiment of the present disclosure will be described.

도 4는 본 발명의 실시 예의 일 변형 예에 따른 반도체 소자의 신뢰성 시험 장비를 설명하기 위한 도면이다. 4 is a view for explaining the reliability test equipment of a semiconductor device according to an embodiment of the present invention.

도 4를 참조하면, 도 3을 참조하여 설명된 바와 같이, 소켓부(130)는 제1 내지 제4 소켓부(130a~130d)를 포함할 수 있다. Referring to FIG. 4, as described with reference to FIG. 3, the socket part 130 may include first to fourth socket parts 130a to 130d.

상기 보정 회로부(120)는, 도 1의 시험 소스 신호(TSS)를 전달받아 제1-1 및 제1-2 시험 신호(TSa1, TSa2)를 각각 생성하는 제1-1 및 제1-2 보정 IC(120a1, 120a2), 제2-1 및 제2-2 시험 신호(TSb1, TSb2)를 각각 생성하는 제2-1 및 제2-2 보정 IC(120b1, 120b2), 제3-1 및 제3-2 시험 신호(TSc1, TSc2)를 각각 생성하는 제3-1 및 제3-2 보정 IC(120c1, 120c2), 및 제4-1 및 제4-2 시험 신호(TSd1, TSd2)를 각각 생성하는 제4-1 및 제4-2 보정 IC(120d1, 120d2)를 포함할 수 있다. The correction circuit unit 120 receives the test source signal TSS of FIG. 1 and generates first-first and first-second corrections to generate first-first and first-second test signals TSa1 and TSa2, respectively. 2-1 and 2-2 correction ICs 120b1 and 120b2, 3-1 and 1 which generate ICs 120a1 and 120a2, 2-1 and 2-2 test signals TSb1 and TSb2, respectively. 3-1 and 3-2 correction ICs 120c1 and 120c2 for generating 3-2 test signals TSc1 and TSc2, respectively, and 4-1 and 4-2 test signals TSd1 and TSd2, respectively. The generated 4-1 and 4-2 correction ICs 120d1 and 120d2 may be included.

상기 제1-1 및 제1-2 시험 신호(TSa1, TSa2), 상기 제2-1 및 제2-2 시험 신호(TSb1, TSb2), 상기 제3-1 및 제3-2 시험 신호(TSc1, TSc2), 및 상기 제4-1 및 제4-2 시험 신호(TSd1, TSd2)는 각각 상기 제1 내지 제4 소켓부(130a~130d)로 전달될 수 있다. The first-first and first-second test signals TSa1 and TSa2, the second-first and second-second test signals TSb1 and TSb2, and the third-first and third-second test signals TSc1. , TSc2, and the 4-1 and 4-2 test signals TSd1 and TSd2 may be transmitted to the first to fourth socket parts 130a to 130d, respectively.

도 1 내지 도 3을 참조하여 설명된 바와 같이, 상기 보정 회로부(120)는 상기 보정 회로부(120)와 상기 제1 내지 제4 소켓부(130a~130d) 사이의 거리, 및/또는 상기 시험 신호(TSa1, TSa2, TSb1, TSb2, TSc1, TSc2, TSd1, TSd2)의 전송 거리에 따라서, 상기 보정 회로부(120)는 상기 시험 소스 신호(TSS)를 개선하는 보정 레벨을 조정하여, 상기 시험 신호(TSa1, TSa2, TSb1, TSb2, TSc1, TSc2, TSd1, TSd2)를 생성할 수 있다. 다시 말하면, 동일한 소켓부로 전달되는 시험 신호는 상기 시험 소스 신호(TSS)를 동일한 레벨로 보정하여 생성되고, 시험 신호의 전송 거리가 상대적으로 긴 경우 상대적으로 높은 레벨로 상기 시험 소스 신호(TSS)를 보정하고, 시험 신호의 전송 거리가 상대적으로 짧은 경우 상대적으로 낮은 레벨로 상기 시험 소스 신호(TSS)를 보정할 수 있다. As described with reference to FIGS. 1 to 3, the correction circuit unit 120 may include a distance between the correction circuit unit 120 and the first to fourth socket parts 130a to 130d, and / or the test signal. According to the transmission distances of TSa1, TSa2, TSb1, TSb2, TSc1, TSc2, TSd1, TSd2, the correction circuit unit 120 adjusts a correction level for improving the test source signal TSS, so that the test signal ( TSa1, TSa2, TSb1, TSb2, TSc1, TSc2, TSd1, TSd2) can be generated. In other words, the test signal transmitted to the same socket part is generated by correcting the test source signal TSS to the same level, and when the transmission distance of the test signal is relatively long, the test source signal TSS to the relatively high level is generated. When the transmission distance of the test signal is relatively short, the test source signal TSS may be corrected to a relatively low level.

이하, 본 발명의 실시 예의 구체적인 실험 예가 설명된다.Hereinafter, specific experimental examples of the embodiments of the present invention will be described.

도 5는 본 발명의 비교 예에 따른 반도체 소자의 신뢰성 시험 장비를 설명하기 위한 사진이고, 도 6은 본 발명의 실시 예에 따른 반도체 소자의 신뢰성 시험 장비를 설명하기 위한 사진이고, 도 7은 도 5에 도시된 반도체 소자의 신뢰성 시험 장비의 소켓부에 따른 시험 신호의 감쇄를 측정한 데이터이고, 도 8은 도 6에 도시된 반도체 소자의 신뢰성 시험 장비의 소켓부에 따른 시험 신호의 감쇄를 측정한 데이터이다.5 is a photograph for explaining the reliability test equipment of a semiconductor device according to a comparative example of the present invention, Figure 6 is a photograph for explaining the reliability test equipment of a semiconductor device according to an embodiment of the present invention, Figure 7 It is data which measured the attenuation of the test signal according to the socket part of the reliability test equipment of the semiconductor element shown in FIG. 5, and FIG. 8 measures the attenuation of the test signal according to the socket part of the reliability test equipment of the semiconductor element shown in FIG. One data.

도 5 및 도 7을 참조하면, 시험 신호를 보정하지 않은 본 발명의 비교 예에 따른 반도체 소자의 신뢰성 시험 장비의 제1 소켓(DUT1), 제5 소켓(DUT5), 제9 소켓(DUT9), 및 제13 소켓(DUT13)으로 전달되는 시험 신호의 감쇄를 측정하였다. 구체적으로, Keysight社의 DSOS804A(대역폭 8GHz, 샘플링 속도 20GSa/S)를 이용하여, 제1 소켓(DUT1), 제5 소켓(DUT5), 제9 소켓(DUT9), 및 제13 소켓(DUT13)으로 전달되는 시험 신호의 감쇄 정도를 측정하였다. 5 and 7, the first socket DUT1, the fifth socket DUT5, the ninth socket DUT9 of the reliability test equipment of the semiconductor device according to the comparative example of the present invention without correcting the test signal, And attenuation of the test signal delivered to the thirteenth socket (DUT13). Specifically, using the DSOS804A (bandwidth 8 GHz, sampling rate 20 GSa / S) of Keysight, the first socket (DUT1), fifth socket (DUT5), ninth socket (DUT9), and the thirteenth socket (DUT13) The degree of attenuation of the transmitted test signal was measured.

도 7에서 알 수 있듯이, 제1 소켓(DUT1)으로 전달되는 시험 신호와 비교하여, 제5 소켓(DUT5)으로 전달되는 시험 신호는 약 80%, 제9 소켓(DUT9)으로 전달되는 시험 신호는 약 63%, 및 제13 소켓(DUT13)으로 전달되는 시험 신호는 약 52% 감쇄되는 것을 확인할 수 있다. As can be seen in Figure 7, compared to the test signal transmitted to the first socket (DUT1), about 80% of the test signal transmitted to the fifth socket (DUT5), the test signal transmitted to the ninth socket (DUT9) It can be seen that about 63%, and about 52% of the test signals delivered to the thirteenth socket (DUT13) are attenuated.

즉, 본 발명의 실시 예에 따라서, 소켓의 위치 및 배열, 그리고 시험 신호의 전송 거리에 따라서 시험 신호를 보정할 필요성이 있음을 확인할 수 있다.That is, according to an embodiment of the present invention, it can be seen that it is necessary to correct the test signal according to the position and arrangement of the socket and the transmission distance of the test signal.

도 6 및 도 8을 참조하면, 시험 신호를 보정한 본 발명의 실시 예에 따른 반도체 소자의 신뢰성 시험 장비의 제1 소켓(DUT1), 제5 소켓(DUT5), 제9 소켓(DUT9), 및 제13 소켓(DUT13)으로 전달되는 시험 신호를 측정하였다. 구체적으로, Keysight社의 DSOS804A(대역폭 8GHz, 샘플링 속도 20GSa/S)를 이용하여, 제1 소켓(DUT1), 제5 소켓(DUT5), 제9 소켓(DUT9), 및 제13 소켓(DUT13)으로 전달되는 시험 신호를 측정하였다. 6 and 8, a first socket DUT1, a fifth socket DUT5, a ninth socket DUT9, and a reliability test equipment of a semiconductor device according to an exemplary embodiment of the present invention, in which a test signal is corrected, and The test signal to the thirteenth socket (DUT13) was measured. Specifically, using the DSOS804A (bandwidth 8 GHz, sampling rate 20 GSa / S) of Keysight, the first socket (DUT1), fifth socket (DUT5), ninth socket (DUT9), and the thirteenth socket (DUT13) The test signal being delivered was measured.

도 8에서 알 수 있듯이, 제1 소켓(DUT1)으로 전달되는 시험 신호와 비교하여, 제5 소켓(DUT5)으로 전달되는 시험 신호는 약 89%, 제9 소켓(DUT9)으로 전달되는 시험 신호는 약 110%, 및 제13 소켓(DUT13)으로 전달되는 시험 신호는 약 101% 차이가 있는 것을 확인할 수 있다. As can be seen in Figure 8, compared with the test signal transmitted to the first socket (DUT1), about 89% of the test signal transmitted to the fifth socket (DUT5), the test signal is transmitted to the ninth socket (DUT9) It can be seen that there is a difference of about 110%, and a test signal transmitted to the thirteenth socket (DUT13) by about 101%.

즉, 소켓의 위치 및 배열, 그리고 시험 신호의 전송 거리에 따라서 시험 신호를 보정하는 경우, 신호 간쇄를 최소화시킬 수 있다는 것을 확인할 수 있다.In other words, it can be confirmed that the signal shortening can be minimized when the test signal is corrected according to the position and arrangement of the socket and the transmission distance of the test signal.

이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.As mentioned above, although this invention was demonstrated in detail using the preferable embodiment, the scope of the present invention is not limited to a specific embodiment, Comprising: It should be interpreted by the attached Claim. In addition, those skilled in the art should understand that many modifications and variations are possible without departing from the scope of the present invention.

100: 반도체 소자의 신뢰성 시험 장비
110: 시험 신호 발생부
120: 보정 회로부
120a~120d: 보정 IC
120a1, 120a2, 120b1, 120b2, 120c1, 120c2, 120d1, 120d2: 보정 IC
130: 소켓부
130a~130p: 소켓부
TSS: 시험 소스 신호
TS: 시험 신호100: reliability test equipment of semiconductor device
110: test signal generator
120: correction circuit
120a-120d: compensation IC
120a1, 120a2, 120b1, 120b2, 120c1, 120c2, 120d1, 120d2: correction IC
130: socket
130a ~ 130p: socket
TSS: Test Source Signal
TS: test signal

Claims

시험 소스 신호를 생성하는 시험 신호 발생부;
상기 시험 신호 발생부로부터 상기 시험 소스 신호를 수신하고, 상기 시험 소스 신호를 보정하여 시험 신호를 생성하는 보정 회로부; 및
피시험 반도체 소자가 장착되고, 상기 피시험 반도체 소자로 상기 시험 신호를 전달하는 소켓부를 포함하되,
상기 소켓부는 복수로 제공되고,
상기 보정 회로부는 복수의 상기 시험 신호를 생성하여, 복수의 상기 소켓부로 복수의 상기 시험 신호를 각각 전달하되,
상기 보정 회로부는, 상기 보정 회로부 및 복수의 상기 소켓부 사이의 거리에 따라서, 복수의 상기 소켓부로 전달되는 복수의 상기 시험 소스 신호를 보정하는 레벨을 제어하는 것을 포함하는 반도체 소자의 신뢰성 시험 장비.
A test signal generator for generating a test source signal;
A correction circuit unit receiving the test source signal from the test signal generator and correcting the test source signal to generate a test signal; And
A socket portion for mounting the semiconductor device under test and transmitting the test signal to the semiconductor device under test,
The socket portion is provided in plurality,
The correction circuit unit generates a plurality of the test signals, and transmits the plurality of test signals to the plurality of socket parts, respectively,
And the correction circuit unit controls a level of correcting the plurality of test source signals transmitted to the plurality of socket sections according to the distance between the correction circuit section and the plurality of socket sections.

제1 항에 있어서,
복수의 상기 소켓부는 행 및 열을 갖도록 2차원적으로 배열되고,
동일한 열에 배열된 복수의 상기 소켓부는, 상기 시험 소스 신호가 동일한 보정 레벨로 개선된 상기 시험 신호를 전달받는 것을 포함하는 반도체 소자의 신뢰성 시험 장비.
According to claim 1,
A plurality of said socket portions are arranged two-dimensionally to have rows and columns,
And a plurality of the socket parts arranged in the same column, wherein the test source signal receives the test signal in which the test source signal is improved to the same correction level.

제1 항에 있어서,
상기 피시험 반도체 소자는 표시 장치의 드라이버 회로인 것을 포함하는 반도체 소자의 신뢰성 시험 장비.
According to claim 1,
And said semiconductor device under test is a driver circuit of a display device.

시험 소스 신호를 생성하는 시험 신호 발생부;
상기 시험 신호 발생부로부터 상기 시험 소스 신호를 수신하고, 상기 시험 소스 신호를 보정하여 제1 시험 신호 및 제2 시험 신호를 생성하는 보정 회로부; 및
제1 및 제2 피시험 반도체 소자가 장착되고, 상기 제1 및 제2 피시험 반도체 소자로 상기 제1 시험 신호 및 제2 시험 신호를 각각 전달하는 제1 소켓부 및 제2 소켓부를 포함하되,
상기 제1 소켓부 및 상기 제2 소켓부에 장착된 상기 제1 및 제2 피시험 반도체에 대해서 동일한 시험을 수행하되,
상기 제1 시험 신호 및 상기 제2 시험 신호는 동일한 주파수를 갖고, 상기 제1 시험 신호보다, 상기 제2 시험 신호의 진폭이 더 큰 것을 포함하는 반도체 소자의 시험 장비.
A test signal generator for generating a test source signal;
A correction circuit unit for receiving the test source signal from the test signal generator and correcting the test source signal to generate a first test signal and a second test signal; And
A first socket part and a second socket part mounted with first and second devices under test and transferring the first test signal and the second test signal to the first and second devices under test, respectively,
The same test is performed on the first and second devices under test, which are mounted on the first and second socket portions,
And the first test signal and the second test signal have the same frequency and have a larger amplitude of the second test signal than the first test signal.

제4 항에 있어서,
상기 보정 회로부에서 상기 제1 소켓부로 전달되는 상기 제1 시험 신호의 전송 거리보다, 상기 보정 회로부에서 상기 제2 소켓부로 전달되는 상기 제2 시험 신호의 전송 거리가 긴 것을 포함하는 반도체 소자의 신뢰성 시험 장비.
The method of claim 4, wherein
Reliability test of a semiconductor device comprising a transmission distance of the second test signal transmitted from the correction circuit portion to the second socket portion longer than the transmission distance of the first test signal transferred from the correction circuit portion to the first socket portion. equipment.

제4 항에 있어서,
상기 보정 회로부는,
상기 제1 시험 신호를 생성하는 제1 보정 IC; 및
상기 제2 시험 신호를 생성하는 제2 보정 IC를 포함하는 반도체 소자의 시험 장비.
The method of claim 4, wherein
The correction circuit unit,
A first correction IC generating the first test signal; And
Testing equipment for semiconductor devices including a second correction IC that generates the second test signal.

제4 항에 있어서,
상기 시험 소스 신호는 1GHz 이상의 주파수를 갖는 것을 포함하는 반도체 소자의 신뢰성 시험 장비.The method of claim 4, wherein
And the test source signal has a frequency of 1 GHz or higher.