KR20190100991A - Power device with ESD protection circuits - Google Patents

Power device with ESD protection circuits Download PDF

Info

Publication number
KR20190100991A
KR20190100991A KR1020180020574A KR20180020574A KR20190100991A KR 20190100991 A KR20190100991 A KR 20190100991A KR 1020180020574 A KR1020180020574 A KR 1020180020574A KR 20180020574 A KR20180020574 A KR 20180020574A KR 20190100991 A KR20190100991 A KR 20190100991A
Authority
KR
South Korea
Prior art keywords
conductivity type
region
zener diode
drift layer
power semiconductor
Prior art date
Application number
KR1020180020574A
Other languages
Korean (ko)
Inventor
강이구
구상모
Original Assignee
극동대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 극동대학교 산학협력단 filed Critical 극동대학교 산학협력단
Priority to KR1020180020574A priority Critical patent/KR20190100991A/en
Publication of KR20190100991A publication Critical patent/KR20190100991A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66098—Breakdown diodes
    • H01L29/66106—Zener diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/866—Zener diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

The present invention relates to an ultrahigh voltage power semiconductor. According to an embodiment of the present invention, provided is a power semiconductor including an ESD protection circuit. The power semiconductor may comprise: an active region; an edge termination region surrounding the active region to prevent concentration of an electric field generated in the power semiconductor and dispersing the electric field; and the ESD protection circuit located between the active region and the edge termination region.

Description

ESD 보호 회로를 내장한 전력 반도체{Power device with ESD protection circuits}Power device with ESD protection circuits

본 발명은 전력 반도체에 관한 것이다.The present invention relates to a power semiconductor.

환경친화적인 기술은 향후의 미래 산업을 이끌어갈 동력으로 여겨지고 있는 것이 세계적인 추세이다. 친환경 기술은, 지구 온난화를 방지하기 위해 탄소 배출량을 줄이는 노력으로부터 시작되었으며, 상당히 많은 기업과 연구기관들은 이를 현실화하기 위한 기술을 개발중에 있다. 환경친화적인 기술의 하나로, 신재생 인버터 및 전기자동차용 전력 반도체 스위칭 소자가 주목을 받고 있다.Eco-friendly technology is a global trend that is regarded as the driving force for future industries. Green technologies began with efforts to reduce carbon emissions to prevent global warming, and many companies and research institutes are developing technologies to make them a reality. As one of environmentally friendly technologies, new and renewable inverters and electric power semiconductor switching devices for electric vehicles are attracting attention.

종래의 파워 모듈은, 전력 반도체를 보호하기 위한 ESD 회로가 외부에 배치되어 있다. 이로 인해서, 파워 모듈의 호환성 또는 신뢰성이 매우 취약하다. 이를 해결하기 위해 ESD 회로를 전력 반도체에 내장하려는 시도가 최근 들어 활발하게 이루어지고 있다. In a conventional power module, an ESD circuit for protecting a power semiconductor is disposed outside. For this reason, the compatibility or reliability of the power module is very weak. In recent years, attempts to embed ESD circuits in power semiconductors have been actively made.

본 발명은, 제너 다이오드로 구현된 ESD 보호회로를 전력 반도체 내에 내장하여 900V급 전력 반도체의 신뢰성과 안정성을 향상시키고자 한다.The present invention is to improve the reliability and stability of the 900V class power semiconductor by embedding an ESD protection circuit implemented with a zener diode in the power semiconductor.

본 발명의 일측면에 따르면, ESD 보호회로를 포함하는 전력 반도체가 제공된다. 전력 반도체는, 액티브 영역, 상기 액티브 영역을 둘러싸며 상기 전력 반도체 내부에서 발생하는 전계의 집중을 방지하며, 상기 전계를 분산시키는 엣지 터미네이션 영역 및 상기 액티브 영역과 상기 엣지 터미네이션 영역 사이에 위치하는 ESD 보호회로를 포함할 수 있다. According to one aspect of the invention, there is provided a power semiconductor comprising an ESD protection circuit. The power semiconductor has an active region, an edge termination region surrounding the active region and preventing concentration of an electric field generated in the power semiconductor and dispersing the electric field, and ESD protection disposed between the active region and the edge termination region. It may include a circuit.

여기서, 액티브 영역은, 제1 도전형 불순물로 도핑된 제1 도전형 드리프트층, 상기 제1 도전형 드리프트층의 상면에 형성되며, 제2 도전형 불순물로 도핑된 제2 도전형 베이스, 상기 제2 도전형 베이스의 내부에 형성되며, 상기 제1 도전형 불순물로 도핑된 제1 도전형 소스 영역, 상기 제1 도전형 소스 영역에 전기적으로 연결된 소스, 및 상기 제2 도전형 베이스에 인접하게 형성된 게이트를 포함할 수 있다. 한편, ESD 보호회로는 소스와 게이트 사이에 전기적으로 연결된다.The active region may include a first conductive drift layer doped with a first conductive dopant, a second conductive base doped with a second conductive dopant, and a second conductive base doped with a second conductive dopant. 2 formed in the conductive base and adjacent to the first conductive source region doped with the first conductive impurity, the source electrically connected to the first conductive source region, and the second conductive base It may include a gate. On the other hand, the ESD protection circuit is electrically connected between the source and the gate.

일 실시예로, 상기 ESD 보호회로는 백투백 제너 다이오드를 포함하되, 상기 백투백 제너 다이오드는, 상기 제1 도전형 드리프트층의 상면에 형성되며 일측이 상기 소스에 전기적으로 연결된 제1 도전형의 제1 제너 다이오드 영역, 상기 제1 도전형 드리프트층의 상면에 형성되며 일측이 상기 게이트에 전기적으로 연결된 제1 도전형의 제2 제너 다이오드 영역, 및 상기 제1 도전형 드리프트층의 상면에 형성되며 상기 제1 제너 다이오드 영역 및 상기 제2 제너 다이오드 영역과 PN 접합하는 제2 도전형의 제3 제너 다이오드 영역을 포함할 수 있다.In an embodiment, the ESD protection circuit includes a back-to-back zener diode, wherein the back-to-back zener diode is formed on an upper surface of the first conductive drift layer and has one side of the first conductive type electrically connected to the source. A zener diode region, a second zener diode region of a first conductivity type formed on an upper surface of the first conductivity type drift layer and electrically connected to the gate, and a first zener diode region formed on an upper surface of the first conductivity type drift layer; And a third zener diode region of a second conductivity type in PN junction with the first zener diode region and the second zener diode region.

일 실시예로, 상기 ESD 보호회로는 전기적으로 연결된 4개의 백투백 제너 다이오드를 포함할 수 있다.In one embodiment, the ESD protection circuit may include four back-to-back zener diodes electrically connected.

일 실시예로, 상기 제3 제너 다이오드 영역의 폭은 4.5μm일 수 있다.In an embodiment, the width of the third zener diode region may be 4.5 μm.

일 실시예로, 상기 제3 제너 다이오드 영역의 제2 도전형 불순물의 도스는 약 3×1014 cm-2일 수 있다.In an embodiment, the dose of the second conductivity type impurity in the third zener diode region may be about 3 × 10 14 cm −2 .

본 발명의 실시예에 따른 전력 반도체는 제너 다이오드로 구현된 ESD 보호회로를 전력 반도체 내에 내장하여 900V급 전력 반도체의 신뢰성과 안정성을 향상시킬 수 있다.Power semiconductor according to an embodiment of the present invention can improve the reliability and stability of the 900V class power semiconductor by embedding an ESD protection circuit implemented with a zener diode in the power semiconductor.

이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1은 본 발명의 실시예에 따른 900V급 전력 반도체 소자를 예시적으로 도시한 도면이다.
도 2는 도 1의 제1 도전형 드리프트층의 두께와 농도에 따른 항복전압 특성을 나타낸 그래프이다.
도 3은 도 1에 도시된 900V급 전력 반도체의 엣지 터미네이션 영역을 예시적으로 도시한 단면도이다.
도 4는 도 2에 도시된 ESD 보호회로의 구조를 예시적으로 도시한 도면이다.
도 5는 도 4에 도시된 제너 다이오드의 제2 도전형 영역의 농도에 따른 전압-전류 특성을 나타낸 그래프이다.
도 6은 도 4에 도시된 제너 다이오드의 순방향 바이어스 및 역방향 바이어스에 따른 전압-전류 특성을 나타낸 그래프이다.
도 7은 도 4에 도시된 제너 다이오드의 제2 도전형 영역의 길이에 따른 항복전압 특성을 나타낸 그래프이다.In the following, the invention is described with reference to the embodiments shown in the accompanying drawings. For clarity, the same components have been assigned the same reference numerals throughout the accompanying drawings. Configurations shown in the accompanying drawings are merely exemplary embodiments to illustrate the present invention, but are not intended to limit the scope of the present invention.
1 is a diagram illustrating a 900V class power semiconductor device according to an embodiment of the present invention.
FIG. 2 is a graph showing breakdown voltage characteristics according to thickness and concentration of the first conductivity type drift layer of FIG. 1.
FIG. 3 is a cross-sectional view illustrating an edge termination region of the 900V class power semiconductor shown in FIG. 1.
FIG. 4 is a diagram illustrating a structure of the ESD protection circuit illustrated in FIG. 2.
FIG. 5 is a graph showing voltage-current characteristics according to the concentration of the second conductivity type region of the zener diode shown in FIG. 4.
FIG. 6 is a graph illustrating voltage-current characteristics according to forward bias and reverse bias of the zener diode shown in FIG. 4.
FIG. 7 is a graph illustrating breakdown voltage characteristics according to a length of a second conductivity type region of the zener diode illustrated in FIG. 4.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention may be variously modified and have various embodiments, and specific embodiments will be illustrated in the drawings and described in detail with reference to the accompanying drawings. However, this is not intended to limit the present invention to specific embodiments, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.

층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.If an element such as a layer, region or substrate is described as being on or "onto" another element, the element may be directly above or directly above another element and There may be intermediate or intervening elements. On the other hand, if one element is mentioned as being "directly on" or extending "directly onto" another element, no other intermediate elements are present. In addition, when one element is described as being "connected" or "coupled" to another element, the element may be directly connected to or directly coupled to another element, or an intermediate intervening element may be present. have. On the other hand, when one element is described as being "directly connected" or "directly coupled" to another element, no other intermediate element exists.

"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다."Below" or "above" or "upper" or "lower" or "horizontal" or "lateral" or "vertical" Relative terms such as "vertical" may be used herein to describe a relationship of one element, layer or region to another element, layer or region, as shown in the figures. It is to be understood that these terms are intended to encompass other directions of the device in addition to the orientation depicted in the figures.

이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 900V급 전력 반도체 소자를 예시적으로 도시한 도면이며, 도 2는 도 1의 제1 도전형 드리프트층의 두께와 농도에 따른 항복전압 특성을 나타낸 그래프이다.1 is a view showing a 900V class power semiconductor device according to an embodiment of the present invention by way of example, Figure 2 is a graph showing the breakdown voltage characteristics according to the thickness and concentration of the first conductivity type drift layer of FIG.

도 1 및 도 2를 참조하면, 전력 반도체 소자는, 제1 도전형 드리프트층(100)의 상면에 형성된 제2 도전형 베이스(110), 제2 도전형 베이스(110)의 내부에 형성된 제1 도전형 소스 영역(115), 제1 도전형 드리프트층(100)의 상부에 형성된 게이트 산화막(125), 게이트 산화막(125)의 상부에 형성된 게이트(120), 및 제2 도전형 베이스(110) 및 게이트(120)의 상부에 형성된 소스(130)를 포함한다. 여기서, 제1 도전형은 n형이며, 제2 도전형은 p형일 수 있으며, 그 역이 될 수도 있다. 한편, 전력 반도체 소자의 셀 피치는 약 6.5 μm일 수 있다.1 and 2, the power semiconductor device may include a second conductive base 110 formed on an upper surface of the first conductive drift layer 100 and a first formed in the second conductive base 110. The conductive source region 115, the gate oxide film 125 formed on the first conductive drift layer 100, the gate 120 formed on the gate oxide film 125, and the second conductive base 110. And a source 130 formed on the gate 120. Here, the first conductivity type may be n-type, the second conductivity type may be p-type, or vice versa. Meanwhile, the cell pitch of the power semiconductor device may be about 6.5 μm.

실리콘 웨이퍼상에 제1 도전형 드리프트층(100)이 형성된다. 여기서, 실리콘 웨이퍼의 두께는 약 260 μm일 수 있다. 제1 도전형 드리프트층(100)은 제1 도전형 불순물로 도핑되어 형성된다. 전력 반도체의 항복 전압을 결정하는 주요 요소는, 제1 도전형 드리프트층(100)의 두께 및 농도이다. 즉, 제1 도전형 드리프트층(100)의 두께가 두꺼울수록 또는 농도가 낮을수록 항복 전압이 증가하게 된다. 한편, 항복 전압 이외에 고려해야 하는 전력 반도체의 전기적 특성으로는, 온 저항과 문턱 전압이 있다. 이하에서는 900V급 전력 반도체의 항복 전압, 온 저항, 및 문턱 전압을 설계하는 과정을 설명한다.The first conductivity type drift layer 100 is formed on the silicon wafer. Here, the thickness of the silicon wafer may be about 260 μm. The first conductivity type drift layer 100 is formed by being doped with the first conductivity type impurity. The main factor for determining the breakdown voltage of the power semiconductor is the thickness and concentration of the first conductivity type drift layer 100. That is, the higher the thickness or the lower the concentration of the first conductivity type drift layer 100, the higher the breakdown voltage. On the other hand, electrical characteristics of the power semiconductor to be considered in addition to the breakdown voltage include on-resistance and threshold voltage. Hereinafter, a process of designing a breakdown voltage, an on resistance, and a threshold voltage of a 900V class power semiconductor will be described.

도 2에 도시된 바와 같이, 제1 도전형 드리프트층(100)의 두께는 약 50μm 부터 약 80μm사이에서 10μm씩 증가시켰으며, 제1 도전형 불순물의 농도는 2.993 x1014 cm-2, 2.237 x1014 cm-2, 1.786 x1014 cm-2, 1.486 x1014 cm-2로 다르게 하여 항복 전압을 측정하였다. 900V급 항복전압은, 제1 도전형 드리프트층(100)의 두께가 약 60 μm 일 때 농도는 약 1.486 x1014 cm-2, 두께가 약 70 μm 일 때 농는도 약 1.786 x1014cm-2, 두께가 약 80 μm 일 때 농도는 약 1.76 x1014 cm-2에서 구현 가능할 수 있다. 즉, 각 농도에 따라 항복 전압이 포화되는 지점에서의 두께를 제1 도전형 드리프트층(100)의 두께로 선택할 수 있다.As shown in FIG. 2, the thickness of the first conductivity type drift layer 100 was increased by 10 μm between about 50 μm and about 80 μm, and the concentrations of the first conductivity type impurities were 2.993 × 10 14 cm −2 and 2.237 × 10. The breakdown voltage was measured differently with 14 cm −2 , 1.786 × 10 14 cm −2 , and 1.486 x10 14 cm −2 . The 900V class breakdown voltage is about 1.486 x10 14 cm -2 when the thickness of the first conductivity type drift layer 100 is about 60 μm, and about 1.786 x10 14 cm -2 when the thickness is about 70 μm, When the thickness is about 80 μm the concentration may be feasible at about 1.76 × 10 14 cm −2 . That is, the thickness at the point where the breakdown voltage is saturated according to each concentration may be selected as the thickness of the first conductivity type drift layer 100.

전력 반도체의 온 저항은, 제1 도전형 드리프트층(100)의 농도가 클수록 작아진다. 제1 도전형 드리프트층(100)의 길이 및 농도 조건에서, 드레인-소스 전압 Vds을 20V까지 인가할 때, 전류의 크기는 표 1과 같다. 표 1에서 나타낸 바와 같이 길이가 약 70 μm이고 농도가 1.79x1014 cm-2일 때 전류가 가장 크다. 따라서 온 상태 저항이 가장 작으므로, 가장 효율적인 항복 전압일 수 있다.The on resistance of the power semiconductor becomes smaller as the concentration of the first conductivity type drift layer 100 increases. In the length and concentration conditions of the first conductivity type drift layer 100, when the drain-source voltage Vds is applied up to 20V, the magnitude of the current is shown in Table 1. As shown in Table 1, the current is greatest when the length is about 70 μm and the concentration is 1.79 × 10 14 cm −2 . Therefore, since the on-state resistance is the smallest, it can be the most efficient breakdown voltage.

제1 도전형 드리프트층1st conductivity type drift layer 항복 전압Breakdown voltage 온 상태 전류
(Vds=20V)ON state current
(Vds = 20V) 두께(μm)Thickness (μm) 농도(cm-2)Concentration (cm -2 ) 6060 1.49 x1014 1.49 x10 14 929.02929.02 6.2 x10-6 6.2 x10 -6 7070 1.79 x1014 1.79 x10 14 924.63924.63 6.44 x10-6 6.44 x10 -6 8080 1.79 x1014 1.79 x10 14 944.11944.11 5.89 x10-6 5.89 x10 -6

상술한 바와 같이, 온 상태 저항이 가장 작은 900 V급 설계 조건에서, 항복전압은 925 V이다. 따라서 항복전압을 900 V로 맞추기 위해서, 제1 도전형 드리프트층(100)의 두께를 약 70 μm로 고정시킨 상태에서 제1 도전형 드리프트층(100)의 농도를 증가시켜 온 상태 저항을 줄일 수 있다. 분석 결과, 온 상태에서 약 6.65×10-6 A 전류가 8.25 μm×1 μm 크기의 셀에 흐른다. 따라서, 1 cm2의 칩의 경우, 약 80.61 A의 전류가 흐를 수 있다. As described above, in the 900 V class design condition where the on-state resistance is the smallest, the breakdown voltage is 925 V. Therefore, in order to set the breakdown voltage to 900 V, the state resistance can be reduced by increasing the concentration of the first conductivity type drift layer 100 while fixing the thickness of the first conductivity type drift layer 100 to about 70 μm. have. As a result, about 6.65 × 10 −6 A current flows in the 8.25 μm × 1 μm cell in the on state. Thus, for a chip of 1 cm 2 , a current of about 80.61 A can flow.

표 2에서, 제1 도전형 드리프트층(100)의 농도를 약 1.86×1014 cm-2로 할 때 904.6 V의 항복전압을 가지며, 위의 데이터를 분석해보면 최종적인 농도를 1.86×1014 cm-2로 할 때 온 저항은 0.249Ωcm2, 항복전압은 904.6 V의 설계 결과를 가져올 수 있다.In Table 2, when the concentration of the first conductivity type drift layer 100 is about 1.86 × 10 14 cm −2 , it has a breakdown voltage of 904.6 V. When the above data is analyzed, the final concentration is 1.86 × 10 14 cm. When set to -2 , the on-resistance is 0.249Ωcm 2 and the breakdown voltage is 904.6V.

제1 도전형 드리프트층1st conductivity type drift layer 제2 도전형 베이스도스
(cm-2)2nd conductivity type base dose
(cm -2 ) 온 상태 전류
(A/μm)ON state current
(A / μm) Ron,sp
(Ωcm2)Ron, sp
(Ωcm 2 ) 항복 전압(V)Breakdown voltage (V) 두께(μm)Thickness (μm) 농도(cm-2)Concentration (cm -2 )
70
70 1.7×1014 1.7 × 10 14
5.2×1013
5.2 × 10 13 6.44×10-6 6.44 × 10 -6 0.2570.257 924.63924.63 1.8×1014 1.8 × 10 14 6.65×10-6 6.65 × 10 -6 0.2490.249 904.60904.60 1.9×1014 1.9 × 10 14 6.86×10-6 6.86 × 10 -6 0.2410.241 882.44882.44

한편, 문턱 전압은, 게이트 산화막(125)의 두께와 제2 도전형 베이스(110)의 농도를 이용하여 결정될 수 있다. 여기서, 제2 도전형 베이스(110)의 농도 변화는, 항복 전압 변화에 미치는 영향은 매우 작다. 따라서 기존의 목표 항복전압을 위한 설계 파라미터는 고정한 상태에서, 제2 도전형 베이스(110)의 농도를 변화시키면서 전압-전류 특성을 통해 문턱 전압을 결정할 수 있다.The threshold voltage may be determined using the thickness of the gate oxide layer 125 and the concentration of the second conductivity type base 110. Here, the change in the concentration of the second conductivity type base 110 has a very small influence on the breakdown voltage change. Therefore, while the existing design parameters for the target breakdown voltage are fixed, the threshold voltage may be determined through the voltage-current characteristic while changing the concentration of the second conductivity type base 110.

게이트 산화막(125)의 두께는 드레인 전압 1 V당 0.1 μm로 계산 후, 10% 정도의 마진을 적용하여 100μm로 결정하며, 표 3과 같이 제2 도전형 베이스의 도스가 4.5×1013 cm-2일 때 문턱전압이 3.49 V으로 결정할 수 있다. The thickness of the gate oxide layer 125 is 0.1 μm per 1 V of the drain voltage, and is determined to be 100 μm by applying a margin of about 10%. As shown in Table 3, the dose of the second conductive base is 4.5 × 10 13 cm − When 2 , the threshold voltage can be determined as 3.49 V.

제1 도전형 드리프트층1st conductivity type drift layer 제2 도전형 베이스 도스(cm-2)2nd conductivity type base dose (cm -2 ) Vth (v)Vth (v) 두께(μm)Thickness (μm) 농도(cm-2)Concentration (cm -2 )

70

70

1.861×1014

1.861 × 10 14 4.0×1013 4.0 × 10 13 3.143.14 4.5×1013 4.5 × 10 13 3.493.49 5.0×1013 5.0 × 10 13 3.713.71 5.5×1013 5.5 × 10 13 3.933.93 6.0×1013 6.0 × 10 13 4.214.21

JFET(Junction field effect transistor) 영역은 제1 도전형 드리프트층(100) 내부에 형성되며, 예를 들어, 게이트(120)의 하부에 제2 도전형 베이스(100) 사이에 약 3.1 μm의 두께로 형성된다. A junction field effect transistor (JFET) region is formed inside the first conductivity type drift layer 100 and, for example, has a thickness of about 3.1 μm between the second conductivity type base 100 under the gate 120. Is formed.

제2 도전형 베이스(110)는 제1 도전형 드리프트층(100)의 상부에 형성된다. 제2 도전형 베이스(110)는 제1 도전형 드리프트층(100)의 상면에서 내부로 연장되게 형성되며, 측면 방향으로 게이트(120)의 일측 하부까지 연장된다. 예를 들어, 제2 도전형 베이스(110)의 두께는 약 3.4 μm일 수 있다. 제2 도전형 베이스(110)는 상대적으로 낮은 농도로 제2 도전형 불순물을 제1 도전형 드리프트층(100)의 상부에 이온 주입하여 형성될 수 있다.The second conductive base 110 is formed on the first conductive drift layer 100. The second conductive base 110 is formed to extend inward from the top surface of the first conductive drift layer 100 and extends to the lower side of one side of the gate 120 in the lateral direction. For example, the thickness of the second conductivity type base 110 may be about 3.4 μm. The second conductivity type base 110 may be formed by ion implanting a second conductivity type impurity onto the first conductivity type drift layer 100 at a relatively low concentration.

제1 도전형 소스 영역(115)은 제2 도전형 베이스(110) 내에 형성된다. 제1 도전형 소스 영역(115)은 상대적으로 높은 농도로 제1 도전형 불순물을 제2 도전형 베이스(110)의 상면에 이온 주입하여 형성될 수 있다. 이온 주입에 의해서, 제1 도전형 소스 영역(115)은, 제2 도전형 베이스(110)의 상면으로부터 내부를 향해 연장되게 형성되며, 측면 방향으로 게이트(120)의 일측 하부까지 연장된다. 제1 도전형 소스 영역(115)의 폭은 약 1.2 μm일 수 있다. 여기서, 게이트(120)의 하부에 위치한 제1 도전형 소스 영역(115)의 측면은, 게이트(120)의 하부에 위치한 제2 도전형 베이스의 측면을 넘어서 제1 도전형 드리프트층(100)까지 연장되지 않는다. 즉, 게이트(120) 하부에 위치한 제2 도전형 베이스(110)에서, 제1 도전형 소스(115)와의 접합 영역부터 제1 도전형 드리프트층(100)과의 접합 영역사이는, 전하가 이동하는 채널로 작용한다.The first conductivity type source region 115 is formed in the second conductivity type base 110. The first conductivity type source region 115 may be formed by ion implanting the first conductivity type impurity onto the upper surface of the second conductivity type base 110 at a relatively high concentration. By ion implantation, the first conductivity type source region 115 is formed to extend inward from an upper surface of the second conductivity type base 110 and extends to a lower side of one side of the gate 120 in a lateral direction. The width of the first conductivity type source region 115 may be about 1.2 μm. Here, the side surface of the first conductivity type source region 115 positioned below the gate 120 extends beyond the side surface of the second conductivity type base positioned below the gate 120 to the first conductivity type drift layer 100. Not extended. That is, in the second conductivity type base 110 positioned below the gate 120, charge moves between the junction area with the first conductivity type source 115 and the junction area with the first conductivity type drift layer 100. Acts as a channel.

게이트(120)는 제1 도전형 드리프트층(100)의 상면에 수평하게 형성되며, 예를 들어, 폴리 실리콘으로 형성될 수 있다. 게이트 산화막(125)은, 게이트(120)를 제1 도전형 드리프트층(100), 제2 도전형 베이스(110), 제1 도전형 소스 영역(115), 및 소스(130)로부터 절연시킨다. 게이트(120)의 양단은 측면 방향으로 연장되어 그 일단은 제1 도전형 소스 영역(115)에 인접할 수 있다. 인접한 두 개의 제2 도전형 베이스(110)의 적어도 일부와 접하도록 연장되며, 그 상부에 게이트(120)이 형성된다. 한편, 게이트 산화막(125)은 제1 도전형 소스 영역(115)의 적어도 일부와 접하도록 더 연장될 수 있다. 게이트(120)의 폭은 약 4 μm일 수 있다.The gate 120 is formed horizontally on the top surface of the first conductivity type drift layer 100, and may be formed of, for example, polysilicon. The gate oxide film 125 insulates the gate 120 from the first conductivity type drift layer 100, the second conductivity type base 110, the first conductivity type source region 115, and the source 130. Both ends of the gate 120 may extend in the lateral direction so that one end thereof may be adjacent to the first conductivity type source region 115. It extends to contact at least a portion of two adjacent second conductive bases 110, and a gate 120 is formed thereon. The gate oxide layer 125 may further extend to contact at least a portion of the first conductivity type source region 115. The width of the gate 120 may be about 4 μm.

도 3은 도 1에 도시된 900V급 전력 반도체의 엣지 터미네이션 영역을 예시적으로 도시한 단면도이다.FIG. 3 is a cross-sectional view illustrating an edge termination region of the 900V class power semiconductor shown in FIG. 1.

엣지 터미네이션은, 전력 반도체 소자의 가장자리(Main blocking junction)에 강한 전계가 집중되어 소자가 파괴되는 현상을 막고 고내압 특성과 신뢰성을 향상시켜주는 기술로서, 대표적으로 필드링이 있다. 필드링은 전력 반도체 소자의 가장자리에 PN접합을 통해 전계가 집중되는 것을 분산 및 감소시켜 항복전압 특성을 올려주는 기술이다. Edge termination is a technique that prevents the destruction of the device by concentrating a strong electric field at the edge of the power semiconductor device (main blocking junction), and improves the high breakdown voltage characteristics and reliability, typically there is a field ring. Field ring is a technique that improves the breakdown voltage characteristic by dispersing and reducing the concentration of the electric field through the PN junction at the edge of the power semiconductor device.

전력 반도체는, 엣지 터미네이션 영역과 액티브 영역으로 구분된 구조를 가진다. 엣지 터미네이션 영역은 제1 도전형 드리프트 영역(100)의 상면에 형성된 복수의 필드링(140)을 포함한다. 필드링(140)은 전력 반도체 소자의 모서리 부분에 적용되어 공핍영역의 경계를 확장시키고 곡률 접합에서의 전계를 낮춤으로써 항복전압 특성을 향상시킨다. 필드링(140)은 제2 도전형 베이스(110; 도 1 참조)를 형성할 때 함께 형성될 수 있다. 예를 들어, 필드링(140)은, 액티브 영역 외곽의 제1 도전형 드리프트층(100) 상면에 제2 도전형 불순물을 주입하여 형성될 수 있다.The power semiconductor has a structure divided into an edge termination region and an active region. The edge termination region includes a plurality of field rings 140 formed on the top surface of the first conductivity type drift region 100. Field ring 140 is applied to the edge portion of the power semiconductor device to improve the breakdown voltage characteristics by extending the boundary of the depletion region and lowering the electric field at the curvature junction. The field ring 140 may be formed together when forming the second conductivity type base 110 (see FIG. 1). For example, the field ring 140 may be formed by injecting a second conductivity type impurity into an upper surface of the first conductivity type drift layer 100 outside the active region.

ESD 보호회로(200)는 액티브 영역과 엣지 터미네이션 영역 사이에 위치한 제1 도전형 드리프트층(100)의 상면에 형성된다. ESD 보호회로(200)는 백투백(back-to-back) 연결된 둘 이상의 제너 다이오드를 포함한다. The ESD protection circuit 200 is formed on the top surface of the first conductivity type drift layer 100 positioned between the active region and the edge termination region. The ESD protection circuit 200 includes two or more zener diodes connected back-to-back.

도 4는 도 2에 도시된 ESD 보호회로의 구조를 예시적으로 도시한 도면이고, 도 5는 도 4의 (a)에 도시된 제너 다이오드의 제2 도전형 영역의 농도에 따른 전압-전류 특성을 나타낸 그래프이고, 도 6은 도 4의 (b)에 도시된 제너 다이오드의 순방향 바이어스 및 역방향 바이어스에 따른 전압-전류 특성을 나타낸 그래프이며, 도 7은 도 4의 (b)에 도시된 제너 다이오드의 제2 도전형 영역의 길이에 따른 항복전압 특성을 나타낸 그래프이다. 4 is a diagram illustrating the structure of the ESD protection circuit illustrated in FIG. 2, and FIG. 5 is a voltage-current characteristic according to the concentration of the second conductivity type region of the zener diode shown in FIG. 4A. 6 is a graph illustrating voltage-current characteristics according to forward bias and reverse bias of the zener diode shown in FIG. 4B, and FIG. 7 is a zener diode shown in FIG. 4B. A graph showing breakdown voltage characteristics according to the length of the second conductivity type region of.

도 4의 (a)는 백투백 연결된 한 쌍의 제너 다이오드를 나타내며, 도 4의 (b)는 (a)에 도시된 한 쌍의 제너 다이오드 4개를 연결한 ESD 보호회로를 나타낸다. 4A shows a pair of zener diodes connected back-to-back, and FIG. 4B shows an ESD protection circuit connecting four pairs of zener diodes shown in (a).

도 4 내지 도 7을 함께 참조하면, ESD 보호회로(200)는 게이트에 인가되는 ESD로 인해 게이트 산화막이 파괴되지 않도록 보호한다. 이를 위해, ESD 보호회로(200)는 전력 반도체 소자의 정전압 동작을 가능하게 하는 제너 다이오드를 포함한다. 제너 다이오드는, 일반 다이오드와 비교할 때, 상대적으로 높은 농도로 도핑된 P-N영역을 가진다. 이로 인해, 제너 다이오드의 역방향 항복전압은 수십 볼트 이내로서, 일반 다이오드와 비교할 때, 역방향 항복전압이 상대적으로 작다. 일반 다이오드와는 다르게, 제너 다이오드는, 낮은 전압에서 항복되어 전류를 흘리고, 전류를 흘린 후에도 소자가 파괴되지 않는다. 따라서, 제너 다이오드를 이용하여 ESD 회로를 구성할 수 있다. 4 to 7, the ESD protection circuit 200 protects the gate oxide layer from being destroyed by the ESD applied to the gate. To this end, the ESD protection circuit 200 includes a zener diode that enables constant voltage operation of the power semiconductor device. Zener diodes have a P-N region doped at a relatively high concentration when compared to ordinary diodes. For this reason, the reverse breakdown voltage of the Zener diode is within several tens of volts, and the reverse breakdown voltage is relatively small as compared with a general diode. Unlike ordinary diodes, zener diodes break down at low voltages to allow current to flow, and the device does not break down even after the current flows. Therefore, it is possible to configure the ESD circuit using the zener diode.

도 4의 (a)에서, ESD 보호회로(200)는, 제1 도전형 드리프트층(100)의 상면에 형성되며 일측이 소스(130)에 전기적으로 연결된 제1 도전형의 제1 제너 다이오드 영역(210), 제1 도전형 드리프트층(100)의 상면에 형성되며 일측이 게이트(120)에 전기적으로 연결된 제1 도전형의 제2 제너 다이오드 영역(211), 및 제1 도전형 드리프트층(100)의 상면에 형성되며 상기 제1 제너 다이오드 영역(210) 및 상기 제2 제너 다이오드 영역(211)과 PN 접합하는 제2 도전형의 제3 제너 다이오드 영역(220)을 포함한다. 이하에서는 도 4의 (a) 구조를 백투백 제너 다이오드로 지칭한다.In FIG. 4A, the ESD protection circuit 200 is formed on an upper surface of the first conductivity type drift layer 100 and has a first zener diode region of a first conductivity type, one side of which is electrically connected to the source 130. 210, a second zener diode region 211 of a first conductivity type formed on an upper surface of the first conductivity type drift layer 100 and electrically connected to one side of the gate 120, and a first conductivity type drift layer ( And a third zener diode region 220 of a second conductivity type formed on an upper surface of the substrate 100 and PN junctioned with the first zener diode region 210 and the second zener diode region 211. Hereinafter, the structure of FIG. 4A is referred to as a back-to-back zener diode.

제1 도전형의 제1 제너 다이오드 영역(210) 및 제2 제너 다이오드 영역(211)은, 제1 도전형 소스 영역(115)과 함께 생성될 수 있다. 한편, 제2 도전형의 제3 제너 다이오드 영역(220)은 제2 도전형 베이스(110)과 함께 생성될 수 있다. 제2 도전형 불순물 도스를 도 5에 도시된 바와 같이, 약 5E11부터 약 1.3E12까지 1E11의 간격으로 증가시키면서 분석한 결과, 제2 도전형 불순물 도스가 증가할수록 순방향 전압-전류 그래프가 X축으로 약 6 V까지 이동함을 알 수 있다.The first zener diode region 210 and the second zener diode region 211 of the first conductivity type may be generated together with the first conductivity type source region 115. Meanwhile, the third zener diode region 220 of the second conductivity type may be generated together with the second conductivity type base 110. As shown in FIG. 5, the second conductivity type impurity dose is analyzed at increasing intervals of about 1E11 from about 5E11 to about 1.3E12, and as the second conductivity type impurity dose is increased, the forward voltage-current graph is on the X axis. It can be seen that it moves to about 6V.

도 4의 (b)에서, ESD 보호회로(200)는, 4개의 백투백 제너 다이오드를 연결하여 형성될 수 있다. 제1 백투백 제너 다이오드는, 3개의 다이오드 영역(210, 220, 211)을 포함하고, 제2 백투백 제너 다이오드는, 3개의 다이오드 영역(211, 221, 212)을 포함하고, 제3 백투백 제너 다이오드는, 3개의 다이오드 영역(212, 222, 213)을 포함하며, 제4 백투백 제너 다이오드는, 3개의 다이오드 영역(213, 223, 214)을 포함한다. 제1 백투백 제너 다이오드의 다이오드 영역(210)의 일측은 소스(130)에 전기적으로 연결되며, 제4 백투백 제너 다이오드의 다이오드 영역(214)의 일측은 게이트(120)에 전기적으로 연결된다. 도 6의 (a)는 4개의 백투백 제너 다이오드의 순방향 전압-전류 특성을 나타내며, 도 6의 (b)는 4개의 백투백 제너 다이오드의 역방향 전압-전류 특성을 나타낸다. 순방향의 경우, 약 24.5V에서 전류가 흐르기 시작하며, 역방향의 경우, 약 25V에서 전류가 흐르기 시작함을 알 수 있다.In FIG. 4B, the ESD protection circuit 200 may be formed by connecting four back-to-back zener diodes. The first back-to-back zener diode includes three diode regions 210, 220, and 211, the second back-to-back zener diode includes three diode regions 211, 221, and 212, and the third back-to-back zener diode includes: And three diode regions 212, 222, and 213, and the fourth back-to-back zener diode includes three diode regions 213, 223, and 214. One side of the diode region 210 of the first back-to-back zener diode is electrically connected to the source 130, and one side of the diode region 214 of the fourth back-to-back zener diode is electrically connected to the gate 120. FIG. 6A illustrates forward voltage-current characteristics of four back-to-back zener diodes, and FIG. 6B illustrates reverse voltage-current characteristics of four back-to-back zener diodes. In the forward direction, the current starts to flow at about 24.5V, and in the reverse direction, the current starts to flow at about 25V.

도 7을 참조하면, 제2 도전형의 제3 제너 다이오드 영역(220, 221, 222, 223)의 폭 및 농도에 따른 항복전압의 변화가 도시되어 있다. Referring to FIG. 7, a change in breakdown voltage according to the width and the concentration of the third zener diode regions 220, 221, 222, and 223 of the second conductivity type is illustrated.

제2 도전형의 제3 제너 다이오드 영역(220, 221, 222, 223)의 폭을 변화시키면서 항복전압을 측정한 결과 제3 제너 다이오드 영역(220, 221, 222, 223)의 폭이 클수록 백투백 제너 다이오드의 항복전압이 증가한다. 제2 도전형 불순물의 도스가 약 2.8×1014 cm-2, 폭이 약 4.5 μm일 때, 백투백 제너 다이오드의 항복전압은 약 43 V이며, 를 보였고 제2 도전형 불순물의 도스가 약 3×1014 cm-2, 폭이 약 4.5 μm일 때, 백투백 제너 다이오드의 항복전압은 약 47 V이다. 즉, 농도가 클수록 항복전압이 약간 증가함을 알 수 있다. As a result of measuring the breakdown voltage while varying the width of the third zener diode regions 220, 221, 222, and 223 of the second conductivity type, the larger the width of the third zener diode regions 220, 221, 222, and 223 is, the greater the back-to-back zener. The breakdown voltage of the diode increases. When the dose of the second conductivity type impurity is about 2.8 × 10 14 cm −2 and the width is about 4.5 μm, the breakdown voltage of the back-to-back zener diode is about 43 V, and the dose of the second conductivity type impurity is about 3 ×. At 10 14 cm -2 and a width of about 4.5 μm, the breakdown voltage of the back-to-back zener diode is about 47V. That is, it can be seen that the breakdown voltage slightly increases as the concentration increases.

한편, 제2 도전형의 제3 제너 다이오드 영역(220, 221, 222, 223)의 도핑 농도 및 폭에 따른 항복전압의 변화를 확인하기 위해서, 제3 제너 다이오드 영역(220, 221, 222, 223)의 폭을 약 3 μm부터 약 4.5 μm 사이에서 0.5 μm 간격으로 분할하고, 제2 도전형 불순물 도스를 약 2.8×1014 cm-2부터 3.0×1014 cm-2 사이에서 1×1014 cm-2간격으로 변화시키면서 실험을 진행한 결과, 표 5와 같이, 제3 제너 다이오드 영역(220, 221, 222, 223)의 길이 증가에 의해 전류가 감소하는 경향을 확인할 수 있다. 이는, 제3 제너 다이오드 영역(220, 221, 222, 223)에서 애벌런치 효과가 발생할 가능성이 높아지기 때문이다. 측정 결과, 임팩트 이온화 전류 (impact ionization current)가 증가하여 저항이 증가하는 것을 확인할 수 있다. Meanwhile, in order to confirm the change in the breakdown voltage according to the doping concentration and the width of the third zener diode regions 220, 221, 222, and 223 of the second conductivity type, the third zener diode regions 220, 221, 222, and 223 ), And the width of the () is divided by 0.5 μm interval between about 3 μm and about 4.5 μm, and the second conductivity type impurity dose is about 1 × 10 14 cm between about 2.8 × 10 14 cm -2 and 3.0 × 10 14 cm -2 As a result of the experiment while changing at intervals of −2 , as shown in Table 5, it is confirmed that the current decreases as the length of the third zener diode regions 220, 221, 222, and 223 increases. This is because the avalanche effect is more likely to occur in the third zener diode regions 220, 221, 222, and 223. As a result of the measurement, it can be seen that the impact ionization current increases and the resistance increases.

전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. The foregoing description of the present invention is intended for illustration, and it will be understood by those skilled in the art that the present invention may be easily modified in other specific forms without changing the technical spirit or essential features of the present invention. will be. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. .

Claims (5)

제1 도전형 불순물로 도핑된 제1 도전형 드리프트층,
상기 제1 도전형 드리프트층의 상면에 형성되며, 제2 도전형 불순물로 도핑된 제2 도전형 베이스,
상기 제2 도전형 베이스의 내부에 형성되며, 상기 제1 도전형 불순물로 도핑된 제1 도전형 소스 영역,
상기 제1 도전형 소스 영역에 전기적으로 연결된 소스, 및
상기 제2 도전형 베이스에 인접하게 형성된 게이트를 포함하는 액티브 영역;
상기 액티브 영역을 둘러싸며 상기 전력 반도체 내부에서 발생하는 전계의 집중을 방지하며, 상기 전계를 분산시키는 엣지 터미네이션 영역; 및
상기 액티브 영역과 상기 엣지 터미네이션 영역 사이에 위치하며, 상기 소스와 상기 게이트 사이에 전기적으로 연결된 ESD 보호회로를 포함하는 전력 반도체.A first conductivity type drift layer doped with a first conductivity type impurity,
A second conductive base formed on an upper surface of the first conductive drift layer and doped with a second conductive impurity;
A first conductivity type source region formed inside the second conductivity type base and doped with the first conductivity type impurity,
A source electrically connected to the first conductivity type source region, and
An active region including a gate formed adjacent to the second conductivity type base;
An edge termination region surrounding the active region to prevent concentration of an electric field generated in the power semiconductor and dispersing the electric field; And
And an ESD protection circuit disposed between the active region and the edge termination region and electrically connected between the source and the gate. 청구항 1에 있어서, 상기 ESD 보호회로는 백투백 제너 다이오드를 포함하되,
상기 백투백 제너 다이오드는,
상기 제1 도전형 드리프트층의 상면에 형성되며 일측이 상기 소스에 전기적으로 연결된 제1 도전형의 제1 제너 다이오드 영역;
상기 제1 도전형 드리프트층의 상면에 형성되며 일측이 상기 게이트에 전기적으로 연결된 제1 도전형의 제2 제너 다이오드 영역; 및
상기 제1 도전형 드리프트층의 상면에 형성되며 상기 제1 제너 다이오드 영역 및 상기 제2 제너 다이오드 영역과 PN 접합하는 제2 도전형의 제3 제너 다이오드 영역을 포함하는 전력 반도체.The method of claim 1, wherein the ESD protection circuit comprises a back-to-back zener diode,
The back-to-back zener diode,
A first zener diode region of a first conductivity type formed on an upper surface of the first conductivity type drift layer and electrically connected to one side of the source;
A second zener diode region of a first conductivity type formed on an upper surface of the first conductivity type drift layer and electrically connected to one side of the gate; And
And a third zener diode region of a second conductivity type formed on an upper surface of the first conductivity type drift layer and PN junctioned with the first zener diode region and the second zener diode region. 청구항 2에 있어서, 상기 ESD 보호회로는 전기적으로 연결된 4개의 백투백 제너 다이오드를 포함하는 전력 반도체.The power semiconductor of claim 2, wherein the ESD protection circuit comprises four back-to-back zener diodes electrically connected. 청구항 2 또는 청구항 3에 있어서, 상기 제3 제너 다이오드 영역의 폭은 4.5μm인 전력 반도체.The power semiconductor according to claim 2 or 3, wherein the third zener diode region has a width of 4.5 m. 청구항 2 또는 청구항 3에 있어서, 상기 제3 제너 다이오드 영역의 제2 도전형 불순물의 도스는 약 3×1014 cm-2인 전력 반도체.
4. The power semiconductor as in claim 2 or 3, wherein the dose of the second conductivity type impurity in the third zener diode region is about 3x10 14 cm -2 .
KR1020180020574A 2018-02-21 2018-02-21 Power device with ESD protection circuits KR20190100991A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180020574A KR20190100991A (en) 2018-02-21 2018-02-21 Power device with ESD protection circuits

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180020574A KR20190100991A (en) 2018-02-21 2018-02-21 Power device with ESD protection circuits

Publications (1)

Publication Number Publication Date
KR20190100991A true KR20190100991A (en) 2019-08-30

Family

ID=67776481

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180020574A KR20190100991A (en) 2018-02-21 2018-02-21 Power device with ESD protection circuits

Country Status (1)

Country Link
KR (1) KR20190100991A (en)

Similar Documents

Publication Publication Date Title
US10937780B2 (en) Low capacitance bidirectional transient voltage suppressor
CN111106107B (en) Low Capacitance Transient Voltage Suppressor
JP4772843B2 (en) Semiconductor device and manufacturing method thereof
US7715159B2 (en) ESD protection circuit
US20080023767A1 (en) High voltage electrostatic discharge protection devices and electrostatic discharge protection circuits
US20180069111A1 (en) Esd protection scr device
US20120319739A1 (en) Semiconductor device supplying charging current to element to be charged
US10438944B2 (en) Semiconductor device having ESD element
US20140353799A1 (en) Esd transistor
US20120098046A1 (en) Electrostatic discharge protection device
KR20100037814A (en) Electrostatic discharge protection semiconductor device and method for mafacturing the same
US8878284B2 (en) Programmable SCR for LDMOS ESD protection
TWI591792B (en) Electrostatic discharge devices and method of making the same
US8933513B2 (en) Semiconductor device
KR20190100991A (en) Power device with ESD protection circuits
KR101986711B1 (en) ESD protected power semiconductor device
JP2005108980A (en) Semiconductor device
US9386642B2 (en) Semiconductor device
US20230261040A1 (en) Semiconductor device including substrate layer with floating base region and gate driver circuit
US20240136349A1 (en) Unidirectional high voltage punch through tvs diode and method of fabrication
US20230154920A1 (en) Electrostatic discharge protection apparatus and its operating method
US10355077B2 (en) Semiconductor device
TW201705473A (en) Semiconductor device
US20110241109A1 (en) Power NLDMOS array with enhanced self-protection
KR20230139981A (en) Bidirectional element for protecting electrostatic discharge