KR20190088934A - Thin-film transistor substrate and method of manufacturing the same - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 113
- 239000010409 thin film Substances 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 103
- 238000009413 insulation Methods 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims description 36
- 239000002184 metal Substances 0.000 claims description 36
- 229910045601 alloy Inorganic materials 0.000 claims description 26
- 239000000956 alloy Substances 0.000 claims description 26
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 24
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 24
- 238000000059 patterning Methods 0.000 claims description 14
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 11
- 229910052732 germanium Inorganic materials 0.000 claims description 9
- 238000000034 method Methods 0.000 claims description 9
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 313
- 238000002161 passivation Methods 0.000 description 36
- 230000000903 blocking effect Effects 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 10
- 229910052802 copper Inorganic materials 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 238000002835 absorbance Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- 238000002834 transmittance Methods 0.000 description 4
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- HSFWRNGVRCDJHI-UHFFFAOYSA-N alpha-acetylene Natural products C#C HSFWRNGVRCDJHI-UHFFFAOYSA-N 0.000 description 3
- 229910052733 gallium Inorganic materials 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- JYMITAMFTJDTAE-UHFFFAOYSA-N aluminum zinc oxygen(2-) Chemical compound [O-2].[Al+3].[Zn+2] JYMITAMFTJDTAE-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- HRHKULZDDYWVBE-UHFFFAOYSA-N indium;oxozinc;tin Chemical compound [In].[Sn].[Zn]=O HRHKULZDDYWVBE-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- NQBRDZOHGALQCB-UHFFFAOYSA-N oxoindium Chemical compound [O].[In] NQBRDZOHGALQCB-UHFFFAOYSA-N 0.000 description 2
- KYKLWYKWCAYAJY-UHFFFAOYSA-N oxotin;zinc Chemical compound [Zn].[Sn]=O KYKLWYKWCAYAJY-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- RWSOTUBLDIXVET-UHFFFAOYSA-N Dihydrogen sulfide Chemical compound S RWSOTUBLDIXVET-UHFFFAOYSA-N 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 125000002534 ethynyl group Chemical group [H]C#C* 0.000 description 1
- 229910000078 germane Inorganic materials 0.000 description 1
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 description 1
- -1 germane (GeH4) Chemical compound 0.000 description 1
- 229910052986 germanium hydride Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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Abstract
Description
본 발명은 박막 트랜지스터 기판 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 외부 광에 의한 신뢰성 저하를 방지할 수 있는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.The present invention relates to a thin film transistor substrate and a method of manufacturing the same, and more particularly, to a thin film transistor substrate and a method of manufacturing the same, which can prevent reliability from being deteriorated by external light.
일반적으로, 표시 장치에서 화소를 구동하기 위한 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 채널층을 포함한다. 상기 채널층은 비정질 실리콘(amorphous silicon), 다결정 실리콘(poly silicon) 또는 산화물 반도체를 포함하는 반도체층을 포함한다.Generally, a thin film transistor for driving a pixel in a display device includes a gate electrode, a source electrode, a drain electrode, and a channel layer forming a channel between the source electrode and the drain electrode. The channel layer includes a semiconductor layer including amorphous silicon, poly silicon or an oxide semiconductor.
상기 게이트 전극은 상기 채널층과 중첩되며, 상기 채널층의 아래에 또는 위에 형성될 수 있다. The gate electrode overlaps with the channel layer and may be formed under or over the channel layer.
그러나, 상기 채널층을 구성하는 비정질 실리콘, 다결정 실리콘 또는 산화물 반도체는 외부 광에 의해 전기적 특성이 저하될 수 있다. 따라서, 스위칭 소자의 신뢰성 저하를 방지하기 위하여, 상기 박막 트랜지스터는 차광층을 포함할 수 있다. However, the amorphous silicon, polycrystalline silicon, or oxide semiconductor constituting the channel layer may be deteriorated in electric characteristics due to external light. Therefore, the thin film transistor may include a light shielding layer in order to prevent the reliability of the switching element from deteriorating.
발명의 실시 예에 따른 박막 트랜지스터 기판은 베이스 기판, 상기 베이스 기판 위에 배치되며, 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되는 채널을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 배치된 게이트 절연 패턴, 상기 게이트 절연 패턴 위에 배치되며, 상기 채널과 중첩하는 게이트 전극 및 상기 베이스 기판과 상기 액티브 패턴 사이에 배치되며, 상기 액티브 패턴보다 큰 면적을 갖는 차광 패턴을 포함한다.A thin film transistor substrate according to an embodiment of the present invention includes a base substrate, an active pattern disposed on the base substrate, the active pattern including a source region, a drain region, and a channel disposed between the source region and the drain region, A gate insulating pattern, a gate electrode disposed on the gate insulating pattern, a gate electrode overlapping the channel, and a light shielding pattern disposed between the base substrate and the active pattern and having a larger area than the active pattern.
일 실시 예에서, 상기 소스 영역, 상기 드레인 영역 및상기 채널은 동일한 층에 위치한다.In one embodiment, the source region, the drain region, and the channel are located in the same layer.
일 실시 예에서, 상기 게이트 전극과 전기적으로 연결된 게이트 라인을 더 포함하며, 상기 게이트 전극은 상기 게이트 라인으로부터 연장된다.In one embodiment, the device further comprises a gate line electrically connected to the gate electrode, wherein the gate electrode extends from the gate line.
일 실시 예에서, 상기 차광 패턴은, 제1 방향으로 연장되며, 상기 게이트 라인의 적어도 일부와 중첩되는 제1 부분, 상기 제1 부분으로부터, 상기 제1 방향과 교차하는 제2 방향으로 돌출되어 상기 게이트 전극과 중첩하는 제2 부분 및 상기 제2 부분으로부터, 상기 제1 방향으로 돌출되어, 상기 액티브 패턴과 중첩하는 제3 부분을 포함한다.In one embodiment, the shielding pattern may include a first portion extending in a first direction and overlapping at least a part of the gate line, a second portion protruding from the first portion in a second direction intersecting with the first direction, A second portion overlapping the gate electrode, and a third portion protruding from the second portion in the first direction and overlapping the active pattern.
일 실시 예에서, 상기 차광 패턴은 상기 게이트 전극 전체 및 상기 액티브 패턴 전체와 중첩된다.In one embodiment, the shielding pattern overlaps the entire gate electrode and the entire active pattern.
일 실시 예에서, 상기 차광 패턴은, 제1 방향으로 연장되며, 상기 액티브 패턴과 중첩하는 영역, 및 상기 제1 부분으로부터, 상기 제1 방향과 교차하는 제2 방향으로 돌출되어 상기 게이트 전극과 중첩하는 영역을 포함한다.In one embodiment, the shielding pattern may include a region extending in a first direction and overlapping with the active pattern, and a second region extending from the first portion in a second direction intersecting with the first direction, .
일 실시 예에서, 상기 게이트 전극은 상기 채널과 중첩하지 않는 영역을 포함하고, 상기 차광 패턴은 상기 게이트 전극과 상기 채널이 중첩하지 않는 영역과도 중첩한다.In one embodiment, the gate electrode includes a region that does not overlap with the channel, and the shielding pattern also overlaps with the region where the channel does not overlap with the gate electrode.
일 실시 예에서, 상기 박막 트랜지스터 기판은 상기 차광 패턴과 상기 액티브 패턴 사이에 배치되는 버퍼 패턴을 더 포함하며, 상기 버퍼 패턴은 실리콘 산화물 또는 실리콘 질화물을 포함한다.In one embodiment, the thin film transistor substrate further comprises a buffer pattern disposed between the light shielding pattern and the active pattern, the buffer pattern comprising silicon oxide or silicon nitride.
일 실시 예에서, 상기 베이스 기판과 상기 차광 패턴 사이에 배치되는 버퍼층을 더 포함한다.In one embodiment, the light emitting device further includes a buffer layer disposed between the base substrate and the light shielding pattern.
일 실시 예에서, 상기 박막 트랜지스터 기판은 상기 소스 영역과 전기적으로 연결된 데이터 라인 및 상기 데이터 라인을 커버하는 데이터 절연층을 더 포함하고, 상기 차광 패턴은 상기 데이터 절연층 위에 배치된다.In one embodiment, the thin film transistor substrate further comprises a data line electrically connected to the source region and a data insulation layer covering the data line, wherein the light blocking pattern is disposed on the data insulation layer.
일 실시 예에서, 상기 차광 패턴은, 실리콘-게르마늄 합금, 게르마늄 또는 산화 티타늄을 포함한다.In one embodiment, the shielding pattern comprises a silicon-germanium alloy, germanium or titanium oxide.
일 실시 예에서, 상기 차광 패턴의 두께는 100Å 내지 2,000Å이다.In one embodiment, the thickness of the light shielding pattern is 100 ANGSTROM to 2,000 ANGSTROM.
일 실시 예에서, 상기 액티브 패턴은 금속 산화물을 포함하며, 상기 금속 산화물은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO) 또는 인듐-아연-주석 산화물(IZTO)을 포함한다.In one embodiment, the active pattern comprises a metal oxide, wherein the metal oxide is selected from the group consisting of zinc oxide (ZnO), zinc-tin oxide (ZTO), zinc-indium oxide (ZIO), indium oxide (InO) TiO), indium-gallium-zinc oxide (IGZO) or indium-zinc-tin oxide (IZTO).
발명의 실시 예에 따른 박막 트랜지스터 기판은 베이스 기판, 상기 베이스 기판 위에 배치되며, 소스 영역, 드레인 영역 및 상기 소스 영역과상기 드레인 영역 사이에 배치되는 채널을 포함하는 액티브 패턴, 상기 액티브 패턴 위에 배치된 게이트 절연 패턴, 상기 게이트 절연 패턴 위에 배치되며, 상기 채널과 중첩하는 게이트 전극 및 상기 베이스 기판과 상기 액티브 패턴 사이에 배치되며, 실리콘-게르마늄 합금을 포함하는 차광 패턴을 포함한다.A thin film transistor substrate according to an embodiment of the present invention includes a base substrate, an active pattern disposed on the base substrate, the active pattern including a source region, a drain region, and a channel disposed between the source region and the drain region, A gate insulating pattern disposed on the gate insulating pattern, a gate electrode overlapping the channel, and a shielding pattern disposed between the base substrate and the active pattern, the shielding pattern including a silicon-germanium alloy.
일 실시 예에서, 상기 차광 패턴은 실리콘-게르마늄 합금층 및 게르마늄층을 포함하는 다중층 구조를 갖는다.In one embodiment, the shielding pattern has a multilayer structure including a silicon-germanium alloy layer and a germanium layer.
발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 방법에 따르면, 베이스 기판 위에 차광층을 형성한다. 상기 차광층 위에 반도체층을 형성한다. 상기 반도체층을 패터닝하여 반도체 패턴을 형성한다. 상기 반도체 패턴 위에 게이트 절연층 및 게이트 금속층을 순차적으로 형성한다. 상기 게이트 금속층을 패터닝하여 게이트 전극을 형성한다. 상기 게이트 절연층을 패터닝하여 게이트 절연 패턴을 형성한다. 상기 게이트 전극 및 상기 반도체 패턴을 마스크로 이용하고, 상기 차광층을 패터닝하여 상기 반도체 패턴보다 큰 면적을 갖는 차광 패턴을 형성한다.According to the method of manufacturing a thin film transistor substrate according to an embodiment of the present invention, a light shielding layer is formed on a base substrate. A semiconductor layer is formed on the light-shielding layer. The semiconductor layer is patterned to form a semiconductor pattern. A gate insulating layer and a gate metal layer are sequentially formed on the semiconductor pattern. The gate metal layer is patterned to form a gate electrode. The gate insulating layer is patterned to form a gate insulating pattern. The gate electrode and the semiconductor pattern are used as a mask, and the light shielding layer is patterned to form a light shielding pattern having a larger area than the semiconductor pattern.
일 실시 예에서, 상기 게이트 절연 패턴을 형성한 후, 노출된 반도체 패턴을 플라즈마 처리하여, 소스 영역 및 드레인 영역을 형성한다.In one embodiment, after forming the gate insulating pattern, the exposed semiconductor pattern is subjected to plasma treatment to form a source region and a drain region.
일 실시 예에서, 상기 차광층을 형성하기 전에, 상기 베이스 기판 위에 데이터 라인을 형성하고, 상기 데이터 라인을 커버하는 데이터 절연층을 형성한다.In one embodiment, before forming the light-shielding layer, a data line is formed on the base substrate, and a data insulating layer is formed covering the data line.
일 실시 예에서, 상기 반도체층을 형성하기 전에, 상기 차광층 위에 버퍼층을 형성한다.In one embodiment, a buffer layer is formed on the light-shielding layer before forming the semiconductor layer.
일 실시 예에서, 상기 차광층을 형성하기 전에, 상기 베이스 기판 위에 버퍼층을 형성한다.In one embodiment, a buffer layer is formed on the base substrate before forming the light shielding layer.
발명의 실시 예에 따르면, 탑게이트 구조를 갖는 박막 트랜지스터 기판에서, 반도체 패턴 및 게이트 전극을 마스크로 이용하여 차광 패턴을 형성함으로써, 마스크의 증가 없이, 또한 실질적으로 개구율의 감소 없이 상기 차광 패턴을 형성할 수 있으며, 상기 차광 패턴의 면적을 증가시켜, 누설광의 유입을 방지 또는 감소시킬 수 있다.According to the embodiment of the present invention, in the thin film transistor substrate having the top gate structure, the light shielding pattern is formed by using the semiconductor pattern and the gate electrode as a mask to form the light shielding pattern without increasing the mask and substantially without decreasing the opening ratio. And the area of the shielding pattern can be increased to prevent or reduce the inflow of the leakage light.
발명의 실시 예에 따르면, 실리콘-게르마늄 합금을 포함하는 차광층을 이용함으로써, 박막 트랜지스터의 신뢰성을 증가시킬 수 있다.According to the embodiment of the present invention, the reliability of the thin film transistor can be increased by using the light-shielding layer including the silicon-germanium alloy.
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.
도 3, 도 4, 도 6 내지 도 9, 도 12 및 도 13은 도 1 및 도 2에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 5는 실리콘-게르마늄 합금을 포함하는 차광층의 투과도 및 흡광도를 파장에 대하여 도시한 그래프이다.
도 10 및 11은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 차광 패턴을 도시한 평면도들이다.
도 14는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 단면도이다.
도 15 내지 도 19는 도 14에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 20은 본 발명의 또다른 실시 예에 따른 박막 트랜지스터 기판의 단면도이다.
도 21 내지 도 26은 도 20에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.
도 27은 본 발명의 또다른 실시 예에 따른 박막 트랜지스터 기판의 단면도이다.
도 28 내지 도 33은 도 27에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.1 is a plan view of a thin film transistor substrate according to an embodiment of the present invention.
2 is a cross-sectional view taken along line II 'of FIG.
FIGS. 3, 4, 6 to 9, 12, and 13 are cross-sectional views illustrating the method of manufacturing the thin film transistor substrate shown in FIGS. 1 and 2. FIG.
5 is a graph showing transmittance and absorbance of a light-shielding layer including a silicon-germanium alloy with respect to wavelength.
FIGS. 10 and 11 are plan views illustrating a light shielding pattern of a thin film transistor substrate according to an embodiment of the present invention.
14 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
FIGS. 15 to 19 are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate shown in FIG.
20 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
FIGS. 21 to 26 are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate shown in FIG. 20. FIG.
27 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention.
28 to 33 are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate shown in FIG.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 보다 상세하게 설명하고자 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings.
박막 트랜지스터 기판Thin film transistor substrate
도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 평면도이다. 도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이다.1 is a plan view of a thin film transistor substrate according to an embodiment of the present invention. 2 is a cross-sectional view taken along line I-I 'of FIG.
도 1 및 2를 참조하면, 박막 트랜지스터 기판(100)은 베이스 기판(100), 게이트 라인(GL), 데이터 라인(DL), 액티브 패턴(120) 및 차광 패턴(140)을 포함한다. Referring to FIGS. 1 and 2, the thin
상기 게이트 라인(GL)은 평면도 상에서, 제1 방향(D1)으로 연장되고, 상기 데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 상기 제1 방향(D1)과 상기 제2 방향(D2)은 서로 교차한다. 예를 들어, 상기 제1 방향(D1)과 상기 제2 방향(D2)는 실질적으로 서로 수직할 수 있다.The gate line GL extends in a first direction D1 on a plan view and the data line DL extends in a second direction D2. The first direction D1 and the second direction D2 intersect with each other. For example, the first direction D1 and the second direction D2 may be substantially perpendicular to each other.
상기 게이트 라인(GL)은 게이트 전극(GE)과 전기적으로 연결된다. 예를 들어, 상기 게이트 전극(GE)는 상기 게이트 라인(GL)으로부터 상기 제2 방향(D2)으로 돌출될 수 있다.The gate line GL is electrically connected to the gate electrode GE. For example, the gate electrode GE may protrude from the gate line GL in the second direction D2.
상기 액티브 패턴(120)은 채널(122), 소스 영역(124) 및 드레인 영역(126)을 포함한다. 상기 채널(122), 상기 소스 영역(124) 및 상기 드레인 영역(126)은 동일한 층으로부터 형성되어, 동일한 층에 연속적으로 배열되며, 상기 소스 영역(124) 및 상기 드레인 영역(126) 사이에 상기 채널(122)이 위치한다. The
상기 채널(122)은 상기 게이트 전극(GE)과 중첩한다. 구체적으로, 상기 게이트 전극(GE)은 상기 채널(122) 위에 배치되며, 상기 게이트 전극(GE)과 상기 채널(122) 사이에는 게이트 절연 패턴(160)이 배치된다. 게이트 전극(GE)은 채널(122) 전체를 커버할 수 있다. The
발명의 실시 예에서, 게이트 전극(GE)의 면적은 채널(122)의 면적과 같거나 그보다 넓을 수 있다. 게이트 전극(GE)의 면적이 채널(122)의 면적보다 넓은 경우, 게이트 전극(GE)은 채널(122)과 중첩하지 않으면서 채널(122)보다 더 제2 방향(D2)으로 돌출된 영역 및/또는 채널(122)과 중첩하지 않으면서 채널(122)보다 더 제2 방향(D2)의 역 방향으로 돌출된 영역을 포함할 수 있다. 즉, 제2 방향을 기준으로, 게이트 전극의 위 및/또는 아래는 채널(122)과 중첩하지 않는 영역이 있을 수도 있다.In an embodiment of the invention, the area of the gate electrode (GE) may be equal to or greater than the area of the channel (122). When the area of the gate electrode GE is wider than the area of the
발명의 실시 예에서, 상기 박막 트랜지스터 기판(100)은 상기 드레인 영역(126)과 전기적으로 연결된 화소 전극(PE)을 더 포함한다.In an embodiment of the present invention, the thin
상기 데이터 라인(DL)은 상기 베이스 기판(110) 위에 형성되며, 상기 소스 영역(124)과 전기적으로 연결된다. 예를 들어, 상기 데이터 라인(DL)과 상기 소스 영역(124)은 연결 전극(130)을 통해 전기적으로 연결될 수 있다. 상기 데이터 라인(DL)이 형성된 베이스 기판(110) 위에는 데이터 절연층(115)이 형성되어, 상기 데이터 라인(DL)을 커버한다.The data line DL is formed on the
상기 채널(122), 상기 소스 영역(124), 상기 드레인 영역(126) 및 상기 게이트 전극(GE)은 박막 트랜지스터를 구성한다. 상기 게이트 라인(GL)을 통하여 상기 게이트 전극(GE)에 게이트 신호가 전달되면, 상기 채널(122)이 도전성을 갖게 되며, 이에 따라, 상기 데이터 라인(DL)으로부터 제공된 데이터 신호가, 상기 연결 전극(130), 상기 소스 영역(124), 상기 채널(122) 및 상기 드레인 영역(126)을 통해 상기 화소 전극(PE)으로 전달된다. The
상기 박막 트랜지스터 기판(100)은 상기 박막 트랜지스터 및 상기 데이터 절연층(115)을 커버하는 패시베이션층(170) 및 상기 패시베이션층(170)을 커버하는 유기 절연층(180)을 포함한다. 상기 화소 전극(PE) 및 상기 연결 전극(130)은 상기 유기 절연층(180) 위에 형성된다. The thin
발명의 실시 예에서, 상기 데이터 라인(DL)은 상기 베이스 기판(110) 위에 직접 형성되나, 다른 실시 예에서, 상기 데이터 라인(DL)은 패시베이션층(170)위에 형성될 수도 있다.In an embodiment of the invention, the data lines DL are formed directly on the
상기 연결 전극(130)은 상기 유기 절연층(180), 상기 패시베이션층(170) 및 상기 데이터 절연층(115)을 관통하여 형성된 제1 콘택홀(CH1)을 통하여 상기 데이터 라인(DL)과 연결되며, 상기 유기 절연층(180) 및 상기 패시베이션층(170)을 관통하여 형성된 제2 콘택홀(CH2)을 통하여 상기 소스 영역(124)과 연결된다. 상기 화소 전극(PE)은 상기 유기 절연층(180) 및 상기 패시베이션층(170)을 관통하여 형성된 제3 콘택홀(CH3)을 통하여, 상기 드레인 영역(126)과 연결된다.The
상기 채널(122) 아래에는 상기 차광 패턴(140)이 배치된다. 상기 차광 패턴(140)은 상기 채널(122)의 하면을 커버하여, 상기 박막 트랜지스터 기판(100)의 하부로부터 상기 채널(122)에 외부 광이 입사되는 것을 방지한다. 상기 차광 패턴(140)은 상기 채널(122)을 포함하는 상기 액티브 패턴(120) 전체와 중첩하며, 상기 게이트 전극(GE)의 전체와 중첩한다. 즉, 게이트 전극(GE) 중 채널(122)과 중첩하지 않는 영역이 있는 경우, 차광 패턴(140)은 채널(122)과 중첩함과 동시에 채널(122)과 중첩하지 않는 게이트 전극(GE)과도 중첩한다. 따라서, 상기 차광 패턴(120)은 평면도 상에서 상기 액티브 패턴(120)보다 큰 면적을 가질 수 있다. 발명의 실시 예에서, 상기 차광 패턴(140)과 상기 액티브 패턴(120) 사이에는 버퍼 패턴(150)이 배치되며, 상기 차광 패턴(140)은 데이터 절연층(115) 위에 형성된다. The
다른 실시 예에서, 베이스 기판(110)과 차광 패턴(140) 사이에는 버퍼층이 추가적으로 형성될 수 있다. 이 경우, 상기 데이터 라인(DL)은 상기 베이스 기판(110) 위에 직접 형성되거나, 또는 상기 버퍼층 위에 형성될 수 있다.In another embodiment, a buffer layer may be additionally formed between the
도 3 내지 도 8, 도 10 및 도 11은 도 1 및 도 2에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.FIGS. 3 to 8, FIGS. 10 and 11 are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate shown in FIGS. 1 and 2. FIG.
도 3을 참조하면, 먼저 베이스 기판(110) 위에 데이터 라인(DL)을 형성한다. 상기 베이스 기판(110)으로는 유리 기판, 쿼츠 기판, 실리콘 기판, 플라스틱 기판 등이 사용될 수 있다.Referring to FIG. 3, a data line DL is formed on a
상기 데이터 라인(DL)을 형성하기 위하여, 상기 베이스 기판(110)위에 데이터 금속층을 형성하고, 상기 데이터 금속층을 포토리소그라피 공정을 통해 식각한다.In order to form the data line DL, a data metal layer is formed on the
예를 들어, 상기 데이터 라인(DL)은 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 데이터 라인(DL)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다. For example, the data line DL may include copper, silver, chromium, molybdenum, aluminum, titanium, manganese, aluminum, or an alloy thereof, and may include a plurality of metal layers including a single- Layer structure. For example, the data line DL may include a copper layer and a titanium layer formed on top and / or bottom of the copper layer.
다른 실시 예에서, 상기 데이터 라인(DL)은 금속층 및 상기 금속층의 상부 및/또는 하부에 형성된 산화물층을 포함할 수 있다. 구체적으로, 상기 데이터 라인(DL)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 산화물층을 포함할 수 있다. 예컨대, 상기 산화물층은 인듐 아연 산화물(indium zinc oxide, IZO), 인듐 주석 산화물(indium tin oxide, ITO), 갈륨 아연 산화물(gallium zinc oxide, GZO), 아연 알루미늄 산화물(zinc aluminium oxide, ZAO) 중 하나 이상을 포함할 수 있다. In another embodiment, the data line DL may comprise a metal layer and an oxide layer formed on top and / or below the metal layer. In detail, the data line DL may include a copper layer and an oxide layer formed on the upper and / or lower portions of the copper layer. For example, the oxide layer may be formed of indium zinc oxide (IZO), indium tin oxide (ITO), gallium zinc oxide (GZO), zinc aluminum oxide (ZAO) And may include one or more.
도 4를 참조하면, 상기 데이터 라인(DL)이 형성된 상기 베이스 기판(110) 위에, 데이터 절연층(115), 차광층(240), 버퍼층(250) 및 반도체층(220)을 순차적으로 형성한다.4, a
상기 데이터 절연층(115)은 상기 데이터 라인(DL)을 커버하며, 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.The
상기 차광층(240)은 상기 데이터 절연층(115) 위에 형성된다. 상기 차광층(240)을 식각하는 이후의 공정에서, 상기 반도체층(220)이 에천트에 노출되므로, 상기 차광층(240)은 상기 반도체층(220)에 대하여 식각 선택성을 갖는 물질을 포함하는 것이 바람직하다.The
예를 들어, 상기 차광층(240)은 금속, 합금, 절연성 무기 물질, 유기 물질 중 하나 이상을 포함하여 이루어질 수 있다. 바람직하게, 상기 차광층(240)은 실리콘-게르마늄 합금, 게르마늄, 산화 티타늄 중 하나 이상을 포함할 수 있으며, 보다 바람직하게, 상기 차광층(24)은 실리콘-게르마늄 합금을 포함한다. For example, the light-
발명의 실시 예에서, 채널은 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체는 파장이 약 450 nm 이하인 자외선에 대하여 특히 취약한데, 상기 실리콘-게르마늄 합금은 자외선의 차광 능력이 우수하다. 따라서, 상기 박막 트랜지스터 기판이 표시 장치에 사용되는 경우, 광원 등에 의해 발생하는 자외선을 효과적으로 차단하여, 채널을 보호할 수 있다. In an embodiment of the invention, the channel may comprise an oxide semiconductor. The oxide semiconductor is particularly vulnerable to ultraviolet rays having a wavelength of about 450 nm or less, and the silicon-germanium alloy is excellent in ultraviolet light shielding ability. Therefore, when the thin film transistor substrate is used in a display device, ultraviolet rays generated by a light source or the like can be effectively blocked to protect the channel.
발명의 실시 예에서, 차광층(24)이 상기 실리콘-게르마늄 합금을 포함하는 경우, 실리콘-게르마늄 합금은 아모포스(amorphous) 상태를 가질 수 있으며, 상기 차광층(240)은 실리콘-게르마늄 합금의 단일층 구조 또는 실리콘-게르마늄 합금층과 게르마늄층을 포함하는 다층 구조를 가질 수도 있다. 상기 게르마늄층은 상기 실리콘-게르마늄 합금층의 위 또는 아래에 배치될 수도 있다.Germanium alloy may have an amorphous state when the light-shielding layer 24 includes the silicon-germanium alloy, and the light-
상기 차광층(240)의 두께는 약 100Å 내지 약 2,000Å일 수 있다. 상기 차광층(240)의 두께가 100Å 미만인 경우, 차광 능력이 저하되어 채널의 전기 특성이 저하될 수 있으며, 상기 차광층(240)의 두께가 2,000Å를 초과하는 경우, 액티브 패턴(120)의 소스 영역(124) 또는 드레인 영역(126)과 커패시턴스를 형성하여 신호를 지연시킬 수 있다.The thickness of the
보다 바람직하게, 상기 차광층(240)의 두께는 약 600Å 내지 약 2,000Å일 수 있다. 상기 차광층(240)의 두께가 600Å 이상인 경우, 높은 흡광도(optical density)를 가질 수 있다. More preferably, the thickness of the light-
도 5는 실리콘-게르마늄 합금을 포함하는 차광층의 투과도 및 흡광도를 파장에 대하여 도시한 그래프이다. 도 5에서, (1)은 두께 약 300Å의 실리콘-게르마늄 합금층의 단일층 구조를 가지며, (2)는 두께 약 100Å의 실리콘-게르마늄 합금층과 두께 약 300Å의 게르마늄층의 이중층 구조를 가지며, (3)은 두께 약 500Å의 실리콘-게르마늄 합금층의 단일층 구조를 가지며, (4)는 두께 약 300Å의 실리콘-게르마늄 합금층과 두께 약 300Å의 게르마늄층의 이중층 구조를 가지며, (5)는 두께 약 700Å의 실리콘-게르마늄 합금층의 단일층 구조를 가지며, (6)은 두께 약 500Å의 실리콘-게르마늄 합금층과 두께 약 300Å의 게르마늄층의 이중층 구조를 가지며, (7)은 두께 약 700Å의 실리콘-게르마늄 합금층과 두께 약 300Å의 게르마늄층의 이중층 구조를 가진다.5 is a graph showing transmittance and absorbance of a light-shielding layer including a silicon-germanium alloy with respect to wavelength. 5, (1) has a single layer structure of a silicon-germanium alloy layer having a thickness of about 300 angstroms, (2) has a double layer structure of a silicon-germanium alloy layer having a thickness of about 100 angstroms and a germanium layer having a thickness of about 300 angstroms, (3) has a single layer structure of a silicon-germanium alloy layer having a thickness of about 500 ANGSTROM, (4) has a double layer structure of a silicon-germanium alloy layer having a thickness of about 300 ANGSTROM and a germanium layer having a thickness of about 300 ANGSTROM, (6) has a bilayer structure of a silicon-germanium alloy layer having a thickness of about 500 ANGSTROM and a germanium layer having a thickness of about 300 ANGSTROM, and (7) a layer having a thickness of about 700 ANGSTROM Layer structure of a silicon-germanium alloy layer and a germanium layer of a thickness of about 300 angstroms.
도 5를 참조하면, 실리콘-게르마늄 합금층의 단일층 구조를 갖는 차광층에 비하여, 실리콘-게르마늄 합금층과 게르마늄층의 이중층 구조를 갖는 차광층이 보다 낮은 투광도와 높은 흡광도를 가짐을 알 수 있다. 또한, 차광층의 두께가 약 600Å 이상인 경우, 450nm 이하의 광에 대하여 약 1% 이하의 투광도를 가지며, 차광층의 두께가 약 1,000 Å 이상인 경우, 450nm 이하의 광에 대하여 약 0%에 가까운 투광도 및 4 이상의 흡광도를 유지할 수 있음을 알 수 있다.Referring to FIG. 5, it can be seen that the light-shielding layer having a bilayer structure of the silicon-germanium alloy layer and the germanium layer has lower transmittance and higher absorbance than the light-shielding layer having the single-layer structure of the silicon-germanium alloy layer . When the thickness of the light shielding layer is about 600 angstroms or more, the light transmittance is about 1% or less for light of 450 nm or less. When the thickness of the light shielding layer is about 1,000 angstroms or more, And an absorbance of 4 or more can be maintained.
따라서, 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판은 실리콘-게르마늄 합금을 포함하는 차광층을 이용함으로써, 박막 트랜지스터의 신뢰성을 증가시킬 수 있다.Therefore, the thin film transistor substrate according to the embodiment of the present invention can increase the reliability of the thin film transistor by using the light-shielding layer including the silicon-germanium alloy.
상기 버퍼층(250)은 상기 차광층(240) 위에 형성되며, 실리콘 산화물, 산화 알루미늄, 산화 하프늄, 산화 이트륨 등의 절연성 산화물을 포함할 수 있다.The
상기 반도체층(220)은 상기 버퍼층(250) 위에 형성된다. 상기 반도체층(220)은 다결정 실리콘, 산화물 반도체 등을 포함할 수 있으나, 발명의 실시 예에서는 산화물 반도체를 포함한다.The
상기 산화물 반도체는, 금속 산화물 반도체일 수 있으며, 예를 들어, 상기 산화물 반도체는, 아연, 인듐, 갈륨, 주석, 티타늄, 인의 산화물 중 하나 또는 이들의 조합을 포함할 수 있다. 구체적으로, 상기 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 하나 이상을 포함할 수 있다.The oxide semiconductor may be a metal oxide semiconductor, for example, the oxide semiconductor may include one or a combination of oxides of zinc, indium, gallium, tin, titanium, and phosphorus. Specifically, the oxide semiconductor may be at least one selected from the group consisting of zinc oxide (ZnO), zinc-tin oxide (ZTO), zinc-indium oxide (ZIO), indium oxide (InO), titanium oxide (TiO), indium- , Indium-zinc-tin oxide (IZTO).
상기 데이터 절연층(115), 상기 차광층(240), 상기 버퍼층(250) 및 상기 반도체층(220)은 물질에 따라 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition, PECVD), 용액 코팅법, 스푸터링법 등에 의해 형성될 수 있다.The
도 6을 참조하면, 상기 반도체층(220)을 패터닝하여, 반도체 패턴(222)을 형성한다. 구체적으로, 상기 반도체층(220) 위에 포토레지스트 패턴(PR)을 형성하고, 상기 포토레지스트 패턴(PR)을 마스크로 이용하여, 상기 반도체층(220)을 식각한다.Referring to FIG. 6, the
도 7을 참조하면, 상기 반도체 패턴(222) 및 상기 버퍼층(250) 위에 게이트 절연층(260) 및 게이트 금속층(290)을 형성한다.Referring to FIG. 7, a gate insulating layer 260 and a
상기 게이트 절연층(260)은 상기 반도체 패턴(222)을 커버하며, 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다.The gate insulating layer 260 covers the
상기 게이트 금속층(290)은 상기 게이트 절연층(260) 위에 형성되며, 구리, 은, 크롬, 몰리브덴, 알루미늄, 티타늄, 망간, 알루미늄 또는 이들의 합금 중 하나 이상을 포함할 수 있으며, 단일층 구조 또는 서로 다른 물질을 포함하는 복수의 금속층을 포함하는 다층구조를 가질 수 있다. 예를 들어, 상기 게이트 금속층(290)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 티타늄층을 포함할 수 있다. The
다른 실시 예에서, 상기 게이트 금속층(290)은 금속층 및 상기 금속층의 상부 및/또는 하부에 형성된 산화물층을 포함할 수 있다. 구체적으로, 상기 게이트 금속층(290)은 구리층 및 상기 구리층의 상부 및/또는 하부에 형성된 산화물층을 포함할 수 있다. 상기 산화물층은 인듐 아연 산화물, 인듐 주석 산화물, 갈륨 아연 산화물, 아연 알루미늄 산화물 등을 포함할 수 있다. In another embodiment, the
도 8을 참조하면, 상기 게이트 금속층(290) 및 상기 게이트 절연층(260)을 패터닝하여, 게이트 전극(GE), 게이트 라인(GL) 및 게이트 절연 패턴(160)을 형성한다.8, the
먼저, 상기 게이트 금속층(290)을 패터닝하여 상기 게이트 전극(GE) 및 상기게이트 라인(GL)을 형성한다. 다음으로, 상기 게이트 전극(GE) 및 게이트 라인(GL)을 마스크로 이용하여, 상기 게이트 절연층(260)을 패터닝하여 게이트 절연 패턴(160)을 형성한다. 따라서, 상기 게이트 절연 패턴(160)은, 평면도 상에서, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)과 실질적으로 동일한 형상을 갖는다.First, the
상기 게이트 절연층(260)을 패터닝하는 과정에서 상기 반도체 패턴(222)이 노출되나, 상기 게이트 절연층(260)은 상기 반도체 패턴(222)과 다른 물질을 포함하며, 이에 따라 식각 선택성을 가지므로, 상기 반도체 패턴(222)은 식각되지 않는다. The
발명의 실시 예에서, 상기 게이트 절연층(260)과 상기 버퍼층(250)은 유사한 물질을 포함할 수 있으며, 이에 따라 상기 게이트 절연층(260)을 식각하는 과정에서 상기 버퍼층(250)도 함께 식각될 수 있다. 이에 따라, 상기 버퍼층(250) 하부에 위치하는 상기 차광층(240)이 노출되며, 상기 반도체 패턴(222) 하부에 위치한 버퍼층(250)은 잔류하여 버퍼 패턴(150)을 형성한다.The gate insulating layer 260 and the
도 9를 참조하면, 상기 게이트 전극(160) 및 상기 반도체 패턴(222)을 마스크로 이용하여 상기 차광층(240)을 식각하여 차광 패턴(140)을 형성한다. 이에 따라, 상기 데이터 절연층(115)이 노출된다.Referring to FIG. 9, the
도 10은 본 발명의 일 실시 예에 따른 박막 트랜지스터 기판의 차광 패턴을 도시한 평면도이다. 10 is a plan view illustrating a light shielding pattern of a thin film transistor substrate according to an embodiment of the present invention.
도 10을 참조하면, 상기 차광 패턴(140)은 상기 게이트 라인(GL) 중 적어도 일부와 중첩하는 제1 부분(142), 상기 제1 부분(142)으로부터 연장되며, 상기 게이트 전극(GE)과 중첩하는 제2 부분(144) 및 상기 제2 부분(144)으로부터 연장되며, 상기 반도체 패턴(222)과 중첩하는 제3 부분(146)을 포함한다. 10, the
예를 들어, 상기 제1 부분(142)은 상기 제1 방향(D1)을 따라 연장되며, 상기 제2 부분(144)은 상기 제2 방향(D2)을 따라 연장되며, 상기 제3 부분(146)은 상기 제1 방향(D1)을 따라 연장된다. 평면도 상에서, 상기 제2 부분(144)의 가장자리는 상기 게이트 전극(GE)의 가장자리와 실질적으로 일치하며, 상기 제3 부분(146)의 가장 자리는 상기 반도체 패턴(222)의 가장자리와 실질적으로 일치한다. 따라서, 상기 반도체 패턴(222)과 중첩하는 차광 패턴(140)의 제1 방향의 길이(W1)은 상기 반도체 패턴(222)의 제1 방향의 길이와 실질적으로 동일하며, 상기 게이트 전극(GE)와 중첩하는 차광 패턴(140)의 제2 방향의 길이(W2)는 상기 게이트 전극(GE)의 제2 방향의 길이와 실질적으로 동일하다.For example, the
도 10에 도시된 바와 같이, 상기 차광 패턴(140)은 게이트 라인(GL) 전부와 중첩할 수 있으나, 그에 한정되지 않으며 상기 게이트 라인(GL) 중, 상기 게이트 전극(GE)과 인접하는 일부하고만 중첩할 수 있다. 상기 게이트 라인(GL)은 금속층으로부터 형성되어, 광반사율이 높다. 따라서, 상기 게이트 라인(GL)의 하면에 광이 입사될 경우, 반사된 광이 상기 채널(122)로 들어감으로써, 박막 트랜지스터의 전기 특성에 영향을 미칠 수 있다. 발명의 실시 예에서, 상기 차광 패턴(140)은 상기 게이트 라인(GL)의 적어도 일부와 중첩함으로써, 박막 트랜지스터의 신뢰성을 개선할 수 있다.10, the
상기 버퍼 패턴(150)은, 평면도 상에서, 상기 차광 패턴(140)과 실질적으로 동일한 형상을 갖는다.The
발명의 실시 예에서, 상기 반도체 패턴(222) 및 상기 게이트 전극(GE)과 중첩하는차광 패턴(140)은 전체적으로 십자가 형상을 갖는다. 그러나, 상기 차광 패턴(140)의 형상은 상기 반도체 패턴(222) 및 상기 게이트 전극(GE)의 형상 및 배치에 따라 달라질 수 있으며, 예를 들어, T 자 형상, 정사각형 형상 또는 직사각형 형상 등을 가질 수도 있다.In an embodiment of the present invention, the
다른 실시 예에서, 차광 패턴은 상기 게이트 라인(GL)과 중첩하지 않고, 상기 게이트 전극(GE) 및 상기 반도체 패턴(222)과 중첩할 수 있다. 도 11을 참조하면, 차광 패턴(141)은 상기 게이트 전극(GE)와 중첩하는 제1 부분(143) 및 상기 제1 부분(143)으로부터 상기 제1 방향(D1)으로 돌출되어 상기 반도체 패턴(222)과 중첩하는 제2 부분(145)를 포함한다. 따라서, 평면도 상에서, 상기 제1 부분(143)의 가장자리는 상기 게이트 전극(GE)의 가장자리와 실질적으로 일치하며, 상기 제2 부분(145)의 가장 자리는 상기 반도체 패턴(222)의 가장자리와 실질적으로 일치한다. 따라서, 상기 반도체 패턴(222)과 중첩하는 차광 패턴(141)의 제1 방향의 길이(W1)은 상기 반도체 패턴(222)의 제1 방향의 길이와 실질적으로 동일하며, 상기 게이트 전극(GE)와 중첩하는 차광 패턴(141)의 제2 방향의 길이(W2)는 상기 게이트 전극(GE)의 제2 방향의 길이와 실질적으로 동일하다.In another embodiment, the shielding pattern may overlap the gate electrode GE and the
상기 차광 패턴(140)을 형성하기 위하여 별개의 마스크를 이용할 경우, 박막 트랜지스터 기판의 제조 비용이 증가될 수 있으며, 표시 장치에서 화소의 개구율을 저하시킬 수 있다. 발명의 실시 예에서, 상기 차광층(240)은 상기 게이트 전극(GE), 상기 게이트 라인(GL) 및 상기 반도체 패턴(222)을 마스크로 이용하여 패터닝됨으로써, 별도의 마스크 없이 상기 차광 패턴(140)을 형성할 수 있으며, 실질적으로 개구율을 감소시키지 않는다. 또한, 상기 차광 패턴(140)은 상기 반도체 패턴(222) 보다 큰 면적을 가짐으로써, 차광 성능을 증가시킬 수 있다.If a separate mask is used to form the
다시 도 9를 참조하면, 상기 반도체 패턴(222)으로부터 채널(122), 소스 영역(124) 및 드레인 영역(126)을 형성한다. 구체적으로, 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(160)에 의해 커버되지 않고 노출된 반도체 패턴(222)을 소스 영역(124) 및 드레인 영역(126)으로 변환한다. Referring again to FIG. 9, a
예를 들어, 상기 소스 영역(124) 및 드레인 영역(126)을 형성하기 위하여, 상기 노출된 반도체 패턴(222)을 플라즈마 처리할 수 있다. 예를 들어, 수소(H2), 헬륨(He), 포스핀(PH3), 암모니아(NH3), 실란(SiH4), 메탄(CH4), 아세틸렌(C2H2), 디보란(B2H6), 이산화탄소(CO2), 저메인(GeH4), 셀렌화수소(H2Se), 황화수소(H2S), 아르곤(Ar), 질소(N2), 산화질소(N2O), 플루오르포름(CHF3) 등의 플라즈마 기체(PT)를 상기 노출된 반도체 패턴(222)에 가할 수 있다. 이에 따라, 환원 처리된 노출된 반도체 패턴(222)을 구성하는 반도체 물질의 적어도 일부는 환원되어 금속성의 도체로 전환될 수 있다. 따라서, 환원 처리된 반도체 패턴(222)은 상기 소스 영역(124) 및 드레인 영역(126)을 형성하며, 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(160)에 의해 커버된 부분은 잔류하여 채널(122)을 형성한다.For example, to form the
다른 방법으로, 상기 소스 영역(124) 및 드레인 영역(126)을 형성하기 위하여, 환원 기체의 분위기에서 상기 반도체 패턴(222)을 열처리하거나, 이온 주입 공정을 수행할 수도 있다.Alternatively, in order to form the
발명의 실시 예에서, 상기 소스 영역(124) 및 상기 드레인 영역(126)은 상기 차광층(240)을 패터닝한 이후에 수행되나, 다른 실시 예에서는, 상기 차광층(240)을 패터닝하기 전에 수행될 수도 있다.The
도 12를 참조하면, 상기 게이트 전극(GE), 상기 소스 영역(124), 상기 드레인 영역(126) 및 상기 데이터 절연층(115)을 커버하는 패시베이션층(170)을 형성하고, 상기 패시베이션층(170) 위에 유기 절연층(180)을 형성한다.12, a
상기 패시베이션층(170)은 실리콘 질화물, 실리콘 산화물 등을 포함할 수 있다. 상기 유기 절연층(180)은 상기 박막 트랜지스터 기판의 표면을 평탄화하며, 포토레지스트 조성물을 상기 패시베이션층(170) 위에 스핀 코팅하여 형성될 수 있다.The
도 13을 참조하면, 상기 데이터 절연층(115), 상기 패시베이션층(170) 및 상기 유기 절연층(180)을 패터닝하여 콘택홀들을 형성한다.Referring to FIG. 13, the
구체적으로, 상기 데이터 절연층(115), 상기 패시베이션층(170) 및 상기 유기 절연층(180)을 패터닝하여 상기 데이터 라인(DL)을 노출하는 제1 콘택홀(CH1)을 형성하고, 상기 패시베이션층(170) 및 상기 유기 절연층(180)을 패터닝하여, 상기 소스 영역(124)의 일부를 노출하는 제2 콘택홀(CH2) 및 상기 드레인 영역(126)의 일부를 노출하는 제3 콘택홀(CH3)을 형성한다.A first contact hole CH1 exposing the data line DL is formed by patterning the
구체적으로, 상기 유기 절연층(180)를 노광한 후, 상기 유기 절연층(180)에 현상액을 가하여, 비노광 영역 또는 노광 영역을 제거함으로써 상기 유기 절연층(180)을 패터닝할 수 있으며, 상기 패터닝된 유기 절연층(180)을 마스크로 이용하여, 노출된 패시베이션층(170) 및 데이터 절연층(115)을 식각하여 상기 제1 내지 제3 콘택홀들(CH1, CH2, CH3)을 형성할 수 있다.Specifically, the organic insulating
다음으로, 상기 유기 절연층(180) 위에 투명 도전층을 형성한다. 상기 투명 도전층은 인듐 아연 산화물, 인듐 주석 산화물 등을 포함할 수 있다. Next, a transparent conductive layer is formed on the organic insulating
상기 투명 도전층을 패터닝하여, 도 2에 도시된 연결 전극(130) 및 화소 전극(PE)을 형성한다. 상기 연결 전극(130)은 상기 제1 콘택홀(CH1)을 통하여, 상기 데이터 라인(DL)과 접촉하며, 상기 제2 콘택홀(CH2)을 통하여 상기 소스 영역(124)에 접촉한다. 상기 화소 전극(PE)는 상기 제3 콘택홀(CH3)을 통하여 상기 드레인 영역(124)에 접촉한다.The transparent conductive layer is patterned to form the
발명의 실시 예에 따르면, 상기 반도체 패턴(222)을 형성한 후, 상기 게이트 전극(GE)을 형성하고, 상기 반도체 패턴(222) 및 상기 게이트 전극(GE)을 마스크로 이용하여 차광 패턴(140)을 형성함으로써, 마스크의 증가 없이 또한 실질적으로 개구율의 감소 없이 상기 차광 패턴(140)을 형성할 수 있다. 또한, 상기 차광 패턴(140)은 상기 반도체 패턴(222) 보다 큰 면적을 가짐으로써, 누설광의 유입을 방지 또는 감소시킬 수 있다.According to an embodiment of the present invention, after the
설명된 발명의 실시 예에 따른 박막 트랜지스터 기판은 액정표시장치의 어레이 기판으로 사용될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 유기EL표시장치 등의 다른 표시장치, 박막 트랜지스터를 갖는 회로 기판, 반도체 장치 등의 전자장치에도 사용될 수 있으며, 구체적인 구성은 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 그 용도에 따라 변경될 수 있다.The thin film transistor substrate according to the embodiment of the present invention can be used as an array substrate of a liquid crystal display. However, the present invention is not limited to this, and can be used in other display devices such as organic EL display devices, circuit boards having thin film transistors, and electronic devices such as semiconductor devices. And may be varied depending on the use thereof without departing from the spirit and scope of the invention.
도 14는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 기판의 단면도이다. 구체적으로, 도 14는 도 2에 도시된 박막 트랜지스터 기판과 동일한 단면을 도시한다.14 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention. Specifically, Fig. 14 shows the same cross section as the thin film transistor substrate shown in Fig.
도 14를 참조하면, 박막 트랜지스터 기판(300)은 베이스 기판(310), 게이트 라인, 데이터 라인(DL), 액티브 패턴(320) 및 차광 패턴(340)을 포함한다. Referring to FIG. 14, the thin
상기 액티브 패턴(320)은 채널(322), 소스 영역(324) 및 드레인 영역(326)을 포함한다. 상기 채널(322), 상기 소스 영역(324) 및 상기 드레인 영역(326)은 동일한 층으로부터 형성되어, 동일한 층 위에 연속적으로 배열되며, 상기 소스 영역(324) 및 상기 드레인 영역(326) 사이에 상기 채널(322)이 위치한다. 상기 드레인 영역(326)은 화소 전극(PE)과 전기적으로 연결되며, 상기 게이트 전극(GE)과 상기 채널(322) 사이에는 게이트 절연 패턴(360)이 배치된다. The
상기 데이터 라인(DL)은 상기 베이스 기판(310) 위에 형성되며, 상기 소스 영역(324)과 전기적으로 연결된다. 데이터 절연층(315)은 상기 데이터 라인(DL) 및 상기 베이스 기판(310)을 커버한다. The data line DL is formed on the
발명의 실시 예에서, 상기 데이터 라인(DL)은 상기 베이스 기판(310) 위에 직접 형성되나, 다른 실시 예에서, 상기 데이터 라인(DL)은 패시베이션층(370)위에 형성될 수도 있다.In an embodiment of the invention, the data line DL is formed directly on the
패시베이션층(370)은 상기 게이트 전극(GE), 상기 액티브 패턴(320) 및 상기 데이터 절연층(315)을 커버하며, 유기 절연층(380)은 상기 패시베이션층(370)을 커버한다. 상기 화소 전극(PE) 및 상기 연결 전극(330)은 상기 유기 절연층(380) 위에 형성된다. 상기 연결 전극(330)은 제1 콘택홀(CH1)을 통하여, 상기 데이터 라인(DL)과 연결되며, 제2 콘택홀(CH2)을 통하여, 상기 소스 영역(324)과 연결된다. 상기 화소 전극(PE)은 제3 콘택홀(CH3)을 통하여, 상기 드레인 영역(326)과 연결된다.The
상기 채널(322) 아래에는 차광 패턴(140)이 배치된다. 상기 차광 패턴(140)은 상기 채널(322)을 포함하는 상기 액티브 패턴(320) 전체 및 상기 게이트 전극(GE)의 전체와 중첩한다. 따라서, 상기 차광 패턴(320)은 평면도 상에서 상기 액티브 패턴(320)보다 큰 면적을 갖는다.A
발명의 실시 예에서, 상기 박막 트랜지스터 기판은 도 2에 도시된 버퍼 패턴(150)을 포함하지 않는다. 따라서, 상기 차광 패턴(320)과 상기 액티브 패턴(320)은 접촉할 수 있다.In an embodiment of the invention, the thin film transistor substrate does not include the
다른 실시 예에서, 베이스 기판(310)과 차광 패턴(340) 사이에는 버퍼층이 추가적으로 형성될 수 있다. 이 경우, 상기 데이터 라인(DL)은 상기 베이스 기판(310) 위에 직접 형성되거나, 또는 상기 버퍼층 위에 형성될 수 있다.In another embodiment, a buffer layer may be additionally formed between the
상기 박막 트랜지스터 기판(300)은 버퍼 패턴(150)을 포함하지 않는 것을 제외하고는 도 1 및 도 2에 도시된 박막 트랜지스터 기판(100)과 실질적으로 동일하다. 따라서, 중복되는 구체적인 설명은 생략하기로 한다.The thin
도 15 내지 도 19은 도 14에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.FIGS. 15 to 19 are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate shown in FIG.
도 14를 참조하면, 먼저 베이스 기판(310) 위에 데이터 라인(DL)을 형성한다. 예를 들어, 상기 베이스 기판(310) 위에 데이터 금속층을 형성하고, 상기 데이터 금속층을 포토리소그라피 공정을 통해 식각하여 상기 데이터 라인(DL)을 형성한다.Referring to FIG. 14, a data line DL is formed on a
상기 데이터 라인(DL)을 형성한 후, 상기 베이스 기판(310) 위에, 데이터 절연층(315), 차광층(440) 및 반도체층(420)을 순차적으로 형성한다.A
도 15를 참조하면, 상기 반도체층(420)을 패터닝하여, 반도체 패턴(422)을 형성한다. 구체적으로, 상기 반도체층(420) 위에 포토레지스트 패턴(PR)을 형성하고, 상기 포토레지스트 패턴(PR)을 마스크로 이용하여, 상기 반도체층(420)을 식각한다.Referring to FIG. 15, the semiconductor layer 420 is patterned to form a
도 16을 참조하면, 상기 반도체 패턴(422) 및 상기 차광층(440) 위에 게이트 절연층(460) 및 게이트 금속층(490)을 형성한다.Referring to FIG. 16, a gate insulating layer 460 and a gate metal layer 490 are formed on the
도 17을 참조하면, 상기 게이트 금속층(490) 및 상기 게이트 절연층(460)을 패터닝하여, 게이트 전극(GE), 게이트 라인 및 게이트 절연 패턴(360)을 형성한다. 먼저, 상기 게이트 금속층(490)을 패터닝하여 게이트 전극(GE) 및 게이트 라인을 형성한다. 다음으로, 상기 게이트 전극(GE) 및 게이트 라인을 마스크로 이용하여, 상기 게이트 절연층(460)을 패터닝하여 게이트 절연 패턴(360)을 형성한다. 이에 따라, 상기 게이트 절연층(460) 하부의 차광층(440)이 노출된다.Referring to FIG. 17, the gate metal layer 490 and the gate insulating layer 460 are patterned to form a gate electrode GE, a gate line, and a
도 18을 참조하면, 상기 게이트 전극(360) 및 상기 반도체 패턴(422)을 마스크로 이용하여 상기 차광층(440)을 식각하여 차광 패턴(340)을 형성한다. 따라서, 상기 차광 패턴(340)은 상기 게이트 전극(360) 전체 및 상기 반도체 패턴(422) 전체와 실질적으로 중첩한다. 구체적으로, 상기 차광 패턴(340)은 도 10에 도시된 차광 패턴과 동일한 형상을 가질 수 있다. Referring to FIG. 18, the
상기 반도체 패턴(422)으로부터 채널(322), 소스 영역(324) 및 드레인 영역(326)을 형성한다. 구체적으로, 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(360)에 의해 커버되지 않고 노출된 반도체 패턴(422)에 플라즈마 기체(PT) 등을 가하여, 소스 영역(324) 및 드레인 영역(326)으로 변환한다. 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(360)에 의해 커버된 부분은 채널(322)을 형성한다.A
상기 노출된 반도체 패턴(422)에 플라즈마 기체를 가하는 단계는, 상기 차광층(440)을 패터닝한 이후에 또는 전에 수행될 수도 있다.The step of applying the plasma gas to the exposed
다음으로, 상기 게이트 전극(GE), 상기 소스 영역(324), 상기 드레인 영역(326) 및 상기 데이터 절연층(315)을 커버하는 패시베이션층을 형성하고, 상기 패시베이션층 위에 유기 절연층을 형성한다. Next, a passivation layer covering the gate electrode GE, the
다음으로, 상기 데이터 절연층(315), 상기 패시베이션층 및 상기 유기 절연층을 패터닝하여 콘택홀들을 형성한다. 다음으로, 상기 유기 절연층 위에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여, 도 14에 도시된 연결 전극(330) 및 화소 전극(PE)을 형성한다.Next, the
도 20은 본 발명의 또다른 실시 예에 따른 박막 트랜지스터 기판의 단면도이다. 구체적으로, 도 20은 도 2에 도시된 박막 트랜지스터 기판과 동일한 단면을 도시한다.20 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention. Specifically, FIG. 20 shows the same cross section as the thin film transistor substrate shown in FIG.
도 20을 참조하면, 박막 트랜지스터 기판(500)은 베이스 기판(510), 게이트 라인, 데이터 라인(DL), 액티브 패턴(520) 및 차광 패턴(540)을 포함한다. 20, a thin
상기 액티브 패턴(520)은 채널(522), 소스 영역(524) 및 드레인 영역(526)을 포함한다. 상기 채널(522), 상기 소스 영역(524) 및 상기 드레인 영역(526)은 동일한 층으로부터 형성되어, 연속적으로 배열되며, 상기 소스 영역(524) 및 상기 드레인 영역(526) 사이에 상기 채널(522)이 위치한다. 상기 드레인 영역(526)은 화소 전극(PE)과 전기적으로 연결되며, 상기 게이트 전극(GE)과 상기 채널(522) 사이에는 게이트 절연 패턴(560)이 배치된다. The
패시베이션층(570)은 상기 게이트 전극(GE), 상기 액티브 패턴(520) 및 상기 베이스 기판(510)을 커버하며, 유기 절연층(580)은 상기 패시베이션층(570)을 커버한다. 상기 화소 전극(PE) 및 상기 연결 전극(530)은 상기 유기 절연층(580) 위에 형성된다. 상기 연결 전극(530)은 제1 콘택홀(CH1)을 통하여, 상기 데이터 라인(DL)과 연결되며, 제2 콘택홀(CH2)을 통하여, 상기 소스 영역(524)과 연결된다. 상기 화소 전극(PE)은 제3 콘택홀(CH3)을 통하여, 상기 드레인 영역(526)과 연결된다.A
상기 데이터 라인(DL)은 상기 패시베이션층(570) 위에 형성되며, 상기 소스 영역(524)과 전기적으로 연결된다. The data line DL is formed on the
상기 채널(522) 아래에는 차광 패턴(540)이 배치된다. 상기 차광 패턴(540)은 상기 채널(522)을 포함하는 상기 액티브 패턴(520) 전체와 중첩하며, 상기 액티브 패턴(520)과 중첩하지 않는 상기 게이트 전극(GE)의 일부와도 중첩한다. 따라서, 상기 차광 패턴(520)은 평면도 상에서 상기 액티브 패턴(520)보다 큰 면적을 갖는다.A
발명의 실시 예에서, 상기 박막 트랜지스터 기판(500)은 도 2에 도시된 버퍼 패턴(150)및 데이터 절연층(115)을 포함하지 않는다. 따라서, 상기 차광 패턴(520)과 상기 베이스 기판(510)은 접촉할 수 있다.In an embodiment of the invention, the thin
상기 박막 트랜지스터 기판(500)은 버퍼 패턴(150) 및 데이터 절연층(115)을 포함하지 않고, 상기 데이터 라인(DL)이 패시베이션층(570) 위에 형성되는 것을 제외하고는 도 1 및 도 2에 도시된 박막 트랜지스터 기판(100)과 실질적으로 동일하다. 따라서, 중복되는 구체적인 설명은 생략하기로 한다.1 and 2 except that the thin
도 21 내지 도 26은 도 20에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.FIGS. 21 to 26 are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate shown in FIG. 20. FIG.
도 21을 참조하면, 베이스 기판(510) 위에 차광층(640) 및 반도체층(620)을 순차적으로 형성한다.Referring to FIG. 21, a
도 22를 참조하면, 상기 반도체층(620)을 패터닝하여, 반도체 패턴(622)을 형성한다. 구체적으로, 상기 반도체층(620) 위에 포토레지스트 패턴(PR)을 형성하고, 상기 포토레지스트 패턴(PR)을 마스크로 이용하여, 상기 반도체층(620)을 식각한다.Referring to FIG. 22, the semiconductor layer 620 is patterned to form a
도 23을 참조하면, 상기 반도체 패턴(622) 및 상기 차광층(640) 위에 게이트 절연층(660) 및 게이트 금속층(690)을 형성한다.Referring to FIG. 23, a gate insulating layer 660 and a
도 24를 참조하면, 상기 게이트 금속층(690) 및 상기 게이트 절연층(660)을 패터닝하여, 게이트 전극(GE), 게이트 라인 및 게이트 절연 패턴(560)을 형성한다. 먼저, 상기 게이트 금속층(690)을 패터닝하여 게이트 전극(GE) 및 게이트 라인을 형성한다. 다음으로, 상기 게이트 전극(GE) 및 게이트 라인을 마스크로 이용하여, 상기 게이트 절연층(660)을 패터닝하여 게이트 절연 패턴(560)을 형성한다. 이에 따라, 상기 게이트 절연층(660) 하부의 차광층(640)이 노출된다.Referring to FIG. 24, the
도 25를 참조하면, 상기 게이트 전극(560) 및 상기 반도체 패턴(622)을 마스크로 이용하여 상기 차광층(640)을 식각하여 차광 패턴(540)을 형성한다. 따라서, 상기 차광 패턴(540)은 상기 게이트 전극(560) 전체 및 상기 반도체 패턴(622) 전체와 실질적으로 중첩한다. 구체적으로, 상기 차광 패턴은 도 10에 도시된 차광 패턴과 동일한 형상을 가질 수 있다.25, a
상기 반도체 패턴(622)으로부터 채널(522), 소스 영역(524) 및 드레인 영역(526)을 형성한다. 구체적으로, 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(560)에 의해 커버되지 않고 노출된 반도체 패턴(622)에 플라즈마 기체(PT) 등을 가하여, 소스 영역(524) 및 드레인 영역(526)으로 변환한다. 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(560)에 의해 커버된 부분은 채널(522)을 형성한다.A
상기 노출된 반도체 패턴(622)에 플라즈마 기체를 가하는 단계는, 상기 차광층(640)을 패터닝한 이후에 또는 전에 수행될 수도 있다.The step of applying the plasma gas to the exposed
도 26을 참조하면, 상기 게이트 전극(GE), 상기 소스 영역(524), 상기 드레인 영역(526) 및 상기 베이스 기판(510)을 커버하는 패시베이션층(570)을 형성한다. 상기 패시베이션층(570) 위에 데이터 금속층을 형성하고, 상기 데이터 금속층을 패터닝하여 데이터 라인(DL)을 형성한다.Referring to FIG. 26, a
다음으로, 상기 데이터 라인(DL)과 상기 패시베이션층(570)을 커버하는 유기 절연층을 형성하고, 상기 패시베이션층(570) 및 상기 유기 절연층을 패터닝하여 콘택홀들을 형성한다. 발명의 실시 예에서는 데이터 라인(DL) 위에 직접 유기 절연층을 형성하나, 다른 실시 예에서는 실리콘 산화물, 실리콘 질화물 등으로 이루어진 데이터 절연층을 형성한 후, 상기 데이터 절연층 위에 유기 절연층을 형성할 수 있다.Next, an organic insulating layer covering the data line DL and the
다음으로, 상기 유기 절연층 위에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여, 도 20에 도시된 연결 전극(530) 및 화소 전극(PE)을 형성한다.Next, a transparent conductive layer is formed on the organic insulating layer, and the transparent conductive layer is patterned to form the
도 27은 본 발명의 또다른 실시 예에 따른 박막 트랜지스터 기판의 단면도이다. 구체적으로, 도 27은 도 2에 도시된 박막 트랜지스터 기판과 동일한 단면을 도시한다.27 is a cross-sectional view of a thin film transistor substrate according to another embodiment of the present invention. Specifically, Fig. 27 shows the same cross section as the thin film transistor substrate shown in Fig.
도 27을 참조하면, 박막 트랜지스터 기판(700)은 베이스 기판(710), 게이트 라인, 데이터 라인(DL), 액티브 패턴(720), 버퍼 패턴(750) 및 차광 패턴(740)을 포함한다. Referring to FIG. 27, the thin
상기 액티브 패턴(720)은 채널(722), 소스 영역(724) 및 드레인 영역(726)을 포함한다. 상기 채널(722), 상기 소스 영역(724) 및 상기 드레인 영역(726)은 동일한 층으로부터 형성되어, 연속적으로 배열되며, 상기 소스 영역(724) 및 상기 드레인 영역(726) 사이에 상기 채널(722)이 위치한다. 상기 드레인 영역(726)은 화소 전극(PE)과 전기적으로 연결되며, 상기 게이트 전극(GE)과 상기 채널(722) 사이에는 게이트 절연 패턴(760)이 배치된다. The
패시베이션층(770)은 상기 게이트 전극(GE), 상기 액티브 패턴(720) 및 상기 베이스 기판(710)을 커버하며, 유기 절연층(780)은 상기 패시베이션층(770)을 커버한다. 상기 화소 전극(PE) 및 상기 연결 전극(730)은 상기 유기 절연층(780) 위에 형성된다. 상기 연결 전극(730)은 제1 콘택홀(CH1)을 통하여, 상기 데이터 라인(DL)과 연결되며, 제2 콘택홀(CH2)을 통하여, 상기 소스 영역(724)과 연결된다. 상기 화소 전극(PE)은 제3 콘택홀(CH3)을 통하여, 상기 드레인 영역(726)과 연결된다.A
상기 데이터 라인(DL)은 상기 패시베이션층(770) 위에 형성되며, 상기 소스 영역(724)과 전기적으로 연결된다. The data line DL is formed on the
상기 채널(722) 아래에는 차광 패턴(740)이 배치된다. 상기 차광 패턴(740)은 상기 채널(722)을 포함하는 상기 액티브 패턴(720) 전체와 중첩하며, 상기 액티브 패턴(720)과 중첩하지 않는 상기 게이트 전극(GE)의 일부와도 중첩한다. 따라서, 상기 차광 패턴(720)은 평면도 상에서 상기 액티브 패턴(720)보다 큰 면적을 갖는다.A
상기 차광 패턴(740)과 상기 액티브 패턴(720) 사이에는 버퍼 패턴(750)이 배치된다. 상기 버퍼 패턴(750)은 상기 차광 패턴(740)과 실질적으로 동일한 형상을 가질 수 있다.A
발명의 실시 예에서, 상기 박막 트랜지스터 기판(700)은 도 2에 도시된 데이터 절연층(115)을 포함하지 않는다. 따라서, 상기 차광 패턴(720)과 상기 베이스 기판(710)은 접촉할 수 있다.In an embodiment of the invention, the thin
상기 박막 트랜지스터 기판(700)은 데이터 절연층(115)을 포함하지 않고, 데이터 라인(DL)이 패시베이션층(770) 위에 형성되는 것을 제외하고는 도 1 및 도 2에 도시된 박막 트랜지스터 기판(100)과 실질적으로 동일하다. 따라서, 중복되는 구체적인 설명은 생략하기로 한다.1 and 2 except that the thin
도 28 내지 도 33은 도 27에 도시된 박막 트랜지스터 기판의 제조방법을 도시한 단면도들이다.28 to 33 are cross-sectional views illustrating a method of manufacturing the thin film transistor substrate shown in FIG.
도 28을 참조하면, 베이스 기판(710) 위에 차광층(840), 버퍼층(850) 및 반도체층(820)을 순차적으로 형성한다.28, a
도 29를 참조하면, 상기 반도체층(820)을 패터닝하여, 반도체 패턴(822)을 형성한다. 구체적으로, 상기 반도체층(820) 위에 포토레지스트 패턴(PR)을 형성하고, 상기 포토레지스트 패턴(PR)을 마스크로 이용하여, 상기 반도체층(820)을 식각한다.Referring to FIG. 29, the semiconductor layer 820 is patterned to form a
도 30을 참조하면, 상기 반도체 패턴(822) 및 상기 버퍼층(850) 위에 게이트 절연층(860) 및 게이트 금속층(890)을 형성한다.Referring to FIG. 30, a
도 31을 참조하면, 상기 게이트 금속층(890) 및 상기 게이트 절연층(860)을 패터닝하여, 게이트 전극(GE), 게이트 라인 및 게이트 절연 패턴(760)을 형성한다. 먼저, 상기 게이트 금속층(890)을 패터닝하여 게이트 전극(GE) 및 게이트 라인을 형성한다. 다음으로, 상기 게이트 전극(GE) 및 게이트 라인을 마스크로 이용하여, 상기 게이트 절연층(860)을 패터닝하여 게이트 절연 패턴(760)을 형성한다. 이에 따라, 상기 게이트 절연층(860) 하부의 버퍼층(850)이 노출된다.Referring to FIG. 31, the
도 32를 참조하면, 상기 게이트 전극(760) 및 상기 반도체 패턴(822)을 마스크로 이용하여 상기 버퍼층(850) 및 상기 차광층(840)을 식각하여, 버퍼 패턴(750) 및 차광 패턴(740)을 형성한다. 따라서, 상기 버퍼 패턴(750) 및 차광 패턴(740)은 상기 게이트 전극(760) 전체 및 상기 반도체 패턴(822) 전체와 실질적으로 중첩한다. 구체적으로, 상기 차광 패턴(740)은 도 10에 도시된 차광 패턴과 동일한 형상을 가질 수 있다.32, the
상기 반도체 패턴(822)으로부터 채널(722), 소스 영역(724) 및 드레인 영역(726)을 형성한다. 구체적으로, 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(760)에 의해 커버되지 않고 노출된 반도체 패턴(822)에 플라즈마 기체(PT) 등을 가하여, 소스 영역(724) 및 드레인 영역(726)으로 변환한다. 상기 게이트 전극(GE) 및 상기 게이트 절연 패턴(760)에 의해 커버된 부분은 채널(722)을 형성한다.A
상기 노출된 반도체 패턴(822)에 플라즈마 기체를 가하는 단계는, 상기 차광층(840)을 패터닝한 이후에 또는 전에 수행될 수도 있다.The step of applying the plasma gas to the exposed
도 33을 참조하면, 상기 게이트 전극(GE), 상기 소스 영역(724), 상기 드레인 영역(726) 및 상기 베이스 기판(710)을 커버하는 패시베이션층(770)을 형성한다. 상기 패시베이션층(770) 위에 데이터 금속층을 형성하고, 상기 데이터 금속층을 패터닝하여 데이터 라인(DL)을 형성한다.Referring to FIG. 33, a
다음으로, 상기 데이터 라인(DL)과 상기 패시베이션층(770)을 커버하는 유기 절연층을 형성하고, 상기 패시베이션층(770) 및 상기 유기 절연층을 패터닝하여 콘택홀들을 형성한다.Next, an organic insulating layer covering the data line DL and the
다음으로, 상기 유기 절연층 위에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여, 도 27에 도시된 연결 전극(730) 및 화소 전극(PE)을 형성한다.Next, a transparent conductive layer is formed on the organic insulating layer, and the transparent conductive layer is patterned to form the
이상 실시 예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims. It will be possible.
본 발명의 실시 예들에 따른 박막 트랜지스터 기판 및 박막 트랜지스터 기판의 제조방법은 액정표시장치, 유기EL표시장치, 박막 트랜지스터를 갖는 회로 기판, 반도체 장치 등 표시 장치 및 전자장치에 사용될 수 있다.The thin film transistor substrate and the method of manufacturing the thin film transistor substrate according to the embodiments of the present invention can be used for a liquid crystal display, an organic EL display, a circuit board having a thin film transistor, a display device such as a semiconductor device, and an electronic device.
100, 300, 500, 700: 박막 트랜지스터 기판
110, 310, 510, 710: 베이스 기판
GL: 게이트 라인
DL: 데이터 라인
GE: 게이트 전극
PE: 화소 전극
120, 320, 520, 720: 액티브 패턴
140, 340, 540, 740: 차광 패턴
130, 330, 530, 730: 연결 전극
115, 315: 데이터 절연층
150, 750 : 버퍼 패턴
160, 360, 560, 760: 게이트 절연 패턴
CH1, CH2, CH3: 콘택홀
170, 370, 570, 770: 패시베이션층
180, 380, 580, 780 : 유기 절연층100, 300, 500, 700: thin film transistor substrate
110, 310, 510, 710: base substrate
GL: gate line DL: data line
GE: gate electrode PE: pixel electrode
120, 320, 520, 720: active pattern
140, 340, 540, 740: Shading pattern
130, 330, 530, 730:
115, 315:
160, 360, 560, 760: Gate insulation pattern
CH1, CH2, CH3: contact hole
170, 370, 570, 770: passivation layer
180, 380, 580, 780: organic insulating layer
Claims (8)
상기 베이스 기판 위에 배치되며, 소스 영역, 드레인 영역 및 상기 소스 영역과상기 드레인 영역 사이에 배치되는 채널을 포함하는 액티브 패턴;
상기 액티브 패턴 위에 배치된 게이트 절연 패턴;
상기 게이트 절연 패턴 위에 배치되며, 상기 채널과 중첩하는 게이트 전극;및
상기 베이스 기판과 상기 액티브 패턴 사이에 배치되며, 실리콘-게르마늄 합금을 포함하는 차광 패턴을 포함하는 박막 트랜지스터 기판.A base substrate;
An active pattern disposed on the base substrate and including a source region, a drain region, and a channel disposed between the source region and the drain region;
A gate insulating pattern disposed on the active pattern;
A gate electrode disposed on the gate insulating pattern and overlapping the channel;
And a shielding pattern disposed between the base substrate and the active pattern, the shielding pattern including a silicon-germanium alloy.
상기 차광층 위에 반도체층을 형성하는 단계;
상기 반도체층을 패터닝하여 반도체 패턴을 형성하는 단계;
상기 반도체 패턴 위에 게이트 절연층 및 게이트 금속층을 순차적으로 형성하는 단계;
상기 게이트 금속층을 패터닝하여 게이트 전극을 형성하는 단계;
상기 게이트 절연층을 패터닝하여 게이트 절연 패턴을 형성하는 단계; 및
상기 게이트 전극 및 상기 반도체 패턴을 마스크로 이용하고, 상기 차광층을 패터닝하여 상기 반도체 패턴보다 큰 면적을 갖는 차광 패턴을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.Forming a light-shielding layer on the base substrate;
Forming a semiconductor layer on the light-shielding layer;
Forming a semiconductor pattern by patterning the semiconductor layer;
Sequentially forming a gate insulating layer and a gate metal layer on the semiconductor pattern;
Patterning the gate metal layer to form a gate electrode;
Forming a gate insulating pattern by patterning the gate insulating layer; And
And forming a light shielding pattern having a larger area than the semiconductor pattern by patterning the light shielding layer using the gate electrode and the semiconductor pattern as a mask.
상기 베이스 기판 위에 데이터 라인을 형성하는 단계; 및
상기 데이터 라인을 커버하는 데이터 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.6. The light-emitting device according to claim 5, wherein before forming the light-
Forming a data line on the base substrate; And
And forming a data insulation layer covering the data lines. ≪ Desc / Clms Page number 21 >
6. The method of claim 5, further comprising forming a buffer layer on the base substrate before forming the light shielding layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020190086123A KR102105005B1 (en) | 2019-07-17 | 2019-07-17 | Thin-film transistor substrate and method of manufacturing the same |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020190086123A KR102105005B1 (en) | 2019-07-17 | 2019-07-17 | Thin-film transistor substrate and method of manufacturing the same |
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---|---|---|---|
KR1020120087597A Division KR102002858B1 (en) | 2012-08-10 | 2012-08-10 | Thin-film transistor substrate and method of manufacturing the same |
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---|---|---|---|
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---|---|
KR20190088934A true KR20190088934A (en) | 2019-07-29 |
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ID=67480840
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---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
KR (1) | KR102105005B1 (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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2019
- 2019-07-17 KR KR1020190086123A patent/KR102105005B1/en active IP Right Grant
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