KR20190085739A - 전기화학 디바이스 - Google Patents

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Abstract

양극 집전체; 상기 양극 집전체 상에 배치되는 복수의 양극; 복수의 양극 상에 배치되는 전해질층; 전해질층 상에 배치되는 음극; 및 음극 상에 배치되는 음극 집전체;를 포함하며, 전해질층이 제1 전해질층 및 제2 전해질층을 포함하는 전기화학 디바이스가 제시된다.

Description

전기화학 디바이스{Electrochemical device}
전기화학 디바이스에 관한 것이다.
전자 분야의 기술 발달로 휴대폰, 게임기, PMP(portable multimedia player), MP3(mpeg audio layer-3) 플레이어뿐만 아니라, 스마트폰, 스마트 패드, 전자책 단말기, 태블릿 컴퓨터, 신체에 부착하는 이동용 의료 기기와 같은 각종 이동용 전자 기기에 대한 시장이 크게 성장하고 있다. 이러한 이동용 전자 기기 관련 시장이 성장함에 따라, 이동용 전자 기기의 구동에 적합한 배터리에 대한 요구도 높아지고 있다.
이차 전지(secondary battery)는 충전이 불가능한 일차 전지와는 달리 충전 및 방전이 가능한 전지를 말하는 것으로, 특히 리튬 이차 전지는 니켈-카드뮴 전지나, 니켈-수소 전지보다 전압이 높고, 단위 중량당 에너지 밀도도 높다는 장점이 있다. 최근에는 용량 증가를 위해 3차원(3D) 구조의 전극을 이용한 리튬 이차 전지에 대한 연구도 진행되고 있다.
한 측면은 스텝 커버리지를 향상시켜 충방전 시 단락율을 감소시킬 수 있는 다층 구조를 가지는 전해질층을 포함하는 전기화학 디바이스를 제공하는 것이다.
한 측면에 따라,
양극 집전체;
상기 양극 집전체 상에 배치되는 복수의 양극;
상기 복수의 양극 상에 배치되는 전해질층;
상기 전해질층 상에 배치되는 음극; 및
상기 음극 상에 배치되는 음극 집전체;를 포함하며,
상기 전해질층이 제1 전해질층 및 제2 전해질층을 포함하는 전기화학 디바이스가 제공된다.
한 측면에 따르면, 향상된 스텝 커버리지를 가지는 다층 구조 전해질층이 충방전 시 단락율을 감소시키고, 양극 과충전 및 전극 구조의 붕괴를 방지하여 전기화학 디바이스의 수명을 증가시킬 수 있다.
도 1은 일 구현예에 따른 전기화학 디바이스의 구조를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 전기화학 디바이스의 내부를 부분적으로 보여주는 사시도이다.
도 3은 도 1의 전기화학 디바이스의 단면의 일부만으로 도시한 단면도이다.
도 4a는 도 1의 전기화학 디바이스의 단면도이다.
도 4b는 사이드 스텝 커버리지를 보여주는 단면도이다.
도 5는 다른 일 구현예에 따른 전기화학 디바이스의 단면도이다.
도 6은 다른 일 구현예에 따른 전기화학 디바이스의 단면도이다.
도 7은 다른 일 구현예에 따른 전기화학 디바이스의 단면도이다.
도 8은 다른 일 구현예에 따른 전기화학 디바이스의 단면도이다.
도 9a는 일 구현예에 따른 모듈을 보여주는 사시도이다.
도 9b는 다른 일 구현예에 따른 모듈을 보여주는 사시도이다.
도 10은 다른 일 구현예에 따른 전기화학 디바이스의 단면도이다.
도 11a 내지 도 11f는 전기화학 디바이스의 제조방법을 보여주는 사시도 및 단면도이다.
도 12a 내지 도 12c는 비교예 1에서 제조된 적층체 단면의 SEM 이미지이다.
도 13a 내지 도 13c는 비교예 2에서 제조된 적층체 단면의 SEM 이미지이다.
도 13d는 비교예 2에서 제조된 적층체에 해당하는 단면도이다.
도 14a 내지 도 14c는 실시예 1에서 제조된 적층체 단면의 SEM 이미지이다.
이하에서 첨부된 도면들을 참조하여, 예시적인 구현예들에 따른 전기화학 디바이스, 및 이의 제조방법에 관하여 더욱 상세히 설명한다.
이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 또한, 이하에서 설명하는 층 구조에서, "상부"나 "상"이라고 기재된 표현은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함한다.
도 1은 일 구현예에 따른 전기화학 디바이스의 구조를 개략적으로 나타낸 사시도이며, 도 2는 도 1의 전기화학 디바이스의 내부를 부분적으로 보여주는 단면도이다. 도 3은 설명을 위하여 도 1의 전기화학 디바이스에서 양극 집전체 및 양극만을 도시하고 나머지는 생략한 단면도이다. 도 4a는 도 1의 전기화학 디바이스의 단면도이다. 도 1 내지 도 4a를 참조하면, 일 구현예에 따른 전기화학 디바이스(100)는 양극 집전체(101), 양극(102), 전해질층(120), 음극(112) 및 음극 집전체층(111)을 포함하고, 전해질층(120)은 제1 전해질층(121) 및 제2 전해질층(122)를 포함한다. 복수의 양극(102)은 양극 집전체(101)에 전기적으로 접촉하며, 양극 집전체(101)로부터 돌출되는 방향(예를 들어, 도 2에서 z방향)으로 서로 이격되어 배치된다. 전해질층(120)은 제2 돌출부(120a) 및 제2 함몰부(120b)를 포함하며, 제2 돌출부(120a) 및 제2 함몰부(120b)는 양극(102)으로 이루어진 제1 돌출부(102a) 및 양극(102) 사이에 위치하는 제1 함몰부(102b) 상에 각각 배치된다. 또한, 전해질층(120)은 제1 전해질층(121) 및 제2 전해질층(122)를 포함하므로, 제1 전해질층(121)은 제3 돌출부(121a) 및 제3 함몰부(121b)를 포함하며, 제3 돌출부(121a) 및 제3 함몰부(121b)는 양극(102)으로 이루어진 제1 돌출부(102a) 및 양극(102) 사이에 위치하는 제1 함몰부(102b) 상에 각각 배치된다. 제2 전해질층(122)은 제4 돌출부(122a) 및 제4 함몰부(122b)를 포함하며, 제4 돌출부(122a) 및 제4 함몰부(122b)는 제3 돌출부(121a) 및 제3 함몰부(121b) 상에 각각 배치된다. 전해질층(120) 상에 음극(112)이 배치된다. 음극(112)은 제5 돌출부(112a) 및 제5 함몰부(112b)를 포함하며, 제4 돌출부(112a) 및 제4 함몰부(112b)는 전해질층(120)이 포함하는 제2 돌출부(120a) 및 제2 함몰부(120b) 상에 각각 배치된다. 음극(112) 상에 음극 집전체층(111)이 배치된다. 음극 집전체층(111)은 제6 돌출부(111a) 및 제6 함몰부(111b)를 포함하며, 제6 돌출부(111a) 및 제6 함몰부(111b)는 음극(112)이 포함하는 제5 돌출부(112a) 및 제5 함몰부(112b) 상에 각각 배치된다.
도 4a를 참조하면, 제1 전해질층(121)의 제3 함몰부(121b)가 측면(121b1)을 포함하며, 제3 함몰부의 측면(121b1)을 구성하는 제1 전해질층(121b)의 두께(tb)가 제3 함몰부의 바닥(121b2)에서 가장 두껍다. 제3 함몰부의 측면(121b1)을 구성하는 제1 전해질층의 두께(tb)가 제3 함몰부의 바닥(121b2)에서 예를 들어 2um 이상, 3um 이상, 4um 이상, 또는 5um 이상이다. 제3 함몰부의 측면(121b1)을 구성하는 제1 전해질층의 두께(tb)가 제3 함몰부의 바닥(121b2)에서 예를 들어 50um 이하, 40um 이하, 30um 이하, 20um 이하, 15um 이하, 10um 이하, 9um 이하, 8um 이하, 7um 이하, 또는 6um 이하이다. 제3 함몰부의 측면(121b1)을 구성하는 제1 전해질층(121b)의 두께(tb)가 제3 함몰부의 바닥(121b2) 근처에서 두꺼워짐에 의하여, 전해질층의 두께가 지나치게 감소하여 발생하는 충방전시의 양극 과충전 및 양극과 음극의 단락을 방지한다. 결과적으로 전기화학 디바이스(100)의 구조적 안정성 및 수명 특성이 향상된다. 제3 함몰부의 측면(121b1)을 구성하는 제1 전해질층의 두께(tb)가 제3 함몰부의 바닥(121b2)까지의 깊이(depth)의 10% 내지 90% 사이에 해당하는 지점에서 가장 얇다. 제3 함몰부의 바닥(121b2)까지의 깊이(depth)는 제3 돌출부의 상단면(121a1)과 제3 함몰부의 바닥(121b2)의 양극 집전체(101)로부터의 수직 거리의 차이이다. 따라서, 제3 함몰부의 측면(121b1)을 구성하는 제1 전해질층의 두께(tb)는 제3 함몰부의 바닥(121b2)으로부터 제3 돌출부의 상단면(121a1) 방향으로 감소하다가 제3 함몰부의 중간 부분에서 가장 얇아진 후 제3 함몰부의 상단 부분에서 다시 증가하는 패턴을 가진다. 제3 함몰부의 바닥(121b2)에서 제3 함몰부의 측면(121b1)을 구성하는 제1 전해질층의 두께(tb1)는 제3 함몰부의 상단 부분에서 제3 함몰부의 측면(121b1)을 구성하는 제1 전해질층의 두께(tb3)에 비하여 두꺼우며, 제3 함몰부의 상단 부분에서 제3 함몰부의 측면(121b1)을 구성하는 제1 전해질층의 두께(tb3)는 제3 함몰부의 중간 부분에서 제3 함몰부의 측면(121b1)을 구성하는 제1 전해질층의 두께(tb2)에 비하여 두껍다. 즉, tb1>tb3>tb2이다.
도 4a를 참조하면, 제3 함몰부의 바닥면(121b2)은 곡면이다. 곡면인 바닥면(121b2)은 양극 집전체(101) 방향으로 볼록(convex)하게 배치되며 예를 들어 10um 이상, 15um 이상, 20um 이상, 25um 이상, 30um 이상, 35um 이상, 40um 이상, 45um 이상, 또는 50um 이상의 곡률 반경을 가진다. 예를 들어, 제3 함몰부의 바닥면(121b2)은 둥근 바닥 시험관(test tube) 형태를 가진다. 다르게는, 도면에 도시되지 않으나, 예시적인 하나의 제3 함몰부의 바닥면(121b2)의 적어도 일부가 평면이고 바닥면(121b2)과 측면(121b1)의 연결부가 곡면이다. 예를 들어, 제3 함몰부의 바닥면(121b2)은 바닥의 일부가 평편한 시험관(test tube) 형태를 가진다. 제3 함몰부의 바닥면(121b2)이 양극 집전체(101) 방향으로 볼록(convex)한 곡면 형태를 가짐에 의하여 충방전시의 양극집전체(101)에 인접한 영역에서 발생하는 전기화학 디바이스의 부피변화에 따른 응력이 제3 함몰부(121b)의 특정 부위에 집중되지 않고 균일하게 분산된다. 결과적으로, 전기화학 디바이스(100)의 구조적 안정성 및 수명 특성이 향상된다.
도 4a를 참조하면, 제1 전해질층의 제3 돌출부(121a)가 상단면(121a2)을 포함하며, 상단면(121a2)이 곡면이다. 곡면인 상단면(121a2)은 양극 집전체(101)의 반대 방향으로 볼록(convex)하게 배치되며 예를 들어 10um 이상, 15um 이상, 20um 이상, 25um 이상, 30um 이상, 35um 이상, 40um 이상, 45um 이상, 또는 50um 이상의 곡률 반경을 가진다. 예를 들어, 제3 돌출부의 상단면(121a2)은 뒤집어진 둥근 바닥 시험관(test tube) 형태를 가진다. 다르게는, 도면에 도시되지 않으나, 예시적인 하나의 제3 돌출부의 상단면(121a2)의 적어도 일부가 평면이고 상단면(121a2)과 측면(121a1)의 연결부가 곡면이다. 예를 들어, 제3 돌출부의 상단면(121a2)은 바닥의 일부가 평편한 시험관(test tube) 형태를 가진다. 제3 돌출부의 상단면(121a2)이 양극 집전체(101)의 반대 방향, 즉 음극 집전체(111) 방향으로 볼록(convex)한 곡면 형태를 가짐에 의하여 충방전시의 음극집전체(111)에 인접한 영역에서 발생하는 전기화학 디바이스의 부피변화에 따른 응력이 제3 돌출부(121a)의 특정 부위에 집중되지 않고 균일하게 분산된다. 결과적으로, 전기화학 디바이스(100)의 구조적 안정성 및 수명 특성이 향상된다.
도 4a를 참조하면, 제2 전해질층의 제4 함몰부(122b)가 측면(122b1)을 포함하며, 제4 함몰부의 측면(122b1)을 구성하는 제2 전해질층의 두께(tc)가 제4 함몰부의 바닥(122b2)에서 가장 얇다. 제4 함몰부의 측면(122b1)을 구성하는 제2 전해질층의 두께(tc)가 제4 함몰부의 바닥(122b2)에서 예를 들어 5um 이하, 4um 이하, 3um 이하, 2um 이하, 1um 이하, 0.5um 이하, 또는 0.1um 이하일 수 있다. 제4 함몰부의 측면(122b1)을 구성하는 제2 전해질층의 두께(tc)가 제4 함몰부의 바닥(122b2)에 가까울수록 감소한다. 제4 함몰부의 측면(122b1)을 구성하는 제2 전해질층의 두께(tc)는 제4 돌출부의 상단면(122a2)으로부터 제4 함몰부의 바닥면(122b2) 방향으로 감소하는 패턴을 가진다. 제4 함몰부의 바닥(122b2)에서 제4 함몰부의 측면(122b1)을 구성하는 제2 전해질층의 두께(tc1)는 제4 함몰부의 상단 부분에서 제4 함몰부의 측면(122b1)을 구성하는 제2 전해질층의 두께(tc2)에 비하여 얇다. 즉, tc2>tc1이다.
도 4a를 참조하면, 제1 전해질층(121) 및 제2 전해질층(122)을 포함하는 전해질층(120)의 제2 함몰부(120b)가 측면(120b1)을 포함하며, 제2 함몰부의 측면(120b1)을 구성하는 제1 전해질층의 두께(T1)와 제2 전해질층의 두께(T2)의 비율인 T2/T1이 제2 함몰부의 바닥(120b2)에서 예를 들어 0.5 이하, 0.4 이하, 0.3 이하, 0.2 이하, 또는 0.1 이하이다. 한편, 제2 함몰부의 측면(120b1)을 구성하는 제1 전해질층의 두께(T1)와 제2 전해질층의 두께(T2)의 비율인 T2/T1이 제2 함몰부(120b)의 바닥(120b2)까지의 깊이(depth)의 30% 내지 70% 사이의 깊이에 해당하는 지점에서 예를 들어 1 이상, 1.1 이상, 1.2 이상, 1.3 이상, 1.4 이상, 1.5 이상, 2 이상, 5 이상, 또는 10 이상이다. 제2 함몰부의 바닥(120b2)까지의 깊이(depth)는 제2 돌출부의 상단면(120a1)과 제2 함몰부의 바닥(120b2)의 양극 집전체(101)로부터의 수직 거리의 차이이다. 따라서, 제1 전해질층의 두께(T1)와 제2 전해질층의 두께(T2)의 비율인 T2/T1이 제2 함몰부(120b)의 바닥(120b2)까지의 깊이(depth)의 가운데 부분에서 T2/T1이 큰 값을 가지며, 깊이가 깊어질수록 T2/T1의 값이 감소하는 패턴을 가진다. 제2 함몰부의 측면(120b1)을 구성하는 제1 전해질층의 두께(T1)와 제2 전해질층의 두께(T2)가 제2 함몰부(120b)의 바닥(120b2)까지의 깊이(depth)에 따라 달라짐에 의하여 전해질층(120) 두께(T1+T2)의 균일성이 향상된다.
예시적인 하나의 전해질층(120)은 높은 사이드 스텝 커버리지를 가진다. 도 4b을 참조하면, 하기 수학식 1로 표시되는 전해질층(120)의 사이드 스텝 커버리지(side step coverage, SCs)는 예를 들어 30% 이상, 35% 이상, 40% 이상, 45% 이상, 50% 이상, 55% 이상, 60% 이상, 65% 이상, 70% 이상, 75% 이상, 80% 이상, 85% 이상, 90% 이상, 95% 이상, 또는 99% 이상이다. 도 4a를 참조하면, 제1 전해질층(121)이 얇게 배치되는 부분에 제2 전해질층(122)이 두껍게 배치되고, 제1 전해질층(121)이 두껍게 배치되는 부분에 제2 전해질층(122)이 얇게 배치됨에 의하여 전해질층(120)이 높은 사이드 스텝 커버리지를 가진다.
<수학식 1>
SCs = Ts/Tt×100
Ts는 스텝에서 가장 피복이 얇은 지점의 두께, Tt는 스텝에서 평탄 표면의 피복 두께, H는 스텝의 높이, W는 스텝의 폭이다.
도 4a를 참조하면, 복수의 제6 돌출부(111a)사이에 제6 함몰부(111b)에 의하여 형성되는 빈 공간이 배치된다. 이러한 빈 공간은 충방전 시에 수반되는 전기화학 디바이스(100)의 부피변화, 예를 들어 양극(102) 및/또는 음극(112)의 부피 변화를 효과적으로 수용하여 양극(102), 전해질층(120) 및/또는 음극(112)의 균열 등의 열화를 방지한다. 결과적으로, 전기화학 디바이스(100)의 수명특성 향상 및 안정성 향상을 구현한다.
도 4a를 참조하면, 전해질층(120)의 제2 함몰부(120b)는 서로 이격되어 마주보는 측면(120b1)들 및 바닥면(102b2)을 포함한다. 제2 함몰부(120b)의 측면(120b1)과 바닥면(120b2)이 이루는 각도는 예를 들어 45도 이상, 50도 이상, 55도 이상, 60도 이상, 65도 이상, 70도 이상, 75도 이상, 80도 이상, 85도 이상, 또는 80도 내지 100도이다. 전해질층(120)이 포함하는 제2 함몰부(120b)의 측면(120b1)과 바닥면(120b2)은 실질적으로 제2 전해질층(122)이 포함하는 제4 함몰부(122b)의 측면(122b1)과 바닥면(122b2)이다. 바닥면(122b2)이 배치되는 방향은 양극집전체(101)와 평행한 방향이다. 제2 함몰부(120b)의 마주보는 측면(120b1)들이 이격되는 거리는 예를 들어 5㎛ 내지 30㎛, 6㎛ 내지 25㎛, 7㎛ 내지 20㎛, 또는 8㎛ 내지 18㎛이다. 제2 함몰부(120b)의 깊이는 10㎛ 내지 500㎛, 20㎛ 내지 500㎛, 30㎛ 내지 500㎛, 40㎛ 내지 500㎛, 50㎛ 내지 500㎛, 60㎛ 내지 500㎛, 60㎛ 내지 400㎛, 60㎛ 내지 300㎛, 80㎛ 내지 250㎛, 100㎛ 내지 230㎛, 또는 120㎛ 내지 200㎛이다. 제2 함몰부(120b)의 깊이는 제2 돌출부의 상단면(120a1)과 제2 함몰부의 바닥(120b2)의 양극 집전체(101)로부터의 수직 거리의 차이이다. 제2 함몰부(120b)가 이러한 각도, 거리, 및 깊이를 가짐에 의하여 전기화학 디바이스(100)의 구조적 안정성 및 에너지 밀도가 증가되며, 동일한 공간에서 증가된 방전 용량을 구현한다.
도 4a를 참조하면, 전해질층(120)의 복수의 제2 돌출부(120a) 및 제2 함몰부(120b)는 서로 전기적으로 연결되며, 이러한 전기적 연결이 100 사이클 이상의 충방전 후에도 유지된다. 100 사이클 이상의 충방전 후에도 전해질층(120)의 저항은 충방전 전의 초기 저항에 대하여 예를 들어 101% 이하, 104% 이하, 105% 이하, 110% 이하 또는 120% 이하이다.
도 4a를 참조하면, 전해질층(120)이 포함하는 제1 전해질층(121)과 제2 전해질층(122)의 표면 윤곽(contour)이 서로 다르게 배치된다. 제2 전해질층(122)은 제1 전해질층(121)의 표면 윤곽(contour)에 일치하지 않는 비컨포멀층(non-conformal layer), 다시 말해 제1 전해질층(121)의 표면 윤곽(contour)과 다르게 형성된 층을 가진다. 제1 전해질층(121)이 포함하는 제3 함몰부(121b) 및 제2 전해질층(122)이 포함하는 제4 함몰부(122b)가 각각 측면(121b1, 122b1)을 포함하며, 제4 함몰부의 측면(122b1)을 구성하는 제2 전해질층(122)이 제3 함몰부의 측면(121b1)을 구성하는 제1 전해질층(121)의 윤곽(contour)과 다르게 배치되는, 다시 말해 제1 전해질층(121)의 표면 윤곽(contour)에 일치하지 않는 비컨포멀층(non-conformal layer)이다. 제2 전해질층이 종래의 일반적인 3D 전극과 달리 제1 전해질층과 다른 표면 윤곽을 가짐에 의하여 제1 전해질층이 지나치게 얇은 부분에서 발생하는 단락 등의 문제를 해소한다.
도 5를 참조하면, 음극 집전체(111) 상에 시트(sheet) 형태의 음극 집전체(113)가 추가적으로 배치될 수 있다. 시트 형태의 음극 집전체(113)는 복수의 제6 돌출부(111a)사이에 제6 함몰부(111b)에 의하여 형성된 빈 공간을 둘러싼다. 빈 공간은 질소, 아르곤과 같은 불활성 기체로 채워질 수 있으나 반드시 이들로 한정되지 않으며 전기화학 반응에 참여하지 않은 기체로서 전지를 열화시키지 않는 것이라면 모두 가능하다. 빈 공간의 압력은 상온에서 대기압(1 atm)이거나 대기압 보다 낮다. 시트 형태의 음극 집전체(113)는 금속 호일 등이나 반드시 이들로 한정되지 않으며 도전성 슬러리 또는 스퍼터링 등에 의하여 시트 형태로 형성되는 도전성 재료이면 모두 가능하다.
도 6을 참조하면, 복수의 제6 돌출부(111a)사이에 제6 함몰부(111b)에 의하여 형성되는 빈 공간에 버퍼층(114)이 추가적으로 배치되어 빈 공간을 채운다. 버퍼층(114)은 전기화학 디바이스(100)의 충전 시에 음극(112)의 부피 증가를 효과적으로 수용하고 방전 시에 음극(112)의 부피 감소에 수반되는 음극 집전체층(111)의 충전 전 형태로의 복귀를 용이하게 하여 전기화학 디바이스(100)의 균열 등의 열화를 방지한다. 버퍼층(114)은 예를 들어 외력에 의하여 부피 변화가 용이한 탄성 재료를 포함한다. 탄성 재료는 예를 들어 천연 고무 및 합성 고무 중에서 선택된 하나 이상이다. 합성 고무는 예를 들어 스티렌-부타디엔 고무(SBR), 부타디엔 고무(BR), 이소프렌 고무(IR), 에틸렌-프로필렌-디엔 단량체(EPDM) 고무, 실리콘 고무, 알킬아크릴레이트 공중합체, 스티렌-에틸렌-부타디엔-스티렌 공중합체, 폴리메틸실란 고무, 부틸 아크릴레이트 공중합체 등이나 반드시 이들로 한정되지 않으며 당해 기술분야에서 탄성 재료로 사용하는 것이라면 모두 가능하다. 예시적인 하나의 탄성 재료는 도전재를 추가적으로 포함한다. 도전재는 탄소계 도전재 및 또는 금속계 도전재이다. 도전재는 카본 블랙, 흑연 미립자, 천연 흑연, 인조 흑연, 아세틸렌 블랙, 케첸 블랙, 카본파이버; 탄소나노튜브; 구리, 니켈, 알루미늄, 은 등의 금속 분말 또는 금속 섬유 또는 금속 튜브; 폴리페닐렌 유도체와 같은 전도성 고분자 등이나 반드시 이들로 한정되지 않으며 당해 기술 분야에서 도전재로 사용하는 것이라면 모두 가능하다. 예시적인 하나의 버퍼층(114)에서, 버퍼층(114)의 적어도 일부가 비어 있다. 다시 말해, 버퍼층(114)의 일부에만 탄성 재료가 배치되고 나머지 부분은 비어있는데, 탄성 재료가 차지하는 부피가 예를 들어 90부피% 이하, 70부피% 이하, 50부피% 이하, 30부피% 이하, 20부피% 이하, 또는 10부피% 이하이고 나머지는 빈 공간이다. 버퍼층(114)에 배치되는 예시적인 하나의 탄성 재료는 다공성 재료이다. 버퍼층(114)에 다공성 탄성 재료가 배치됨에 의하여 충방전 시에 수반되는 전기화학 디바이스(100)의 부피 변화를 더욱 효과적으로 수용한다.
도 1 내지 도 6을 참조하면, 전해질층(120)의 제2 돌출부(120a)와 제2 함몰부(120b)가 평행하게, 교대로 규칙적으로(regularly), 또는 주기적으로(periodically) 배열된다. 복수의 제2 돌출부(120a)와 제2 함몰부(120b)의 규칙적 또는 주기적인 배열은 전기화학 디바이스(100)의 구조적 균일성을 향상시켜 전기화학 디바이스(100)의 열화를 방지한다. 또한, 전해질층(120)의 구조를 실질적으로 복제하는 음극(112)의 제5 돌출부(111a)와 제5 함몰부(112b) 및 음극 집전체층(111)의 제6 돌출부(111a)사이에 제6 함몰부(111b)도 교대로 규칙적으로(regularly), 또는 주기적으로(periodically) 배열된다.
도 1 내지 도 6을 참조하면, 전기화학 디바이스(100)에서 양극(102)이 양극 집전체(101)에 대하여 수직인 방향으로 평판(flat panel) 형태로 양극 집전체(101) 상에 나란하게 이격되어 배치된다. 양극(102)이 양극 집전체(101)와 이루는 각도는 예를 들어 45도 내지 135도, 50도 내지 130도, 55도 내지 125도, 60도 내지 120도, 70도 내지 110도, 80도 내지 100도, 85도 내지 95도이다. 양극(102)의 단면의 높이(H)와 폭(W)의 종횡비(aspect ratio)는 예를 들어 3 이상, 4 이상, 5 이상, 10 이상, 20 이상, 30이상, 40 이상 또는 50 이상이다. 양극(102)이 평판 형태를 가짐에 의하여 양극(102)과 전해질층(120)의 접촉 면적이 증가하고 활성 금속 이온이 전해질층(120)까지 이동하는 거리가 감소되어 전기화학 디바이스(100)의 내부 저항이 감소하고 에너지 밀도가 증가하며 고율 특성이 향상된다.
예시적인 하나의 양극(102)의 높이(도 3의 높이(H))는 10㎛ 이상이다. 양극(102)의 높이는 예를 들어 10㎛ 내지 500㎛, 10㎛ 내지 500㎛, 10㎛ 내지 1mm, 10㎛ 내지 5mm, 10㎛ 내지 1mm, 50㎛ 내지 1mm, 100㎛ 내지 500㎛, 100㎛ 내지 400㎛, 또는 100㎛ 내지 300㎛이다. 양극(102)의 높이가 지나치게 낮으면 에너지 밀도가 저하되며, 지나치게 높으면 구조적 안정성 및 고율 특성이 저하된다. 예시적인 하나의 양극(102)의 두께(도 3의, 폭(W))는 100㎛ 이하이다. 양극(102)의 두께는 예를 들어 50㎛ 이하[, 40㎛ 이하, 30㎛ 이하, 20㎛ 이하, 10㎛ 이하, 또는 5㎛ 이하이고, 0.01㎛ 이상이다. 양극(102)의 두께가 감소할수록 이온이 전해질층(120)까지의 거리가 감소되어 전기화학 디바이스(100)의 내부 저항이 감소하고 고율 특성이 향상된다.
도면에 도시되지 않으나, 예시적인 하나의 전기화학 디바이스에서 양극(102)과 양극 집전체(101) 사이에 전도성 접착층이 추가적으로 배치된다. 전도성 접착층은 양극(102)과 양극 집전체(101)을 접착시키면서 전기적으로 연결시키며 전도성 접착체 또는 전도성 페이스트를 사용하여 형성된다.
도 7을 참조하면, 전기화학 디바이스(100)는 양극 집전체(101)에 전기적으로 접촉하며, 양극(102) 내부에 삽입되는 양극 도전체층(105)을 추가적으로 포함한다. 양극 도전체층(105)과 양극 집전체(101)는 예를 들어 다른 재료를 사용하여 별도로 제작된 후 접합되거나, 동일한 도전성 재료를 사용하여 일체로 형성된다. 양극 집전체(101)는 예를 들어 표면으로부터 수직하게 돌출하여 연장된 복수의 양극 도전체층(105)을 포함한다. 도 7에서 양극 도전체층(105)이 평판 형태로 도시되어 있으나, 반드시 이러한 형태로 한정되지 않으며 당해 기술분야에서 도전체층으로 사용하는 형태라면 모두 가능하다. 양극 도전체층(105)은 예를 들어 피시본 형태, 메시 형태, 격자 형태 등이다.
예시적인 하나의 양극 도전체층(105)은 양극 집전체(101)로부터 전해질층(120)과 접촉하도록 전해질층(120)까지 연장된다. 양극 도전체층(105)이 전해질층(120)까지 연장되므로, 양극(102)의 단부까지 전자가 용이하게 이동한다. 다르게는, 예시적인 하나의 양극 도전체층(105)은 양극 집전체(101)으로부터 전해질층(120)에 가까이 연장되지만 전해질층(120)과 접촉하지 않는다. 양극 도전체층(105)은 모든 양극(102) 내에 각각 삽입되거나 일부에만 삽입되며, 삽입되는 형태는 서로 다르다. 한편, 높은 전자 전도도를 가지는 예시적인 하나의 양극(102)은 양극 도전체층(105)을 포함하지 않는다. 양극 도전체층(105)의 두께는 예를 들어 10㎛ 이하, 9㎛ 이하, 8㎛ 이하, 7㎛ 이하, 6㎛ 이하, 5㎛ 이하, 4㎛ 이하, 3㎛ 이하, 2㎛ 이하, 1㎛ 이하, 0.5㎛ 이하, 또는 0.3㎛ 이하이고, 0.1㎛ 이상이다.
도 3 및 도 8을 참조하면, 전기화학 디바이스(100)는 지지부(102e)를 추가적으로 포함한다. 지지부(102e)는 양극(102)으로 이루어진 제1 돌출부(102a) 사이에 위치하는 제1 함몰부(102b)에 배치되어 제1 돌출부(102a)과 접촉하며 제1 돌출부(102a)를 지지한다. 지지부(102e)는 양극 집전체(101)으로부터 돌출되는 방향으로 배치된 양극(102)의 구조적 안정성을 향상시키며 양극(102)과 동일한 조성을 가지거나 다른 조성을 가진다. 지지부(102e)와 제1 돌출부(102a)는 일체로 형성되거나 단계적으로 형성된다.
도 9a 및 도 9b를 참조하면, 전기화학 디바이스(100)는 복수의 양극(102)을 포함하는 모듈(106)로 구성된다. 모듈(106)은 서로 이격되어 배치되는 복수의 양극(102)이 지지체에 의하여 지지되는 구조를 가지며, 지지체의 종류는 특별히 한정되지 않는다. 예를 들어, 지지체는 모듈(106)의 측면을 지지하는 격벽(103), 모듈(106)의 바닥면을 지지하는 양극 집전체(101) 등이다. 도 9a에서는 지지체가 격벽(103) 및 양극 집전체(101)이고, 도 9b에서는 지지체가 양극 집전체(101)이다.
도 9a 및 도 9b에 도시되지 않으나, 모듈(106) 상에 전해질층, 음극 및 음극 집전체층이 적층되어 전기화학 디바이스(100)가 구성된다.
도 9a 및 도9b를 참조하면, 모듈(106)의 높이(H)는 예를 들어 10㎛ 내지 5mm, 10㎛ 내지 1mm, 50㎛ 내지 1mm, 100㎛ 내지 500㎛, 100㎛ 내지 400㎛, 또는 100㎛ 내지 300㎛이다. 모듈(106)은 예를 들어 양극(102)과 수직으로 접촉하는 하나 이상의 격벽(103)을 포함한다. 모듈(106)에서 격벽(103)은 예를 들어 y 방향으로 배치되는 양극(102)과 직교하는 x방향으로 배치된다. 격벽(103)은 양극(102)의 양측면을 지지하여 충방전 시에 양극(102)의 팽창 및/또는 수축에 의한 모듈(106)의 변형 및 열화를 억제한다. 모듈(106)의 길이(L)는 예를 들어 20㎛ 내지 100mm, 20㎛ 내지 50mm, 20㎛ 내지 10mm, 100㎛ 내지 10mm, 200㎛ 내지 5000㎛, 200㎛ 내지 4000㎛, 또는 200㎛ 내지 3000㎛이다. 격벽(103)은 양극(102)과 다른 조성을 가지거나 동일한 조성을 가진다. 양극 집전체(101)는 예를 들어 평평한 시트 형태이다. 양극 집전체(101)의 두께는 예를 들어 30㎛ 이하, 20㎛ 이하, 10㎛ 이하, 5㎛ 이하, 3㎛ 이하, 또는 0.01㎛ 내지 30㎛이다. 도 9b를 참조하면, 모듈(106)은 지지체로서 격벽(103)을 포함하지 않고, 양극 집전체층(101)을 포함한다.
도 10을 참조하면, 예시적인 하나의 전기화학 디바이스(100)는 서로 이격되어 배치되는 복수의 모듈(106)로 구성된다. 전기화학 디바이스가 복수의 모듈로 구성됨에 의하여 하나의 모듈에서 발행하는 열화가 전기화학 디바이스 전체로 진행되는 것을 방지한다.
도 1 내지 10을 참조하면, 양극(102)과 음극(112)은 서로 직접 접촉하지 않고 전해질층(120)을 통하여 리튬 이온, 나트륨 이온 등의 금속 이온을 교환한다. 양극 집전체(101)는 양극(102)에 전기적으로 연결되며, 음극 집전체층(111)은 음극(112)에 전기적으로 연결된다. 전해질층(120)의 두께는 예를 들어 50um 이하, 40um 이하, 30um 이하, 20㎛ 이하, 15㎛ 이하, 10㎛ 이하, 5㎛ 이하, 4㎛ 이하, 3㎛ 이하, 2㎛ 이하, 1㎛ 이하, 0.5㎛ 이하, 또는 0.1㎛ 이하이고, 0.01㎛ 이상이다. 전해질층(120)의 두께가 감소할수록 양극(102)과 음극(112) 사이의 이온 전달 거리가 감소되어 내부 저항이 감소하고 고율 특성이 향상된다. 전기화학 디바이스(100)에서 전해질층(120)으로 고체 전해질을 사용하면 전해액 누액, 발화 등의 문제가 없어 전기화학 디바이스(100)의 안정성이 향상된다. 전기화학 디바이스(100)는 작은 크기로 제작되어 모바일 장치나 웨어러블 장치(wearable device)와 같은 소형 장치의 전지에 용이하게 적용된다. 전기화학 디바이스(100)는 예를 들어 휴대폰, 안경, 헬스 밴드, 손목 시계 등에 사용된다.
전기화학 디바이스(100)는 예를 들어 리튬 전지이며, 양극 집전체(101) 및 음극 집전체층(111)은 Cu, Au, Pt, Ag, Zn, Al, Mg, Ti, Fe, Co, Ni, Ge, In, Pd 등과 같은 도전성 금속으로 이루어지나 반드시 이들로 한정되지 않으며 당해 기술분야에서 집전체로 사용하는 것이라면 모두 가능하다. 예를 들어, 양극 집전체(101)는 알루미늄 호일이고 음극 집전체층(111)은 구리(Cu) 호일이다.
리튬 전지의 양극 활물질은 특별히 한정되지 않으며 당해 기술분야에서 리튬 전지 양극 활물질로 사용하는 것이라면 모두 가능하다. 양극 활물질로서 리튬의 가역적인 인터칼레이션 및 디인터칼레이션이 가능한 화합물(리티에이티드 인터칼레이션 화합물)을 사용한다. 양극 활물질은 예를들어 리튬코발트산화물, 리튬니켈코발트망간산화물, 리튬니켈코발트알루미늄산화물, 리튬철인산화물, 및 리튬망간산화물로 이루어진 군에서 선택된 하나 이상의 리튬전이금속산화물을 포함한다. 구체적으로, 양극활물질은 예를 들어 화학식 LiCoO2의 리튬 코발트 산화물; 화학식 LiNiO2의 리튬 니켈 산화물; 화학식 Li1 + xMn2 - xO4 (0≤x≤0.33), LiMnO3, LiMn2O3, 또는LiMnO2 등의 리튬 망간 산화물; 화학식 Li2CuO2의 리튬동 산화물; 화학식 LiFe3O4의 리튬 철 산화물; 화학식 LiV3O8의 리튬 바나듐 산화물; 화학식 Cu2V2O7의 구리 바나듐 산화물; 화학식 V2O5의 바나듐 산화물; 화학식 LiNi1 - xMxO2(여기서, M = Co, Mn, Al, Cu, Fe, Mg, B 또는 Ga 이고, x = 0.01 ~ 0.3 임)의 리튬 니켈 산화물; 화학식 LiMn 2-x MxO2(여기서, M = Co, Ni, Fe, Cr, Zn 또는 Ta 이고, x = 0.01 ~ 0.1임) 또는 Li2Mn3MO8(여기서, M= Fe, Co, Ni, Cu 또는 Zn 임)으로 표현되는 리튬 망간 복합 산화물; 화학식 LiMn2O4의 Li 일부가 알칼리 토금속 이온으로 치환된 리튬 망간 산화물; 디설파이드 화합물; 화학식 Fe2(MoO4)3의 철 몰리브덴 산화물 중에서 하나 이상 선택하여 사용한다. 양극 활물질은 예를 들어 LiCoO2, LiNiO2, LiMn2O4, 또는 LiFePO4 이다.
리튬 전지의 음극 활물질 또한 특별히 한정되지 않으며 당해 기술분야에서 리튬 전지 음극 활물질로 사용하는 것이라면 모두 가능하다. 음극 활물질은 예를 들어 알칼리 금속(e.g., 리튬, 소듐, 포타슘), 알칼리토 금속(e.g., 칼슘, 마그네슘, 바륨) 및/또는 일부(certain) 전이금속(e.g., 아연) 또는 이들의 합금이다. 음극 활물질은 예를 들어 리튬 및 리튬 합금 중에서 선택된 하나 이상이다. 음극 활물질은 예를 들어 리튬 금속이다. 음극 활물질로서 리튬 금속이 사용될 경우 집전체가 생략되거나 생략되지 않는다. 집전체가 생력되는 경우, 집전체가 차지하는 부피 및 무게를 감소시키므로 리튬 전지의 단위 중량 당 에너지 밀도가 향상된다. 음극 활물질은 예를 들어 리튬 금속과 다른 음극활물질의 합금이다. 다른 음극활물질은 예를 들어 리튬과 합금 가능한 금속이다. 리튬과 합금가능한 금속은 예를 들어 Si, Sn, Al, Ge, Pb, Bi, Sb Si-Y 합금(Y는 알칼리 금속, 알칼리 토금속, 13족 원소, 14족 원소, 전이금속, 희토류 원소 또는 이들의 조합 원소이며, Si는 아님), Sn-Y 합금(Y는 알칼리 금속, 알칼리 토금속, 13족 원소, 14족 원소, 전이금속, 희토류 원소 또는 이들의 조합 원소이며, Sn은 아님) 등이다. 원소 Y는 예를 들어 Mg, Ca, Sr, Ba, Ra, Sc, Y, Ti, Zr, Hf, Rf, V, Nb, Ta, Db, Cr, Mo, W, Sg, Tc, Re, Bh, Fe, Pb, Ru, Os, Hs, Rh, Ir, Pd, Pt, Cu, Ag, Au, Zn, Cd, B, Al, Ga, Sn, In, Ti, Ge, P, As, Sb, Bi, S, Se, Te, Po, 또는 이들의 조합이다. 리튬 합금은 예를 들어 리튬-알루미늄 합금, 리튬-실리콘 합금, 리튬-주석 합금, 리튬-은 합금, 리튬-납 합금 등이다.
리튬 전지에서 전해질층(120)이 포함하는 제1 전해질층(121) 및 제2 전해질층(122)이 각각 포함하는 고체 전해질은 특별히 한정되지 않으며 당해 기술분야에서 고체 전해질로 사용하는 것이라면 모두 가능하다. 고체 전해질은 예를 들어 BaTiO3, Pb(Zr,Ti)O3(PZT), Pb1 - xLaxZr1 - yTiyO3(PLZT)(O≤x<1, O≤y<1), Pb(Mg1/3Nb2/3)O3-PbTiO3(PMN-PT), HfO2, SrTiO3, SnO2, CeO2, Na2O, MgO, NiO, CaO, BaO, ZnO, ZrO2, Y2O3, Al2O3, TiO2, SiO2, SiC, 리튬포스페이트(Li3PO4), 리튬티타늄포스페이트(LixTiy(PO4)3,0<x<2, 0<y<3), 리튬알루미늄티타늄포스페이트 (LixAlyTiz(PO4)3, 0<x<2, 0<y<1, 0<z<3), Li1 +x+ y(Al, Ga)x(Ti, Ge)2 - xSiyP3 - yO12(O≤x≤1, O≤y≤1), 리튬란탄티타네이트(LixLayTiO3, 0<x<2, 0<y<3), LixMyPzSw(M = Ge, Si, Sn, 0<x<4, 0<y<1, 0<z<1, 0<w<5) 계 세라믹스, 리튬나이트라이드(LixNy, 0<x<4, 0<y<2), 리튬포스페이트옥시나이트라이드(LiPON, LixPOyNz, 0<x<4, 0<y<5, 0<z<4), SiS2(LixSiySz, 0<x<3,0<y<2, 0<z<4) 계 세라믹스, P2S5(LixPySz, 0<x<3, 0<y<3, 0<z<7) 계 세라믹스, Li2O, LiF, LiOH, Li2CO3, LiAlO2, Li2O-Al2O3-SiO2-P2O5-TiO2-GeO2계 세라믹스, LixLayMzO12(M = Te, Nb, Zr, 1<x<5, 0<y<4, 0<z<4) 계 세라믹스 중에서 선택된 하나 이상 또는 이들의 조합물이다. 고체 전해질은 예를 들어 LiLZO(Lithium Lathanium Zirconium Oxide), LiPON 등일 수 있다.
제1 전해질층(121)과 제2 전해질층(122)은 예를 들어 서로 다른 조성을 가진다. 제1 전해질층(121)이 예를 들어 LixPOyNz, LixLayMzO12(M=Te, Nb, Zr), LixTiy(PO4)3, LixAlyTiz(PO4)3, Li1 +x+ y(Al, Ga)x(Ti, Ge)2 - xSiyP3 - yO12, LixLayTiO3, LixMyPzSw(M = Ge, Si, Sn), LixNy, LixSiySz, 및 LixPySz 중에서 선택된 하나 이상의 고체전해질을 포함하고, 제2 전해질층(122)이 예를 들어 LixPOyNz, LixLayMzO12(M=Te, Nb, Zr), LixTiy(PO4)3, LixAlyTiz(PO4)3, Li1 +x+ y(Al, Ga)x(Ti, Ge)2 - xSiyP3 - yO12, LixLayTiO3, LixMyPzSw(M = Ge, Si, Sn), LixNy, LixSiySz, 및 LixPySz 중에서 선택된 하나 이상을 포함한다.
도 11a 내지 도 11g를 참조하면, 다른 일구현예에 따른 전기화학 디바이스 제조방법은 양극 집전체(101) 상에 수직하게 이격되어 배열된 복수의 양극(102)을 배치하는 단계; 복수의 양극(102) 상에 제1 전해질층(121)을 배치하는 단계; 제1 전해질층(211) 상에 제2 전해질층(122)을 배치하는 단계; 및 제2 전해질층(122) 상에 음극(112)을 배치하는 단계; 음극(112) 상에 음극 집전체층(111)을 배치하는 단계;를 포함한다. 전기화학 디바이스(100)는 복수의 양극 활물질을 포함하는 모듈(106)을 사용하여 제조될 수 있다. 전기화학 디바이스(100) 제조방법은 복수의 양극 활물질을 포함하는 모듈(106)을 준비하는 단계; 양극 집전체(101) 상에 모듈(106)을 배치하는 단계; 모듈(106) 상에 제1 전해질층(121)을 배치하는 단계; 제1 전해질층(121) 상에 제2 전해질층(122)을 배치하는 단계; 및 제2 전해질층(122) 상에 음극 집전체층(111)을 배치하는 단계;를 포함한다.
도 11a 및 도 11b를 참조하면, 복수의 양극(102)을 포함하는 모듈(106)을 준비한다. 도 11a 및 도 11b를 참조하면, 모듈(106)은 양극 집전체(101) 상에 복수의 양극(102) 배치된 구성을 가진다. 다르게는, 도면에 도시되지 않으나 모듈(106)은 양극 집전체(101)를 포함하지 않는 구조를 가진다. 양극 집전체(101)를 포함하지 않은 모듈(106)을 사용하는 경우, 양극 집전체(101) 상에 모듈(106)을 배치하는 단계가 추가된다. 모듈(106)은 예를 들어 전도성 접착제 및/또는 전도성 페이스트를 사용하여 양극 집전체(101) 상에 부착한다.
도 11c를 참조하면, 모듈(106) 상에 제1 전해질층(121)을 배치한다. 제1 전해질층(121)은 예를 들어 습식법(wet method)으로 배치한다. 제1 전해질층(121)은 예를 들어 스핀(spin) 코팅, 딥(dip) 코팅, 바(bar) 코팅, 롤(roll) 코팅, 스프레이(spray) 코팅, 다이(die) 코팅 및 프린팅(printing) 중에서 선택된 하나 이상의 방법으로 배치된 코팅층의 열처리물이다. 제1 전해질층(121)을 구성하는 제1 전해질의 전구체를 포함하는 용액을 준비한 후, 용액을 모듈(106) 상에 코팅하고 건조 및 열처리함에 의하여 전구체의 소성물인 제1 전해질을 포함하는 제1 전해질층(121)을 배치한다. 제1 전해질의 전구체를 포함하는 용액의 농도, 점도 및 코팅량은 요구되는 제1 전해질층(121)의 형태, 물성 등에 따라 조절된다. 제1 전해질의 전구체를 포함하는 용액의 농도, 점도 및/또는 코팅량이 증가하면 제1 전해질층(121)의 두께가 증가하고, 제1 전해질의 전구체를 포함하는 용액의 농도, 점도 및/또는 코팅량이 감소하며 제1 전해질층(121)의 두께가 감소한다. 제1 전해질층(121)은 제1 전해질 전구체를 포함하는 용액이 코팅된 후 건조되어 형성되므로, 용액이 포함하는 용매가 증발하는 과정에서 제1 함몰부의 바닥(102b1) 다시 말해 양극 집전체(101) 표면 및 제1 돌출부의 상단(102a1) 부분에 제1 전해질이 주로 잔류하게 되고, 제1 함몰부의 바닥(102b1)까지의 깊이의 중간 부분에서는 양극의 측면 상에 코팅된 제1 전해질의 함량이 감소하여 종래의 건식 코팅방법과 다른 두께 분포를 가지는 전해질층이 얻어진다.
도 11d를 참조하면, 제1 전해질층(211) 사에 제2 전해질층(122)을 배치한다. 제2 전해질층(122)은 예를 들어 건식법(dry method)으로 배치한다. 제2 전해질층(122)은 예를 들어 ALD(atomic Layer Deposition), CVD(Chemcial Vapor Deposition), 및 PVD(Physical Vapor Deposition) 중에서 선택된 방법으로 배치한다. 제2 전해질층(122)은 건식 방법으로 배치하므로, 제3 돌출부의 상단면(121a2) 주위에서 제2 전해질층의 두께가 두껍고 제3 함몰부의 바닥면(121b2) 주위에서 제2 전해질층의 두께가 얇다. 따라서, 제3 함몰부의 바닥면(121b2)까지의 깊이의 중간 부분에 가장 얇게 배치된 제1 전해질층(121) 상에 비교적 두껍게 배치된다. 결과적으로, 양극(102)의 측면에서 제1 전해질층(121) 및 제2 전해질층(122)을 포함하는 전해질층(120)의 스텝 커버리지가 증가한다.
도 11e를 참조하면, 제2 전해질층(122) 상에 음극(112)을 배치한다. 음극(112)을 배치하는 방법은 증착이나 반드시 증착으로 한정되지 않으며 당해 기술분야에서 사용하는 방법이라면 모두 가능하다. 음극(112)의 증착 방법은 예를 들어 CVD, PVD 등이다.
도 11f를 참조하면, 음극(112) 상에 음극 집전체층(111)을 배치하여 전기화학 디바이스(100)를 준비한다. 음극 집전체층(111)을 배치하는 방법은 증착이나 반드시 증착으로 한정되지 않으며 당해 기술분야에서 사용하는 방법이라면 모두 가능하다. 음극 집전체층(111)의 증착 방법은 예를 들어 열증발(thermal evaporation) 이다.
이하의 실시예 및 비교예를 통하여 본 발명이 더욱 상세하게 설명된다. 단, 실시예는 본 발명을 예시하기 위한 것으로서 이들만으로 본 발명의 범위가 한정되는 것이 아니다.
(양극/전해질층 적층체의 제조)
비교예 1: 단일 전해질층 (1)
도 11a에 도시된 바와 같이 양극 집전체 상에 복수의 양극이 배치된 모듈을 준비하였다. 상기 모듈 상에 LiLZO(Lithium Lathanium Zirconium Oxide)의 전구체 용액을 코팅한 후 건조 및 소성하여 양극 상에 전해질층을 배치하여 도 11c에 해당하는 양극/전해질층 적층체를 제조하였다. 제조된 적층체의 단면에 대한 주사전자현미경 이미지를 도 12a 내지 도 12c에 나타내었다.
LiLZO의 전구체 용액은 LiNO3, La(NO3)3??6H2O 및 ZrO(NO3)2??xH2O을 에탄올에 14:3:2 비율로 용해시켜 준비하였다. 용액의 점도는 2.7 cP로 유지하였다. 7.0 mm x 3.3 mm 크기의 양극 모듈에 0.4 cc의 용액을 주입 후 스핀 코팅법을 이용하여 코팅 및 건조하였다. 스핀 코팅은 6500 rpm의 속도로 100초간 진행하였다. 건조된 LiLZO 전구체가 코팅된 양극 모듈을 400도로 유지된 핫 플레이트에 10분간 소성하였다. 용액 주입, 코팅 및 소성 공정을 총 20회 반복하여 LiLZO 전해질층을 형성하였다.
도 12c에 보여지는 바와 같이 함몰부의 측면을 구성하는 전해질층의 두께(즉, 양극 측면으로부터 양극 집전체와 평행한 방향으로 배치되는 전해질층의 두께)는 함몰부의 바닥인 도 12a에서 가장 두꺼웠고, 돌출부인 도 12a에서 두번째로 두꺼우며, 돌출부 표면에서 함몰부 바닥까지의 깊이의 중간 부분인 도 12c에서 가장 얇았다. 따라서, 도 11c와 같은 전해질층 형태가 얻어짐을 확인하였다.
비교예 2: 단일 전해질층 (2)
도 11a에 도시된 바와 같이 양극 집전체 상에 복수의 양극이 배치된 모듈을 준비하였다. 상기 모듈 상에 LiPON을 CVD를 사용하여 양극 상에 전해질층을 증착하여 도 13d에 해당하는 양극/전해질 적층체를 제조하였다. 제조된 적층체의 단면에 대한 주사전자현미경 이미지를 도 13a 내지 도 13c에 나타내었다.
LiPON을 형성시키기 위한 CVD용 전구체 물질로, lithium tert-buoxide((CH3)3COLi) 및 trimethyl phosphate((CH3O)3PO)를 이용하였다. 300도로 가열된 CVD 챔버에 양극 모듈을 넣고, 각각의 전구체 물질을 질소 가스를 이용하여 주입하였다. 추가적인 질소 가스를 주입하여 75 W의 RF power로 질소 플라즈마를 형성시켜 증착물에 질소 도핑을 진행하였다. 이를 30 시간 동안 진행하여 LiPON 전해질층을 형성하였다.
도 13c에 보여지는 바와 같이 함몰부의 측면을 구성하는 전해질층의 두께(즉, 양극 측면으로부터 양극 집전체와 평행한 방향으로 배치되는 전해질층의 두께)는 돌출부인 도 13a에서 가장 두꺼웠고, 돌출부 표면에서 함몰부 바닥까지의 깊이의 중간 부분인 도 13b에서 두번째로 두꺼우며 함몰부의 바닥인 도 13c에서 가장 얇았다. 즉, 돌출부에서 함몰부의 바닥 방향으로 전해질층의 두께가 지속적으로 감소하였다.
실시예 1: 이중 전해질층
도 11a에 도시된 바와 같이 양극 집전체 상에 복수의 양극이 배치된 모듈을 준비하였다. 상기 모듈 상에 LiLZO(Lithium Lathanium Zirconium Oxide)의 전구체 용액을 코팅한 후 건조 및 소성하여 양극 상에 제1 전해질층을 배치한 후, 제1 전해질층 상에 LiPON을 CVD를 사용하여 제2 전해질층을 증착하여 도 11d에 해당하는 양극/제1 전해질층/제2 전해질층 적층체를 제조하였다.
7.0 mm x 3.3 mm 크기의 양극 모듈에 비교예 1와 동일한 방법으로 LiLZO 전해질층을 제1 전해질층으로 형성시켰다. 이후 비교예 2와 동일한 방법으로 LiPON 전해질층을 제2 전해질층으로 형성시켰다.
제조된 적층체의 단면에 대한 주사전자현미경 이미지를 도 14a 내지 도 14c에 나타내었다.
도 12c에 보여지는 바와 같이 함몰부의 측면을 구성하는 전해질층의 두께(즉, 양극 측면으로부터 양극 집전체와 평행한 방향으로 배치되는 전해질층의 두께)는 함몰부의 바닥인 도 12a에서 가장 두꺼웠으나, 돌출부인 도 12a와 돌출부 표면에서 함몰부 바닥까지의 깊이의 중간 부분인 도 12c에서 두께가 유사하였다. 따라서, 도 11d와 같은 전해질층 형태가 얻어짐을 확인하였다.
평가예 1: 스텝 커버리지 측정
비교예 1 내지 2 및 실시예 1에서 제조된 적층체에 대하여, 전해질층의 두께를 측정하여 하기 수학식 1에 따라 스텝 커버리지를 계산하여 그 결과를 하기 표 1에 나타내었다.
하기 표 1 및 도 11c, 도 11d에서 TA는 돌출부 상단면 전해질층 두께, TB는 돌출부 상단 측면 전해질층 두께, TC는 함몰부 깊이의 중간 측면의 전해질층 두께, TD는 함몰부 바닥 측면 전해질층 두께이다.
비교예 1 비교예 2 실시예 1
돌출부 상단면의 전해질층 두께 (TA) 2um 10um 7um
돌출부 상단 측면 전해질층 두께 (TB) 0.5um 7um 4.7um
함몰부 깊이의 중간 측면 전해질층 두께(TC) 0.3um 2.5um 2.5um
함몰부 바닥 측면 전해질층 두께 (TD) 5um 1.5um 5um
사이드 스텝 커버리지(SCs) 15% 25% 36%
바닥 사이드 스텝 커버리지 (BSCs) 250% 15% 71%
상기 표 1에 보여지는 바와 같이 실시예 1의 전해질층은 비교예 1 및 비교예 2의 전해질층에 비하여 사이드 스텝 커버리지가 증가하였다.
또한, 실시예 1의 전해질층은 비교예 1의 전해질층에 비하여 바닥 사이드 스텝 커버리지가 현저히 증가하였다.
비록, 비교예 1의 전해질층의 바닥 사이드 스텝 커버리지가 높으나, 돌출부 상단 측면에서 전해질층 두께(TB)가 지나치게 낮아 단락 등의 문제가 있을 수 있다.
사이드 스텝 커버리지는 SCs = TC/TA×100 이고, 바닥 사이드 스텝 커버리지는 BSCs = TD/TA×100 이다.
100 전기화학 디바이스 101 양극 집전체
102 양극 102a 제1 돌출부
102a2 제1 돌출부 상단면 102b 제1 함몰부
102e 지지부 103 격벽
106 모듈 111 음극 집전체층
111a 제6 돌출부 111b 제6 함몰부
112 음극 112a 제5 돌출부
112b 제5 함몰부 113 시트형 음극집전체
114 버퍼층 120 전해질층
120a 제2 돌출부 120a2 제2 돌출부 상단면
120b 제2 함몰부 120b1 제2 함몰부 측면
120b2 제2 함몰부 바닥면 121 제1 전해질층
121a 제3 돌출부 121a1 제3 돌출부 측면
121a2 제3 돌출부 상단면 121b 제3 함몰부
121b1 제3 함몰부 측면 121b2 제3 함몰부 바닥면
122 제2 전해질층 122a 제4 돌출부
122a2 제4 돌출부 상단면 122b 제4 함몰부
122b1 제4 함몰부 측면 122b2 제4 함몰부 바닥면

Claims (30)

  1. 양극 집전체;
    상기 양극 집전체 상에 배치되는 복수의 양극;
    상기 복수의 양극 상에 배치되는 전해질층;
    상기 전해질층 상에 배치되는 음극; 및
    상기 음극 상에 배치되는 음극 집전체;를 포함하며,
    상기 전해질층이 제1 전해질층 및 제2 전해질층을 포함하는 전기화학 디바이스.
  2. 제1 항에 있어서, 상기 복수의 양극을 포함하는 제1 돌출부 및 상기 복수의 양극 사이에 위치하는 제1 함몰부를 포함하며,
    상기 전해질층이 상기 제1 돌출부 및 제1 함몰부 상에 각각 배치되는 제2 돌출부 및 제2 함몰부를 포함하는 전기화학 디바이스.
  3. 제2 항에 있어서, 상기 제1 전해질층이 제1 돌출부 및 제1 함몰부 상에 각각 배치되는 제3 돌출부 및 제3 함몰부를 포함하며, 제2 전해질층이 상기 제3 돌출부 및 제3 함몰부 상에 각각 배치되는 제4 돌출부 및 제4 함몰부를 포함하는 전기화학 디바이스.
  4. 제3 항에 있어서, 상기 제1 전해질층의 제3 함몰부가 측면을 포함하며, 상기 제3 함몰부의 측면을 구성하는 제1 전해질층의 두께가 제3 함몰부의 바닥에서 가장 두꺼운 전기화학 디바이스.
  5. 제4 항에 있어서, 상기 제3 함몰부의 측면을 구성하는 제1 전해질층의 두께가 제3 함몰부의 바닥에서 2um 이상인 전기화학 디바이스.
  6. 제4 항에 있어서, 상기 제3 함몰부의 측면을 구성하는 제1 전해질층의 두께가 제3 함몰부의 바닥까지의 깊이(depth)의 10% 내지 90% 사이에서 가장 얇은 전기화학 디바이스.
  7. 제4 항에 있어서, 상기 제3 함몰부의 바닥면이 곡면인 전기화학 디바이스.
  8. 제7 항에 있어서, 상기 곡면이 양극 집전체 방향으로 볼록(convex)하게 배치되며 10um 이상의 곡률 반경을 가지는 전기화학 디바이스.
  9. 제4 항에 있어서, 상기 제3 함몰부의 바닥면의 적어도 일부가 평면이고 상기 바닥면과 상기 측면의 연결부가 곡면인 전기화학 디바이스.
  10. 제3 항에 있어서, 상기 제1 전해질층의 제3 돌출부가 상단면을 포함하며, 상기 상단면이 곡면인 전기화학 디바이스.
  11. 제10 항에 있어서, 상기 곡면이 양극 집전체의 반대 방향으로 볼록(convex)하게 배치되며 10um 이상의 곡률 반경을 가지는 전기화학 디바이스.
  12. 제3 항에 있어서, 상기 제2 전해질층의 제4 함몰부가 측면을 포함하며, 상기 제4 함몰부의 측면을 구성하는 제2 전해질층의 두께가 상기 제4 함몰부의 바닥에서 가장 얇은 전기화학 디바이스.
  13. 제12 항에 있어서, 상기 제4 함몰부의 측면을 구성하는 제2 전해질층의 두께가 상기 제4 함몰부의 바닥에 가까울수록 감소하는 전기화학 디바이스.
  14. 제2 항에 있어서, 제1 전해질층 및 제2 전해질층을 포함하는 상기 전해질층의 제2 함몰부가 측면을 포함하며, 상기 제2 함몰부의 측면을 구성하는 제1 전해질층의 두께(T1)와 제2 전해질층의 두께(T2)의 비율인 T2/T1이 제2 함몰부의 바닥에서 0.5 이하인 전기화학 디바이스.
  15. 제14 항에 있어서, 상기 T2/T1이 상기 제2 함몰부의 바닥까지의 깊이(depth)의 30% 내지 70% 사이에서 1 이상인 전기화학 디바이스.
  16. 제2 항에 있어서, 상기 전해질층의 사이드 스텝 커버리지( side step coverage, SCs)가 30% 이상인 전기화학 디바이스.
  17. 제2 항에 있어서, 상기 전해질층의 제2 돌출부와 제2 함몰부가 평행하게 규칙적으로 또는 주기적으로 배열된 전기화학 디바이스.
  18. 제2 항에 있어서, 상기 전해질층의 제2 돌출부와 제2 함몰부의 전기적 연결이 100 사이클 이상의 충방전 후에도 유지되는 전기화학 디바이스.
  19. 제1 항에 있어서, 상기 제1 전해질층과 제2 전해질층의 표면 윤곽이 서로 다르게 배치되는 전기화학 디바이스.
  20. 제3 항에 있어서, 상기 제3 함몰부 및 상기 제4 함몰부가 각각 측면을 포함하며, 상기 제4 함몰부의 측면을 구성하는 제2 전해질층이 상기 제3 함몰부의 측면을 구성하는 제1 전해질층의 윤곽(contour)과 다르게 배치되는 비컨포멀층(non-conformal layer)인 전기화학 디바이스.
  21. 제1 항에 있어서, 상기 복수의 양극을 포함하는 모듈로 구성되는 전기화학 디바이스.
  22. 제21 항에 있어서, 이격되어 배치되는 복수의 모듈을 포함하는 전기화학 디바이스.
  23. 제21 항에 있어서, 상기 모듈이 복수의 양극과 접촉하는 격벽을 포함하는 전기화학 디바이스.
  24. 제1 항에 있어서, 상기 제1 전해질층과 제2 전해질층이 서로 다른 조성을 가지는 전기화학 디바이스.
  25. 제1 항에 있어서, 상기 제1 전해질층이 LixPOyNz, LixLayMzO12(M=Te, Nb, Zr), LixTiy(PO4)3, LixAlyTiz(PO4)3, Li1 +x+ y(Al, Ga)x(Ti, Ge)2 - xSiyP3 - yO12, LixLayTiO3, LixMyPzSw(M = Ge, Si, Sn), LixNy, LixSiySz, 및 LixPySz 중에서 선택된 하나 이상을 포함하는 전기화학 디바이스.
  26. 제1 항에 있어서, 상기 제2 전해질층이 LixPOyNz, LixLayMzO12(M=Te, Nb, Zr), LixTiy(PO4)3, LixAlyTiz(PO4)3, Li1 +x+ y(Al, Ga)x(Ti, Ge)2 - xSiyP3 - yO12, LixLayTiO3, LixMyPzSw(M = Ge, Si, Sn), LixNy, LixSiySz, 및 LixPySz 중에서 선택된 하나 이상을 포함하는 전기화학 디바이스.
  27. 제1 항에 있어서, 상기 제1 전해질층과 제2 전해질층이 서로 다른 방법으로 배치되는 전기화학 디바이스.
  28. 제1 항에 있어서, 상기 제1 전해질층이 습식법(wet method)으로 배치되고, 상기 제2 전해질층이 건식법(dry method)으로 배치되는 전기화학 디바이스.
  29. 제1 항에 있어서, 상기 제1 전해질층이 스핀(spin) 코팅, 딥(dip) 코팅, 바(bar) 코팅, 롤(roll) 코팅, 스프레이(spray) 코팅, 다이(die) 코팅 및 프린팅(printing) 중에서 선택된 하나 이상의 방법으로 배치된 코팅층의 열처리물인 전기화학 디바이스.
  30. 제1 항에 있어서, 상기 제2 전해질층이 스퍼터링, ALD(atomic Layer Deposition), CVD(Chemcial Vapor Deposition), 및 PVD(Physical Vapor Deposition) 중에서 선택된 방법으로 배치되는 전기화학 디바이스.
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