KR20190068468A - 공기 캐비티를 갖는 반도체 패키지 - Google Patents

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와히드 주니 압둘
로실리에 사이니 빈 바카르
차우 팻 치앙
콘 호우 친
호크 헹 총
콕 야우 추아
셰이 팅 쿠에크
치 홍 리
순 리 리우
누어파레나 오스만
페이 루안 폭
베르너 레이스
스테판 슈말즐
베르나르데즈 에이프릴 콜린 투아존
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Abstract

칩 패키지 및 그에 대응하는 제조 방법에 관한 실시예들이 제공된다. 칩 패키지에 관한 일 실시예에서, 칩 패키지는, 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖는 캐리어와, 캐리어의 제 1 측면에 결합된 제 1 칩과, 캐리어의 제 2 측면에 결합된 제 2 칩과, 캐리어의 제 1 측면 상에 제 1 칩을 적어도 부분적으로 인클로징하는 제 1 부분 및 캐리어의 제 2 측면 상에 제 2 칩을 적어도 부분적으로 인클로징하는 제 2 부분을 갖는 인캡슐레이션과, 인캡슐레이션의 제 1 부분, 캐리어 및 인캡슐레이션의 제 2 부분을 통과하여 연장되는 비아와, 제 1 측면 또는 제 2 측면 중 하나에 캐리어를 전기적으로 접촉시키기 위해 인캡슐레이션의 제 1 부분 또는 제 2 부분 내에 비아의 측벽을 적어도 부분적으로 덮는 도전성 물질을 포함한다.

Description

공기 캐비티를 갖는 반도체 패키지{SEMICONDUCTOR PACKAGE WITH AIR CAVITY}
2개 이상의 반도체 칩(다이)은, 예를 들어, 파워 트랜지스터 다이 및 드라이버 다이, 센서 다이 및 제어기 다이 등의 경우에, 동일한 패키지 내에 종종 집적된다. 일부 기존 멀티 칩 패키징 솔루션은 복수의 인쇄 회로 기판(printed circuit boards: PCB)을 사용하여 칩을 적층하고, 이는 전체 패키징 비용을 증가시킨다. 칩 적층(chip stacking)은 또한 제조 복잡성을 증가시켰다. 예를 들어, 비싼 고정밀 와이어 본드 기술이 필요할 수 있다. 또한, 복잡한 제조 프로세스로 인해 칩 손상의 가능성이 증가한다. 다른 기존 솔루션은 칩 임베딩을 사용한다. 칩 임베딩 또한 복잡하고 일련의 제조 프로세스를 수반한다. 칩 임베딩은 칩이 제자리에 고정되면 칩 변형에 유연성을 제공하지 않는다. 칩 임베딩은 결함이 있는 패키지를 다시 제작할 수 없는 경우 좋은 칩이 손실될 수 있기 때문에 인위적으로 높은 수율 손실을 겪을 수도 있다.
일부 패키지 솔루션은, 예를 들어, 미세전자기계 시스템(microelectromechanical systems: MEMS) 센서 솔루션의 경우에 캐비티를 필요로 한다. MEMS 센서의 멤브레인은 패키지용 인캡슐레이션 물질과 접촉되어서는 안 된다. MEMS 센서를 덮고 보호하기 위해 금속 뚜껑이 사용될 수 있지만 패키지 높이가 증가한다. 대신 Si 뚜껑이 실리콘에 의해 부착되어 MEMS 센서를 덮고 보호하지만 패키지 비용이 증가할 수 있다. MEMS 센서를 덮고 보호하기 위해 실리콘 접착제가 대신 사용될 수 있지만 흐를 수 있고 이는 제어하기 어렵다.
따라서, 개선된 칩 패키지가 필요하다.
칩 패키지에 관한 일 실시예에 따르면, 칩 패키지는, 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖는 캐리어와, 캐리어의 제 1 측면에 결합된 제 1 칩과, 캐리어의 제 2 측면에 결합된 제 2 칩과, 캐리어의 제 1 측면 상에 제 1 칩을 적어도 부분적으로 인클로징하는 제 1 부분, 및 캐리어의 제 2 측면 상에 제 2 칩을 적어도 부분적으로 인클로징하는 제 2 부분을 갖는 인캡슐레이션(encapsulation)과, 인캡슐레이션의 제 1 부분, 캐리어 및 인캡슐레이션의 제 2 부분을 통과하여 연장되는 비아(via)와, 제 1 측면 또는 제 2 측면 중 하나에 캐리어를 전기적으로 접촉시키기 위해, 인캡슐레이션의 제 1 부분 또는 제 2 부분 내에 비아의 측벽을 적어도 부분적으로 덮는 도전성 물질(electrically conductive material)을 포함한다.
비아의 상반부 또는 하반부는 도전성 물질에 의해 도금될 수 있고, 비아의 다른 절반은 도전성 물질이 없을 수 있다.
별도로 또는 조합하여, 비아의 상반부 및 하반부는 도전성 물질에 의해 각각 도금될 수 있고, 비아의 도금된 상반부 또는 하반부 중 하나는 캐리어의 측면들 중 하나에서 캐리어와 전기적으로 접촉되고, 비아의 도금된 상반부 또는 하반부 중 다른 하나는 캐리어의 다른 측면에 열 전도 경로를 제공할 수 있다.
별도로 또는 조합하여, 제 1 칩 및 제 2 칩은 종방향으로 정렬될 수 있다.
별도로 또는 조합하여, 칩 패키지는 인캡슐레이션의 제 1 부분 또는 제 2 부분 상에 위치한 금속화 층(metallization layer)을 더 포함할 수 있고, 금속화 층은 금속 패드 및 비아의 제 1 단부에서 금속 패드를 도전성 물질에 접속하는 금속 트레이스를 포함하고, 도전성 물질은 제 1 단부에 대향하는 비아의 제 2 단부에서 캐리어에 전기적으로 접촉한다.
별도로 또는 조합하여, 비아의 깊이와 비아의 폭의 비는 1:1보다 클 수 있다.
별도로 또는 조합하여, 도전성 물질은 인캡슐레이션의 제 1 부분 또는 제 2 부분 내의 비아를 충진할 수 있다.
별도로 또는 조합하여, 칩 패키지는 비아의 제 1 단부에서 도전성 물질과 전기적으로 접촉하는 솔더 범프를 더 포함할 수 있고, 도전성 물질은 제 1 단부에 대향하는 비아의 제 2 단부에서 캐리어와 전기적으로 접촉한다.
별도로 또는 조합하여, 칩 패키지는 제 1 칩과 캐리어 사이 또는 제 2 칩과 캐리어 사이에 캐비티를 더 포함할 수 있다.
별도로 또는 조합하여, 칩 패키지는 제 1 칩 또는 제 2 칩이 배치되는, 인캡슐레이션 내에 형성된 리세스(recess)의 둘레 주위에 캐비티를 실링하는 물질을 더 포함할 수 있다.
별도로 또는 조합하여, 물질은 폴리머 클레이(polymer clay), 절연성 경질 폼(insulative rigid foam) 또는 겔일 수 있다.
별도로 또는 조합하여, 제 1 칩 또는 제 2 칩은 MEMS 칩일 수 있고, 캐비티는 MEMS 칩에 인접할 수 있다.
별도로 또는 조합하여, 칩 패키지는 캐비티를 실링하는 접착제 기반 실링 구조체(glue-based sealing structure)를 더 포함할 수 있다.
별도로 또는 조합하여, 접착제 기반 실링 구조체는 제 1 칩 또는 제 2 칩을 횡방향으로 둘러싸는 제 1 접착제 및 제 1 접착제에 의해 횡방향으로 둘러싸인 칩을 덮는 제 2 접착제를 포함할 수 있다.
별도로 또는 조합하여, 접착제 기반 실링 구조체는 제 1 칩 또는 제 2 칩을 횡방향으로 둘러싸는 제 1 접착제 및 제 1 접착제에 의해 횡방향으로 둘러싸인 칩과 제 1 접착제 사이의 갭을 충진하는 제 2 접착제를 포함할 수 있다.
별도로 또는 조합하여, 칩 패키지는 통로를 차단하도록 하나 이상의 벤트 홀을 적어도 부분적으로 충진하는 물질을 더 포함할 수 있다.
별도로 또는 조합하여, 하나 이상의 벤트 홀을 적어도 부분적으로 충진하는 물질은 솔더, Cu 필러(pillar), SnAg 범프, 접착제 및/또는 에폭시를 포함할 수 있다.
칩 패키지에 관한 일 실시예에 따르면, 칩 패키지는, 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖는 캐리어와, 캐리어의 제 1 측면에 결합된 제 1 칩과, 캐리어의 제 1 측면 상에서 제 1 칩을 적어도 부분적으로 인클로징하는 인캡슐레이션과, 제 1 칩과 캐리어 사이의 캐비티와, 제 1 칩을 횡방향으로 둘러싸고 캐비티를 부분적으로 한정하는 접착제와, 캐리어 내에 형성되고 캐비티에 대한 통로를 제공하는 하나 이상의 벤트 홀을 포함한다. 칩 패키지는 통로를 차단하도록 하나 이상의 벤트 홀을 적어도 부분적으로 충진하는 물질을 더 포함할 수 있다. 별도로 또는 조합하여, 하나 이상의 벤트 홀을 적어도 부분적으로 충진하는 물질은, 솔더, Cu 필러, SnAg 범프, 접착제 및/또는 에폭시를 포함할 수 있다.
칩 패키지에 관한 일 실시예에 따르면, 칩 패키지는, 제 1 측면을 갖는 캐리어와, 결합 구조체에 의해 캐리어의 제 1 측면에 결합된 제 1 칩 - 결합 구조체는 제 1 칩과 캐리어 사이에 거리를 제공함 - 과, 캐리어의 제 1 측면 상의 인캡슐레이션 - 인캡슐레이션은 제 1 칩과 인캡슐레이션 사이의 갭을 형성하도록 제 1 칩으로부터 적어도 부분적으로 횡방향으로 이격되고, 갭은 캐리어의 제 1 측면으로 연장됨 - 을 포함한다. 별도로 또는 조합하여, 갭은 공기 갭을 포함할 수 있다. 별도로 또는 조합하여, 칩 패키지는 제 1 칩과 인캡슐레이션 사이의 갭 내의 물질을 더 포함할 수 있고, 갭 내의 물질, 캐리어 및 칩에 의해 캐비티가 형성된다.
본 기술분야의 당업자가 이어지는 상세한 설명을 읽고, 첨부된 도면을 확인하고 나면 추가적인 특징 및 이점을 인식할 것이다.
도면의 요소들은 반드시 서로에 대하여 실제 크기에 비례하지는 않는다. 동일한 참조 부호는 대응하는 유사한 부분을 나타낸다. 다양한 도시된 실시예의 특징은 서로 배제되지 않는 한 조합될 수 있다. 실시예들은 도면들에 도시되어 있으며 이하의 상세한 설명에서 상세하게 설명된다.
도 1은 적층된 칩들의 배열을 갖는 칩 패키지의 실시예에 관한 측면 사시도를 도시한다.
도 2a 및 도 2b는 상이한 제조 단계에서의 칩 패키지(100)를 도시한다.
도 3은 칩과 인캡슐레이션 사이의 횡방향 갭 내에 제공된 물질을 갖는 도 1의 칩 패키지의 단면도를 도시한다.
도 4는 다른 실시예에 따른, 칩과 인캡슐레이션 사이의 횡방향 갭 내에 제공되는 물질을 갖는 도 1의 칩 패키지의 단면도를 도시한다.
도 5a 내지 도 5g는 스택된 칩들의 배열을 갖는 칩 패키지에 관한 다른 실시예의 상이한 도면들을 도시한다.
도 6a 및 도 6b는 칩 패키지의 캐비티를 실링하는 일 실시예를 도시한다.
도 6c는 도 6a 및 도 6b에 도시된 방법에 의해 형성된 실링된 캐비티를 갖는 실제의 예시적인 패키지의 이미지를 도시한다.
도 7a 및 도 7b는 칩 패키지의 캐비티를 실링하는 다른 실시예를 도시한다.
도 8은 하나 이상의 벤트 홀을 갖는 칩 패키지 캐리어의 일 실시예에 관한 횡단면도를 도시한다.
도 9a 내지 도 9c는 칩 패키지 캐리어에 벤트 홀을 형성하는 일 실시예를 도시한다.
도 10a는 칩 패키지 캐리어에 벤트 홀이 없는 PCB 기반 캐리어의 하향식 평면도를 도시하고, 도 10b는 캐리어에 벤트 홀을 갖는 동일한 PCB 기반 캐리어의 하향식 평면도를 도시한다.
도 11a 내지 도 11d는 적층된 칩들의 배열을 갖는 칩 패키지의 다른 실시예의 상이한 도면들을 도시한다.
도 12는 적층된 칩들의 배열을 갖는 칩 패키지의 다른 실시예의 측면 사시도를 도시한다.
본 명세서에 기술된 실시예들은 칩 패키지 및 대응하는 제조 방법을 제공한다. 일부 실시예들에서, 칩 패키지는 패키지의 전체 두께를 통과하여 연장되는 하나 이상의 비아를 갖는다. 비아는 절반은 패키지에 포함된 칩에 대한 전기적 접속에 사용될 수 있다. 비아의 다른 절반은 패키지의 반대 측면에 열 전도 경로를 제공할 수 있다. 이 비아(들)의 절반은, 예를 들어, 패키지에 포함된 동일하거나 상이한 칩에 전기 접속을 제공할 수도 있고 제공하지 않을 수도 있다. 일부 실시예들에서, 칩 패키지는, 예를 들어, MEMS 센서 또는 표면 탄성파(surface acoustic wave: SAW) 필터 애플리케이션의 경우에 캐비티를 가질 수 있다. 캐비티는 경화된 고체 물질, 경화된 접착제 등에 의해 부분적으로 한정될 수 있다. 캐비티를 부분적으로 한정하기 위해 접착제가 사용되는 경우, 접착제의 경화 동안 캐비티 내에 형성되는 압력을 완화시키기 위해 MEMS 센서용 캐리어 내에 하나 이상의 벤트 홀이 형성될 수 있다. 일부 실시예들에서, 칩 패키지에 포함된 칩 캐리어는 인쇄 회로 기판(printed circuit board: PCB) 대신에 리드 프레임일 수 있고 패키지 인캡슐레이션은 칩과 인캡슐레이션 사이에 갭을 형성하기 위해 칩과 적어도 부분적으로 횡방향으로 이격될 수 있다. 또 다른 실시예들이 설명된다. 달리 구체적으로 언급되지 않는 한, 본 명세서에 설명된 다양한 실시예들의 특징은 서로 조합될 수 있음을 이해해야 한다. 본 명세서에 설명된 실시예들에 대한 예시적인 조합으로서 다양한 예들이 본 섹션의 마지막에 제공된다.
도 1은 칩 패키지(100)의 실시예의 측면 사시도를 도시한다. 도 2a 및 도 2b는 상이한 제조 단계에서의 칩 패키지(100)를 도시한다.
칩 패키지(100)는 제 1 측면(104)을 갖는 캐리어(102)를 포함한다. 일 실시예에서, 캐리어(102)는 리드 프레임이다. 제 1 칩(106)은 결합 구조체(108)에 의해 캐리어(102)의 제 1 측면(104)에 결합된다. 결합 구조체(108)는 Cu 필러(pillar), 충진된 비아, 솔더(solder) 등을 포함할 수 있다. 결합 구조체(108)는 제 1 칩(106)과 캐리어(102) 사이에 거리(d1)를 제공한다. 칩 패키지(100)는 결합 구조체(114)에 의해 캐리어(102)의 대향하는 제 2 측면(112)에 결합된 제 2 칩(110)을 포함할 수 있고, 결합 구조체는 Cu 필러, 충진된 비아, 솔더 등을 포함하고, 제 2 칩(110)과 캐리어(102) 사이에 거리(d2)를 제공할 수 있다. 일례로, 칩 패키지(100)는 RF 모듈을 형성하고, 제 1 칩(106)은 MEMS 기반 가변(tunable) 필터이고, 제 2 칩(110)은 RF 칩이다.
몰드 컴파운드와 같은 인캡슐레이션(116)이 캐리어(102)의 제 1 측면 및 제 2 측면(104, 112) 상에 제공된다. 인캡슐레이션(116)은 제 1 칩(106)과 인캡슐레이션(116) 사이에 횡방향 갭(118), 예를 들어, 공기 갭을 형성하도록 제 1 칩(106)으로부터 적어도 부분적으로 이격된다. 측방향 갭(118)은 캐리어(102)의 제 1 측면(104)으로 연장될 수 있다. 횡방향 갭(118)은 인캡슐레이션(116)이 제 1 칩(106)의 민감한 영역(120)에 충돌하는 것을 방지함으로써 멤브레인 또는 MEMS 기반 가변 필터, MEMS 센서 등에서의 유사한 구조체와 같은 민감한 영역(120)의 적절한 동작을 허용한다.
도 2a는 제 2 칩(110)이 캐리어(102)의 제 2 측면(112)에 결합되고 인캡슐레이션(116)이 형성된 후의 칩 패키지(100)를 도시한다. 제 2 칩(110)은 인캡슐레이션(116)에 내장되고 결합 구조체(114)에 의해 캐리어(102)의 제 2 측면(112)에 결합된다. 제 2 칩(110)에 대향하는 인캡슐레이션의 측면에서 캐리어(102)의 접촉 영역(124), 예를 들어, 리드 프레임 기반 캐리어의 경우의 리드 또는 PCB 기반 캐리어의 경우의 금속 패드를 노출시키기 위해 레이저 드릴링에 의해 비아(122)가 형성된다. 비아(122)는 도금되거나 충진되어 결합 구조체(114)에 전기 접속을 형성할 수 있다. 캐비티(126)는 제 2 칩(110)에 대향하는 인캡슐레이션(116)의 측면 내에 형성된다. 예를 들어, 인캡슐레이션(116)과 같은 몰드 컴파운드의 경우에, 캐비티(126)는 제 2 칩(110)을 포함하는 프리몰딩된 프레임을 형성하기 위해, 예컨대, 필름 보조 몰딩, 트랜스퍼 몰딩, 사출 성형 등과 같은 표준 몰딩 프로세스 동안 인캡슐레이션(116) 내로 몰딩될 수 있다. 제 2 칩(110)과 캐리어(102) 사이의 전기적 접속은, 예를 들어, 제 2 결합 구조체(114)을 통해, 몰딩 전에 형성된다.
도 2b는 제 1 칩(106)이 캐비티(126) 내에 위치하고 대응하는 결합 구조체(108)에 의해 캐리어(102)에 결합된 후의 칩 패키지를 도시한다. 캐비티(126)는 제 1 칩(106)보다 크므로, 인캡슐레이션(116)은 적어도 부분적으로 제 1 칩(106)으로부터 횡방향으로 공간 이격됨으로써, 제 1 칩(106)과 인캡슐레이션(116) 사이에 공기 갭과 같은 횡방향 갭(118)을 형성한다. 제 1 칩(106)이 결합될 캐리어(102)의 본드 패드(128)는 제 1 칩(106)의 결합 전에 캐비티(126)에서 노출된다. 일 실시예에서, 제 1 칩(106)은 플립 칩 구성을 갖고 결합 구조체(108)는 제 1 칩(106)을 캐리어(102)의 노출된 본드 패드(128)에 결합시키는 Cu 필러 또는 솔더 범프를 갖는다. 레이저 직접 이미징(laser direct imaging)은 본드 패드(128)를 노출시키고 비아(122)를 인캡슐레이션(116)의 둘레에 형성하는데 사용될 수 있다. 통상적인 다이 본드 프로세스는 제 1 칩(106)을 프리몰딩된 프레임으로 랜딩시키는데 사용될 수 있다.
도 3은 물질(200)이 제 1 칩(106)과 인캡슐레이션(116) 사이의 횡방향 갭(118)에 제공된 후의 도 1의 칩 패키지(100)를 도시한다. 물질(200)은 횡방향 갭(118)의 둘레를 충진함으로써, 갭(118) 내의 물질(200), 캐리어(102) 및 제 1 칩(106)에 의해 한정된 캐비티(202)를 형성한다. 캐비티(202)는 횡방향 갭(118)의 둘레를 충진하는 물질(200)의 인접성(contiguousness) 및 공극률(porosity)에 따라 실링될 수 있다. 일 실시예에서, 폴리머 클레이, 고밀도 절연성 경질 폼(PE foam), 겔 등과 같은 반고체 물질이 제 1 칩(106)과 인캡슐레이션(116) 사이에 비어있는 횡방향 공간을 충진하지만 제 1 칩(106)의 민감한 영역(120)을 덮지 않도록 횡방향 갭(118)의 둘레를 따라 도포된다. 반고체 물질은 고온에서 경화된 후에 고형화될 수 있다. 예를 들어, 폴리머 클레이는 본질적으로 플라스틱인 PVC(폴리 염화 비닐)이지만, 경화될 때까지 매우 가단성이 있는 플라스틱이다. 폴리머 클레이는 열화(deterioration) 없이 여러 번 성형되고 재성형될 수 있다. 경화되면 폴리머 클레이는 단단하고 내구성이 있다.
도 4는 물질(300)이 제 1 칩(106)과 인캡슐레이션(116) 사이의 횡방향 갭(118) 내에 제공된 후의 도 1의 칩 패키지(100)의 다른 실시예를 도시한다. 도 3과 관련하여 전술한 바와 같이, 폴리머 클레이, 고밀도 절연성 경질 폼(PE 폼), 겔 등의 반고체 물질이 횡방향 갭(118)의 둘레를 따라 도포되어 빈 공간을 충진할 수 있지만 제 1 칩(106)의 민감한 영역(120)을 덮지 않고, 그 이후 고온에서 경화시킴으로써 고형화된다.
물질(200/300) 후경화(post-curing)의 형상은 도 3 및 도 4에 도시된 바와 같이, 사용된 물질의 유형, 물질(200/300)이 도포되고 성형되는 방식에 따라 다를 수 있다. 예를 들어, 도 3의 물질(200)의 상부 표면은 볼록한 형상을 갖고, 도 4의 물질(300)의 상부 표면은 오목한 형상을 갖거나, 물질(200/300)은 또 다른 형상(예를 들어, 평평하거나, 물결 모양 등). 도 3의 물질(200)은 제 1 칩(106)에 대한 결합 구조체(108)의 최외측 부분까지 횡방향으로 연장된다. 도 4의 물질(300)은 결합 구조체(108)의 최외측 부분에 도달하기 전에 횡방향으로 종결되므로, 물질(300)과 결합 구조체(108)의 최외측 부분 사이에 횡방향 갭(302)이 존재한다.
도 5a 내지 도 5g는 적층된 칩들의 배열을 갖는 칩 패키지(400)에 관한 다른 실시예를 도시한다. 도 5a는 칩 패키지(400)의 상부측 사시도를 도시하고, 도 5b는도 5a와 동일한 도면을 도시하지만 패키지(400)의 특정 내부 세부사항을 도시하고, 도 5c는 칩 패키지(400)의 하부측 사시도를 도시한다. 도 5d는 도 5b의 A-A'로 표시된 선을 따른 칩 패키지(400)의 횡단면도를 도시하고, 도 5e는 도 5d에 도시된 횡단면의 칩 패키지(500)의 대응하는 측면 사시도를 도시한다. 도 5f는 도 5b의 B-B'로 표시된 선을 따라 취한 칩 패키지(500)의 횡단면 사시도를 도시하고, 도 5g는도 5f에 도시된 횡단면도를 따른 칩 패키지(500)의 대응하는 측면도를 도시한다.
도 5a 내지 도 5g에 도시된 실시예에 따르면, 칩 패키지(400)는 제 1 측면(404) 및 제 1 측면(404)에 대향하는 제 2 측면(406)을 갖는 PCB와 같은 캐리어(402)를 포함한다. 제 1 칩(408)은 결합 구조체(410)에 의해 캐리어(402)의 제 1 측면(404)에 결합된다. 결합 구조체(410)는 Cu 필러, 충진된 비아, 솔더 등을 포함할 수 있다. 결합 구조체(410)는 제 1 칩(408)과 캐리어(402) 사이에 거리(d1)를 제공한다. 제 2 칩(412)은 Cu 필러, 충진된 비아, 솔더 등을 포함하고 제 2 칩(412)과 캐리어(402) 사이에 거리(d2)를 제공하는 결합 구조체(414)에 의해 캐리어(402)의 제 2 측면(406)에 결합된다. 칩(408, 412)은 종방향으로 정렬되어, 패키지(400)의 기생 인덕턴스 및 저항을 감소시킬 수 있고, 표면 I/O를 갖는 양 측면 상에 리드리스 패키지(leadless package)를 생산하며, 작은 풋 프린트를 갖는다. 예를 들어, 칩(408, 412) 사이의 거리는 50% 짧아질 수 있고/있거나 패키지(400)의 풋 프린트는 40% 감소할 수 있다.
칩 패키지(400)는 또한 제 1 부분(416a) 및 제 2 부분(416b)을 갖는 인캡슐레이션(416)을 포함한다. 인캡슐레이션(416)의 제 1 부분(416a)은 캐리어(402)의 제 1 측면(404)에서 제 1 칩(408)을 적어도 부분적으로 인클로징하고, 인캡슐레이션(416)의 제 2 부분(416b)은 캐리어(402)의 제 2 측면(406)에서 제 2 칩(412)을 적어도 부분적으로 인클로징한다. 하나 이상의 비아(418)는 인캡슐레이션(416)의 제 1 부분(416a), 캐리어(402) 및 인캡슐레이션(416)의 제 2 부분(416b)을 통과하여 연장된다. 도전성 물질(420)은 제 1 측면(404) 또는 제 2 측면(406) 중 하나에서 캐리어(402)의 금속 접촉 영역(403)과 전기적으로 접촉하도록, 인캡슐레이션(416)의 제 1 부분(416a) 또는 제 2 부분(416b) 내의 비아(420) 중 일부 또는 전부의 측벽을 적어도 부분적으로 덮는다.
일 실시예에서, 도전성 물질(420)은 비아(418)의 상반부 또는 하반부를 도금함으로써 형성된다. 비아들(418)의 다른 절반은 도전성 물질(420)이 전혀 없을 수 있다. 예를 들어, 비아들(418)의 상반부 또는 하반부는 도금 용액이 비아들(418)의 이 부분을 접착/도금하지 않도록 미리 코팅될 수 있다. 몰드 컴파운드는 금속 분말 및 절연 물질과 혼합되어 비아들(418)의 다른 절반의 도금을 가능하게 한다. 레이저가 금속을 노출시키기 위해 금속 분말을 절연 처리하는 절연 물질을 제거/연소하는데 사용될 수 있어 도금 물질이 금속을 도금하게 한다. 측벽의 다른 부분 상에 남아 있는 코팅은 도금 용액이 비아들(418)을 효과적으로 통과하도록 보장한다.
다른 실시예에서, 비아들(418)의 상반부 및 하반부 둘 모두는 도전성 물질(420)에 의해 도금된다. 하나 이상의 비아(418)의 도금된 상반부 또는 하반부는 캐리어(402)의 측면들(404, 406) 중 하나에서 캐리어(402)의 금속 접촉 영역(403)과 전기적으로 접촉하고, 다른 도금된 절반은 캐리어(402)의 다른 측면(406, 404)에 대한 열 전도 경로를 제공한다. 도 5d 내지 도 5g는 도전성 물질(420)에 의해 도금된 비아(418)의 상반부만을 도시하지만, 그 대신 하반부가 도금될 수 있거나, 예를 들어, 전술된 프리코팅 단계를 생략함으로써, 상반부 및 하반부 둘 모두가 코팅될 수도 있다.
비아들(418)의 단지 하나의 절반 또는 둘 모두가 도전성 물질(420)로 도금되는지 여부에 관계없이, 타깃 레이저가 비교적 작은 비아들(418)을 형성하는데 사용될 수 있다. 비아들(418)의 깊이/높이(H)와 비아들(418)의 폭(W)의 비는 1:1보다 클 수 있는데, 예를 들어, 10:1보다 클 수 있다. 예를 들어, 비아 높이(H)는 1mm 일 수 있고 폭(W)은 0.1mm 일 수 있다. 다른 비아들(422)은 인캡슐레이션의 제 1 부분(416a) 또는 제 2 부분(416b) 중 어느 하나를 통해 캐리어(402)로 연장되지만, 두 부분(416a, 416b) 모두를 통과하는 것은 아니다. 이러한 비아들(422)은 동일하거나 상이한 도전성 물질(420)로 코팅될 수 있고, 일 측면(404/406)에서 캐리어(402)의 금속 접촉 영역들(403)과 전기적으로 접촉할 수 있다.
금속화 층(424)은 인캡슐레이션(416)의 제 1 부분(416a) 또는 제 2 부분(416b) 상에 위치할 수 있다. 각각의 금속화 층(424)은 금속 패드(426) 및 각각의 금속 트레이스(428)를 포함할 수 있다. 금속 패드(426)는 패키지(400)에 대한 I/O 상호접속점을 제공한다. 금속 트레이스(428)는 대응하는 금속 패드(426)를 비아(418/422)의 제 1 단부에서 도전성 물질(420)에 접속하고, 도전성 물질(420)은 제 1 단부에 대향하는 비아(418/422)의 제 2 단부에서 캐리어(402)의 금속 접촉 영역(403)과 전기적으로 접촉한다.
칩 패키지(400)는 제 1 칩(408)과 캐리어(402) 사이 또는 제 2 칩(412)과 캐리어(402) 사이에 캐비티(430)를 더 포함할 수 있다. 일 실시예에서, 칩 패키지(400)는 RF 모듈을 형성하는 QFP(quad flat package) 패키지이고, 제 1 칩(408)은 MEMS 기반 가변 필터이고, 제 2 칩(412)은 RF 칩이다. 이 실시예에 따르면, 캐비티(430)는 MEMS 기반 가변 필터와 캐리어(402) 사이에 제공된다. 캐비티(430)는 캐비티(430) 내에 배치되고 제 1 칩(408)의 둘레를 둘러싸는 물질(432)에 의해 실링될 수 있다.
도 6a 및 도 6b는 칩 패키지의 캐비티를 실링하는 일 실시예를 도시한다. 도 6a 및 도 6b는 캐비티 실링 방법의 상이한 단계들 동안의 하향식 평면도 및 대응하는 단면도를 도시한다. 도 6a 및 도 6b에 도시된 실시 예에 따르면, 캐비티는 칩 패키지 인캡슐레이션의 적용 전에 실링된다. 도 6a는 결합 구조체(506)에 의해 캐리어(504)의 제 1 측면(502)에 결합된 제 1 칩(500)을 도시한다. 일 실시예에서, 제 1 칩(500)은 SAW 필터 칩이고 결과적인 패키지는 RF 모듈을 형성한다. SAW 필터 칩(500)은 플립 칩 구조를 가질 수 있고, 제 1 칩(500)과 캐리어(504) 사이의 캐비티(508)는 2 부분 접착 프로세스에 의해 실링된다.
도 6a는 접착제(510)의 링이 제 1 칩(500)의 둘레 주변에서 캐리어(504) 상에 도포되는 접착 프로세스의 제 1 부분을 도시한다. 일 실시예에서, 접착제(510)의 링은 3.5에서 4.0 사이의 범위의 요변성(thixotropy)을 갖는다.
도 6b는 접착제(512)의 글로브(glob)가 접착제(510)의 링에 의해 한정되는 둘레 내에서 제 1 칩(500) 상에 도포되는 접착 프로세스의 제 2 부분을 도시한다. 이러한 프로세스는 일반적으로 글로브 톱(glob-top)이라고 지칭된다. 일 실시예에서, 접착제(512)의 글로브는 3.5와 4.0 사이의 범위에서 요변성을 갖는다. 예를 들어, 접착제의 링(510)은 약 3.5의 요변성을 가질 수 있고 접착제(512)의 글로브는 약 4.0의 요변성을 가질 수 있다. 접착제(512)의 글로브와 함께 접착제의 링(512)은 공기 캐비티(508)를 실링하는 접착제 기반 실링 구조를 형성하여, 필름 보조 몰딩, 트랜스퍼 몰딩, 사출 성형 등과 같은 후속 몰딩 프로세스 동안 몰드 컴파운드가 제 1 칩(500) 아래에 스며드는 것을 방지한다. 일 실시예에서, 캐비티(508)를 실링하는데 사용되는 접착제(510, 512)는 Shin-Etsu MicroSi에 의해 판매된 실리콘 다이 부착 물질 KJR 9602 시리즈와 같은 실리콘 물질을 각각 포함한다. 결과적인 접착제 장착형(glue-on-glue) 캐비티 실링 구조는 패키지 크기를 줄이고, 에폭시 기반 접착제를 사용하면 Si 및 금속 뚜껑에 비해 접착력이 향상된다. 캐리어(504)는 패키지 및 제 1 칩(500)에 대한 전기적 접속을 가능하게 하도록 다양한 금속 패드(514) 및 도전성 비아(516)를 가질 수 있다.
도 6c는 도 6a 및 도 6b에 도시된 방법에 의해 형성된 실링된 캐비티(508)를 갖는 실제의 예시적인 패키지(600)의 이미지를 도시한다. 접착제(510, 512)는 필름 보조 몰딩, 트랜스퍼 몰딩, 사출 성형 등과 같은 후속 몰딩 프로세스 동안 몰드 컴파운드(602)가 제 1 칩(500) 아래에 스며드는 것을 방지하면서 공기 캐비티(508)를 실링하는 접착제 기반의 실링 구조체를 함께 형성한다. 접착제(510, 512)에 의해 형성된 접착제 기반의 실링 구조체는 칩(500) 및 캐리어(504)와 함께 제 1 칩(500)을 횡방향으로 둘러싸고, 캐리어(504)와 칩(500) 사이에 캐비티(508)를 한정한다.
도 7a 및 도 7b는 칩 패키지의 캐비티를 실링하는 다른 실시예를 도시한다. 도 7a 및 도 7b는 캐비티 실링 방법의 상이한 단계들 동안의 하향식 평면도 및 대응하는 단면도를 각각 도시한다. 도 7a 및 도 7b에 도시된 실시예는 도 6a 및 도 6b에 도시된 실시예와 유사하다. 그러나 글로브 톱 프로세스 대신 접착제 기록/인쇄 프로세스가 사용된다. 도 6a와 유사하게, 도 7a는 제 1 칩(500)의 둘레 주변에서 캐리어(504) 상에 도포된 접착제(510)의 링을 도시한다. 도 7b는 접착제(700)의 제 2 링이 제 1 칩(500)과 접착제(510) 사이의 갭(702) 내로 도포되는 접착 프로세스의 제 2 부분을 도시한다. 도 6b에 도시된 실시예와 달리, 접착제(700)의 제 2 링은 글로브 톱 프로세스 대신에 표준 기록/인쇄 프로세스에 의해 도포된다. 예를 들어, 접착제의 제 2 링(700)은 스크린 또는 스텐실에 의해 인쇄될 수 있다.
본 명세서에 기술된 접착제 기반 캐비티 실링 구조는 접착제 경화 프로세스 동안 축적되는 압력에 영향을 받을 수 있다. 완화되지 않으면, 접착제 기반 실링 구조체가 부풀어 오르고 파열되어 후속하여 들어갈 인캡슐레이션 물질에 대한 경로를 제공할 수도 있다. 접착제 기반 캐비티 실링 구조체가 파열되면 캐비티는 부분적으로 또는 전체적으로 인캡슐레이션 물질로 충진될 수 있어, 충진된 캐비티에 인접한 칩을 의도된 대로 효과적으로 사용되지 못하게 만든다. 예를 들어, 몰드 컴파운드가 캐비티에 들어가고 칩의 민감한 영역에 대해 응고되면 MEMS 기반 압력 센서 또는 SAW 필터는 전혀 기능하지 않는다.
도 8은 결합 구조체(810)에 의해 캐리어(800)의 도전성 영역(808)에 결합된 칩(806)과 캐리어(800) 사이에 형성된 캐비티(804)에 통로를 제공하기 위한 하나 이상의 벤트 홀(802)을 갖는 캐리어(800)의 일 실시예의 단면도를 도시한다. 접착제 기반 캐비티 실링 구조체(812), 예를 들어, 도 6a-6b 또는 도 7a-7b와 관련하여 본 명세서에서 이전에 설명된 종류의 접착제는 캐리어(800)와 칩(806) 사이의 캐비티(804)를 실링한다. 벤트 홀(들)(802)은 접착제 경화 프로세스 동안 언플러그 상태로 남아있고, 이로써 접착제 경화 동안 캐비티(804) 내에 축적되는 압력은 벤트 홀(들)(802)을 통해 빠져나올 수 있다. 빠져나오는 기체는 도 8의 아래쪽 화살표로 도시된다.
벤트 홀(들)(802)에 의해 형성된 통로는, 예를 들어, 인캡슐레이션 물질이 벤트 홀(들)(802)을 통해 캐비티(804)에 후속하여 들어가는 것을 방지하기 위해, 접착제 경화를 완료한 후에 출구 측에서 실링될 수 있다. 예를 들어, 물질(미도시)은 벤트 홀(들)(802)을 적어도 부분적으로 충진하여 통로를 차단할 수 있다. 벤트 홀(들)(802)을 적어도 부분적으로 충진하는 물질은 솔더, Cu 필러, SnAg 범프, 접착제 및/또는 에폭시 등을 포함할 수 있다. 벤트 홀(들)(802)에 의해 형성된 통로는, 예를 들어, 부분적으로 또는 완전히 코팅된 마감부를 사용하여, 물질을 실링하는 공기 경로에 대해 저항력이 있도록 설계될 수 있으며, 이는 덮기 위한 솔더 증착을 사용한 구리 마감부, 칩 실링을 위한 금 마감부, 접착제 물질 등으로 제한되지 않는다.
도 9a 내지 9c는 캐리어 내에 벤트 홀을 형성하는 일 실시예를 도시한다. 도 9a는 벤트 홀(902)이 캐리어(900) 내에 형성된 후 그리고 칩(904)이 결합 구조체(906)에 의해 캐리어(900)에 결합되기 전의 캐리어(900)의 평면도이다. 캐리어(900)는 캐리어(900)의 양 측면 사이에 전기 접속부를 제공하기 위한 도금된 스루 홀(908)을 포함할 수 있다. 캐리어(900)는 금속 트레이스(912)에 의해 도금된 스루 홀(908)에 접속된 금속 패드(910)를 또한 포함할 수 있다. 캐리어(900)는 벤트 홀(902)을 더 포함한다. 벤트 홀(902)은, 예를 들어, 레이저 드릴링, 드릴 비트를 사용한 기계적 드릴링 등에 의해 벤트 홀(908)과 동일한 방식으로 형성될 수 있다. 벤트 홀(902)은 도금될 수도 있고 도금되지 않을 수도 있다. 도 9b는 칩(904)이 결합 구조체(906)에 의해 캐리어(900)에 결합된 후의 캐리어(900)를 도시한다. 결합 구조체(906)는 Cu 필러, 충진된 비아(via), 솔더 등을 포함할 수 있고, 본원에서 전술된 바와 같이 제 1 칩(904)과 캐리어(900) 사이에 거리(d1)를 제공한다. 결합 구조체(906)는 캐리어(900)의 금속 패드(910)에 접속된다. 도 9c는 도 9b에서 C-C'로 표시된 선을 따른 단면도이다. 도 9c에 도시된 바와 같이, 벤트 홀(902)은, 예를 들어, 도 6a-6b 또는 도 7a-7b 관련하여 본원에서 전술된 종류의 접착제 기반 캐비티 실링 구조체를 사용하여, 캐리어(900)와 칩(904) 사이의 캐비티(914)가 실링될 때까지 언플러그드된 채로 있다. 접착제 기반 실링 구조체(916)는 칩(904) 및 캐리어(900)와 함께 칩(904)을 적어도 횡방향으로 둘러싸고 캐리어(900)와 칩(904) 사이의 캐비티(914)를 한정한다. 접착제 경화 프로세스 동안 캐비티(914) 내에 축적되는 압력은 벤트 홀(902)을 통해 빠져나간다. 벤트 홀(902)은, 예를 들어, 본 명세서에서 전술한 바와 같이 접착제 경화의 완료 후에 충진/실링될 수 있다.
도 10a는 PCB 기반 캐리어(1002)에 결합된 복수의 칩(1000)의 하향식 평면도이다. 접착제 기반 실링 구조체(1004)가 각 칩(1000)에 제공되어 캐리어(1002)와 각각의 칩(1000) 사이의 캐비티를 실링한다. 도 10a에 도시된 캐리어(1002)는 접착제 경화 프로세스 동안 압력을 해제하기 위한 벤트 홀을 포함하지 않는다. 접착제 기반 실링 구조체(1004) 내의 벌지(bulges)(1006)는 도 10a에서 확실히 알 수 있다. 이 예에서 접착제 경화 프로세스는 150C에서 2시간 동안 수행되었고, 벌징은 35C에서 발생하기 시작하였으며 경화 조건이 제거된 후에도 계속되었다.
도 10b는 도 10a에 도시된 것과 동일한 PCB 기반 캐리어(1002)의 하향식 평면도를 도시하지만, 칩(1000) 아래에서 도 10b에서 보이지 않는 벤트 홀이 본 명세서에 전술한 바와 같이 캐리어(1002) 내에 형성된다. 벤트 홀은 칩(1000) 아래에서 각각의 캐비티로의 통로를 제공하여, 접착제 경화 프로세스 동안 축적되는 압력이 빠져나갈 수 있게 한다. 도 10b의 접착제 기반 실링 구조체(1004)는 도 10a에서와 동일한 경화 조건 동안 벌징을 경험하였다. 벤트 홀은 본 명세서에서 전술한 바와 같이 접착제 경화 프로세스 후에 충진/실링될 수 있다.
도 11a 내지 도 11d는 적층된 칩(408, 412)의 배열을 갖는 칩 패키지(1100)의 다른 실시예를 도시한다. 도 11a 내지 도 11d에 도시된 실시예는 도 5a 내지 도 5g에 도시된 실시예와 유사하다. 그러나, 도전성 물질(420)은 와이어형 컨덕터(1102)를 형성하도록 인캡슐레이션(116)의 상부(116a)의 둘레 내의 비아(418)를 충진한다. 노치 또는 리세스(1104)가 인캡슐레이션 물질(416)의 외측에 형성될 수 있고 여기서 와이어형 컨덕터가(1102)가 종결된다. 솔더 범프(1106)가 비아(418)의 제 1 단부에서 와이어형 컨덕터(1102)와 전기적으로 접촉하기 위해 각각의 노치/리세스(1104)에 형성될 수 있다. 와이어형 컨덕터(1102)는 제 1 단부에 대향하는 비아(418)의 제 2 단부에서 캐리어(402)와 접촉한다. 도 11a는 노치/리세스(1104)가 인캡슐레이션(416)에 형성된 후이지만, 비아 도금 이전 및 솔더 범프 형성 이전인 칩 패키지(1100)를 도시한다. 도 11b는 도 11a의 D-D'로 표시된 선을 따르지만, 비아 도금 후의 대응하는 단면도를 도시한다. 도 11c는 솔더 범프(1106)가 인캡슐레이션(416)의 노치/리세스(1104) 내에 형성된 후의 칩 패키지(1100)를 도시하고, 도 11d는 도 11c의 D-D'로 표시된 선을 따른 대응 단면도를 도시한다.
도 12는 적층 칩들의 배열을 갖는 칩 패키지(1200)의 다른 실시예의 측면 사시도를 도시한다. 도 12에 도시된 실시예는 도 11a 내지 도 11d에 도시된 실시예와 유사하다. 그러나, 실링된 캐비티에 인접한 칩(408)은 인캡슐레이션 프로세스 동안 쉽게 실현될 수 있는 노출된 표면(1202)을 갖는다. 도 12는 패키지(1200)의 하부에 도시된 패키지(1200)의 특정 내부 상세 사항을 도시한다.
다양한 칩 패키지 실시예들이 도시되고 설명되었다. 이하에 예들이 또한 제공된다.
예 1: 칩 패키지는 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖는 캐리어와, 캐리어의 제 1 측면에 결합된 제 1 칩과, 캐리어의 제 2 측면에 결합된 제 2 칩과, 캐리어의 제 1 측면에 제 1 칩을 적어도 부분적으로 인클로징하는 제 1 부분과, 캐리어의 제 2 측면 상에 제 2 칩을 적어도 부분적으로 인클로징하는 제 2 부분을 갖는 인캡슐레이션과, 적어도 하나의 비아 - 비아는 인캡슐레이션의 제 1 부분, 캐리어 및 인캡슐레이션의 제 2 부분을 통과하여 연장됨 - 와, 캐리어에 전기적으로 접촉하기 위해 적어도 하나의 비아를 적어도 부분적으로 충진하는 도전성 물질을 포함한다. 칩 패키지를 형성하는 대응하는 방법은, 제 1 측면 및 제 1 측면에 대향하는 제 2 측면을 갖는 캐리어를 제공하는 단계와, 캐리어의 제 1 측면에 제 1 칩을 결합하는 단계와, 제 2 칩을 캐리어의 제 2 측면에 결합하는 단계와, 인캡슐레이션의 제 1 부분으로 캐리어의 제 1 측면에 제 1 칩을 적어도 부분적으로 인캡슐레이팅 하고, 인캡슐레이션의 제 2 부분으로 인캡슐레이션의 제 2 측면 상에 제 2 칩을 적어도 부분적으로 인캡슐레이팅하는 단계와, 적어도 하나의 비아를 형성하는 단계 - 비아는 인캡슐레이션의 제 1 부분, 캐리어 및 인캡슐레이션의 제 2 부분을 통과하여 연장됨 - 와, 캐리어를 전기적으로 접촉시키기 위해 적어도 하나의 비아 내에 도전성 물질을 적어도 부분적으로 충진하는 단계를 포함한다.
예 2: 예 1의 칩 패키지/방법으로서, 캐리어는 적어도 하나의 금속화 층을 포함하고 제 1 칩 및 제 2 칩은 금속화 층에 전기적으로 결합된다.
예 3: 예 1 또는 예 2의 칩 패키지/방법으로서, 캐리어는 적어도 제 1 금속화 층 및 제 2 금속화 층을 포함하고, 제 1 칩은 제 1 금속화 층에 전기적으로 결합되고 제 2 칩은 제 2 금속화 층에 전기적으로 결합되며, 선택적으로 캐리어는 제 1 금속화 층의 적어도 일부분을 제 2 금속화 층의 적어도 일부분에 전기적으로 결합시키는 비아를 포함한다.
예 4: 예 3의 칩 패키지/방법으로서, 제 1 금속화 층은 캐리어의 제 1 측면 상에 위치하고 제 2 금속화 층은 캐리어의 제 2 측면 상에 위치한다.
예 5: 예 1 내지 예 4 중 어느 한 예의 칩 패키지/방법으로서, 캐리어는 적어도 하나의 비 도전성 층을 포함한다.
예 6: 예 1 내지 예 5 중 어느 한 예의 칩 패키지/방법으로서, 캐리어는 인쇄 회로 기판이다.
예 7: 예 1 내지 예 6 중 어느 한 예의 칩 패키지/방법으로서, 제 1 칩은 컨트롤러 칩, 로직 칩, MEMS 칩, 센서 칩, 파워 칩, 가변 필터를 갖는 회로를 포함하는 칩, SAW 필터 및/또는 BAW 필터를 갖는 회로를 포함하는 칩으로 구성된 그룹 중 하나 또는 둘 이상의 조합이고, 제 2 칩은 컨트롤러 칩, 로직 칩, MEMS 칩, 센서 칩, 파워 칩, 가변 필터를 갖는 회로를 포함하는 칩, SAW 필터 및/또는 BAW 필터를 갖는 회로를 포함하는 칩으로 구성된 그룹 중 하나 또는 둘 이상의 조합이다.
예 8: 예 1 내지 예 7 중 어느 한 예의 칩 패키지/방법으로서, 제 1 칩은 제 2 칩과 상이한 구성을 갖는다.
예 9: 예 1 내지 예 8 중 어느 한 예의 칩 패키지/방법으로서, 제 1 칩은 제 2 칩에 전기적으로 결합된다.
예 10: 예 1 내지 예 9 중 어느 한 예의 칩 패키지/방법으로서, 제 1 칩 또는 제 2 칩 중 적어도 하나가 결합 구조체에 의해 캐리어에 전기적으로 결합되고, 선택적으로 결합 구조체는 제 1 칩과 캐리어 사이 및/또는 제 2 칩과 캐리어 사이에 거리를 제공한다.
예 11: 예 10의 칩 패키지/방법으로서, 칩 패키지는 제 1 칩과 적어도 하나의 캐리어 사이의 캐비티를 포함하거나 칩 패키지는 제 2 칩과 캐리어 사이의 캐비티를 포함한다.
예 12: 예 11의 칩 패키지/방법으로서, 캐비티는 공기 캐비티를 포함한다.
예 13: 예 10 내지 예 12 중 어느 한 예의 칩 패키지/방법으로서, 제 1 칩을 캐리어에 결합하는 결합 구조체는 솔더 볼을 포함한다.
예 14: 예 1 내지 예 13 중 어느 한 예의 칩 패키지/방법으로서, 제 2 칩을 캐리어에 결합시키는 결합 구조체는 솔더 볼을 포함한다.
예 15: 예 1 내지 예 14 중 어느 한 예의 칩 패키지/방법으로서, 인캡슐레이션의 제 1 부분 및 인캡슐레이션의 제 2 부분은 물리적으로 접촉하고 선택적으로 캐리어를 인클로징한다.
예 16: 예 1 내지 예 15 중 어느 한 예의 칩 패키지/방법으로서, 인캡슐레이션의 제 1 부분은 인캡슐레이션의 제 2 부분으로부터 분리된다.
예 17: 예 1 내지 예 16 중 어느 한 예의 칩 패키지/방법으로서, 인캡슐레이션의 제 1 부분, 캐리어 및 제 1 칩은 제 1 칩과 캐리어 사이의 캐비티를 한정한다.
예 18: 예 1 내지 예 17 중 어느 한 예의 칩 패키지/방법으로서, 인캡슐레이션의 제 2 부분, 캐리어 및 제 2 칩은 제 2 칩과 캐리어 사이의 캐비티를 한정한다.
예 19: 예 1 내지 예 18 중 어느 한 예의 칩 패키지/방법으로서, 인캡슐레이션의 제 1 부분 또는 인캡슐레이션의 제 2 부분 중 적어도 하나는 몰드를 포함한다.
예 20: 예 19의 칩 패키지/방법으로서, 인캡슐레이션의 제 1 부분의 물질은 인캡슐레이션의 제 2 부분의 물질과 상이하다.
예 21: 예 1 내지 예 20 중 어느 한 예의 칩 패키지/방법으로서, 제 1 칩은 제 1 칩을 캐리어에 전기적으로 결합하도록 결합 구조체에 결합되는 제 1 측면을 포함하고, 제 1 칩은 제 1 측면에 대향하는 제 2 측면을 포함하며, 제 1 칩 부분의 제 2 측면은 인캡슐레이션의 제 1 부분에 적어도 부분적으로 영향을 받지 않는다.
예 22: 예 1 내지 예 21 중 어느 한 예의 칩 패키지/방법으로서, 제 2 칩은 캐리어에 제 2 칩을 전기적으로 결합하도록 결합 구조체에 결합되는 제 1 측면을 포함하고, 제 2 칩은 제 1 측면에 대향하는 제 2 측면을 포함하며, 제 2 칩의 제 2 측면은 인캡슐레이션의 제 2 부분에 적어도 부분적으로 영향을 받지 않는다.
예 23: 예 1 내지 예 22 중 어느 한 예의 칩 패키지/방법으로서, 캐리어는 하나 이상의 금속화 층을 포함하고 비아 내의 도전성 물질은 하나 이상의 금속화 층에 전기적으로 결합된다.
예 24: 예 1 내지 예 23 중 어느 한 예의 칩 패키지/방법으로서, 비아 내의 도전성 물질은 제 1 칩 및/또는 제 2 칩에 전기적으로 결합된다.
예 25: 예 1 내지 예 24 중 어느 한 예의 칩 패키지/방법으로서, 칩 패키지는 각각이 도전성 물질로 부분적으로 충진되는 복수의 비아를 포함하고, 적어도 하나의 추가의 비아는 제 2 칩에 전기적으로 결합된다.
예 26: 예 25의 칩 패키지/방법으로서, 적어도 하나의 비아는 제 2 칩에 전기적으로 결합되지 않고, 적어도 하나의 추가의 비아는 제 1 칩에 대한 전기적 결합에 영향을 받지 않는다.
예 27: 예 1 내지 예 26 중 어느 한 예의 칩 패키지/방법으로서, 적어도 하나의 비아 내의 도전성 물질은 인캡슐레이션의 제 1 부분을 통과하여 연장된다.
예 28: 예 27의 칩 패키지/방법으로서, 인캡슐레이션의 제 2 부분을 통과하여 연장되는 적어도 하나의 비아의 일부는 도전성 물질에 영향을 받지 않는다.
예 29: 예 1 내지 예 28 중 어느 한 예의 칩 패키지/방법으로서, 적어도 하나의 비아 내의 도전성 물질은 인캡슐레이션의 제 2 부분을 통과하여 연장된다.
예 30: 예 29의 칩 패키지/방법으로서, 인캡슐레이션의 제 1 부분을 통과하여 연장되는 적어도 하나의 비아의 일부는 도전성 물질에 영향을 받지 않는다.
예 31: 예 1 내지 예 30 중 어느 한 예의 칩 패키지/방법으로서, 적어도 하나의 비아는 인캡슐레이션의 제 1 부분, 캐리어 및 인캡슐레이션의 제 2 부분을 통과하여 연장되는 캐비티를 포함한다.
예 32: 예 31의 칩 패키지/방법으로서, 도전성 물질은 캐비티의 측벽을 적어도 부분적으로 형성한다.
예 33: 예 1 내지 예 32 중 어느 한 예의 칩 패키지/방법으로서, 칩 패키지는 적어도 하나의 비아에 결합된 인터페이스를 포함한다.
예 34: 예 33의 칩 패키지/방법으로서, 인터페이스는 적어도 하나의 비아의 캐비티를 통해 기체 또는 액체 중 적어도 하나를 도입하도록 구성된다.
예 35: 예 1 내지 예 34 중 어느 한 예의 칩 패키지/방법으로서, 적어도 하나의 비아의 도전성 물질의 구조는 적어도 하나의 비아 내에 도전성 물질을 도금함으로써 한정된다.
예 36: 예 35의 칩 패키지/방법으로서, 도금 프로세스는 무전해 도금 프로세스를 포함한다.
예 37: 예 1 내지 예 36 중 어느 한 예의 칩 패키지/방법으로서, 금속화 층은 인캡슐레이션의 제 1 부분 상에 위치한다.
예 38: 예 1 내지 예 37 중 어느 한 예의 칩 패키지/방법으로서, 금속화 층은 인캡슐레이션의 제 2 부분 상에 위치한다.
예 39: 예 1 내지 예 38 중 어느 한 예의 칩 패키지/방법으로서, 적어도 하나의 비아 내의 도전성 물질은 인캡슐레이션의 제 1 부분 상에 위치한 금속화 층 또는 인캡슐레이션의 제 2 부분 상에 위치한 금속화 층 중 적어도 하나에 전기적으로 결합된다.
예 40: 예 37 내지 예 39 중 어느 한 예의 칩 패키지/방법으로서, 금속화 층은 복수의 금속화 층을 포함한다.
예 41: 예 37 내지 예 40 중 어느 한 예의 칩 패키지/방법으로서, 금속화 층은 재분배 층을 형성한다.
예 42: 예 37 내지 예 41 중 어느 한 예의 칩 패키지/방법으로서, 금속화 층은 적어도 하나의 접촉 패드를 포함한다.
예 43: 예 37 내지 예 42 중 어느 한 예의 칩 패키지/방법으로서, 금속화 층은 제 1 칩에 전기적으로 결합된다.
예 44: 예 37 내지 예 43 중 어느 한 예의 칩 패키지/방법으로서, 금속화 층은 제 2 칩에 전기적으로 결합된다.
예 45: 칩 패키지는 제 1 측면을 갖는 캐리어와, 결합 구조체에 의해 캐리어의 제 1 측면에 결합되는 제 1 칩 - 결합 구조체는 제 1 칩과 캐리어 사이에 거리를 제공함 - 과, 캐리어의 제 1 측면 상의 인캡슐레이션을 포함하되, 인캡슐레이션은 제 1 칩으로부터 적어도 부분적으로 측 방향으로 이격되어 제 1 칩과 인캡슐레이션 사이에 갭을 형성하고, 갭은 캐리어의 제 1 측면까지 연장된다.
예 46: 예 45의 칩 패키지로서, 갭은 공기 갭을 포함한다.
예 47: 예 45 또는 예 46의 칩 패키지로서, 제 1 칩과 인캡슐레이션 사이의 갭 내에 물질을 더 포함하되, 캐비티는 갭 내의 물질, 캐리어 및 칩에 의해 형성된다.
예 48: 예 47의 칩 패키지로서, 물질의 기하학적 형태는 점성 및 표면 장력을 갖는 액체 물질로서 갭 내에 충진되는 경화된 액체 물질인 물질 및 액체 물질을 고체 물질로 변형하기 위한 연속적인 경화에 의해 한정되고, 액체 물질은 이의 점성 및 표면 장력에 의해 제 1 칩과 인캡슐레이션 사이의 갭을 적어도 부분적으로 충진하지만 캐비티를 최대한 부분적으로 충진한다.
예 49: 예 45 내지 예 48 중 어느 한 예의 칩 패키지로서, 제 1 칩과 인캡슐레이션 사이의 갭 내의 물질의 표면은 인캡슐레이션의 표면과 밀착하여 닫히고 제 1 칩의 표면과 밀착하여 닫힌다.
예 50: 예 45 내지 예 49 중 어느 한 예의 칩 패키지로서, 물질은 제 1 칩을 적어도 부분적으로 덮는다.
예 51: 예 50의 칩 패키지로서, 칩 위의 물질의 표면이 인캡슐레이션의 표면과 밀착하여 닫힌다.
예 52: 예 45 내지 예 51 중 어느 한 예의 칩 패키지로서, 제 1 칩과 인캡슐레이션 사이의 갭 내의 물질은 폴리머 클레이, 폼, PE 폼, 겔, 폴리 염화 비닐로 구성된 그룹 중 적어도 하나이다.
예 53: 예 45 내지 예 52 중 어느 한 예의 칩 패키지로서, 제 1 칩과 인캡슐레이션 사이의 갭 내의 물질은 전기 절연성이다.
예 54: 예 45 내지 예 53 중 어느 한 예의 칩 패키지로서, 캐리어의 제 2 측면에 결합된 제 2 칩 - 인캡슐레이션의 제 2 부분은 캐리어의 제 2 측면 상의 제 2 칩을 적어도 부분적으로 인클로징함 - 과, 적어도 하나의 비아 - 비아는 인캡슐레이션의 제 1 부분, 캐리어 및 인캡슐레이션의 제 2 부분을 통과하여 연장됨 - 를 더 포함한다.
예 55: 예 45 내지 예 54 중 어느 한 예의 칩 패키지로서, 캐리어는 적어도 하나의 금속화 층을 포함하고 제 1 칩 및/또는 제 2 칩은 금속화 층에 전기적으로 결합된다.
예 56: 예 45 내지 예 55 중 어느 한 예의 칩 패키지로서, 캐리어는 적어도 제 1 금속화 층 및 제 2 금속화 층을 포함하고, 제 1 칩은 제 1 금속화 층에 전기적으로 결합되고/되거나 제 2 금속화 층은 제 2 금속화 층에 전기적으로 결합된다.
예 57: 예 56의 예의 칩 패키지로서, 캐리어는 제 1 금속화 층의 적어도 일부를 제 2 금속화 층의 적어도 일부에 전기적으로 결합한다.
예 58: 예 56 또는 예 57 중 어느 한 예의 칩 패키지로서, 제 1 금속화 층은 캐리어의 제 1 측면 상에 위치하고 제 2 금속화 층은 캐리어의 제 2 측면 상에 위치한다.
예 59: 예 45 내지 예 58 중 어느 한 예의 칩 패키지로서, 캐리어는 적어도 하나의 비도전성 층을 포함한다.
예 60: 예 45 내지 예 59 중 어느 한 예의 칩 패키지로서, 캐리어는 인쇄 회로 기판이다.
예 61: 예 45 내지 60 중 어느 하나의 칩 패키지로서, 제 1 칩은 컨트롤러 칩, 로직 칩, MEMS 칩, 센서 칩, 파워 칩, 가변 필터를 갖는 회로를 포함하는 칩, SAW 필터 및/또는 BAW 필터를 갖는 회로를 포함하는 칩으로 구성된 그룹 중 하나 또는 둘 이상의 조합이다.
예 62: 예 54 내지 예 61 중 어느 하나의 칩 패키지에서, 제 2 칩은 컨트롤러 칩, 로직 칩, MEMS 칩, 센서 칩, 파워 칩, 가변 필터를 갖는 회로를 포함하는 칩, SAW 필터 및/또는 BAW 필터를 갖는 회로를 포함하는 칩으로 구성된 그룹 중 하나 또는 둘 이상의 조합이다.
예 63: 칩 패키지를 냉각시키는 방법으로서, 칩 패키지는 이전 예들 중 어느 하나의 예에 따른 칩 패키지이고, 기체 및/또는 액체는 적어도 하나의 비아 내의 캐비티 내로 도입된다.
"제 1", "제 2" 등과 같은 용어는 다양한 요소, 영역, 섹션 등을 설명하기 위해 사용되며, 제한하고자 하는 것은 아니다. 동일한 용어는 설명 전반에 걸쳐 동일한 요소를 지칭한다.
본 명세서에서 사용된 용어 "갖는(having)", "포함하는(containing)", "포함하는(including)", "포함하는(comprising)" 등은 명시된 요소 또는 특징의 존재를 나타내지만 추가 요소 또는 특징을 배제하지 않는 개방된 용어이다. 관사("a", "an" 및 "the")는 문맥상 달리 명백히 표시되지 않는 한 단수형뿐만 아니라 복수형을 포함하고자 한다.
특정 실시예들이 본 명세서에 도시되고 설명되었지만, 다양한 대안적이고/이거나 균등한 구현예들이 본 발명의 범위를 벗어나지 않으면서 도시되고 설명된 특정 실시예들을 대체할 수 있다는 것은 당업자에게 자명하다. 본 출원은 본 명세서에서 논의된 특정 실시예들의 임의의 채택 또는 변형을 포괄하고자 한다. 따라서, 본 발명은 청구 범위 및 그 균등물에 의해서만 제한되도록 의도된다.

Claims (24)

  1. 칩 패키지로서,
    제 1 측면 및 상기 제 1 측면에 대향하는 제 2 측면을 갖는 캐리어와,
    상기 캐리어의 상기 제 1 측면에 결합된 제 1 칩과,
    상기 캐리어의 상기 제 2 측면에 결합된 제 2 칩과,
    상기 캐리어의 상기 제 1 측면 상에 상기 제 1 칩을 적어도 부분적으로 인클로징하는 제 1 부분, 및 상기 캐리어의 상기 제 2 측면 상에 상기 제 2 칩을 적어도 부분적으로 인클로징하는 제 2 부분을 갖는 인캡슐레이션(encapsulation)과,
    상기 인캡슐레이션의 상기 제 1 부분, 상기 캐리어 및 상기 인캡슐레이션의 상기 제 2 부분을 통과하여 연장되는 비아(via)와,
    상기 제 1 측면 또는 상기 제 2 측면 중 하나에 상기 캐리어를 전기적으로 접촉시키기 위해, 상기 인캡슐레이션의 상기 제 1 부분 또는 상기 제 2 부분 내에 상기 비아의 측벽을 적어도 부분적으로 덮는 도전성 물질(electrically conductive material)을 포함하는
    칩 패키지.
  2. 제 1 항에 있어서,
    상기 비아의 상반부 또는 하반부는 상기 도전성 물질에 의해 도금되고, 상기 비아의 다른 절반은 상기 도전성 물질이 없는
    칩 패키지.
  3. 제 1 항에 있어서,
    상기 비아의 상반부 및 하반부는 상기 도전성 물질에 의해 각각 도금되고, 상기 비아의 도금된 상기 상반부 또는 상기 하반부 중 하나는 상기 캐리어의 측면들 중 하나에서 상기 캐리어와 전기적으로 접촉되고, 상기 비아의 도금된 상기 상반부 또는 상기 하반부 중 다른 하나는 상기 캐리어의 다른 측면에 열 전도 경로를 제공하는
    칩 패키지.
  4. 제 1 항에 있어서,
    상기 제 1 칩 및 상기 제 2 칩은 종방향으로 정렬되는
    칩 패키지.
  5. 제 1 항에 있어서,
    상기 인캡슐레이션의 상기 제 1 부분 또는 상기 제 2 부분 상에 위치한 금속화 층(metallization layer)을 더 포함하되,
    상기 금속화 층은 금속 패드 및 상기 비아의 제 1 단부에서 상기 금속 패드를 상기 도전성 물질에 접속하는 금속 트레이스를 포함하고, 상기 도전성 물질은 상기 제 1 단부에 대향하는 상기 비아의 제 2 단부에서 상기 캐리어에 전기적으로 접촉하는
    칩 패키지.
  6. 제 1 항에 있어서,
    상기 비아의 깊이와 상기 비아의 폭의 비는 1:1보다 큰
    칩 패키지.
  7. 제 1 항에 있어서,
    상기 도전성 물질은 상기 인캡슐레이션의 상기 제 1 부분 또는 상기 제 2 부분 내의 상기 비아를 충진하는
    칩 패키지.
  8. 제 7 항에 있어서,
    상기 비아의 제 1 단부에서 상기 도전성 물질과 전기적으로 접촉하는 솔더 범프를 더 포함하되,
    상기 도전성 물질은 상기 제 1 단부에 대향하는 상기 비아의 제 2 단부에서 상기 캐리어와 전기적으로 접촉하는
    칩 패키지.
  9. 제 1 항에 있어서,
    상기 제 1 칩과 상기 캐리어 사이 또는 상기 제 2 칩과 상기 캐리어 사이에 캐비티를 더 포함하는
    칩 패키지.
  10. 제 9 항에 있어서,
    상기 제 1 칩 또는 상기 제 2 칩이 배치되는, 상기 인캡슐레이션 내에 형성된 리세스(recess)의 둘레의 주변에 상기 캐비티를 실링하는 물질을 더 포함하는
    칩 패키지.
  11. 제 10 항에 있어서,
    상기 물질은 폴리머 클레이(polymer clay), 절연성 경질 폼(insulative rigid foam) 또는 겔인
    칩 패키지.
  12. 제 9 항에 있어서,
    상기 제 1 칩 또는 상기 제 2 칩은 MEMS 칩이고, 상기 캐비티는 상기 MEMS 칩에 인접한
    칩 패키지.
  13. 제 9 항에 있어서,
    상기 캐비티를 실링하는 접착제 기반 실링 구조체(glue-based sealing structure)를 더 포함하는
    칩 패키지.
  14. 제 13 항에 있어서,
    상기 접착제 기반 실링 구조체는 상기 제 1 칩 또는 상기 제 2 칩을 횡방향으로 둘러싸는 제 1 접착제 및 상기 제 1 접착제에 의해 횡방향으로 둘러싸인 상기 칩을 덮는 제 2 접착제를 포함하는
    칩 패키지.
  15. 제 13 항에 있어서,
    상기 접착제 기반 실링 구조체는 상기 제 1 칩 또는 상기 제 2 칩을 횡방향으로 둘러싸는 제 1 접착제 및 상기 제 1 접착제에 의해 횡방향으로 둘러싸인 상기 칩과 상기 제 1 접착제 사이의 갭을 충진하는 제 2 접착제를 포함하는
    칩 패키지.
  16. 제 9 항에 있어서,
    상기 캐리어 내에 형성되고 상기 캐비티에 통로를 제공하는 하나 이상의 벤트 홀(vent hole)을 더 포함하는
    칩 패키지.
  17. 제 16 항에 있어서,
    상기 통로를 차단하도록 상기 하나 이상의 벤트 홀을 적어도 부분적으로 충진하는 물질을 더 포함하는
    칩 패키지.
  18. 제 17 항에 있어서,
    상기 하나 이상의 벤트 홀을 적어도 부분적으로 충진하는 상기 물질은 솔더, Cu 필러(pillar), SnAg 범프, 접착제 및/또는 에폭시를 포함하는
    칩 패키지.
  19. 칩 패키지로서,
    제 1 측면 및 상기 제 1 측면에 대향하는 제 2 측면을 갖는 캐리어와,
    상기 캐리어의 상기 제 1 측면에 결합된 제 1 칩과,
    상기 캐리어의 상기 제 1 측면 상에서 상기 제 1 칩을 적어도 부분적으로 인클로징하는 인캡슐레이션과,
    상기 제 1 칩과 상기 캐리어 사이의 캐비티와,
    상기 제 1 칩을 횡방향으로 둘러싸고 상기 캐비티를 부분적으로 한정하는 접착제 기반 실링 구조체와,
    상기 캐리어 내에 형성되고 상기 캐비티에 대한 통로를 제공하는 하나 이상의 벤트 홀을 포함하는
    칩 패키지.
  20. 제 19 항에 있어서,
    상기 통로를 차단하도록 상기 하나 이상의 벤트 홀을 적어도 부분적으로 충진하는 물질을 더 포함하는
    칩 패키지.
  21. 제 20 항에 있어서,
    상기 하나 이상의 벤트 홀을 적어도 부분적으로 충진하는 상기 물질은, 솔더, Cu 필러, SnAg 범프, 접착제 및/또는 에폭시를 포함하는
    칩 패키지.
  22. 칩 패키지로서,
    제 1 측면을 갖는 캐리어와,
    결합 구조체에 의해 상기 캐리어의 상기 제 1 측면에 결합된 제 1 칩 - 상기 결합 구조체는 상기 제 1 칩과 상기 캐리어 사이에 거리를 제공함 - 과,
    상기 캐리어의 상기 제 1 측면 상의 인캡슐레이션 - 상기 인캡슐레이션은 상기 제 1 칩과 상기 인캡슐레이션 사이의 갭을 형성하도록 상기 제 1 칩으로부터 적어도 부분적으로 횡방향으로 이격되고, 상기 갭은 상기 캐리어의 상기 제 1 측면으로 연장됨 - 을 포함하는
    칩 패키지.
  23. 제 22 항에 있어서,
    상기 갭은 공기 갭을 포함하는
    칩 패키지.
  24. 제 22 항에 있어서,
    상기 제 1 칩과 상기 인캡슐레이션 사이의 갭 내의 물질을 더 포함하되,
    상기 갭 내의 상기 물질, 상기 캐리어 및 상기 칩에 의해 캐비티가 형성되는
    칩 패키지.
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