KR20190066489A - Semiconductor memory device and manufactureing the same - Google Patents

Semiconductor memory device and manufactureing the same Download PDF

Info

Publication number
KR20190066489A
KR20190066489A KR1020170166233A KR20170166233A KR20190066489A KR 20190066489 A KR20190066489 A KR 20190066489A KR 1020170166233 A KR1020170166233 A KR 1020170166233A KR 20170166233 A KR20170166233 A KR 20170166233A KR 20190066489 A KR20190066489 A KR 20190066489A
Authority
KR
South Korea
Prior art keywords
layer
substrate
conductive pattern
conductive layer
connection conductive
Prior art date
Application number
KR1020170166233A
Other languages
Korean (ko)
Other versions
KR102533149B1 (en
Inventor
황성민
임준성
김지혜
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170166233A priority Critical patent/KR102533149B1/en
Priority to SG10201803464XA priority patent/SG10201803464XA/en
Priority to DE102018110017.5A priority patent/DE102018110017B4/en
Priority to US15/982,213 priority patent/US10692881B2/en
Priority to JP2018111100A priority patent/JP6985212B2/en
Priority to CN201810600087.4A priority patent/CN109037210B/en
Publication of KR20190066489A publication Critical patent/KR20190066489A/en
Priority to US16/901,171 priority patent/US10886299B2/en
Application granted granted Critical
Publication of KR102533149B1 publication Critical patent/KR102533149B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H01L27/11551—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H01L27/11524—
    • H01L27/11529—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND

Abstract

Disclosed is a semiconductor memory device with increased electrical characteristics. In the semiconductor memory device comprising a cell array region and a peripheral circuit region, the cell array region includes: an electrode structure including a plurality of electrodes which is sequentially stacked on a body conductive layer; and vertical structures passing through the electrode structure to be connected to the body conductive layer. The peripheral circuit region includes: a residual substrate on the body conductive layer; and a connection conductive pattern passing through the residual substrate to be connected to the body conductive layer.

Description

반도체 메모리 소자 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTUREING THE SAME}Technical Field [0001] The present invention relates to a semiconductor memory device,

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 3차원 비휘발성 메모리 소자에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a three-dimensional nonvolatile memory device.

우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 특히, 메모리 소자의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 종래의 2차원 메모리 소자의 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 소자의 집적도는 증가하고는 있지만 여전히 제한적이다.It is required to increase the degree of integration of semiconductor devices to satisfy excellent performance and low cost. In particular, the degree of integration of memory devices is an important factor in determining the price of a product. The degree of integration of the conventional two-dimensional memory device is largely determined by the area occupied by the unit memory cell, and thus is greatly influenced by the level of the fine pattern forming technique. However, the integration of the two-dimensional semiconductor memory device is increasing, but it is still limited, because it requires expensive equipment to miniaturize the pattern.

본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 메모리 소자를 제공하는데 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor memory device having improved electrical characteristics.

본 발명이 이루고자 하는 다른 기술적 과제는 두께를 줄일 수 있는 반도체 메모리 소자를 제공하는 데 있다.It is another object of the present invention to provide a semiconductor memory device capable of reducing the thickness.

본 발명의 실시예들에 따른 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 셀 어레이 영역은: 바디 도전층 상에 차례로 적층된 복수의 전극들을 포함하는 전극 구조체; 및 상기 전극 구조체를 관통하여 상기 바디 도전층에 연결되는 수직 구조체들을 포함하고, 상기 주변 회로 영역은 상기 바디 도전층 상의 잔류 기판 및 상기 잔류 기판을 관통하여 상기 바디 도전층에 연결되는 연결 도전 패턴을 포함할 수 있다.A semiconductor memory device according to embodiments of the present invention includes a cell array region and a peripheral circuit region, and the cell array region includes: an electrode structure including a plurality of electrodes sequentially stacked on a body conductive layer; And a vertical structure connected to the body conductive layer through the electrode structure, wherein the peripheral circuit region includes a connection conductive pattern connected to the body conductive layer through the remaining substrate and the residual substrate on the body conductive layer, .

본 발명의 실시예들에 따른 반도체 메모리 소자는 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 셀 어레이 영역은: 바디 도전층 상에 차례로 적층된 복수의 전극들을 포함하는 전극 구조체; 및 상기 전극 구조체를 관통하여 상기 바디 도전층에 연결되는 수직 구조체들을 포함하고, 상기 주변 회로 영역은 상기 바디 도전층 상의 잔류 기판 및 상기 잔류 기판을 관통하여 상기 바디 도전층에 연결되는 연결 도전 패턴을 포함하고, 상기 연결 도전 패턴의 하면은 상기 수직 구조체들의 하면과 실질적으로 동일 레벨일 수 있다. A semiconductor memory device according to embodiments of the present invention includes a cell array region and a peripheral circuit region, and the cell array region includes: an electrode structure including a plurality of electrodes sequentially stacked on a body conductive layer; And a vertical structure connected to the body conductive layer through the electrode structure, wherein the peripheral circuit region includes a connection conductive pattern connected to the body conductive layer through the remaining substrate and the residual substrate on the body conductive layer, And the lower surface of the connection conductive pattern may be substantially level with the lower surface of the vertical structures.

본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법은 기판을 준비하는 것, 상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고; 상기 주변 회로 영역의 기판의 상부에 매립되는 연결 도전 패턴을 형성하는 것; 상기 셀 어레이 영역의 기판 상부를 제거하는 것; 상기 기판과 연결되는 수직 구조체들을 형성하는 것; 상기 기판의 하부를 제거하여 상기 수직 구조체들의 하부 및 상기 연결 도전 패턴의 하부를 노출하는 것; 및 상기 수직 구조체들의 하부들 및 상기 연결 도전 패턴의 하부와 공통적으로 연결되는 바디 도전층을 형성하는 것을 포함할 수 있다. A method of manufacturing a semiconductor memory device according to embodiments of the present invention includes preparing a substrate, the substrate including a cell array region and a peripheral circuit region; Forming a connection conductive pattern embedded in an upper portion of the substrate of the peripheral circuit region; Removing an upper portion of the substrate of the cell array region; Forming vertical structures coupled to the substrate; Removing the lower portion of the substrate to expose a lower portion of the vertical structures and a lower portion of the connection conductive pattern; And forming a body conductive layer that is commonly connected to the lower portions of the vertical structures and the lower portion of the connection conductive pattern.

본 발명의 실시예들에 따르면, 전기적 특성이 개선된 반도체 메모리 소자가 제공될 수 있다. 본 발명의 실시예들에 따르면 반도체 메모리 소자의 두께를 줄일 수 있다. 본 발명의 실시예들에 따르면, 바디 도전층에 연결되는 연결 도전 패턴을 형성할 수 있다.According to the embodiments of the present invention, a semiconductor memory element with improved electrical characteristics can be provided. According to embodiments of the present invention, the thickness of the semiconductor memory device can be reduced. According to embodiments of the present invention, a connection conductive pattern connected to the body conductive layer can be formed.

도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 2b는 도 2a의 I-I'선에 따른 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 도 2b의 A 영역의 확대도들이다.
도 4a는 본 발명의 실시예들에 따른 도 2b의 B 영역의 확대도들이다.
도 4b 내지 도 4f는 본 발명의 실시예들에 따른 반도체 메모리 소자들의 단면도로, 도 2b의 B 영역의 확대도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다.
도 6 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다.
도 21은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다. 1 is a simplified circuit diagram showing a cell array of semiconductor memory devices according to embodiments of the present invention.
2A is a plan view of a semiconductor memory device according to embodiments of the present invention.
2B is a cross-sectional view taken along the line I-I 'in FIG. 2A.
Figures 3A and 3B are enlarged views of region A of Figure 2B in accordance with embodiments of the present invention.
FIG. 4A is an enlarged view of region B of FIG. 2B according to embodiments of the present invention. FIG.
FIGS. 4B to 4F are cross-sectional views of semiconductor memory devices according to embodiments of the present invention, and are enlarged views of region B of FIG. 2B.
5 is a plan view of a semiconductor memory device according to embodiments of the present invention.
FIGS. 6 to 14 are views for explaining a method of manufacturing a semiconductor memory device according to embodiments of the present invention, and are cross-sectional views taken along line I-I 'of FIG.
FIGS. 15 to 17 are views for explaining a method of manufacturing a semiconductor memory device according to embodiments of the present invention, and are cross-sectional views taken along line I-I 'of FIG. 5.
FIGS. 18 to 20 are views for explaining a method of manufacturing a semiconductor memory device according to embodiments of the present invention, and are cross-sectional views taken along line I-I 'of FIG. 5.
21 is a cross-sectional view of a semiconductor memory device according to embodiments of the present invention.

이하, 도면들을 참조하여, 본 발명의 개념에 따른 실시예들에 대해 상세히 설명하기로 한다. Hereinafter, embodiments according to the concept of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.1 is a simplified circuit diagram showing a cell array of semiconductor memory devices according to embodiments of the present invention.

도 1을 참조하면, 일 실시예에 따른 반도체 메모리 소자의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL) 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.Referring to FIG. 1, a cell array of a semiconductor memory device according to an embodiment is disposed between a common source line CSL, a plurality of bit lines BL and a common source line CSL and bit lines BL. And a plurality of cell strings CSTR.

공통 소스 라인(CSL)은 기판 상에 배치되는 도전성 박막 또는 기판 내에 형성되는 불순물 영역일 수 있다. 비트 라인들(BL)은 기판으로부터 이격되어, 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일부 실시예들에 따르면, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있다. 여기서, 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소스 라인들(CSL)의 각각이 전기적으로 제어될 수도 있다. The common source line CSL may be a conductive thin film disposed on the substrate or an impurity region formed in the substrate. The bit lines BL may be conductive patterns (e.g., metal lines) spaced from the substrate and disposed on the substrate. The bit lines BL are two-dimensionally arranged, and a plurality of cell strings CSTR may be connected in parallel to each of the bit lines BL. The cell strings CSTR may be connected in common to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between the plurality of bit lines BL and the common source line CSL. According to some embodiments, a common source line (CSL) may be provided in plurality. Here, electrically the same voltage may be applied to the common source lines CSL, or each of the common source lines CSL may be electrically controlled.

셀 스트링들(CSTR)의 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.Each of the cell strings CSTR includes a ground selection transistor GST connected to the common source line CSL, a string selection transistor SST connected to the bit line BL, and ground and string selection transistors GST, And a plurality of memory cell transistors MCT arranged between the memory cell transistors MCT and SST. The ground selection transistor GST, the string selection transistor SST, and the memory cell transistors MCT may be connected in series.

공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL1-WLn) 및 복수 개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT)의 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.The common source line CSL may be connected in common to the sources of the ground selection transistors GST. In addition, the ground selection line GSL, the plurality of word lines WL1-WLn and the plurality of string selection lines SSL, which are disposed between the common source line CSL and the bit lines BL, As the gate electrodes of the selection transistor GST, the memory cell transistors MCT and the string selection transistors SST, respectively. In addition, each of the memory cell transistors MCT may include a data storage element.

도 2a는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 2b는 도 2a의 I-I'선에 따른 단면도이다. 도 3a 및 도 3b는 본 발명의 실시예들에 따른 도 2b의 A 영역의 확대도들이다. 도 4a는 2b의 B 영역의 확대도이다. 2A is a plan view of a semiconductor memory device according to embodiments of the present invention. 2B is a cross-sectional view taken along the line I-I 'in FIG. 2A. Figures 3A and 3B are enlarged views of region A of Figure 2B in accordance with embodiments of the present invention. 4A is an enlarged view of a region B of 2b.

도 2a 및 도 2b, 도 3a 및 도 3b, 및 도 4a를 참조하여, 셀 어레이 영역(CR), 연결 영역(ER) 및 주변 회로 영역(PR)을 포함하는 반도체 메모리 소자가 제공될 수 있다. 일 예로, 상기 반도체 메모리 소자는 플래시 메모리 소자일 수 있다. 상기 셀 어레이 영역(CR)은 복수의 메모리 셀들이 제공되는 영역으로, 본 발명의 실시예들에 따르면 도 1의 셀 어레이가 제공되는 영역일 수 있다. Referring to FIGS. 2A and 2B, 3A and 3B, and 4A, a semiconductor memory device including a cell array region CR, a connection region ER, and a peripheral circuit region PR may be provided. For example, the semiconductor memory device may be a flash memory device. The cell array region CR may be an area where a plurality of memory cells are provided, and in accordance with embodiments of the present invention, the cell array of FIG. 1 is provided.

상기 주변 회로 영역(PR)은 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치되는 영역일 수 있다. 설명의 간소화를 위하여 상기 셀 어레이 영역(CR)의 일 측에 상기 주변 회로 영역(PR)이 배치된 것으로 도시하였으나, 이와는 달리 상기 주변 회로 영역(PR)은 상기 셀 어레이 영역(CR)의 타 측들 중 적어도 일부에 추가로 배치될 수 있다. 일 예로, 상기 주변 회로 영역(PR)은 상기 셀 어레이 영역(CR)을 둘러쌀 수 있다. The peripheral circuit region PR may be a region in which a word line driver, a sense amplifier, row and column decoders, and control circuits are disposed. The peripheral circuit region PR may be formed on one side of the cell array region CR in order to simplify the description. Alternatively, the peripheral circuit region PR may be formed on one side of the cell array region CR, As shown in FIG. For example, the peripheral circuit region PR may surround the cell array region CR.

상기 연결 영역(ER)은 이하 설명될 게이트 전극들의 전기적 연결을 위한 접속 패드들이 제공되는 영역일 수 있다. 상기 접속 패드들은 상기 게이트 전극들의 단부들로, 계단 형상을 가질 수 있다. The connection region ER may be an area where connection pads are provided for electrical connection of the gate electrodes to be described below. The connection pads may have a stepped shape with the ends of the gate electrodes.

상기 주변 회로 영역(PR)에 잔류 기판(103)이 제공되고, 상기 잔류 기판(103) 상에 주변 트랜지스터들(PT)이 제공될 수 있다. 상기 주변 트랜지스터들(PT)은 게이트 전극들(PG) 및 게이트 절연층을 포함할 수 있다. 상기 주변 트랜지스터들(PT)은 PMOS 트랜지스터 및/또는 NMOS 트랜지스터를 포함할 수 있다.A residual substrate 103 may be provided in the peripheral circuit region PR and peripheral transistors PT may be provided on the residual substrate 103. [ The peripheral transistors PT may include gate electrodes PG and a gate insulating layer. The peripheral transistors PT may include a PMOS transistor and / or an NMOS transistor.

상기 잔류 기판(103)은 매립 절연층(BX) 및 상기 매립 절연층(BX) 상의 주변 활성층(UT)을 포함할 수 있다. 상기 잔류 기판(103)은 절연층 상의 반도체(semiconductor-on-insulator) 기판의 일부일 수 있다. 일 예로, 상기 잔류 기판(103)은 SOI(Silicon-On-Insulator) 기판에서 하부 반도체층이 제거된 구조일 수 있다. 상기 잔류 기판(103)은 상기 매립 절연층(BX) 및 상기 주변 활성층(UT)을 관통하는 소자 분리막(102)을 포함할 수 있다. 상기 소자 분리막(102)은 실리콘 산화물을 포함할 수 있다. 상기 매립 절연층(BX)의 측벽은 이하 설명될 게이트 전극들 중 적어도 하나의 측벽과 마주볼 수 있다. The residual substrate 103 may include a buried insulating layer BX and a peripheral active layer UT on the buried insulating layer BX. The remaining substrate 103 may be part of a semiconductor-on-insulator substrate. For example, the residual substrate 103 may have a structure in which a lower semiconductor layer is removed from an SOI (Silicon-On-Insulator) substrate. The remaining substrate 103 may include an isolation layer 102 penetrating the buried insulation layer BX and the peripheral active layer UT. The device isolation film 102 may include silicon oxide. The sidewalls of the buried insulating layer BX may face the sidewalls of at least one of the gate electrodes to be described below.

상기 잔류 기판(103)은 게이트 전극들이 형성되는 상면(103a) 및 상기 상면(103a)의 반대면인 하면(103b)을 포함할 수 있다. 일 예로, 상기 잔류 기판의 상면(103a)과 상기 잔류 기판의 하면(103b) 사이의 거리, 즉, 상기 잔류 기판(103)의 두께는 약 50nm 내지 1000㎛일 수 있다. The remaining substrate 103 may include an upper surface 103a on which gate electrodes are formed and a lower surface 103b opposite to the upper surface 103a. For example, the distance between the upper surface 103a of the residual substrate and the lower surface 103b of the residual substrate, that is, the thickness of the residual substrate 103 may be about 50 nm to 1000 μm.

상기 주변 활성층(UT)은 실질적으로 단결정 실리콘층일 수 있다. 본 명세서에서, 실질적으로 단결정이란 해당 층 내에 결정 입계가 존재하지 않고 결정의 배향(orientation)이 동일한 것을 의미한다. 실질적으로 단결정은 비록 국소적으로(locally) 결정 입계가 존재하거나 배향이 다른 부분이 존재함에도 불구하고 가상적으로(virtually) 해당 층 또는 부분이 단결정인 것을 의미한다. 일 예로, 실질적으로 단결정인 층은 다수의 소각 입계(low angle grain boundary)를 포함할 수 있다. The peripheral active layer UT may be a substantially single-crystal silicon layer. In this specification, a substantially single crystal means that the crystal grain boundary is not present in the layer and the orientation of the crystal is the same. Substantially monocrystalline means that the layer or portion is virtually monocrystalline, although there is a locally crystalline grain boundary or a portion with a different orientation. As an example, a layer that is substantially monocrystalline may comprise a plurality of low angle grain boundaries.

상기 주변 활성층(UT)은 상기 주변 트랜지스터(PT)의 소스 영역, 드레인 영역, 및 채널 영역이 형성되는 영역일 수 있다. 일 예로, 상기 주변 활성층(UT)은 상기 주변 트랜지스터(PT)의 종류에 따른 P형 또는 N형으로 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다. The peripheral active layer UT may be a region where a source region, a drain region, and a channel region of the peripheral transistor PT are formed. For example, the peripheral active layer UT may include a P-type or N-type doped source region and a drain region depending on the type of the peripheral transistor PT.

본 발명의 실시예들에 따르면, 상기 주변 회로 영역(PR)은 상기 잔류 기판(103) 아래에 바디 도전층(10)을 포함할 수 있다. 상기 바디 도전층(10)은 상기 잔류 기판의 하면(103b)과 접할 수 있으나 이에 한정되지 않는다. 상기 바디 도전층(10)은 반도체 물질 및/또는 금속 물질을 포함할 수 있다. 일 예로, 상기 바디 도전층(10)은 폴리 실리콘층과 같은 다결정 반도체층을 포함할 수 있다. 상기 바디 도전층(10)은 실리콘층에 한정되지 않으며 게르마늄층, 실리콘-게르마늄층 등일 수 있다. 상기 바디 도전층(10)은 상기 주변 회로 영역(PR)뿐 아니라, 상기 셀 어레이 영역(CR)에도 제공될 수 있다. 상기 바디 도전층(10)은 제 1 도전형을 가질 수 있다. 일 예로, 상기 제 1 도전형은 p형일 수 있다.According to embodiments of the present invention, the peripheral circuit region PR may include a body conductive layer 10 under the residual substrate 103. [ The body conductive layer 10 may be in contact with the lower surface 103b of the residual substrate, but is not limited thereto. The body conductive layer 10 may include a semiconductor material and / or a metal material. For example, the body conductive layer 10 may include a polycrystalline semiconductor layer such as a polysilicon layer. The body conductive layer 10 is not limited to the silicon layer but may be a germanium layer, a silicon-germanium layer, or the like. The body conductive layer 10 may be provided not only in the peripheral circuit region PR but also in the cell array region CR. The body conductive layer 10 may have a first conductivity type. For example, the first conductivity type may be p-type.

상기 주변 트랜지스터들(PT)을 덮는 층간 절연막들(IL1, IL2)이 제공될 수 있다. 일 예로, 상기 층간 절연막들(IL1, IL2)은 실리콘 산화막 및/또는 실리콘 산화질화막을 포함할 수 있다. 상기 층간 절연막들(IL1, IL2)을 관통하여 상기 주변 트랜지스터들(PT)에 연결되는 주변 콘택(165)이 제공될 수 있다. 상부 층간 절연막(IL2) 내에 제공되고 상기 주변 콘택(165)과 연결되는 주변 배선(PL)이 제공될 수 있다. 상기 주변 콘택(165) 및 상기 주변 배선(PL)은 도핑된 실리콘, 금속, 및 도전성 금속 질화물과 같은 도전 물질을 포함할 수 있다. Interlayer insulating films IL1 and IL2 covering the peripheral transistors PT may be provided. For example, the interlayer insulating layers IL1 and IL2 may include a silicon oxide layer and / or a silicon oxynitride layer. A peripheral contact 165 which is connected to the peripheral transistors PT through the interlayer insulating layers IL1 and IL2 may be provided. A peripheral wiring PL provided in the upper interlayer insulating film IL2 and connected to the peripheral contact 165 may be provided. The peripheral contact 165 and the peripheral wiring PL may include a conductive material such as doped silicon, metal, and conductive metal nitride.

상기 셀 어레이 영역(CR)은 상기 바디 도전층(10) 상에 차례로 적층된 게이트 전극들(GP)을 포함하는 전극 구조체들(ST)을 포함할 수 있다. 상기 게이트 전극들(GP) 사이에 절연층들(120)이 제공될 수 있다. 즉, 상기 바디 도전층(10) 상에 게이트 전극들(GP) 및 절연층들(120)이 교대로 반복하여 배치될 수 있다. 최하층 게이트 전극(GP)과 상기 바디 도전층(10) 사이에 버퍼층(111)이 제공될 수 있다 일 예로, 상기 절연층들(120) 및 상기 버퍼층(111)은 실리콘 산화막 및/또는 실리콘 산화질화막을 포함할 수 있다. 상기 버퍼층(111)은 상기 절연층들(120) 보다 얇을 수 있다. The cell array region CR may include electrode structures ST including gate electrodes GP sequentially stacked on the body conductive layer 10. Insulating layers 120 may be provided between the gate electrodes GP. That is, the gate electrodes GP and the insulating layers 120 may be alternately and repeatedly disposed on the body conductive layer 10. A buffer layer 111 may be provided between the bottom gate electrode GP and the body conductive layer 10. For example, the insulating layers 120 and the buffer layer 111 may be formed of a silicon oxide film and / . ≪ / RTI > The buffer layer 111 may be thinner than the insulating layers 120.

일 예로, 최하층 게이트 전극은 접지 선택 트랜지스터의 게이트 전극, 즉, 도 1의 접지 선택 라인(GSL)의 일부일 수 있으며, 최상층 게이트 전극은 스트링 선택 트랜지스터의 게이트 전극, 즉, 도 1의 스트링 선택 라인(SSL)의 일부일 수 있다. 최하층 게이트 전극과 최상층 게이트 전극 사이의 게이트 전극들은 셀 게이트 전극, 즉, 도 1의 워드 라인들(WL1~WLn)의 일부일 수 있다. 도면에는 게이트 전극들이 6개인 것을 도시하나, 이에 한정되지 않고 그 이상 또는 그 이하일 수 있다. In one example, the bottom layer gate electrode may be part of the gate electrode of the ground select transistor, i. E., The ground select line GSL of FIG. 1, and the top gate electrode may be the gate electrode of the string select transistor, SSL). The gate electrodes between the bottom layer gate electrode and the top layer gate electrode may be part of the cell gate electrode, i. E. The word lines WLl through WLn in Fig. The figure shows six gate electrodes, but is not limited thereto and may be more or less.

상기 전극 구조체들(ST) 내의 게이트 전극들(GP) 각각은 제 1 방향(D1)으로 연장될 수 있다. 상기 전극 구조체들(ST)은 분리 패턴들(145)을 사이에 두고 상호 제 2 방향(D2)으로 이격될 수 있다. 즉, 상기 전극 구조체들(ST) 사이에 분리 트렌치들(141)이 제공되고, 상기 분리 트렌치들(141) 내에 분리 패턴들(145)이 제공될 수 있다. 상기 분리 패턴들(145) 각각은 제 1 방향(D1)으로 연장될 수 있다. 일 예로, 상기 분리 패턴들(145)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. Each of the gate electrodes GP in the electrode structures ST may extend in the first direction D1. The electrode structures ST may be spaced apart from each other in the second direction D2 with the separation patterns 145 therebetween. That is, separation trenches 141 may be provided between the electrode structures ST, and separation patterns 145 may be provided in the isolation trenches 141. Each of the separation patterns 145 may extend in a first direction D1. For example, the separation patterns 145 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

상기 분리 패턴들(145)을 관통하여 상기 바디 도전층(10)에 연결되는 공통 소스 라인들(140)이 제공될 수 있다. 일 예로, 상기 공통 소스 라인들(140) 각각은 제 1 방향(D1)을 따라 연장하는 판(plate) 형태를 가질 수 있다. 이와는 달리, 상기 공통 소스 라인들(140)은 하나의 분리 패턴(145)을 관통하는 복수의 콘택들을 포함할 수 있다. Common source lines 140 may be provided through the isolation patterns 145 and connected to the body conductive layer 10. In one example, each of the common source lines 140 may have a plate shape extending along the first direction D1. Alternatively, the common source lines 140 may include a plurality of contacts through one isolation pattern 145.

상기 공통 소스 라인들(140)은 도핑된 실리콘, 금속, 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 공통 소스 라인들(140)이 도핑된 실리콘을 포함하는 경우, 상기 공통 소스 라인들(140)의 도전형은 상기 바디 도전층(10)의 도전형과 다른 제 2 도전형일 수 있다. 일 예로, 상기 제 2 도전형은 n형일 수 있다. 다른 예로, 상기 공통 소스 라인들(140)은 텅스텐, 티타늄, 탄탈륨, 및 이들의 질화물과 같은 금속 물질을 포함하는 경우, 상기 공통 소스 라인들(140)과 상기 바디 도전층(10) 사이에 텅스텐 실리사이드 등을 포함하는 금속 실리사이드층이 추가로 제공될 수 있다. The common source lines 140 may include at least one of doped silicon, metal, and conductive metal nitride. For example, when the common source lines 140 include doped silicon, the conductive type of the common source lines 140 may be a second conductive type different from the conductive type of the body conductive layer 10 . For example, the second conductivity type may be n-type. As another example, when the common source lines 140 include a metal material such as tungsten, titanium, tantalum, and their nitride, a tungsten (Ti) layer is formed between the common source lines 140 and the body conductive layer 10. [ A metal silicide layer including silicide and the like may be additionally provided.

상기 전극 구조체들(ST)을 관통하여 상기 바디 도전층(10)에 연결되는 수직 구조체들(VS)이 제공될 수 있다. 상기 수직 구조체들(VS) 각각은 위로부터 아래로 갈수록 폭이 좁아지는 원 기둥 형상일 수 있다. 상기 수직 구조체들(VS)은 상기 바디 도전층(10) 상에 2차원적으로 배열될 수 있다. 본 명세서에서, 2차원적 배열이란 평면적 관점에서 서로 수직한 제 1 방향(D1) 및 제 2 방향(D2)을 따라 각각 복수 개의 행 및 열을 구성하며 배치되는 것을 지칭할 수 있다. 일 예로, 제 1 방향(D1)을 따라 배치된 복수의 수직 구조체들(VS)은 하나의 열을 구성할 수 있으며, 수직 구조체들(VS)의 복수의 열이 하나의 전극 구조체(ST) 내에 배치될 수 있다. 일 예로, 도 2a에 도시된 바와 같이 4열의 수직 구조체들(VS)이 하나의 전극 구조체(ST) 내에 배치될 수 있으나, 이는 예시적인 것이며 4열보다 작은 수의 열 또는 4열보다 큰 수의 열이 하나의 전극 구조체(ST) 내에 배치될 수 있다. 실시예들에 따르면, 홀수 번째 열들을 구성하는 수직 구조체들(VS)은 짝수 번째 열들을 구성하는 수직 구조체들(VS)과 제 1 방향(D1)으로 오프셋되어 배치될 수 있다. Vertical structures VS connected to the body conductive layer 10 through the electrode structures ST may be provided. Each of the vertical structures VS may have a circular column shape having a narrower width from the top to the bottom. The vertical structures VS may be two-dimensionally arranged on the body conductive layer 10. In the present specification, the two-dimensional arrangement can be referred to as being arranged and arranged in a plurality of rows and columns, respectively, along the first direction D1 and the second direction D2, which are perpendicular to each other in plan view. For example, the plurality of vertical structures VS arranged in the first direction D1 may constitute one row, and a plurality of columns of the vertical structures VS may be arranged in one electrode structure ST . For example, as shown in FIG. 2A, four columns of vertical structures VS may be disposed in one electrode structure ST, but this is exemplary and may be a number of columns smaller than four columns or larger than four columns A row can be disposed in one electrode structure ST. According to the embodiments, the vertical structures VS constituting the odd-numbered columns may be arranged offset in the first direction D1 with the vertical structures VS constituting the even-numbered columns.

도 3a 및 도 3b에 도시된 바와 같이, 상기 수직 구조체들(VS) 각각은 매립 절연층(139), 채널 반도체층(CP) 및 정보 저장층(DS)을 포함할 수 있다. 일 예로, 상기 매립 절연층(139)은 원 기둥에 유사한 형상을 가질 수 있으며, 상기 채널 반도체층(CP) 및 상기 정보 저장층(DS)이 차례로 상기 매립 절연층(139) 상에 제공될 수 있다. 이와는 달리, 상기 매립 절연층(139)이 제공되지 않을 수 있다. 일 예로, 상기 매립 절연층(139)은 실리콘 산화막을 포함할 수 있다. 상기 채널 반도체층(CP)은 다결정 반도체 물질을 포함할 수 있다. 상기 채널 반도체층(CP)은 도핑되지 않은 진성(intrinsic) 상태이거나, 제 1 또는 제 2 도전형 불순물로 약하게 도핑될 수 있다. 일 예로, 상기 채널 반도체층(CP)은 다결정 실리콘층을 포함할 수 있다. 이와는 달리, 상기 채널 반도체층(CP)은 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 다른 실시예에서, 상기 채널 반도체층(CP) 대신하여 금속, 도전성 금속 질화물, 실리사이드와 같은 도전층, 또는 (탄소 나노 튜브 또는 그래핀 등과 같은) 나노 구조체가 제공될 수 있다. 상기 채널 반도체층(CP)은 그 하부가 오픈된 파이프 형태일 수 있다. 3A and 3B, each of the vertical structures VS may include a buried insulating layer 139, a channel semiconductor layer CP, and an information storage layer DS. For example, the buried insulating layer 139 may have a shape similar to a circular column, and the channel semiconductor layer CP and the information storage layer DS may be provided on the buried insulating layer 139 in order have. Alternatively, the buried insulating layer 139 may not be provided. For example, the buried insulating layer 139 may include a silicon oxide layer. The channel semiconductor layer CP may include a polycrystalline semiconductor material. The channel semiconductor layer CP may be in an undoped intrinsic state or may be lightly doped with the first or second conductivity type impurity. For example, the channel semiconductor layer CP may include a polycrystalline silicon layer. Alternatively, the channel semiconductor layer CP may comprise germanium or silicon-germanium. In another embodiment, a conductive layer such as a metal, a conductive metal nitride, a silicide, or a nanostructure (such as carbon nanotube or graphene) may be provided in place of the channel semiconductor layer CP. The channel semiconductor layer CP may be in the form of a pipe having a lower portion opened.

상기 정보 저장층(DS)은 상기 게이트 전극들(GP)에 인접한 블로킹 절연막, 상기 채널 반도체층(CP)에 인접한 터널 절연막, 및 이들 사이의 전하 저장막을 포함할 수 있다. 상기 블로킹 절연막은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 상기 블로킹 절연막은 복수의 박막들로 구성되는 다층막일 수 있다. 일 예로, 상기 블로킹 절연막은 제 1 블로킹 절연막 및 제 2 블로킹 절연막을 포함하고, 상기 제 1 및 제 2 블로킹 절연막들 각각은 알루미늄 산화막 및/또는 하프늄 산화막일 수 있다. 상기 제 1 및 제 2 블로킹 절연막들 모두 상기 채널 반도체층(CP)을 따라 수직으로 연장될 수 있으나, 이와는 달리, 상기 제 1 블로킹 절연막의 일부는 상기 게이트 전극들(GP)과 상기 절연층들(120) 사이로 연장될 수 있다. The information storage layer DS may include a blocking insulating layer adjacent to the gate electrodes GP, a tunnel insulating layer adjacent to the channel semiconductor layer CP, and a charge storage layer therebetween. The blocking insulating film may include a high-k film (for example, an aluminum oxide film or a hafnium oxide film). The blocking insulating film may be a multilayer film composed of a plurality of thin films. For example, the blocking insulating layer may include a first blocking insulating layer and a second blocking insulating layer, and each of the first and second blocking insulating layers may be an aluminum oxide layer and / or a hafnium oxide layer. The first and second blocking insulating layers may extend vertically along the channel semiconductor layer CP. Alternatively, a portion of the first blocking insulating layer may be formed between the gate electrodes GP and the insulating layers 120, respectively.

상기 전하 저장막은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막은, 예를 들면 실리콘 질화막을 포함할 수 있다. 상기 터널 절연막은 실리콘 산화막 및/또는 고유전막(예를 들어, 하프늄 산화막 또는 알루미늄 산화막)을 포함할 수 있다. 상기 전하 저장막 및 상기 터널 절연막은 상기 채널 반도체층(CP)을 따라 수직으로 연장될 수 있다.The charge storage film may be an insulating film including a charge trap film or conductive nanoparticles. The charge trap film may include, for example, a silicon nitride film. The tunnel insulating layer may include a silicon oxide layer and / or a high-k dielectric layer (for example, a hafnium oxide layer or an aluminum oxide layer). The charge storage layer and the tunnel insulating layer may extend vertically along the channel semiconductor layer CP.

도 3a 및 도 3b에 도시된 바와 같이, 상기 정보 저장층(DS)의 하면(DSb), 상기 채널 반도체층(CP)의 하면(CPb), 및 상기 매립 절연층(139)의 하면(139b)은 실질적으로 동일 레벨에 배치 및/또는 실질적으로 동일 평면 상에 배치될 수 있다. 일 예로, 상기 정보 저장층의 하면(DSb), 상기 채널 반도체층의 하면(CPb), 및 상기 매립 절연층의 하면(139b)은 상기 바디 도전층(10)의 상면(10a)과 접할 수 있다. 다른 실시예들에 따르면, 상기 정보 저장층(DS)의 하면(DSb), 상기 채널 반도체층(CP)의 하면(CPb), 및 상기 매립 절연층(139)의 하면(139b)은 이하 설명될 평탄화 공정의 종류에 따라 상호간에 레벨 차이가 존재할 수 있다. 3A and 3B, the lower surface DSb of the information storage layer DS, the lower surface CPb of the channel semiconductor layer CP, and the lower surface 139b of the buried insulating layer 139, May be disposed at substantially the same level and / or substantially coplanar. For example, the lower surface (DSb) of the information storage layer, the lower surface (CPb) of the channel semiconductor layer, and the lower surface 139b of the buried insulating layer may contact the upper surface 10a of the body conductive layer 10 . According to other embodiments, the lower surface DSb of the information storage layer DS, the lower surface CPb of the channel semiconductor layer CP, and the lower surface 139b of the buried insulating layer 139 are described below Depending on the type of planarization process, there may be a level difference between each other.

상기 채널 반도체층의 하면(CPb)과 상기 바디 도전층의 상면(10a)은 실질적으로 동일 면일 수 있다. 상기 채널 반도체층(CP)과 상기 바디 도전층(10) 사이에 계면이 관찰될 수 있으나, 이에 한정되지 않는다. 도 3a에 도시된 바와 같이, 상기 버퍼층(111)의 하면은 상기 바디 도전층의 상면(10a)과 접할 수 있으며, 상기 정보 저장층의 하면(DSb), 상기 채널 반도체층의 하면(CPb), 및 상기 매립 절연층의 하면(139b)과 동일 레벨에 배치될 수 있다. 이와는 달리, 도 3b에 도시된 바와 같이, 상기 버퍼층(111)과 상기 바디 도전층(10) 사이에 식각 정지막(113)이 제공될 수 있다. 상기 식각 정지막(113)의 하면은 상기 바디 도전층의 상면(10a)과 접할 수 있으며, 상기 정보 저장층의 하면(DSb), 상기 채널 반도체층의 하면(CPb), 및 상기 매립 절연층의 하면(139b)과 동일 레벨에 배치될 수 있다. 일 예로, 상기 식각 정지막(113)은 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다. The lower surface CPb of the channel semiconductor layer and the upper surface 10a of the body conductive layer may be substantially the same surface. An interface may be observed between the channel semiconductor layer CP and the body conductive layer 10, but the present invention is not limited thereto. 3A, the lower surface of the buffer layer 111 may contact the upper surface 10a of the body conductive layer, and the lower surface DSb of the information storage layer, the lower surface CPb of the channel semiconductor layer, And the lower surface 139b of the buried insulating layer. Alternatively, an etch stop layer 113 may be provided between the buffer layer 111 and the body conductive layer 10, as shown in FIG. 3B. The lower surface of the etch stop layer 113 may contact the upper surface 10a of the body conductive layer and the lower surface DSb of the information storage layer, the lower surface CPb of the channel semiconductor layer, And can be disposed at the same level as the lower surface 139b. For example, the etch stop layer 113 may include a metal oxide layer such as an aluminum oxide layer.

상기 수직 구조체들(VS)은 그 상부에 패드 패턴들(128)을 포함할 수 있다. 상기 패드 패턴들(128)은 도핑된 폴리 실리콘 또는 금속을 포함할 수 있다. 상기 패드 패턴들(128)의 측벽들은 상기 정보 저장층(DS)의 내측면과 접할 수 있다. The vertical structures VS may include pad patterns 128 thereon. The pad patterns 128 may comprise doped polysilicon or metal. The side walls of the pad patterns 128 may contact the inner surface of the information storage layer DS.

상기 수직 구조체들(VS) 상에 비트 라인들(BL)이 제공될 수 있다. 상기 비트 라인들(BL)은 복수의 수직 구조체들(VS)과 공통적으로 연결될 수 있다. 설명의 간소화를 위하여 도 2a는 비트 라인들(BL)의 일부만을 도시하였다. 상기 비트 라인들(BL)은 비트 라인 콘택들(164)을 통하여 상기 수직 구조체들(VS)과 전기적으로 연결될 수 있다. 상기 비트 라인들(BL)과 상기 수직 구조체들(VS)의 연결 방법은 도 2a에 도시된 바에 한정되지 않으며, 다양한 변형이 가능하다. 일 예로, 상기 비트 라인들(BL)과 상기 비트 라인 콘택들(164) 사이에 서브 비트라인들이 제공될 수 있다. 상기 비트 라인들(BL)과 상기 비트 라인 콘택들(164)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄) 중에서 선택된 적어도 하나를 포함할 수 있다.Bit lines BL may be provided on the vertical structures VS. The bit lines BL may be connected to a plurality of vertical structures VS in common. For the sake of simplicity, FIG. 2A shows only a part of the bit lines BL. The bit lines BL may be electrically connected to the vertical structures VS through the bit line contacts 164. The connection method of the bit lines BL and the vertical structures VS is not limited to that shown in FIG. 2A, and various modifications are possible. In one example, sub bit lines may be provided between the bit lines BL and the bit line contacts 164. The bit lines BL and the bit line contacts 164 may be formed of a metal (e.g., tungsten, copper or aluminum), a conductive metal nitride (e.g., titanium nitride or tantalum nitride) For example, titanium or tantalum).

도 4a에 도시된 것과 같이, 상기 바디 도전층(10)의 두께(T3)는 상기 잔류 기판(103)의 두께보다 작을 수 있다. 일 예로, 상기 매립 절연층(BX)의 두께(T2)는 상기 바디 도전층(10)의 두께(T3) 보다 클 수 있다. 일 예로, 상기 매립 절연층(BX)의 두께(T2)는 상기 바디 도전층(10)의 두께(T3) 보다 약 1.5배 내지 약 5배일 수 있다. 상기 매립 절연층(BX)의 두께(T2)는 상기 주변 활성층(UT)의 두께(T1) 보다 클 수 있다. 일 예로, 상기 매립 절연층(BX)의 두께(T2)는 상기 주변 활성층(UT)의 두께(T1) 보다 약 1.5배 내지 약 5배일 수 있다. 상기 바디 도전층(10)의 두께(T3)는 상기 주변 활성층(UT)의 두께(T1) 보다 클 수 있다. 일 예로, 상기 바디 도전층(10)의 두께(T3)는 상기 주변 활성층(UT)의 두께(T1)의 약 1.1 배 내지 약 3배일 수 있다.4A, the thickness T3 of the body conductive layer 10 may be smaller than the thickness of the residual substrate 103. In this case, For example, the thickness T2 of the buried insulating layer BX may be greater than the thickness T3 of the body conductive layer 10. For example, the thickness T2 of the buried insulating layer BX may be about 1.5 to about 5 times the thickness T3 of the body conductive layer 10. The thickness T2 of the buried insulating layer BX may be greater than the thickness T1 of the peripheral active layer UT. For example, the thickness T2 of the buried insulating layer BX may be about 1.5 to about 5 times the thickness T1 of the peripheral active layer UT. The thickness T3 of the body conductive layer 10 may be greater than the thickness T1 of the peripheral active layer UT. For example, the thickness T3 of the body conductive layer 10 may be about 1.1 times to about 3 times the thickness T1 of the peripheral active layer UT.

상기 잔류 기판(103)의 상면은 상기 전극들(GP) 중 최하층 보다 높고 상기 전극들(GP) 중 최상층보다 낮을 수 있다. 일 예로, 상기 주변 활성층(UT)의 상면의 높이는 상기 게이트 전극들(GP) 중 상기 바디 도전층(10)과 가장 가까운 제 1 게이트 전극(GP_L1)의 상면의 높이보다 높을 수 있다. 일 예로, 제 1 게이트 전극(GP_L1)은 하부 선택 게이트 전극일 수 있다. 일 예로, 상기 주변 활성층(UT)의 상면의 높이는 상기 게이트 전극들(GP) 중 상기 바디 도전층(10)과 그 다음으로 가까운 제 2 게이트 전극(GP_L2)의 상면의 높이보다 높을 수 있다. 이와는 달리, 상기 주변 활성층(UT)의 상면의 높이는 상기 제 2 게이트 전극(GP_L2)의 상면의 높이보다 낮을 수 있다. The upper surface of the residual substrate 103 may be higher than the lowest one of the electrodes GP and lower than the uppermost one of the electrodes GP. For example, the height of the upper surface of the peripheral active layer UT may be higher than the height of the upper surface of the first gate electrode GP_L1 closest to the body conductive layer 10 among the gate electrodes GP. For example, the first gate electrode GP_L1 may be a lower selection gate electrode. For example, the height of the upper surface of the peripheral active layer UT may be higher than the height of the upper surface of the second gate electrode GP_L2 next to the body conductive layer 10 of the gate electrodes GP. Alternatively, the height of the upper surface of the peripheral active layer UT may be lower than the height of the upper surface of the second gate electrode GP_L2.

상기 잔류 기판(103)을 관통하여 상기 바디 도전층(10)에 연결되는 연결 도전 패턴(SK)이 제공될 수 있다. 일 예로, 상기 바디 도전층(10)은 상기 주변 활성층(UT) 및 상기 매립 절연층(BX)을 관통할 수 있다. 상기 연결 도전 패턴(SK)은 상기 주변 회로 영역(PR)에 제공될 수 있다. 상기 연결 도전 패턴(SK)은 도핑된 반도체, 금속 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴(SK)은 상기 바디 도전층(10)과 동일한 제 1 도전형을 가질 수 있다. 일 예로, 상기 연결 도전 패턴(SK)은 p형 불순물로 도핑된 다결정 실리콘을 포함할 수 있다. 상기 연결 도전 패턴(SK)의 하부 폭은 상기 연결 도전 패턴(SK)의 상부 폭 보다 작을 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 상면(SKa)의 폭은 상기 연결 도전 패턴(SK)의 하면(SKb)의 폭보다 클 수 있다. 이와 같은 연결 도전 패턴(SK)의 형상은 상기 연결 도전 패턴(SK)이 제공되는 홀 영역의 식각 프로파일에 따라 결정될 수 있다. A connection conductive pattern SK may be provided which is connected to the body conductive layer 10 through the residual substrate 103. [ For example, the body conductive layer 10 may penetrate the peripheral active layer UT and the buried insulating layer BX. The connection conductive pattern SK may be provided in the peripheral circuit region PR. The connecting conductive pattern SK may include at least one of a doped semiconductor, a metal, or a conductive metal nitride. For example, the connection conductive pattern SK may have the same first conductivity type as that of the body conductive layer 10. In one example, the connection conductive pattern SK may include polycrystalline silicon doped with a p-type impurity. The lower width of the connection conductive pattern SK may be smaller than the upper width of the connection conductive pattern SK. For example, the width of the upper surface SKa of the connection conductive pattern SK may be greater than the width of the lower surface SKb of the connection conductive pattern SK. The shape of the connection conductive pattern SK may be determined according to the etching profile of the hole region in which the connection conductive pattern SK is provided.

상기 연결 도전 패턴(SK)의 하면(SKb)은 상기 바디 도전층(10)의 상면과 접할 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 하면(SKb)의 높이는 상기 바디 도전층(10)의 상면의 높이와 실질적으로 동일할 수 있다. 상기 연결 도전 패턴(SK)의 하면(SKb)은 상기 수직 구조체들(VS)의 하면과 실질적으로 동일한 레벨일 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 하면(SKb)은 상기 정보 저장층(DS)의 하면(DSb), 상기 채널 반도체층(CP)의 하면(CPb), 및 상기 매립 절연층(139)의 하면(139b)과 실질적으로 동일한 레벨일 수 있다. The lower surface SKb of the connection conductive pattern SK may be in contact with the upper surface of the body conductive layer 10. For example, the height of the lower surface SKb of the connection conductive pattern SK may be substantially equal to the height of the upper surface of the body conductive layer 10. The lower surface SKb of the connection conductive pattern SK may be at substantially the same level as the lower surface of the vertical structures VS. The lower surface SKb of the connecting conductive pattern SK may be formed on the lower surface DSb of the information storage layer DS, the lower surface CPb of the channel semiconductor layer CP, And may be at substantially the same level as the lower surface 139b.

상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 잔류 기판(103)의 상면과 실질적으로 동일한 레벨일 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 길이(h1)는 상기 잔류 기판(103)의 두께와 실질적으로 동일할 수 있다. The upper surface SKa of the connection conductive pattern SK may be substantially the same level as the upper surface of the residual substrate 103. [ For example, the length h1 of the connection conductive pattern SK may be substantially the same as the thickness of the residual substrate 103. [

상기 연결 도전 패턴(SK)은 상기 주변 콘택(165) 중 적어도 하나와 연결될 수 있다. 일 예로, 반도체 메모리 소자의 동작 시, 상기 주변 콘택(165) 및 상기 연결 도전 패턴(SK)을 통하여 상기 바디 도전층(10)에 소정의 전압이 공급될 수 있다. 일 예로, 상기 소정의 전압은 소거 전압일 수 있다. The connection conductive pattern SK may be connected to at least one of the peripheral contacts 165. For example, when the semiconductor memory device operates, a predetermined voltage may be supplied to the body conductive layer 10 through the peripheral contact 165 and the connection conductive pattern SK. In one example, the predetermined voltage may be an erase voltage.

상기 비트 라인들(BL) 및 상기 주변 배선(PL) 상에 상부 배선들(ML)이 제공될 수 있다. 상기 상부 배선들(ML)은 상부 콘택들(191)을 통하여 상기 비트 라인들(BL) 또는 상기 주변 배선(PL)과 연결될 수 있다. 상기 상부 배선들(ML)과 상부 콘택들(191)은 금속 또는 도전성 금속 질화물을 포함할 수 있다. And upper wiring lines ML may be provided on the bit lines BL and the peripheral wiring PL. The upper interconnects ML may be connected to the bit lines BL or the peripheral interconnections PL via the upper contacts 191. [ The upper interconnects ML and upper contacts 191 may comprise a metal or a conductive metal nitride.

상기 상부 배선들(ML) 상에 보호층(193)이 제공될 수 있다. 상기 보호층(193)은 상기 상부 층간 절연막(IL2)을 덮을 수 있다. 일 예로, 상기 보호층(193)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 상기 보호층(193)을 관통하여 상기 상부 배선들(ML)을 노출하는 오프닝이 제공될 수 있으나 설명의 간소화를 위하여 도시를 생략하였다. A protective layer 193 may be provided on the upper interconnects ML. The protective layer 193 may cover the upper interlayer insulating film IL2. As an example, the protective layer 193 may include silicon nitride or silicon oxynitride. An opening for exposing the upper interconnects ML through the passivation layer 193 may be provided, but the illustration is omitted for the sake of simplicity.

본 발명의 실시예들에 따른 반도체 메모리 소자는 바디 도전층(10)과 연결되는 연결 도전 패턴(SK)을 포함할 수 있다. 상기 연결 도전 패턴(SK)을 통하여 상기 바디 도전층(10)에 소정의 전압이 인가될 수 있다. 또한, 본 발명의 실시예들에 따른 반도체 메모리 소자는 상기 셀 어레이 영역(CR) 및 상기 연결 영역(ER)에 잔류 기판(103)이 제공되지 않을 수 있다. 상기 수직 구조체들(VS)은 상대적으로 두께가 얇은 상기 바디 도전층(10)을 통하여 공통 소스 라인들(140)에 연결될 수 있다. 그 결과, 본 발명의 실시예들에 따르면 반도체 메모리 소자의 두께를 감소시킬 수 있다. 이에 따라, 반도체 메모리 소자 내에 적층된 게이트 전극들의 개수 및/또는 복수의 게이트 전극들을 포함하는 게이트 스택의 개수를 증가시켜 반도체 메모리 소자의 집적도를 증가시킬 수 있다. The semiconductor memory device according to embodiments of the present invention may include a connection conductive pattern SK connected to the body conductive layer 10. A predetermined voltage may be applied to the body conductive layer 10 through the connection conductive pattern SK. In the semiconductor memory device according to the embodiments of the present invention, the residual substrate 103 may not be provided in the cell array region CR and the connection region ER. The vertical structures VS may be connected to the common source lines 140 through the relatively thin body conductive layer 10. As a result, according to embodiments of the present invention, the thickness of the semiconductor memory device can be reduced. Accordingly, the number of gate electrodes stacked in the semiconductor memory element and / or the number of gate stacks including the plurality of gate electrodes can be increased to increase the degree of integration of the semiconductor memory element.

도 4b 내지 도 4f는 본 발명의 실시예들에 따른 반도체 메모리 소자들의 단면도로, 도 2b의 B 영역의 확대도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다. FIGS. 4B to 4F are cross-sectional views of semiconductor memory devices according to embodiments of the present invention, and are enlarged views of region B of FIG. 2B. A description of the redundant configuration is omitted for the sake of simplicity.

도 4b를 참조하여, 본 실시예에 따른 반도체 메모리 소자의 잔류 기판(103)은 도 4a와는 달리 매립 절연층을 포함하지 않을 수 있다. 일 예로, 상기 잔류 기판(103)은 매립 절연층을 포함하지 않는 실리콘 단결정층일 수 있다. 본 발명의 실시예에 따른 반도체 메모리 소자는 연결 도전 패턴(SK)과 상기 잔류 기판(103)과의 사이에 절연 스페이서(SKs)를 포함할 수 있다. 상기 절연 스페이서(SKs)는 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 상기 연결 도전 패턴(SK)은 절연 상기 스페이서(SKs)에 의하여 상기 잔류 기판(103)과 전기적으로 분리될 수 있다. Referring to FIG. 4B, the remaining substrate 103 of the semiconductor memory device according to the present embodiment may not include a buried insulating layer, unlike FIG. 4A. For example, the residual substrate 103 may be a silicon single crystal layer not including a buried insulating layer. The semiconductor memory device according to the embodiment of the present invention may include insulation spacers SKs between the connection conductive pattern SK and the residual substrate 103. [ The insulating spacers (SKs) may comprise at least one of silicon oxide, silicon oxynitride, and silicon nitride. The connection conductive pattern SK may be electrically isolated from the residual substrate 103 by the insulated spacers SKs.

도 4c를 참조하여, 본 실시예에 따른 반도체 메모리 소자는 바디 도전층(10)을 관통하여 연결 도전 패턴(SK)과 연결되는 관통 전극(VI)을 포함할 수 있다. 상기 관통 전극(VI)은 금속, 도전성 금속 질화물 및 도핑된 반도체 중 적어도 하나로 형성될 수 있다. 상기 연결 도전 패턴(SK)은 상기 관통 전극(VI) 및 상기 주변 콘택(165)과 연결되는 것으로 도시되었으나, 이와는 달리, 상기 연결 도전 패턴(SK)은 상기 주변 콘택(165)과 연결되지 않을 수 있다. 상기 관통 전극(VI)은 상기 바디 도전층(10)을 관통하는 콘택홀(HC) 내에 제공될 수 있다. 상기 관통 전극(VI)은 그 하부의 폭이 상부의 폭보다 클 수 있다. 상기 주변 활성층(UT)의 일부 영역은 상기 관통 전극(VI) 및 상기 연결 도전 패턴(SK)을 통하여 소정이 전압이 인가될 수 있다. Referring to FIG. 4C, the semiconductor memory device according to the present embodiment may include a penetrating electrode VI that penetrates the body conductive layer 10 and is connected to the connection conductive pattern SK. The penetrating electrode (VI) may be formed of at least one of a metal, a conductive metal nitride, and a doped semiconductor. The connection conductive pattern SK is shown as being connected to the penetrating electrode VI and the peripheral contact 165. Alternatively, the connection conductive pattern SK may be connected to the peripheral contact 165, have. The penetrating electrode (VI) may be provided in the contact hole (HC) passing through the body conductive layer (10). The width of the penetrating electrode VI may be greater than the width of the upper portion. A predetermined voltage may be applied to a part of the peripheral active layer UT through the penetrating electrode VI and the connection conductive pattern SK.

도 4d, 도 4e, 및 도 4f를 참조하여, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 잔류 기판(103)의 상면보다 높을 수 있다. 일 예로, 도 4d에 도시된 바와 같이, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 주변 트랜지스터(PT)의 게이트 전극(PG)의 상면(PGa)보다 낮을 수 있다. 상기 연결 도전 패턴(SK)의 길이(h2)는 상기 잔류 기판(103)의 두께보다 클 수 있다. 일 예로, 도 4e에 도시된 바와 같이, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 주변 트랜지스터(PT)의 게이트 전극(PG)의 상면(PGa)과 실질적으로 동일 레벨일 수 있다. 상기 연결 도전 패턴(SK)의 길이(h3)는 상기 잔류 기판(103)의 두께보다 클 수 있다. 일 예로, 도 4e에 도시된 바와 같이, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 주변 트랜지스터(PT)의 게이트 전극(PG)의 상면(PGa)보다 높을 수 있다. 상기 연결 도전 패턴(SK)의 길이(h4)는 상기 잔류 기판(103)의 두께보다 클 수 있다. 상기 연결 도전 패턴(SK)의 상면(SKa)의 높이 및 상기 연결 도전 패턴(SK)의 길이는 상기 연결 도전 패턴(SK)의 형성 시기와 연관되며, 이에 대해서는 이하 제조 방법에 대한 설명에서 보다 상세히 설명된다. Referring to FIGS. 4D, 4E and 4F, the upper surface SKa of the connection conductive pattern SK may be higher than the upper surface of the remaining substrate 103. FIG. For example, as shown in FIG. 4D, the upper surface SKa of the connection conductive pattern SK may be lower than the upper surface PGa of the gate electrode PG of the peripheral transistor PT. The length h2 of the connection conductive pattern SK may be greater than the thickness of the remaining substrate 103. [ The upper surface SKa of the connection conductive pattern SK may be substantially at the same level as the upper surface PGa of the gate electrode PG of the peripheral transistor PT as shown in Figure 4E. The length h3 of the connecting conductive pattern SK may be greater than the thickness of the residual substrate 103. [ The upper surface SKa of the connection conductive pattern SK may be higher than the upper surface PGa of the gate electrode PG of the peripheral transistor PT as shown in FIG. The length h4 of the connection conductive pattern SK may be greater than the thickness of the residual substrate 103. [ The height of the upper surface SKa of the connection conductive pattern SK and the length of the connection conductive pattern SK are related to the formation timing of the connection conductive pattern SK, .

도 5는 본 발명의 실시예들에 따른 반도체 메모리 소자의 평면도이다. 도 6 내지 도 14는 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다. 5 is a plan view of a semiconductor memory device according to embodiments of the present invention. FIGS. 6 to 14 are views for explaining a method of manufacturing a semiconductor memory device according to embodiments of the present invention, and are cross-sectional views taken along line I-I 'of FIG.

도 5 및 도 6을 참조하여, 셀 어레이 영역(CR) 및 주변 회로 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 설명의 간소화를 위하여 도 2a 및 도 2b의 연결 영역은 도시를 생략하였다. 상기 기판(100)은 절연층 상의 반도체(semiconductor-on-insulator) 기판일 수 있다. 일 예로, 상기 기판(100)은 SOI(Silicon-On-Insulator) 기판일 수 있다. 상기 기판(100)은 하부 반도체층(LS), 상부 반도체층(US), 및 이들 사이의 매립 절연층(BX)을 포함할 수 있다. 상기 하부 반도체층(LS)은 상기 매립 절연층(BX) 보다 두꺼울 수 있다. 상기 하부 반도체층(LS) 및 상기 상부 반도체층(US)은 실질적으로 단결정일 수 있다. 상기 하부 반도체층(LS) 및 상기 상부 반도체층(US)은 제 1 도전형 불순물로 도핑된 반도체층일 수 있다. 상기 제 1 도전형은 p형일 수 있다.5 and 6, a substrate 100 including a cell array region CR and a peripheral circuit region PR may be provided. 2A and 2B are not shown in order to simplify the explanation. The substrate 100 may be a semiconductor-on-insulator substrate. For example, the substrate 100 may be a silicon-on-insulator (SOI) substrate. The substrate 100 may include a lower semiconductor layer LS, an upper semiconductor layer US, and a buried insulating layer BX therebetween. The lower semiconductor layer LS may be thicker than the buried insulating layer BX. The lower semiconductor layer LS and the upper semiconductor layer US may be substantially single crystals. The lower semiconductor layer LS and the upper semiconductor layer US may be a semiconductor layer doped with the first conductive impurity. The first conductivity type may be p-type.

상기 주변 회로 영역(PR)에 홀 영역(HB)이 형성될 수 있다. 상기 홀 영역(HB)의 평면적 형상은 원형일 수 있으나, 이와는 달리 일 방향으로 긴 라인 형상일 수 있다. 상기 홀 영역(HB)은 상기 상부 반도체층(US) 및 상기 매립 절연층(BX)을 관통할 수 있다. 상기 홀 영역(HB)의 형성 시, 상기 하부 반도체층(LS)의 상부가 함께 식각될 수 있다. 즉, 상기 홀 영역(HB)은 상기 하부 반도체층(LS)의 상부 내로 연장될 수 있다. A hole region HB may be formed in the peripheral circuit region PR. The planar shape of the hole region HB may be circular, but may be a long line shape in one direction. The hole region HB may penetrate the upper semiconductor layer US and the buried insulating layer BX. When the hole region HB is formed, the upper portion of the lower semiconductor layer LS may be etched together. That is, the hole region HB may extend into the upper portion of the lower semiconductor layer LS.

상기 홀 영역(HB) 내에 연결 도전 패턴(SK)이 형성될 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 형성은 상기 홀 영역(HB)을 채우는 도전층을 형성한 후, 상기 상부 반도체층(US)의 상면이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 상기 연결 도전 패턴(SK)의 하부(SKc)는 상기 하부 반도체층(LS)의 내부에 형성될 수 있다. A connecting conductive pattern SK may be formed in the hole region HB. For example, the formation of the connection conductive pattern SK includes forming a conductive layer filling the hole region HB, and then performing a planarization process until the upper surface of the upper semiconductor layer US is exposed . The lower portion SKc of the connection conductive pattern SK may be formed in the lower semiconductor layer LS.

상기 연결 도전 패턴(SK)은 도핑된 반도체, 금속 또는 도전성 금속 질화물로 형성될 수 있다. 일 예로, 상기 연결 도전 패턴(SK)이 p형 반도체 물질로 형성되는 경우, 불순물 도핑 공정이 추가로 또는 함께 수행될 수 있다. The connection conductive pattern SK may be formed of a doped semiconductor, metal, or conductive metal nitride. In one example, when the connecting conductive pattern SK is formed of a p-type semiconductor material, an impurity doping process may be performed additionally or together.

도 5 및 도 7을 참조하여, 상기 주변 회로 영역(PR)에 소자 분리막(102) 및 주변 트랜지스터들(PT)이 형성될 수 있다. 상기 소자 분리막(102)은 상기 상부 반도체층(US) 및 상기 매립 절연층(BX)을 관통할 수 있다. 상기 소자 분리막(102)의 하면이 상기 하부 반도체층(LS)의 상면과 일치하도록 도시되었으나, 이와는 달리 상기 소자 분리막(102)의 하면은 상기 하부 반도체층(LS)의 상면과 이격될 수 있다. 상기 상부 반도체층(US)에 주변 불순물 영역(171, 도 5)이 형성될 수 있다. 상기 주변 불순물 영역(171)의 도전형은 상기 주변 트랜지스터들(PT)의 종류에 따라 결정될 수 있다. 상기 주변 불순물 영역(171)의 하면은 상기 상부 반도체층(US)의 하면에 상응할 수 있다. 상기 주변 트랜지스터들(PT)의 형성은 상기 주변 불순물 영역(171) 상의 게이트 전극(PG)의 형성을 포함할 수 있다. 상기 게이트 전극(PG)의 상면은 상기 연결 도전 패턴(SK)의 상면보다 높을 수 있다.Referring to FIGS. 5 and 7, the device isolation film 102 and the peripheral transistors PT may be formed in the peripheral circuit region PR. The device isolation film 102 may penetrate the upper semiconductor layer US and the buried insulating layer BX. The lower surface of the device isolation film 102 may be spaced apart from the upper surface of the lower semiconductor layer LS while the lower surface of the device isolation film 102 is aligned with the upper surface of the lower semiconductor layer LS. A peripheral impurity region 171 (FIG. 5) may be formed in the upper semiconductor layer US. The conductivity type of the peripheral impurity region 171 may be determined according to the type of the peripheral transistors PT. The lower surface of the peripheral impurity region 171 may correspond to the lower surface of the upper semiconductor layer US. The formation of the peripheral transistors PT may include forming a gate electrode PG on the peripheral impurity region 171. [ The upper surface of the gate electrode PG may be higher than the upper surface of the connection conductive pattern SK.

상기 주변 트랜지스터들(PT)의 형성 후, 상기 기판(100)을 덮는 제 1 층간 절연막(131)이 형성될 수 있다. 일 예로, 상기 제 1 층간 절연막(131)은 실리콘 산화막으로 형성될 수 있다. 상기 셀 어레이 영역(CR) 내의 기판(100)의 상부(100u)가 제거되어 리세스 영역(RR)이 형성될 수 있다. 일 예로 상기 셀 어레이 영역(CR)에서 상부 반도체층(US) 및 매립 절연층(BX)이 제거될 수 있다. 그 결과, 상기 셀 어레이 영역(CR)의 상기 하부 반도체층(LS)의 상면(100b)이 노출될 수 있다. 이하, 상기 주변 회로 영역(PR)에 잔류된 상부 반도체층(US)의 일부는 주변 활성층(UT)으로 호칭된다. 상기 리세스 영역(RR)의 형성은 상기 셀 어레이 영역(CR)을 노출하는 마스크 패턴을 상기 기판(100) 상에 형성하는 것 및 상기 마스크 패턴을 식각 마스크로 상기 제 1 층간 절연막(131) 및 상기 기판(100)을 식각 하는 것을 포함할 수 있다. 상기 식각 공정은 복수의 건식 및/또는 습식 식각 공정을 포함할 수 있다. After the formation of the peripheral transistors PT, a first interlayer insulating film 131 covering the substrate 100 may be formed. For example, the first interlayer insulating layer 131 may be formed of a silicon oxide layer. The upper portion 100u of the substrate 100 in the cell array region CR may be removed to form the recessed region RR. For example, the upper semiconductor layer US and the buried insulating layer BX may be removed from the cell array region CR. As a result, the upper surface 100b of the lower semiconductor layer LS of the cell array region CR can be exposed. Hereinafter, a part of the upper semiconductor layer US remaining in the peripheral circuit region PR is referred to as a peripheral active layer UT. The recess region RR may be formed by forming a mask pattern exposing the cell array region CR on the substrate 100 and etching the first interlayer insulating film 131 and / And etching the substrate 100. The etch process may include a plurality of dry and / or wet etch processes.

본 발명의 실시예들에 따르면, 도 3b를 참조하여 설명한 식각 정지막(113)이 상기 기판(100) 상에 형성될 수 있다. 상기 식각 정지막(113)은 상기 셀 어레이 영역(CR)에 한정되어 형성될 수 있다. 상기 식각 정지막(113)은 이하 설명될 절연층들(120) 및 희생층들(125) 모두와 식각 선택성이 있는 물질 중에서 선택될 수 있다. 일 예로, 상기 식각 정지막(113)은 알루미늄 산화막과 같은 금속 산화막을 포함할 수 있다. 이와는 달리, 상기 식각 정지막(113)은 생략될 수 있다. 상기 식각 정지막(113)은 본 단계에서 형성되나, 이하 설명될 버퍼층(111)의 형성 후 형성될 수 있다. According to embodiments of the present invention, the etch stop layer 113 described with reference to FIG. 3B may be formed on the substrate 100. The etch stop layer 113 may be formed in the cell array region CR. The etch stop layer 113 may be selected from materials having both etch selectivity and both the insulating layers 120 and sacrificial layers 125 to be described below. For example, the etch stop layer 113 may include a metal oxide layer such as an aluminum oxide layer. Alternatively, the etch stop layer 113 may be omitted. The etch stop layer 113 is formed in this step but may be formed after the formation of the buffer layer 111, which will be described later.

도 5 및 도 8을 참조하여, 상기 셀 어레이 영역(CR)에 버퍼층(111)을 형성한 후, 상기 버퍼층(111) 상에 희생층들(125) 및 절연층들(120)이 교대로 반복하여 형성될 수 있다. 상기 버퍼층(111)은 실리콘 산화물층일 수 있다. 일 예로, 상기 버퍼층(111)은 열산화 공정에 의하여 형성될 수 있다. 상기 희생층들(125)과 상기 절연층들(120)은 상호 식각 선택성이 있는 물질로 선택될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생층들(125)을 식각하는 공정에서, 상기 희생층들(125)은 상기 절연층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 5 and 8, after the buffer layer 111 is formed in the cell array region CR, the sacrifice layers 125 and the insulating layers 120 are alternately and repeatedly formed on the buffer layer 111 . The buffer layer 111 may be a silicon oxide layer. For example, the buffer layer 111 may be formed by a thermal oxidation process. The sacrificial layers 125 and the insulating layers 120 may be selected as mutually etch selectable materials. That is, in the process of etching the sacrificial layers 125 using a predetermined etch recipe, the sacrificial layers 125 are formed of a material that can be etched while minimizing the etching of the insulating layers 120 .

이러한 식각 선택성(etch selectivity)은 상기 절연층들(120) 의 식각 속도에 대한 상기 희생층들(125)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 상기 희생층들(125)은 상기 절연층들(120)에 대해 1:10 내지 1:200(더 한정적으로는, 1:30 내지 1:100)의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 일 예로, 상기 희생층들(125)은 실리콘 질화막, 실리콘 산화질화막, 또는 폴리실리콘막일 수 있고, 상기 절연층들(120)은 실리콘 산화막일 수 있다. 상기 희생층들(125) 및 상기 절연층들(120)은 화학적 기상 증착(CVD)에 의하여 형성될 수 있다. 상기 희생층들(125) 및 상기 절연층들(120)은 상기 주변 회로 영역(PR) 상에 형성된 후 제거될 수 있다. 이후, 상기 주변 회로 영역(PR)을 덮는 제 2 층간 절연막(132)이 형성될 수 있다. 일 예로, 상기 제 2 층간 절연막(132)은 실리콘 산화막을 포함할 수 있다. This etch selectivity can be quantitatively expressed through the ratio of the etch rate of the sacrificial layers 125 to the etch rate of the insulating layers 120. According to one embodiment, the sacrificial layers 125 provide an etch selectivity of between 1:10 and 1: 200 (more specifically between 1:30 and 1: 100) for the insulating layers 120 It can be one of the materials that can do it. For example, the sacrificial layers 125 may be a silicon nitride film, a silicon oxynitride film, or a polysilicon film, and the insulating layers 120 may be a silicon oxide film. The sacrificial layers 125 and the insulating layers 120 may be formed by chemical vapor deposition (CVD). The sacrificial layers 125 and the insulating layers 120 may be formed on the peripheral circuit region PR and removed therefrom. Then, a second interlayer insulating film 132 covering the peripheral circuit region PR may be formed. For example, the second interlayer insulating film 132 may include a silicon oxide film.

도 5 및 도 9를 참조하여, 상기 희생층들(125) 및 상기 절연층들(120)을 관통하여 상기 하부 반도체층(LS)에 연결되는 수직 구조체들(VS)이 형성될 수 있다. 상기 수직 구조체들(VS)은 이방성 식각 공정에 의하여 상기 희생층들(125) 및 상기 절연층들(120)을 관통하여 상기 기판(100)을 노출하는 수직 홀들(CH)을 형성한 후, 상기 수직 홀들(CH) 내에 정보 저장층(DS), 채널 반도체층(CP), 매립 절연층(139)을 차례로 증착하여 형성될 수 있다. 상기 정보 저장층(DS), 상기 채널 반도체층(CP), 및 상기 매립 절연층(139)의 구체적 구성은 도 3a 및 도 3b를 참조하여 설명한 것과 동일하며, 상기 정보 저장층(DS), 상기 채널 반도체층(CP), 및 상기 매립 절연층(139)은 화학 기상 증착, 원자층 증착 및 스퍼터링 중 적어도 하나의 방법으로 형성될 수 있다. 상기 정보 저장층(DS) 및 상기 채널 반도체층(CP)은 상기 수직 홀들(CH)의 측벽 및 하면을 따라 콘포멀하게 형성될 수 있다. 상기 매립 절연층(139)은 상기 수직 홀들(CH)을 완전히 채울 수 있다. 상기 매립 절연층(139) 및 상기 채널 반도체층(CP)의 상부를 제거한 후, 이를 채우는 패드 패턴들(128)이 형성될 수 있다. 상기 패드 패턴들(128)은 도핑된 폴리 실리콘 또는 금속으로 형성될 수 있다. Referring to FIGS. 5 and 9, vertical structures VS connected to the lower semiconductor layer LS through the sacrificial layers 125 and the insulating layers 120 may be formed. The vertical structures VS form vertical holes CH through the sacrificial layers 125 and the insulating layers 120 to expose the substrate 100 by an anisotropic etching process, The information storage layer DS, the channel semiconductor layer CP, and the buried insulating layer 139 in the vertical holes CH in this order. The specific structure of the information storage layer DS, the channel semiconductor layer CP and the buried insulating layer 139 is the same as that described with reference to FIGS. 3A and 3B, and the information storage layer DS, The channel semiconductor layer CP and the buried insulating layer 139 may be formed by at least one of chemical vapor deposition, atomic layer deposition, and sputtering. The information storage layer DS and the channel semiconductor layer CP may be conformally formed along side walls and bottom surfaces of the vertical holes CH. The buried insulating layer 139 may completely fill the vertical holes CH. Pad patterns 128 filling the buried insulating layer 139 and the channel semiconductor layer CP may be formed after removing the buried insulating layer 139 and the channel semiconductor layer CP. The pad patterns 128 may be formed of doped polysilicon or metal.

상기 수직 구조체들의 하부들(VS_B)은 상기 기판(100), 보다 상세하게는 상기 하부 반도체층(LS)의 상부 내로 삽입될 수 있다. 즉, 상기 수직 홀들(CH)의 형성 공정 시 상기 수직 홀들(CH)의 하면들이 상기 하부 반도체층(LS)의 상면(100b)보다 낮도록 과식각될 수 있으며, 그 결과 상기 수직 구조체들의 하부들(VS_B)은 상기 하부 반도체층(LS)에 매립될 수 있다. 상기 수직 구조체들의 하부들(VS_B)에서 상기 정보 저장층(DS)은 상기 채널 반도체층(CP)의 하부를 감쌀 수 있다. 상기 채널 반도체층(CP)은 상기 정보 저장층(DS)에 의하여 상기 하부 반도체층(LS)과 이격될 수 있다. The lower portions VS_B of the vertical structures can be inserted into the substrate 100, and more particularly, into the upper portion of the lower semiconductor layer LS. That is, the lower surfaces of the vertical holes CH may be over-grained so as to be lower than the upper surface 100b of the lower semiconductor layer LS in the process of forming the vertical holes CH, (VS_B) may be embedded in the lower semiconductor layer LS. In the lower portions VS_B of the vertical structures, the information storage layer DS may cover a lower portion of the channel semiconductor layer CP. The channel semiconductor layer CP may be spaced apart from the lower semiconductor layer LS by the information storage layer DS.

도 5 및 도 10을 참조하여, 상기 희생층들(125) 및 상기 절연층들(120)을 관통하는 분리 트렌치들(141)이 형성될 수 있다. 상기 분리 트렌치들(141)은 상기 하부 반도체층(LS)의 상면을 노출할 수 있으나 이에 한정되지 않으며, 상기 버퍼층(111) 또는 도 3b를 참조하여 설명된 식각 정지막(113)이 상기 분리 트렌치들(141) 내에 잔류할 수 있다. 상기 분리 트렌치들(141)은 이방성 식각 공정으로 형성될 수 있다. Referring to FIGS. 5 and 10, separation trenches 141 penetrating the sacrificial layers 125 and the insulating layers 120 may be formed. The isolation trenches 141 may expose the upper surface of the lower semiconductor layer LS but are not limited thereto and the buffer layer 111 or the etch stop layer 113 described with reference to FIG. (141). ≪ / RTI > The isolation trenches 141 may be formed by an anisotropic etching process.

도 5 및 도 11을 참조하여, 상기 희생층들(125)이 게이트 전극들(GP)로 교체될 수 있다. 즉, 상기 분리 트렌치들(141)에 의하여 노출된 상기 희생층들(125)이 제거된 후, 상기 희생층들(125)이 제거되어 형성된 영역들에 게이트 전극들(GP)이 형성될 수 있다. 일 예로, 상기 희생층들(125)의 제거는 인산을 포함하는 식각액을 이용하여 수행될 수 있다. 실시예들에 따르면, 상기 게이트 전극들(GP)을 형성하기 이전, 상기 희생층들(125)이 제거된 영역 내에 콘포멀하게 블로킹 절연막을 형성할 수 있다. 5 and 11, the sacrifice layers 125 may be replaced with gate electrodes GP. That is, after the sacrificial layers 125 exposed by the isolation trenches 141 are removed, the sacrificial layers 125 may be removed and gate electrodes GP may be formed in the regions . In one example, removal of the sacrificial layers 125 may be performed using an etchant containing phosphoric acid. According to embodiments, a conformationally blocking insulating film may be formed in the region where the sacrificial layers 125 are removed, prior to forming the gate electrodes GP.

상기 분리 트렌치들(141) 내에 분리 패턴들(145) 및 상기 분리 패턴들(145)을 관통하여 상기 기판(100)에 연결되는 공통 소스 라인들(140)이 형성될 수 있다. 상기 공통 소스 라인들(140)은 제 1 방향(D1)을 따라 연장하는 판 형태로 형성될 수 있다. 일 예로, 상기 분리 패턴들(145)은 상기 분리 트렌치들(141)의 측벽을 덮도록 스페이서 형태로 형성되고, 상기 공통 소스 라인들(140)은 상기 분리 트렌치들(141)을 채우도록 형성될 수 있다. 이와는 달리, 상기 공통 소스 라인들(140)은 상기 분리 패턴들(145)을 관통하는 콘택홀들을 형성한 후, 이를 채워 형성될 수 있다. 상기 분리 패턴들(145)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함하도록 형성될 수 있다. 상기 공통 소스 라인들(140)은 도핑된 실리콘, 금속, 및 도전성 금속 질화물 중 적어도 하나를 포함하도록 형성될 수 있다. Common source lines 140 connected to the substrate 100 through the separation patterns 145 and the separation patterns 145 may be formed in the isolation trenches 141. The common source lines 140 may be formed in a plate shape extending along the first direction D1. For example, the isolation patterns 145 may be formed in a spacer shape to cover the sidewalls of the isolation trenches 141, and the common source lines 140 may be formed to fill the isolation trenches 141 . Alternatively, the common source lines 140 may be formed by filling contact holes formed through the isolation patterns 145 and filling the contact holes. The separation patterns 145 may be formed to include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. The common source lines 140 may be formed to include at least one of doped silicon, metal, and conductive metal nitride.

일 예로, 상기 공통 소스 라인들(140)이 도핑된 실리콘을 포함하는 경우, 상기 공통 소스 라인들(140)의 도전형은 상기 하부 반도체층(LS)의 도전형과 다른 제 2 도전형 불순물로 인-시츄 도핑될 수 있다. 일 예로, 상기 제 2 도전형은 n형일 수 있다. For example, when the common source lines 140 include doped silicon, the conductive type of the common source lines 140 may be a second conductive type impurity different from the conductive type of the lower semiconductor layer LS In-situ can be doped. For example, the second conductivity type may be n-type.

상기 셀 어레이 영역(CR) 및 상기 주변 회로 영역(PR)을 덮는 제 3 층간 절연막(135) 및 제 4 층간 절연막(136)이 형성될 수 있다. 상기 제 3 층간 절연막(135)을 관통하여 상기 수직 구조체들(VS)과 연결되는 비트 라인 콘택들(164)이 형성되고, 상기 제 1 내지 제 3 층간 절연막들(131, 132, 135)을 관통하여 상기 주변 트랜지스터들(PT)과 연결되는 주변 콘택(165)이 형성될 수 있다. 상기 제 4 층간 절연막(136) 내에 비트 라인들(BL) 및 주변 배선(PL)이 형성될 수 있다. 상기 비트 라인들(BL) 및 상기 주변 배선(PL)을 덮는 제 5 층간 절연막(137)이 형성될 수 있다. 상기 제 3 내지 제 5 층간 절연막들(135, 136, 137)은 실리콘 산화막으로 형성될 수 있다. 상기 비트 라인들(BL), 상기 주변 배선(PL), 및 콘택들(164, 165)은 금속(예를 들면, 텅스텐, 구리 또는 알루미늄), 도전성 금속질화물(예를 들면, 질화티타늄 또는 질화탄탈늄) 또는 전이 금속(예를 들면, 티타늄 또는 탄탈늄)으로 형성될 수 있다. A third interlayer insulating film 135 and a fourth interlayer insulating film 136 covering the cell array region CR and the peripheral circuit region PR may be formed. The bit line contacts 164 are formed through the third interlayer insulating film 135 and connected to the vertical structures VS. The bit line contacts 164 penetrate the first to third interlayer insulating films 131, And a peripheral contact 165 connected to the peripheral transistors PT may be formed. The bit lines BL and the peripheral wirings PL may be formed in the fourth interlayer insulating film 136. A fifth interlayer insulating film 137 covering the bit lines BL and the peripheral wiring PL may be formed. The third to fifth interlayer insulating layers 135, 136, and 137 may be formed of a silicon oxide layer. The bit lines BL, the peripheral wiring lines PL and the contacts 164 and 165 may be formed of a metal such as tungsten, copper or aluminum, a conductive metal nitride such as titanium nitride or tantalum nitride Titanium) or a transition metal (e.g., titanium or tantalum).

도 5 및 도 12를 참조하여, 상기 하부 반도체층(LS)의 제거 공정이 수행될 수 있다. 상기 하부 반도체층(LS)의 제거 공정은 상기 제 5 층간 절연막(137) 상에 캐리어 기판(CS)을 제공한 후, 상기 기판(100)의 하면이 위를 향하도록 뒤집어서 진행될 수 있다. 상기 캐리어 기판(CS)은 유리 기판과 같은 절연성 기판이거나, 금속 기판과 같은 도전성 기판일 수 있다. 일 예로, 상기 캐리어 기판(CS)은 접착 테이프 및/또는 접착층을 사이에 두고 상기 제 5 층간 절연막(137) 상에 부착될 수 있다. Referring to FIGS. 5 and 12, a process of removing the lower semiconductor layer LS may be performed. The removal process of the lower semiconductor layer LS may be performed by providing the carrier substrate CS on the fifth interlayer insulating film 137 and then reversing the substrate 100 such that the lower surface of the substrate 100 faces upward. The carrier substrate CS may be an insulating substrate such as a glass substrate or a conductive substrate such as a metal substrate. For example, the carrier substrate CS may be attached on the fifth interlayer insulating film 137 with an adhesive tape and / or an adhesive layer interposed therebetween.

상기 하부 반도체층(LS)의 제거 공정은 화학적-기계적 연마(Chemical Mechanical Polishing) 공정을 포함할 수 있다. 상기 하부 반도체층(LS)의 제거 공정에 의하여 상기 채널 반도체층(CP)이 노출될 수 있다. 즉, 상기 하부 반도체층(LS)의 제거 공정 동안, 상기 채널 반도체층(CP)을 감싸는 상기 정보 저장층(DS)의 일부가 제거되어 상기 채널 반도체층(CP)의 단부가 노출될 수 있다. 실시예들에 따르면, 상기 기판(100)의 제거 공정은 도 11에 도시된 상기 수직 구조체들의 하부들(VS_B)이 제거될 때까지 수행될 수 있다. The removing process of the lower semiconductor layer LS may include a chemical mechanical polishing process. The channel semiconductor layer CP may be exposed by removing the lower semiconductor layer LS. That is, during the process of removing the lower semiconductor layer LS, a part of the information storage layer DS surrounding the channel semiconductor layer CP may be removed to expose the end of the channel semiconductor layer CP. According to the embodiments, the removal process of the substrate 100 may be performed until the lower portions VS_B of the vertical structures shown in FIG. 11 are removed.

상기 하부 반도체층(LS)의 제거 공정에 의하여 상기 셀 어레이 영역(CR)으로부터 상기 기판(100)이 제거될 수 있다. 이에 따라 상기 셀 어레이 영역(CR)에는 버퍼층(111)이 노출되거나, 도 3b를 참조하여 설명된 식각 정지막(113)이 노출될 수 있다. 도 7을 참조하여 설명한 리세스 영역(RR)의 형성 공정에 기인하여, 상기 주변 회로 영역(PR)에는 상기 기판(100)의 일부가 잔류할 수 있다(이하, 잔류 기판(103)). 상기 잔류 기판(103)은 노출된 하면(103b) 및 이의 반대면인 상면(103a)을 포함할 수 있다. 상기 잔류 기판(103)의 하면(103b)은 상기 매립 절연층(BX)의 하면일 수 있다. 상기 잔류 기판(103)의 상면(103a)은 상기 주변 활성층(UT)의 상면일 수 있다. The substrate 100 may be removed from the cell array region CR by a process of removing the lower semiconductor layer LS. Accordingly, the buffer layer 111 may be exposed to the cell array region CR or the etch stop layer 113 described with reference to FIG. 3B may be exposed. A part of the substrate 100 may remain in the peripheral circuit region PR due to the step of forming the recessed region RR described with reference to Fig. 7 (hereinafter, the remaining substrate 103). The residual substrate 103 may include an exposed lower surface 103b and an upper surface 103a opposite to the exposed lower surface 103b. The lower surface 103b of the residual substrate 103 may be the lower surface of the buried insulating layer BX. The upper surface 103a of the residual substrate 103 may be the upper surface of the peripheral active layer UT.

상기 하부 반도체층(LS)의 제거 공정 동안, 상기 연결 도전 패턴(SK)의 하부(SKc)가 함께 제거될 수 있다. 그 결과, 상기 연결 도전 패턴(SK)의 하면(SKb)은 상기 잔류 기판(103)의 하면(103b)과 실질적으로 동일한 레벨이 될 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 하면(SKb)은 상기 채널 반도체층(CP)의 하면(즉, 노출된 표면)과 동일한 레벨일 수 있다. During the process of removing the lower semiconductor layer LS, the lower portion SKc of the connection conductive pattern SK may be removed together. As a result, the lower surface SKb of the connecting conductive pattern SK can be substantially at the same level as the lower surface 103b of the residual substrate 103. [ For example, the lower surface SKb of the connection conductive pattern SK may be at the same level as the lower surface (that is, the exposed surface) of the channel semiconductor layer CP.

도 5 및 도 13을 참조하여, 상기 셀 어레이 영역(CR) 및 상기 주변 회로 영역(PR)을 덮는 바디 도전층(10)이 형성될 수 있다. 상기 바디 도전층(10)은 반도체 물질 및/또는 금속 물질을 포함할 수 있다. 일 예로, 상기 바디 도전층(10)은 폴리 실리콘으로 형성될 수 있다. 상기 바디 도전층(10)은 제 1 도전형을 갖도록 인-시츄(in-situ) 도핑될 수 있다. 상기 바디 도전층(10)은 화학 기상 증착 또는 원자층 증착으로 형성될 수 있다. 일 예로, 상기 바디 도전층(10)의 형성은 비정질 실리콘층의 형성 및 이의 열처리 공정을 포함할 수 있다. 상기 열처리 공정은 약 700 내지 약 1000 ℃에서 수행될 수 있다. 일 예로, 상기 바디 도전층(10)의 두께는 약 5nm 내지 100㎛일 수 있다. 5 and 13, a body conductive layer 10 covering the cell array region CR and the peripheral circuit region PR may be formed. The body conductive layer 10 may include a semiconductor material and / or a metal material. For example, the body conductive layer 10 may be formed of polysilicon. The body conductive layer 10 may be in-situ doped to have a first conductivity type. The body conductive layer 10 may be formed by chemical vapor deposition or atomic layer deposition. For example, the formation of the body conductive layer 10 may include an amorphous silicon layer and a heat treatment process thereof. The heat treatment process may be performed at about 700 to about 1000 < 0 > C. For example, the thickness of the body conductive layer 10 may be about 5 nm to 100 μm.

상기 주변 회로 영역(PR)에서, 상기 바디 도전층(10)은 상기 잔류 기판의 하면(103b) 상에 형성될 수 있다. 상기 바디 도전층(10)은 상기 연결 도전 패턴(SK)의 하면(SKb)과 연결될 수 있다. 상기 셀 어레이 영역(CR)에서, 상기 바디 도전층(10)은 상기 채널 반도체층들(CP)과 연결될 수 있다. 일 예로, 상기 바디 도전층(10)은 상기 채널 반도체층들(CP)과 직접 접할 수 있다. 상기 도전층(10)의 형성 후, 화학적-기계적 연마와 같은 평탄화 공정이 수행될 수 있으나 이와는 달리 평탄화 공정이 수행되지 않을 수 있다.In the peripheral circuit region PR, the body conductive layer 10 may be formed on the lower surface 103b of the residual substrate. The body conductive layer 10 may be connected to the lower surface SKb of the connection conductive pattern SK. In the cell array region CR, the body conductive layer 10 may be connected to the channel semiconductor layers CP. For example, the body conductive layer 10 may be in direct contact with the channel semiconductor layers CP. After the formation of the conductive layer 10, a planarization process such as chemical-mechanical polishing may be performed, but the planarization process may not be performed.

도 5 및 도 14를 참조하여, 상기 캐리어 기판(CS)의 제거 공정이 수행될 수 있다. 이 후, 추가적 공정들을 수행하여 반도체 메모리 소자의 제조 공정이 완료될 수 있다. 5 and 14, the removal process of the carrier substrate CS may be performed. Thereafter, additional processes are performed to complete the manufacturing process of the semiconductor memory device.

본 발명의 실시예들에 따르면, 상기 셀 어레이 영역(CR)에서 상기 기판(100)을 제거함과 동시에 상기 채널 반도체층들(CP)이 노출되고, 이에 따라 별도의 식각 공정 없이 바디 도전층(10)과 상기 채널 반도체층들(CP)을 연결할 수 있어 공정 단순화가 가능하다. According to embodiments of the present invention, the substrate 100 is removed from the cell array region CR and the channel semiconductor layers CP are exposed. Thus, the body conductive layer 10 ) And the channel semiconductor layers (CP) can be connected to simplify the process.

본 발명의 실시예들에 따르면, 상기 주변 회로 영역(PR)에서 상기 기판(100)의 일부를 제거함과 동시에 상기 연결 도전 패턴(SK)이 노출되고, 이에 따라 상기 연결 도전 패턴(SK)과 상기 바디 도전층(10)이 연결될 수 있다. According to the embodiments of the present invention, a part of the substrate 100 is removed from the peripheral circuit region PR and the connection conductive pattern SK is exposed, A body conductive layer 10 may be connected.

도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다. FIGS. 15 to 17 are views for explaining a method of manufacturing a semiconductor memory device according to embodiments of the present invention, and are cross-sectional views taken along line I-I 'of FIG. 5.

도 2a 및 도 15를 참조하면, 주변 회로 영역(PR)에 홀 영역(HB)이 형성된 후, 이를 채우는 도전층(194)이 형성될 수 있다. 상기 도전층(194)은 도핑된 반도체, 금속 또는 도전성 금속 질화물로 형성될 수 있다. 일 예로, 상기 도전층(194)은 p형 폴리 실리콘으로 형성될 수 있다. 일 예로, 상기 도전층(194)은 화학 기상 증착으로 형성될 수 있다. 2A and FIG. 15, a conductive layer 194 may be formed after the hole region HB is formed in the peripheral circuit region PR. The conductive layer 194 may be formed of a doped semiconductor, metal, or conductive metal nitride. For example, the conductive layer 194 may be formed of p-type polysilicon. As an example, the conductive layer 194 may be formed by chemical vapor deposition.

도 2a, 도 16 및 도 17을 참조하면, 상기 도전층(194)이 패터닝되어 상기 홀 영역(HB)을 채우는 연결 도전 패턴(SK) 및 주변 게이트 전극(PG)이 형성될 수 있다. 즉, 상기 연결 도전 패턴(SK) 및 상기 주변 게이트 전극(PG)은 동일한 층으로부터 형성될 수 있다. 상기 패터닝 공정은 적어도 1회의 식각 공정을 포함할 수 있다. 상기 연결 도전 패턴(SK)은 상기 잔류 기판(103)의 상면 위로 돌출된 돌출부(SKd)를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 주변 게이트 전극(PG)의 상면(PGa)과 실질적으로 동일 레벨로 형성될 수 있다. 이후 도 8 내지 도 14를 참조하여 설명된 공정들이 수행되어 도 17에 도시된 반도체 메모리 소자가 형성될 수 있다. Referring to FIGS. 2A, 16 and 17, the conductive layer 194 may be patterned to form a connection conductive pattern SK and a peripheral gate electrode PG filling the hole region HB. That is, the connection conductive pattern SK and the peripheral gate electrode PG may be formed from the same layer. The patterning process may include at least one etching process. The connection conductive pattern SK may include a protrusion SKd protruding above the upper surface of the residual substrate 103. [ For example, the upper surface SKa of the connection conductive pattern SK may be formed at substantially the same level as the upper surface PGa of the peripheral gate electrode PG. Then, the processes described with reference to Figs. 8 to 14 are carried out to form the semiconductor memory element shown in Fig.

도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 5의 I-I'선에 따른 단면도들이다. FIGS. 18 to 20 are views for explaining a method of manufacturing a semiconductor memory device according to embodiments of the present invention, and are cross-sectional views taken along line I-I 'of FIG. 5.

도 2a 및 도 18을 참조하면, 주변 회로 영역(PR)에 소자 분리막(102) 및 주변 트랜지스터(PT)가 형성될 수 있다. 상기 주변 트랜지스터(PT)는 주변 게이트 전극(PG)을 포함할 수 있다. 이후, 상기 주변 게이트 전극(PG)의 상면(PGa)을 덮는 제 1 층간 절연막(131)이 형성될 수 있다. 2A and FIG. 18, the device isolation film 102 and the peripheral transistor PT may be formed in the peripheral circuit region PR. The peripheral transistor PT may include a peripheral gate electrode PG. Thereafter, a first interlayer insulating film 131 may be formed to cover the upper surface PGa of the peripheral gate electrode PG.

도 2a, 도 19 및 도 20을 참조하여, 상기 제 1 층간 절연막(131), 상기 상부 반도체층(US), 및 상기 매립 절연층(BX)을 관통하는 연결 도전 패턴(SK)이 형성될 수 있다. 상기 연결 도전 패턴(SK)은 홀 영역(HB) 내에 형성될 수 있다. 상기 연결 도전 패턴(SK)은 상기 잔류 기판(103)의 상면 위로 돌출된 돌출부(SKd)를 포함할 수 있다. 일 예로, 상기 연결 도전 패턴(SK)의 상면(SKa)은 상기 주변 게이트 전극(PG)의 상면(PGa)보다 높을 수 있다. 상기 셀 어레이 영역(CR) 내의 기판(100)의 상부(100u)가 제거되어 리세스 영역(RR)이 형성될 수 있다. 이후, 도 8 내지 도 14를 참조하여 설명된 공정들이 수행되어 도 20에 도시된 반도체 메모리 소자가 형성될 수 있다.Referring to FIGS. 2A, 19 and 20, a connection conductive pattern SK through the first interlayer insulating layer 131, the upper semiconductor layer US, and the buried insulating layer BX may be formed. have. The connection conductive pattern SK may be formed in the hole region HB. The connection conductive pattern SK may include a protrusion SKd protruding above the upper surface of the residual substrate 103. [ For example, the upper surface SKa of the connection conductive pattern SK may be higher than the upper surface PGa of the peripheral gate electrode PG. The upper portion 100u of the substrate 100 in the cell array region CR may be removed to form the recessed region RR. Thereafter, the processes described with reference to Figs. 8 to 14 are performed to form the semiconductor memory element shown in Fig.

도 21은 본 발명의 실시예들에 따른 반도체 메모리 소자의 단면도이다. 21 is a cross-sectional view of a semiconductor memory device according to embodiments of the present invention.

본 발명의 실시예들에 따른 반도체 메모리 소자는 제 1 반도체칩(C1) 및 제 2 반도체칩(C2)을 포함할 수 있다. 상기 제 1 반도체칩(C1)은 상기 제 2 반도체칩(C2)과 실질적으로 동일하거나 유사한 메모리 칩일 수 있다.The semiconductor memory device according to embodiments of the present invention may include a first semiconductor chip C1 and a second semiconductor chip C2. The first semiconductor chip C1 may be a memory chip substantially identical to or similar to the second semiconductor chip C2.

상기 제 1 반도체칩(C1)의 바디 도전층(10F, 이하 제 1 바디 도전층)의 하면과 상기 제 2 반도체칩(C2)의 바디 도전층(10S, 이하 제 2 바디 도전층)의 하면은 마주볼 수 있다. 즉, 상기 반도체 메모리 소자는 상기 제 1 반도체칩(C1)과 상기 제 2 반도체칩(C2)의 바디 도전층들(10F, 10S)이 인접하도록 연결될 수 있다. 상기 제 1 바디 도전층(10F)과 상기 제 2 바디 도전층(10S)은 전기적으로 연결될 수 있다. 일 예로, 상기 제 1 바디 도전층(10F)의 하면과 상기 제 2 바디 도전층(10S)의 하면이 직접 접할 수 있으나, 이와는 달리, 상기 제 1 바디 도전층(10F)과 상기 제 2 바디 도전층(10S) 사이에 추가적인 도전층이 제공될 수 있다. The lower surface of the body conductive layer 10F (hereinafter referred to as the first body conductive layer) of the first semiconductor chip C1 and the lower surface of the body conductive layer 10S of the second semiconductor chip C2 I can face each other. That is, the semiconductor memory device may be connected such that the first semiconductor chip C1 and the body conductive layers 10F and 10S of the second semiconductor chip C2 are adjacent to each other. The first body conductive layer 10F and the second body conductive layer 10S may be electrically connected to each other. For example, the lower surface of the first body conductive layer 10F and the lower surface of the second body conductive layer 10S may be in direct contact with each other. Alternatively, the lower surface of the first body conductive layer 10F and the lower surface of the second body conductive layer 10S, An additional conductive layer may be provided between the layers 10S.

상기 제 1 바디 도전층(10F)을 관통하는 콘택홀(HC)이 제공되고, 상기 콘택홀(HC) 내에 관통 전극(VI)이 제공될 수 있다. 또한, 상기 제 2 바디 도전층(10S)을 관통하는 콘택홀(HC)이 제공되고, 상기 콘택홀(HC) 내에 관통 전극(VI)이 제공될 수 있다. 상기 관통 전극들(VI)은 연결 도전 패턴들(SK)과 연결될 수 있다. 상기 제 1 반도체칩(C1)의 관통 전극(VI)과 상기 제 2 반도체칩(C2)의 관통 전극(VI)은 직접 연결되거나, 그들 사이의 추가적 도전층을 통하여 연결될 수 있다. A contact hole HC is provided through the first body conductive layer 10F and a penetrating electrode VI may be provided in the contact hole HC. In addition, a contact hole HC is provided through the second body conductive layer 10S, and a penetrating electrode VI may be provided in the contact hole HC. The penetrating electrodes VI may be connected to the connection conductive patterns SK. The penetrating electrode VI of the first semiconductor chip C1 and the penetrating electrode VI of the second semiconductor chip C2 may be directly connected or may be connected to each other through an additional conductive layer therebetween.

이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 또한, 각 실시예들의 구성 요소들은 서로 결합되거나 치환된 형태로 실시될 수 있다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. Further, the constituent elements of the embodiments may be combined with each other or may be embodied in a substituted form.

Claims (20)

셀 어레이 영역 및 주변 회로 영역을 포함하는 반도체 메모리 소자에 있어서,
상기 셀 어레이 영역은:
바디 도전층 상에 차례로 적층된 복수의 전극들을 포함하는 전극 구조체; 및
상기 전극 구조체를 관통하여 상기 바디 도전층에 연결되는 수직 구조체들을 포함하고,
상기 주변 회로 영역은 상기 바디 도전층 상의 잔류 기판 및 상기 잔류 기판을 관통하여 상기 바디 도전층에 연결되는 연결 도전 패턴을 포함하는 반도체 메모리 소자.
1. A semiconductor memory device comprising a cell array region and a peripheral circuit region,
Wherein the cell array region comprises:
An electrode structure including a plurality of electrodes sequentially stacked on a body conductive layer; And
And vertical structures connected to the body conductive layer through the electrode structure,
Wherein the peripheral circuit region includes a connection conductive pattern connected to the body conductive layer through the remaining substrate and the residual substrate on the body conductive layer.
제 1 항에 있어서,
상기 연결 도전 패턴은 상기 바디 도전층의 상면과 접하고,
상기 바디 도전층의 상면과 접하는 상기 연결 도전 패턴의 하부 폭은 상기 연결 도전 패턴의 상부 폭보다 작은 반도체 메모리 소자.
The method according to claim 1,
The connection conductive pattern contacts the upper surface of the body conductive layer,
And the lower width of the connection conductive pattern contacting the upper surface of the body conductive layer is smaller than the upper width of the connection conductive pattern.
제 1 항에 있어서,
상기 연결 도전 패턴의 하면은 상기 바디 도전층의 상면과 실질적으로 동일한 레벨인 반도체 메모리 소자.
The method according to claim 1,
And the lower surface of the connection conductive pattern is substantially at the same level as the upper surface of the body conductive layer.
제 1 항에 있어서,
상기 잔류 기판은 매립 절연층 및 상기 매립 절연층 상의 주변 활성층을 포함하고,
상기 연결 도전 패턴은 상기 매립 절연층 및 상기 주변 활성층을 관통하는 반도체 메모리 소자.
The method according to claim 1,
Wherein the residual substrate comprises a buried insulating layer and a peripheral active layer on the buried insulating layer,
And the connection conductive pattern penetrates the buried insulating layer and the peripheral active layer.
제 4 항에 있어서,
상기 주변 활성층은 실질적으로 단결정인 반도체 메모리 소자.
5. The method of claim 4,
Wherein the peripheral active layer is substantially a single crystal.
제 1 항에 있어서,
상기 연결 도전 패턴의 상면은 상기 잔류 기판의 상면보다 높은 레벨인 반도체 메모리 소자.
The method according to claim 1,
And the upper surface of the connection conductive pattern is higher than the upper surface of the remaining substrate.
제 6 항에 있어서,
상기 주변 회로 영역은 그 상에 형성되는 주변 게이트 전극을 더 포함하고,
상기 연결 도전 패턴의 상면은 상기 주변 게이트 전극의 상면보다 높은 레벨인 반도체 메모리 소자.
The method according to claim 6,
Wherein the peripheral circuit region further comprises a peripheral gate electrode formed thereon,
And the upper surface of the connection conductive pattern is higher than the upper surface of the peripheral gate electrode.
제 1 항에 있어서,
상기 연결 도전 패턴의 측벽과 상기 잔류 기판 사이에 절연 스페이서를 더 포함하는 반도체 메모리 소자.
The method according to claim 1,
Further comprising an insulating spacer between a side wall of the connection conductive pattern and the residual substrate.
제 1 항에 있어서,
상기 바디 도전층을 관통하여 상기 연결 도전 패턴에 연결되는 관통 전극을 더 포함하는 반도체 메모리 소자.
The method according to claim 1,
And a through electrode connected to the connection conductive pattern through the body conductive layer.
제 1 항에 있어서,
상기 연결 도전 패턴은 상기 바디 도전층과 동일한 도전형의 불순물을 포함하는 반도체 메모리 소자.
The method according to claim 1,
Wherein the connection conductive pattern includes an impurity of the same conductivity type as the body conductive layer.
제 1 항에 있어서,
상기 바디 도전층의 두께는 상기 잔류 기판의 두께보다 얇은 반도체 메모리 소자.
The method according to claim 1,
Wherein the thickness of the body conductive layer is thinner than the thickness of the remaining substrate.
제 1 항에 있어서,
상기 바디 도전층은 폴리 실리콘을 포함하는 반도체 메모리 소자.
The method according to claim 1,
Wherein the body conductive layer comprises polysilicon.
제 1 항에 있어서,
상기 수직 구조체들 각각은 채널 반도체층 및 정보 저장층을 포함하고,
상기 바디 도전층은 상기 채널 반도체층과 연결되는 반도체 메모리 소자.
The method according to claim 1,
Wherein each of the vertical structures includes a channel semiconductor layer and an information storage layer,
And the body conductive layer is connected to the channel semiconductor layer.
제 13 항에 있어서,
상기 채널 반도체층의 하면 및 상기 정보 저장층의 하면은 실질적으로 동일 레벨에 배치되는 반도체 메모리 소자.
14. The method of claim 13,
And the lower surface of the channel semiconductor layer and the lower surface of the information storage layer are disposed at substantially the same level.
제 14 항에 있어서,
상기 연결 도전 패턴의 하면은 상기 채널 반도체층의 하면과 실질적으로 동일 레벨에 배치되는 반도체 메모리 소자.
15. The method of claim 14,
And the lower surface of the connection conductive pattern is disposed at substantially the same level as the lower surface of the channel semiconductor layer.
기판을 준비하는 것, 상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고;
상기 주변 회로 영역의 기판의 상부에 매립되는 연결 도전 패턴을 형성하는 것;
상기 셀 어레이 영역의 기판 상부를 제거하는 것;
상기 기판과 연결되는 수직 구조체들을 형성하는 것;
상기 기판의 하부를 제거하여 상기 수직 구조체들의 하부 및 상기 연결 도전 패턴의 하부를 노출하는 것; 및
상기 수직 구조체들의 하부들 및 상기 연결 도전 패턴의 하부와 공통적으로 연결되는 바디 도전층을 형성하는 것을 포함하는 반도체 메모리 소자의 제조 방법.
Preparing a substrate, the substrate comprising a cell array region and a peripheral circuit region;
Forming a connection conductive pattern embedded in an upper portion of the substrate of the peripheral circuit region;
Removing an upper portion of the substrate of the cell array region;
Forming vertical structures coupled to the substrate;
Removing the lower portion of the substrate to expose a lower portion of the vertical structures and a lower portion of the connection conductive pattern; And
And forming a body conductive layer that is commonly connected to lower portions of the vertical structures and a lower portion of the connection conductive pattern.
제 16 항에 있어서,
상기 연결 도전 패턴은 상기 기판의 하부를 제거하기 이전에 형성되는 반도체 메모리 소자의 제조 방법.
17. The method of claim 16,
Wherein the connection conductive pattern is formed before removing the lower portion of the substrate.
제 16 항에 있어서,
상기 기판의 하부를 제거하는 것은 화학적 물리적 연마를 포함하는 반도체 메모리 소자의 제조 방법.
17. The method of claim 16,
Wherein removing the bottom of the substrate comprises chemical and physical polishing.
제 16 항에 있어서,
상기 기판의 하부를 제거하는 동안 상기 연결 도전 패턴의 하부가 함께 제거되는 반도체 메모리 소자의 제조 방법.
17. The method of claim 16,
And a lower portion of the connection conductive pattern is removed together while the lower portion of the substrate is removed.
제 16 항에 있어서,
상기 수직 구조체들 각각은 정보 저장층 및 채널 반도체층을 포함하고;
상기 기판의 하부를 제거하는 동안 상기 정보 저장층의 일부가 함께 제거되어 상기 채널 반도체층이 노출되는 반도체 메모리 소자의 제조 방법.17. The method of claim 16,
Wherein each of the vertical structures includes an information storage layer and a channel semiconductor layer;
Wherein a portion of the information storage layer is removed together while the lower portion of the substrate is removed to expose the channel semiconductor layer.
KR1020170166233A 2017-06-12 2017-12-05 Semiconductor memory device and manufactureing the same KR102533149B1 (en)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020170166233A KR102533149B1 (en) 2017-12-05 2017-12-05 Semiconductor memory device and manufactureing the same
SG10201803464XA SG10201803464XA (en) 2017-06-12 2018-04-25 Semiconductor memory device and method of manufacturing the same
DE102018110017.5A DE102018110017B4 (en) 2017-06-12 2018-04-26 SEMICONDUCTOR MEMORY DEVICE AND PRODUCTION METHOD THEREOF
US15/982,213 US10692881B2 (en) 2017-06-12 2018-05-17 Semiconductor memory device and method of manufacturing the same
JP2018111100A JP6985212B2 (en) 2017-06-12 2018-06-11 Semiconductor memory device and its manufacturing method
CN201810600087.4A CN109037210B (en) 2017-06-12 2018-06-12 Semiconductor memory device and method of manufacturing the same
US16/901,171 US10886299B2 (en) 2017-06-12 2020-06-15 Semiconductor memory device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170166233A KR102533149B1 (en) 2017-12-05 2017-12-05 Semiconductor memory device and manufactureing the same

Publications (2)

Publication Number Publication Date
KR20190066489A true KR20190066489A (en) 2019-06-13
KR102533149B1 KR102533149B1 (en) 2023-05-18

Family

ID=66847579

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170166233A KR102533149B1 (en) 2017-06-12 2017-12-05 Semiconductor memory device and manufactureing the same

Country Status (1)

Country Link
KR (1) KR102533149B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11856781B2 (en) 2020-07-22 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221500A (en) * 2003-01-17 2004-08-05 Toshiba Microelectronics Corp Semiconductor device and manufacturing method thereof
JP2004273590A (en) * 2003-03-06 2004-09-30 Seiko Epson Corp Semiconductor device and its fabricating process
KR20080027162A (en) * 2006-09-21 2008-03-26 가부시끼가이샤 도시바 Semiconductor memory and manufactruring method thereof
KR20130072516A (en) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 Semiconductor device and method of manufacturing the same
US9543318B1 (en) * 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004221500A (en) * 2003-01-17 2004-08-05 Toshiba Microelectronics Corp Semiconductor device and manufacturing method thereof
JP2004273590A (en) * 2003-03-06 2004-09-30 Seiko Epson Corp Semiconductor device and its fabricating process
KR20080027162A (en) * 2006-09-21 2008-03-26 가부시끼가이샤 도시바 Semiconductor memory and manufactruring method thereof
KR20130072516A (en) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 Semiconductor device and method of manufacturing the same
US9543318B1 (en) * 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11856781B2 (en) 2020-07-22 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method

Also Published As

Publication number Publication date
KR102533149B1 (en) 2023-05-18

Similar Documents

Publication Publication Date Title
CN109037230B (en) Semiconductor memory device and method of manufacturing the same
US11664362B2 (en) Semiconductor devices
US10553609B2 (en) Semiconductor device
KR102634947B1 (en) Vertical memory devices and method of manufacturing the same
US10672781B2 (en) Semiconductor device
US10403634B2 (en) Semiconductor memory device and method of manufacturing the same
US10886299B2 (en) Semiconductor memory device and method of manufacturing the same
KR20180045975A (en) Semiconductor device and method for fabricating the same
KR20180135526A (en) Semiconductor memory device and manufactureing the same
KR20120089127A (en) Vertical structure non-volatile memory device
KR102572154B1 (en) Semiconductor memory device and manufactureing the same
US9871055B1 (en) Vertical-type memory device
US20220328522A1 (en) Semiconductor devices
US9853052B1 (en) Semiconductor device and method for manufacturing same
KR102533149B1 (en) Semiconductor memory device and manufactureing the same
KR102333165B1 (en) Semiconductor memory device and manufactureing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right