KR20190063824A - Edge combining apparatus and method for dll-based frequency multiplier - Google Patents

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KR20190063824A
KR20190063824A KR1020170162881A KR20170162881A KR20190063824A KR 20190063824 A KR20190063824 A KR 20190063824A KR 1020170162881 A KR1020170162881 A KR 1020170162881A KR 20170162881 A KR20170162881 A KR 20170162881A KR 20190063824 A KR20190063824 A KR 20190063824A
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Abstract

The present invention relates to an edge coupling device and a method therefor. An edge coupling device, according to one embodiment of the present invention, comprises: a signal generating unit which includes a plurality of unit columns each including a pull-up PMOS transistor and a pull-down NMOS transistor and generates a rising edge signal with the pull-up PMOS transistor and generates a falling edge signal with the pull-down NMOS transistor based on a clock signal output from a delay line; an output unit which is connected to a line between the pull-up PMOS transistor and the pull-down NMOS transistor to receive the rising edge signal and the falling edge signal and outputs an output signal based on the received signal; and a feedback unit which controls the gate operation of the pull-down NMOS transistor based on the output signal. Thus, power consumption can be reduced.

Description

DLL 기반의 주파수 체배기를 위한 에지결합장치 및 그 방법{EDGE COMBINING APPARATUS AND METHOD FOR DLL-BASED FREQUENCY MULTIPLIER}TECHNICAL FIELD [0001] The present invention relates to an edge combining apparatus and a method thereof for a DLL-based frequency multiplier,

본 발명은 에지결합장치 및 그 방법에 관한 기술로서, 구체적으로는 PPSB(Push-Pull-Stage-Based) 방식의 에지결합장치에서 수신하는 클럭 신호의 오버랩(overlap)을 방지하는 기술적 사상에 관한 것이다.TECHNICAL FIELD [0001] The present invention relates to an edge coupling apparatus and a method thereof, and more particularly, to a technical idea for preventing overlap of clock signals received in an edge coupling apparatus of a PPSB (Push-Pull-Stage-Based) .

최근 VLSI(Very large scale integration) 제조 공정 기술이 발전함에 따라 클럭(Clock) 주파수가 함께 증가하면서 외부 클럭만을 사용할 수 없게 되었으며, 클럭 분배(Distribution)에서의 왜곡 문제로 인해 고정 루프를 사용하는 클럭 발생기의 적용이 요구되고 있다.Recently, with the development of very large scale integration (VLSI) manufacturing process technology, the clock frequency has increased together and only the external clock has become useless. Due to the distortion problem in the clock distribution, Is required.

지연고정루프(Delay-locked loop : DLL)를 이용한 클럭 발생기는 위상고정루프 (Phase-locked loop : PLL)에 비해 구조가 간단하며 우수한 노이즈 특성과 PVT(Process, Voltage, Temperature) 변이에 둔감한 특성을 갖는다.A clock generator using a delay-locked loop (DLL) is simpler in structure than a phase-locked loop (PLL) and has excellent noise characteristics and insensitivity to PVT (Process, Voltage, Temperature) Respectively.

구체적으로, DLL 기반의 클럭 발생기는 높은 주파수 클럭을 만들기 위해서 에지결합장치(Edge combiner)를 사용하며, 에지 결합 장치는 DLL의 지연 라인(Delay line)으로부터 일정한 지연을 조합하여 클럭을 생성한다. Specifically, a DLL-based clock generator uses an edge combiner to generate a high frequency clock, and the edge combining device generates a clock by combining a predetermined delay from a delay line of the DLL.

전술한 에지 결합 장치는 DCVSL(Differential cascade voltage switch logic) 방식, Modified-DCVSL 방식 및 PPSB(Push-pull-stage-based) 방식이 사용된다. The above-described edge coupling device uses a differential cascade voltage switch logic (DCVSL) method, a modified-DCVSL method, and a push-pull-stage-based (PPSB) method.

구체적으로, DCVSL 방식의 에지 결합 장치는 Pseudo-PMOS 트랜지스터의 좌우 대칭 구조로 포지티브 펄스(Positive pulse)로만 라이징 에지(Rising edge)와 폴링 에지(Falling edge)를 생성하는 방식이며, 2개의 Pseudo-PMOS 트랜지스터만 사용하므로 면적이 작다는 장점이 있다.Specifically, a DCVSL-type edge coupling device generates a rising edge and a falling edge only in a positive pulse with a left-right symmetrical structure of a pseudo-PMOS transistor, and two pseudo-PMOS Because it uses only transistors, it has the advantage of small area.

그러나, DCVSL 방식의 에지 결합 장치는 클럭 신호를 펄스 신호로 바꾸기 위한 펄스 발생기(Pulse generator)를 추가로 필요로 하고, 출력 신호의 듀티(Duty)를 유지하기 어려우며, 펄스 신호의 오버랩(Overlap)으로 인해 단락 전류(Short circuit current)가 발생 한다는 문제가 있다.However, the DCVSL-type edge coupling apparatus requires a pulse generator for converting a clock signal into a pulse signal, and it is difficult to maintain the duty of the output signal. In addition, There is a problem that a short circuit current occurs.

다음으로, Modified DCVS 방식의 에지 결합 장치는 DCVSL동작을 기본으로 풀다운(Pull-down) NMOS 트랜지스터가 턴-온(Turn-on) 될 때, 풀업(Pull-up) PMOS 트랜지스터가 턴-오프(Turn-off) 되도록 동작하는 방식으로, 전력 소모가 작고 2개의 2개의 Pseudo-PMOS 트랜지스터의 구동 강도(Drive strength)를 기존 DCVSL 구조보다 크게 할 수 있다.Next, a modified DCVS-based edge coupling device is turned on when the pull-up PMOS transistor is turned on when the pull-down NMOS transistor is turned on based on the DCVSL operation. -off), the power consumption is small and the drive strength of the two two pseudo-PMOS transistors can be made larger than that of the conventional DCVSL structure.

그러나, Modified DCVS 방식의 에지 결합 장치는 클럭 신호를 펄스 신호로 바꾸기 위한 펄스 발생기(Pulse generator) 및 별도의 듀티 보정(Duty correction) 회로를 필요로 한다는 문제가 있다.However, there is a problem that a modified DCVS-type edge coupling device requires a pulse generator and a duty correction circuit for converting a clock signal into a pulse signal.

다음으로, PPSB 방식의 에지 결합 장치는 포지티브 펄스(Positive pulse)와 네거티브 펄스(Negative pulse)에 의해 PMOS 트랜지스터는 라이징 에지를 생성하고 NMOS 트랜지스터는 폴링 에지를 생성하는 방식으로, 듀티를 유지하기 용이하며 고속 동작에 적합한 방식이다.Next, a PPSB type edge coupling apparatus generates a rising edge by a positive pulse and a negative pulse, and a polling edge is generated by an NMOS transistor. Thus, it is easy to maintain a duty It is suitable for high-speed operation.

그러나, PPSB 방식의 에지 결합 장치는 클럭 신호를 펄스 신호로 바꾸기 위한 펄스 발생기(Pulse generator)를 필요로 하고, 펄스 신호의 오버랩으로 인해 단락 전류가 발생 한다는 문제가 있다.However, a PPSB type edge coupling apparatus requires a pulse generator for converting a clock signal into a pulse signal, and there is a problem that a short-circuit current is generated due to overlapping of pulse signals.

한국공개특허 제10-2009-0028112호 "위상 클럭 발생기"Korean Patent Publication No. 10-2009-0028112 entitled "Phase Clock Generator" 한국등록특허 제10-1208026호 "에지컴바이너, 이를 이용한 주파수 체배기 및 주파수 체배방법"Korean Patent No. 10-1208026 entitled "Edge combiner, frequency multiplier using the same, and frequency multiplication method"

본 발명은, 펄스 발생기 없이 DLL의 지연 라인으로부터 직접 클럭 신호를 수신함으로써, 전력 소모 및 회로의 크기를 감소 시키는 것을 목적으로 한다.The present invention aims at reducing power consumption and circuit size by receiving a clock signal directly from a delay line of a DLL without a pulse generator.

또한, 본 발명은, 에지 결합 장치 자체의 지연 루프(Delay loop)를 통하여 조절된 짧은 펄스 에지(Short pulse edge)를 사용함으로써, 클럭 신호의 오버랩을 방지하는 것을 목적으로 한다.The present invention also aims to prevent overlapping of clock signals by using a short pulse edge adjusted through a delay loop of the edge coupling device itself.

또한, 본 발명은, 클럭 신호의 오버랩 방지함으로써, 내부 글리치(Glitch)로 인한 불필요한 전력 소모를 감소 시키는 것을 목적으로 한다. In addition, the present invention aims at reducing unnecessary power consumption due to internal glitch by preventing overlapping of a clock signal.

본 발명의 일실시예에 따른 에지결합장치는 풀업(Pull-up) PMOS 트랜지스터와 풀다운(Pull-down) NMOS 트랜지스터로 구성되는 단위 열(Column)을 복수개 포함하고, 지연 라인(Delay line)으로부터 출력되는 클럭 신호에 기초하여 풀업 PMOS 트랜지스터로 라이징 에지(Rising edge) 신호를 생성하며 풀다운 NMOS 트랜지스터로 폴링 에지(Falling edge) 신호를 생성하는 신호 생성부와, 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터 사이의 라인에 연결되어 라이징 에지 신호 및 폴링 에지 신호를 수신하고, 수신한 신호에 기초하여 출력 신호를 송출하는 출력부 및 출력 신호에 기초하여 풀다운(Pull-down) NMOS 트랜지스터의 게이트 동작을 제어하는 피드백부를 포함한다.The edge coupling apparatus according to an embodiment of the present invention includes a plurality of unit columns formed of a pull-up PMOS transistor and a pull-down NMOS transistor, and outputs an output from a delay line Up PMOS transistor and a pull-down NMOS transistor on the basis of a clock signal generated by the pull-up PMOS transistor and generates a rising edge signal by the pull-down NMOS transistor; And an output unit connected to receive the rising edge signal and the falling edge signal and to output an output signal based on the received signal and a feedback unit for controlling the gate operation of the pull-down NMOS transistor based on the output signal .

일측에 따르면, 피드백부는 출력 신호를 게이트로 수신하는 피드백 트랜지스터를 포함하고, 출력 신호에 따른 피드백 트랜지스터의 게이트 동작의 변화에 의해 지연 라인으로부터 출력되는 클럭 신호가 짧은 펄스로 조절되며, 조절된 짧은 펄스로 풀다운 NMOS 트랜지스터의 게이트 동작을 제어할 수 있다. According to one aspect, the feedback section includes a feedback transistor for receiving the output signal to the gate, the clock signal output from the delay line by the change of the gate operation of the feedback transistor according to the output signal is adjusted to a short pulse, The gate operation of the pull-down NMOS transistor can be controlled.

일측에 따르면, 풀업 PMOS 트랜지스터의 게이트 동작을 제어하는 풀업 제어부 및 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는 풀다운 제어부를 더 포함할 수 있다. According to an aspect of the present invention, a pull-up control unit for controlling the gate operation of the pull-up PMOS transistor and a pull-down control unit for controlling the gate operation of the pull-down NMOS transistor may be further included.

일측에 따르면, 풀다운 제어부는 복수개의 단위 열 중에서 N번째(여기서, N은 자연수) 단위 열에 포함된 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하기 위하여, 지연 라인으로부터 출력되는 클럭 신호 중 2N-1번째 에지에 대응되는 클럭 신호에 기초하여 N번째 단위 열에 포함된 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는 제1 PMOS 트랜지스터 및 지연 라인으로부터 출력되는 클럭 신호 중 2N번째 에지에 대응되는 클럭 신호에 기초하여 제1PMOS 트랜지스터의 게이트 동작을 제어하는 제2 PMOS 트랜지스터를 포함할 수 있다.According to one aspect, in order to control the gate operation of the pull-down NMOS transistor included in the N-th (N is a natural number) unit column among the plurality of unit columns, the pull- A first PMOS transistor for controlling the gate operation of the pull-down NMOS transistor included in the Nth unit column based on the corresponding clock signal, and a second PMOS transistor for controlling the gate operation of the first PMOS transistor based on the clock signal corresponding to the 2Nth edge of the clock signal output from the delay line And a second PMOS transistor for controlling gate operation.

일측에 따르면, 제2 PMOS 트랜지스터는 2N번째 에지에 대응되는 클럭 신호가 하이(High) 상태가 되면, 제1 PMOS 트랜지스터의 게이트를 오프(off) 상태로 변경하여 N번째 단위 열에 포함된 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터의 동작을 분리할 수 있다. According to one aspect, the second PMOS transistor changes the gate of the first PMOS transistor to the off state when the clock signal corresponding to the 2N-th edge is in the high state, And the operation of the pull-down NMOS transistor can be separated.

일측에 따르면, 풀업 제어부는 복수개의 단위 열 중에서 N번째(여기서, N은 자연수) 단위 열에 포함된 풀업 PMOS 트랜지스터의 게이트 동작을 제어하기 위하여, 지연 라인으로부터 출력되는 클럭 신호 중 2N번째 에지에 대응되는 클럭 신호를 180°위상 반전한 클럭 신호에 기초하여 N번째 단위 열에 포함된 풀업 PMOS 트랜지스터의 게이트 동작을 제어하는 제1 NMOS 트랜지스터 및 지연 라인으로부터 출력되는 클럭 신호 중 2N+1번째 에지에 대응되는 클럭 신호를 180°위상 반전한 클럭 신호에 기초하여 제1 NMOS 트랜지스터의 게이트 동작을 제어하는 제2 NMOS 트랜지스터를 포함할 수 있다. According to one aspect, in order to control the gate operation of the pull-up PMOS transistor included in the Nth (here, N is a natural number) unit column among the plurality of unit columns, the pull- A first NMOS transistor for controlling the gate operation of the pull-up PMOS transistor included in the Nth unit column based on a clock signal obtained by inverting the phase of the clock signal by 180 占 and a second NMOS transistor for controlling a clock corresponding to the 2N + 1th edge of the clock signal output from the delay line And a second NMOS transistor for controlling a gate operation of the first NMOS transistor based on a clock signal obtained by inverting the phase of the signal by 180 °.

일측에 따르면, 출력부는 출력 신호를 송출하는 인버터 회로를 포함할 수 있다.According to one aspect, the output section may include an inverter circuit for outputting the output signal.

본 발명의 일실시예에 따른 에지결합방법은 신호 생성부에서 지연 라인(Delay line)으로부터 출력되는 클럭 신호에 기초하여 풀업 PMOS 트랜지스터로 라이징 에지(Rising edge) 신호를 생성하고 풀다운 NMOS 트랜지스터로 폴링 에지(Falling edge) 신호를 생성하는 단계와, 출력부에서 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터 사이의 라인에 연결되어 라이징 에지 신호 및 폴링 에지 신호를 수신하고, 수신한 신호에 기초하여 출력 신호를 송출하는 단계 및 피드백부에서 출력 신호에 기초하여 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는 단계를 포함한다.According to an embodiment of the present invention, a signal generating unit generates a rising edge signal to a pull-up PMOS transistor based on a clock signal output from a delay line in a signal generating unit, Generating a falling edge signal at the output, receiving a rising edge signal and a falling edge signal at a line between the pull-up PMOS transistor and the pull-down NMOS transistor, and outputting an output signal based on the received signal; And controlling the gate operation of the pull-down NMOS transistor based on the output signal at the feedback section.

일측에 따르면, 게이트 동작을 제어하는 단계는 피드백부에서 출력 신호를 게이트로 수신하는 피드백 트랜지스터를 포함하고, 출력 신호에 따른 피드백 트랜지스터의 게이트 동작의 변화에 의해 지연 라인으로부터 출력되는 클럭 신호가 짧은 펄스로 조절되며, 조절된 짧은 펄스로 풀다운 NMOS 트랜지스터의 게이트 동작을 제어할 수 있다. According to one aspect, the step of controlling the gate operation includes a feedback transistor for receiving the output signal at the gate of the feedback section, and the clock signal output from the delay line by the change of the gate operation of the feedback transistor according to the output signal is short- And the gate operation of the pull-down NMOS transistor can be controlled by the adjusted short pulse.

일측에 따르면, 풀업 제어부에서 풀업 PMOS 트랜지스터의 게이트 동작을 제어하는 단계 및 풀다운 제어부에서 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는 단계를 더 포함할 수 있다.According to one aspect, controlling the gate operation of the pull-up PMOS transistor in the pull-up control section and controlling the gate operation of the pull-down NMOS transistor in the pull-down control section may be further included.

일실시예에 따르면, 펄스 발생기 없이 DLL의 지연 라인으로부터 직접 클럭 신호를 수신함으로써, 전력 소모 및 회로의 크기를 감소 시킬 수 있다.According to one embodiment, the clock signal can be received directly from the delay line of the DLL without a pulse generator, thereby reducing power consumption and circuit size.

또한, 일실시예에 따르면, 에지 결합 장치 자체의 지연 루프(Delay loop)를 통하여 조절된 짧은 펄스 에지(Short pulse edge)를 사용함으로써, 클럭 신호의 오버랩을 방지할 수 있다.In addition, according to an embodiment, it is possible to prevent overlapping of clock signals by using a short pulse edge adjusted through a delay loop of the edge coupling device itself.

또한, 일실시예에 따르면, 클럭 신호의 오버랩을 방지함으로써, 내부 글리치(Glitch)로 인한 불필요한 전력 소모를 감소 시킬 수 있다. Also, according to one embodiment, it is possible to reduce unnecessary power consumption due to internal glitch by preventing overlapping of the clock signal.

도 1은 본 발명의 일실시예에 따른 에지결합장치를 도시하는 도면이다.
도 2는 본 발명의 일실시예에 따른 에지 결합 장치의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 일실시예에 따른 에지결합방법을 도시하는 도면이다.
도 4a 내지 도 4b는 펄스 발생기를 도시하는 도면이다.
도 4c 내지 도 4e는 본 발명의 일실시예에 따른 에지결합장치와 기존의 에지결합장치의 성능을 비교하기 위한 도면이다.1 is a diagram showing an edge coupling apparatus according to an embodiment of the present invention.
2 is a view for explaining the operation of an edge coupling apparatus according to an embodiment of the present invention.
3 is a diagram illustrating an edge combining method according to an embodiment of the present invention.
4A to 4B are diagrams showing a pulse generator.
4C to 4E are diagrams for comparing the performance of the edge coupling device according to an embodiment of the present invention and the conventional edge coupling device.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.It is to be understood that the specific structural or functional descriptions of embodiments of the present invention disclosed herein are presented for the purpose of describing embodiments only in accordance with the concepts of the present invention, May be embodied in various forms and are not limited to the embodiments described herein.

본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물, 또는 대체물을 포함한다.Embodiments in accordance with the concepts of the present invention are capable of various modifications and may take various forms, so that the embodiments are illustrated in the drawings and described in detail herein. However, it is not intended to limit the embodiments according to the concepts of the present invention to the specific disclosure forms, but includes changes, equivalents, or alternatives falling within the spirit and scope of the present invention.

제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.The terms first, second, or the like may be used to describe various elements, but the elements should not be limited by the terms. The terms may be named for the purpose of distinguishing one element from another, for example without departing from the scope of the right according to the concept of the present invention, the first element being referred to as the second element, Similarly, the second component may also be referred to as the first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 표현들, 예를 들어 "~사이에"와 "바로~사이에" 또는 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Expressions that describe the relationship between components, for example, "between" and "immediately" or "directly adjacent to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, the terms "comprises ", or" having ", and the like, are used to specify one or more of the features, numbers, steps, operations, elements, But do not preclude the presence or addition of steps, operations, elements, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning of the context in the relevant art and, unless explicitly defined herein, are to be interpreted as ideal or overly formal Do not.

이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the scope of the patent application is not limited or limited by these embodiments. Like reference symbols in the drawings denote like elements.

도 1은 본 발명의 일실시예에 따른 에지결합장치를 도시하는 도면이다.1 is a diagram showing an edge coupling apparatus according to an embodiment of the present invention.

도 1을 참조하면, 일실시예에 따른 에지결합장치(100)는 풀업(Pull-up) PMOS 트랜지스터에서 생성된 라이징 에지(Rising edge) 신호 및 풀다운(Pull-down) NMOS 트랜지스터에서 생성된 폴링 에지(Falling edge) 신호를 수신하여 출력 신호를 송출하고, 송출한 출력 신호를 피드백하여 풀다운(Pull-down) NMOS 트랜지스터의 게이트 동작을 제어할 수 있다.1, an edge coupling apparatus 100 according to an exemplary embodiment includes a rising edge signal generated in a pull-up PMOS transistor and a falling edge signal generated in a pull-down NMOS transistor. The gate of the pull-down NMOS transistor can be controlled by receiving the falling edge signal and outputting the output signal, and feeding back the output signal.

이를 위해, 에지결합장치(100)는 신호생성부(110), 출력부(120) 및 피드백부(130)를 포함할 수 있다. For this purpose, the edge coupling apparatus 100 may include a signal generating unit 110, an output unit 120, and a feedback unit 130.

일실시예에 따른 신호생성부(110)는 풀업(Pull-up) PMOS 트랜지스터와 풀다운(Pull-down) NMOS 트랜지스터로 구성되는 단위 열(Column)을 복수개 포함할 수 있다. The signal generator 110 according to an exemplary embodiment may include a plurality of unit columns including a pull-up PMOS transistor and a pull-down NMOS transistor.

또한, 일실시예에 따른 신호생성부(110)는 지연 라인(Delay line)으로부터 출력되는 클럭 신호에 기초하여 풀업 PMOS 트랜지스터로 라이징 에지(Rising edge) 신호를 생성하고, 풀다운 NMOS 트랜지스터로 폴링 에지(Falling edge) 신호를 생성할 수 있다. The signal generating unit 110 generates a rising edge signal to the pull-up PMOS transistor based on the clock signal output from the delay line, and outputs the rising edge signal to the pull-down NMOS transistor through the falling edge A falling edge signal can be generated.

예를 들어, 지연 라인은 지연고정루프(Delay-locked loop : DLL)의 지연 라인 일 수 있다. For example, the delay line may be a delay line of a delay-locked loop (DLL).

즉, 본 발명은 펄스 발생기(Pulse Generator) 없이 DLL의 지연 라인으로부터 직접 클럭 신호를 수신함으로써, 전력 소모 및 회로의 크기를 감소 시킬 수 있다.That is, the present invention can reduce the power consumption and the size of the circuit by receiving the clock signal directly from the delay line of the DLL without a pulse generator.

일측에 따르면, 에지결합장치(100)는 풀업 PMOS 트랜지스터의 게이트 동작을 제어하는 풀업 제어부(140) 및 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는 풀다운 제어부(150)를 더 포함할 수 있다. According to one aspect, the edge coupling device 100 may further include a pull-up control unit 140 for controlling the gate operation of the pull-up PMOS transistor and a pull-down control unit 150 for controlling the gate operation of the pull-down NMOS transistor.

예를 들어, 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터의 게이트 동작은 트랜지스터의 턴-온(Turn-on), 턴-오프(Turn-off) 및 턴-온 시간 중 적어도 하나를 포함할 수 있다.For example, the gate operation of the pull-up PMOS transistor and the pull-down NMOS transistor may include at least one of turn-on, turn-off and turn-on times of the transistor.

일측에 따르면, 풀업 제어부(140)는 지연 라인으로부터 출력되는 클럭 신호에 기초하여 풀업 PMOS 트랜지스터의 게이트 동작을 제어하는 제1 NMOS 트랜지스터 및 제1 NMOS 트랜지스터의 게이트 동작을 제어하는 제2 NMOS 트랜지스터를 포함할 수 있다. According to one aspect, the pull-up control unit 140 includes a first NMOS transistor for controlling the gate operation of the pull-up PMOS transistor and a second NMOS transistor for controlling the gate operation of the first NMOS transistor based on the clock signal output from the delay line can do.

일측에 따르면, 풀다운 제어부(150)는 지연 라인으로부터 출력되는 클럭 신호에 기초하여 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는 제1 PMOS 트랜지스터 및 제1 PMOS 트랜지스터의 게이트 동작을 제어하는 제2 PMOS 트랜지스터를 포함할 수 있다.According to one aspect, the pull-down control unit 150 includes a first PMOS transistor for controlling the gate operation of the pull-down NMOS transistor based on the clock signal output from the delay line and a second PMOS transistor for controlling the gate operation of the first PMOS transistor can do.

일실시예에 따른 출력부(120)는 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터 사이의 라인에 연결되어 라이징 에지 신호 및 에지 신호를 수신하고, 수신한 신호에 기초하여 출력 신호를 송출할 수 있다. The output unit 120 according to an exemplary embodiment may be connected to a line between a pull-up PMOS transistor and a pull-down NMOS transistor to receive a rising edge signal and an edge signal, and to output an output signal based on the received signal.

일측에 따르면, 출력부(120)는 출력 신호를 송출하는 인버터 회로를 포함할 수 있다.According to one aspect, the output section 120 may include an inverter circuit for outputting an output signal.

예를 들어, 출력부(120)는 라이징 에지 신호 및 폴링 에지 신호를 순차적으로 수신하고, 수신한 신호를 입력으로 하는 인버터 출력을 출력 신호로 송출할 수 있다. For example, the output unit 120 may sequentially receive the rising edge signal and the falling edge signal, and output the inverter output, which receives the received signal, as an output signal.

일실시예에 따른 피드백부(130)는 출력 신호에 기초하여 풀다운(Pull-down) NMOS 트랜지스터의 게이트 동작을 제어할 수 있다. The feedback unit 130 according to an embodiment can control the gate operation of the pull-down NMOS transistor based on the output signal.

일측에 따르면, 피드백부(130)는 출력 신호를 게이트로 수신하는 피드백 트랜지스터를 포함할 수 있다. According to one aspect, the feedback section 130 may include a feedback transistor for receiving the output signal at the gate.

또한, 피드백부(130)의 피드백 트랜지스터는 출력 신호에 따른 피드백 트랜지스터의 게이트 동작의 변화에 의해 지연 라인으로부터 출력되는 클럭 신호가 짧은 펄스로 조절되며, 조절된 짧은 펄스로 풀다운 NMOS 트랜지스터의 게이트 동작을 제어할 수 있다.In the feedback transistor of the feedback unit 130, the clock signal output from the delay line is adjusted to a short pulse by the change of the gate operation of the feedback transistor according to the output signal, and the gate operation of the pull- Can be controlled.

일측에 따르면, 피드백부(130)는 조절된 짧은 펄스로 풀업 PMOS 트랜지스터 의 게이트 동작을 제어할 수도 있다.According to one aspect, the feedback unit 130 may control the gate operation of the pull-up PMOS transistor with the adjusted short pulse.

즉, 본 발명은 에지 결합 장치(100)에서 자체적으로 구비하고 있는 지연 루프(Delay loop)를 통하여 조절된 짧은 펄스 에지(Short pulse edge)를 사용하여 풀다운 NMOS 트랜지스터 또는 풀업 PMOS 트랜지스터의 게이트 동작을 제어함으로써, 클럭 신호의 오버랩을 방지할 수 있다.That is, the present invention controls the gate operation of the pulldown NMOS transistor or the pull-up PMOS transistor using a short pulse edge adjusted through a delay loop provided in the edge coupling apparatus 100 itself Thus, overlapping of the clock signals can be prevented.

또한, 에지 결합 장치(100)는 클럭 신호의 오버랩을 방지함으로써, 내부 글리치(Glitch)로 인한 불필요한 전력 소모를 감소 시킬 수 있다.In addition, the edge coupling device 100 can prevent unnecessary power consumption due to internal glitches by preventing overlapping of the clock signal.

도 1에 도시된 에지결합장치(100)의 동작에 관한 내용은 이후 실시예 도 2를 통해 보다 구체적으로 설명 하기로 한다.The operation of the edge coupling apparatus 100 shown in FIG. 1 will be described in more detail with reference to FIG.

도 2는 본 발명의 일실시예에 따른 에지 결합 장치의 동작을 설명하기 위한 도면이다. 2 is a view for explaining the operation of an edge coupling apparatus according to an embodiment of the present invention.

도 2의 에지결합장치(200)는 도 1의 에지결합장치(100)일 수 있다. The edge coupling device 200 of FIG. 2 may be the edge coupling device 100 of FIG.

도 2를 참조하면, 도 1의 신호 생성부는 복수의 풀업 PMOS 트랜지스터(P0 내지 P3) 및 풀다운 NMOS 트랜지스터(N0 내지 N3)를 포함할 수 있다. Referring to FIG. 2, the signal generator of FIG. 1 may include a plurality of pull-up PMOS transistors P0 to P3 and pulldown NMOS transistors N0 to N3.

도 2에서는 신호 생성부가 4개의 단위 열(Column)로 구성되어 있으나, 본 발명은 이에 한정되는 것은 아니며, 신호 생성부는 4개 이상 또는 4개 이하의 단위 열로 구성될 수도 있다.2, the signal generator is composed of four unit columns, but the present invention is not limited to this, and the signal generator may be composed of four or more or four or less unit columns.

도 1의 출력부는 복수의 풀업 PMOS 트랜지스터(P0 내지 P3) 및 풀다운 NMOS 트랜지스터(N0 내지 N3) 사이에 위치한 노드 OUTB와 접속하는 인버터 회로(210)를 포함할 수 있다. The output of FIG. 1 may include an inverter circuit 210 that connects to a node OUTB located between a plurality of pull-up PMOS transistors P0 to P3 and pulldown NMOS transistors N0 to N3.

일측에 따르면, 도 1의 풀다운 제어부는 복수개의 단위 열 중에서 N번째(여기서, N은 자연수) 단위 열에 포함된 풀다운 NMOS 트랜지스터의 게이트 동작을 제어할 수 있다.According to one aspect, the pull-down control unit of FIG. 1 can control the gate operation of the pull-down NMOS transistor included in the N-th (where N is a natural number) unit column among a plurality of unit columns.

이를 위해, 도 1의 풀다운 제어부는 복수의 풀다운 NMOS 트랜지스터(N0 내지 N3) 각각의 게이트 동작을 제어하는 복수의 제1 PMOS 트랜지스터(Ni0 내지 Ni3) 및 복수의 제1 PMOS 트랜지스터 각각의 게이트 동작을 제어하는 복수의 제2 PMOS 트랜지스터(Na0 내지 Na3)를 포함할 수 있다.To this end, the pull-down control unit of FIG. 1 controls a plurality of first PMOS transistors Ni0 to Ni3 for controlling the gate operation of each of the plurality of pull-down NMOS transistors N0 to N3 and a gate operation of each of the plurality of first PMOS transistors And a plurality of second PMOS transistors (Na0 to Na3).

일측에 따르면, N번째 단위열에 포함된 제1 PMOS 트랜지스터는 지연 라인으로부터 출력되는 클럭 신호 중 2N-1번째 에지에 대응되는 클럭 신호에 기초하여 N번째 단위 열에 포함된 풀다운 NMOS 트랜지스터의 게이트 동작을 제어할 수 있다.According to one aspect, the first PMOS transistor included in the Nth unit column controls the gate operation of the pull-down NMOS transistor included in the Nth unit column based on the clock signal corresponding to the 2N-1th edge of the clock signal output from the delay line can do.

예를 들어, 첫번째 단위열에 포함된 제1 PMOS 트랜지스터(Ni0)는 첫번째 에지에 대응되는 클럭 신호(CK1)를 소스(Source)로 수신하고, 두번째 단위 열에 포함된 제1 PMOS 트랜지스터(Ni1)는 세번째 에지에 대응되는 클럭 신호(CK3)를 소스로 수신할 수 있다. For example, the first PMOS transistor Ni0 included in the first unit column receives the clock signal CK1 corresponding to the first edge as a source, and the first PMOS transistor Ni1 included in the second unit column receives the third The clock signal CK3 corresponding to the edge can be received at the source.

일측에 따르면, N번째 단위 열에 포함된 제2 PMOS 트랜지스터는 지연 라인으로부터 출력되는 클럭 신호 중 2N번째 에지에 대응되는 클럭 신호에 기초하여 N번째 단위 열에 포함된 제1 PMOS 트랜지스터의 게이트 동작을 제어할 수 있다.According to one aspect, the second PMOS transistor included in the Nth unit column controls the gate operation of the first PMOS transistor included in the Nth unit column based on the clock signal corresponding to the 2Nth edge of the clock signal output from the delay line .

예를 들어, 첫번째 단위열에 포함된 제2 PMOS 트랜지스터(Na0)는 두번째 에지에 대응되는 클럭 신호(CK2)를 게이트(Gate)로 수신하고, 두번째 단위열에 포함된 제2 PMOS 트랜지스터(Na1)는 네번째 에지에 대응되는 클럭 신호(CK4)를 게이트로 수신할 수 있다. For example, the second PMOS transistor Na0 included in the first unit column receives the clock signal CK2 corresponding to the second edge to the gate, and the second PMOS transistor Na1 included in the second unit column receives the fourth The clock signal CK4 corresponding to the edge can be received at the gate.

일측에 따르면, N번째 단위 열에 포함된 제2 PMOS 트랜지스터는 2N번째 에지에 대응되는 클럭 신호가 하이(High) 상태가 되면, 제1 PMOS 트랜지스터의 게이트를 오프(off) 상태로 변경하여 N번째 단위 열에 포함된 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터의 동작을 분리할 수 있다.According to one aspect, in the second PMOS transistor included in the Nth unit column, when the clock signal corresponding to the 2N-th edge is in a high state, the gate of the first PMOS transistor is turned off, The operation of the pull-up PMOS transistor and the pull-down NMOS transistor included in the column can be separated.

예를 들어, 첫번째 단위 열에 포함된 제2 PMOS 트랜지스터(Na0)는 게이트로 인가되는 클럭 신호(CK2)가 로우(Low)에서 하이(High) 상태가 되면, 제2 PMOS 트랜지스터(Na0)의 게이트가 오프(off)가 되어, 제1 PMOS 트랜지스터(Ni0)의 게이트 또한 오프 상태가 되므로, 풀업 PMOS 트랜지스터(P0)가 동작할 때 풀다운 NMOS 트랜지스터(N0)의 동작을 차단할 수 있다.For example, when the clock signal CK2 applied to the gate of the second PMOS transistor Na0 included in the first unit column is changed from low to high, the gate of the second PMOS transistor Na0 The gate of the first PMOS transistor N0 is also turned off so that the operation of the pull-down NMOS transistor N0 can be shut off when the pull-up PMOS transistor P0 operates.

일측에 따르면, 도 1의 풀다운 제어부는 복수개의 단위 열 중에서 N번째(여기서, N은 자연수) 단위 열에 포함된 풀업 PMOS 트랜지스터의 게이트 동작을 제어할 수 있다.According to one aspect, the pull-down control unit of FIG. 1 can control the gate operation of the pull-up PMOS transistor included in the Nth (where N is a natural number) unit column among the plurality of unit columns.

이를 위해, 도 1의 풀업 제어부는 복수의 풀업 PMOS 트랜지스터(P0 내지 P3) 각각의 게이트 동작을 제어하는 복수의 제1 NMOS 트랜지스터(Pi0 내지 Pi3) 및 복수의 제1 NMOS 트랜지스터 각각의 게이트 동작을 제어하는 복수의 제2 NMOS 트랜지스터(Pa0 내지 Pa3)를 포함할 수 있다.1 includes a plurality of first NMOS transistors Pi0 to Pi3 for controlling the gate operation of each of the plurality of pull-up PMOS transistors P0 to P3 and a plurality of second NMOS transistors Pi0 to Pi3 for controlling the gate operation of each of the plurality of first NMOS transistors And a plurality of second NMOS transistors Pa0 to Pa3.

일측에 따르면, N번째 단위열에 포함된 제1 NMOS 트랜지스터는 지연 라인으로부터 출력되는 클럭 신호 중 2N번째 에지에 대응되는 클럭 신호를 180°위상 반전한 클럭 신호에 기초하여 N번째 단위 열에 포함된 풀업 PMOS 트랜지스터의 게이트 동작을 제어할 수 있다. According to one aspect, the first NMOS transistor included in the Nth unit column includes a pull-up PMOS transistor included in the Nth unit column based on a clock signal obtained by inverting the phase of the clock signal corresponding to the 2Nth edge of the clock signal output from the delay line by 180 °, The gate operation of the transistor can be controlled.

예를 들어, 첫번째 단위 열에 포함된 제1 NMOS 트랜지스터(Pi0)는 지연 라인으로부터 출력되는 클럭 신호 중 두번째 에지에 대응되는 클럭 신호를 180°위상 반전한 클럭 신호(CK2B)를 드레인(Drain)으로 수신할 수 있다.For example, the first NMOS transistor Pi0 included in the first unit column receives the clock signal CK2B, which is obtained by inverting the phase of the clock signal corresponding to the second edge of the clock signal output from the delay line by 180 degrees, as a drain can do.

또한, 두번째 단위 열에 포함된 제1 NMOS 트랜지스터(Pi1)는 지연 라인으로부터 출력되는 클럭 신호 중 네번째 에지에 대응되는 클럭 신호를 180°위상 반전한 클럭 신호(CK4B)를 드레인(Drain)으로 수신할 수 있다.Also, the first NMOS transistor Pi1 included in the second unit column can receive the clock signal CK4B, which is obtained by inverting the phase of the clock signal corresponding to the fourth edge of the clock signal output from the delay line by 180 degrees, as a drain have.

일측에 따르면, N번째 단위열에 포함된 제2 NMOS 트랜지스터는 지연 라인으로부터 출력되는 클럭 신호 중에서 2N+1번째 에지에 대응되는 클럭 신호를 180°위상 반전한 클럭 신호에 기초하여 N번째 단위 열에 포함된 제1 NMOS 트랜지스터의 게이트 동작을 제어할 수 있다. According to one aspect, the second NMOS transistor included in the Nth unit column includes a clock signal that is included in the Nth unit column based on the clock signal obtained by inverting the phase of the clock signal corresponding to the (2N + 1) The gate operation of the first NMOS transistor can be controlled.

예를 들어, 첫번째 단위 열에 포함된 제2 NMOS 트랜지스터(Pa0)는 지연 라인으로부터 출력되는 클럭 신호 중에서 3번째 에지에 대응되는 클럭 신호를 180°위상 반전한 클럭 신호(CK3B)를 게이트(Gate)로 수신할 수 있다.For example, the second NMOS transistor Pa0 included in the first unit column receives the clock signal CK3B, which is obtained by inverting the phase of the clock signal corresponding to the third edge by 180 degrees, from the clock signal output from the delay line to the gate .

또한, 세번째 단위 열에 포함된 제2 NMOS 트랜지스터는 지연 라인으로부터 출력되는 클럭 신호 중에서 5번째 에지에 대응되는 클럭 신호를 180°위상 반전한 클럭 신호(CK5B)를 게이트(Gate)로 수신할 수 있다.The second NMOS transistor included in the third unit column may receive the clock signal CK5B obtained by inverting the phase of the clock signal corresponding to the fifth edge of the clock signal output from the delay line by 180 degrees through the gate.

예를 들어, 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터의 게이트 동작은 트랜지스터의 턴-온(Turn-on), 턴-오프(Turn-off) 및 턴-온 시간 중 적어도 하나를 포함할 수 있다.For example, the gate operation of the first PMOS transistor and the first NMOS transistor may include at least one of a turn-on, a turn-off, and a turn-on time of the transistor.

도 1의 피드백부는 복수의 풀다운 NMOS 트랜지스터(N0 내지 N3) 각각의 게이트 동작을 제어하기 위하여 복수의 피드백 트랜지스터(Nc0 내지 Nc3)를 포함할 수 있다. The feedback unit of FIG. 1 may include a plurality of feedback transistors Nc0 through Nc3 for controlling the gate operation of each of the plurality of pull-down NMOS transistors N0 through N3.

일측에 따르면, 복수의 피드백 트랜지스터(Nc0 내지 Nc3)는 출력 신호(OUT)가 하이(High)인 경우에 턴-온(Turn-on)이 되고 출력 신호(OUT)가 로우(Low)인 경우에 턴-오프(Turn-off) 될 수 있다. According to one aspect, the plurality of feedback transistors Nc0 to Nc3 are turned on when the output signal OUT is high and when the output signal OUT is low And can be turned off.

또한, 복수의 피드백 트랜지스터(Nc0 내지 Nc3) 각각은 전술한 턴-온 및 턴-오프 동작으로 제1 PMOS 트랜지스터(Ni0 내지 Ni3) 각각의 드레인으로부터 출력되는 펄스를 짧은 펄스(Short pulse)로 조절하며, 조절된 짧은 펄스로 복수의 풀다운 NMOS 트랜지스터(N0 내지 N3) 각각의 게이트 동작을 제어할 수 있다. Each of the plurality of feedback transistors Nc0 to Nc3 controls the pulse output from the drains of the first PMOS transistors Ni0 to Ni3 in a short pulse in the turn-on and turn-off operations described above , It is possible to control the gate operation of each of the plurality of pulldown NMOS transistors N0 to N3 with the adjusted short pulse.

즉, 본 발명은 에지 결합 장치 자체의 지연 루프(Delay loop)를 통하여 조절된 짧은 펄스 에지(Short pulse edge)를 사용함으로써, 클럭 신호의 오버랩을 방지할 수 있다.That is, the present invention can prevent the overlap of the clock signal by using the short pulse edge adjusted through the delay loop of the edge coupling device itself.

또한, 일실시예에 따르면, 클럭 신호의 오버랩을 방지함으로써, 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터의 동시 동작을 방지하고, 내부 글리치(Glitch)로 인한 불필요한 전력 소모를 감소 시킬 수 있다.Further, according to one embodiment, it is possible to prevent the simultaneous operation of the pull-up PMOS transistor and the pull-down NMOS transistor by preventing the overlapping of the clock signal, and to reduce unnecessary power consumption due to the internal glitch.

일측에 따르면, 도 1의 피드백부는 복수의 풀업 PMOS 트랜지스터(P0 내지 P3) 각각의 게이트 동작을 제어하기 위하여 복수의 피드백 트랜지스터(Pc0 내지 Pc3)를 더 포함할 수 있다.According to one aspect, the feedback unit of FIG. 1 may further include a plurality of feedback transistors Pc0 to Pc3 for controlling the gate operation of each of the plurality of pull-up PMOS transistors P0 to P3.

일측에 따르면, 복수의 피드백 트랜지스터(Pc0 내지 Pc3)는 출력 신호(OUT)가 로우(High)인 경우에 턴-온(Turn-on)이 되고 출력 신호(OUT)가 하이(High)인 경우에 턴-오프(Turn-off) 될 수 있다. According to one aspect, the plurality of feedback transistors Pc0 to Pc3 are turned on when the output signal OUT is high and when the output signal OUT is high And can be turned off.

또한, 복수의 피드백 트랜지스터(Pc0 내지 Pc3) 각각은 전술한 턴-온 및 턴-오프 동작으로 제1 NMOS 트랜지스터(Pi0 내지 Pi3) 각각의 소스로부터 출력되는 펄스를 짧은 펄스(Short pulse)로 조절하며, 조절된 짧은 펄스로 복수의 풀업 PMOS 트랜지스터(P0 내지 P3) 각각의 게이트 동작을 제어할 수 있다.In addition, each of the plurality of feedback transistors Pc0 to Pc3 adjusts a pulse output from the source of each of the first NMOS transistors Pi0 to Pi3 in a short pulse in the turn-on and turn-off operations described above , It is possible to control the gate operation of each of the plurality of pull-up PMOS transistors P0 to P3 with the adjusted short pulse.

이하에서는, 에지결합장치(200)의 첫번째 단위 열에 대응되는 풀업 PMOS 트랜지스터(P0) 및 풀다운 NMOS 트랜지스터(N0)의 동작에 대한 실시예를 설명하기로 한다. Hereinafter, the operation of the pull-up PMOS transistor P0 and the pull-down NMOS transistor N0 corresponding to the first unit column of the edge coupling device 200 will be described.

구체적으로, 풀업 PMOS 트랜지스터(P0)와 풀다운 NMOS 트랜지스터(N0) 사이에 위치한 노드 OUTB와 출력부(210)에서 송출하는 출력 신호(OUT)의 초기값을 각각 하이(High)와 로우(Low)로 가정하면, 두번째 에지에 대응되는 클럭 신호(CK2)가 로우(Low) 상태 이므로, 제2 PMOS 트랜지스터(Na0) 및 제1 PMOS 트랜지스터(Ni0)는 턴-온(Turn-on) 상태가 될 수 있다.Specifically, the initial values of the node OUTB located between the pull-up PMOS transistor P0 and the pull-down NMOS transistor N0 and the output signal OUT output from the output unit 210 are respectively set to high and low The second PMOS transistor Na0 and the first PMOS transistor Ni0 may be turned on since the clock signal CK2 corresponding to the second edge is in a low state .

먼저, 첫번째 에지에 대응되는 클럭 신호(CK1)가 로우에서 하이 상태가 되어 풀다운 NMOS 트랜지스터(N0)의 게이트 전압이 문턱전압(Vth) 이상이 되면, 풀다운 NMOS 트랜지스터(N0)는 턴-온 상태가 되어 노드 OUTB는 방전(discharge)이 되고, 출력 신호(OUT)는 하이 상태가 될 수 있다. First, when the clock signal CK1 corresponding to the first edge becomes high in the low state and the gate voltage of the pull-down NMOS transistor N0 becomes equal to or higher than the threshold voltage Vth, the pull-down NMOS transistor N0 is turned on So that the node OUTB becomes a discharge and the output signal OUT becomes a high state.

한편, 출력 신호(OUT)가 하이 상태이므로, 피드백 트랜지스터(Nc0)는 턴-온 상태가 될 수 있으며, 풀업 PMOS 트랜지스터(P0)의 동작으로 출력 신호(OUT)가 로우 상태가 될 때까지 턴-온 상태를 유지할 수 있다.On the other hand, since the output signal OUT is in the high state, the feedback transistor Nc0 can be turned on and the turn-on state of the output transistor OUT is maintained until the output signal OUT becomes low due to the operation of the pull-up PMOS transistor P0. The ON state can be maintained.

일측에 따르면, 피드백 트랜지스터(Nc0)는 전술한 셀프 지연(Self-delay)을 이용한 턴-온 및 턴-오프 동작으로 제1 PMOS 트랜지스터(Ni0)로부터 출력된 펄스의 길이를 조절하고, 조절된 짧은 펄스(Short pulse)를 이용하여 풀다운 NMOS 트랜지스터(N0)의 게이트 동작을 제어함으로써, 클럭 신호간의 오버랩을 방지할 수 있다.According to one aspect, the feedback transistor Nc0 controls the length of the pulse output from the first PMOS transistor Ni0 in the turn-on and turn-off operations using the self-delay described above, By controlling the gate operation of the pull-down NMOS transistor N0 using a pulse, an overlap between the clock signals can be prevented.

또한, 출력 신호(OUT)가 하이 상태이고 세번째 에지에 대응되는 클럭 신호의 반전 클록 신호(CK3B)가 하이 상태이므로, 제2 NMOS 트랜지스터(Pa0) 및 제1 NMOS 트랜지스터(Pi0)는 턴-온(Turn-on) 상태가 될 수 있다.The second NMOS transistor Pa0 and the first NMOS transistor Pi0 are turned on because the output signal OUT is in the high state and the inverted clock signal CK3B of the clock signal corresponding to the third edge is in the high state. Turn-on state.

다음으로, 두번째 에지에 대응되는 클럭 신호(CK2)가 하이 상태가 되어 두번째 에지에 대응되는 클럭 신호의 반전 신호(CK2B)가 로우 상태가 되면, 풀업 PMOS 트랜지스터(P0)는 턴-온 상태가 되어 노드 OUTB가 충전(Charge)이 되고, 출력 신호(OUT)는 다시 로우 상태가 될 수 있다.Next, when the clock signal CK2 corresponding to the second edge is in the high state and the inverted signal CK2B of the clock signal corresponding to the second edge is brought into the low state, the pull-up PMOS transistor P0 is turned on The node OUTB becomes a charge, and the output signal OUT becomes a low state again.

한편, 제2 PMOS 트랜지스터 및 제1 PMOS 트랜지스터는 두번째 에지에 대응되는 클럭 신호(CK2)가 하이 상태이므로 턴-오프 상태가 되어 풀업 PMOS 트랜지스터(P0)와 풀다운 NMOS 트랜지스터(N0)의 동작을 분리할 수 있다.On the other hand, the second PMOS transistor and the first PMOS transistor are in the turn-off state because the clock signal CK2 corresponding to the second edge is in the high state, and the operations of the pull-up PMOS transistor P0 and the pull-down NMOS transistor N0 are separated .

또한, 출력 신호(OUT)가 로우 상태이므로 피드백 트랜지스터(Pc0)는 턴-온 상태가 될 수 있으며, 두번째 단위 열에 포함된 풀다운 NMOS 트랜지스터(N1)의 동작으로 출력 신호(OUT)가 하이 상태가 될 때까지 턴-온 상태를 유지할 수 있다.Since the output signal OUT is in the low state, the feedback transistor Pc0 can be turned on, and the operation of the pull-down NMOS transistor N1 included in the second unit column makes the output signal OUT high It is possible to maintain the turn-on state.

일측에 따르면, 피드백 트랜지스터(Pc0)는 전술한 셀프 지연(Self-delay)을 이용한 턴-온 및 턴-오프 동작으로 제1 NMOS 트랜지스터(Pi0)로부터 출력된 펄스의 길이를 조절하고, 조절된 짧은 펄스(Short pulse)를 이용하여 풀업 PMOS 트랜지스터(P0)의 게이트 동작을 제어함으로써, 클럭 신호간의 오버랩을 방지할 수 있다.According to one aspect, the feedback transistor Pc0 adjusts the length of the pulse output from the first NMOS transistor Pi0 in the turn-on and turn-off operations using the self-delay described above, By controlling the gate operation of the pull-up PMOS transistor P0 using a pulse, an overlap between the clock signals can be prevented.

이후 두번째 내지 네번째 단위 열에서의 동작 과정은 진행 과정은 앞서 설명한 내용과 동일하므로, 중복되는 설명은 생략하기로 한다.Hereinafter, the operation of the second to fourth unit columns is the same as that described above, so that redundant description will be omitted.

도 3은 본 발명의 일실시예에 따른 에지결합방법을 도시하는 도면이다.3 is a diagram illustrating an edge combining method according to an embodiment of the present invention.

도 3의 에지결합방법은 도 1 및 도 2에 도시된 에지결합장치에 의하여 수행될 수 있다. The edge joining method of FIG. 3 can be performed by the edge joining apparatus shown in FIG. 1 and FIG.

따라서, 도 3에 도시된 일실시예에 따른 에지결합방법에서 도 1 및 도 2에 도시된 일실시예에 따른 에지결합장치에서 설명한 내용과 중복되는 설명은 생략하기로 한다.Therefore, in the edge joining method according to the embodiment shown in FIG. 3, the description of the edge joining apparatus according to the embodiment shown in FIGS. 1 and 2 will be omitted.

도 3을 참조하면, 330단계에서 일실시예에 따른 신호 생성부는 지연 라인(Delay line)으로부터 출력되는 클럭 신호에 기초하여 풀업 PMOS 트랜지스터로 라이징 에지(Rising edge) 신호를 생성하고 풀다운 NMOS 트랜지스터로 폴링 에지(Falling edge) 신호를 생성할 수 있다. Referring to FIG. 3, in step 330, the signal generator according to an exemplary embodiment generates a rising edge signal to a pull-up PMOS transistor based on a clock signal output from a delay line, It is possible to generate a falling edge signal.

일측에 따르면, 일실시예에 따른 에지결합방법은 풀다운 제어부에서 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는 310 단계 및 풀업 제어부에서 풀업 PMOS 트랜지스터의 게이트 동작을 제어하는 320 단계를 더 포함할 수 있다.According to one aspect, an edge coupling method according to an embodiment may further include a step 310 of controlling the gate operation of the pull-down NMOS transistor in the pull-down control part and a step 320 of controlling the gate operation of the pull-up PMOS transistor in the pull-up control part.

340단계에서 일실시예에 따른 출력부는 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터 사이의 라인에 연결되어 라이징 에지 신호 및 폴링 에지 신호를 수신하고, 수신한 신호에 기초하여 출력 신호를 송출할 수 있다. In operation 340, the output unit may be connected to a line between the pull-up PMOS transistor and the pull-down NMOS transistor to receive the rising edge signal and the falling edge signal, and to output the output signal based on the received signal.

350단계에서 일실시예에 따른 피드백부는 출력 신호에 기초하여 풀다운 NMOS 트랜지스터의 게이트 동작을 제어할 수 있다.In operation 350, the feedback unit may control the gate operation of the pull-down NMOS transistor based on the output signal.

일측에 따르면, 350단계에서 피드백부는 출력 신호를 게이트로 수신하는 피드백 트랜지스터를 포함할 수 있으며, 출력 신호에 따른 피드백 트랜지스터의 게이트 동작의 변화에 의해 지연 라인으로부터 출력되는 클럭 신호가 짧은 펄스로 조절되며, 조절된 짧은 펄스로 풀다운 NMOS 트랜지스터의 게이트 동작을 제어할 수 있다.According to one aspect, in step 350, the feedback unit may include a feedback transistor that receives the output signal as a gate, and the clock signal output from the delay line by the change of the gate operation of the feedback transistor according to the output signal is adjusted to a short pulse , The gate operation of the pull-down NMOS transistor can be controlled by the adjusted short pulse.

도 4a 내지 도 4b는 펄스 발생기를 도시하는 도면이다.4A to 4B are diagrams showing a pulse generator.

도 4a는 AND 게이트 및 NAND 게이트로 구성된 펄스 발생기(Pulse Generator)를 도시하고, 도 4b는 AND 게이트로 구성된 펄스 발생기를 도시한다.4A shows a pulse generator composed of AND gates and NAND gates, and Fig. 4B shows a pulse generator composed of AND gates.

도 4c 내지 도 4e는 본 발명의 일실시예에 따른 에지결합장치와 기존의 에지결합장치의 성능을 비교하기 위한 도면이다. 4C to 4E are diagrams for comparing the performance of the edge coupling device according to an embodiment of the present invention and the conventional edge coupling device.

도 4c는 일실시예에 따른 에지결합장치와 기존의 에지결합장치의 출력 파형을 비교하고, 도 4d는 일실시예에 따른 에지결합장치와 기존의 에지결합장치의 소비 전력을 비교하며, 도 4e는 일실시예에 따른 에지결합장치와 기존의 에지결합장치의 회로 크기를 비교한다. 4C compares the output waveforms of the edge coupling apparatus according to the embodiment and the conventional edge coupling apparatus, FIG. 4D compares the power consumption of the edge coupling apparatus according to the embodiment with the conventional edge coupling apparatus, Compares the circuit size of an edge coupling device according to an embodiment with a conventional edge coupling device.

도 4a 내지 도 4e를 참조하면, 도면부호 PG1은 도면부호 410에 도시된 펄스 발생기를 나타내고, 도면부호 PG2는 도면부호 420에 도시된 펄스 발생기를 나타내며, 도면부호 PG1+PPSB는 펄스 발생기 PG1을 적용한 PPSB(Push-pull-stage-based) 방식의 에지결합장치를 나타낸다. Referring to FIGS. 4A to 4E, reference numeral PG1 denotes a pulse generator shown at 410, PG2 denotes a pulse generator shown at 420, and PG1 + PPSB denotes a pulse generator PG1 A push-pull-stage-based (PPSB) edge coupling device.

도면부호 PG2+DCVSL은 펄스 발생기 PG2를 적용한 DCVSL(Differential cascade voltage switch logic) 방식의 에지결합장치를 나타내고, 도면부호 PG2+MDCVSL은 펄스 발생기 PG2를 적용한 Modified-DCVSL 방식의 에지결합장치를 나타낸다. Reference numeral PG2 + DCVSL denotes a DCVSL (Edge cascade voltage switch logic) edge coupling device to which a pulse generator PG2 is applied, and PG2 + MDCVSL denotes a modified-DCVSL edge coupling device to which a pulse generator PG2 is applied.

또한, 도면부호 Prop는 펄스 발생기를 사용하지 않는 본 발명의 일실시예에 따른 에지결합장치를 도시한다. In addition, reference numeral Prop denotes an edge coupling device according to an embodiment of the present invention which does not use a pulse generator.

구체적으로, 도면부호 430에 도시된 바와 같이, 기존의 펄스 발생기(PG1 및 PG2)는 펄스간의 오버랩이 발생하여 단락 전류(Short circuit current)가 발생하지만, 본 발명의 일실시예에 따른 에지결합장치는 셀프 지연(Self-feedback)에 의하여 오버랩이 방지(Non-overlap) 되므로 단락 전류의 발생을 최소화할 수 있다. In detail, as shown in reference numeral 430, the conventional pulse generators PG1 and PG2 generate a short circuit current due to the overlap between the pulses. However, in the edge coupling apparatus according to the embodiment of the present invention, Overlap can be prevented by self-feedback, so that occurrence of a short-circuit current can be minimized.

또한, 도면부호 440에 도시된 바와 같이, 본 발명의 일실시예에 따른 에지결합장치는 펄스 발생기 없이 DLL의 지연 라인으로부터 직접 클럭 신호를 수신하고, 셀프 지연을 통하여 오버랩을 방지함으로써, 펄스 발생기를 적용하는 기존의 에지결합장치 보다 전력 소모를 감소시킬 수 있다. Further, as shown in reference numeral 440, an edge coupling apparatus according to an embodiment of the present invention receives a clock signal directly from a delay line of a DLL without a pulse generator, and prevents overlap by self delay, It is possible to reduce the power consumption compared to the conventional edge coupling device to which the present invention is applied.

또한, 도면부호 450에 도시된 바와 같이, 본 발명의 일실시예에 따른 에지결합장치는 펄스 발생기를 사용하지 않음으로써, 펄스 발생기를 적용하는 기존의 에지결합장치 보다 회로의 크기(Size)를 감소시킬 수 있다. In addition, as shown in the reference numeral 450, the edge coupling apparatus according to an embodiment of the present invention does not use a pulse generator, so that the size of the circuit is reduced compared to a conventional edge coupling apparatus using a pulse generator .

결국, 본 발명의 에지결합장치를 이용하면, 펄스 발생기 없이 DLL의 지연 라인으로부터 직접 클럭 신호를 수신함으로써, 전력 소모 및 회로의 크기를 감소 시킬 수 있다.As a result, using the edge coupling device of the present invention, the clock signal can be directly received from the delay line of the DLL without a pulse generator, thereby reducing power consumption and circuit size.

또한, 에지결합장치 자체의 지연 루프(Delay loop)를 통하여 조절된 짧은 펄스 에지(Short pulse edge)를 사용함으로써, 클럭 신호의 오버랩을 방지할 수 있다.Also, by using a short pulse edge adjusted through a delay loop of the edge coupling device itself, overlapping of the clock signal can be prevented.

또한, 클럭 신호의 오버랩을 방지함으로써, 내부 글리치(Glitch)로 인한 불필요한 전력 소모를 추가로 감소 시킬 수 있으며, 단락 전류(Short circuit current)를 최소화할 수 있다. In addition, by preventing the overlapping of the clock signal, unnecessary power consumption due to internal glitches can be further reduced, and short circuit current can be minimized.

이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.The apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components. For example, the apparatus and components described in the embodiments may be implemented within a computer system, such as, for example, a processor, a controller, an arithmetic logic unit (ALU), a digital signal processor, a microcomputer, a field programmable array (FPA) A programmable logic unit (PLU), a microprocessor, or any other device capable of executing and responding to instructions. The processing device may execute an operating system (OS) and one or more software applications running on the operating system. The processing device may also access, store, manipulate, process, and generate data in response to execution of the software. For ease of understanding, the processing apparatus may be described as being used singly, but those skilled in the art will recognize that the processing apparatus may have a plurality of processing elements and / As shown in FIG. For example, the processing unit may comprise a plurality of processors or one processor and one controller. Other processing configurations are also possible, such as a parallel processor.

소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.The software may include a computer program, code, instructions, or a combination of one or more of the foregoing, and may be configured to configure the processing device to operate as desired or to process it collectively or collectively Device can be commanded. The software and / or data may be in the form of any type of machine, component, physical device, virtual equipment, computer storage media, or device , Or may be permanently or temporarily embodied in a transmitted signal wave. The software may be distributed over a networked computer system and stored or executed in a distributed manner. The software and data may be stored on one or more computer readable recording media.

실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The method according to an embodiment may be implemented in the form of a program command that can be executed through various computer means and recorded in a computer-readable medium. The computer-readable medium may include program instructions, data files, data structures, and the like, alone or in combination. The program instructions to be recorded on the medium may be those specially designed and configured for the embodiments or may be available to those skilled in the art of computer software. Examples of computer-readable media include magnetic media such as hard disks, floppy disks and magnetic tape; optical media such as CD-ROMs and DVDs; magnetic media such as floppy disks; Magneto-optical media, and hardware devices specifically configured to store and execute program instructions such as ROM, RAM, flash memory, and the like. Examples of program instructions include machine language code such as those produced by a compiler, as well as high-level language code that can be executed by a computer using an interpreter or the like. The hardware devices described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. For example, it is to be understood that the techniques described may be performed in a different order than the described methods, and / or that components of the described systems, structures, devices, circuits, Lt; / RTI > or equivalents, even if it is replaced or replaced.

그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents to the claims are also within the scope of the following claims.

100: 에지결합장치 110: 신호 생성부
120: 출력부 130: 피드백부
140: 풀업 제어부 150: 풀다운 제어부100: edge combination device 110:
120: output unit 130: feedback unit
140: Pull-up control unit 150:

Claims (10)

풀업(Pull-up) PMOS 트랜지스터와 풀다운(Pull-down) NMOS 트랜지스터로 구성되는 단위 열(Column)을 복수개 포함하고, 지연 라인(Delay line)으로부터 출력되는 클럭 신호에 기초하여 상기 풀업 PMOS 트랜지스터로 라이징 에지(Rising edge) 신호를 생성하며 상기 풀다운 NMOS 트랜지스터로 폴링 에지(Falling edge) 신호를 생성하는 신호 생성부;
상기 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터 사이의 라인에 연결되어 상기 라이징 에지 신호 및 폴링 에지 신호를 수신하고, 상기 수신한 신호에 기초하여 출력 신호를 송출하는 출력부; 및
상기 출력 신호에 기초하여 상기 풀다운(Pull-down) NMOS 트랜지스터의 게이트 동작을 제어하는 피드백부
를 포함하는 에지결합장치. Up PMOS transistor and a pull-down NMOS transistor, wherein the pull-up PMOS transistor includes a plurality of unit columns including a pull-up PMOS transistor and a pull-down NMOS transistor, A signal generating unit generating a rising edge signal and generating a falling edge signal by the pull-down NMOS transistor;
An output connected to a line between the pull-up PMOS transistor and the pull-down NMOS transistor to receive the rising edge signal and the falling edge signal and to output an output signal based on the received signal; And
A feedback section for controlling a gate operation of the pull-down NMOS transistor based on the output signal;
And an edge coupling device. 제1항에 있어서,
상기 피드백부는
상기 출력 신호를 게이트로 수신하는 피드백 트랜지스터를 포함하고, 상기 출력 신호에 따른 상기 피드백 트랜지스터의 게이트 동작의 변화에 의해 상기 지연 라인으로부터 출력되는 클럭 신호가 짧은 펄스로 조절되며, 상기 조절된 짧은 펄스로 상기 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는
에지결합장치.The method according to claim 1,
The feedback section
And a feedback transistor for receiving the output signal at a gate, wherein a clock signal output from the delay line is adjusted to a short pulse by a change in gate operation of the feedback transistor according to the output signal, The gate operation of the pull-down NMOS transistor
Edge coupling device. 제1항에 있어서,
상기 풀업 PMOS 트랜지스터의 게이트 동작을 제어하는 풀업 제어부 및 상기 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는 풀다운 제어부를 더 포함하는
에지결합장치.The method according to claim 1,
Up control unit for controlling a gate operation of the pull-up PMOS transistor and a pull-down control unit for controlling a gate operation of the pull-down NMOS transistor
Edge coupling device. 제3항에 있어서,
상기 풀다운 제어부는
상기 복수개의 단위 열 중에서 N번째(여기서, N은 자연수) 단위 열에 포함된 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하기 위하여,
상기 지연 라인으로부터 출력되는 클럭 신호 중 2N-1번째 에지에 대응되는 클럭 신호에 기초하여 상기 N번째 단위 열에 포함된 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는 제1 PMOS 트랜지스터 및
상기 지연 라인으로부터 출력되는 클럭 신호 중 2N번째 에지에 대응되는 클럭 신호에 기초하여 상기 제1PMOS 트랜지스터의 게이트 동작을 제어하는 제2 PMOS 트랜지스터를 포함하는
에지결합장치.The method of claim 3,
The pull-
In order to control the gate operation of the pulldown NMOS transistor included in the Nth (where N is a natural number) unit column among the plurality of unit columns,
A first PMOS transistor for controlling a gate operation of a pulldown NMOS transistor included in the Nth unit column based on a clock signal corresponding to a 2N-1th edge of the clock signal output from the delay line,
And a second PMOS transistor for controlling a gate operation of the first PMOS transistor based on a clock signal corresponding to a 2N-th edge of a clock signal output from the delay line
Edge coupling device. 제4항에 있어서,
상기 제2 PMOS 트랜지스터는
2N번째 에지에 대응되는 클럭 신호가 하이(High) 상태가 되면, 상기 제1 PMOS 트랜지스터의 게이트를 오프(off) 상태로 변경하여 상기 N번째 단위 열에 포함된 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터의 동작을 분리하는
에지결합장치.5. The method of claim 4,
The second PMOS transistor
When the clock signal corresponding to the 2N-th edge is in a high state, the gate of the first PMOS transistor is turned off to operate the pull-up PMOS transistor and the pull-down NMOS transistor included in the N-th unit column Detached
Edge coupling device. 제3항에 있어서,
상기 풀업 제어부는
상기 복수개의 단위 열 중에서 N번째(여기서, N은 자연수) 단위 열에 포함된 풀업 PMOS 트랜지스터의 게이트 동작을 제어하기 위하여,
상기 지연 라인으로부터 출력되는 클럭 신호 중 2N번째 에지에 대응되는 클럭 신호를 180°위상 반전한 클럭 신호에 기초하여 상기 N번째 단위 열에 포함된 풀업 PMOS 트랜지스터의 게이트 동작을 제어하는 제1 NMOS 트랜지스터 및
상기 지연 라인으로부터 출력되는 클럭 신호 중 2N+1번째 에지에 대응되는 클럭 신호를 180°위상 반전한 클럭 신호에 기초하여 상기 제1 NMOS 트랜지스터의 게이트 동작을 제어하는 제2 NMOS 트랜지스터를 포함하는
에지결합장치.The method of claim 3,
The pull-
In order to control the gate operation of the pull-up PMOS transistor included in the Nth (where N is a natural number) unit column among the plurality of unit columns,
A first NMOS transistor for controlling a gate operation of a pull-up PMOS transistor included in the N-th unit column based on a clock signal obtained by inverting a phase of a clock signal corresponding to a 2N-th edge of the clock signal output from the delay line by 180 °,
And a second NMOS transistor for controlling the gate operation of the first NMOS transistor based on a clock signal obtained by inverting the phase of the clock signal corresponding to the (2N + 1) -th edge of the clock signal output from the delay line by 180 °
Edge coupling device. 제1항에 있어서,
상기 출력부는
상기 출력 신호를 송출하는 인버터 회로를 포함하는
에지결합장치.The method according to claim 1,
The output
And an inverter circuit for transmitting the output signal
Edge coupling device. 신호 생성부에서 지연 라인(Delay line)으로부터 출력되는 클럭 신호에 기초하여 풀업 PMOS 트랜지스터로 라이징 에지(Rising edge) 신호를 생성하고 풀다운 NMOS 트랜지스터로 폴링 에지(Falling edge) 신호를 생성하는 단계;
출력부에서 상기 풀업 PMOS 트랜지스터 및 풀다운 NMOS 트랜지스터 사이의 라인에 연결되어 상기 라이징 에지 신호 및 폴링 에지 신호를 수신하고, 상기 수신한 신호에 기초하여 출력 신호를 송출하는 단계; 및
피드백부에서 상기 출력 신호에 기초하여 상기 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는 단계
를 포함하는 에지결합방법.Generating a rising edge signal in the pull-up PMOS transistor based on the clock signal output from the delay line in the signal generator and generating a falling edge signal in the pull-down NMOS transistor;
Outputting a rising edge signal and a falling edge signal, the output signal being connected to a line between the pull-up PMOS transistor and the pull-down NMOS transistor at an output section, and transmitting an output signal based on the received signal; And
Controlling a gate operation of the pull-down NMOS transistor based on the output signal in a feedback section
≪ / RTI > 제8항에 있어서,
상기 게이트 동작을 제어하는 단계는
상기 피드백부에서 상기 출력 신호를 게이트로 수신하는 피드백 트랜지스터를 포함하고, 상기 출력 신호에 따른 상기 피드백 트랜지스터의 게이트 동작의 변화에 의해 상기 지연 라인으로부터 출력되는 클럭 신호가 짧은 펄스로 조절되며, 상기 조절된 짧은 펄스로 상기 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는
에지결합방법.9. The method of claim 8,
The step of controlling the gate operation
Wherein the clock signal output from the delay line is adjusted to a short pulse by a change in the gate operation of the feedback transistor according to the output signal, The gate operation of the pull-down NMOS transistor is controlled by a short pulse
Edge coupling method. 제8항에 있어서,
풀업 제어부에서 상기 풀업 PMOS 트랜지스터의 게이트 동작을 제어하는 단계 및
풀다운 제어부에서 상기 풀다운 NMOS 트랜지스터의 게이트 동작을 제어하는 단계를 더 포함하는
에지결합방법.9. The method of claim 8,
Controlling a gate operation of the pull-up PMOS transistor in a pull-up control section
And controlling the gate operation of the pull-down NMOS transistor in a pull-down control section
Edge coupling method.
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KR20090028112A (en) 2007-09-14 2009-03-18 주식회사 동부하이텍 Phase clock generator
KR101208026B1 (en) 2011-02-08 2012-12-04 연세대학교 산학협력단 Edge combiner, frequency multiplier and method of frequency multiplying using the edge combiner

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