KR20190053585A - Display device - Google Patents
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Abstract
Description
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 고전위 전압 균일도를 확보하여, 휘도 균일도가 개선된 표시 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0002] The present invention relates to a display device, and more particularly, to a display device in which uniformity of high voltage is ensured and luminance uniformity is improved.
현재 다양한 표시 장치들이 개발 및 시판되고 있다. 예를 들어, 액정 표시 장치(liquid crystal display device; LCD), 전계 방출 표시 장치(field emission display device; FED), 전기 영동 표시 장치(electro phoretic display device; EPD), 전기 습윤 표시 장치(electro-wetting display device; EWD) 및 유기 발광 표시 장치(organic light emitting display device; OLED), 양자점 표시 장치(quantum dot display device; QD) 등의 표시 장치가 있다.Currently, various display devices are being developed and marketed. For example, a liquid crystal display device (LCD), a field emission display device (FED), an electrophoretic display device (EPD), an electro-wetting display devices (EWDs), organic light emitting display devices (OLEDs), and quantum dot display devices (QDs).
표시 장치는 복수의 화소가 배치되어 영상이 구현되는 표시 영역과 표시 영역을 둘러싸며 영상이 구현되지 않는 비표시영역을 포함한다. 이때, 표시 영역에는 복수의 화소가 정의될 수 있다. 또한, 비표시 영역에는 복수의 화소에 다양한 신호를 전달하기 위한 배선 및 회로가 배치된다. The display device includes a display area in which a plurality of pixels are arranged and an image is implemented, and a non-display area surrounding the display area and in which an image is not implemented. At this time, a plurality of pixels can be defined in the display area. In the non-display area, wirings and circuits for transmitting various signals to a plurality of pixels are disposed.
표시 장치에서는 비표시 영역에 배치된 전원 공급 배선으로부터 표시 영역으로 연장된 전원 배선을 통해 고전위 전압이 복수의 화소에 공급된다. 이때, 표시 장치가 고해상도가 됨에 따라 전원 배선이 차지하는 공간이 감소하는 문제가 있다. 또한, 표시 장치의 대형화에 따라 전원 배선의 길이가 증가하게 되므로, 전원 배선의 저항이 증가하고, 고전위 전압의 전압 강하를 발생시키는 문제가 발생하였다.In a display device, a high potential voltage is supplied to a plurality of pixels through a power supply wiring extending from a power supply wiring arranged in a non-display area to a display area. At this time, there is a problem that the space occupied by the power supply wiring decreases as the display device becomes high-resolution. In addition, since the length of the power supply wiring increases with the increase of the size of the display device, the resistance of the power supply wiring increases and a voltage drop of a high potential voltage occurs.
본 발명의 발명자들은 표시 장치의 크기가 증가함에 따라 고전위 전압의 전압 강하 현상이 발생하는 문제를 인식하였다. 고전위 전압은 비표시 영역에 배치된 전원 공급 배선으로부터 표시 영역으로 연장된 전원 배선을 통해 각각의 화소에 공급된다. 비록 전원 배선이 금속 물질로 이루어지더라도, 표시 장치가 고해상도가 됨에 따라 전원 배선이 차지하는 공간이 감소하게 되고 표시 장치의 크기가 증가함에 따라 전원 배선의 길이가 증가하게 되므로, 전원 배선의 저항이 증가하게 된다. 이에, 본 발명의 발명자들은 전원 배선을 통해 공급되는 고전위 전압에 대한 전압 강하 현상이 발생하여 표시 장치의 위치 별로 휘도 불균일 현상 및 RC 지연(RC delay)이 발생할 수 있다는 것을 인식하였다.The inventors of the present invention have recognized that a voltage drop phenomenon of a high potential voltage occurs as the size of a display device increases. The high-potential voltage is supplied to each pixel through a power supply line extending from the power supply wiring arranged in the non-display area to the display area. Even if the power supply wiring is made of a metal material, the space occupied by the power supply wiring decreases as the display device becomes high-resolution, and the length of the power supply wiring increases as the size of the display device increases. . Accordingly, the inventors of the present invention have recognized that a voltage drop phenomenon occurs with respect to a high-potential voltage supplied through a power supply wiring, thereby causing a luminance non-uniformity and an RC delay depending on the position of a display device.
이에, 본 발명의 발명자들은 상술한 바와 같은 표시 장치의 대형화 및 표시 장치의 고해상도에 따른 전원 전압 공급의 문제점을 해결하기 위한 새로운 구조의 표시 장치를 개발하였다.Accordingly, the inventors of the present invention have developed a display device of a new structure for solving the problems of the enlargement of the display device and the supply of the power voltage according to the high resolution of the display device.
구체적으로, 본 발명이 해결하고자 하는 과제는 산화물 반도체 박막 트랜지스터의 액티브층과 동일한 물질을 이루는 추가적인 전원 배선을 포함하여 전원 전압의 전압 강하를 최소화하는 표시 장치를 제공하는 것이다.In particular, a problem to be solved by the present invention is to provide a display device that minimizes a voltage drop of a power supply voltage by including an additional power supply wiring that makes the same material as the active layer of the oxide semiconductor thin film transistor.
본 발명이 해결하고자 하는 또 다른 과제는 메쉬 형태의 추가적인 전원 배선을 기존의 전원 배선과 병렬 연결하여 휘도 균일도가 개선된 표시 장치를 제공하는 것이다.Another problem to be solved by the present invention is to provide a display device in which luminance uniformity is improved by connecting an additional power supply wire in a mesh form to an existing power supply wire in parallel.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the above-mentioned problems, and other problems not mentioned can be clearly understood by those skilled in the art from the following description.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에서 기판 상에 배치되는 산화물 반도체 박막 트랜지스터, 비표시 영역에서 표시 영역의 적어도 일측에 배치된 전원 공급 배선, 전원 공급 배선으로부터 연장하는 복수의 제1 전원 배선, 및 표시 영역에서 복수의 제1 전원 배선과 상이한 방향으로 연장되고, 산화물 반도체 박막 트랜지스터의 액티브층과 동일한 물질로 이루어진 복수의 제2 전원 배선을 포함한다. 이에, 표시 장치의 해상도 증가에 따른 전원 전압 강하를 억제할 수 있다.According to an aspect of the present invention, there is provided a display device including a substrate including a display region and a non-display region surrounding the display region, an oxide semiconductor thin film transistor disposed on the substrate in the display region, A plurality of first power supply wirings extending from the power supply wiring and a plurality of second power supply wirings extending in a direction different from the plurality of first power supply wirings in the display region, And a plurality of second power supply wirings made of the same material as the active layer. Thus, it is possible to suppress the power supply voltage drop due to the increase in the resolution of the display device.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는 표시 영역이 정의된 기판, 표시 영역에 배치되는 산화물 반도체 박막 트랜지스터, 표시 영역에 배치되는 복수의 제1 전원 배선, 및 표시 영역의 크기 증가 및 해상도 증가에 따른 전원 전압 강하를 억제하고 휘도 균일도를 제공하도록 산화물 반도체 박막 트랜지스터의 액티브층과 동일한 물질로 이루어지고 복수의 제1 전원 배선과의 교차 지점에서 복수의 제1 전원 배선과 전기적으로 연결된 복수의 제2 전원 배선을 포함한다. 이에, 기존의 전원 배선과 추가적인 전원 배선을 병렬 연결함으로써, 휘도 균일도를 향상시킬 수 있다.According to another aspect of the present invention, there is provided a display device including a substrate on which a display region is defined, an oxide semiconductor thin film transistor disposed on the display region, a plurality of first power supply lines arranged in the display region, And a plurality of second power lines, each of which is made of the same material as the active layer of the oxide semiconductor thin film transistor and which intersects with the plurality of first power lines, so as to suppress a power source voltage drop due to an increase in size of a display area and an increase in resolution, And a plurality of second power supply wirings electrically connected to the wirings. Thus, by connecting an existing power supply line and an additional power supply line in parallel, luminance uniformity can be improved.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.
본 발명은 표시 영역에서 산화물 반도체 박막 트랜지스터의 액티브층과 동일한 물질을 이루는 전원 배선이 기존의 전원 배선과 교차하여 배치되도록 추가함으로써, 표시 장치의 대형화 및 표시 장치의 해상도 증가에 따른 전원 전압 강하를 억제할 수 있다. The present invention adds a power supply wiring that makes the same material as the active layer of the oxide semiconductor thin film transistor in the display region so as to cross the existing power supply wiring, thereby suppressing the power supply voltage drop due to the enlargement of the display device and the increase in the resolution of the display device. can do.
본 발명은 메쉬 형태의 추가적인 전원 배선을 기존의 전원 배선과 병렬로 연결함으로써, 복수의 화소 전체에 균일한 전원 전압을 공급할 수 있으므로 휘도 균일도를 향상시킬 수 있다.Since the mesh-type additional power supply line is connected in parallel with the existing power supply line, the uniform power supply voltage can be supplied to all of the plurality of pixels, thereby improving the luminance uniformity.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effects according to the present invention are not limited by the contents exemplified above, and more various effects are included in the specification.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 3은 도 1의 X영역에 대한 확대도이다.
도 4는 도 3의 IV-IV'에 따른 표시 장치의 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 7은 도 6의 Y영역에 대한 확대도이다.
도 8은 도 6의 VIII-VIII'에 따른 표시 장치의 단면도이다.1 is a plan view of a display device according to an embodiment of the present invention.
2 is a cross-sectional view of a display device according to an embodiment of the present invention.
3 is an enlarged view of the X region in Fig.
4 is a cross-sectional view of the display device according to IV-IV 'of Fig.
5 is a cross-sectional view of a display device according to another embodiment of the present invention.
6 is a cross-sectional view of a display device according to another embodiment of the present invention.
Fig. 7 is an enlarged view of the Y area in Fig. 6;
8 is a cross-sectional view of the display device according to VIII-VIII 'of FIG.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. Where the terms "comprises", "having", "done", and the like are used in this specification, other portions may be added unless "only" is used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.
소자 또는 층이 다른 소자 또는 층위(on)로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.It is to be understood that an element or layer is referred to as another element or layer, including both on or between other elements or intervening layers.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although the first, second, etc. are used to describe various components, these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout the specification.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The sizes and thicknesses of the individual components shown in the figures are shown for convenience of explanation and the present invention is not necessarily limited to the size and thickness of the components shown.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other partially or entirely and technically various interlocking and driving is possible as will be appreciated by those skilled in the art, It may be possible to cooperate with each other in association.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Various embodiments of the present invention will now be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110), 패드 영역(PA), 전원 공급 배선(120), 전원 배선(VDDL1, VDDL2), 연결 배선(CL)만을 도시하였다.1 is a plan view of a display device according to an embodiment of the present invention. 1, only the
기판(110)은 표시 장치(100)의 여러 구성 요소들을 지지하고 보호하기 위한 기판(110)이다. 기판(110)은 유리 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(polyimide; PI)로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.The
기판(110)에는 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(NA)이 정의될 수 있다.The
표시 영역(AA)은 표시 장치(100)에서 영상이 표시되는 영역으로서, 표시 영역(AA)에서는 표시 소자 및 표시 소자를 구동하기 위한 다양한 구동 소자들이 배치될 수 있다. 예를 들어, 표시부는 애노드(141), 유기 발광층(142) 및 캐소드(143)를 포함하는 유기 발광 소자(140)로 구성되는 표시부일 수 있다. 다만, 이에 제한되지 않고, 표시부는 액정 표시부일 수도 있다. 또한, 표시부를 구동하기 위한 박막 트랜지스터, 커패시터, 배선 등과 같은 다양한 구동 소자가 표시 영역(AA)에 배치될 수 있다. 표시 영역(AA)에 대한 보다 상세한 설명은 도 2를 참조하여 후술한다.The display area AA is an area in which the image is displayed in the
표시 영역(AA)에는 복수의 화소가 배치된다. 복수의 화소는 빛을 발광하는 최소 단위로, 적색 화소, 녹색 화소 및 청색 화소를 포함할 수 있다. 또한, 복수의 화소는 백색 화소를 더 포함할 수도 있다. 표시 영역(AA)의 복수의 화소 각각은 게이트 배선 및 데이터 배선과 연결될 수 있다. A plurality of pixels are arranged in the display area AA. The plurality of pixels may include a red pixel, a green pixel, and a blue pixel as a minimum unit for emitting light. Further, the plurality of pixels may further include white pixels. Each of the plurality of pixels in the display area AA can be connected to the gate wiring and the data wiring.
비표시 영역(NA)은 표시 영역(AA)에 인접하여 표시 영역(AA)을 둘러싸는 영역이다. 비표시 영역(NA)은 영상이 표시되지 않는 영역이며, 배선 및 회로부가 형성될 수 있다. The non-display area NA is an area surrounding the display area AA adjacent to the display area AA. The non-display area NA is an area where no image is displayed, and wirings and circuit parts can be formed.
비표시 영역(NA)은 복수의 패드가 형성되는 패드 영역(PA)을 포함한다. 패드 영역(PA)은 복수의 패드와 외부 모듈, 예를 들어, COF(Chip on Film) 등이 본딩되는 영역이다. 복수의 패드는 전원 공급 배선(120)의 끝단에 배치되고, 복수의 패드들을 포함하는 영역을 패드 영역(PA)이라고 정의할 수 있다. COF는 절연 물질로 이루어진 베이스 필름과 베이스 필름상에 형성된 구동 IC 등을 포함할 수 있다. COF는 패드를 통해 전원 전압 및 데이터 전압 등을 표시 영역(AA)의 복수의 화소에 공급할 수 있다.The non-display area NA includes a pad area PA in which a plurality of pads are formed. The pad area PA is an area where a plurality of pads and an external module, for example, COF (Chip on Film), are bonded. A plurality of pads may be disposed at the end of the power supply wiring 120, and an area including a plurality of pads may be defined as a pad area PA. The COF may include a base film made of an insulating material and a driving IC formed on the base film. The COF can supply a power supply voltage, a data voltage, and the like to a plurality of pixels in the display area AA through the pad.
도 1을 참조하면, 복수의 전원 공급 배선(120)은 비표시 영역(NA)에 있으며, 화소에 고전위 전압을 공급하기 위한 배선이다. 도 1에 도시된 바와 같이, 복수의 전원 공급 배선(120)은 복수의 전원 배선(VDDL1, VDDL2)과 연결된다. 예를 들어, 전원 공급 배선(120)은 표시 영역(AA)의 적어도 일측에 배치되어, 표시 영역(AA)의 각각의 화소에 전원 전압을 공급할 수 있다. Referring to FIG. 1, a plurality of power supply wiring lines 120 are in a non-display area NA and are wiring lines for supplying a high-potential voltage to the pixels. As shown in FIG. 1, a plurality of power supply lines 120 are connected to a plurality of power lines VDDL1 and VDDL2. For example, the power supply wiring 120 may be disposed on at least one side of the display area AA to supply a power supply voltage to each pixel of the display area AA.
도 1에 도시된 바와 같이, 복수의 전원 공급 배선(120)은 제1 전원 공급 배선(121) 및 제2 전원 공급 배선(122)을 포함한다. 제1 전원 공급 배선(121)은 패드 영역(PA)이 정의되는 표시 영역(AA)의 일 측에 배치되고, 제2 전원 공급 배선(122)은 일 측의 반대편인 타 측에 배치된다. 즉, 제2 전원 공급 배선(122)은 제1 전원 공급 배선(121)의 반대편인 표시 영역(AA)의 타 측에 배치된다. 예를 들면, 복수의 전원 공급 배선(120)은 표시 영역(AA)에 배치된 게이트 배선이 연장된 방향과 동일한 방향으로 연장될 수 있다.As shown in FIG. 1, the plurality of power supply wiring 120 includes a first
또한, 복수의 제1 전원 공급 배선(121) 및 복수의 제2 전원 공급 배선(122)은 연결 배선(CL)을 통해 연결된다. 연결 배선(CL)은 비표시 영역(NA)에 있으며, 전원 전압을 제2 전원 공급 배선(122)으로 전달하기 위해 제1 전원 공급 배선(121)과 제2 전원 공급 배선(122)을 연결해주는 배선이다. 연결 배선은 제1 저원 공급(121)과 제2 전원 공급 배선(122)보다 폭이 작을 수 있으나, 이에 제한되는 것은 아니다.The plurality of first
도 1을 참조하면, 복수의 전원 공급 배선(120)은 복수의 전원 배선(VDDL1, VDDL2)과 연결된다.Referring to FIG. 1, a plurality of power supply lines 120 are connected to a plurality of power lines VDDL1 and VDDL2.
복수의 전원 배선(VDDL1, VDDL2)은 표시 영역(AA)에 배치되며 복수의 화소에 전원 전압을 공급하는 배선이다. 복수의 전원 배선(VDDL1, VDDL2)은 복수의 전원 공급 배선(120)으로부터 표시 영역(AA)으로 연장하는 제1 전원 배선(VDDL1) 및 제1 전원 배선(VDDL1)과 상이한 방향으로 연장되는 제2 전원 배선(VDDL2)을 포함한다. 여기서, 제2 전원 배선(VDDL2)은 연결 배선(CL)과 비표시 영역(NA)에서 연결될 수 있다.The plurality of power supply lines VDDL1 and VDDL2 are wirings arranged in the display area AA and supplying a power supply voltage to a plurality of pixels. The plurality of power supply lines VDDL1 and VDDL2 are connected to the first power supply line VDDL1 extending from the plurality of power supply lines 120 to the display area AA and the second power supply line VDDL2 extending from the second power supply line VDDL1 And a power supply line VDDL2. Here, the second power supply line VDDL2 may be connected to the connection line CL in the non-display area NA.
이하에서는 표시 장치(100)에 대한 보다 상세한 설명을 위해 도 2를 참조하여 설명하기로 한다.Hereinafter, the
도 2는 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 2에서는 표시 장치(100)의 표시 영역(AA)에 정의된 하나의 화소를 개략적으로 도시하였다.2 is a cross-sectional view of a display device according to an embodiment of the present invention. 2, one pixel defined in the display area AA of the
도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 버퍼층(111), 제1 게이트 절연층(112), 제1 층간 절연층(113), 패시베이션층(114), 오버 코팅층(115), 뱅크(116), 유기 발광 소자(140) 및 기판(110) 상에 배치되는 박막 트랜지스터(130)를 포함한다.2, a
도 2를 참조하면, 기판(110) 상에 버퍼층(111)이 배치된다. 버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단하는 역할 등을 수행한다. 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx)과 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 다만, 버퍼층(111)은 필수적인 구성요소는 아니며, 기판(110)의 종류 및 물질, 박막 트랜지스터(130)의 구조 및 타입 등에 기초하여 생략될 수도 있다.Referring to FIG. 2, a
표시 영역(AA)의 유기 발광 소자(140)를 구동하기 위해 버퍼층(111) 상에 산화물 반도체 박막 트랜지스터(130)가 배치된다. 산화물 반도체 박막 트랜지스터(130)는 산화물 반도체로 이루어지는 액티브층(131), 게이트 전극(132), 소스 전극(133), 드레인 전극(134)을 포함한다. 도 2에서는 코플래너(coplanar) 구조의 박막 트랜지스터가 도시되었으나, 박막 트랜지스터의 종류와 구조는 이에 제한되지 않는다.The oxide semiconductor
도 2에 도시된 바와 같이, 산화물 반도체 물질을 액티브층(131)으로 하는 산화물 반도체 박막 트랜지스터(130)가 사용된다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 또한, 오프-전류가 낮으므로 보조 용량의 크기가 감소될 수 있으므로, 산화물 반도체 박막 트랜지스터(130)는 고해상도 표시 소자에 적합하다.As shown in FIG. 2, an oxide semiconductor
표시 영역(AA)에서 버퍼층(111) 상에 산화물 반도체 박막 트랜지스터(130)의 액티브층(131)이 배치된다. 액티브층(131)은 박막 트랜지스터 구동 시 채널이 형성되는 영역이다. 액티브층(131)은 산화물 반도체로 형성되며, 액티브층(131)으로 사용되는 산화물계 물질로는 아연 산화물(ZnO), 인듐 아연 산화물(IZO), 인듐 알루미늄 아연 산화물(IAZO), 인듐 갈륨 아연 산화물(IGZO), 또는 인듐 주석 아연 산화물(ITZO) 중 어느 하나가 사용될 수 있으나 이에 한정되지는 않는다. The
액티브층(131)은 게이트 전극(132)과 중첩하는 채널 영역(131C)과 채널 영역(131C)의 양 측에 위치한 도체화 영역(131S, 131D)을 포함한다. 액티브층(131)의 채널 영역(131C)은 산화물 반도체 박막 트랜지스터(130)가 턴온(turn on)되는 경우 채널이 형성되는 영역으로, 게이트 전극(132)과 중첩하는 영역이다. 액티브층(131)의 도체화 영역(131S, 131D)은 채널 영역(131C)을 제외한 액티브층(131)의 나머지 영역으로, 채널 영역(131C)을 구성하는 산화물 반도체가 도체화된 영역이다. 이에, 액티브층(131)의 도체화 영역(131S, 131D)은 도체화된 산화물 반도체로 이루어질 수 있다. 도체화 영역(131S, 131D)은 소스 전극(133)과 접하는 부분인 소스 영역(131S) 및 드레인 전극(134)과 접하는 부분인 드레인 영역(131D)으로 구성될 수 있다.The
제2 전원 배선(VDDL2)은 표시 영역(AA)에서 액티브층(131)과 동일 층 상에 배치된다. 제2 전원 배선(VDDL2)은 액티브층(131)과 동일한 물질로 이루어질 수 있고, 특히, 액티브층(131)의 도체화 영역(131S, 131D)과 동일한 물질로 이루어질 수 있다. 이에, 제2 전원 배선(VDDL2)과 액티브층(131)의 도체화 영역(131S, 131D)은 동시에 동일한 공정으로 형성될 수 있다. 예를 들어, 제2 전원 배선(VDDL2)과 액티브층(131)의 도체화 영역(131S, 131D)은 산화물 반도체 물질을 드라이 에칭(dry etching)하는 방식으로 형성될 수 있다. 제2 전원 배선(VDDL2)에 대한 보다 상세한 설명은 도 3 및 도 4를 참조하여 후술한다.The second power supply line VDDL2 is disposed on the same layer as the
액티브층(131) 상에 제1 게이트 절연층(112)이 배치된다. 제1 게이트 절연층(112)은 액티브층(131)과 게이트 전극(132)을 절연시킨다. 제1 게이트 절연층(112)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 도 2에서는 제1 게이트 절연층(112)이 게이트 전극(132)과 동일한 폭을 갖도록 패터닝되어 있으나, 이에 한정되는 것은 아니다.
A first
제1 게이트 절연층(112) 상에 게이트 전극(132)이 배치된다. 게이트 전극(132)은 액티브층(131)의 채널 영역(131C)과 중첩하도록 제1 게이트 절연층(112) 상에 배치된다. 게이트 전극(132)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있다A
게이트 전극(132), 버퍼층(111)의 일부 및 액티브층(131) 상에 제1 층간 절연층(113)이 배치된다. 제1 층간 절연층(113)은 게이트 전극(132)과 소스 전극(133) 및 드레인 전극(134)을 절연시킨다. 제1 층간 절연층(113)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 제1 층간 절연층(113)에는 소스 전극(133) 및 드레인 전극(134) 각각이 액티브층(131)의 소스 영역(131S) 및 드레인 영역(131D) 각각에 컨택하기 위한 컨택홀이 형성된다.A first
제1 층간 절연층(113) 상에 소스 전극(133) 및 드레인 전극(134)이 배치된다. 소스 전극(133) 및 드레인 전극(134)은 제1 층간 절연층(113)의 컨택홀을 통해 액티브층(131)의 소스 영역(131S) 및 드레인 영역(131D)과 전기적으로 연결된다. 소스 전극(133) 및 드레인 전극(134)은 다양한 금속 물질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나로 이루어지거나 둘 이상의 합금, 또는 이들의 다중층일 수 있다. A
제1 전원 배선(VDDL1)은 표시 영역(AA)에서 소스 전극(133) 및 드레인 전극(134)과 동일 층 상에 배치된다. 제1 전원 배선(VDDL1)은 소스 전극(133) 및 드레인 전극(134)과 동일한 물질로 이루어질 수 있다. 이에, 제1 전원 배선(VDDL1)과 소스 전극(133) 및 드레인 전극(134)은 동시에 동일한 공정에서 형성될 수 있다. 제1 전원 배선(VDDL1)에 대한 보다 상세한 설명은 도 3 및 도 4를 참조하여 후술한다.The first power supply line VDDL1 is disposed on the same layer as the
도 2에서는 설명의 편의를 위해, 표시 장치(100)에 포함될 수 있는 다양한 박막 트랜지스터 중 구동 박막 트랜지스터만을 도시하였으나, 스위칭 박막 트랜지스터 등과 같은 다른 박막 트랜지스터도 표시 장치(100)에 포함될 수 있다. 또한, 본 명세서에서는 산화물 반도체 박막 트랜지스터(130)가 코플래너(coplanar) 구조인 것으로 설명하였으나, 스태거드(staggered) 구조 등과 같은 다른 구조로 구현될 수도 있다.2, only the driving thin film transistor among the various thin film transistors that can be included in the
산화물 반도체 박막 트랜지스터(130) 상에는 산화물 반도체 박막 트랜지스터(130)를 보호하기 위한 패시베이션층(114) 및 산화물 반도체 박막 트랜지스터(130) 상부를 평탄화하기 위한 오버 코팅층(115)이 형성된다. 도 2에 도시된 바와 같이, 패시베이션층(114) 및 오버 코팅층(115)에는 박막 트랜지스터의 소스 전극(133)을 노출시키기 위한 컨택홀이 형성된다. 패시베이션층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 또한, 오버 코팅층(115)은 아크릴계 수지, 에폭시 수지, 페놀 수지, 폴리아미드계 수지, 폴리이미드계 수지, 불포화 폴리에스테르계 수지, 폴리페닐렌계 수지, 폴리페닐렌설파이드계 수지, 벤조사이클로부텐 및 포토레지스트 중 하나로 이루어질 수 있다. 다만, 패시베이션층(114)은 실시예에 따라 생략될 수 있다.A
오버 코팅층(115) 상에 유기 발광 소자(140)가 배치된다. 유기 발광 소자(140)는 소스 전극(133)과 전기적으로 연결된 애노드(141), 애노드(141) 상에 배치된 유기 발광층(142) 및 유기 발광층(142) 상에 배치된 캐소드(143)를 포함한다.An organic
애노드(141)는 오버 코팅층(115) 상에 배치되어, 오버 코팅층(115)과 패시베이션층(114)의 컨택홀을 통해 소스 전극(133)과 연결된다. 애노드(141)는 유기 발광층(142)에 정공을 공급하기 위하여 일함수가 높은 도전성 물질로 이루어질 수 있다. 애노드(141)는 예를 들어, 인듐 주석 산화물(ITO; Indium Tin Oxide), 인듐 아연 산화물(IZO; Indium Zinc Oxide), 인듐 주석 아연 산화물(ITZO; Indium Tin Zinc Oxide) 등과 같은 투명 전도성 물질로 이루어질 수 있다.The
표시 장치(100)가 탑 에미션 방식의 표시 장치(100)인 경우, 애노드(141)는 유기 발광층(142)에서 발광된 광을 캐소드(143) 측으로 반사시키기 위한 반사층 및 유기 발광층(142)에 정공을 공급하기 위한 투명 도전층을 포함할 수 있다. 다만, 애노드(141)는 투명 도전층만을 포함하고 반사층은 애노드(141)와 별개의 구성요소인 것으로 정의될 수 있다.When the
도 2에서는 애노드(141)가 컨택홀을 통해 산화물 반도체 박막 트랜지스터(130)의 소스 전극(133)과 전기적으로 연결되는 것으로 도시되었으나, 박막 트랜지스터의 종류, 구동 회로의 설계 방식 등을 통해 애노드(141)가 컨택홀을 통해 산화물 반도체 박막 트랜지스터(130)의 드레인 전극(134)과 전기적으로 연결되도록 구성될 수 있다.2, the
유기 발광층(142)은 특정 색의 광을 발광하기 위한 층으로서, 적색 발광층, 녹색 발광층, 청색 발광층 및 백색 발광층 중 하나를 포함할 수 있다. 또한, 유기 발광층(142)은 정공 수송층, 정공 주입층, 전자 주입층, 전자 수송층 등과 같은 다양한 층을 더 포함할 수도 있다. 도 2에서는 유기 발광층(142)이 패터닝된 것으로 도시되었으나, 유기 발광층(142)은 표시 영역(AA) 전체에 걸쳐 하나의 층으로 형성될 수도 있다.The organic
캐소드(143)는 유기 발광층(142) 상에 배치된다. 캐소드(143)는 유기 발광층(142)으로 전자를 공급한다. 캐소드(143)는 인듐 주석 산화물(Indium Tin Oxide, ITO), 인듐 아연 산화물(Indium Zin Oxide, IZO), 인듐 주석 아연 산화물(Indium Tin Zinc Oxide, ITZO), 아연 산화물(Zinc Oxide, ZnO) 및 주석 산화물(Tin Oxide, TO) 계열의 투명 도전성 산화물 또는 이테르븀(Yb) 합금으로 이루어질 수도 있다. 또는, 캐소드(143)는 금속 물질로 이루어질 수도 있다.The
도 2를 참조하면, 애노드(141) 및 오버 코팅층(115) 상에 뱅크(116)가 배치된다. 뱅크(116)는 유기 발광 소자(140)의 애노드(141)의 일부를 커버하여 발광 영역을 정의할 수 있다. 뱅크(116)는 유기물로 이루어질 수 있다. 예를 들어, 뱅크(116)는 폴리이미드(polyimide), 아크릴(acryl) 또는 벤조사이클로부텐(benzocyclobutene; BCB)계 수지로 이루어질 수 있으나, 이에 한정되는 것은 아니다.Referring to FIG. 2, the
이하에서는 표시 장치(100)의 표시 영역(AA)에 배치된 복수의 전원 배선(VDDL1, VDDL2)에 대한 보다 상세한 설명을 위해 도 3 및 도 4를 함께 참조하여 설명하기로 한다.Hereinafter, the power supply lines VDDL1 and VDDL2 disposed in the display area AA of the
도 3은 도 1의 X영역에 대한 확대도이다. 도 4는 도 3의 IV-IV'에 따른 표시 장치의 단면도이다. 설명의 편의를 위해 도 3에서는 X영역에 배치된 제1 전원 배선(VDDL1) 및 제2 전원 배선(VDDL2)만 도시하였으며, 도 4에서는 기판(110), 버퍼층(111), 제2 전원 배선(VDDL2), 제1 층간 절연층(113) 및 제1 전원 배선(VDDL1)만을 도시하였다.3 is an enlarged view of the X region in Fig. 4 is a cross-sectional view of the display device according to IV-IV 'of Fig. 3, only the first power supply line VDDL1 and the second power supply line VDDL2 are arranged in the X region. In FIG. 4, the
도 3 및 도 4를 참조하면, 표시 영역(AA)에서 기판(110) 상에 복수의 전원 배선(VDDL1, VDDL2)이 배치된다. 구체적으로, 버퍼층(111) 상에 제2 전원 배선(VDDL2)이 배치되고, 제2 전원 배선(VDDL2) 상에 제1 층간 절연층(113)이 배치되고, 제1 층간 절연층(113) 상에 제1 전원 배선(VDDL1)이 배치된다. 이때, 제1 전원 배선(VDDL1)과 제2 전원 배선(VDDL2)은 제1 층간 절연층(113) 에 포함된 컨택홀을 통해 전기적으로 연결된다. 도 3에 도시된 바와 같이, 제1 전원 배선(VDDL1)과 제2 전원 배선(VDDL2)은 교차 지점에서 서로 연결된다. 즉, 제1 전원 배선(VDDL1)과 제2 전원 배선(VDDL2)은 서로 교차하도록 배치되어 메쉬(mesh) 형상을 이룰 수 있으나, 이에 제한되는 것은 아니다.Referring to FIGS. 3 and 4, a plurality of power supply lines VDDL1 and VDDL2 are disposed on a
복수의 제1 전원 배선(VDDL1)은 전원 공급 배선(120)으로부터 표시 영역(AA)으로 연장하는 방향, 즉, 열 방향으로 배치될 수 있다. 제1 전원 배선(VDDL1)은 산화물 반도체 박막 트랜지스터(130)의 소스 전극(133) 및 드레인 전극(134)과 동일한 물질로 형성될 수 있다.The plurality of first power supply lines VDDL1 may be arranged in a direction extending from the power supply wiring 120 to the display area AA, that is, in the column direction. The first power supply line VDDL1 may be formed of the same material as the
복수의 제2 전원 배선(VDDL2)은 복수의 제1 전원 배선(VDDL1)과 상이한 방향으로 연장한다. 예를 들어, 복수의 제2 전원 배선(VDDL2)은 복수의 제1 전원 배선(VDDL1)과 수직한 방향인 행 방향으로 배치될 수 있다. 복수의 제2 전원 배선(VDDL2)은 산화물 반도체 박막 트랜지스터(130)의 액티브층(131)과 동일한 물질로 형성될 수 있다. 구체적으로, 복수의 제2 전원 배선(VDDL2)은 산화물 반도체로 이루어진 액티브층(131)이 도체화된 도체화 영역(131S, 131D)과 동일한 물질로 형성될 수 있다.The plurality of second power supply lines VDDL2 extend in a direction different from the plurality of first power supply lines VDDL1. For example, the plurality of second power supply lines VDDL2 may be arranged in the row direction which is a direction perpendicular to the plurality of first power supply lines VDDL1. The plurality of second power supply lines VDDL2 may be formed of the same material as the
일반적으로, 고전위 전압은 비표시 영역에 배치된 전원 공급 배선으로부터 표시 영역으로 연장된 전원 배선을 통해 각각의 화소에 공급된다. 비록 전원 배선이 금속 물질로 이루어지더라도, 표시 장치가 고해상도가 됨에 따라 전원 배선이 차지하는 공간이 감소하게 되고 표시 장치의 크기가 증가함에 따라 전원 배선의 길이가 증가하게 된다. 따라서, 전원 배선의 저항이 증가하게 되어, 전원 배선을 통해 공급되는 고전위 전압에 대한 전압 강하 현상이 발생할 수 있다. 또한, 이러한 전압 강하 현상에 의해 표시 장치의 위치 별로 휘도 불균일 현상 및 RC 지연이 발생할 수 있다.Generally, the high-potential voltage is supplied to each pixel through the power supply wiring extended from the power supply wiring arranged in the non-display area to the display area. Even if the power supply wiring is made of a metal material, the space occupied by the power supply wiring decreases as the display device becomes high-resolution, and the length of the power supply wiring increases as the size of the display device increases. Therefore, the resistance of the power supply wiring increases, so that a voltage drop phenomenon may occur to a high potential voltage supplied through the power supply wiring. In addition, due to the voltage drop phenomenon, luminance unevenness and RC delay may occur depending on the position of the display device.
이에, 본 발명의 일 실시예에 따른 표시 장치(100)는 제1 전원 배선(VDDL1)을 액티브층(131)과 동일한 물질로 이루어지고, 제1 전원 배선(VDDL1)과 상이한 방향으로 연장하는 제2 전원 배선(VDDL2)과 연결하여, 전원 전압의 전압 강하 현상을 최소화할 수 있다. 즉, 액티브층(131)의 도체화 영역(131S, 131D)과 동일한 물질로 이루어진 제2 전원 배선(VDDL2)을 제1 전원 배선(VDDL1)에 추가하여, 표시 영역(AA)에서의 전원 전압이 위치 별로 불균일한 문제가 해결되고, 위치 별 휘도가 불균일한 문제 또한 해결될 수 있다.The
또한, 제2 전원 배선(VDDL2)은 액티브층(131)의 도체화 영역(131S, 131D)과 동시에 동일한 공정으로 형성될 수 있다. 이에, 본 발명의 일 실시예에 따른 표시 장치(100)를 제조하는 과정에서, 제2 전원 배선(VDDL2)을 형성하기 위한 별도의 공정 및 마스크가 추가되지 않는다. 따라서 제2 전원 배선(VDDL2)을 추가적으로 형성하여도, 제조 비용 및 공정 시간이 증가하지 않는다.The second power supply line VDDL2 can be formed in the same process as the conducting
도 5는 본 발명의 다른 실시예에 따른 표시 장치의 단면도이다. 도 5에 도시된 표시 장치(500)는 도 1 내지 도 4에 도시된 표시 장치(100)와 비교하여 LTPS 박막 트랜지스터(550)가 추가되었다는 것만 제외하면 실질적으로 동일하므로 중복 설명은 생략한다.5 is a cross-sectional view of a display device according to another embodiment of the present invention. The
도 5를 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(500)는 본 발명의 일 실시예에 따른 표시 장치(100)와 비교하여 제2 게이트 절연층(517), 제2 층간 절연층(518) 및 LTPS 박막 트랜지스터(550)를 더 포함한다. Referring to FIG. 5, a
도 5를 참조하면, 버퍼층(111) 상에 LTPS 박막 트랜지스터(550)가 배치된다. LTPS 박막 트랜지스터(550)는 다결정 실리콘 물질을 액티브층(551)으로 하는 박막 트랜지스터이다. 다결정 실리콘 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다.Referring to FIG. 5, an LTPS
LTPS 박막 트랜지스터(550)는 다결정 실리콘으로 이루어지는 액티브층(551), 게이트 전극(552), 소스 전극(553) 및 드레인 전극을 포함한다. LTPS 박막 트랜지스터(550)는 게이트 전극(552)이 액티브층(551) 상에 배치되는 탑 게이트 구조의 박막 트랜지스터이다. 도 5에 도시하지는 않았지만, 드레인 전극은 본 발명의 다른 실시예에 따른 표시 장치(500)를 구성하는 어느 하나의 전극 또는 배선과 연결될 수 있다. The LTPS
LTPS 박막 트랜지스터(550)는 산화물 반도체 박막 트랜지스터(130)와 소스 전극(133) 및 드레인 전극(미도시) 중 하나를 공유할 수 있다. 도 5에서는 LTPS 박막 트랜지스터(550)가 산화물 반도체 박막 트랜지스터(130)과 소스 전극(133, 533)을 공유하는 것으로 도시하였으나, 이에 제한되지 않고, LTPS 박막 트랜지스터(550)와 산화물 반도체 박막 트랜지스터(130)가 드레인 전극(134)을 공유할 수도 있다.The LTPS
기판(110) 상에 LTPS 박막 트랜지스터(550)의 액티브층(551)이 배치된다. 액티브층(551)은 다결정 실리콘을 포함한다. 이에, 기판(110) 상에 비정질 실리콘 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 다결정 실리콘이 형성되고, 다결정 실리콘을 패터닝하여 LTPS 박막 트랜지스터(550)의 액티브층(551)이 형성된다. 다만, 이에 제한되지 않고, 액티브층(551)은 다른 공정을 통해 형성될 수도 있다.An
LTPS 박막 트랜지스터(550)의 액티브층(551) 상에 제2 게이트 절연층(517)이 배치된다. 제2 게이트 절연층(517)은 액티브층(551)과 게이트 전극(552)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 제2 게이트 절연층(517)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다.A second
LTPS 박막 트랜지스터(550)의 게이트 전극(552)이 제2 게이트 절연층(517) 상에 배치된다. 이때, 게이트 전극(552)은 액티브층(551)과 중첩하도록 제2 게이트 절연층(517) 상에 배치된다. LTPS 박막 트랜지스터(550)의 게이트 전극(552)은 도전성 물질, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 및 구리(Cu) 중 어느 하나이거나 둘 이상의 합금, 또는 이들의 다중층일 수 있다The
LTPS 박막 트랜지스터(550)의 게이트 전극(552) 상에 제2 층간 절연층(518)이 배치된다. 제2 층간 절연층(518)은 절연 물질로 이루어질 수 있다. 예를 들어, 제2 층간 절연층(518)은 무기물인 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다.A second
산화물 반도체 박막 트랜지스터(130)는 제2 층간 절연층(518) 상에 배치된다. 즉, 산화물 반도체 박막 트랜지스터의 액티브층(131)은 제2 층간 절연층(518) 상에 배치된다.The oxide semiconductor
본 발명의 다른 실시예에 따른 표시 장치(500)에서는 산화물 반도체 박막 트랜지스터(130)와 LTPS 박막 트랜지스터(550)이 동시에 사용된다. 이에, 본 발명의 다른 실시예에 따른 표시 장치(500)에서는 산화물 반도체 박막 트랜지스터(130)의 유리한 특성 및 LTPS 박막 트랜지스터(550)의 유리한 특성을 하나의 패널에 구현할 수 있는 장점이 있다.In the
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 7은 도 6의 Y영역에 대한 확대도이다. 도 8은 도 7의 VIII-VIII'에 따른 표시 장치의 단면도이다. 도 6 내지 도 8에 도시된 표시 장치(600)는 도 1 내지 도 4에 도시된 표시 장치(100
)와 비교하여 제3 전원 배선(VDDL3)이 추가되었다는 것만 제외하면 실질적으로 동일하므로, 중복 설명은 생략한다.6 is a cross-sectional view of a display device according to another embodiment of the present invention. Fig. 7 is an enlarged view of the Y area in Fig. 6; 8 is a cross-sectional view of the display device according to VIII-VIII 'of Fig. 7; The
도 6을 참조하면, 복수의 전원 배선(VDDL1, VDDL2, VDDL3)이 표시 영역(AA)에 배치될 수 있다. 복수의 전원 배선(VDDL1, VDDL2, VDDL3)은 복수의 화소에 전원 전압을 공급하는 배선이다. Referring to FIG. 6, a plurality of power supply lines VDDL1, VDDL2, and VDDL3 may be disposed in the display area AA. The plurality of power supply lines VDDL1, VDDL2, and VDDL3 are wirings for supplying a power supply voltage to a plurality of pixels.
도 6 내지 도 8을 참조하면, 제3 전원 배선(VDDL3)은 제1 전원 배선(VDDL1)과 동일한 방향으로 연장되는 배선이다. 또한, 제3 전원 배선(VDDL3)은 제1 전원 배선(VDDL1)과 중첩하도록 배치되고, 복수의 컨택홀을 통해 제1 전원 배선(VDDL1)과 복수회 접할 수 있다. 설명의 편의를 위해 도 7에서는 제3 전원 배선(VDDL3)의 폭이 제1 전원 배선(VDDL1)의 폭보다 큰 것으로 도시하였으나, 이에 제한되지 않고, 제3 전원 배선(VDDL3)의 폭은 제1 전원 배선(VDDL1)의 폭과 동일할 수도 있다.Referring to FIGS. 6 to 8, the third power supply line VDDL3 is a wiring extending in the same direction as the first power supply line VDDL1. The third power supply line VDDL3 is disposed so as to overlap with the first power supply line VDDL1 and may be in contact with the first power supply line VDDL1 through a plurality of contact holes a plurality of times. 7, the width of the third power supply line VDDL3 is larger than the width of the first power supply line VDDL1. However, the width of the third power supply line VDDL3 is not limited to this, And may be equal to the width of the power supply line VDDL1.
제3 전원 배선(VDDL3)은 제2 전원 배선(VDDL2)과 동일층 상에서 제2 전원 배선(VDDL2)과 교차하도록 배치된다. 예를 들어, 제3 전원 배선(VDDL3)은 제2 전원 배선(VDDL2)과 수직 방향으로 교차하여 메쉬 형상을 이룰 수 있다. The third power supply line VDDL3 is disposed so as to intersect with the second power supply line VDDL2 on the same layer as the second power supply line VDDL2. For example, the third power supply line VDDL3 may cross the second power supply line VDDL2 in the vertical direction to form a mesh shape.
제3 전원 배선(VDDL3)은 제2 전원 배선(VDDL2)과 동일한 물질로 이루어지고, 제2 전원 배선(VDDL2)과 일체로 형성될 수 있다. 즉, 제3 전원 배선(VDDL3)은 제2 전원 배선(VDDL2)과 동일하게 도체화된 산화물 반도체 물질로 이루어질 수 있다. 또한, 제3 전원 배선(VDDL3)과 제2 전원 배선(VDDL2)은 동시에 동일한 공정으로 형성될 수 있다.The third power supply line VDDL3 is made of the same material as the second power supply line VDDL2 and can be formed integrally with the second power supply line VDDL2. That is, the third power supply line VDDL3 may be made of an oxide semiconductor material which is made conductive similarly to the second power supply line VDDL2. Further, the third power supply line VDDL3 and the second power supply line VDDL2 can be formed simultaneously in the same process.
본 발명의 또 다른 실시예에 따른 표시 장치(600)에서는, 동일층에 형성된 제2 전원 배선(VDDL2)과 제3 전원 배선(VDDL3)이 제1 전원 배선(VDDL1)과 병렬로 연결됨으로써, 전원 배선(VDDL1, VDDL2, VDDL3)의 전체 저항을 최소화할 수 있다. 즉, 일반적으로 사용되는 제1 전원 배선(VDDL1), 제1 전원 배선(VDDL2)과 상이한 방향으로 연장하고 제1 전원 배선(VDDL1)과 교차점에서 연결되는 제2 전원 배선(VDDL1) 및 제1 전원 배선(VDDL1)과 중첩하고 복수의 컨택홀을 통해 제1 전원 배선(VDDL1)과 전기적으로 연결되는 제3 전원 배선(VDDL3)을 사용하여 전원 배선(VDDL1, VDDL2, VDDL3)에서의 전원 전압의 강하 현상이 저감될 수 있다. 이에, 복수의 화소 전체에 균일한 전원 전압을 공급할 수 있으므로 휘도 균일도가 향상될 수 있다. In the
본 발명의 예시적인 실시예는 다음과 같이 설명될 수 있다.An exemplary embodiment of the present invention can be described as follows.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 표시 영역을 둘러싸는 비표시 영역을 포함하는 기판, 표시 영역에서 기판 상에 배치되는 산화물 반도체 박막 트랜지스터, 비표시 영역에서 표시 영역의 적어도 일측에 배치된 전원 공급 배선, 전원 공급 배선으로부터 표시 영역으로 연장하는 복수의 제1 전원 배선, 및 표시 영역에서 복수의 제1 전원 배선과 상이한 방향으로 연장되고, 산화물 반도체 박막 트랜지스터의 액티브층과 동일한 물질로 이루어진 복수의 제2 전원 배선을 포함할 수 있다.A display device according to an embodiment of the present invention includes a substrate including a display region and a non-display region surrounding the display region, an oxide semiconductor thin film transistor disposed on the substrate in the display region, and an oxide semiconductor thin film transistor disposed on at least one side A plurality of first power supply wirings extending from the power supply wiring to the display region and a plurality of second power supply wirings extending in a direction different from the plurality of first power supply wirings in the display region and made of the same material as the active layer of the oxide semiconductor thin film transistor And a plurality of second power supply wirings.
본 발명의 다른 특징에 따르면, 산화물 반도체 박막 트랜지스터의 액티브층은 게이트 전극과 중첩하는 채널 영역 및 채널 영역의 양 측에 위치한 도체화 영역을 포함하고, 복수의 제2 전원 배선은 도체화 영역과 동일한 물질로 이루어질 수 있다.According to another aspect of the present invention, the active layer of the oxide semiconductor thin film transistor includes a channel region overlapped with the gate electrode and a conducting region located on both sides of the channel region, and the plurality of second power source wirings ≪ / RTI >
본 발명의 또 다른 특징에 따르면, 표시 영역에서 기판 상에 배치된 LTPS 박막 트랜지스터를 더 포함하고, 산화물 반도체 박막 트랜지스터와 LTPS 박막 트랜지스터는 소스 전극 및 드레인 전극 중 하나를 공유할 수 있다. According to still another aspect of the present invention, there is provided an organic light emitting display, comprising: an LTPS thin film transistor disposed on a substrate in a display area; and the oxide semiconductor thin film transistor and the LTPS thin film transistor may share one of a source electrode and a drain electrode.
본 발명의 또 다른 특징에 따르면, LPTS 박막 트랜지스터의 액티브층 상에 LTPS 박막 트랜지스터의 게이트 전극이 배치되고, LTPS 박막 트랜지스터의 게이트 전극 상에 산화물 반도체 박막 트랜지스터의 액티브층이 배치되고, 산화물 반도체 박막 트랜지스터의 액티브층 상에 산화물 반도체 박막 트랜지스터의 게이트 전극이 배치될 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor, comprising: forming a gate electrode of an LTPS thin film transistor on an active layer of an LPTS thin film transistor; forming an active layer of an oxide semiconductor thin film transistor on the gate electrode of the LTPS thin film transistor; The gate electrode of the oxide semiconductor thin film transistor may be disposed on the active layer of the gate electrode.
본 발명의 또 다른 특징에 따르면, 복수의 제1 전원 배선 및 복수의 제2 전원 배선은 교차 지점에서 서로 연결될 수 있다.According to another aspect of the present invention, the plurality of first power supply wirings and the plurality of second power supply wirings may be connected to each other at an intersection point.
본 발명의 또 다른 특징에 따르면, 복수의 제1 전원 배선과 중첩하도록 배치되고, 복수의 제2 전원 배선과 동일한 물질로 이루어지는 복수의 제3 전원 배선을 더 포함할 수 있다According to still another aspect of the present invention, the semiconductor device may further include a plurality of third power supply wirings arranged to overlap with the plurality of first power supply wirings and made of the same material as the plurality of second power supply wirings
본 발명의 또 다른 특징에 따르면, 복수의 제2 전원 배선과 복수의 제3 전원 배선은 동일 층 상에서 서로 교차하도록 배치되어 메쉬(mesh) 형상을 이룰 수 있다.According to still another aspect of the present invention, the plurality of second power supply lines and the plurality of third power supply lines are arranged so as to cross each other on the same layer so as to form a mesh shape.
본 발명의 또 다른 특징에 따르면, 복수의 제3 전원 배선 각각은 복수의 제1 전원 배선 중 중첩하는 제1 전원 배선과 복수 회 접할 수 있다.According to still another aspect of the present invention, each of the plurality of third power supply wirings may be in contact with the first power supply wiring overlapping a plurality of times among the plurality of first power supply wirings.
본 발명의 또 다른 특징에 따르면, 전원 공급 배선은, 패드 영역이 정의된 표시 영역의 일 측에 배치된 제1 전원 공급 배선, 일 측의 반대편인 타 측에 배치된 제2 전원 공급 배선, 및 제1 전원 공급 배선과 제2 전원 공급 배선을 연결하도록 비표시 영역에 배치된 연결 배선을 더 포함할 수 있다.According to still another aspect of the present invention, a power supply wiring includes a first power supply wiring disposed on one side of a display area in which a pad area is defined, a second power supply wiring disposed on the other side opposite to the first side, And a connection wiring disposed in a non-display area to connect the first power supply wiring and the second power supply wiring.
본 발명의 또 다른 특징에 따르면, 복수의 제2 전원 배선은 연결 배선과 비표시 영역에서 연결될 수 있다.According to still another aspect of the present invention, the plurality of second power supply wirings can be connected to the connection wirings in the non-display area.
본 발명의 다른 실시예에 따른 표시 장치는 표시 영역이 정의된 기판, 표시 영역에 배치되는 산화물 반도체 박막 트랜지스터, 표시 영역에 배치되는 복수의 제1 전원 배선, 및 표시 영역의 크기 증가 및 해상도 증가에 따른 전원 전압 강하를 억제하고 휘도 균일도를 제공하도록, 산화물 반도체 박막 트랜지스터의 액티브층과 동일한 물질로 이루어지고 복수의 제1 전원 배선과의 교차 지점에서 복수의 제1 전원 배선과 전기적으로 연결된 복수의 제2 전원 배선을 포함할 수 있다.According to another aspect of the present invention, there is provided a display device including a substrate on which a display region is defined, an oxide semiconductor thin film transistor disposed on the display region, a plurality of first power supply lines arranged in the display region, A plurality of first power supply lines electrically connected to the plurality of first power supply lines at a point of intersection with the plurality of first power supply lines and made of the same material as the active layer of the oxide semiconductor thin film transistor, 2 power wiring.
본 발명의 다른 특징에 따르면, 표시 영역에서 기판 상에 배치되는 LTPS 박막 트랜지스터를 더 포함하고, LTPS 박막 트랜지스터 및 산화물 반도체 박막 트랜지스터는 소스 전극 및 드레인 전극 중 하나를 공유할 수 있다.According to another aspect of the present invention, there is provided an LTPS thin film transistor, wherein the LTPS thin film transistor and the oxide semiconductor thin film transistor are disposed on a substrate in a display area, wherein the LTPS thin film transistor and the oxide semiconductor thin film transistor share one of a source electrode and a drain electrode.
본 발명의 또 다른 특징에 따르면, 표시 영역을 둘러싸는 기판의 비표시 영역에 배치된 전원 공급 배선을 더 포함하고, 전원 공급 배선은 전원 전압 강하를 저감시키기 위해 표시 영역의 일측 및 타측에 각각 배치된 제1 전원 공급 배선 및 제2 전원 공급 배선, 및 제1 전원 공급 배선과 제2 전원 공급 배선을 연결하고, 제1 전원 공급 배선 및 제2 전원 공급 배선보다 폭이 작은 연결 배선을 포함할 수 있다.According to another aspect of the present invention, there is provided a plasma display panel further including a power supply wiring disposed in a non-display area of a substrate surrounding the display area, wherein the power supply wiring is disposed at one side and the other side of the display area, And a connection wiring line connecting the first power supply wiring and the second power supply wiring and connecting the first power supply wiring and the second power supply wiring and having a width smaller than that of the first power supply wiring and the second power supply wiring have.
본 발명의 또 다른 특징에 따르면, 복수의 제2 전원 배선은 산화물 반도체 박막 트랜지스터의 액티브층 중 산화물 반도체 박막 트랜지스터의 소스 전극 및 드레인 전극과 접하는 부분과 동일한 물질로 이루어질 수 있다.According to another aspect of the present invention, the plurality of second power supply wirings may be made of the same material as the portion of the active layer of the oxide semiconductor thin film transistor that contacts the source electrode and the drain electrode of the oxide semiconductor thin film transistor.
본 발명의 또 다른 특징에 따르면, 복수의 제1 전원 배선과 중첩하고, 복수의 제2 전원 배선과 일체를 이루며 메쉬 형상을 구성하는 복수의 제3 전원 배선을 더 포함할 수 있다.According to still another aspect of the present invention, the apparatus may further include a plurality of third power supply wirings overlapping the plurality of first power supply wirings and integral with the plurality of second power supply wirings and forming a mesh shape.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in detail with reference to the accompanying drawings, it is to be understood that the present invention is not limited to those embodiments and various changes and modifications may be made without departing from the scope of the present invention. . Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, it should be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.
100, 500, 600: 표시 장치
110: 기판
111: 버퍼층
112: 제1 게이트 절연층
113: 제1 층간 절연층
114: 패시베이션층
115: 오버 코팅층
116: 뱅크
120: 복수의 전원 공급 배선
121: 제1 전원 공급 배선
122: 제2 전원 공급 배선
130: 산화물 반도체 박막 트랜지스터
131: 액티브층
131S: 소스 영역
131D: 드레인 영역
131C: 채널 영역
132: 게이트 전극
133: 소스 전극
134: 드레인 전극
140: 유기 발광 소자
141: 애노드
142: 유기 발광층
143: 캐소드
517: 제2 게이트 절연층
518: 제2 층간 절연층
550: LTPS 박막 트랜지스터
551: 액티브층
552: 게이트 전극
553: 소스 전극
AA: 표시 영역
NA: 비표시 영역
PA: 패드 영역
CL: 연결 배선
VDDL1: 제1 전원 배선
VDDL2: 제2 전원 배선
VDDL3: 제3 전원 배선100, 500, 600: display device
110: substrate
111: buffer layer
112: first gate insulating layer
113: first interlayer insulating layer
114: Passivation layer
115: overcoat layer
116: Bank
120: Multiple power supply wiring
121: first power supply wiring
122: second power supply wiring
130: oxide semiconductor thin film transistor
131: active layer
131S: source region
131D: drain region
131C: channel area
132: gate electrode
133: source electrode
134: drain electrode
140: Organic light emitting device
141: anode
142: organic light emitting layer
143: cathode
517: second gate insulating layer
518: second interlayer insulating layer
550: LTPS thin film transistor
551: active layer
552: gate electrode
553: source electrode
AA: display area
NA: non-display area
PA: pad area
CL: Connection wiring
VDDL1: First power supply wiring
VDDL2: Second power supply wiring
VDDL3: Third power supply wiring
Claims (15)
상기 표시 영역에서 상기 기판 상에 배치되는 산화물 반도체 박막 트랜지스터;
상기 비표시 영역에서 상기 표시 영역의 적어도 일측에 배치된 전원 공급 배선;
상기 전원 공급 배선으로부터 상기 표시 영역으로 연장하는 복수의 제1 전원 배선; 및
상기 표시 영역에서 복수의 제1 전원 배선과 상이한 방향으로 연장되고, 상기 산화물 반도체 박막 트랜지스터의 액티브층과 동일한 물질로 이루어진 복수의 제2 전원 배선을 포함하는, 표시 장치.A substrate including a display region and a non-display region surrounding the display region;
An oxide semiconductor thin film transistor disposed on the substrate in the display region;
A power supply wiring line disposed on at least one side of the display area in the non-display area;
A plurality of first power supply lines extending from the power supply line to the display area; And
And a plurality of second power supply lines extending in a direction different from the plurality of first power supply lines in the display region and made of the same material as the active layer of the oxide semiconductor thin film transistor.
상기 산화물 반도체 박막 트랜지스터의 액티브층은 게이트 전극과 중첩하는 채널 영역 및 상기 채널 영역의 양 측에 위치한 도체화 영역을 포함하고,
상기 복수의 제2 전원 배선은 상기 도체화 영역과 동일한 물질로 이루어진, 표시 장치.The method according to claim 1,
Wherein the active layer of the oxide semiconductor thin film transistor includes a channel region overlapping the gate electrode and a conducting region located on both sides of the channel region,
And the plurality of second power supply wirings are made of the same material as the conducting region.
상기 표시 영역에서 상기 기판 상에 배치된 LTPS 박막 트랜지스터를 더 포함하고,
상기 산화물 반도체 박막 트랜지스터와 상기 LTPS 박막 트랜지스터는 소스 전극 및 드레인 전극 중 하나를 공유하는, 표시 장치.The method according to claim 1,
Further comprising an LTPS thin film transistor disposed on the substrate in the display area,
Wherein the oxide semiconductor thin film transistor and the LTPS thin film transistor share one of a source electrode and a drain electrode.
상기 LPTS 박막 트랜지스터의 액티브층 상에 상기 LTPS 박막 트랜지스터의 게이트 전극이 배치되고,
상기 LTPS 박막 트랜지스터의 게이트 전극 상에 상기 산화물 반도체 박막 트랜지스터의 액티브층이 배치되고,
상기 산화물 반도체 박막 트랜지스터의 액티브층 상에 상기 산화물 반도체 박막 트랜지스터의 게이트 전극이 배치되는, 표시 장치.The method of claim 3,
A gate electrode of the LTPS thin film transistor is disposed on an active layer of the LPTS thin film transistor,
An active layer of the oxide semiconductor thin film transistor is disposed on a gate electrode of the LTPS thin film transistor,
Wherein a gate electrode of the oxide semiconductor thin film transistor is disposed on an active layer of the oxide semiconductor thin film transistor.
상기 복수의 제1 전원 배선 및 상기 복수의 제2 전원 배선은 교차 지점에서 서로 연결되는, 표시 장치.The method according to claim 1,
Wherein the plurality of first power supply wirings and the plurality of second power supply wirings are connected to each other at intersections.
상기 복수의 제1 전원 배선과 중첩하도록 배치되고, 상기 복수의 제2 전원 배선과 동일한 물질로 이루어지는 복수의 제3 전원 배선을 더 포함하는, 표시 장치.The method according to claim 1,
And a plurality of third power supply wirings arranged to overlap the plurality of first power supply wirings and made of the same material as the plurality of second power supply wirings.
상기 복수의 제2 전원 배선과 상기 복수의 제3 전원 배선은 동일 층 상에서 서로 교차하도록 배치되어 메쉬(mesh) 형상을 이루는, 표시 장치.The method according to claim 6,
Wherein the plurality of second power supply wirings and the plurality of third power supply wirings cross each other on the same layer to form a mesh shape.
상기 복수의 제3 전원 배선 각각은 상기 복수의 제1 전원 배선 중 중첩하는 상기 제1 전원 배선과 복수 회 접하는, 표시 장치.8. The method of claim 7,
And each of the plurality of third power supply wiring contacts a plurality of the first power supply wiring overlapped among the plurality of first power supply wiring.
상기 전원 공급 배선은,
패드 영역이 정의된 상기 표시 영역의 일 측에 배치된 제1 전원 공급 배선;
상기 일 측의 반대편인 타 측에 배치된 제2 전원 공급 배선; 및
상기 제1 전원 공급 배선과 상기 제2 전원 공급 배선을 연결하도록 상기 비표시 영역에 배치된 연결 배선을 더 포함하는, 표시 장치.The method according to claim 1,
The power supply wiring includes:
A first power supply wiring line disposed on one side of the display region in which a pad region is defined;
A second power supply wiring disposed on the other side opposite to the one side; And
And a connection wiring disposed in the non-display area to connect the first power supply wiring and the second power supply wiring.
상기 복수의 제2 전원 배선은 상기 연결 배선과 상기 비표시 영역에서 연결된, 표시 장치.The method according to claim 1,
And the plurality of second power supply wirings are connected to the connection wirings in the non-display region.
상기 표시 영역에 배치되는 산화물 반도체 박막 트랜지스터;
상기 표시 영역에 배치되는 복수의 제1 전원 배선; 및
상기 표시 영역의 크기 증가 및 해상도 증가에 따른 전원 전압 강하를 억제하고 휘도 균일도를 제공하도록, 상기 산화물 반도체 박막 트랜지스터의 액티브층과 동일한 물질로 이루어지고 상기 복수의 제1 전원 배선과의 교차 지점에서 상기 복수의 제1 전원 배선과 전기적으로 연결된 복수의 제2 전원 배선을 포함하는, 표시 장치.A substrate on which a display area is defined;
An oxide semiconductor thin film transistor disposed in the display region;
A plurality of first power supply lines arranged in the display area; And
Wherein the gate electrode is made of the same material as the active layer of the oxide semiconductor thin film transistor so as to suppress the power source voltage drop due to the increase of the size of the display region and the resolution and to provide the luminance uniformity, And a plurality of second power supply wirings electrically connected to the plurality of first power supply wirings.
상기 표시 영역에서 상기 기판 상에 배치되는 LTPS 박막 트랜지스터를 더 포함하고,
상기 LTPS 박막 트랜지스터 및 상기 산화물 반도체 박막 트랜지스터는 소스 전극 및 드레인 전극 중 하나를 공유하는, 표시 장치.12. The method of claim 11,
Further comprising an LTPS thin film transistor disposed on the substrate in the display region,
Wherein the LTPS thin film transistor and the oxide semiconductor thin film transistor share one of a source electrode and a drain electrode.
상기 표시 영역을 둘러싸는 상기 기판의 비표시 영역에 배치된 전원 공급 배선을 더 포함하고,
상기 전원 공급 배선은 전원 전압 강하를 저감시키기 위해 상기 표시 영역의 일 측 및 타 측에 각각 배치된 제1 전원 공급 배선 및 제2 전원 공급 배선, 및 상기 제1 전원 공급 배선과 상기 제2 전원 공급 배선을 연결하고, 상기 제1 전원 공급 배선 및 상기 제2 전원 공급 배선보다 폭이 작은 연결 배선을 포함하는, 표시 장치.12. The method of claim 11,
And a power supply wiring arranged in a non-display area of the substrate surrounding the display area,
Wherein the power supply wiring includes a first power supply wiring and a second power supply wiring disposed on one side and the other side of the display area to reduce a power supply voltage drop, And a connection wiring having a smaller width than the first power supply wiring and the second power supply wiring.
상기 복수의 제2 전원 배선은 상기 산화물 반도체 박막 트랜지스터의 액티브층 중 상기 산화물 반도체 박막 트랜지스터의 소스 전극 및 드레인 전극과 접하는 부분과 동일한 물질로 이루어지는, 표시 장치.12. The method of claim 11,
Wherein the plurality of second power supply wirings are made of the same material as the portion of the active layer of the oxide semiconductor thin film transistor which is in contact with the source electrode and the drain electrode of the oxide semiconductor thin film transistor.
상기 복수의 제1 전원 배선과 중첩하고, 상기 복수의 제2 전원 배선과 일체를 이루며 메쉬 형상을 구성하는 복수의 제3 전원 배선을 더 포함하는, 표시 장치.
12. The method of claim 11,
And a plurality of third power supply wirings overlapping the plurality of first power supply wirings and integral with the plurality of second power supply wirings and forming a mesh shape.
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