KR20190052970A - Silicon Carbide Power Semiconductor Device and Manufacturing Method thereof - Google Patents

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KR20190052970A
KR20190052970A KR1020170148868A KR20170148868A KR20190052970A KR 20190052970 A KR20190052970 A KR 20190052970A KR 1020170148868 A KR1020170148868 A KR 1020170148868A KR 20170148868 A KR20170148868 A KR 20170148868A KR 20190052970 A KR20190052970 A KR 20190052970A
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김원찬
송재진
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주식회사 케이이씨
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Abstract

The present invention relates to a SiC power semiconductor device and a manufacturing method thereof. According to the present invention, a dummy trench region, which is formed to be deeper than the depth of a gate region and electrically connected to a source electrode is positioned on both planar sides of the gate region, such that concentration of an electric field to the gate region is relieved, and degradation of a gate insulating film by the concentration of the electric field is prevented to improve reliability. To this end, the SiC power semiconductor device of the present invention comprises: a first conductive type substrate which has first and second surfaces, and is flat; a first conductive type epitaxial layer formed on the first surface of the first conductive type substrate; a second conductive type well region formed on a first surface of the first conductive type epitaxial layer; a first conductive type source region formed in a direction of forming the first conductive type epitaxial layer from a first surface of the second conductive type well region; a gate region formed to fill a first trench formed from the first surface of the second conductive type well region to the first conductive type epitaxial layer by penetrating the second conductive type well region; a first conductive type source region formed at the planar outside of the gate region in a predetermined depth in a direction of a second surface from the first surface of the second conductive type well region; and a dummy trench region formed to separately fill two second trenches formed from the first surface of the second conductive type well region to the first conductive type epitaxial layer by penetrating the second conductive type well region so as to be spaced apart from the first conductive type source region on both planar sides of the gate region. Also, the depth of the dummy trench region which is the depth in a direction of the first conductive type substrate from the first surface of the second conductive type well region is greater than that of the gate region.

Description

ＳｉＣ 전력 반도체 디바이스 및 이의 제조 방법{Silicon Carbide Power Semiconductor Device and Manufacturing Method thereof}Technical Field [0001] The present invention relates to a SiC power semiconductor device and a manufacturing method thereof,

본 발명은 SiC 전력 반도체 디바이스 및 이의 제조 방법에 관한 것이다.The present invention relates to a SiC power semiconductor device and a method of manufacturing the same.

일반적으로 전력소자는 전력의 변환이나 제어를 하는 반도체 소자로서, 정류 다이오드, 전력 트랜지스터, 트라이액 등이 산업, 정보, 통신, 교통, 전력, 가정 등 각 분야에 다양하게 사용되고 있으며, 상기 전력소자는 고내압, 대전류화, 고속 고주파화가 진행되어 왔는데, 최근에는 MOSFET(metal oxide semiconductor field effect transistor), IGBT(insulated gate bipolar transistor), 전력 집적회로(IC)가 전력소자의 중심이 되었다. In general, a power source is a semiconductor device that performs power conversion or control, and a rectifier diode, a power transistor, and a triac are widely used in various fields such as industry, information, communication, traffic, power, and home. Recently, metal oxide semiconductor field effect transistors (MOSFETs), insulated gate bipolar transistors (IGBTs), and power integrated circuits (ICs) have become the center of power devices.

또한 SiC는 Si에 비해서 낮은 고유 캐리어 농도, 높은 절연 파괴 특성, 높은 열전도성과 큰 전자 유동 속도 등 우수한 특성으로 인해, 전력 소자의 기판에 적용되고 있다.SiC has also been applied to the substrate of power devices due to its low specific carrier concentration, high dielectric breakdown characteristics, high thermal conductivity and high electron flow rate, compared to Si.

그리고 트렌치 구조를 이용한 SiC MOSFET은 여러 개를 병렬 연결하여 대전력을 쉽게 제어할 수 있는 장점이 있어, 소자의 동작 속도를 빠르게 하면서도 대전력을 흐르게 하기 위한 전력 소자로써 이용되고 있다. 이와 같은 SiC MOSFET은 트렌치(trench)의 주변 측벽(sidewall)에 채널이 형성되는 구조이며, 이를 위해 트렌치 측벽에 게이트 절연막이 형성되고 트렌치에는 게이트가 형성된다.In addition, SiC MOSFETs using a trench structure can easily control large power by connecting a plurality of SiC MOSFETs in parallel. Thus, the SiC MOSFET is used as a power device for rapidly operating a device while flowing large power. In such a SiC MOSFET, a channel is formed in a sidewall of a trench. For this purpose, a gate insulating film is formed on the sidewall of the trench and a gate is formed in the trench.

그러나 SiC MOSFET은 높은 전계에 의해서 게이트 산화막에 열화가 발생되기 쉬워, 신뢰성이 취약한 문제가 있다. 통상적으로 트렌치의 하부에 p+영역을 형성하여 게이트 절연막에 집중되는 전계를 완화할 수 있으나, 이로 인해 셀의 전체적인 크기 및 두께가 증가하는 문제가 있다.However, SiC MOSFETs are susceptible to deterioration in the gate oxide film due to a high electric field, resulting in poor reliability. Generally, a p + region is formed in the lower portion of the trench to relax the electric field concentrated on the gate insulating film, but this increases the overall size and thickness of the cell.

본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 게이트 영역의 평면상 양측에 게이트 영역의 깊이보다 더 깊게 형성되고 소스 전극과 전기적으로 접속된 더미 트렌치 영역이 위치하므로, 게이트 영역에 전계가 집중되는 것을 완화시킬 수 있으며, 게이트 절연막이 전계 집중에 의해 열화되는 것을 방지하여 신뢰성을 향상시킬 수 있는 SiC 전력 반도체 디바이스 및 이의 제조 방법을 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to overcome the above-mentioned problems of the prior art, and it is an object of the present invention to provide a semiconductor device having a gate region, The present invention provides a SiC power semiconductor device capable of mitigating the concentration of an electric field in a region and preventing reliability of the gate insulating film from deteriorating due to electric field concentration and a manufacturing method thereof.

또한, 본 발명의 다른 목적은 전계 집중을 완화하기 위해 트렌치 하부에 통상적으로 적용하는 p+영역을 적용하지 않아, 파인 셀 설계가 가능하고, 드레인과 소스 사이의 온저항값도 감소시켜 효율 및 성능을 향상시킬 수 있는 SiC 전력 반도체 디바이스 및 이의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method for designing a fine cell and reducing on-resistance between a drain and a source without applying a p + region which is typically applied to the bottom of the trench to alleviate field concentration, And a method for manufacturing the SiC power semiconductor device.

상기한 목적을 달성하기 위해 본 발명에 의한 SiC 전력 반도체 디바이스 및 이의 제조 방법은 제1면과 제2면을 갖는 평평한 제1도전형 기판과, 상기 제1도전형 기판의 제1면에 형성된 제1도전형 에피층과, 상기 제1도전형 에피층의 제1면에 형성된 제2도전형 웰영역과, 상기 제2도전형 웰영영의 제1면으로부터 상기 제1도전형 에피층이 형성된 방향으로 형성된 제1도전형 소스 영역과, 상기 제2도전형 웰영역의 제1면으로부터, 상기 제2도전형 웰영역을 관통하여 상기 제1도전형 에피층까지 형성된 제1트렌치를 채우도록 형성된 게이트 영역과, 상기 제2도전형 웰영역의 제1면으로부터 제2면 방향으로, 상기 게이트 영역의 평면상 외측에 일정깊이로 형성된 제1도전형 소스 영역 및, 상기 게이트 영역의 평면상 양측에서 상기 제1도전형 소스 영역과 이격되도록, 상기 제2도전형 웰영역의 제1면으로부터 상기 제2도전형 웰영역을 관통하여 상기 제1도전형 에피층까지 형성된 두개의 제2트렌치를 각각 채우도록 형성된 더미 트렌치 영역을 포함하며, 상기 제2도전형 웰영역의 제1면으로부터 제1도전형 기판 방향으로의 깊이인 상기 더미 트렌치 영역의 깊이가 상기 게이트 영역의 깊이에 비해서 더 클 수 있다. In order to accomplish the above object, a SiC power semiconductor device and a method of manufacturing the same according to the present invention include a flat first conductive type substrate having a first surface and a second surface, a first conductive type substrate formed on the first surface of the first conductive type substrate, A second conductive type well region formed on the first surface of the first conductive type epitaxial layer; and a second conductive type well region formed on the first conductive type epitaxial layer in a direction in which the first conductive type epitaxial layer is formed from the first surface of the second conductive type well And a gate electrode formed to fill the first trench formed from the first surface of the second conductive well region through the second conductive well region to the first conductive epi layer, A first conductive type source region formed at a predetermined depth on a plane outside the plane of the gate region in a direction from a first surface to a second surface of the second conductive type well region; The first conductivity type source region, And a dummy trench region formed to fill two second trenches formed from the first surface of the second conductive type well region to the first conductive type epilayer through the second conductive type well region, The depth of the dummy trench region from the first surface of the two-conductivity-type well region toward the first conductivity type substrate may be greater than the depth of the gate region.

상기 제1트렌치의 내벽을 덮도록 형성되어, 상기 제1트렌치와 상기 게이트 영역 사이에 된 게이트 절연막을 더 포함할 수 있다. And a gate insulating film formed to cover the inner wall of the first trench and between the first trench and the gate region.

상기 게이트 절연막은 상기 제1트렌치의 바닥을 덮도록 형성된 게이트 절연막의 두께가 상기 제1트렌치의 측벽에 형성된 게이트 절연막의 두께보다 더 두꺼울 수 있다. The thickness of the gate insulating film formed to cover the bottom of the first trench may be thicker than the thickness of the gate insulating film formed on the side wall of the first trench.

상기 두 개의 제2트렌치 각각에는 내벽을 덮도록 형성되어, 상기 제2트렌치와 상기 더미 트렌치 영역 사이에 된 더미 절연막을 더 포함할 수 있다. Each of the two second trenches may further include a dummy insulating layer formed to cover the inner wall and between the second trench and the dummy trench region.

상기 더미 절연막의 두께는 상기 게이트 절연막의 두께에 비해서 더 두꺼울 수 있다. The thickness of the dummy insulating film may be thicker than the thickness of the gate insulating film.

상기 제2도전형 웰영역의 제1면과 동일 평면상에 있는 상기 게이트 영역의 제1면과, 상기 게이트 절연막을 모두 덮는 층간 절연막과, 상기 층간 절연막, 상기 제1도전형 소스 영역, 상기 더미 트렌치 영역 및 상기 더미 절연막 및, 상기 제2도전형 웰영역의 제1면을 모두 덮도록 형성된 소스 전극 및, 상기 제1도전형 기판의 제2면에 형성된 드레인 전극을 더 포함할 수 있다. An interlayer insulating film covering both the first surface of the gate region on the same plane as the first surface of the second conductive type well region and the gate insulating film; and an interlayer insulating film, the first conductive type source region, A source electrode formed to cover both the trench region and the dummy insulating film, and the first surface of the second conductive type well region, and a drain electrode formed on the second surface of the first conductive type substrate.

상기 제2도전형 웰영역의 제1면에서 상기 제1트렌치의 수평방향 크기에 비해서 상기 제2트렌치의 수평방향 크기가 더 클 수 있다. The horizontal size of the second trench may be larger than the horizontal size of the first trench on the first surface of the second conductive type well region.

또한 본 발명에 의한 SiC 전력 반도체 디바이스 및 이의 제조 방법은 평평한 제1도전형 기판의 제1면에, 제2면이 접촉되도록 평평한 제1도전형 에피층을 형성하는 단계와, 상기 제1도전형 에피층의 제1면으로부터 제2면 방향으로 일정 깊이로 제2도전형 웰영역을 형성하는 단계와, 상기 제2도전형 웰영영의 제1면으로부터 상기 제1도전형 에피층 방향으로 일정 패턴을 갖으며, 제1면이 상기 제2도전형 웰영역의 제1면과 동일평면상에 위치하는 제1도전형 소스 영역을 형성하는 단계와, 상기 제1도전형 소스 영역의 제1면으로부터, 상기 제1도전형 소스 영역과 상기 제2도전형 웰영역을 관통하여 상기 제1도전형 에피층까지 제1깊이로 제1트렌치를 형성하면서, 상기 제2도전형 웰영역의 제1면으로부터 상기 제2도전형 웰영역을 관통하여 상기 제1도전형 에피층까지 제2깊이로 상기 제1트렌치의 평면상 양측으로 동일 거리 이격되도록 2개의 제2트렌치를 형성하는 단계와, 상기 제1트렌치의 내벽을 덮도록 게이트 절연막을 형성하면서, 상기 제2트렌치를 내벽을 덮도록 더미 절연막을 형성하는 단계 및, 상기 제1트렌치와 상기 제2트렌치의 내부를 각각 채우도록 게이트 영역과 더미 트렌치 영역을 형성하는 단계를 포함하며, 상기 제1깊이에 비해서 제2깊이가 더 클 수 있다. According to another aspect of the present invention, there is provided a SiC power semiconductor device including a first conductive type epitaxial layer formed on a first surface of a flat first conductive type substrate such that a second surface thereof is in contact with the first conductive type epitaxial layer, Forming a second conductive type well region at a predetermined depth in a direction from the first surface to the second surface of the epi layer, and forming a second conductive type well region from the first surface of the second conductive type well to the first conductive type epilayer Forming a first conductive type source region having a first side positioned coplanar with a first side of the second conductive type well region and a second conductive type source region extending from a first side of the first conductive type source region A first conductive type epitaxial layer extending from the first surface of the second conductive type well region through the first conductive type source region and the second conductive type well region to form a first trench at a first depth to the first conductive type epilayer, The first conductive type epitaxial layer, the second conductive type well region, Forming two second trenches so as to be spaced equidistantly on both sides of the plane of the first trench to a second depth; forming a second insulating layer on the inner wall of the second trench, And forming a gate region and a dummy trench region so as to fill the interior of the first trench and the second trench, respectively, wherein a second depth is greater than the first depth It can be big.

상기 게이트 절연막은 상기 제1트렌치의 바닥을 덮도록 형성된 게이트 절연막의 두께가 상기 제1트렌치의 측벽에 형성된 게이트 절연막의 두께보다 더 두꺼울 수 있다. The thickness of the gate insulating film formed to cover the bottom of the first trench may be thicker than the thickness of the gate insulating film formed on the side wall of the first trench.

상기 더미 절연막의 두께는 상기 게이트 절연막의 두께에 비해서 더 두꺼울 수 있다. The thickness of the dummy insulating film may be thicker than the thickness of the gate insulating film.

상기 제1트렌치의 수평방향 크기에 비해서 상기 제2트렌치의 수평방향 크기가 더 클 수 있다. The horizontal size of the second trench may be larger than the horizontal size of the first trench.

본 발명에 의한 SiC 전력 반도체 디바이스 및 이의 제조 방법은 게이트 영역의 평면상 양측에 게이트 영역의 깊이보다 더 깊게 형성되고 소스 전극과 전기적으로 접속된 더미 트렌치 영역이 위치하므로, 게이트 영역에 전계가 집중되는 것을 완화시킬 수 있으며, 게이트 절연막이 전계 집중에 의해 열화되는 것을 방지하여 신뢰성을 향상시킬 수 있게 된다.The SiC power semiconductor device and the manufacturing method thereof according to the present invention have dummy trench regions formed on both sides of the gate region in a plane deeper than the depth of the gate region and electrically connected to the source electrode, And it is possible to prevent the gate insulating film from deteriorating due to the electric field concentration, thereby improving the reliability.

또한 본 발명에 의한 SiC 전력 반도체 디바이스 및 이의 제조 방법은 전계 집중을 완화하기 위해 트렌치 하부에 통상적으로 적용하는 p+영역을 적용하지 않아, 파인 셀 설계가 가능하고, 드레인과 소스 사이의 온저항값도 감소시켜 효율 및 성능을 향상시킬 수 있게 된다.Further, in the SiC power semiconductor device and its manufacturing method according to the present invention, the p + region which is typically applied to the lower portion of the trench is not applied in order to alleviate the electric field concentration, Thereby improving efficiency and performance.

도 1은 본 발명의 일실시예에 따른 SiC 전력 반도체 디바이스를 도시한 단면도이다.
도 2는 도 1의 SiC 전력 반도체 디바이스의 일부를 확대 도시한 확대 단면도이다.
도 3a 내지 도 3h는 본 발명의 일실시예에 따른 SiC 전력 반도체 디바이스의 제조 방법을 도시한 순차적 단면도이다. 1 is a cross-sectional view illustrating a SiC power semiconductor device according to an embodiment of the present invention.
2 is an enlarged cross-sectional view showing a part of the SiC power semiconductor device of FIG. 1 in an enlarged scale.
3A to 3H are sequential sectional views illustrating a method of manufacturing a SiC power semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.

또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.In the following drawings, thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals denote the same elements in the drawings. As used herein, the term " and / or " includes any and all combinations of one or more of the listed items. In the present specification, the term " connected " means not only the case where the A member and the B member are directly connected but also the case where the C member is interposed between the A member and the B member and the A member and the B member are indirectly connected do.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise " and / or " comprising " when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.

"하부(beneatD", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용된다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소는 "상부" 또는 "위에"로 된다. 따라서 "아래"는 "상부" 또는 "아래"를 포괄하는 개념이다. It is to be understood that terms related to space such as "beneatD", "below", "lower", "above", " Elements or features of the present invention are used for an easy understanding of the present invention and are not to be construed as limiting the scope of the present invention. The elements described as "lower" or "lower" are referred to as "upper" or "upper." Thus, "lower" is a concept covering "upper" or "lower" .

도 1을 참조하면, 본 발명의 일실시예에 따른 SiC 전력 반도체 디바이스를 도시한 단면도가 도시되어 있다. 또한 도 2를 참조하면, 도 1에 도시된 SiC 전력 반도체 디바이스의 일부를 확대 도시한 확대 단면도가 도시되어 있다. 이하에서는 도 1 및 도 2를 참조하여 본 발명의 일실시예에 따른 SiC 전력 반도체 디바이스(100)를 설명하고자 한다.Referring to Figure 1, there is shown a cross-sectional view of a SiC power semiconductor device in accordance with one embodiment of the present invention. Referring also to Fig. 2, there is shown an enlarged cross-sectional view of an enlarged view of a portion of the SiC power semiconductor device shown in Fig. Hereinafter, a SiC power semiconductor device 100 according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG.

도 1 및 도 2에 도시된 바와 같이 SiC 전력 반도체 디바이스(100)는 제1도전형층(110), 제2도전형 웰영역(120), 제1도전형 소스 영역(130), 게이트 영역(140), 더미 트렌치 영역(150), 층간 절연막(160), 드레인 전극(170), 소스 전극(180) 및 보호막(190)을 포함할 수 있다. 1 and 2, the SiC power semiconductor device 100 includes a first conductive type layer 110, a second conductive type well region 120, a first conductive type source region 130, a gate region 140 A dummy trench region 150, an interlayer insulating layer 160, a drain electrode 170, a source electrode 180, and a passivation layer 190.

상기 제1도전형층(110)은 대략 판 형상으로 제1면(111a)과 제1면(111a)의 반대면인 제2면(111b)을 갖는 제1도전형 기판(111)과, 상기 제1도전형 기판(111)의 제1면(111a)에 형성된 제1도전형 에피층(112)을 포함한다. 상기 제1도전형층(110)은 질소(N) 또는 인(P)등과 같은 5족 원소인 N형 불순물이 도핑된 SiC 기반 웨이퍼이다. The first conductive type layer 110 includes a first conductive type substrate 111 having a first surface 111a and a second surface 111b opposite to the first surface 111a, And a first conductive type epi layer 112 formed on the first surface 111a of the first conductive type substrate 111. [ The first conductive type layer 110 is a SiC based wafer doped with an N type impurity which is a Group 5 element such as nitrogen (N) or phosphorus (P).

상기 제1도전형 기판(111)은 질소(N) 또는 인(P)등과 같은 5족 원소인 N형 불순물을 포함하는, 고농도(N+) SiC 기판일 수 있다. The first conductive type substrate 111 may be a high concentration (N +) SiC substrate including an N type impurity which is a Group 5 element such as nitrogen (N) or phosphorus (P).

상기 제1도전형 에피층(112)은 제1면(112a)과 제1면(112a)의 반대면이며 상기 제1도전형 기판(111)의 제1면(111a)과 접촉된 제2면(112b)을 갖는다. 상기 제1도전형 에피층(112)은 상기 제1도전형 기판(111)의 제1면(111a)으로부터 증착될 수 있으며, 5족 원소인 질소(N) 또는 인(P)등의 불순물이 저농도로 포함하는 N형 SiC층일 수 있다. 여기서 저농도라 함은 제1도전형 에피층(112)의 불순물의 농도가 상기 제1도전형 기판(111)의 불순물 농도에 비해서 상대적으로 작다는 의미이다. The first conductive type epi layer 112 is a second conductive type epitaxial layer 112 which is opposite to the first surface 112a and the first surface 112a and is in contact with the first surface 111a of the first conductive type substrate 111, (112b). The first conductive epi layer 112 may be deposited from the first surface 111a of the first conductive type substrate 111 and impurities such as nitrogen (N) or phosphorus (P) And may be an N-type SiC layer containing low concentration. Here, the low concentration means that the impurity concentration of the first conductive type epitaxial layer 112 is relatively small compared to the impurity concentration of the first conductive type substrate 111.

상기 제1도전형 에피층(112)의 제1면(112a)은 상기 제1도전형층(110)의 제1면(110a)일 수 있으며, 상기 제1도전형 버퍼층(111)의 제2면(111b)은 제1도전형층(110)의 제2면(110b)일 수 있다. The first surface 112a of the first conductive epilayer 112 may be a first surface 110a of the first conductive type layer 110 and a second surface 110a of the first conductive type epilayer 112 may be a second surface 110b of the first conductive type epilayer 112, The second conductive type layer 111b may be the second surface 110b of the first conductive type layer 110. [

상기 제2도전형 웰영역(120)은 제1도전형층(110)의 제1면(110a)에 형성된 판형상일 수 있다. 상기 제2도전형 웰영역(120)은 게이트 영역(130), 트렌치 영역(140), 제1도전형 에미터 영역(150) 및 제2도전형 웰영역(160)이 형성된 제1면(120a)과, 제1면(120a)의 반대면이며 제1도전형층(110)의 제1면(110a)과 접속된 제2면(120b)을 갖는다. 상기 제2도전형 웰영역(120)은 제1도전형층(110)로부터 증착되거나, 제1도전형층(110)로부터 내부 방향으로 이온주입을 통해 형성될 수 있다. 상기 제2도전형 웰영역(120)은 3족 원소인 알루미늄(Al) 또는 붕소(B)등의 불순물을 포함한 P형 SiC일 수 있다. The second conductive type well region 120 may have a plate shape formed on the first surface 110a of the first conductivity type layer 110. [ The second conductive type well region 120 includes a first surface 120a having a gate region 130, a trench region 140, a first conductive emitter region 150, and a second conductive type well region 160, And a second surface 120b that is opposite to the first surface 120a and is connected to the first surface 110a of the first conductivity type layer 110. [ The second conductive well region 120 may be deposited from the first conductive type layer 110 or may be formed through ion implantation from the first conductive type layer 110 inward. The second conductive well region 120 may be a P-type SiC including an impurity such as aluminum (Al) or boron (B) as a Group III element.

한편, 제2도전형 웰영역(120)에는 제1면(120a)으로부터 상기 제2도전형 웰영역(120)을 관통하여 제1도전형 에피층(112)까지 일정 깊이인 제1깊이(140D)를 갖는 다수의 제1트렌치(140T)가 형성되고, 상기 다수의 제1트렌치(140T)의 내벽에는 게이트 절연막(141)이 형성될 수 있다. 또한 상기 게이트 영역(140)은 상술한 게이트 절연막(141)이 형성된 제1트렌치(140T)의 내부에 매립되어 형성된다.The second conductive type well region 120 has a first depth 140D extending from the first surface 120a to the first conductive type epilayer 112 through the second conductive type well region 120, And a gate insulating layer 141 may be formed on the inner walls of the plurality of first trenches 140T. The gate region 140 is buried in the first trench 140T in which the gate insulating layer 141 is formed.

또한 제2도전형 웰영역(120)에는 상기 제2도전형 웰영역(120)을 관통하여 제1도전형층(110)까지 일정 깊이인 제2깊이(150D)를 갖는 두개의 제2트렌치(150T)가 형성되고, 상기 두개의 제2트렌치(150T)의 내벽에는 각각 더미 절연막(151)이 형성될 수 있다. 두개의 제2트렌치(150T)의 평면상 사이에 일정 간격을 갖고 이격되며, 두 개의 제2트렌치(150T) 사이에 제1트렌치(140T)가 위치할 수 있다. 즉, 제1트렌치(140T)는 평면상 양측에 제1도전형 소스 영역(130)과 이격되도록 각각 제2트렌치(150T)가 위치한다. 상기 두 개의 제2트렌치(150T)는 동일한 구조로 이루어지며, 하나의 제2트렌치(150T)를 위주로 설명하고자 한다. The second conductive type well region 120 is formed with two second trenches 150T having a second depth 150D penetrating the second conductive type well region 120 and having a predetermined depth from the first conductive type layer 110, And a dummy insulating layer 151 may be formed on the inner walls of the two second trenches 150T. The first trench 140T may be spaced apart from the plane of the two second trenches 150T by a predetermined distance and the first trench 140T may be located between the two second trenches 150T. In other words, the first trench 140T is located on the opposite side of the first conductive type source region 130, and the second trench 150T is located on both sides of the first trench 140T. The two second trenches 150T have the same structure, and one second trench 150T will be mainly described.

이때 제2트렌치(150T)의 제2깊이(150D)는 제1트렌치(140T)의 제1깊이(140D)에 비해서 더 크다. 상기 제2트렌치(150T)는 제2도전형 웰영역(120)의 제1면(120a)에서 평면상 크기(150W)는 제1트렌치(140T)의 평면상 크기(140W)에 비해서 더 클 수 있다. 상기 더미 트렌치 영역(150)은 상술한 더미 절연막(151)이 형성된 제2트렌치(150T)의 내부에 매립되어 형성된다. At this time, the second depth 150D of the second trench 150T is larger than the first depth 140D of the first trench 140T. The second trench 150T has a larger planar size 150W on the first surface 120a of the second conductivity type well region 120 than the planar size 140W of the first trench 140T have. The dummy trench region 150 is buried in the second trench 150T in which the dummy insulating layer 151 is formed.

상기 제1도전형 소스 영역(130)은 제2도전형 웰영역(120)의 제1면(120a)으로부터 제2면(120b) 방향으로 일정 깊이를 갖도록 형성되어 있다. 상기 제1도전형 소스 영역(130)은 제1트렌치(140T)의 외측에 형성된다. 즉, 제1도전형 소스 영역(130)은 게이트 절연막(141)으로 감싸진 게이트 영역(140)의 평면상 외측에, 일정 깊이를 갖도록 형성된다. 상기 제1도전형 소스 영역(130)은 5족 원소인 질소(N) 또는 인(P)등의 고농도의 N형 불순물을 제2도전형 에피층(120)의 제1면(120a)으로부터 내부 방향으로 이온 주입 및 확산을 통해 형성된 N형 SiC일 수 있다. The first conductive type source region 130 is formed to have a certain depth from the first surface 120a of the second conductive type well region 120 toward the second surface 120b. The first conductive type source region 130 is formed outside the first trench 140T. That is, the first conductive type source region 130 is formed to have a certain depth on the outside of the plane of the gate region 140 surrounded by the gate insulating film 141. The first conductive type source region 130 is formed by depositing a heavily doped N type impurity such as nitrogen (N) or phosphorus (P) which is a Group 5 element from the first surface 120a of the second conductive type epi- Lt; RTI ID = 0.0 > SiC < / RTI >

상기 게이트 영역(140)은 상기 제1트렌치(140T)의 내부를 채우도록 매립되어 형성된다. 이때 게이트 영역(140)의 외측에는 게이트 절연막(141)이 개재된다. 즉, 게이트 영역(140)은 제1트렌치(140T)의 내부에 게이트 절연막(141)이 개재된 채 충진된다. 상기 게이트 절연막(141)은 제1트렌치(140T)의 내벽을 모두 덮도록 형성된다. 상기 게이트 절연막(141)은 산화막일 수 있다. 상기 제1트렌치(140T)의 측벽을 덮도록 형성된 게이트 절연막(141)의 두께(151a)는 SiC 전력 반도체 디바이스(100)의 문턱 전압(Threshold Voltage)에 따라 결정할 수 있다. 또한 게이트 절연막(141)은 제1트렌치(140T)의 바닥을 덮도록 형성된 게이트 절연막(141)의 두께(141b)는 제1트렌치(140T)의 측벽을 덮도록 형성된 게이트 절연막(141)의 두께(141a)에 비해서 더 두꺼울 수 있다. 이는 게이트 절연막(141)에서 바닥과, 측벽과 바닥부를 연결하는 모서리부(141c)에 전계가 집중되는 것을 완화하기 위함이다. The gate region 140 is buried to fill the inside of the first trench 140T. At this time, a gate insulating film 141 is interposed on the outside of the gate region 140. That is, the gate region 140 is filled with the gate insulating film 141 interposed in the first trench 140T. The gate insulating layer 141 is formed to cover the entire inner wall of the first trench 140T. The gate insulating layer 141 may be an oxide layer. The thickness 151a of the gate insulating layer 141 formed to cover the sidewalls of the first trench 140T may be determined according to the threshold voltage of the SiC power semiconductor device 100. [ The thickness 141b of the gate insulating film 141 formed to cover the bottom of the first trench 140T is equal to the thickness of the gate insulating film 141 formed to cover the side wall of the first trench 140T 141a. ≪ / RTI > This is intended to alleviate the concentration of the electric field in the gate insulating film 141 at the bottom and the corner portion 141c connecting the side wall and the bottom portion.

또한 게이트 영역(140)의 제1면(140a)은 제2도전형 웰영역(120)의 제1면(120a)과 동일 평면상에 위치할 수 있다. 또한 게이트 영역(140)의 제1면(140a)과 게이트 절연막(141)은 층간 절연막(160)에 의해 모두 덮여질 수 있다. 상기 게이트 영역(140)은 P형 불순물 또는 N형 불순물로 도핑된 폴리 실리콘일 수 있다. 또한 도면에는 도시되지 않았지만, 게이트 영역(140)에는 게이트 전극(도시되지 않음)이 연결된다.The first surface 140a of the gate region 140 may also be coplanar with the first surface 120a of the second conductive well region 120. The first surface 140a of the gate region 140 and the gate insulating film 141 may all be covered by the interlayer insulating film 160. [ The gate region 140 may be a P-type impurity or polysilicon doped with an N-type impurity. Although not shown in the figure, a gate electrode (not shown) is connected to the gate region 140.

상기 더미 트렌치 영역(150)은 제2트렌치(150T)의 내부를 채우도록 매립되어 형성된다. 이때 더미 트렌치 영역(150)의 외측에는 더미 절연막(151)이 개재된다. 즉, 더미 트렌치 영역(150)은 제2트렌치(150T)의 내부에 더미 절연막(151)이 개재된 채 충진된다. 상기 더미 절연막(151)은 제2트렌치(150T)의 내벽을 모두 덮도록 균일한 두께(151a)로 형성될 수 있다. 상기 더미 절연막(151)의 두께(151a)는 게이트 절연막(141)의 두께(141a, 141b)에 비해서 더 두껍게 형성될 수 있다. 상기 더미 절연막(151)은 두께를 게이트 절연막(141) 보다 더 두껍게 형성하여, 게이트 영역(140)에 집중되는 전계를 효율적으로 감소시킬 수 있다. 상기 더미 절연막(151)은 게이트 절연막(141) 형성할 때 동시에 형성될 수 있으며, 산화막으로 이루어질 수 있다. The dummy trench region 150 is buried to fill the inside of the second trench 150T. At this time, a dummy insulating film 151 is interposed on the outer side of the dummy trench region 150. That is, the dummy trench region 150 is filled with the dummy insulating film 151 interposed in the second trench 150T. The dummy insulating layer 151 may be formed to have a uniform thickness 151a so as to cover all the inner walls of the second trench 150T. The thickness 151a of the dummy insulating layer 151 may be thicker than the thicknesses 141a and 141b of the gate insulating layer 141. [ The dummy insulating layer 151 may be thicker than the gate insulating layer 141 to effectively reduce the electric field concentrated in the gate region 140. The dummy insulating layer 151 may be formed simultaneously with the formation of the gate insulating layer 141, and may be formed of an oxide layer.

또한 더미 트렌치 영역(150)의 제1면(150a)은 제2도전형 웰영역(120)의 제1면(120a)과 동일 평면상에 위치할 수 있다. 또한 더미 트렌치 영역(150)은 게이트 영역(140) 형성 시 동시에 형성될 수 있으며, p형 불순물 또는 n형 불순물로 도핑된 폴리 실리콘일 수 있으며, 상기 게이트 영역(140)과 동일한 성분으로 이루어질 수 있다. 또한 더미 트렌치 영역(150)의 제1면(150a)은 소스 전극(180)에 의해서 모두 덮여질 수 있다. 즉, 더미 트렌치 영역(150)은 소스 전극(180)과 전기적으로 접속될 수 있다. Also, the first surface 150a of the dummy trench region 150 may be coplanar with the first surface 120a of the second conductive well region 120. The dummy trench region 150 may be formed simultaneously with the formation of the gate region 140 and may be a polysilicon doped with a p-type impurity or an n-type impurity and may have the same composition as the gate region 140 . Also, the first surface 150a of the dummy trench region 150 may be covered by the source electrode 180. [ That is, the dummy trench region 150 may be electrically connected to the source electrode 180. [

상기 게이트 영역(140)은 인접한 더미 트렌치 영역(150) 사이에 개재될 수 있다. 즉, 제1트렌치(140T)의 평면상 양측에 제2트렌치(150T)가 각각 위치하는 것과 같이, 게이트 영역(140)은 평면상 양측에 더미 트렌치 영역(150)이 각각 위치한다. 또한 더미 트렌치 영역(150)의 깊이(150Da)는 게이트 영역(140)의 깊이(140Da)에 비해서 더 깊게 형성된다. 이는 제2트렌치(150T)의 깊이(150D)가 제1트렌치(140T)의 깊이(140D)에 비해서 더 깊게 형성되므로, 제2트렌치(150T)의 내부를 채우도록 매립된 더미 트렌치 영역(150)의 깊이(150Da)가 제1트렌치(140T)의 내부를 채우도록 매립된 게이트 영역(140)의 깊이(140Da)에 비해서 더 깊게 형성된다. The gate region 140 may be interposed between adjacent dummy trench regions 150. That is, as the second trench 150T is located on both sides of the first trench 140T, the gate region 140 has the dummy trench region 150 on both sides of the planar surface. The depth 150Da of the dummy trench region 150 is formed deeper than the depth 140Da of the gate region 140. [ This is because the depth 150D of the second trench 150T is formed deeper than the depth 140D of the first trench 140T so that the dummy trench region 150 buried to fill the inside of the second trench 150T, Is formed deeper than the depth 140Da of the gate region 140 buried so as to fill the inside of the first trench 140T.

이와 같이 게이트 영역(140)의 평면상 양측에 게이트 영역(140)의 깊이(140Da)보다 더 깊게 형성되고 소스 전극(180)과 전기적으로 접속된 더미 트렌치 영역(150)이 위치하므로, 게이트 영역(140)에 전계가 집중되는 것을 완화시킬 수 있으므로, 전계 집중에 의한 게이트 절연막(141)이 열화 되는 것을 방지할 수 있다. Since the dummy trench region 150 which is formed deeper than the depth 140Da of the gate region 140 and is electrically connected to the source electrode 180 is located on both sides of the gate region 140 in the plane of the gate region 140, 140, it is possible to prevent the gate insulating film 141 from being deteriorated due to the electric field concentration.

상기 층간 절연막(160)은 게이트 영역(140)과 소스 전극(180) 사이에 개재될 수 있다. 이와 같은 층간 절연막(160)은 게이트 영역(140)과 소스 전극(180) 사이에 전기적 절연을 위해서 개재된다. 상기 층간 절연막(160)은 평면상 크기가 게이트 영역(140)에 비해서 더 클 수 있다. 상기 층간 절연막(160)은 게이트 영역(140)의 제1면(140a)과, 게이트 절연막(141) 및 제1도전형 소스 영역(130)의 일부를 덮을 수 있다. The interlayer insulating layer 160 may be interposed between the gate region 140 and the source electrode 180. The interlayer insulating film 160 is interposed between the gate region 140 and the source electrode 180 for electrical insulation. The interlayer insulating layer 160 may have a larger planar size than the gate region 140. The interlayer insulating layer 160 may cover the first surface 140a of the gate region 140 and a portion of the gate insulating layer 141 and the first conductive type source region 130. [

상기 드레인 전극(170)은 제1도전형층(110)의 제1도전형 기판(111)의 제2면(111b)을 덮도록 일정 두께로 형성된다. 상기 드레인 전극(170)은 제1도전형층(110)에 일정 두께로 증착되어 형성될 수 있다. 이러한 드레인 전극(170)은 제1도전형 기판(111)과 접촉저항이 작은 티타늄, 질화티타늄 중 선택된 어느 하나로 이루어질 수 있으나, 본 발명에서 드레인 전극(170)의 재질이 한정되지 않는다. The drain electrode 170 is formed to have a predetermined thickness to cover the second surface 111b of the first conductive type substrate 111 of the first conductivity type layer 110. [ The drain electrode 170 may be formed by depositing a predetermined thickness on the first conductivity type layer 110. The drain electrode 170 may be made of any one selected from the group consisting of titanium and titanium nitride having a low contact resistance with the first conductive type substrate 111. However, the material of the drain electrode 170 is not limited in the present invention.

상기 소스 전극(180)은 제2도전형 웰영역(120)의 제1면(120a), 제1도전형 소스 영역(130)의 제1면(130a), 더미 트렌치 영역(150)의 제1면(150a) 및 층간 절연막(160)을 모두 덮도록 형성될 수 있다. 상기 소스 전극(180)은 통상의 알루미늄, 구리 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 그 재질이 한정하는 것은 아니다. 또한 제1도전형 소스 영역(130)의 제1면(130a)과 소스 전극(180)사이, 더미 트렌치 영역(150)의 제1면(150a)과 소스 전극(180) 사이에는 접촉저항을 감소시키기 위한 금속층(181)이 더 개재될 수 있다. 상기 금속층(181)은 제1도전형 소스 영역(130), 더미 트렌치 영역(150), 더미 절연막(151), 제2도전형 웰영역(120)을 덮도록 형성될 수 있다. 즉, 상기 금속층(181)은 제1도전형 소스 영역(130)과 소스 전극(180) 사이, 더미 트렌치 영역(150)과 소스 전극(180) 사이, 더미 절연막(151)과 소스 전극(180) 사이, 제2도전형 웰영역(120)과 소스 전극(180) 사이에 개재될 수 있다. 상기 금속층(181)은 티타늄, 질화티타늄 중 선택된 어느 하나로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. The source electrode 180 is formed on the first surface 120a of the second conductive type well region 120, the first surface 130a of the first conductive type source region 130, And may be formed to cover both the surface 150a and the interlayer insulating film 160. [ The source electrode 180 may be any one selected from ordinary aluminum, copper, and the like, but the material of the source electrode 180 is not limited in the present invention. The contact resistance between the first surface 130a of the first conductive type source region 130 and the source electrode 180 and between the first surface 150a of the dummy trench region 150 and the source electrode 180 is reduced The metal layer 181 may be further interposed. The metal layer 181 may be formed to cover the first conductive type source region 130, the dummy trench region 150, the dummy insulating layer 151, and the second conductive type well region 120. That is, the metal layer 181 is formed between the first conductive type source region 130 and the source electrode 180, between the dummy trench region 150 and the source electrode 180, between the dummy insulating film 151 and the source electrode 180, And between the second conductive type well region 120 and the source electrode 180 between the first conductive type well region 120 and the second conductive type well region 120. The metal layer 181 may be made of any one selected from titanium and titanium nitride, but the present invention is not limited thereto.

상기 보호막(190)은 소스 전극(180)의 평면상 양측 끝단을 덮도록 형성될 수 있다. 즉, 소스 전극(180)의 양측 끝단에 형성되어, 외부 환경 및 불순물로부터 소스 전극(180)을 보호할 수 있다. 또한 SiC 전력 반도체 디바이스(100)에 가해지는 기계적 스트레스 및 EMC(전자파 간섭) 등을 완화 시킬 수 있다. 이와 같은 보호막(190)은 통상의 폴리이미드(Polyimide), 에폭시(epoxy), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), 산화막, 질화막 및 그 등가물 중 선택된 어느 하나로 형성할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.The passivation layer 190 may be formed to cover both ends of the source electrode 180 on a plane. That is, the source electrode 180 is formed at both ends of the source electrode 180, so that the source electrode 180 can be protected from external environment and impurities. In addition, mechanical stress and EMC (electromagnetic interference) applied to the SiC power semiconductor device 100 can be alleviated. The protective layer 190 may be formed of any one selected from the group consisting of conventional polyimide, epoxy, BCB (Benzo Cyclo Butene), PBO (Poly Benz Oxazole), oxide layer, nitride layer, It does not limit the material.

이와 같은 SiC 전력 반도체 디바이스(100)는 게이트 영역(140)의 평면상 양측에 게이트 영역(140)의 깊이(140Da)보다 더 깊게 형성되고 소스 전극(180)과 전기적으로 접속된 더미 트렌치 영역(150)이 위치하므로, 게이트 영역(140)에 전계가 집중되는 것을 완화시킬 수 있으며, 게이트 절연막(141)이 전계 집중에 의해 열화되는 것을 방지하여 신뢰성을 향상시킬 수 있다. 또한 SiC 전력 반도체 디바이스(100)는 전계 집중을 완화하기 위해 게이트 영역(140) 하부에 통상적으로 적용하는 p+ 영역을 적용하지 않아, 파인 셀(fine cell) 설계가 가능하고, 드레인과 소스 사이의 온저항값도 감소시켜 효율 및 성능을 향상시킬 수 있다.The SiC power semiconductor device 100 includes a dummy trench region 150 formed on both sides of the gate region 140 in a plane and formed to be deeper than the depth 140Da of the gate region 140 and electrically connected to the source electrode 180 The concentration of the electric field in the gate region 140 can be mitigated and the gate insulating film 141 can be prevented from being deteriorated due to the electric field concentration and reliability can be improved. In addition, the SiC power semiconductor device 100 does not apply a p + region which is typically applied to the lower portion of the gate region 140 in order to alleviate electric field concentration, and can design a fine cell, The resistance value can also be reduced to improve efficiency and performance.

도 3a 내지 도 3h를 참조하면, 도 1에 도시된 SiC 전력 반도체 디바이스(100)의 제조 방법을 도시한 순차적 단면도가 도시되어 있다. 이하에서는 도 3a 내지 도 3h, 도 1 및 도 2를 참조하여 SiC 전력 반도체 디바이스(100)의 제조 방법을 순차적으로 설명하고자 한다. Referring to FIGS. 3A-3H, there is shown a sequential cross-sectional view illustrating a method of fabricating the SiC power semiconductor device 100 shown in FIG. Hereinafter, a method of manufacturing the SiC power semiconductor device 100 will be described in detail with reference to FIGS. 3A to 3H, 1 and 2. FIG.

도 3a에 도시된 바와 같이, 기판 준비 단계에서는 제1도전형 기판(111)과, 제1도전형 에피층(112)으로 이루어진 제1도전형층(110)을 준비한다. 상기 제1도전형층(110)은 대략 판 형상으로 제1면(111a)과 제1면(111a)의 반대면인 제2면(111b)을 갖는 제1도전형 기판(111)과, 상기 제1도전형 기판(111)의 제1면(111a)에 형성된 제1도전형 에피층(112)을 포함한다. 상기 제1도전형 에피층(112)은 제1면(112ax)과 제1면(112a)의 반대면이며 상기 제1도전형 기판(111)의 제1면(111a)과 접촉된 제2면(112b)을 갖는다. 상기 제1도전형 에피층(112)은 상기 제1도전형 기판(111)의 제1면(111a)으로부터 증착되어 형성될 수 있다. 상기 제1도전형 에피층(112)의 제1면(112ax)은 상기 제1도전형층(110)의 제1면(110ax)일 수 있으며, 상기 제1도전형 버퍼층(111)의 제2면(111b)은 제1도전형층(110)의 제2면(110b)일 수 있다. As shown in FIG. 3A, in the substrate preparation step, the first conductivity type substrate 111 and the first conductivity type layer 110 including the first conductivity type epilayer 112 are prepared. The first conductive type layer 110 includes a first conductive type substrate 111 having a first surface 111a and a second surface 111b opposite to the first surface 111a, And a first conductive type epi layer 112 formed on the first surface 111a of the first conductive type substrate 111. [ The first conductive type epilayer 112 is a second conductive type epitaxial layer 112 which is opposite to the first surface 112ax and the first surface 112a and which is in contact with the first surface 111a of the first conductive type substrate 111, (112b). The first conductive epi layer 112 may be deposited from the first surface 111 a of the first conductive type substrate 111. The first surface 112ax of the first conductive epilayer 112 may be the first surface 110ax of the first conductive type layer 110 and the second surface 110ax of the first conductive type epilayer 112 may be a first surface 110ax of the first conductive type buffer layer 111, The second conductive type layer 111b may be the second surface 110b of the first conductive type layer 110. [

도 3b에 도시된 바와 같이, 제2도전형 웰영역 형성 단계에서는 제1도전형층(110)의 제1면(110ax)을 모두 덮도록 일정 두께의 산화막(121)을 형성한 후, 3족 원소인 알루미늄(Al) 또는 붕소(B)등의 불순물을 이온 주입하여 일정 깊이를 갖는 제2도전형 웰영역(120)을 형성한다. 즉, 상기 제2도전형 웰영역(120)은 P형 불순물이 산화막(121)을 관통하여 제1도전형 에피층(112)의 제1면(112ax)으로부터 제1도전형 에피층(112)의 내측방향으로 일정깊이를 갖도록 형성된다. 그러므로 제2도전형 웰영역(120)이 형성된 후, 제2도전형 웰영역(120)의 제1면(120a)이 산화막(121)과 접촉된 면이되고, 제1면(120a)의 반대면인 제2면(120b)이 새로운 제1도전형 에피층(112)의 제1면(112a)과 접촉된 면이 된다. 즉, 제2도전형 웰영역(120)이 형성으로, 제1도전형 에피층(112)의 깊이는 초기 기판 준비 단계에서 보다 얇아지게 된다. 상기 제2도전형 웰영역(120)은 3족 원소인 알루미늄(Al) 또는 붕소(B)등의 불순물을 포함하는 P형일 수 있다. 3B, in the second conductive type well region formation step, an oxide film 121 having a predetermined thickness is formed so as to cover all the first surfaces 110ax of the first conductive type layer 110, and then a Group 3 element The second conductive type well region 120 having a predetermined depth is formed by implanting impurities such as aluminum (Al) or boron (B). That is, the second conductive type well region 120 is formed in such a manner that the P type impurity penetrates the oxide film 121 and extends from the first surface 112ax of the first conductive type epilayer 112 to the first conductive type epilayer 112, As shown in Fig. Therefore, after the second conductivity type well region 120 is formed, the first surface 120a of the second conductivity type well region 120 becomes a surface in contact with the oxide film 121, The second surface 120b of the first conductive type epi layer 112 is in contact with the first surface 112a of the first conductive epi layer 112. [ That is, as the second conductive well region 120 is formed, the depth of the first conductive epilayers 112 becomes thinner in the initial substrate preparation step. The second conductivity type well region 120 may be a P-type including an impurity such as aluminum (Al) or boron (B) as a Group III element.

도 3c에 도시된 바와 같이, 소소 영영 형성 단계에서는 산화막(121)의 일부를 덮도록 마스크(M1)를 형성하고, 5족 원소인 질소(N) 또는 인(P)등의 고농도의 N형 불순물을 이온 주입하여 일정 깊이를 갖는 제1도전형 소스 영역(130)을 형성한다. 이때 제1도전형 소스 영역(130)은 마스크(M1)가 형성되지 않은 영역에만, N형 불순물이 산화막(121)을 관통하여 제2도전형 웰영역(120)의 제1면(120a)으로부터 내측방향으로 일정 깊이를 갖도록 형성된다. 즉, 제1도전형 소스 영역(130)은 상기 마스크(M1)를 통해 외부로 노출된 산화막(121)을 관통하여 제2도전형 웰영역(120)에 형성된다. 이때 제2도전형 웰영역(120)의 제1면(120a)과 제1도전형 소스 영역(130)의 제1면(130a)은 동일 평면상에 위치할 수 있다. 또한 제1도전형 소스 영역(130)을 형성한 후, 산화막(121)은 마스크(M1)와 함께 제거되어 제1도전형 소스 영역(130)의 제1면(130a)과 제2도전형 웰영역(120)의 제1면(120a)을 외부로 노출시킬 수 있다. 3C, a mask M1 is formed to cover a part of the oxide film 121 in the source / drain formation step, and a high concentration N-type impurity such as nitrogen (N) or phosphorus (P) Thereby forming a first conductive type source region 130 having a predetermined depth. At this time, the first conductive type source region 130 is formed only in the region where the mask M1 is not formed, and the N type impurity is diffused from the first surface 120a of the second conductive type well region 120 through the oxide film 121 And is formed to have a certain depth in the inner direction. That is, the first conductive type source region 130 is formed in the second conductive type well region 120 through the oxide film 121 exposed to the outside through the mask M1. At this time, the first surface 120a of the second conductive type well region 120 and the first surface 130a of the first conductive type source region 130 may be located on the same plane. After the first conductive type source region 130 is formed, the oxide film 121 is removed together with the mask M1 to form the first conductive type well region 130a of the first conductive type source region 130, The first surface 120a of the region 120 can be exposed to the outside.

도 3d에 도시된 바와 같이, 트렌치 형성 단계에서는 제2도전형 웰영역(120)의 제1면(120a)과 제1도전형 소스 영역(130)의 제1면(130a)의 일부를 덮도록 마스크(M2)를 형성하고, 외부로 노출된 영역을 에칭하여 제1깊이(140D)를 갖는 제1트렌치(140T)와 제2깊이(150D)를 갖는 제2트렌치(150T)를 형성한다. 상기 제1트렌치(140T)를 형성하기 위한 영역은 제1도전형 소스 영역(130)의 평면상 대략 중심에 위치할 수 있다. 또한 제2트렌치(150T)를 형성하기 위한 영역은 평면상 제1트렌치(140T)로부터 양측으로 동일 거리 이격된 위치일 수 있다. As shown in FIG. 3D, in the trench formation step, the first surface 120a of the second conductive type well region 120 and a part of the first surface 130a of the first conductive type source region 130 are covered The mask M2 is formed and the exposed region is etched to form the first trench 140T having the first depth 140D and the second trench 150T having the second depth 150D. The region for forming the first trench 140T may be located approximately at the center of the plane of the first conductive type source region 130. [ Also, the region for forming the second trenches 150T may be located at the same distance from the first trenches 140T on the planar side.

상기 제1트렌치(140T)는 제1도전형 소스 영역(130)의 제1면(130a)으로부터 제1도전형 소스 영역(130)과, 제2도전형 웰영역(120)을 관통하여 제1도전형 에피층(112)까지 일정 깊이인 제1깊이(140D)를 갖도록 형성된다. 상기 제2트렌치(150T)는 제2도전형 웰영역(120)의 제1면(120a)으로부터 제2도전형 웰영역(120)을 관통하여 제1도전형 에피층(112)까지 일정 깊이인 제2깊이(150D)를 갖도록 형성된다.The first trench 140T extends from the first surface 130a of the first conductive type source region 130 to the first conductive type source region 130 and the second conductive type well region 120, Type epitaxial layer 112 is formed to have a first depth 140D having a certain depth to the conductive epitaxial layer 112. [ The second trench 150T extends from the first surface 120a of the second conductive well region 120 through the second conductive well region 120 to the first conductive epi layer 112 to a predetermined depth And is formed to have a second depth 150D.

또한 제1트렌치(140T)의 평면상 크기(140W)가 제2트렌치(150T)의 평면상 크기(150W)에 비해서 더 작을 수 있다. 바람직하게 제2트렌치(150T)의 평면상 크기(150W)는 제1트렌치(140T)의 평면상 크기(140W)에 비해서 1.5배 이상 클 수 있으나 본 발명에서 이를 한정하는 것은 아니다. 예를들어 동일한 마스크(M2)에 의해서 제1트렌치(140T)와 제2트렌치(150T)를 형성할 경우, 동일 시간 에칭시 제2트렌치(150T)의 제2깊이(150D)를 더 깊게 형성하기 위해서 제1트렌치(140T)의 수평방향 크기(140W)에 비해서, 제2트렌치(150T)의 수평 방향 크기(150W)를 더 크도록 마스크(M2)를 형성한다. 만약 제1트렌치(140T)와 제2트렌치(150T)를 각각 형성할 경우, 제1트렌치(140T)의 수평방향 크기(140W)와 제2트렌치(150T)의 수평 방향 크기(150W)는 동일하거나, 제1폭(140W)이 더 클 수도 있다. 그러나 공정의 간소화를 위해서, 제2폭(150W)은 제1폭(140W)에 비해서 1.5배 이상 크게 형성하고, 하나의 마스크(M2)에 의한 에칭으로 제1트렌치(140T)와 제2트렌치(150T)를 동시에 형성하는 것이 바람직하다. In addition, the planar size 140W of the first trench 140T may be smaller than the planar size 150W of the second trench 150T. Preferably, the planar size 150W of the second trench 150T may be 1.5 times larger than the planar size 140W of the first trench 140T, but the present invention is not limited thereto. For example, when the first trench 140T and the second trench 150T are formed by the same mask M2, the second depth 150D of the second trench 150T is formed deeper at the same time of etching The mask M2 is formed so that the horizontal size 150W of the second trench 150T is larger than the horizontal size 140W of the first trench 140T. If the first trench 140T and the second trench 150T are respectively formed, the horizontal size 140W of the first trench 140T and the horizontal size 150W of the second trench 150T are equal to each other , The first width 140W may be larger. However, in order to simplify the process, the second width 150W is formed to be 1.5 times larger than the first width 140W, and the first trench 140T and the second trench 150T) at the same time.

또한 제1트렌치(140T)와 제2트렌치(150T)를 형성한 후, 마스크(M2)는 제거될 수 있다. 또한 마스크(M2)를 제거한 후 외부로 노출된 제1트렌치(140T), 제2트렌치(150T), 제2도전형 웰영역(120)의 제1면(120a), 제1도전형 소스 영역(130)의 제1면(130a)을 모두 덮도록 캐핑층(Capping Layer)을 형성하고, 열처리를 진행할 수 있다. 이때 캐핑층은 SiC로 이루어진 제2도전형 웰영역(120) 및 제1도전형 소스 영역(130)으로부터 카본(C)성분이 고갈되는 것을 방지하기 위해서, 카본성분을 포함하는 물질로 이루어질 수 있다. 또한 열처리 후에 캐핑층은 제거된다.Also, after forming the first trench 140T and the second trench 150T, the mask M2 may be removed. After the mask M2 is removed, the first trench 140T, the second trench 150T, the first surface 120a of the second conductive type well region 120, the first conductive type source region A capping layer may be formed so as to cover the first surface 130a of the semiconductor substrate 130 and heat treatment may be performed. At this time, the capping layer may be made of a material containing a carbon component to prevent the carbon (C) component from being exhausted from the second conductive type well region 120 made of SiC and the first conductive type source region 130 . The capping layer is also removed after the heat treatment.

도 3e에 도시된 바와 같이, 게이트 영역 및 더미 트렌치 영역 형성 단계에서는 제1트렌치(140T)의 내벽을 덮도록 게이트 절연막(141)을 형성하고, 제2트렌치(150T)의 내벽을 덮도록 더미 절연막(151)을 형성한다. 이때, 게이트 절연막(141)은 제1트렌치(140T)의 바닥을 덮도록 형성된 게이트 절연막(141)의 두께(141b)가 제1트렌치(140T)의 측벽을 덮도록 형성된 게이트 절연막(141)의 두께(141a)에 비해서 더 두껍게 형성된다. 이는 게이트 절연막(141)에서 바닥과, 측벽과 바닥부를 연결하는 모서리부(140c)에 전계가 집중되는 것을 완화하기 위함이다.  3E, in the gate region and the dummy trench region forming step, the gate insulating layer 141 is formed so as to cover the inner wall of the first trench 140T, and the dummy insulating layer 140T is formed to cover the inner wall of the second trench 150T. (151). The thickness of the gate insulating film 141 is set such that the thickness 141b of the gate insulating film 141 formed to cover the bottom of the first trench 140T is less than the thickness of the gate insulating film 141 formed to cover the side walls of the first trench 140T. (141a). This is to alleviate the concentration of the electric field in the gate insulating film 141 at the bottom and the corner portion 140c connecting the side wall and the bottom portion.

상기 더미 절연막(151)은 제2트렌치(150T)의 내벽을 모두 덮도록 균일한 두께(151a)로 형성될 수 있다. 상기 더미 절연막(151)의 두께(151a)는 게이트 절연막(141)의 두께(141a, 141b)에 비해서 더 두껍게 형성될 수 있다. 상기 더미 절연막(151)은 두께를 게이트 절연막(141) 보다 더 두껍게 형성하여, 게이트 영역(140)에 집중되는 전계를 효율적으로 감소시킬 수 있다. 상기 게이트 절연막(141)과 더미 절연막(151)은 동시에 형성될 수 있으며, 산화막으로 이루어질 수 있다. 상기 산화막은 이산화규소(SiO2), 알루미나(Al2O3), 이산화하프늄(HfO2), 지르코니아(ZrO2) 같은 물질로 이루어질 수 있다. 상기 게이트 절연막(141) 및 더미 절연막(151)은 열산화(thermal oxidation), 화학기상 증착(CVD, chemical vapor deposition), 물리기상증착(PVD, physical vapor deposition) 및 그 등가 방법 중 선택된 어느 하나를 이용하여 형성할 수 있으나, 여기서 그 방법을 한정하는 것은 아니다.The dummy insulating layer 151 may be formed to have a uniform thickness 151a so as to cover all the inner walls of the second trench 150T. The thickness 151a of the dummy insulating layer 151 may be thicker than the thicknesses 141a and 141b of the gate insulating layer 141. [ The dummy insulating layer 151 may be thicker than the gate insulating layer 141 to effectively reduce the electric field concentrated in the gate region 140. The gate insulating layer 141 and the dummy insulating layer 151 may be formed simultaneously, and may be formed of an oxide layer. The oxide layer may be formed of a material such as silicon dioxide (SiO2), alumina (Al2O3), hafnium dioxide (HfO2), or zirconia (ZrO2). The gate insulating layer 141 and the dummy insulating layer 151 may be formed by any one of thermal oxidation, chemical vapor deposition (CVD), physical vapor deposition (PVD) However, the method is not limited thereto.

그리고 게이트 절연막(141) 및 더미 절연막(151)이 형성된 후, 게이트 영역(140)과 더미 트렌치 영역(150)이 제1트렌치(140T)와 제2트렌치(150T)의 내부를 각각 채우도록 매립되어 형성된다. 즉, 게이트 영역(140)은 게이트 절연막(141)이 내벽에 형성된 제1트렌치(140T)의 내부를 모두 채우도록 형성되고, 더미 트렌치 영역(150)은 더미 절연막(151)이 내벽에 형성된 제2트렌치(150T)의 내부를 모두 채우도록 형성된다. 상기 게이트 영역(140)과 더미 트렌치 영역(150)은 P형 불순물 또는 N형 불순물로 도핑된 폴리 실리콘일 수 있다.After the gate insulating film 141 and the dummy insulating film 151 are formed, the gate region 140 and the dummy trench region 150 are buried so as to fill the inside of the first trench 140T and the second trench 150T, respectively . That is, the gate region 140 is formed to fill the inside of the first trench 140T having the gate insulating film 141 formed on the inner wall thereof, and the dummy trench region 150 is formed in the dummy trench region 150, And is formed to fill the entire interior of the trench 150T. The gate region 140 and the dummy trench region 150 may be polysilicon doped with a P-type impurity or an N-type impurity.

도 3f에 도시된 바와 같이 층간 절연막 형성 단계에서는 게이트 영역(140)의 상면(140a)을 모두 덮도록 층간 절연막(160)을 형성한다. 상기 층간 절연막(160)은 게이트 영역(140)을 전기적으로 절연시키기 위해서 형성된다. 상기 층간 절연막(160)은 평면상 크기가 게이트 영역(140)에 비해서 더 클 수 있다. 상기 층간 절연막(160)은 게이트 영역(140)의 제1면(140a)뿐만 아니라, 게이트 절연막(141) 및 제1도전형 소스 영역(130)의 일부를 덮도록 형성될 수 있다. 또한 층간 절연막(160)이 형성되기 이전에, 게이트 영역(140)과 전기적으로 접속되도록 게이트 전극(도시되지 않음) 형성될 수 있다. 상기 층간 절연막(160)은 이산화규소(SiO2), 알루미나(Al2O3), 이산화하프늄(HfO2), 지르코니아(ZrO2)같은 물질로 이루어질 수 있다. As shown in FIG. 3F, in the interlayer insulating layer forming step, the interlayer insulating layer 160 is formed to cover the entire upper surface 140a of the gate region 140. The interlayer insulating layer 160 is formed to electrically isolate the gate region 140. The interlayer insulating layer 160 may have a larger planar size than the gate region 140. The interlayer insulating layer 160 may be formed to cover not only the first surface 140a of the gate region 140 but also a portion of the gate insulating layer 141 and the first conductive type source region 130. [ A gate electrode (not shown) may be formed to be electrically connected to the gate region 140 before the interlayer insulating film 160 is formed. The interlayer insulating layer 160 may be formed of a material such as silicon dioxide (SiO 2), alumina (Al 2 O 3), hafnium dioxide (HfO 2), or zirconia (ZrO 2).

도 3g에 도시된 바와 같이 드레인 전극 형성 단계에서는 제1도전형층(110)의 제1도전형 기판(111)의 제2면(111b)을 덮도록 드레인 전극(170)이 일정 두께로 형성된다. 상기 드레인 전극(170)은 제1도전형층(110)에 일정 두께로 증착되어 형성될 수 있다. 3G, the drain electrode 170 is formed to have a predetermined thickness to cover the second surface 111b of the first conductive type substrate 111 of the first conductivity type layer 110 in the step of forming the drain electrode. The drain electrode 170 may be formed by depositing a predetermined thickness on the first conductivity type layer 110.

또한 상기 드레인 전극(170)이 형성될 때, 층간 절연막(160)을 통해 외부로 노출된 더미 트렌치 영역(150)의 제1면(150a), 제1도전형 소스 영역(130)의 제1면(130a) 및 제2도전형 웰영역(120)의 제1면(120a)을 모두 덮도록 금속층(181)도 형성될 수 있다. 상기 드레인 전극(170)과 금속층(181)은 SiC와 접촉 저항이 적은 티타늄, 질화티타늄 중 선택된 어느 하나로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. When the drain electrode 170 is formed, the first surface 150a of the dummy trench region 150 exposed through the interlayer insulating layer 160, the first surface 150a of the first conductive type source region 130, A metal layer 181 may be formed to cover both the first surface 120a of the first conductive well region 120a and the first conductive layer 130a and the first surface 120a of the second conductive well region 120. The drain electrode 170 and the metal layer 181 may be made of any one selected from titanium and titanium nitride having a low contact resistance with SiC, but the present invention is not limited thereto.

도 3h에 도시된 바와 같이 소스 전극 형성 단계에서는 금속층(181)과, 층간 절연막(160)을 모두 덮도록 소스 전극(180)을 형성한다. 상기 소스 전극(180)은 통상의 알루미늄, 구리 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 그 재질이 한정하는 것은 아니다. 또한 소스 전극(180)을 형성 한 후, 소스 전극(180)에는 소잉 영역에 일정 패턴의 보호막(190)을 더 형성할 수 있다. 또한 보호막(190)을 형성한 후, 보호막(190)의 대략 중심을 다이아몬드 휠 또는 레이저 빔과 같은 소잉 툴을 이용하여 절단하여, 낱개의 SiC 전력 반도체 디바이스(100)로 분리한다. 즉, 보호막(190)은 소스 전극(180)의 양측 끝단에 형성되어, 외부 환경 및 불순물로부터 소스 전극(180) 및 SiC 전력 반도체 디바이스(100)를 보호하도록 형성될 수 있다. 3H, the source electrode 180 is formed so as to cover both the metal layer 181 and the interlayer insulating layer 160 in the source electrode forming step. The source electrode 180 may be any one selected from ordinary aluminum, copper, and the like, but the material of the source electrode 180 is not limited in the present invention. In addition, after the source electrode 180 is formed, a protective film 190 having a predetermined pattern may be further formed on the source electrode 180 in the sowing region. Further, after the protective film 190 is formed, the protective film 190 is cut at approximately the center of the protective film 190 using a sawing tool such as a diamond wheel or a laser beam, and is separated into individual SiC power semiconductor devices 100. That is, the protective film 190 may be formed at both ends of the source electrode 180 to protect the source electrode 180 and the SiC power semiconductor device 100 from external environment and impurities.

이상에서 설명한 것은 본 발명에 의한 SiC 전력 반도체 디바이스 및 이의 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.It is to be understood that the present invention is not limited to the above-described embodiment, and various modifications and changes may be made by those skilled in the art without departing from the spirit and scope of the invention as defined in the appended claims. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention.

100; SiC 전력 반도체 디바이스
110; 제1도전형층 111; 제1도전형 기판
112; 제1도전형 에피층 120; 제2도전형 웰영역
130; 제1도전형 소스 영역 140; 게이트 영역
150; 더미 트렌치 영역 160; 층간 절연막
170; 드레인 전극 180; 소스 전극
190; 보호막100; SiC power semiconductor device
110; A first conductive type layer 111; The first conductive type substrate
112; A first conductive epitaxial layer 120; The second conductivity type well region
130; A first conductive type source region 140; Gate region
150; Dummy trench region 160; The interlayer insulating film
170; Drain electrode 180; Source electrode
190; Shield

Claims (12)

제1면과 제2면을 갖는 평평한 제1도전형 기판;
상기 제1도전형 기판의 제1면에 형성된 제1도전형 에피층;
상기 제1도전형 에피층의 제1면에 형성된 제2도전형 웰영역;
상기 제2도전형 웰영영의 제1면으로부터 상기 제1도전형 에피층이 형성된 방향으로 형성된 제1도전형 소스 영역;
상기 제2도전형 웰영역의 제1면으로부터, 상기 제2도전형 웰영역을 관통하여 상기 제1도전형 에피층까지 형성된 제1트렌치를 채우도록 형성된 게이트 영역;
상기 제2도전형 웰영역의 제1면으로부터 제2면 방향으로, 상기 게이트 영역의 평면상 외측에 일정깊이로 형성된 제1도전형 소스 영역; 및
상기 게이트 영역의 평면상 양측에서 상기 제1도전형 소스 영역과 이격되도록, 상기 제2도전형 웰영역의 제1면으로부터 상기 제2도전형 웰영역을 관통하여 상기 제1도전형 에피층까지 형성된 두개의 제2트렌치를 각각 채우도록 형성된 더미 트렌치 영역을 포함하며,
상기 제2도전형 웰영역의 제1면으로부터 제1도전형 기판 방향으로의 깊이인 상기 더미 트렌치 영역의 깊이가 상기 게이트 영역의 깊이에 비해서 더 큰 것을 특징으로 하는 SiC 전력 반도체 디바이스.A flat first conductive type substrate having a first surface and a second surface;
A first conductive type epi layer formed on a first surface of the first conductive type substrate;
A second conductive well region formed on a first surface of the first conductive epilayer;
A first conductive type source region formed in a direction in which the first conductive type epilayer is formed from a first surface of the second conductive type well;
A gate region formed from the first side of the second conductive well region to fill the first trench formed through the second conductive well region to the first conductive epi layer;
A first conductive type source region formed at a predetermined depth from a first surface to a second surface direction of the second conductive type well region and outside the plane of the gate region; And
The second conductive type well region is formed to extend from the first surface of the second conductive type well region to the first conductive type epilayer through the second conductive type well region so as to be spaced apart from the first conductive type source region on both sides of the gate region in a plane And a dummy trench region formed to fill the two second trenches, respectively,
Wherein the depth of the dummy trench region from the first surface of the second conductivity type well region toward the first conductivity type substrate is greater than the depth of the gate region. 청구항 1에 있어서,
상기 제1트렌치의 내벽을 덮도록 형성되어, 상기 제1트렌치와 상기 게이트 영역 사이에 된 게이트 절연막을 더 포함하는 것을 특징으로 하는 SiC 전력 반도체 디바이스.The method according to claim 1,
And a gate insulating film formed to cover the inner wall of the first trench and between the first trench and the gate region. 청구항 2항 있어서,
상기 게이트 절연막은 상기 제1트렌치의 바닥을 덮도록 형성된 게이트 절연막의 두께가 상기 제1트렌치의 측벽에 형성된 게이트 절연막의 두께보다 더 두꺼운 것을 특징으로 하는 SiC 전력 반도체 디바이스.The method of claim 2,
Wherein a thickness of the gate insulating film formed to cover the bottom of the first trench is thicker than a thickness of the gate insulating film formed on a side wall of the first trench. 청구항 3에 있어서,
상기 두 개의 제2트렌치 각각에는 내벽을 덮도록 형성되어, 상기 제2트렌치와 상기 더미 트렌치 영역 사이에 된 더미 절연막을 더 포함하는 것을 특징으로 하는 SiC 전력 반도체 디바이스.The method of claim 3,
Wherein each of the two second trenches further includes a dummy insulating film formed to cover an inner wall and between the second trench and the dummy trench region. 청구항 4에 있어서,
상기 더미 절연막의 두께는 상기 게이트 절연막의 두께에 비해서 더 두꺼운 것을 특징으로 하는 SiC 전력 반도체 디바이스.The method of claim 4,
Wherein the thickness of the dummy insulating film is thicker than the thickness of the gate insulating film. 청구항 2에 있어서,
상기 제2도전형 웰영역의 제1면과 동일 평면상에 있는 상기 게이트 영역의 제1면과, 상기 게이트 절연막을 모두 덮는 층간 절연막;
상기 층간 절연막, 상기 제1도전형 소스 영역, 상기 더미 트렌치 영역 및 상기 더미 절연막 및, 상기 제2도전형 웰영역의 제1면을 모두 덮도록 형성된 소스 전극; 및
상기 제1도전형 기판의 제2면에 형성된 드레인 전극을 더 포함하는 것을 특징으로 하는 SiC 전력 반도체 디바이스.The method of claim 2,
An interlayer insulating film that covers both the first surface of the gate region that is coplanar with the first surface of the second conductive type well region and the gate insulating film;
A source electrode formed to cover the first surface of the interlayer insulating film, the first conductive type source region, the dummy trench region, the dummy insulating film, and the second conductive type well region; And
And a drain electrode formed on a second surface of the first conductive type substrate. 청구항 1에 있어서,
상기 제2도전형 웰영역의 제1면에서 상기 제1트렌치의 수평방향 크기에 비해서 상기 제2트렌치의 수평방향 크기가 더 큰 것을 특징으로 하는 SiC 전력 반도체 디바이스.The method according to claim 1,
Wherein a horizontal dimension of the second trench is greater than a horizontal dimension of the first trench on a first surface of the second conductive well region. 평평한 제1도전형 기판의 제1면에, 제2면이 접촉되도록 평평한 제1도전형 에피층을 형성하는 단계;
상기 제1도전형 에피층의 제1면으로부터 제2면 방향으로 일정 깊이로 제2도전형 웰영역을 형성하는 단계;
상기 제2도전형 웰영영의 제1면으로부터 상기 제1도전형 에피층 방향으로 일정 패턴을 갖으며, 제1면이 상기 제2도전형 웰영역의 제1면과 동일평면상에 위치하는 제1도전형 소스 영역을 형성하는 단계;
상기 제1도전형 소스 영역의 제1면으로부터, 상기 제1도전형 소스 영역과 상기 제2도전형 웰영역을 관통하여 상기 제1도전형 에피층까지 제1깊이로 제1트렌치를 형성하면서, 상기 제2도전형 웰영역의 제1면으로부터 상기 제2도전형 웰영역을 관통하여 상기 제1도전형 에피층까지 제2깊이로 상기 제1트렌치의 평면상 양측으로 동일 거리 이격되도록 2개의 제2트렌치를 형성하는 단계;
상기 제1트렌치의 내벽을 덮도록 게이트 절연막을 형성하면서, 상기 제2트렌치를 내벽을 덮도록 더미 절연막을 형성하는 단계; 및
상기 제1트렌치와 상기 제2트렌치의 내부를 각각 채우도록 게이트 영역과 더미 트렌치 영역을 형성하는 단계를 포함하며,
상기 제1깊이에 비해서 제2깊이가 더 큰 것을 특징으로 하는 SiC 전력 반도체 디바이스의 제조 방법.Forming a flat first conductive epilayer on the first surface of the flat first conductive type substrate so that the second surface is in contact with the first surface;
Forming a second conductive well region at a predetermined depth in a direction from the first surface to the second surface of the first conductive epilayer;
And a second conductive type well region having a predetermined pattern in a direction from the first surface to the first conductive type epilayer and having a first surface located on the same plane as the first surface of the second conductive type well region, 1 conductive type source region;
Forming a first trench at a first depth from the first side of the first conductive source region through the first conductive type source region and the second conductive type well region to the first conductive type epilayer, And a second conductive type epitaxial layer extending from the first surface of the second conductive type well region to the first conductive type epitaxial layer through the second conductive type well region to be spaced equidistantly to both sides of the first trench, Forming two trenches;
Forming a dummy insulating film to cover the inner wall of the second trench while forming a gate insulating film to cover the inner wall of the first trench; And
Forming a gate region and a dummy trench region to fill the interior of the first trench and the second trench, respectively,
Wherein the second depth is greater than the first depth. ≪ RTI ID = 0.0 > 11. < / RTI > 청구항 8에 있어서,
상기 게이트 절연막은 상기 제1트렌치의 바닥을 덮도록 형성된 게이트 절연막의 두께가 상기 제1트렌치의 측벽에 형성된 게이트 절연막의 두께보다 더 두꺼운 것을 특징으로 하는 SiC 전력 반도체 디바이스의 제조 방법.The method of claim 8,
Wherein a thickness of the gate insulating film formed to cover the bottom of the first trench is greater than a thickness of a gate insulating film formed on a side wall of the first trench. 청구항 8에 있어서,
상기 더미 절연막의 두께는 상기 게이트 절연막의 두께에 비해서 더 두꺼운 것을 특징으로 하는 SiC 전력 반도체 디바이스의 제조 방법.The method of claim 8,
Wherein the thickness of the dummy insulating film is thicker than the thickness of the gate insulating film. 청구항 8에 있어서,
상기 제1트렌치의 수평방향 크기에 비해서 상기 제2트렌치의 수평방향 크기가 더 큰 것을 특징으로 하는 SiC 전력 반도체 디바이스의 제조 방법.The method of claim 8,
Wherein a horizontal size of the second trench is larger than a horizontal size of the first trench. 청구항 8에 있어서,
상기 제2도전형 웰영역의 제1면과 동일 평면상에 있는 상기 게이트 영역의 제1면과, 상기 게이트 절연막을 모두 덮는 층간 절연막을 형성하는 단계;
상기 층간 절연막, 상기 제1도전형 소스 영역, 상기 더미 트렌치 영역 및 상기 더미 절연막 및, 상기 제2도전형 웰영역의 제1면을 모두 덮도록 소스 전극을 형성하는 단계; 및
상기 제1도전형 기판의 제2면을 덮도록 드레인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SiC 전력 반도체 디바이스의 제조 방법.The method of claim 8,
Forming an interlayer insulating film covering both the first surface of the gate region and the gate insulating film both on the same plane as the first surface of the second conductive type well region;
Forming a source electrode so as to cover both the first interlayer insulating film, the first conductive type source region, the dummy trench region, the dummy insulating film, and the first surface of the second conductive type well region; And
And forming a drain electrode to cover the second surface of the first conductive type substrate.
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