KR20190048307A - 아날로그 디지털 변환 회로 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명에 따른 아날로그 디지털 변환 회로는 외부로부터의 픽셀 신호를 램프 신호와 비교하여 비교 신호를 출력하도록 구성된 상관 이중 샘플링 회로(CDS; Correlated Double Sampling circuit), 비교 신호의 활성 시간을 N배(단, N은 양의 정수) 증가시켜, 연장 신호를 출력하도록 구성된 타이밍 증폭기, 및 연장 신호 및 제1 클럭 신호를 기반으로 픽셀 신호와 대응되는 디지털 신호를 출력하도록 구성된 카운터를 포함한다.

Description

아날로그 디지털 변환 회로 및 그것의 동작 방법{ANALOG TO DIGINAL CONVERTING CIRCUIT AND OPERATION METHOD THEREOF}
본 발명은 아날로그 디지털 컨버터에 관한 것으로, 좀 더 상세하게는 아날로그 디지털 변환 회로 및 그것의 동작 방법에 관한 것이다.
아날로그 디지털 컨버터(ADC; Analog-to-Digital Converter)는 아날로그 입력 전압을 수신하여 이를 디지털 신호로 변환한다. 변환된 디지털 신호는 다른 장치들로 전송될 수 있다. ADC는 다양한 신호 처리 장치들에서 사용될 수 있다.
최근에는 신호 처리 장치들의 성능이 향상됨에 따라, 아날로그 신호에 대한 향상된 분해능이 요구되며, 이에 따라, 고속 클럭 신호를 사용하여 상술된 신호 변환 동작이 수행된다. 그러나, 이러한 고속 클럭 신호는 동일한 시간 내에 많은 신호를 처리하거나 또는 각 신호에 대한 향상된 분해능을 제공할 수 있으나, 소비 전력이 증가하는 문제점을 갖는다.
본 발명의 목적은 감소된 소비 전력을 갖는 ADC 회로, 그것의 동작 방법, 및 그것을 포함하는 이미지 장치를 제공하는데 있다.
본 발명의 실시 예에 따른 아날로그 디지털 변환 회로는 외부로부터의 픽셀 신호를 램프 신호와 비교하여 비교 신호를 출력하도록 구성된 상관 이중 샘플링 회로(CDS; Correlated Double Sampling circuit), 상기 비교 신호의 활성 시간을 N배(단, 상기 N은 양의 정수) 증가시켜, 연장 신호를 출력하도록 구성된 타이밍 증폭기, 및 상기 연장 신호 및 제1 클럭 신호를 기반으로 상기 픽셀 신호와 대응되는 디지털 신호를 출력하도록 구성된 카운터를 포함한다.
본 발명의 실시 예에 따른 아날로그 디지털 변환 회로는 외부로부터의 픽셀 신호를 램프 신호와 비교하여 비교 신호를 출력하도록 구성된 상관 이중 샘플링 회로, 상기 비교 신호 및 제1 클럭 신호를 기반으로 내부 비교 신호를 생성하도록 구성되는 카운터, 및 상기 내부 비교 신호의 활성 시간을 N배(단, 상기 N은 양의 정수) 증가시켜, 내부 연장 신호를 출력하도록 구성된 타이밍 증폭기를 포함하고, 상기 카운터는 상기 비교 신호 및 상기 제1 클럭 신호를 기반으로 제1 카운팅 동작을 수행하고, 상기 내부 연장 신호 및 제2 클럭 신호를 기반으로 제2 카운팅 동작을 수행하고, 상기 제1 카운팅 동작의 결과 및 상기 제2 카운팅 동작의 결과를 기반으로 디지털 신호를 출력하도록 더 구성된다.
본 발명의 실시 예에 따른 아날로그 디지털 변환 회로의 동작 방법은 외부로부터 아날로그 신호를 수신하는 단계, 상기 수신된 아날로그 신호를 램프 신호와 비교하여 비교 신호를 생성하는 단계, 상기 비교 신호의 활성 시간을 N배(단, 상기 N은 양의 정수)로 증가시켜 연장 신호를 생성하는 단계, 및 상기 연장 신호 및 클럭 신호를 기반으로 카운팅 동작을 수행하여 상기 아날로그 신호와 대응되는 디지털 신호를 생성하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 향상된 성능 또는 감소된 소비 전력을 갖는 ADC 회로, 그것의 동작 방법, 및 그것을 포함하는 이미지 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 아날로그 디지털 변환 회로가 적용된 이미지 장치를 보여주는 블록도이다.
도 2는 도 1의 픽셀 어레이에 포함된 픽셀을 예시적으로 보여주는 도면이다.
도 3은 도 1의 ADC 회로를 예시적으로 보여주는 블록도이다.
도 4는 도 3의 ADC 회로를 상세하게 보여주는 블록도이다.
도 5는 도 4의 ADC의 동작을 보여주는 순서도이다.
도 6a 및 도 6b는 도 4의 ADC의 동작을 설명하기 위한 타이밍도들이다.
도 7은 도 4의 타이밍 증폭기를 예시적으로 보여주는 회로도이다.
도 8a 및 도 8b는 도 7의 타이밍 증폭기의 동작을 설명하기 위한 타이밍도들이다.
도 9a 및 도 9b는 도 4의 ADC의 동작을 설명하기 위한 타이밍도들이다.
도 10은 도 4의 ADC의 다른 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 실시 예에 따른 ADC 회로를 보여주는 블록도이다.
도 12a 및 도 12b는 도 11의 ADC 회로의 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 실시 예에 따른 ADC 회로를 보여주는 블록도이다.
도 14a 및 도 14b는 도 13의 ADC 회로의 동작을 설명하기 위한 도면들이다.
도 15는 본 발명의 실시 예에 따른 ADC 회로를 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 ADC 회로를 보여주는 블록도이다.
도 17은 도 16의 ADC 회로의 동작을 설명하기 위한 타이밍도이다.
도 18은 본 발명의 실시 예에 따른 ADC 회로가 적용된 이미지 센서를 포함하는 사용자 장치를 보여주는 블록도이다.
도 19는 도 18의 이미지 센서의 동작을 예시적으로 보여주는 순서도이다.
도 20은 본 발명에 따른 ADC 회로가 적용된 전자 시스템을 예시적으로 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
상세한 설명 또는 특허청구범위에서 사용되는 부 또는 유닛(unit), 모듈(module) 등의 용어들을 참조하여 설명되는 구성 요소들 및 도면에 도시된 기능 블록들은 소프트웨어, 또는 하드웨어, 또는 그것들의 조합의 형태로 구현될 수 있다. 예시적으로, 소프트웨어는 기계 코드, 펌웨어, 임베디드 코드, 및 애플리케이션 소프트웨어일 수 있다. 예를 들어, 하드웨어는 전기 회로, 전자 회로, 프로세서, 컴퓨터, 집적 회로, 집적 회로 코어들, 압력 센서, 관성 센서, 멤즈(MEMS; microelectromechanical system), 수동 소자, 또는 그것들의 조합을 포함할 수 있다.
도 1은 본 발명의 실시 예에 따른 아날로그 디지털 변환 회로(100)(ADC; Analog-to-Digital Converting circuit) 가 적용된 이미지 장치(10)를 보여주는 블록도이다. 이하에서, 본 발명의 기술적 사상을 용이하게 설명하기 위하여, 이미지 장치(10)에 포함된 ADC 회로(100)를 기준으로 본 발명의 실시 예들이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 본 발명에 따른 ADC 회로(100)는 다양한 센서, 다양한 신호 처리 장치 등에 적용되어 아날로그 신호를 디지털 신호로 변환하는 동작을 수행할 수 있다.
도 1을 참조하면, 이미지 장치(10)는 픽셀 어레이(11), 행 디코더(12), 센서 제어기(13), 및 ADC 회로(100)를 포함할 수 있다. 픽셀 어레이(11)는 복수의 픽셀들을 포함할 수 있다. 복수의 픽셀들 각각은 행 방향 및 열 방향으로 배열될 수 있다. 동일한 열에 위치한 픽셀들은 동일한 비트 라인(BL)과 연결될 수 있다. 동일한 행에 위치한 픽셀들은 동일한 리셋 라인(RST) 또는 동일한 워드라인(WL)과 연결될 수 있다. 픽셀 어레이(11)의 복수의 픽셀들 각각은 외부로부터 수광된 빛의 강도 또는 빛의 양에 따라 픽셀 신호(PIXOUT)를 출력할 수 있다. 이 때, 픽셀 신호(PIXOUT)는 외부로부터 수광된 빛의 강도 또는 빛의 양에 대응하는 아날로그 신호일 수 있다.
행 디코더(12)는 리셋 라인들(RST) 및 워드라인들(WL)을 통해 픽셀 어레이(11)와 연결될 수 있다. 행 디코더(12)는 센서 제어기(13)의 제어에 따라 리셋 라인들(RST) 및 워드라인들(WL)을 제어할 수 있다. 센서 제어기(13)는 픽셀 어레이(11)를 통해 외부의 이미지가 캡쳐되도록 행 디코더(12) 및 ADC 회로(100)를 제어할 수 있다. 예시적으로, 픽셀 어레이(11)에 포함된 복수의 픽셀들의 구조에 따라, 행 디코더(12) 및 픽셀 어레이(11) 사이를 연결하는 라인들은 다양하게 변형될 수 있다.
ADC 회로(100)는 비트라인들(BL)을 통해 픽셀 어레이(11)와 연결된다. ADC 회로(100)는 비트 라인들(BL)을 통해 픽셀 어레이(11)의 복수의 픽셀들로부터 픽셀 신호(PIXOUT)를 수신하고, 수신된 픽셀 신호(PIXOU)를 디지털 신호(DS)로 변환하여 출력할 수 있다. ADC 회로(100)는 변환된 디지털 신호(DS)를 외부 장치(예를 들어, 이미지 프로세서 등)로 전송할 수 있다.
예시적으로, 본 발명에 따른 ADC 회로(100)는 픽셀 신호(PIXOUT)를 디지털 신호(DS)로 변환하기 위하여, 픽셀 신호(PIXOUT)와 대응하는 비교 신호의 길이를 N(이 때, N은 양의 정수)배만큼 증가시킬 수 있다. 비교 신호는 픽셀 신호(PIXOUT) 및 특정 신호(예를 들어, 램프 신호)에 기반된 신호일 수 있다. 비교 신호의 길이가 N배 증가됨에 따라, ADC 회로(100)는 상대적으로 느린 클럭 신호(즉, 상대적으로 낮은 주파수를 갖는 클럭 신호, 또는 상대적으로 느린 속도를 갖는 클럭 신호)를 사용하여 상술된 신호 변환 동작을 수행할 수 있다. 예시적으로, 클럭 신호의 주파수 또는 속도가 낮아짐에 따라, ADC 회로(100)의 소비 전력이 감소될 수 있다. ADC 회로(100)의 구조 및 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 픽셀 어레이(11)에 포함된 픽셀(PIX)을 예시적으로 보여주는 도면이다. 예시적으로, 도 2를 참조하여, 픽셀 어레이(11)에 포함된 복수의 픽셀들 중 하나의 픽셀(PIX)이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 2를 참조하면, 픽셀(PIX)은 포토 다이오드(PD), 리셋 트랜지스터(TR_RST), 선택 트랜지스터(TR_SEL), 및 액세스 트랜지스터(TR_ACC)를 포함할 수 있다. 예시적으로, 도 2에 도시된 픽셀(PIX)은 3-TR 구조의 이미지 픽셀일 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 픽셀(PIX)은 다양한 구조(예를 들어, 1-TR 구조, 4-TR 구조, 2-PD 구조 등)로 구현될 수 있다.
도 2를 참조하면, 픽셀(PIX)은 리셋 트랜지스터(RST), 포토 다이오드(PD), 선택 트랜지스터(TR_SEL), 및 액세스 트랜지스터(TR_ACC)를 포함할 수 있다. 리셋 트랜지스터(TR_RST)의 일단은 전원 접압과 연결되고, 타단은 제1 노드(n1)와 연결된다. 리셋 트랜지스터(TR_RST)는 리셋 신호(RST)에 응답하여 제1 노드(n1)의 전압을 전원 전압으로 리셋할 수 있다.
포토 다이오드(PD)는 외부로부터 수광된 빛(light)에 따라 제1 노드(n1)에 전하를 충전하도록 구성될 수 있다. 선택 트랜지스터(TR_SEL)의 일단은 전원 전압과 연결되고, 타단은 액세스 트랜지스터(TR_ACC)의 일단과 연결된다. 선택 트랜지스터(TR_SEL)는 제1 노드(n1)의 전압에 따라 구동하도록 구성된다. 액세스 트랜지스터(TR_ACC)의 타단은 비트라인(BL)과 연결된다. 액세스 트랜지스터(TR_ACC)는 워드라인(WL)의 제어 신호에 따라 비트라인(BL)을 통해 픽셀 신호(PIXOUT)를 출력하도록 동작할 수 있다. 예시적으로, 앞서 설명된 바와 같이, 픽셀 신호(PIXOUT)는 포토 다이오드(PD)로 수광된 빛의 강도 또는 빛의 양에 대응하는 아날로그 신호일 수 있다.
도 3은 도 1의 ADC 회로(100)를 예시적으로 보여주는 블록도이다. 도 1 및 도 3을 참조하면, ADC 회로(100)는 램프 발생기(101), 클럭 발생기(102) 및 복수의 아날로그 디지털 컨버터들(110~1i0) (ADCs; Analog to Digital Converters)을 포함할 수 있다.
램프 발생기(101)는 램프 신호(RAMP)를 생성하도록 구성될 수 있다. 램프 신호(RAMP)는 특정 시간 동안 선형적으로(또는 비선형적으로) 증가 또는 감소하는 신호일 수 있다. 즉, 램프 신호(RAMP)는 미리 정해진 기울기에 따라 증가 또는 감소하는 신호일 수 있다. 램프 발생기(101)는 미리 정해진 값(예를 들어, 시작 레벨, 종료 레벨, 기울기 등)에 따라 램프 신호(RAMP)를 생성할 수 있다.
클럭 발생기(102)는 클럭 신호(CK)를 생성할 수 있다. 클럭 신호(CK)는 일정한 주기 또는 일정한 주파수를 갖는 신호일 수 있다. 예시적으로, 클럭 발생기(102)는 클럭 신호(CK)의 주파수를 가변하도록 구성될 수 있다.
복수의 ADC들(110~1i0) 각각은 복수의 비트 라인들(BL)을 통해 픽셀 어레이(11)와 연결되고, 복수의 비트 라인들(BL) 각각을 통해 복수의 픽셀 신호들(PIXOUT1~PIXOUTi)을 수신할 수 있고, 클럭 발생기(102)로부터 클럭 신호(CK)를 수신할 수 있고, 램프 발생기(101)로부터 램프 신호(RAMP)를 수신할 수 있다. 복수의 ADC들(110~1i0)은 수신된 신호들을 사용하여, 복수의 픽셀 신호들(PIXOUT1~PIXOUTi)을 복수의 디지털 신호들(DS1~DSi)로 각각 변환하여 출력할 수 있다.
도 4는 도 3의 ADC 회로(100)를 상세하게 보여주는 블록도이다. 설명의 편의 및 도면의 간결성을 위하여, 제1 ADC(110)의 구조만 도 4에 도시된다. 또한, 설명의 편의를 위하여, 이하에서, 제1 ADC(110)는 단순히 ADC(110)라 칭한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, ADC 회로(100)에 포함된 다른 ADC들 또한 도 4의 ADC(110)와 유사한 구조를 가질 수 있다.
도 4를 참조하면, ADC 회로(100)는 램프 발생기(101), 클럭 발생기(102), 및 ADC(110)를 포함할 수 있다. ADC(110)는 상관 이중 샘플링 회로(111)(CDS; Correlated Double Sampling circuit), 타이밍 증폭기(112), 및 카운터(113)를 포함할 수 있다. 램프 발생기(101) 및 클럭 발생기(102)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
CDS(111)는 램프 발생기(101)로부터 램프 신호(RAMP)를 수신하고, 비트 라인을 통해 픽셀 신호(PIXOUT)를 수신할 수 있다. CDS(111)는 수신된 신호들을 기반으로 비교 신호(CS)를 출력할 수 있다. 예를 들어, CDS(111)는 램프 신호(RAMP)가 픽셀 신호(PIXOUT)보다 높은 구간 동안, 하이 레벨을 갖는 비교 신호(CS)를 출력할 수 있다. 이하에서, 설명의 편의를 위하여, 비교 신호(CS)가 하이 레벨을 갖는 구간을 비교 신호(CS)의 활성 구간이라 칭한다. 뿐만 아니라, 특정 신호가 활성화되거나 또는 활성 구간을 갖는 것은 특정 신호가 하이 레벨을 갖는 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
타이밍 증폭기(112)는 비교 신호(CS)의 활성 시간을 증가시킬 수 있다. 이 때, 활성 시간은 비교 신호(CS)가 하이-레벨인 구간의 길이 또는 시간을 가리킨다. 예를 들어, 비교 신호(CS)의 활성 시간은 제1 시간일 수 있다. 이 경우, 타이밍 증폭기(112)는 비교 신호(CS)의 활성 시간 제2 시간으로 증가시킴으로써, 증가된 비교 신호를 출력할 수 있다. 이하에서, 설명의 편의를 위하여, 활성 시간이 증가된 신호를 연장 신호(ES; extended signal)이라 칭한다. 즉, 연장 신호(ES)는 특정 신호(예를 들어, 비교 신호(CS))의 활성 시간이 증가된 신호 또는 타이밍 증폭기(112)로부터 출력된 신호를 가리킨다.
연장 신호(ES)의 활성 시간은 제2 시간일 수 있고, 제2 시간은 제1 시간의 N배(단, N은 양의 정수)일 수 있다. 즉, 타이밍 증폭기(112)는 비교 신호(CS)의 활성 시간을 N배 증가시킴으로써, 연장 신호(ES)를 출력할 수 있다.
카운터(113)는 클럭 발생기(102)로부터 클럭 신호(CK)를 수신하고, 타이밍 증폭기(112)로부터 연장 신호(ES)를 수신할 수 있다. 카운터(113)는 연장 신호(ES) 및 클럭 신호(CK)를 기반으로 카운팅 동작을 수행하여, 디지털 신호(DS)를 출력할 수 있다. 일 실시 예로서, 디지털 신호(DS)는 픽셀 신호(PIXOUT)의 크기와 대응되는 디지털 비트 값들 또는 디지털 데이터를 포함할 수 있다.
예시적으로, 비교 신호(CS)의 활성 시간은 픽셀 신호(PIXOUT)의 레벨과 대응한다. 이 때, 본 발명에 따른 타이밍 증폭기(112)가 없는 경우, 카운터는 CDS로부터 비교 신호를 수신하고, 비교 신호 및 클럭 신호를 기반으로 디지털 신호를 생성할 수 있다. 이 경우, 특정 분해능(resolution)을 지원하기 위하여, 상대적으로 높은 주파수의 클럭 신호가 요구되기 때문에, 고속 클럭 신호로 인한 소비 전력이 증가할 것이다.
반면에, 본 발명에 따른 ADC 회로(112)는 CDS(111)로부터의 비교 신호(CS)의 활성 시간을 증가시켜 연장 신호(ES)를 생성하고, 생성된 연장 신호(ES)를 기반으로 카운팅 동작을 수행할 수 있다. 따라서, 타이밍 증폭기(112)가 없는 경우의 클럭 신호보다 낮은 주파수의 클럭 신호를 기반으로 디지털 신호(DS)를 생성하더라도, 특정 분해능이 지원될 수 있다. 따라서, 동일한 분해능이 지원됨과 동시에, ADC 회로(100)의 소비 전력이 감소될 수 있다.
도 5는 도 4의 ADC(110)의 동작을 보여주는 순서도이다. 도 4 및 도 5를 참조하면, S110 단계에서, ADC(110)는 픽셀 신호(PIXOUT)를 수신할 수 있다. 예를 들어, 앞서 설명된 바와 같이, ADC(110)는 비트 라인(BL)을 통해 픽셀 어레이(11)의 픽셀(PIX)로부터 픽셀 신호(PIXOUT)를 수신할 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, ADC(110)는 다른 센서(예를 들어, 근접 센서, 터치 센서, 조도 센서), 또는 다른 장치, 또는 아날로그 신호를 출력하는 장치로부터 센서 신호 또는 아날로그 신호를 수신할 수 있다.
S120 단계에서, ADC(110)는 픽셀 신호(PIXOUT)를 램프 신호(RAMP)와 비교하여 비교 신호(CS)를 생성할 수 있다. 예를 들어, ADC(110)의 CDS(111)는 램프 신호(RAMP) 및 픽셀 신호(PIXOUT)를 비교하고, 비교 결과로서 비교 신호(CS)를 출력할 수 있다. 즉, 앞서 설명된 바와 같이, CDS(111)는 램프 신호(RAMP)가 픽셀 신호(PIXOUT)보다 큰 구간 동안 하이-레벨을 갖는 비교 신호(CS)를 출력할 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 비교 신호(CS)는 본 발명의 기술적 사상으로부터 벗어남 없이 다양하게 변형될 수 있다.
S130 단계에서, ADC(110)는 비교 신호(CS)의 활성 시간을 증가시켜, 연장 신호(ES)를 생성할 수 있다. 예를 들어, ADC(110)의 타이밍 증폭기(112)는 비교 신호(CS)를 수신하고, 수신된 비교 신호(CS)의 활성 시간을 N배만큼 증가 또는 연장시킬 수 있다. 즉, 연장 시간(ES)의 활성 시간은 비교 신호(CS)의 활성 시간보다 N배만큼 길 수 있다.
S140 단계에서, ADC(110)는 연장 신호(ES) 및 클럭 신호(CK)를 기반으로 디지털 신호(DS)를 생성할 수 있다. 예를 들어, ADC(110)의 카운터(113)는 연장 신호(ES)의 활성 시간 동안 클럭 신호(CK)를 카운팅하여 디지털 신호(DS)를 생성할 수 있다.
도 6a 및 도 6b는 도 4의 ADC(110)의 동작을 설명하기 위한 타이밍도들이다. 본 발명의 기술적 사상을 명확하게 설명하기 위하여, 도 6a를 참조하여, 일반적인 ADC의 동작이 설명되고, 도 6b를 참조하여, 본 발명의 실시 예에 따른 ADC(110)의 동작이 설명된다. 명확한 비교 설명을 위하여, 도 6a 및 도 6b에서 픽셀 신호(PIXOUT) 및 램프 신호(RAMP)는 동일한 것으로 가정한다.
이하에서, 설명의 편의를 위하여, 램프 신호(RAMP)는 특정한 기울기를 갖고, 특정한 시간 동안 감소되는 신호인 것으로 가정한다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 램프 신호(RAMP)는 다양하게 변형될 수 있다.
먼저 도 6a를 참조하면, 램프 신호(RAMP)가 픽셀 신호(PIXOUT)보다 큰 구간 동안 비교 신호(CS)가 활성화될 수 있다. 이 때, 비교 신호(CS)의 활성 시간은 제1 시간(T1)일 것이다. 즉, 비교 신호(CS)는 제0 시점(t0)으로부터 제1 시점(t1)까지의 제1 시간(T1) 동안 활성화될 수 있다.
ADC는 비교 신호(CS) 및 클럭 신호(CK')를 기반으로 카운팅 클럭 신호(CCK')를 생성할 수 있다. 예시적으로, 카운팅 클럭 신호(CCK')는 비교 신호(CS)의 활성 시간(T1) 동안의 클럭 신호(CK')일 수 있다.
ADC는 카운팅 클럭 신호(CCK')의 클럭 개수를 카운팅함으로써, 디지털 신호(DS)를 생성할 수 있다. 예시적으로, 도 6a에 도시된 카운팅 클럭 신호(CCK')의 클럭 개수는 "5"개일 수 있으며, 이 때 생성된 디지털 신호(DS)는 "5"의 값과 대응되는 비트 값들 또는 데이터 값일 수 있다.
다음으로, 도 4 및 도 6b를 참조하면, ADC(110)의 CDS(111)는 램프 신호(RAMP) 및 픽셀 신호(PIXOUT)를 기반으로 비교 신호(CS)를 생성할 수 있다. 이 때, 램프 신호(RAMP)가 픽셀 신호(PIXOUT)보다 큰 구간 동안 비교 신호(CS)가 활성화될 수 있다. 비교 신호(CS)의 활성 시간은 제1 시간(T1)일 것이다. 즉, 비교 신호(CS)는 제0 시점(t0)으로부터 제1 시점(t1)까지 활성화될 수 있다.
ADC(110)의 타이밍 증폭기(112)는 비교 신호(CS)의 활성 시간을 N배만큼 증가시켜, 연장 신호(ES)를 출력할 수 있다. 이 때, 연장 신호(ES)의 활성 시간은 제2 시간(T2)일 수 있다. 제2 시간(T2)은 제1 시간(T1)보다 N배 긴 시간일 수 있다. 즉, 연장 신호(ES)는 제0 시점(t0)으로부터 제2 시점(t2)까지 활성화될 수 있다.
ADC(110)의 카운터(113)는 연장 신호(ES) 및 클럭 신호(CK)를 기반으로 카운팅 클럭 신호(CCK)를 생성할 수 있다. 카운팅 클럭 신호(CCK)는 연장 신호(ES)의 활성 시간(T2) 동안의 클럭 신호(CK)일 수 있다.
ADC(110)의 카운터(113)는 카운팅 클럭 신호(CCK)의 클럭 개수를 카운팅함으로써, 디지털 신호(DS)를 생성할 수 있다. 이 때, 카운팅 클럭 신호(CCK)의 클럭 개수는 "5"개일 수 있으며, 이 때 생성된 디지털 신호(DS)는 "5"와 대응되는 비트 값들 또는 데이터 값들일 수 있다.
예시적으로, 도 6b의 클럭 신호(CK) 및 카운팅 클럭 신호(CCK)는 도 6a의 클럭 신호(CK') 및 카운팅 클럭 신호(CCK')와 비교하여 낮은 주파수를 가질 수 있다. 즉, 도 6a의 클럭 신호(CK')는 제1 주파수(f1)를 가질 수 있고, 본 발명의 실시 예에 따른 도 6b의 클럭 신호(CK)는 제1 주파수(f1)보다 낮은 제2 주파수(f2)를 가질 수 있다. 즉, 본 발명의 실시 예에 따르면, 비교 신호(CS)의 길이를 N배 증가시킴으로써, 상대적으로 낮은 주파수를 갖는 클럭 신호를 사용하더라도, 동일한 디지털 신호가 출력될 수 있다. 다시 말해서, 본 발명에 따르면, 상대적으로 낮은 주파수를 갖는 클럭 신호를 사용하더라도, 픽셀 신호에 대한 동일한 분해능이 지원될 수 있다. 따라서, 클럭 신호(CK)의 주파수가 낮아지기 때문에, 소비 전력이 감소될 수 있다.
예시적으로, 타이밍 증폭기(112)가 없는 경우와 비교하여 동일한 분해능을 지원하기 위하여, 클럭 신호(CK)의 제2 주파수(f2)는 제1 주파수(f1)의 1/N배일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예시적으로, 비록 도면에 도시되지는 않았으나, ADC 회로(100)는 클럭 발생기(102)로부터의 클럭 신호를 분주하도록 구성된 클럭 분주기를 더 포함할 수 있다.
도 7은 도 4의 타이밍 증폭기(112)를 예시적으로 보여주는 회로도이다. 도 7에 도시된 타이밍 증폭기(112)는 예시적인 것이며, 타이밍 증폭기(112)의 구조는 다양하게 변형될 수 있다. 도 4 및 도 7을 참조하면, 타이밍 증폭기(112)는 제1 전압 제어부(112a), 제2 전압 제어부(112b), 및 비교기(COMP)를 포함할 수 있다.
제1 전압 제어부(112a)는 비교 신호(CS)에 응답하여 제1 노드(n1)의 제1 전압(V1)을 제어하도록 구성될 수 있다. 제1 전압 제어부(112a)는 인버터(IVT), 제1 내지 제3 트랜지스터들(TR1~TR3), 제1 전류 소스(IS1), 및 제1 캐패시터(C1)를 포함할 수 있다.
인버터(INT)는 비교 신호(CS)를 수신하고, 수신된 비교 신호를 반전하여 반전된 비교 신호(/CS)를 출력하도록 구성된다. 제1 트랜지스터(TR1)는 제1 전류 소스(IS1)의 일단 및 전원 전압 사이에 연결되고, 인버터(INT)로부터 반전된 비교 신호(/CS)에 응답하여 동작하도록 구성될 수 있다. 제2 트랜지스터(TR2)는 제1 전류 소스(IS1)의 일단 및 제1 노드(n1) 사이에 연결되고, 비교 신호(CS)에 응답하여 동작하도록 구성된다. 제3 트랜지스터(TR3)는 전원 전압 및 제1 노드(n1) 사이에 연결되고, 리셋 신호(RST)에 응답하여 동작하도록 구성된다. 예시적으로, 비록 도면에 도시되지는 않았으나, 리셋 신호(RST)는 별도의 제어 회로 또는 도 1의 센서 제어기(13)로부터 제공되는 신호일 수 있다. 제1 캐패시터(C1)는 제1 노드(n1) 및 접지 단자 사이에 연결된다.
제2 전압 제어부(112b)는 비교 신호(CS)에 응답하여 제2 노드(n2)의 제2 전압(V2)을 제어하도록 구성될 수 있다. 제2 전압 제어부(112b)는 플립-플롭(FF), 제4 내지 제6 트랜지스터들(TR4~TR6), 제2 전류 소스(IS2), 및 제2 캐패시터(C2)를 포함할 수 있다.
플립-플롭(FF)은 D-플립-플롭일 수 있다. 플립-플롭(FF)은 비교 신호(CS)를 수신하고, 수신된 비교 신호(CS)에 응답하여 제1 및 제2 출력 신호들(Q, /Q)을 출력하도록 구성될 수 있다.
제4 트랜지스터(TR4)는 제2 전류 소스(IS2)의 일단 및 전원 전압 사이에 연결되고, 제2 출력 신호(/Q)에 응답하여 동작하도록 구성될 수 있다. 제5 트랜지스터(TR5)는 제2 전류 소스(IS2)의 일단 및 제2 노드(n2) 사이에 연결되고, 제2 출력 신호(/Q)에 응답하여 동작하도록 구성될 수 있다. 제6 트랜지스터(TR6)는 전원 전압 및 제2 노드(n2) 사이에 연결되고, 리셋 신호(RST)에 응답하여 동작하도록 구성될 수 있다. 제2 캐패시터(C2)는 제2 노드(n2) 및 접지 단자 사이에 연결될 수 있다.
비교기(COMP)는 비교기 활성 신호(COMP_EN)에 응답하여 제1 노드(n1)의 제1 전압(V1) 및 제2 노드(n2)의 제2 전압(V2)을 비교하고, 비교 결과로서 연장 신호(ES)를 출력하도록 구성될 수 있다.
도 8a 및 도 8b는 도 7의 타이밍 증폭기(112)의 동작을 설명하기 위한 타이밍도들이다. 도 7, 도 8a, 및 도 8b를 참조하면, 제0 시점(t0)에서, 리셋 신호(RST)에 응답하여 제1 전압 제어부(112a)의 제3 트랜지스터(TR3) 및 제2 전압 제어부(112b)의 제6 트랜지스터(TR6)가 턴-온될 수 있다. 제3 및 제6 트랜지스터들(TR3, TR6)이 턴-온 됨에 따라, 제1 노드(n1)의 제1 전압(V1) 및 제2 노드(n2)의 제2 전압(V2)이 전원 전압으로 충전될 수 있다.
이후, 제1 시점(t1)으로부터 제2 시점(t2)까지의 제1 시간(T1) 동안, 비교 신호(CS)가 활성화될 수 있다. 이 경우, 제1 시간(T1) 동안 제1 전압 제어부(112a)의 제2 트랜지스터(TR2)가 턴-온 됨에 따라, 제1 시간(T1) 동안 제1 노드(n1)의 제1 전압(V1)은 전원 전압에서 특정 레벨로 감소할 것이다.
일 실시 예로서, 플립 플롭 리셋 신호(RST_FF) 및 비교기 활성 신호(COMP_EN)를 제어함으로써, 연장 신호(ES)의 출력 시점이 조절될 수 있다. 예를 들어, 도 8a에 도시된 바와 같이, 제2 시점(t2)에서, 플립 플롭 리셋 신호(RST_FF)가 비활성화되고, 비교기 신호(COMP_EN)가 활성화될 수 있다. 플립 플롭 리셋 신호(RST_FF)가 비활성화되고, 비교 신호(CS)가 하이 레벨이 됨에 따라, 플립 플롭(FF)의 제1 출력 신호(Q)는 하이 레벨이 되고, 제2 출력 신호(/Q)는 로우 레벨이 될 것이다. 이후, 제1 및 제2 출력 신호들(Q, /Q)은 플립 플롭 리셋 신호(RST_FF)가 활성화될 때까지 각각의 레벨을 유지할 것이다.
제1 및 제2 출력 신호들(Q, /Q)에 응답하여 제4 트랜지스터(TR4)는 턴-오프되고, 제5 트랜지스터(TR_5)는 턴-온될 수 있다. 제5 트랜지스터(TR_5)가 턴-온 됨에 따라, 제2 노드(n2)의 제2 전압(V2)은 제3 시점(t3)까지 특정 레벨로 감소할 수 있다. 이 경우, 비교기(COMP)는 비교기 활성 신호(COMP_EN)에 응답하여, 제1 시점(t1)으로부터 제3 시점(t3)까지 활성화된 연장 신호(ES)를 출력할 수 있다.
또는, 도 8b에 도시된 바와 같이, 제2 시점(t2)에서, 플립 플롭 리셋 신호(RST_FF)가 비활성화되고, 비교 신호(CS)가 하이 레벨이 됨에 따라, 플립 플롭(FF)의 제1 출력 신호(Q)는 하이 레벨이 되고, 제2 출력 신호(/Q)는 로우 레벨이 될 것이다. 이후, 제1 및 제2 출력 신호들(Q, /Q)은 플립 플롭 리셋 신호(RST_FF)가 활성화될 때까지 각각의 레벨을 유지할 것이다.
제1 및 제2 출력 신호들(Q, /Q)에 응답하여 제4 트랜지스터(TR4)는 턴-오프되고, 제5 트랜지스터(TR_5)는 턴-온될 수 있다. 제5 트랜지스터(TR_5)가 턴-온 됨에 따라, 제2 시점(t2)으로부터 제4 시점(t4)까지의 제2 시간(T2) 동안 제2 전압(V2)은 특정 레벨로 낮아질 수 있다. 이 경우, 비교기(COMP)는 비교기 활성 신호(COMP_EN)에 응답하여, 제2 시점(t2)으로부터 제4 시점(t4)까지 활성화된 연장 신호(ES)를 출력할 수 있다. 도 8a 및 도 8b에 도시된 바와 같이, 내부 신호들(예를 들어, 플립 플롭 리셋 신호(RST_FF) 또는 비교기 활성 신호(COMP_EN))의 타이밍을 제어함으로써, 연장 신호(ES)의 출력 시점을 조절할 수 있다.
예시적으로, 도 8a 및 도 8b에 도시된 바와 같이, 제2 전압(V2)의 감소 기울기는 제1 전압(V1)의 감소 기울기와 다를 수 있다. 예를 들어, 제1 전압(V1)의 감소 기울기(즉, 전압 레벨이 감소하는 비율)은 제1 전류 소스(IS1) 또는 제1 캐패시터(C1)의 특성에 따라 결정될 수 있다. 제2 전압(V2)의 감소 기울기는 제2 전류 소스(IS2) 또는 제2 캐패시터(C2)의 특성에 따라 결정될 수 있다.
즉, 제2 전류 소스(IS2)의 전류량 또는 제2 캐패시터(C2)의 캐패시턴스를 조절함으로써 제2 전압(V2)의 감소 기울기가 제어될 수 있다. 이에 따라, 제2 전압(V2)의 감소 기울기를 제어함으로써, 제2 전압(V2)이 특정 전압에 도달하는 시점(즉, 제3 시점(t3))을 조절할 수 있다. 다시 말해서, 제2 전류 소스(IS2)의 전류량 또는 제2 캐패시터(C2)의 캐패시턴스를 조절함으로써, 연장 신호(ES)의 활성 시간(T2) 또는 연장 비율(N)이 제어될 수 있다. 도 8a 및 도 8b에 도시된 바와 같이, 타이밍 증폭기(112)는 내부 신호들을 제어함으로써, 연장 신호(ES)의 출력 시점을 조절할 수 있다. 또한, 타이밍 증폭기(112)의 내부 소자들의 특성을 제어함으로써, 연장 신호(ES)의 활성 시간 또는 배율(N)을 제어할 수 있다. 일 실시 예로서, 도 7에 도시된 다양한 제어 신호들(RST, RST_FF, COMP_EN 등)은 별도의 센서 제어기(13)(도 1 참조) 또는 별도의 제어 회로에 의해 생성될 수 있다.
도 9a 및 도 9b는 도 4의 ADC(110)의 동작을 설명하기 위한 타이밍도들이다. 예시적으로, 도 9a 및 도 9b를 참조하여, 서로 다른 시점에서 연장 신호(ES)가 활성화되는 실시 예가 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 4, 도 9a, 및 도 9b를 참조하면, CDS(111)는 픽셀 신호(PIXOUT) 및 램프 신호(RAMP)를 기반으로 제0 시점(t0)으로부터 제1 시점(t1)까지의 제1 시간(T1) 동안의 활성 구간을 갖는 비교 신호(CS)를 출력할 수 있다.
도 9a에 도시된 바와 같이, 타이밍 증폭기(112)는 비교 신호(CS)의 활성 구간이 종료되는 시점(즉, 제1 시점(t1))으로부터 제2 시점(t2)까지의 제2 시간(T2) 동안의 활성 구간을 갖는 연장 신호(ES)를 출력할 수 있다. 이 때, 제2 시간(T2)은 제1 시간(T1)의 N배일 수 있다.
예시적으로, 도 6b를 참조하여 설명된 실시 예에서, 타이밍 증폭기(112)는 비교 신호(CS)가 활성화되는 시점(즉, 제1 시점(t1))에서 연장 신호(ES)가 활성화되도록 제어될 수 있다. 이와 달리 도 9a의 실시 예에서, 타이밍 증폭기(112)는 비교 신호(CS)의 활성 구간이 종료되는 시점(즉, 제1 시점(t1))에서 연장 신호(ES)가 활성화되도록 제어될 수 있다. 즉, 타이밍 증폭기(112)는 도 8b를 참조하여 설명된 바와 같이 제어될 수 있다.
카운터(113)는 연장 신호(ES) 및 클럭 신호(CK)를 기반으로 카운팅 클럭 신호(CCK)를 생성하고, 이를 기반으로 디지털 신호를 생성할 수 있다. 이에 대한 동작은 앞서 설명되었으므로, 상세한 설명은 생략된다.
다음으로, 도 9b에 도시된 바와 같이, 타이밍 증폭기(112)는 비교 신호(CS)의 활성 구간이 종료되기 이전(즉, 제1 시점(t1) 이전)에 연장 신호(ES)를 활성화시킬 수 있다. 이 때, 연장 신호(ES)는 제3 시점(t3)에서 활성화되기 시작할 수 있다. 즉 연장 신호(ES)는 제3 시점(t3)으로부터 제4 시점(t4)까지의 제2 시간(T2)동안 활성화될 수 있다. 이 때, 제3 시점(t3)은 비교 신호(CS)의 활성 구간 사이에 포함될 수 있다. 다시 말해서, 비교 신호(CS)의 활성 구간 사이의 제3 시점(t3)에서, 플립-플롭 리셋 신호(RST)가 비활성화되고, 비교기 활성 신호(COMP_EN)가 활성화될 수 있다.
상술된 바와 같이, 연장 신호(ES)의 출력 시점은 플립-플롭 리셋 신호(RST_FF)의 비활성 시점 및 비교기 활성 신호(COMP_EN)의 활성 시점을 기반으로 제어될 수 있다.
도 6b, 도 8a, 도 8b, 도 9a, 및 도 9b를 참조하여 설명된 연장 신호(CS)의 출력 시점들은 예시적인 것이며 본 발명의 범위가 이에 한정되는 것은 아니다. 연장 신호(CS)의 출력 시점은 구현 방식에 따라 다양하게 변형될 수 있다.
도 10은 도 4의 ADC의 다른 동작을 설명하기 위한 타이밍도이다. 예시적으로, 도 4의 ADC(110)의 카운터(113)는 2-스텝 카운터로서 동작할 수 있다. 예시적으로, 2-스텝 카운터는 제1 및 제2 카운팅 동작들을 수행하여 디지털 신호를 생성하는 카운터를 가리킨다. 이 때, 제1 카운팅 동작은 디지털 신호의 상위 비트들(예를 들어, MSB(Most Significant Bit))에 대한 카운팅 동작일 수 있고, 제2 카운팅 동작은 디지털 신호의 하위 비트들(예를 들어, LSB(Least Significant Bits))에 대한 카운팅 동작일 수 있다. 예시적으로, 디지털 신호는 제1 카운팅 동작의 결과 값 및 제2 카운팅 동작의 결과 값을 연산함으로써 획득될 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다.
도면의 간결성을 위하여, 연장 신호(ES)는 비교 신호(CS)와 동일한 시점에서 활성화되는 것으로 가정한다. 즉, 타이밍 증폭기(112)는 도 8a를 참조하여 설명된 동작 방법을 기반으로 연장 신호(ES)를 출력하는 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 연장 신호(ES)의 활성 시점 또는 출력 시점은 타이밍 증폭기(112)의 동작 방식에 따라 다양하게 변형될 수 있다.
도 4 및 도 10을 참조하면, 제1 시간(T1) 동안 비교 신호(CS)가 활성화될 수 있다. 타이밍 증폭기(112)는 비교 신호(CS)의 활성 시간을 증가시켜 연장 신호(ES)를 출력 할 수 있다.
카운터(113)는 연장 신호(ES) 및 제1 클럭 신호(CK1)를 기반으로 제1 카운팅 동작을 수행할 수 있다. 예를 들어, 제1 클럭 신호(CK1)는 클럭 발생기(102)로부터 제공될 수 있다. 카운터(113)는 연장 신호(ES) 및 제1 클럭 신호(CK1)를 기반으로 제1 카운팅 클럭 신호(CCK1)를 생성할 수 있다. 카운터(113)는 제1 카운팅 클럭 신호(CCK1)의 클럭 개수를 카운팅하여, 제1 비트 값을 생성할 수 있다. 예시적으로, 제1 비트 값은 최종적으로 출력되는 디지털 신호(DS)의 상위 비트 값과 대응될 수 있다.
카운터(113)는 연장 신호(ES) 및 제1 클럭 신호(CK1)를 기반으로 내부 비교 신호(CS_int)를 생성할 수 있다. 예를 들어, 내부 비교 신호(CS_int)는 제2 카운팅 동작을 위한 신호일 수 있다. 내부 비교 신호(CS_int)는 연장 신호(ES)가 비활성화된 시점(즉, 제1 시점(t1))으로부터 제1 클럭 신호(CK1)의 다음 상승 에지(즉, 제2 시점(t2))까지 활성화된 신호일 수 있다.
카운터(113)는 생성된 내부 비교 신호(CS_int) 및 제2 클럭 신호(CK2)를 기반으로 제2 카운팅 동작을 수행할 수 있다. 예를 들어, 제2 클럭 신호(CK2)는 클럭 발생기(102)로부터 제공될 수 있다. 제2 클럭 신호(CK2)는 제1 클럭 신호(CK1)보다 빠른 주파수를 가질 수 있다. 카운터(113)는 내부 비교 신호(CS_int) 및 제2 클럭 신호(CK2)를 기반으로 제2 카운팅 클럭 신호(CCK2)를 생성할 수 있다. 카운터(113)는 제2 카운팅 클럭 신호(CCK2)의 클럭 개수를 카운팅하여, 제2 비트 값을 생성할 수 있다. 예시적으로, 제2 비트 값은 최종적으로 출력되는 디지털 신호(DS)의 상위 비트 값과 대응될 수 있다.
예시적으로, 상술된 제1 비트 값 및 상술된 제2 비트 값들을 조합(예를 들어, 감산)함으로써, 최종 디지털 신호(DS)가 결정될 수 있다. 최종적으로 출력되는 디지털 신호(DS)가 2진 코드인 4-비트 신호인 것으로 가정하자. 이 때, 상술된 제1 비트 값은 제1 카운팅 클럭 신호(CCK1)의 하나의 클럭 개수와 대응되는 "0100"과 대응되는 값일 수 있고, 제2 비트 값은 제2 카운팅 클럭 신호(CCK2)의 3개의 클럭 개수와 대응되는 "0011"일 수 있다. 제1 비트 값으로부터 제2 비트 값을 감산할 경우, 최종 디지털 신호(DS)는 "0101"과 대응될 것이다. 그러나 이러한 수치들은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
예시적으로, 타이밍 증폭기(112)가 없는 ADC 회로 구성에서, 상술된 디지털 신호(DS)와 동일한 값을 획득하기 위해서는, 제1 클럭 신호(CK1) 보다 빠른 클럭 신호로 제1 카운팅 동작을 수행하고, 제2 클럭 신호(CK2)보다 빠른 클럭 신호를 사용하여 제2 카운팅 동작을 수행해야 한다. 즉, 빠른 클럭 신호들을 사용함으로써, 이에 따른 소모 전력이 증가할 것이다.
도 11은 본 발명의 실시 예에 따른 ADC 회로(200)를 보여주는 블록도이다. 도 12a 및 도 12b는 도 11의 ADC 회로(200)의 동작을 설명하기 위한 타이밍도이다. 도 11을 참조하면, ADC 회로(200)는 램프 발생기(201), 클럭 발생기(202), CDS(211), 타이밍 증폭기(212), 및 카운터(213)를 포함할 수 있다. 램프 발생기(201), 클럭 발생기(202), CDS(211), 및 카운터(213)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
일 실시 예로서, 카운터(213)는 도 10을 참조하여 설명된 바와 같이 동작하는 2-스텝 카운터일 수 있다. 즉, 카운터(213)는 디지털 신호(DS)의 상위 비트 값에 대한 제1 카운팅 동작 및 하위 비트 값에 대한 제2 카운팅 동작을 수행하여, 디지털 신호(DS)를 생성할 수 있다.
예를 들어, 도 12a에 도시된 바와 같이, 카운터(213)는 비교 신호(CS) 및 제1 클럭 신호(CK1)를 기반으로 제1 카운팅 클럭 신호(CCK1)을 생성하고, 생성된 제1 카운팅 클럭 신호(CCK1)의 클럭 개수를 기반으로 제1 비트 값을 생성할 수 있다. 즉, 카운터(213)는 비교 신호(CS) 및 제1 클럭 신호(CK1)를 기반으로 제1 카운팅 동작을 수행할 수 있다.
카운터(213)는 비교 신호(CS) 및 제1 클럭 신호(CK1)를 기반으로 내부 비교 신호(CS_int)를 생성할 수 있다. 내부 비교 신호(CS_int)는 비교 신호(CS)가 비활성화되는 시점(즉, 제1 시점(t1))으로부터 제1 클럭 신호(CK1)의 다음 상승 에지(즉, 제2 시점(t2))까지의 제1 시간(T1) 동안 활성화될 수 있다.
타이밍 증폭기(212)는 내부 비교 신호(CS_int)의 활성 시간(즉, 제1 시간(T1))을 N배만큼 증가시킬 수 있다. 예를 들어, 도 12a에 도시된 바와 같이, 타이밍 증폭기(212)는 내부 연장 신호(ES_int)가 제3 시점(t3)으로부터 제4 시점(t4)까지의 제2 시간(T2) 동안 활성화되도록 할 수 있다.
카운터(213)는 내부 연장 신호(ES_int) 및 제2 클럭 신호(CK2)를 기반으로 제2 카운팅 클럭 신호(CCK2)를 생성하고, 생성된 제2 카운팅 클럭 신호(CCK2)의 클럭 개수를 기반으로 제2 비트 값을 생성할 수 있다. 즉, 카운터(213)는 내부 연장 신호(ES_int) 및 제2 클럭 신호(CK2)를 기반으로 제2 카운팅 동작을 수행할 수 있다. 카운터(213)는 제1 및 제2 카운팅 동작들의 결과인 제1 및 제2 비트 값들을 기반으로 디지털 신호(DS)를 생성하여 출력할 수 있다.
도 12b에 도시된 바와 같이, 타이밍 증폭기(212)는 내부 비교 신호(CS_int)가 비활성화된 시점(즉, 제2 시점(t2))으로부터 제4 시점(t4)까지의 제2 시간(T2) 동안 내부 연장 신호(ES_int)가 활성화되도록 할 수 있다. 예시적으로, 도 12a 및 도 12b의 내부 연장 신호(ES_int)의 활성 시점들을 제어하는 방법은 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, ADC 회로(200)는 2-스텝 카운팅 동작을 수행하여 픽셀 신호(PIXOUT)를 디지털 신호(DS)로 변환할 수 있다. 이 때, ADC 회로(200)는 2-스텝 카운팅 동작 중 생성된 내부 비교 신호의 활성 시간을 연장함으로써, 상대적으로 느린 클럭 신호를 사용하여 픽셀 신호(PIXOUT)에 대한 특정한 분해능을 지원할 수 있다. 따라서, 성능 저하 없이, 감소된 소비 전력을 갖는 ADC 회로가 제공된다.
도 13은 본 발명의 실시 예에 따른 ADC 회로(300)를 보여주는 블록도이다. 도 13을 참조하면, ADC 회로(300)는 램프 발생기(301), 클럭 발생기(302), 분주기(303), 이득 제어기(304), CDS(311), 타이밍 증폭기(312), 및 카운터(313)를 포함할 수 있다. 램프 발생기(301), 클럭 발생기(302), CDS(311), 타이밍 증폭기(312), 및 카운터(313)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
분주기(303)는 클럭 발생기(302)로부터의 기준 클럭 신호(CK_ref)를 1/M(M은 양의 정수)배로 분주하여, 분주된 클럭 신호(CK_d)를 출력할 수 있다. 즉, 기준 클럭 신호(CK_ref)의 주파수가 f1인 경우, 분주된 클럭 신호(CK_d)의 주파수는 "f2=f1/M"일 수 있다.
이득 제어기(303)는 타이밍 증폭기(312)의 배율(N) 및 분주기(304)의 분주비(1/M)을 제어하도록 구성될 수 있다. 예를 들어, 이득 제어기(303)는 타이밍 증폭기(312)의 제2 전류 소스(IS2)(도 7 참조) 및 제2 캐패시터(C2)(도 7 참조)의 특성을 제어함으로써, 증폭 배율(N)을 조절할 수 있다. 예를 들어, 이득 제어기(303)는 제2 전류 소스(IS2)로부터의 전류량을 감소 또는 제2 캐패시터(C2)의 캐패시턴스 값을 증가시킴으로써, 배율(N)을 증가시킬 수 있다. 또는 이득 제어기(303)는 제2 전류 소스(IS2)로부터의 전류량을 증가 또는 제2 캐패시터(C2)의 캐패시턴스 값을 감소시킴으로써, 배율(N)을 감소시킬 수 있다. 이득 제어기(303)의 제어에 따라, 타이밍 증폭기(312)는 연장 신호(ES)를 생성할 수 있고, 분주기(303)는 분주된 클럭 신호(CK_d)를 생성할 수 있다.
예시적으로, 배율(N) 및 분주비(1/M)에 따라 픽셀 신호의 분해능이 조절될 수 있다. 예를 들어, 픽셀 신호(PIXOUT)에 대한 기본 분해능이 4-비트인 것으로 가정하자. 이 때, 배율(N) 및 분주비(1/M)의 M값이 동일하게 설정된 경우(즉, N=M), 각 픽셀 신호(PIXOUT)에 대한 분해능은 기본 분해능과 동일한 4-비트의 디지털 신호가 생성될 수 있다. 반면에, 배율(N)이 분주비(1/M)의 M값보다 작게 설정된 경우(즉, N<M), 각 픽셀 신호(PIXOUT)에 대한 분해능은 기본 분해능보다 작을 수 있다. 또는 배율(N)이 분주비(1/M)의 M값보다 크게 설정된 경우(즉, N>M), 각 픽셀 신호(PIXOUT)에 대한 분해능은 기본 분해능보다 높을 수 있다. 즉, 배율(N) 및 분주비(1/M)의 M값을 조절함으로써, 저속 클럭을 사용하여 소비 전력이 감소되거나 또는 고 분해능이 지원될 수 있다.
도 14a 및 도 14b는 도 13의 ADC 회로의 동작을 설명하기 위한 도면들이다. 예시적으로, 도 14a를 참조하여, 배율(N)이 분주비(1/M)의 M값보다 큰 경우의 실시 예(즉, 고 분해능 지원)가 설명되고, 도 14b를 참조하여, 배율(N)이 분주비(1/M)의 M값보다 작은 경우의 실시 예(즉, 저전력 지원)가 설명된다.
도 13 및 도 14a를 참조하면, ADC 회로(300)는 픽셀 신호(PIXOUT) 및 램프 신호(RAMP)를 기반으로 비교 신호(CS)를 생성할 수 있다. ADC 회로(300)의 타이밍 증폭기(312)는 비교 신호(CS)를 기반으로 연장 신호(ES)를 생성할 수 있다. 비교 신호(CS) 및 연장 신호(ES)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
ADC 회로(300)의 카운터(313)는 연장 신호(ES) 및 제1 클럭 신호(CK_d1)를 기반으로 제1 카운팅 클럭 신호(CCK1)을 생성할 수 있다. 이 때, 제1 클럭 신호(CK_d1)는 분주기(302)에 의해 기준 클럭 신호(CK_ref)가 제1 분주비(1/M)(이 때, M은 N보다 작음)로 분주된 신호일 수 있다. 즉, 앞서 설명된 바와 같이, M이 N보다 작기 때문에, 동일한 픽셀 신호(PIXOUT)에 대하여, 고분해능이 지원될 수 있다. 일 예로서, 각 픽셀 신호에 대한 기본 분해능이 4-비트이고, N이 "2"이고, M이 "1"인 것으로 가정하자. 이 경우, 연장 신호(ES)의 활성 구간은 비교 신호(CS)의 활성 구간과 비교하여 2배만큼 증가할 것이다. 이 때, 연장 신호(ES)의 활성 구간 동안 기본 분해능과 비교하여 2배 증가된 분해능(즉, 5-비트의 분해능)이 지원될 수 있다.
반면에, 도 13 및 도 14b를 참조하면, 도 14a를 참조하여 설명된 바와 유사하게, ADC 회로(300)는 비교 신호(CS) 및 연장 신호(ES)를 생성할 수 있다. ADC 회로(300)의 카운터(313)는 연장 신호(ES) 및 제2 클럭 신호(CK_d2)를 기반으로 제2 카운팅 클럭 신호(CCK2)을 생성할 수 있다. 이 때, 제2 클럭 신호(CK_d2)는 기준 클럭 신호(CK_ref)가 제2 분주비(1/M')(이 때, M은 N보다 큼)로 분주된 신호일 수 있다. 즉, 제2 클럭 신호(CK_d2)의 주파수는 도 14a를 참조하여 설명된 제1 클럭 신호(CK_d1)의 주파수보다 낮을 수 있다. 앞서 설명된 바와 같이, M'이 N보다 크기 때문에, 각 픽셀 신호에 대한 분해능은 낮아질 수 있으나, ADC 회로(300)에서 사용되는 소비 전력은 감소될 수 있다. 일 예로서, 각 픽셀 신호에 대한 기본 분해능이 4-비트이고, N이 "2"이고, M이 "4"인 것으로 가정하자. 이 경우, 연장 신호(ES)의 활성 구간은 비교 신호(CS)의 활성 구간과 비교하여 2배만큼 증가할 것이다. 이 때, 연장 신호(ES)의 활성 구간 동안 기본 분해능과 비교하여 1/2배로 감소된 분해능(즉, 3-비트의 분해능)이 지원될 수 있다. 상술된 수치들은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다.
상술된 바와 같이, 본 발명의 실시 예에 따른 ADC 회로는 신호 변환을 위해 생성된 비교 신호의 활성 구간 또는 활성 시간을 N배만큼 증가시키고, 카운팅 동작에서 사용되는 클럭 신호를 1/M배로 분주함으로써, ADC 회로에서 사용되는 소모 전력을 감소시킬 수 있다. 뿐만 아니라, 배율(N) 및 분주비(1/M)를 제어함으로써, 각 픽셀 신호에 대하여 고 분해능이 지원될 수 있다. 따라서, 향상된 성능 또는 감소된 소비 전력을 갖는 ADC 회로가 제공된다.
도 15는 본 발명의 실시 예에 따른 ADC 회로(400)를 보여주는 블록도이다. 도 15를 참조하면, ADC 회로(400)는 램프 발생기(401), 클럭 발생기(402), 분주기(403), 이득 제어기(405), 및 ADC(410)를 포함한다. ADC(410)는 CDS(411), 타이밍 증폭기(412), 및 카운터(413)를 포함할 수 있다. 램프 발생기(401), 클럭 발생기(402), CDS(411), 타이밍 증폭기(412), 및 카운터(413)는 도 11을 참조하여 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
분주기(403)는 클럭 발생기(402)로부터 기준 클럭 신호(CK_ref)를 수신하고, 기준 클럭 신호(CK_ref)를 분주비(1/M)로 분주하여 제1 및 제2 클럭 신호들(CK_1, CK_2)을 생성할 수 있다. 예시적으로, 제1 및 제2 클럭 신호들(CK_1, CK_2)은 카운터(413)의 제1 및 제2 카운팅 동작들에서 각각 사용될 수 있다. 즉, 카운터(413)는 2-스텝 카운터일 수 있으며, 제1 및 제2 클럭 신호들(CK_1, CK_2)은 서로 다른 주파수를 가질 수 있다. 이에 대한 구성은 앞서 설명되었으므로, 상세한 설명은 생략된다.
이득 제어기(405)는 타이밍 증폭기(412)의 배율(N) 및 분주기(403)의 분주비(1/M)를 제어할 수 있다. 앞서 설명된 바와 같이, 이득 제어기(405)는 타이밍 증폭기(412)의 배율(N) 및 분주기(403)의 분주비(1/M)를 제어함으로써, ADC 회로(400)의 소비 전력을 감소시키거나 또는 각 픽셀 신호에 대한 분해능을 향상시킬 수 있다. 도 15의 ADC 회로(400)의 동작은 카운터(413)가 2-스텝 카운터라는 점을 제외하고, 도 13 및 도 14a, 및 도 14b를 참조하여 설명된 동작과 유사하다. 또한, 2-스텝 카운터의 동작은 도 11 및 도 12를 참조하여 설명되었다. 따라서, 이에 대한 상세한 설명은 생략된다.
상술된 바와 같이, ADC 회로(400)는 타이밍 증폭기(412)의 배율(N) 및 분주기(403)의 분주비(1/M)를 제어함으로써, ADC 회로(400)의 소비 전력을 감소시키거나 또는 각 픽셀 신호에 대한 분해능을 향상시킬 수 있다. 따라서, 향상된 성능 및 감소된 소비 전력을 갖는 ADC 회로가 제공된다.
도 16은 본 발명의 실시 예에 따른 ADC 회로(500)를 보여주는 블록도이다. 도 17은 도 16의 ADC 회로(500)의 동작을 설명하기 위한 타이밍도이다. 도 16 및 도 17을 참조하면, ADC 회로(500)는 램프 발생기(501), 클럭 발생기(502), 분주기(503), 이득 제어기(504), 및 ADC(510)를 포함할 수 있다. ADC(510)는 CDS(511) 및 카운터(513)를 포함할 수 있다. 램프 발생기(501), 클럭 발생기(502), 분주기(503), 이득 제어기(504), CDS(511), 및 카운터(513)는 앞서 설명되었으므로, 이에 대한 상세한 설명은 생략된다.
예시적으로, 이득 제어기(504)는 분주기(503)를 제어할 수 있다. 예를 들어, 이득 제어기(504)는 앞서 설명된 바와 같이, 분주기(503)의 분주비(1/M)를 제어하도록 구성될 수 있다.
이득 제어기(504)는 램프 발생기(501)로부터 출력되는 램프 신호(RAMP')를 제어할 수 있다. 예를 들어, 이득 제어기(504)는 램프 신호(RAMP')의 기울기(a)를 조절하도록 구성될 수 있다. CDS(511)는 램프 신호(RAMP') 및 픽셀 신호(PIXOUT)를 비교하고, 비교 결과에 따라 비교 신호(CS')를 출력할 수 있다. 이 때, 동일한 픽셀 신호(PIXOUT)에 대하여, 램프 신호(RAMP')의 기울기에 따라 비교 신호(CS')의 활성 시간이 달라질 수 있다.
좀 더 상세한 예로서, 도 17에 도시된 바와 같이, 램프 신호(RAMP)의 기울기가 이득 제어기(504)에 의해 제1 기울기(a1)로 결정될 수 있다. 이 경우, 픽셀 신호(PIXOUT) 및 램프 신호(RAMP)에 기반된 비교 신호(CS)는 제1 시간(T1)의 활성 시간을 가질 것이다. 반면에, 램프 신호(RAMP')의 기울기가 이득 제어기(504)에 의해 제2 기울기(a2)로 결정될 수 있다. 이 경우, 픽셀 신호(PIXOUT) 및 램프 신호(RAMP)에 기반된 비교 신호(CS')는 제2 시간(T2)의 활성 시간을 가질 것이다.
즉, 동일한 픽셀 신호(PIXOUT)에 대하여, 램프 신호(RAMP)의 기울기(a)를 조절함으로써, 비교 신호(CS)의 활성 시간이 제어될 수 있다. 이에 따라, 램프 신호(RAMP)의 기울기(a)를 조절하여 비교 신호(CS)의 활성 시간을 증가시킬 수 있다. 이 경우, 앞서 설명된 바와 유사하게, 비교 신호(CS)의 활성 시간의 증가에 따라, 상대적으로 느린 클럭 신호(예를 들어, 제0 주파수(f0)보다 높은 제1 주파수(f1)를 갖는 클럭 신호(CK'))를 사용하더라도, 각 픽셀 신호에 대하여 동일한 분해능이 제공될 수 있다. 또는, 비록 도면에 도시되지는 않았으나, 비교 신호(CS)의 활성 시간의 증가에 따라, 상대적으로 고속 클럭 신호를 사용하여 각 픽셀 픽셀에 대한 분해능을 향상시킬 수 있다.
도 18은 본 발명의 실시 예에 따른 ADC 회로가 적용된 이미지 센서를 포함하는 사용자 장치를 보여주는 블록도이다. 도 18을 참조하면, 사용자 장치(1000)는 이미지 센서(1100) 및 프로세서(1200)를 포함할 수 있다. 사용자 장치(1000)는 컴퓨터, 노트북, 서버, 워크 스테이션, 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치, 디지털 카메라, 비디오 카메라 등과 같은 컴퓨팅 시스템 또는 정보 처리 시스템일 수 있다.
이미지 센서(1100)는 프로세서(1200)의 제어(CTRL)에 따라 외부로부터의 이미지를 획득하고, 획득된 이미지에 대응하는 디지털 신호(DS)를 생성할 수 있다. 예시적으로, 이미지 센서(1100)는 도 1 내지 도 17을 참조하여 설명된 ADC 회로를 포함할 수 있다.
프로세서(1200)는 이미지 센서(1100)로부터의 디지털 신호(DS)를 처리하여, 영상 정보를 획득하도록 구성될 수 있다. 예시적으로, 프로세서(1200)는 이미지 센서(1100)의 동작 모드를 제어하도록 구성될 수 있다. 예를 들어, 앞서 설명된 바와 같이, 이미지 센서(1100)는 도 1 내지 도 17을 참조하여 설명된 ADC 회로를 포함할 수 있고, ADC 회로는 프로세서(1200)의 제어에 따라 고성능 모드 또는 저전력 모드로 동작할 수 있다. 고성능 모드는 각 픽셀에 대한 분해능이 증가된 모드(즉, 앞서 설명된 배율(N)이 분주비(1/M)의 값(M)보다 작은 동작 모드)를 가리키고, 저전력 모드는 소비 전력이 감소된 모드(즉, 앞서 설명된 배율(N)이 분주비(1/M)의 값(M)보다 크거나 같은 동작 모드)를 가리킬 수 있다.
즉, 이미지 센서(1100)는 프로세서(1200)의 제어에 따라 도 1 내지 도 17을 참조하여 설명된 배율(M) 또는 분주비(1/M)를 제어함으로써, 고성능 모드 또는 저전력 모드로 동작할 수 있다.
도 19는 도 18의 이미지 센서(1100)의 동작을 예시적으로 보여주는 순서도이다. 도 18 및 도 19를 참조하면, S1100 단계에서, 이미지 센서(1100)는 동작 모드가 고성능 모드 인지 또는 저전력 모드인지 판별할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 이미지 센서(1100)의 동작 모드는 프로세서(1200)의 제어에 따라 고성능 모드 또는 저전력 모드로 설정될 수 있다.
동작 모드가 고성능 모드인 경우, S1200 단계에서, 이미지 센서(1100)는 제1 파라미터(즉, N 값)을 증가시키고, 제2 파라미터(즉, M 값)을 감소시킬 수 있다. 동작 모드가 저전력 모드인 경우, S1300 단계에서, 이미지 센서(1100)는 제1 파라미터(즉, N 값)을 감소시키고, 제2 파라미터(즉, M 값)을 증가시킬 수 있다.
S1400 단계에서, 이미지 센서(1100)는 설정된 제1 및 제2 파라미터들(N, M)을 기반으로 신호 변환 동작을 수행할 수 있다. 예를 들어, 제1 파라미터(N)가 증가함에 따라, 연장 신호(ES)의 활성 시간이 상대적으로 길어지고, 제2 파라미터(M)가 감소함에 따라, 클럭 신호(CK)의 주파수가 상대적으로 높아질 것이다. 즉, 각 픽셀에 대한 분해능이 증가될 수 있다. 이에 대한 동작 및 구성은 앞서 설명되었으므로, 상세한 설명은 생략된다.
반면에, 제1 파라미터(N)가 감소함에 따라, 연장 신호(ES)의 활성 시간이 상대적으로 짧아지고, 제2 파라미터(M)가 증가함에 따라, 클럭 신호(CK)의 주파수가 상대적으로 낮아질 것이다. 즉, 각 픽셀에 대한 분해능은 감소되나, 클럭 신호(CK)의 주파수가 낮아짐에 따라, 소비 전력이 감소될 수 있다. 이에 대한 동작 및 구성은 앞서 설명되었으므로, 상세한 설명은 생략된다.
즉, 상술된 바와 같이, 이미지 센서(1100)의 동작 모드에 따라, 각 파라미터(N, M)를 제어함으로써, 각 픽셀에 대한 고 분해능을 제공하거나 또는 소비 전력이 감소될 수 있다. 따라서, 향상된 성능 또는 감소된 소비 전력을 갖는 이미지 센서가 제공될 수 있다.
도 20은 본 발명에 따른 ADC 회로가 적용된 전자 시스템을 예시적으로 보여주는 블록도이다. 도 20을 참조하면, 예시적으로, 전자 시스템(2000)은 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치 형태 또는 개인용 컴퓨터, 서버, 워크스테이션, 노트북 등과 같은 컴퓨팅 시스템의 형태로 구현될 수 있다.
전자 시스템(2000)은 애플리케이션 프로세서(2100)(또는 중앙 처리 장치), 디스플레이(2220), 및 이미지 센서(2230)를 포함할 수 있다. 애플리케이션 프로세서(2100)는 DigRF 마스터(2110), DSI(Display Serial Interface) 호스트(2120), CSI(Camera Serial Interface) 호스트(2130), 및 물리 계층(2140)을 포함할 수 있다.
DSI 호스트(2120)는 DSI를 통해 디스플레이(2220)의 DSI 장치(2225)와 통신할 수 있다. 예시적으로, DSI 호스트(2120)에는 광 시리얼라이저(SER)가 구현될 수 있다. 예로서, DSI 장치(2225)에는 광 디시리얼라이저(DES)가 구현될 수 있다. CSI 호스트(2130)는 CSI를 통해 이미지 센서(2230)의 CSI 장치(2235)와 통신할 수 있다. 예시적으로, CSI 호스트(2130)에는 광 디시리얼라이저(DES)가 구현될 수 있다. 예로서, CSI 장치(2235)에는 광 시리얼라이저(SER)가 구현될 수 있다.
전자 시스템(2000)은 애플리케이션 프로세서(2100)와 통신하는 RF(Radio Frequency) 칩(2240)을 더 포함할 수 있다. RF 칩(2240)은 물리 계층(2242), DigRF 슬레이브(2244), 및 안테나(2246)를 포함할 수 있다. 예시적으로, RF 칩(2240)의 물리 계층(2242)과 애플리케이션 프로세서(2100)의 물리 계층(2140)은 MIPI DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 시스템(2000)은 워킹 메모리(Working Memory; 2250) 및 임베디드/카드 스토리지(2255)를 더 포함할 수 있다. 워킹 메모리(2250) 및 임베디드/카드 스토리지(2255)는 애플리케이션 프로세서(2100)로부터 제공받은 데이터를 저장할 수 있다. 워킹 메모리(2250) 및 임베디드/카드 스토리지(2255)는 저장된 데이터를 애플리케이션 프로세서(2100)로 제공할 수 있다.
워킹 메모리(2250)는 애플리케이션 프로세서(2100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 워킹 메모리(2250)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 불휘발성 메모리를 포함할 수 있다. 임베디드/카드 스토리지(2255)는 전원 공급 여부와 관계없이 데이터를 저장할 수 있다.
전자 시스템(2000)은 Wimax(World Interoperability for Microwave Access; 2260), WLAN(Wireless Local Area Network; 2262), UWB(Ultra Wideband; 2264) 등을 통해 외부 시스템과 통신할 수 있다.
전자 시스템(2000)은 음성 정보를 처리하기 위한 스피커(2270) 및 마이크(2275)를 더 포함할 수 있다. 예시적으로, 전자 시스템(2000)은 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(2280)를 더 포함할 수 있다. 전자 시스템(2000)은 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(2290)을 더 포함할 수 있다.
예시적으로, 도 20에 도시된 구성 요소들 각각은 본 발명에 따른 ADC 회로를 포함할 수 있으며, ADC 회로는 도 1 내지 도 19를 참조하여 설명된 방법에 따라 동작할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 아날로그 디지털 변환 회로 101: 램프 발생기
102: 클럭 발생기 110~1i0: 아날로그 디지털 변환기들
111: 상관 이중 샘플링 회로 112: 타이밍 증폭기
113: 카운터

Claims (20)

  1. 외부로부터의 픽셀 신호를 램프 신호와 비교하여 비교 신호를 출력하도록 구성된 상관 이중 샘플링 회로(CDS; Correlated Double Sampling circuit);
    상기 비교 신호의 활성 시간을 N배(단, 상기 N은 양의 정수) 증가시켜, 연장 신호를 출력하도록 구성된 타이밍 증폭기; 및
    상기 연장 신호 및 제1 클럭 신호를 기반으로 상기 픽셀 신호와 대응되는 디지털 신호를 출력하도록 구성된 카운터를 포함하는 아날로그 디지털 변환 회로.
  2. 제 1 항에 있어서,
    상기 타이밍 증폭기는
    상기 비교 신호에 응답하여 제1 노드의 제1 전압을 제어하도록 구성된 제1 전압 제어부;
    상기 비교 신호에 응답하여 제2 노드의 제2 전압을 제어하도록 구성된 제2 전압 제어부; 및
    상기 제1 노드의 상기 제1 전압 및 상기 제2 노드의 상기 제2 전압을 비교하여 상기 연장 신호를 출력하도록 구성된 비교기를 포함하는 아날로그 디지털 변환 회로.
  3. 제 1 항에 있어서,
    상기 제1 전압 제어부는,
    상기 제1 노드와 연결되고, 리셋 신호에 응답하여 상기 제1 노드의 상기 제1를 전압을 충전하도록 구성되는 제1 캐패시터; 및
    상기 제1 노드와 연결되고, 상기 비교 신호에 응답하여 상기 제1 노드의 상기 제1 전압을 제어하도록 구성되는 제1 전류 소스를 포함하고,
    상기 제2 전압 제어부는,
    상기 제2 노드와 연결되고, 상기 리셋 신호에 응답하여, 상기 제2 노드의 상기 제2 전압을 충전하도록 구성되는 제2 캐패시터; 및
    상기 제2 노드와 연결되고, 상기 비교 신호에 응답하여, 상기 제2 노드의 상기 제2 전압을 제어하도록 구성되는 제2 전류 소스를 포함하되,
    상기 N의 값은 상기 제1 캐패시터의 캐패시턴스, 상기 제1 전류 소스의 전류량, 상기 제2 캐패시터의 캐패시턴스, 및 상기 제2 전류 소스의 전류량을 기반으로 결정되는 아날로그 디지털 변환 회로.
  4. 제 1 항에 있어서,
    상기 타이밍 증폭기의 상기 N의 값을 제어하도록 구성된 이득 제어기를 더 포함하는 아날로그 디지털 변환 회로.
  5. 제 1 항에 있어서,
    상기 제1 클럭 신호는 외부로부터의 기준 클럭이 1/M배(단, 상기 M은 양의 정수)로 분주된 신호인 아날로그 디지털 변환 회로.
  6. 제 5 항에 있어서,
    상기 M의 값 및 상기 N의 값을 제어하도록 구성된 이득 제어기를 더 포함하는 아날로그 디지털 변환 회로.
  7. 제 6 항에 있어서,
    상기 M의 상기 값이 상기 N의 상기 값보다 큰 경우, 상기 디지털 신호는 제1 분해능을 갖고, 상기 M의 상기 값이 상기 N의 값보다 작거나 같은 경우, 상기 디지털 신호는 상기 제1 분해능보다 높은 제2 분해능을 갖는 아날로그 디지털 변환 회로.
  8. 제 1 항에 있어서,
    상기 카운터는 상기 연장 신호 및 상기 제1 클럭 신호를 기반으로 제1 카운팅 동작을 수행하여 제1 비트 값 및 내부 비교 신호를 생성하고, 상기 내부 비교 신호 및 제2 클럭 신호를 기반으로 제2 카운팅 동작을 수행하여 제2 비트 값을 생성하고, 상기 제1 및 제2 비트 값들을 기반으로 상기 디지털 신호를 생성하되,
    상기 제2 클럭 신호는 상기 제1 클럭 신호보다 낮은 주파수를 갖는 아날로그 디지털 변환 회로.
  9. 제 1 항에 있어서,
    상기 비교 신호의 상기 활성 시간은 제1 시점으로부터 제2 시점까지의 제1 시간이고, 상기 연장 신호의 활성 시간은 상기 제2 시점으로부터 제3 시점까지의 제2 시간이되, 상기 제2 시간은 상기 제1 시간의 상기 N배인 아날로그 디지컬 변환 회로.
  10. 제 1 항에 있어서,
    상기 비교 신호의 상기 활성 시간은 제1 시점으로부터 제2 시점까지의 제1 시간이고, 상기 연장 신호의 활성 시간은 상기 제1 시점 내지 상기 제2 시점 사이의 제3 시점으로부터 제4 시점까지의 제2 시간이되, 상기 제2 시간은 상기 제1 시간의 상기 N배인 아날로그 디지털 변환 회로.
  11. 외부로부터의 픽셀 신호를 램프 신호와 비교하여 비교 신호를 출력하도록 구성된 상관 이중 샘플링 회로;
    상기 비교 신호 및 제1 클럭 신호를 기반으로 내부 비교 신호를 생성하도록 구성되는 카운터; 및
    상기 내부 비교 신호의 활성 시간을 N배(단, 상기 N은 양의 정수) 증가시켜, 내부 연장 신호를 출력하도록 구성된 타이밍 증폭기를 포함하고,
    상기 카운터는 상기 비교 신호 및 상기 제1 클럭 신호를 기반으로 제1 카운팅 동작을 수행하고, 상기 내부 연장 신호 및 제2 클럭 신호를 기반으로 제2 카운팅 동작을 수행하고, 상기 제1 카운팅 동작의 결과 및 상기 제2 카운팅 동작의 결과를 기반으로 디지털 신호를 출력하도록 더 구성되는 아날로그 디지털 변환 회로.
  12. 제 11 항에 있어서,
    상기 N의 값을 제어하도록 구성되는 이득 제어기를 더 포함하는 아날로그 디지털 변환 회로.
  13. 제 11 항에 있어서,
    외부로부터의 기준 클럭을 기반으로, 상기 제1 클럭 신호 및 상기 제2 클럭 신호를 생성하도록 구성된 분주기를 더 포함하는 아날로그 디지털 변환 회로.
  14. 제 11 항에 있어서,
    상기 제1 클럭 신호의 주파수는 상기 제2 클럭 신호의 주파수보다 느린 아날로그 디지털 변환 회로.
  15. 제 11 항에 있어서,
    상기 타이밍 증폭기는
    상기 내부 비교 신호에 응답하여 제1 노드의 제1 전압을 제어하도록 구성된 제1 전압 제어부;
    상기 내부 비교 신호에 응답하여 제2 노드의 제2 전압을 제어하도록 구성된 제2 전압 제어부; 및
    상기 제1 노드의 상기 제1 전압 및 상기 제2 노드의 상기 제2 전압을 비교하여 상기 내부 연장 신호를 출력하도록 구성된 비교기를 포함하는 아날로그 디지털 변환 회로.
  16. 제 15 항에 있어서,
    상기 제1 전압 제어부는,
    상기 제1 노드와 연결되고, 리셋 신호에 응답하여 상기 제1 노드의 상기 제1 전압을 충전하도록 구성되는 제1 캐패시터; 및
    상기 제1 노드와 연결되고, 상기 내부 비교 신호에 응답하여 상기 제1 노드의 상기 제1 전압을 제어하도록 구성되는 제1 전류 소스를 포함하고,
    상기 제2 전압 제어부는,
    상기 제2 노드와 연결되고, 상기 리셋 신호에 응답하여, 상기 제2 노드의 상기 제2 전압을 충전하도록 구성되는 제2 캐패시터; 및
    상기 제2 노드와 연결되고, 상기 내부 비교 신호에 응답하여, 상기 제2 노드의 상기 제2 전압을 제어하도록 구성되는 제2 전류 소스를 포함하되,
    상기 N의 값은 상기 제1 캐패시터의 캐패시턴스, 상기 제1 전류 소스의 전류량, 상기 제2 캐패시터의 캐패시턴스, 및 상기 제2 전류 소스의 전류량을 기반으로 결정되는 아날로그 디지털 변환 회로.
  17. 아날로그 디지털 변환 회로의 동작 방법에 있어서,
    외부로부터 아날로그 신호를 수신하는 단계;
    상기 수신된 아날로그 신호를 램프 신호와 비교하여 비교 신호를 생성하는 단계;
    상기 비교 신호의 활성 시간을 N배(단, 상기 N은 양의 정수)로 증가시켜 연장 신호를 생성하는 단계; 및
    상기 연장 신호 및 클럭 신호를 기반으로 카운팅 동작을 수행하여 상기 아날로그 신호와 대응되는 디지털 신호를 생성하는 단계를 포함하는 동작 방법.
  18. 제 17 항에 있어서,
    상기 디지털 신호를 생성하는 단계는,
    상기 연장 신호 및 상기 클럭 신호를 기반으로 카운팅 클럭 신호를 생성하는 단계; 및
    상기 카운팅 클럭 신호의 클럭 개수를 카운팅하여 상기 디지털 신호를 생성하는 단계를 포함하는 동작 방법.
  19. 제 17 항에 있어서,
    상기 클럭 신호는 기준 클럭 신호가 1/M배(단, 상기 M은 양의 정수)로 분주된 신호인 동작 방법.
  20. 제 19 항에 있어서,
    상기 N의 값 또는 상기 M의 값은 상기 아날로그 디지털 변환 회로의 동작 모드에 따라 조절되는 동작 방법.

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