KR20190045659A - 이차원 반도체를 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치 - Google Patents

이차원 반도체를 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치 Download PDF

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Abstract

본 발명의 일 실시예는, 기판 상에 배치된 게이트 전극, 상기 게이트 전극과 절연되어, 상기 게이트 전극과 적어도 일부 중첩하는 반도체층, 상기 게이트 전극과 상기 반도체층 사이에 배치된 게이트 절연막, 상기 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 반도체층과 연결된 드레인 전극을 포함하며, 상기 반도체층은, 산화물 반도체를 포함하는 제1 층 및 평면 상으로 상기 제1 층과 중첩하며 이차원 반도체를 포함하는 제2 층을 포함하고, 상기 제1 층의 에너지 밴드갭은 상기 제2 층의 에너지 밴드갭보다 큰, 박막 트랜지스터를 제공한다.

Description

이차원 반도체를 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치{THIN FILM TRNASISTOR COMPRISING 2D SEMICONDUCTOR AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 이차원 반도체를 포함하는 박막 트랜지스터 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
비정질 실리콘 박막 트랜지스터(a-Si TFT)의 경우, 짧은 시간 내에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점이 있는 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에 능동 매트릭스 유기 발광 소자(AMOLED) 등에는 사용이 제한되는 단점이 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화 공정이 수행되기 때문에 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)의 경우, 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있고, 이동도(mobility)가 높고, 산소의 함량에 따라 산화물의 저항의 변화가 크기 때문에 원하는 물성이 용이하게 얻어질 수 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 절연층 또는 보호층과의 접촉에 의해 산화물 반도체에서 산소 결핍 등이 생기는 경우, 산화물 반도체의 신뢰성이 저하된다.
최근, 우수한 전류 특성을 가지며, 소형이고 플렉서블 특성을 갖는 박막 트랜지스터에 대한 요구가 증가되고 있다. 이를 위해, 실리콘계 반도체 또는 산화물 반도체 이외의 다른 반도체에 대한 연구가 진행되고 있다.
1. [반도체 디바이스 및 그 채널 구조] 한국공개특허 10-2016-0038675호 2. [박막 트랜지스터] 한국공개특허 10-2015-0029035호
본 발명의 일 실시예는, 이차원 반도체를 포함하여, 얇은 두께를 가지며, 우수한 전기적 특성 및 유연성을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 이차원 반도체와 산화물 반도체를 함께 포함하여, 신뢰성이 우수하고, 제조 공정 조건에서 전기적 특성의 열화가 방지되어 공정 마진이 우수한 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 이러한 박막 트랜지스터 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판 상에 배치된 게이트 전극, 상기 게이트 전극과 절연되어, 상기 게이트 전극과 적어도 일부 중첩하는 반도체층, 상기 게이트 전극과 상기 반도체층 사이에 배치된 게이트 절연막, 상기 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 반도체층과 연결된 드레인 전극을 포함하며, 상기 반도체층은 산화물 반도체를 포함하는 제1 층 및 평면 상으로 상기 제1 층과 중첩하며, 이차원 반도체를 포함하는 제2 층을 포함하고, 상기 제1 층의 에너지 밴드갭은 상기 제2 층의 에너지 밴드갭보다 큰, 박막 트랜지스터를 제공한다.
상기 게이트 전극을 기준으로, 상기 제2 층은 제1 층 보다 상기 게이트 전극과 가까이 배치된다.
상기 제1 층은 3.0 내지 4.0 eV의 에너지 밴드갭을 갖는다.
상기 제1 층은 갈륨(Ga)을 포함한다.
상기 이차원 반도체는 금속 디칼코게나이드(metal dichacogenide), BSCCO (bismuth strontium calcium copper oxide)의 반층(half-layer), CdTe의 단층, GaS, GaSe, GaS1-xSex, CdI2, PbI2, K2Al4(Si6Al2O28)(OH,F)4 및 Mg6(Si8O28)(OH)4 중에서 선택된 적어도 하나를 포함한다.
상기 금속 디칼코게나이드는 몰리브덴디설파이드(MoS2), 몰리브덴디셀레나이드(MoSe2), 몰리브덴디텔루라이드(MoTe2), 텅스텐디설파이드(WS2), 텅스텐디셀레나이드(WSe2), 텅스텐디텔루라이드(WTe2), 니오븀디설파이드(NbS2), 니오븀디셀레나이드(NbSe2), 니오븀디텔루라이드(NbTe2), 탄탈륨디설파이드(TaS2), 탄탈륨디셀레나이드(TaSe2), 탄탈륨디텔루라이드(TaTe2), 하프늄디설파이드(HfS2), 하프늄디셀레나이드(HfSe2), 하프늄디텔루라이드(HfTe2), 티타늄디설파이드(TiS2), 티타늄디셀레나이드(TiSe2) 및 티타늄디텔루라이드(TiTe2) 중에서 선택된 적어도 하나를 포함한다.
상기 제2 층은 몰리브덴디텔루라이드(MoTe2), 몰리브덴디셀레나이드(MoSe2), 텅스텐디셀레나이드(WSe2) 및 텅스텐디텔루라이드(WTe2) 중 적어도 하나를 포함한다.
상기 제2 층은 채널층이다.
상기 제2 층은 1.0 내지 1.5 eV의 에너지 밴드갭을 갖는다.
상기 제2 층은 상기 이차원 반도체로 이루어진 층이 복수개 적층된 구조를 갖는다.
상기 제2 층은 1.5 내지 5nm의 두께를 갖는다.
상기 반도체층은, 상기 제1 층과 상기 제2 층 사이에 배치되며 이차원 반도체로 이루어진 제3 층을 더 포함한다.
상기 제3 층의 에너지 밴드갭은 상기 제1 층의 에너지 밴드갭보다 작고 상기 제2 층의 에너지 밴드갭보다 크다.
상기 제3 층은 1.6 내지 2.5 eV의 에너지 밴드갭을 갖는다.
상기 제3 층은 상기 이차원 반도체로 된 하나의 층으로 이루어진다.
상기 제3 층은 0.5 내지 1.4nm의 두께를 갖는다.
상기 제3 층은 몰리브덴디설파이드(MoS2) 및 텅스텐디설파이드(WS2) 중 어느 하나를 포함한다.
본 발명의 다른 일 실시예는, 기판, 상기 기판 상에 배치된 박막 트랜지스터 및 상기 박막 트랜지스터와 연결된 제1 전극을 포함하고, 상기 박막 트랜지스터는 상기 기판 상에 배치된 게이트 전극, 상기 게이트 전극과 절연되어 상기 게이트 전극과 적어도 일부 중첩하는 반도체층, 상기 게이트 전극과 상기 반도체층 사이에 배치된 게이트 절연막, 상기 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 반도체층과 연결된 드레인 전극을 포함하며, 상기 반도체층은 산화물 반도체를 포함하는 제1 층 및 평면 상으로 상기 제1 층과 중첩하며 이차원 반도체를 포함하는 제2 층을 포함하고, 상기 제1 층의 에너지 밴드갭은 상기 제2 층의 에너지 밴드갭보다 큰, 표시 장치를 제공한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 산화물 반도체와 이차원 반도체가 적층되어 이루어진 반도체층을 포함하여, 전체적으로 얇은 두께를 가지며, 우수한 전기적 특성 및 유연성을 갖는다. 본 발명의 일 실시예에 따르면, 산화물 반도체가 이차원 반도체를 지지하기 때문에 박막 트랜지스터가 우수한 신뢰성를 가지며, 제조 공정 조건에서 발생되는 반도체층의 열화가 방지된다.
본 발명의 다른 일 실시예에 따른 박막 트랜지스터는 얇은 두께 및 유연성을 가져, 박막의 표시장치 및 플렉서블 표시장치에 적용될 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 이차원 반도체의 구조에 대한 개략적인 사시도이다.
도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 에너지 밴드갭에 대한 다이어그램이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 10은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 11 내지 16는 각각 비교예 및 실시예들에 따른 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과를 나타낸다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다. 어떤 구성요소가 다른 구성요소의 "상에" 배치된다고 할 때, 어떤 구성요소가 반드시 도면상 다른 구성요소의 상부에 위치하는 것은 아니다. 대상 물체의 상부와 하부는 물체의 배치 방법에 따라 달라질 수 있기 때문에, 어떤 구성요소가 다른 구성요소의 "상에" 배치된다는 것은, 도면상 또는 실제 구성상 어떤 구성요소가 다른 구성요소의 "상부에" 배치되는 경우뿐만 아니라, 어떤 구성요소가 다른 구성요소의 "하부에" 배치되는 경우도 모두 포함한다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터 및 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 개략적인 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는, 기판(101) 상에 배치된 게이트 전극(110), 게이트 전극(110)과 절연되어 게이트 전극(110)의 적어도 일부와 중첩하는 반도체층(120), 게이트 전극(110)과 반도체층(120) 사이에 배치된 게이트 절연막(150), 반도체층(120)과 연결된 소스 전극(130) 및 소스 전극(130)과 이격되어 반도체층(120)과 연결된 드레인 전극(140)을 포함한다. 반도체층(120)은 산화물 반도체를 포함하는 제1 층(121) 및 평면 상으로 제1 층(121)과 중첩하며 이차원 반도체를 포함하는 제2 층(122)을 포함한다. 여기서, 제1 층(121)의 에너지 밴드갭은 제2 층(122)의 에너지 밴드갭보다 크다.
이하, 박막 트랜지스터(100)의 구성을 상세히 설명한다.
기판(101)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다.
폴리이미드가 기판(101)으로 사용되는 경우, 기판(101) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다. 이 경우, 박막 트랜지스터(100) 형성을 위해, 폴리이미드 기판이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
기판(101) 상에 버퍼층(buffer layer)(160)이 배치된다.
버퍼층(160)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(160)은 우수한 절연성, 우수한 수분 및 산소 차단 특성 및 평탄화 특성을 가지며, 반도체층(120)을 보호한다. 버퍼층(160)은 단일층으로 이루어질 수도 있고, 서로 다른 물질로 이루어진 복수의 층이 적층되어 이루어질 수도 있다. 기판(101) 상에 배치된 버퍼층(160)을 보호층이라고도 한다. 버퍼층(160)은 생략될 수 있다.
게이트 전극(110)은 기판(101) 상에 배치된다. 게이트 전극(110)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(110)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(110) 상에 게이트 절연막(150)이 배치된다. 게이트 절연막(150)은 반도체층(120)과 게이트 전극(110) 사이에서 절연막 역할을 한다.
게이트 절연막(150)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(150)은 산화 알루미늄(Al2O3) 또는 하프늄 산화물(HfOx)을 포함할 수도 있다
게이트 절연막(150)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 예를 들어, 실리콘 산화물 층, 실리콘 질화물, 산화 알루미늄 층 및 하프늄 산화물 층이 각각 단독으로 게이트 절연막(150)을 형성할 수도 있고, 이들이 적층되어 게이트 절연막(150)을 형성할 수도 있다.
반도체층(120)은 게이트 절연막(120) 상에 배치된다. 반도체층(120)은 게이트 전극(110)과 절연되며, 게이트 전극(110)과 적어도 일부 중첩한다. 반도체층(120)의 상세한 구성은 후술된다.
소스 전극(130)은 반도체층(120)과 연결되어 배치되며, 드레인 전극(140)은 소스 전극(130)과 이격되어 반도체층(120)과 연결된다. 도 1을 참조하면, 소스 전극(130)과 드레인 전극(140)은 게이트 절연막(150) 상에 배치되며, 각각 반도체층(120)과 적어도 일부 중첩한다.
소스 전극(130) 및 드레인 전극(140)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(130) 및 드레인 전극(140)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
도 1에 도시된 바와 같이, 게이트 전극(110)이 반도체층(120)의 아래에 배치된 구조를 바텀 게이트(bottom gate) 구조라고도 한다. 여기서, 반도체층(120), 게이트 전극(110), 소스 전극(130) 및 드레인 전극(140)이 박막 트랜지스터(100)를 형성한다.
이하, 반도체층(120)의 구조를 상세히 설명한다.
본 발명의 일 실시에에 따른 반도체층(120)은 산화물 반도체를 포함하는 제1 층(121) 및 평면 상으로 제1 층(121)과 중첩하며 이차원 반도체를 포함하는 제2 층(122)을 포함한다.
본 발명의 일 실시에에 따르면, 게이트 전극(110)을 기준으로, 제2 층(122)은 제1 층(121) 보다 게이트 전극(110)과 가까이 배치된다. 도 1을 참조하면, 게이트 전극(110), 제2 층(122) 및 제1 층(121)이 순차적으로 배치된다. 즉, 도면을 기준으로 제2 층(122) 상부에 제1 층(121)이 배치된다.
제1 층(121)은 산화물 반도체를 포함한다. 구체적으로, 제1 층(121)은 산화물 반도체로 이루어질 수 있다. 이러한 제1 층(121)을 산화물 반도체층이라고도 한다. 산화물 반도체를 포함하는 제1 층(121)은 제2 층(122)을 지지하는 지지층 역할을 하며, 제2 층(122)을 보호한다.
제1 층(121)은 갈륨(Ga)을 포함할 수 있다. 예를 들어, 제1 층(121)은 갈륨(Ga)계 산화물 반도체로 이루어질 수 있다. 갈륨(Ga)계 산화물 반도체는 산소와 같은 기체에 대한 내성이 우수하며, 공정 안정성이 우수하다. 따라서, 갈륨(Ga)계 산화물 반도체로 이루어진 제1 층(121)은 제2 층(122)을 효과적으로 지지 및 보호할 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제1 층(121)은 인듐(In), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함할 수도 있다. 예를 들어, 제1 층(121)은, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, IGO(InGaO)계, ITZO(InSnZnO)계 또는 ITO(InSnO)계 산화물 반도체를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제1 층(121)은 3.0 내지 4.0 eV의 에너지 밴드갭을 갖는다.
산화물 반도체를 이용하여 3.0 eV 미만의 에너지 밴드갭을 갖는 제1 층(121)을 형성하는 것이 용이하지 않으며, 제1 층(121)이 3.0 eV 미만의 에너지 밴드갭을 갖는 경우 안정성이 저하되어, 제2 층(121)에 대한 지지층으로서 기능이 저하될 수 있다. 반면, 제1 층(121)의 에너지 밴드갭이 4.0 eV를 초과하는 경우, 제1 층(121)과 제2 층(122) 사이의 에너지 밴드갭의 차이가 커져, 제1 층(121)과 제2 층(122) 사이의 계면 특성이 저하될 수 있다.
본 발명의 일 실시예에 따르면, 제1 층(121)은 10 내지 50nm의 두께를 가질 수 있다. 제1 층(121) 두께가 10nm 미만인 경우 제1 층(121)의 안정성이 저하되고, 제1 층(121)이 제2 층(122)을 충분히 지지하지 못할 수 있다. 반면, 제1 층(121) 두께가 50nm를 초과하는 경우, 박막 트랜지스터(100)의 박형화에 불리하다.
제2 층(122)은 이차원 반도체를 포함한다.
이차원 반도체는 원자층 단위의 두께를 가지며 일반적으로 판상의 형상을 갖는다. 이차원 반도체의 한 층 내에서 원자들은 공유결합으로 연결되어 강한 결합력을 가지며, 층 사이의 결합력은 층 내의 결합력에 비해 상대적으로 약한 편이다. 이러한 이차원 반도체는 기계적으로 단일층 또는 수층이 적층된 박막 형태로 박리될 수 있다.
이차원 반도체는 금속 디칼코게나이드(metal dichacogenide), BSCCO (bismuth strontium calcium copper oxide)의 반층(half-layer), CdTe의 단층, GaS, GaSe, GaS1-xSex, CdI2, PbI2, K2Al4(Si6Al2O28)(OH,F)4 및 Mg6(Si8O28)(OH)4 중에서 선택된 적어도 하나를 포함할 수 있다.
도 2는 이차원 반도체의 구조에 대한 개략적인 사시도이다. 구체적으로, 도 2는 MX2의 일반식으로 표현되는 이차원 반도체를 예시하고 있다. 여기서, M은 주기율표의 IVB족, VB족, VIB족의 전이 금속을 표시하고, X는 황(S), 셀레늄(Se) 또는 텔루륨(Te)과 같은 칼코겐(chalcogens) 원소를 표시한다.
MX2의 일반식으로 표현되는 이차원 반도체로, 예를 들어, 이차원 전이 금속 디칼코게나이드(2D transition metal dichalcogenide; TMD)가 있다. 이들의 단층(mono-layer) 또는 수 개의 단층이 적층된 초박층(ultra-thin layer)은 뛰어난 수송 특성(transport property)을 갖는다. 이러한 층상 재료들은, 다층의 벌크형 구조에서 간접 밴드갭을 가지며, 박층 구조에서 직접 밴드갭을 가지는 등, 다양한 범위의 전기적 특성을 가진다.
본 발명의 일 실시예에 따르면, 이차원 반도체로 금속 디칼코게나이드가 사용될 수 있다. 금속 디칼코게나이드는, 예를 들어, 몰리브덴디설파이드(MoS2), 몰리브덴디셀레나이드(MoSe2), 몰리브덴디텔루라이드(MoTe2), 텅스텐디설파이드(WS2), 텅스텐디셀레나이드(WSe2), 텅스텐디텔루라이드(WTe2), 니오븀디설파이드(NbS2), 니오븀디셀레나이드(NbSe2), 니오븀디텔루라이드(NbTe2), 탄탈륨디설파이드(TaS2), 탄탈륨디셀레나이드(TaSe2), 탄탈륨디텔루라이드(TaTe2), 하프늄디설파이드(HfS2), 하프늄디셀레나이드(HfSe2), 하프늄디텔루라이드(HfTe2), 티타늄디설파이드(TiS2), 티타늄디셀레나이드(TiSe2) 및 티타늄디텔루라이드(TiTe2) 중에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 제2 층(122)은 몰리브덴디텔루라이드(MoTe2), 몰리브덴디셀레나이드(MoSe2), 텅스텐디셀레나이드(WSe2) 및 텅스텐디텔루라이드(WTe2) 중 적어도 하나를 포함할 수 있다. 이들은 2층 이상 적층되는 경우 1.0 내지 1.5 eV의 에너지 밴드갭을 가질 수 있다.
본 발명의 일 실시예에 따르면, 박막 트랜지스터(100)의 채널 영역은 반도체층(120)의 제2 층(122)에 형성될 수 있다. 즉, 도 1의 박막 트랜지스터(100)에 있어서, 제2 층(122)은 채널층이다. 제2 층(122)이 채널층 역할을 하는 경우, 이차원 반도체로 이루어진 제2 층(122)이 산화물 반도체로 이루어진 제1 층(121)보다 게이트 전극에 인접하여 배치될 때 제2 층(122)이 보다 효율적으로 채널층 역할을 할 수 있으며, 제1 층(121)에 의하여 효과적으로 보호될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제 1층(121)에 채널 영역이 형성될 수도 있다.
제2 층(122)은 1.0 내지 1.5 eV의 에너지 밴드갭을 갖는다. 이러한 에너지 밴드갭 에너지를 갖는 제2 층(122)은 효과적으로 채널층 역할을 할 수 있다. 제2 층(122)의 에너지 밴드갭이 1.0eV 미만인 경우, 큰 도전성으로 인해 제2 층(122)이 반도체층으로서 기능하는데 어려움이 발생할 수 있다. 반면, 제2 층(122)의 에너지 밴드갭이 1.5eV를 초과하는 경우, 이동도가 저하될 수 있다.
제2 층(122)은 이차원 반도체로 이루어진 층이 복수개 적층된 구조를 가질 수 있다. 예를 들어, 도 2에 도시된 바와 같이 MX2 조성을 갖는 이차원 반도체로 이루어진 층(이하, "이차원 반도체층"이라 한다)이 복수개 적층되어 제2 층(122)이 형성될 수 있다. 제2 층(122)을 구성하는 복수개의 이차원 반도체층들은 반데르발스(Van der Waals) 힘에 의하여 결합될 수 있다.
보다 구체적으로, 제2 층(122)은 이차원 반도체로 이루어진 2 내지 10개의 층이 적층된 구조를 가질 수 있다. 예를 들어, 2개의 이차원 반도체층이 적층되어 제2 층(122)을 형성할 수 있고, 3개 이상의 이차원 반도체층이 적층되어 제2 층(122)을 형성할 수도 있다.
복수개의 이차원 반도체층이 적층됨으로써 제2 층(122)의 에너지 밴드갭이 감소될 수 있다. 보다 구체적으로, 복수의 이차원 반도체층이 적층되어 이루어진 척층체는 단일의 이차원 반도체층에 비하여 낮은 에너지 밴드갭을 갖는다. 이차원 반도체층의 적층 수가 증가할수록 에너지 밴드갭이 감소한다. 따라서, 복수의 이차원 반도체층이 적층되어 이루어진 척층체인 제2 층(122)은 우수한 채널 특성을 가질 수 있다.
본 발명이 일 실시예에 따르면, 제2 층(122)은, 예를 들어, 1.5 내지 5nm의 두께를 가질 수 있다. 이차원 반도체층의 적층에 의하여 형성되는 제2 층(122)이 1.5nm 미만의 두께를 갖는 것은 용이하지 않다. 반면, 제2 층(122)의 두께가 5nm를 초과하더라도 제2 층(122)의 에너지 밴드갭은 실질적으로 더 이상 감소하지 않기 때문에, 소자의 박막화 및 제조 비용를 고려할 때, 제2 층(122)의 두께가 5nm를 초과할 필요는 없다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 층(122)의 두께가 5nm를 초과할 수도 있다.
본 발명의 일 실시예에 따른 반도체층(120)은, 산화물 반도체로 된 제1 층(121) 및 이차원 반도체로 된 제2 층(122)을 포함하여, 우수한 이동도를 가지며, 얇은 두께를 가질 뿐 아니라, 투명성을 가질 수 있다. 이러한 반도체층(120)을 포함하는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 우수한 전류 특성 및 플렉서블 특성을 가질 수 있으며 투명성을 가질 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체층(120)은 4㎛ 이하의 채널 길이를 갖는 쇼트 채널(short channel)을 형성할 수 있다. 여기서, 채널 길이는 소스 전극(130)과 드레인 전극(140) 사이의 거리로 정의될 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체층(120)가 사용되는 경우, 박막 트랜지스터(100)의 면적이 감소될 수 있으며, 박막 트랜지스터(100)는 초고밀도 또는 초고해상도 표시장치의 제조에 이용될 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 대면적 표시장치 또는 고해상도 표시장치에 적용되어, 표시장치가 우수한 표시 특성 및 플렉서블 특성을 가지도록 할 수 있다. 또한, 플렉서블 표시장치의 제조를 위해, 플렉서블 특성을 갖는 기판(101)이 사용될 수 있다.
본 발명의 일 실시예에 따르면, 이차원 반도체로 된 제2 층(122)이 산화물 반도체로 된 제1 층(121)에 의하여 지지되고 보호되기 때문에, 제조 공정 또는 사용 중 제2 층(122)의 손상이 방지되어, 제2 층(122)이 이차원 반도체 고유의 특성을 유지할 수 있다. 그에 따라, 이차원 반도체 단독으로 반도체층을 구성할 때와 비교하여, 본 발명에 따를 경우 보호막 또는 절연막 재료의 선택 범위가 넓어지며, 증착 또는 열처리 등의 공정에 있어서 온도 선택의 범위가 넓어질 수 있다. 따라서, 본 발명에 따를 경우, 공정의 신뢰성 및 안정성이 향상될 수 있다.
도 3은 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
도 3에 도시된 박막 트랜지스터(200)는 도 1에 도시된 박막 트랜지스터(100)와 비교하여, 반도체층(120) 상에 배치된 에치 스토퍼(180)를 더 포함한다. 에치 스토퍼(180)는 절연 물질, 예를 들어, 실리콘 산화물로 만들어질 수 있다. 에치 스토퍼(180)는 반도체층(120)의 채널 영역을 보호할 수 있다. 이와 같이, 본 발명의 일 실시예에 따른 반도체층(120)은 에치 스토퍼 구조의 박막 트랜지스터(200)에 적용될 수 있다.
도 4 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 4에 도시된 박막 트랜지스터(300)는, 기판(101) 상에 배치된 버퍼층(160), 버퍼층(160) 상에 배치된 반도체층(120), 반도체층(120)과 절연되어 반도체층(120)과 적어도 일부 중첩하는 게이트 전극(110), 게이트 전극(110)과 반도체층(120) 사이에 배치된 게이트 절연막(150), 게이트 전극(110) 상에 배치된 층간 절연막(170), 반도체층(120)과 연결된 소스 전극(130) 및 소스 전극(130)과 이격되어 반도체층(120)과 연결된 드레인 전극(140)을 포함한다.
도시되지 않았지만, 기판(101)과 버퍼층(160) 사이 또는 버퍼층(160) 상에는 광차단층(미도시)이 배치될 수도 있다. 광차단층은 광으로부터 반도체층(120)을 보호한다
반도체층(120)은 산화물 반도체를 포함하는 제1 층(121) 및 평면 상으로 제1 층(121)과 중첩하며 이차원 반도체를 포함하는 제2 층(122)을 포함한다. 게이트 전극(110)을 기준으로, 제2 층(122)은 제1 층(121) 보다 게이트 전극(110)과 가까이 배치된다. 도 3을 참조하면, 반도체층(120)은 제1 층(121) 상에 제2 층(122)이 배치된 구조를 갖는다. 제2 층(122)은 채널 영역을 포함하는 채널층이다.
반도체층(120)의 제2 층(122)은 이차원 반도체로 이루어진 층이 복수개 적층된 구조를 가질 수 있다. 예를 들어, 도 2에 도시된 바와 같이 MX2 조성을 갖는 이차원 반도체로 이루어진 층(이차원 반도체층)이 복수개 적층되어 제2 층(122)이 형성될 수 있다.
반도체층(120) 상에 게이트 절연막(150)이 배치되고, 게이트 절연막(150) 상에 게이트 전극(110)이 배치된다. 게이트 전극(110)은 게이트 절연막(150)에 의하여 반도체층(120)과 절연된다.
층간 절연막(170)은 게이트 전극(110) 상에 배치된다. 층간 절연막(170)은 절연물질로 이루어진다. 구체적으로, 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(170) 상에 소스 전극(130) 및 드레인 전극(140)이 배치된다. 소스 전극(130)과 드레인 전극(140)은 서로 이격되어 각각 반도체층(120)과 연결된다. 도 3을 참조하면, 층간 절연막(170)에 형성된 콘택홀을 통하여 소스 전극(130)과 드레인 전극(140)이 각각 반도체층(120)과 연결된다.
도 4에 도시된 바와 같이, 게이트 전극(110)이 반도체층(120) 위에 배치된 구조를 탑 게이트(top gate) 구조라고도 한다. 반도체층(120), 게이트 전극(110), 소스 전극(130) 및 드레인 전극(140)은 박막 트랜지스터(200)를 형성한다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다. 도 5에 도시된 박막 트랜지스터(400)는 도 1에 도시된 박막 트랜지스터(100)와 비교하여, 반도체층(120)에 구비된 제3 층(123)을 더 포함한다.
보다 구체적으로, 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 반도체층(120)은, 제1 층(121)과 제2 층(122) 사이에 배치되며 이차원 반도체로 이루어진 제3 층(123)을 더 포함한다. 도 5를 참조하면, 반도체층(120)은 순차적으로 적층된 제2 층(122), 제3 층(123) 및 제1 층(121)을 포함한다.
제3 층(123)은 산화물 반도체로 이루어진 제1 층(121)과 이차원 반도체로 이루어진 제2 층(122) 사이에서 중간층 역할을 한다. 또한, 제3 층(123)은 지지체 층인 제1 층(121)과 채널층인 제2 층(122) 사이의 결합력을 증진시키는 역할을 한다.
산화물 반도체로 이루어진 제1 층(121)과 이차원 반도체로 이루어진 제2 층(122)이 직접 접촉하는 경우, 제1 층(121)과 제2 층(122)의 계면 사이에서 상호 작용(interaction)이 발생되어, 제2 층(122)이 부분적으로 훼손될 가능성이 있으며, 제1 층(121)과 제2 층(122) 사이에 원자의 이동이 발생하거나, 제1 층(121)과 제2 층(122) 사이에 화학 결합이 발생될 수 있다. 이 경우, 제2 층(122)을 구성하는 이차원 반도체가 손상될 수 있으며, 제2 층(122)의 에너지 밴드갭이 상승되어, 제2 층(122)의 채널층 기능이 저하될 가능성이 있다. 특히, 제1 층(121)과 제2 층(122) 사이의 에너지 밴드갭의 차이가 크기 때문에, 제1 층(121)과의 접촉에 의해 제2 층(122)이 손상될 가능성이 있다.
또는, 제1 층(121)과 제2 층(122)이 직접 접촉하는 경우, 제1 층(121)과 제2 층(122) 박리되어 반도체층(120)의 신뢰성이 저하될 가능성이 있다.
제3 층(123)은 제1 층(121)과 제2 층(122) 사이에 배치되어 제1 층(121)과 제2 층(122)이 직접 접촉하는 것을 방지함과 동시에, 제1 층(121)과 제2 층(122)이 보다 안정적으로 결합될 수 있도록 한다.
제3 층(123)은 제1 층(121)과 접촉하여 제1 층(121)과 상호작용(interaction)한다. 그에 따라, 제3 층(123)은 제1 층(121)과 안정적인 결합을 형성할 수 있다. 또한, 제3 층(123)은 제2 층(122)과 마찬가지로 이차원 반도체로 이루어지기 때문에, 제3 층(123)은 제2 층(122)과 안정적으로 결합될 수 있다. 제3 층(123)은 제2 층(122)과 반데르발스 힘에 의하여 결합될 수 있다.
한편, 제1 층(121)과의 접촉에 의해 제3 층(123)을 구성하는 이차원 반도체의 구조가 일부 훼손되더라도, 채널층 역할을 하는 제2 층(122)이 별도로 존재하기 때문에, 반도체층(120) 및 박막 트랜지스터(400)의 구동 특성이 저하되지 않는다.
본 발명의 또 다른 일 실시예에 따르면, 제1 층(121)과 제2 층(122) 사이에 배치되어 안정적인 결합을 형성하기 위해, 제3 층(123)의 에너지 밴드갭은 제1 층(121)의 에너지 밴드갭보다 작고 제2 층(122)의 에너지 밴드갭보다 크게 설계된다.
제1 층(121)의 에너지 밴드갭과 제2 층(122)의 에너지 밴드갭을 고려하여, 제3 층(123)은, 예를 들어, 1.6 내지 2.5 eV의 에너지 밴드갭을 가질 수 있다. 이미 설명된 바와 같이, 제1 층(121)은 3.0 내지 4.0eV의 에너지 밴드갭을 가지며, 제2 층(122)의 1.0 내지 1.5 eV의 에너지 밴드갭을 가진다.
도 6은 에너지 밴드갭에 대한 다이어그램이다. 도 6을 참조하면, 제1 층(121)과 제2 층(122) 사이에 제3 층(123)이 배치되기 때문에, 제1 층(121)과 제2 층(122) 사이에서 에너지 밴드갭의 급격한 변화가 방지된다. 그에 따라, 제1 층(121), 제3 층(123) 및 제2 층(122)이 안정적으로 결합될 수 있고, 지지체층인 제1 층(121)에 의해 채널층인 제2 층(122)이 손상되는 것이 방지되어, 박막 트랜지스터(400)가 우수한 구동특성을 가질 수 있다.
제3 층(123)은 이차원 반도체로 된 층(이차원 반도체층)으로 이루어진다. 예를 들어, 제3 층(123)은 이차원 반도체로 된 하나의 층으로 이루어질 수 있다. 즉, 제3 층(123)은 단일의 이차원 반도체층으로 이루어질 수 있다.
단일의 이차원 반도체층은 다층의 이차원 반도체층이 적층되어 이루어진 적층체보다 높은 에너지 밴드갭을 갖는다. 따라서, 제3 층(123)이 단일의 이차원 반도체층으로 이루어지는 경우, 제3 층(123)은 제1 층(121)의 에너지 밴드갭과 제2 층(122)의 에너지 밴드갭 사이의 값에 해당되는 에너지 밴드갭을 가질 수 있다. 즉, 단일의 이차원 반도체층으로 이루어진 제3 층(123)은 1.6 내지 2.5 eV의 에너지 밴드갭을 가질 수 있다.
제3 층(123)은 0.5 내지 1.4nm의 두께를 가질 수 있다. 0.5nm 미만의 두께를 갖는 이차원 반도체층을 형성하는 것은 용이하지 않으며, 단일의 이차원 반도체층이 1.4nm를 초과하는 두께를 갖는 것 역시 용이하지 않다.
제3 층(123)은 몰리브덴디설파이드(MoS2) 및 텅스텐디설파이드(WS2) 중 어느 하나를 포함할 수 있다. 몰리브덴디설파이드(MoS2)로 이루어진 단일층 구조의 이차원 반도체와 텅스텐디설파이드(WS2)로 이루어진 단일층 구조의 이차원 반도체는 각각 1.6 내지 2.5 eV의 에너지 밴드갭을 가질 수 있기 때문에, 제3 층(123)으로 사용될 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.
도 7에 도시된 박막 트랜지스터(500)는 도 5에 도시된 박막 트랜지스터(400)와 비교하여, 반도체층(120) 상에 배치된 에치 스토퍼(180)를 더 포함한다. 보다 구체적으로 에치 스토퍼(180)는 반도체층(120)의 제1 층(121) 상에 배치된다. 에치 스토퍼(180)는 절연 물질, 예를 들어, 실리콘 산화물로 만들어질 수 있으며, 반도체층(120)의 채널 영역을 보호할 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.
도 8에 도시된 박막 트랜지스터(600)는 도 4에 도시된 박막 트랜지스터(300)와 비교하여 반도체층(120)에 구비된 제3 층(123)을 더 포함한다. 보다 구체적으로, 도 8의 박막 트랜지스터(600)는 반도체층(120)의 제1 층(121)과 제2 층(122) 사이에 배치되며 이차원 반도체로 이루어진 제3 층(123)을 더 포함한다. 도 8을 참조하면, 반도체층(120)은 순차적으로 적층된 제1 층(121), 제3 층(123) 및 제2 층(122)을 포함한다.
제3 층(123)은 산화물 반도체로 이루어진 제1 층(121)과 이차원 반도체로 이루어진 제2 층(122) 사이에서 중간층 역할을 한다. 또한, 제3 층(123)은 지지체 층인 제1 층(121)과 채널층인 제2 층(122) 사이의 결합력을 증진시키는 역할을 한다
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 개략적인 단면도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 기판(101), 박막 트랜지스터(400) 및 박막 트랜지스터(400)와 연결된 유기 발광 소자(270)를 포함한다.
도 9에는 도 5의 박막 트랜지스터(400)를 포함하는 표시장치(700)가 도시되어 있지만, 도 5의 박막 트랜지스터(400) 외에, 도 1, 3, 4, 7 및 8에 개시된 박막 트랜지스터들(100, 200, 300, 500, 600)이 도 9의 표시장치(700)에 적용될 수도 있다.
도 9를 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 기판(101), 기판(101) 상에 배치된 박막 트랜지스터(400), 박막 트랜지스터(400)와 연결된 제1 전극(271)을 포함한다. 또한, 표시장치(700)는 제1 전극(271) 상에 배치된 유기층(272) 및 유기층(272) 상에 배치된 제2 전극(273)을 포함한다.
구체적으로, 기판(101)은 유리 또는 플라스틱으로 만들어질 수 있다. 플렉서블 표시장치인 경우, 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 기판(101)으로 이용될 수 있다.
기판(101) 상에는 버퍼층(160)이 배치된다. 버퍼층(160)은 생략될 수 있다.
박막 트랜지스터(400)는 기판(101) 상의 버퍼층(160) 상에 배치된다. 박막 트랜지스터(400)는 기판(101) 상에 배치된 게이트 전극(110), 게이트 전극(110)과 절연되어 게이트 전극(110)의 전극의 적어도 일부와 중첩하는 반도체층(120), 게이트 전극(110)과 반도체층(120) 사이에 배치된 게이트 절연막(150), 반도체층(120)과 연결된 소스 전극(130) 및 소스 전극(130)과 이격되어 반도체층(120)과 연결된 드레인 전극(140)을 포함한다.
반도체층(120)은 순차적으로 적층된 제2 층(122), 제3 층(123) 및 제1 층(121)을 포함한다. 제1 층(121)은 산화물 반도체로 이루어진 산화물 반도체층이다. 제1 층(121)은 지지체 역할을 한다. 제2 층(122)은 이차원 반도체를 포함하며 채널층 역할을 한다. 제2 층(122) 이차원 반도체로 이루어진 2 내지 10개의 층이 적층된 구조를 가질 수 있다. 제3 층(123)은 제1 층(121)과 제2 층(122) 사이에서 중간층 역할을 한다. 제3 층(123)은 이차원 반도체로 된 하나의 층으로 이루어질 수 있다. 제3 층(123)의 에너지 밴드갭은 제1 층(121)의 에너지 밴드갭보다 작고 제2 층(122)의 에너지 밴드갭보다 크다.
보호막(190)은 박막 트랜지스터(400) 상에 배치되어 박막 트랜지스터(400)를 보호하며, 기판(101)의 상부를 평탄화시킨다. 보호막(190)은 감광성을 갖는 아크릴 수지와 같은 유기 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
제1 전극(271)은 보호막(190) 상에 배치된다. 제1 전극(271)은 보호막(190)에 구비된 콘택홀을 통해 박막 트랜지스터(400)의 드레인 전극(140)과 연결된다.
뱅크층(250)은 제1 전극(271) 및 보호막(190) 상에 배치되어 화소 영역 또는 발광 영역을 정의한다. 예를 들어, 뱅크층(250)이 복수의 화소들 사이의 경계 영역에 매트릭스 구조로 배치됨으로써, 뱅크층(250)에 의해 화소 영역이 정의될 수 있다.
유기층(272)은 제1 전극(271) 상에 배치된다. 유기층(272)은 뱅크층(250) 상에도 배치될 수 있다. 즉, 유기층(272)은 화소 별로 분리되지 않고 인접하는 화소 사이에 서로 연결될 수 있다.
유기층(272)은 유기 발광층을 포함한다. 유기층(272)은 하나의 유기 발광층을 포함할 수도 있고, 상하로 적층된 2개의 유기 발광층 또는 그 이상의 유기 발광층을 포함할 수도 있다. 이러한 유기층(272)에서는 적색, 녹색 및 청색 중 어느 하나의 색을 갖는 광이 방출될 수 있으며, 백색(White) 광이 방출될 수도 있다.
제2 전극(273)은 유기층(272) 상에 배치된다.
제1 전극(271), 유기층(272) 및 제2 전극(273)이 적층되어 유기 발광 소자(270)가 이루어진다. 유기 발광 소자(270)는 표시장치(700)에서 광량 조절층 역할을 할 수도 있다.
도시되지 않았지만, 유기층(272)이 백색(White) 광을 발광하는 경우, 개별 화소는 유기층(272)에서 방출되는 백색(White) 광을 파장 별로 필터링하기 위한 컬러 필터를 포함할 수 있다. 컬러 필터는 광의 이동경로 상에 형성된다. 유기층(272)에서 방출된 광이 하부의 기판(101) 방향으로 진행하는 소위 바텀 에미션(Bottom Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 아래에 배치되고, 유기층(272)에서 방출된 광이 상부의 제2 전극(273) 방향으로 진행하는 소위 탑 에미션(Top Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 위에 배치된다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 개략적인 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(800)는 기판(101), 기판(101) 상에 배치된 박막 트랜지스터(400), 박막 트랜지스터(400)와 연결된 제1 전극(381)을 포함한다. 또한, 표시장치(800)는 제1 전극(381) 상의 액정층(382) 및 액정층(382) 상의 제2 전극(383)을 포함한다.
액정층(382)은 광량 조절층으로 작용한다. 이와 같이, 도 9에 도시된 표시장치(800)는 액정층(382)을 포함하는 액정 표시장치다.
구체적으로, 도 9의 표시장치(800)는, 기판(101), 박막 트랜지스터(400), 보호막(190), 제1 전극(381), 액정층(382), 제2 전극(383), 배리어층(320), 컬러필터(341, 342), 차광부(350) 및 대향 기판(102)을 포함한다.
기판(101)은 유리 또는 플라스틱으로 만들어질 수 있다.
박막 트랜지스터(400)는 기판(101) 상에서 배치된다.
도 9를 참조하면, 기판(101) 상에 버퍼층(160)이 배치되고, 버퍼층(160) 상에 게이트 전극(110)이 배치되고, 게이트 전극(110) 상에 게이트 절연막(150)이 배치되고, 게이트 절연막(150) 상에 반도체층(120)이 배치되고, 반도체층(120)상에 소스 전극(130)과 드레인 전극(140)이 배치되고, 소스 전극(130)과 드레인 전극(140) 상에 보호막(190)이 배치된다.
게이트 전극(110)이 반도체층(120) 아래에 배치되는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터(400)가 도 9에 도시되어 있지만, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니다. 게이트 전극(110)이 반도체층(120) 위에 배치되는 탑 게이트(top gate) 구조의 박막 트랜지스터가 사용될 수도 있다. 또한, 도 5에 도시된 박막 트랜지스터(400)외에, 도 1, 2, 4, 7 및 8에 개시된 박막 트랜지스터들(100, 200, 300, 500, 600)이 도 9의 표시장치(800)에 적용될 수 있다.
보호막(190)은 박막 트랜지스터(400) 상에 배치되어 기판(101)의 상부를 평탄화시킨다. 보호막(190)은 감광성을 갖는 아크릴 수지와 같은 유기 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
제1 전극(381)은 보호막(190) 상에 배치된다. 제1 전극(381)은 보호막(190)에 구비된 콘택홀(CH)을 통해 박막 트랜지스터(400)의 드레인 전극(140)과 연결된다.
대향 기판(102)은 기판(101)에 대향되어 배치된다.
대향 기판(102) 상에 차광부(350)가 배치된다. 차광부(350)는 복수의 개구부들을 갖는다. 복수의 개구부들은 화소 전극인 제1 전극(381)에 대응하여 배치된다. 차광부(350)는 개구부들을 제외한 부분에서의 광을 차단한다. 차광부(350)는 반드시 필요한 것은 아니며, 생략될 수도 있다.
컬러필터(341, 342)는 대향 기판(102) 상에 배치되며, 백라이트부(미도시)로부터 입사된 광의 파장을 선택적으로 차단한다. 구체적으로, 컬러필터(341, 342)는 차광부(350)에 의해 정의되는 복수의 개구부에 배치될 수 있다.
각각의 컬러필터(341, 342)는 적색, 녹색, 청색 중 어느 하나의 색을 표현할 수 있다. 각각의 컬러필터(341, 342)는 적색, 녹색, 청색 이외의 다른 색을 표현할 수도 있다.
컬러필터(341, 342)와 차광부(350) 상에 배리어층(320)이 배치될 수 있다. 배리어층(320)은 생략될 수 있다.
제2 전극(383)은 배리어층(320) 상에 배치된다. 예를 들어, 제2 전극(383)은 대향 기판(102)의 전면에 위치할 수 있다. 제2 전극(383)은 ITO 또는 IZO 등의 투명한 도전물질로 이루어질 수 있다.
제1 전극(381)과 제2 전극(383)은 대향되어 배치되며, 그 사이에 액정층(382)이 배치된다. 제2 전극(383)은 제1 전극(381)과 함께 액정층(382)에 전계를 인가한다.
기판(101)과 대향 기판(102) 사이의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 기판(101)의 하부면과 대향 기판(102)의 하부면에 각각 편광판이 배치될 수 있다.
이하, 실시예, 비교예 및 시험예를 참조하여 본 발명을 보다 상세히 설명한다. 도 11 내지 16는 각각 비교예 및 실시예들에 따른 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과를 나타낸다.
[실시예 1]
유리로 된 기판(101) 상에 Mo/Ti의 합금으로 이루어진 100nm 두께의 게이트 전극(110)을 형성하고, 그 위에 실리콘 산화물로 된 게이트 절연막(150) 형성하고 그 위에 반도체층(120)을 형성하였다. 구체적으로, 게이트 절연막(150) 상에 몰리브덴디텔루라이드(MoTe2)로 이루어진 이중층 구조의 이차원 반도체인 제2 층(122)을 형성하고, 그 위에 몰리브덴디설파이드(MoS2)로 이루어진 단일층 구조의 이차원 반도체인 제3 층(123)을 형성하고, 그 위에 1:1:1의 비율의 인듐(In), 갈륨(Ga) 및 아연(Zn)를 포함하는 30nm 두께의 산화물 반도체층인 제1 층(121)을 형성함으로써, 반도체층(120)을 형성하였다. 다음, Mo/Ti 합금을 이용하여 100nm 두께의 소스 전극(130)과 드레인 전극(140)을 형성하였다. 이와 같이 제조된, 도 5에 도시된 구조를 갖는 박막 트랜지스터를 실시예 1이라 하였다.
[비교예 1]
몰리브덴디텔루라이드(MoTe2)로 이루어진 이중층 구조의 이차원 반도체인 제2 층(122) 만으로 이루어진 반도체층을 형성한 것을 제외하고, 실시예 1과 동일한 방법으로 박막 트랜지스터를 제조하고 이를 비교예 1이라 하였다.
[문턱전압 측정]
실시예 1 및 비교예 1의 박막 트랜지스터에 대하여 문턱전압(Vth)을 측정하였다. 문턱전압(Vth) 측정을 위해, -20V 에서 +20V 범위의 게이트 전압(Vgs)을 인가하면서 드레인 전류(Ids)를 측정하였다. 소스 전극(130)과 드레인 전극(140) 사이에는 10V 및 0.1V의 전압이 인가되었다. 도 11 및 12는 각각 비교예 1 및 실시예 1의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과를 나타낸다.
도 11에서 "A1"은 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 비교예 1의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이고, "B1"은 소스 전극(130)과 드레인 전극(140) 사이에 0.1V의 전압이 인가되었을 때 비교예 1의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이다. 도 11을 참조하면, 문턱전압의 변화(ΔVth)가 2.87V이며, 문턱전압(Vth) 영역에서 드레인 전류(Ids) 그래프의 기울기가 크지 않아, 비교예 1에 따른 박막 트랜지스터의 구동 특성이 좋지 않음을 확인할 수 있다.
도 12에서 "A2"은 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 실시예 1의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이고, "B2"은 소스 전극(130)과 드레인 전극(140) 사이에 0.1V의 전압이 인가되었을 때 실시예 1의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이다. 도 12를 참조하면, 문턱전압의 변화(ΔVth)가 0.12V로 매우 작고, 문턱전압(Vth) 영역에서 드레인 전류(Ids) 그래프의 기울기가 매우 크기 때문에, 실시예 1에 따른 박막 트랜지스터는 우수한 구동 특성을 갖는다는 것을 확인할 수 있다.
[ 실시예 2, 3 및 비교예 2, 3]
실시예 1 및 비교예 1에서 제조된 박막 트랜지스터 상에 SiO2로 된 패시베이션층을 형성하였다. 구체적으로, He/N2O/SiH4 기체를 이용하는 플라즈마 증착에 의하여 SiO2로 된 패시베이션층을 형성하였다. 이 때, 아래 표 1과 같은 단위면적당 에너지(kW/m2)와 압력이 인가되는 조건에서 플라즈마 증착을 실시하여, 실시예 1 또는 비교예 1의 박막 트랜지스터 상에 패시베이션층을 형성함으로써, 실시예 2, 3 및 비교예 2, 3의 박막 트랜지스터를 제조하였다. SiO2로 된 패시베이션층은 보호층, 게이트 절연막 또는 층간 절연막으로 사용될 수 있다.
실시예 2 실시예 3 비교예 2 비교예 3
플라즈마 증착 대상 박막트랜지스터 실시예 1 실시예 1 비교예 1 비교예 1
인가 에너지
(kW/m2)		 0.7 1.0 0.7 1.0
압력(T) 1.5 1.2 1.5 1.2
다음, 실시예 2, 3 및 비교예 2, 3의 박막 트랜지스터에 대하여 문턱전압(Vth)을 측정하였다. 문턱전압(Vth) 측정을 위해, -20V 에서 +20V 범위의 게이트 전압(Vgs)을 인가하면서 드레인 전류(Ids)를 측정하였다. 소스 전극(130)과 드레인 전극(140) 사이에는 10V 및 0.1V의 전압이 인가되었다. 도 13은 비교예 2에 대한 문턱전압(Vth) 측정 결과이고, 도 14는 실시예 2에 대한 문턱전압(Vth) 측정 결과이고, 도 15는 비교예 3에 대한 문턱전압(Vth) 측정 결과이고, 도 16은 실시예 3에 대한 문턱전압(Vth) 측정 결과이다.
도 13에서 "A3"은 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 비교예 2의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이고, "B3"은 소스 전극(130)과 드레인 전극(140) 사이에 0.1V의 전압이 인가되었을 때 비교예 2의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이다. 도 13을 참조하면, 문턱전압의 변화(ΔVth)가 -4.55V로서 그 산포가 클 뿐만 아니라, 문턱전압(Vth) 영역에서 드레인 전류(Ids) 그래프의 기울기가 완만하여, 비교예 2에 따른 박막 트랜지스터의 구동 특성이 좋지 않음을 확인할 수 있다.
또한, 비교예 1의 결과(도 11)와 비교할 때, 비교예 2에 따른 박막 트랜지스터에서 문턴전압의 산포가 더 커졌음을 알 수 있다. 이러한 결과에 기초할 때, 패시베이션층을 형성하는 과정에서 박막 트랜지스터의 구동 특성이 크게 저하되었음을 확인할 수 있다.
도 14에서 "A4"은 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 실시예 2의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이고, "B4"은 소스 전극(130)과 드레인 전극(140) 사이에 0.1V의 전압이 인가되었을 때 실시예 2의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이다. 도 14를 참조하면, 문턱전압의 변화(ΔVth)가 0.29V로 매우 작고, 문턱전압(Vth) 영역에서 드레인 전류(Ids) 그래프의 기울기가 매우 크기 때문에, 실시예 2에 따른 박막 트랜지스터는 우수한 구동 특성을 갖는다는 것을 확인할 수 있다.
또한, 실시예 1의 결과(도 12)와 비교할 때, 실시예 2에 따른 박막 트랜지스터의 구동 특성이 크게 저하되지 않았음을 확인할 수 있다. 이러한 결과에 기초할 때, 이차원 반도체로 된 제2 층(122)에 제3 층(123)이 배치되고, 그 위에 산화물 반도체로 된 제1 층(121)이 배치되는 경우, 플라즈마 처리에 의한 패시베이션층이 반도체층(120) 상에 형성되더라도 박막 트랜지스터의 구동 특성이 크게 저하되지 않음을 확인할 수 있다.
도 15에서 "A5"는 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 비교예 3의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이고, "B5"은 소스 전극(130)과 드레인 전극(140) 사이에 0.1V의 전압이 인가되었을 때 비교예 3의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이다. 도 15를 참조하면, 문턱전압의 변화(ΔVth)가 -10.68V로서 그 산포가 매무 크다. 따라서, 비교예 3에 따른 박막 트랜지스터는 스위칭 소자로 사용되기 어렵다는 것을 인할 수 있다.
또한, 비교예 1의 결과(도 11)와 비교할 때, 비교예 3에 따른 박막 트랜지스터에서 구동 특성의 열화가 심하게 발생하였다. 따라서, 패시베이션층을 형성하는 과정을 거치는 동안 박막 트랜지스터의 신뢰성이 매우 저하되었음을 확인할 수 있다.
도 16에서 "A6"은 소스 전극(130)과 드레인 전극(140) 사이에 10V의 전압이 인가되었을 때 실시예 3의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이고, "B6"은 소스 전극(130)과 드레인 전극(140) 사이에 0.1V의 전압이 인가되었을 때 실시예 3의 박막 트랜지스터에 대한 문턱전압(Vth) 측정결과이다. 도 16을 참조하면, 문턱전압의 변화(ΔVth)가 -1.59V로 비교적 작고, 문턱전압(Vth) 영역에서 드레인 전류(Ids) 그래프의 기울기가 매우 크기 때문에, 실시예 3에 따른 박막 트랜지스터는 우수한 구동 특성을 갖는다는 것을 확인할 수 있다.
또한, 실시예 1의 결과(도 12)와 비교할 때, 실시예 3에 따른 박막 트랜지스터의 구동 특성이 크게 저하되지 않았음을 확인할 수 있다. 이러한 결과에 기초할 때, 본 발명의 일 실시예에 따른 박막 트랜지스터의 경우, 플라즈마 처리에 의한 패시베이션층을 반도체층(120) 상에 형성하는 과정을 거치더라도, 신뢰성이 저하되지 않음을 확인할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500. 600: 박막 트랜지스터
101: 기판 102: 대향 기판
110: 게이트 전극 120: 반도체층
121: 제1 층 122: 제2 층
123: 제3 층 130: 소스 전극
140: 드레인 전극 150: 게이트 절연막
160: 버퍼층 170: 층간 절연막
180: 에치 스토퍼 190: 보호막
250: 뱅크층 270: 유기 발광 소자
271, 381: 제1 전극 272: 유기층
273, 383: 제2 전극 341, 342: 컬러 필터
350: 차광부 382: 액정층
700, 800: 표시장치

Claims (18)

  1. 기판 상에 배치된 게이트 전극;
    상기 게이트 전극과 절연되어, 상기 게이트 전극과 적어도 일부 중첩하는 반도체층;
    상기 게이트 전극과 상기 반도체층 사이에 배치된 게이트 절연막;
    상기 반도체층과 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 반도체층과 연결된 드레인 전극;을 포함하며,
    상기 반도체층은,
    산화물 반도체를 포함하는 제1 층; 및
    평면 상으로 상기 제1 층과 중첩하며, 이차원 반도체를 포함하는 제2 층;을 포함하고,
    상기 제1 층의 에너지 밴드갭은 상기 제2 층의 에너지 밴드갭보다 큰, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트 전극을 기준으로, 상기 제2 층은 제1 층 보다 상기 게이트 전극과 가까이 배치된, 박막 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 층은 3.0 내지 4.0 eV의 에너지 밴드갭을 갖는, 박막 트랜지스터.
  4. 제1항에 있어서,
    상기 제1 층은 갈륨(Ga)을 포함하는, 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 이차원 반도체는 금속 디칼코게나이드(metal dichacogenide), BSCCO (bismuth strontium calcium copper oxide)의 반층(half-layer), CdTe의 단층, GaS, GaSe, GaS1-xSex, CdI2, PbI2, K2Al4(Si6Al2O28)(OH,F)4 및 Mg6(Si8O28)(OH)4 중에서 선택된 적어도 하나를 포함하는, 박막 트랜지스터.
  6. 제5항에 있어서,
    상기 금속 디칼코게나이드는 몰리브덴디설파이드(MoS2), 몰리브덴디셀레나이드(MoSe2), 몰리브덴디텔루라이드(MoTe2), 텅스텐디설파이드(WS2), 텅스텐디셀레나이드(WSe2), 텅스텐디텔루라이드(WTe2), 니오븀디설파이드(NbS2), 니오븀디셀레나이드(NbSe2), 니오븀디텔루라이드(NbTe2), 탄탈륨디설파이드(TaS2), 탄탈륨디셀레나이드(TaSe2), 탄탈륨디텔루라이드(TaTe2), 하프늄디설파이드(HfS2), 하프늄디셀레나이드(HfSe2), 하프늄디텔루라이드(HfTe2), 티타늄디설파이드(TiS2), 티타늄디셀레나이드(TiSe2) 및 티타늄디텔루라이드(TiTe2) 중에서 선택된 적어도 하나를 포함하는 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 제2 층은 몰리브덴디텔루라이드(MoTe2), 몰리브덴디셀레나이드(MoSe2), 텅스텐디셀레나이드(WSe2) 및 텅스텐디텔루라이드(WTe2) 중 적어도 하나를 포함하는, 박막 트랜지스터.
  8. 제1항에 있어서,
    상기 제2 층은 채널층인, 박막 트랜지스터.
  9. 제1항에 있어서,
    상기 제2 층은 1.0 내지 1.5 eV의 에너지 밴드갭을 갖는, 박막 트랜지스터.
  10. 제1항에 있어서,
    상기 제2 층은 상기 이차원 반도체로 이루어진 층이 복수개 적층된 구조를 갖는, 박막 트랜지스터.
  11. 제1항에 있어서,
    상기 제2 층은 1.5 내지 5nm의 두께를 갖는, 박막 트랜지스터.
  12. 제1항에 있어서,
    상기 반도체층은, 상기 제1 층과 상기 제2 층 사이에 배치되며 이차원 반도체로 이루어진 제3 층을 더 포함하는, 박막 트랜지스터.
  13. 제12항에 있어서,
    상기 제3 층의 에너지 밴드갭은 상기 제1 층의 에너지 밴드갭보다 작고 상기 제2 층의 에너지 밴드갭보다 큰, 박막 트랜지스터.
  14. 제12항에 있어서,
    상기 제3 층은 1.6 내지 2.5 eV의 에너지 밴드갭을 갖는, 박막 트랜지스터.
  15. 제12항에 있어서,
    상기 제3 층은 상기 이차원 반도체로 된 하나의 층으로 이루어진, 박막 트랜지스터.
  16. 제12항에 있어서,
    상기 제3 층은 0.5 내지 1.4nm의 두께를 갖는, 박막 트랜지스터.
  17. 제12항에 있어서,
    상기 제3 층은 몰리브덴디설파이드(MoS2) 및 텅스텐디설파이드(WS2) 중 어느 하나를 포함하는, 박막 트랜지스터.
  18. 기판;
    상기 기판 상에 배치된 박막 트랜지스터; 및
    상기 박막 트랜지스터와 연결된 제1 전극;을 포함하고,
    상기 박막 트랜지스터는,
    상기 기판 상에 배치된 게이트 전극;
    상기 게이트 전극과 절연되어, 상기 게이트 전극과 적어도 일부 중첩하는 반도체층;
    상기 게이트 전극과 상기 반도체층 사이에 배치된 게이트 절연막;
    상기 반도체층과 연결된 소스 전극; 및
    상기 소스 전극과 이격되어 상기 반도체층과 연결된 드레인 전극;을 포함하며,
    상기 반도체층은,
    산화물 반도체를 포함하는 제1 층; 및
    평면 상으로 상기 제1 층과 중첩하며, 이차원 반도체를 포함하는 제2 층;을 포함하고,
    상기 제1 층의 에너지 밴드갭은 상기 제2 층의 에너지 밴드갭보다 큰,
    표시 장치.
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