KR20190034023A - 집적회로 소자 - Google Patents

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KR20190034023A
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insulating
conductive
spacer
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conductive plug
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안준혁
김은정
김희중
이기석
김봉수
이명동
한성희
황유상
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삼성전자주식회사
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Abstract

집적회로 소자는 기판상에서 제1 수평 방향으로 연장되는 한 쌍의 도전 라인과 상기 한 쌍의 도전 라인을 덮는 한 쌍의 절연 캡핑 패턴을 포함하는 한 쌍의 라인 구조물과, 상기 한 쌍의 라인 구조물 사이에 배치되는 도전성 플러그와, 상기 도전성 플러그의 상면에 접해 있는 금속 실리사이드막을 포함하고, 상기 도전성 플러그는 상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 한 쌍의 도전 라인 사이에서는 제1 폭을 가지고 상기 한 쌍의 절연 캡핑 패턴 사이에서는 상기 제1 폭보다 더 큰 제2 폭을 가진다.

Description

집적회로 소자 {Integrated circuit device}
본 발명의 기술적 사상은 집적회로 소자에 관한 것으로, 특히 상호 인접한 복수의 도전 패턴들을 구비하는 집적회로 소자에 관한 것이다.
최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행됨에 따라 복수의 배선 라인 각각의 사이의 간격이 좁아지고, 이에 따라 복수의 배선 라인 사이에 개재되는 복수의 콘택 플러그가 차지하는 면적도 점차 감소되어 충분한 콘택 면적을 확보하기 어렵다. 따라서, 이와 같은 문제를 해결할 수 있는 구조를 가지는 집적회로 소자의 개발이 필요하다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적회로 소자의 다운-스케일링에 따라 미세화된 단위 셀 사이즈를 가지는 집적회로 소자에서 제한된 면적 내에 형성되는 콘택 플러그들의 콘택 면적을 가능한 한 크게 하여 콘택 저항을 낮출 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판상에서 제1 수평 방향으로 연장되는 한 쌍의 도전 라인과 상기 한 쌍의 도전 라인을 덮는 한 쌍의 절연 캡핑 패턴을 포함하는 한 쌍의 라인 구조물과, 상기 한 쌍의 라인 구조물 사이에 배치되는 도전성 플러그와, 상기 한 쌍의 절연 캡핑 패턴 사이에서 상기 도전성 플러그의 상면에 접해 있는 금속 실리사이드막을 포함하고, 상기 도전성 플러그는 상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 한 쌍의 도전 라인 사이에서는 제1 폭을 가지고 상기 한 쌍의 절연 캡핑 패턴 사이에서는 상기 제1 폭보다 더 큰 제2 폭을 가진다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판상에서 제1 수평 방향으로 연장되는 한 쌍의 도전 라인과 상기 한 쌍의 도전 라인을 덮는 한 쌍의 절연 캡핑 패턴을 포함하는 한 쌍의 라인 구조물과, 상기 한 쌍의 라인 구조물 사이에 일렬로 배치되는 복수의 콘택 구조물과, 상기 한 쌍의 라인 구조물 사이에서 상기 복수의 콘택 구조물 각각의 사이에 하나씩 배치된 복수의 절연 펜스를 포함하고, 상기 복수의 콘택 구조물은 각각 상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 한 쌍의 도전 라인 사이에서는 제1 폭을 가지고 상기 한 쌍의 절연 캡핑 패턴 사이에서는 상기 제1 폭보다 더 큰 제2 폭을 가지는 도전성 플러그와, 상기 도전성 플러그의 상면에 접해 있는 금속 실리사이드막을 포함한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 제한된 면적 내에 형성되는 도전성 콘택 플러그의 콘택 면적을 가능한 한 크게 하여 콘택 저항을 낮출 수 있다. 본 발명의 기술적 사상에 의한 집적회로 소자를 제조하는 데 있어서, 제한된 면적 내에 형성되는 도전성 플러그의 상면에서의 콘택 면적을 증가시키기 위하여 도전성 플러그가 배치될 영역 중 상부 공간을 미리 확장하고, 이와 같이 확장된 상부 공간에 확장된 상부를 가지는 도전성 플러그를 형성한다. 이와 같이 형성함으로써, 기판 상에 형성되는 복수의 도전성 플러그 각각의 상면이 비교적 균일한 형상으로 확장된 구조를 얻을 수 있으며, 복수의 도전성 플러그 각각의 콘택 면적 산포도가 개선되어 집적회로 소자의 전기적 특성을 향상시킬 수 있다. 또한, 복수의 도전성 플러그 각각의 확장된 상면 위에 금속 실리사이드막을 형성함으로써 금속 실리사이드막의 면적을 비교적 크게 증가시킬 수 있어 콘택 저항을 감소시키는 데 기여할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 요부(要部) 단면도이고, 도 2b 및 도 2c는 각각 도 2a의 일부 영역의 평면도이다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 요부 단면도이고, 도 3b는 도 3a의 일부 영역의 평면도이다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 요부 단면도이고, 도 4b는 도 4a의 일부 영역의 평면도이다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 요부 단면도이고, 도 5b는 도 5a의 일부 영역의 평면도이다.
도 6a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 요부 단면도이고, 도 6b는 도 6a의 일부 영역의 평면도이다.
도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 요부 단면도이고, 도 7b 및 도 7c는 각각 도 7a의 일부 영역의 평면도이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 요부 단면도이다.
도 9a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 요부 단면도이고, 도 9b는 도 9a의 일부 영역의 평면도이다.
도 10a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 요부 단면도이고, 도 10b는 도 10a의 일부 영역의 평면도이다.
도 11a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 요부 단면도이고, 도 11b는 도 11a의 일부 영역의 평면도이다.
도 12a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 요부 단면도이고, 도 12b는 도 12a의 일부 영역의 평면도이다.
도 13a 내지 도 13m은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 내지 도 14c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에서 복수의 절연 스페이서를 형성하기 위한 예시적인 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a는 도 13k의 평면도 (c)에서 "D2"로 표시한 영역의 A - A' 선 부분 단면도이고, 도 15b는 도 13k의 평면도 (c)에서 "D2"로 표시한 영역의 KC - KC' 선 부분 단면도이다.
도 16a는 도 13l의 평면도 (c)에서 "D2"로 표시한 영역의 A - A' 선 부분 단면도이고, 도 16b는 도 13l의 평면도 (c)에서 "D2"로 표시한 영역의 LC - LC' 선 부분 단면도이다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에서 얻어질 수 있는 구조를 예시한 부분 단면도이다.
도 18a 및 도 18b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 19a 내지 도 19g는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 20a 내지 도 20c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에서 복수의 절연 스페이서를 형성하기 위한 다른 예시적인 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 21a는 도 19f의 평면도 (c)에서 "D22"로 표시한 영역의 A - A' 선 부분 단면도이고, 도 21b는 도 19f의 평면도 (c)에서 "D22"로 표시한 영역의 FC - FC' 선 부분 단면도이다.
도 22a 및 도 22b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에서 얻어질 수 있는 구조를 예시한 부분 단면도들이다.
도 23a 및 도 23b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 24a 및 도 24b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 25는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 메모리 셀 어레이 영역의 주요 구성들을 설명하기 위한 개략적인 평면 레이아웃이다.
도 1을 참조하면, 집적회로 소자(10)에서 복수의 활성 영역(ACT)은 평면 상의 X 방향 및 Y 방향에 대하여 사선 방향으로 수평으로 연장되도록 배치될 수 있다. 복수의 워드 라인(WL)이 복수의 활성 영역(ACT)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 X 방향과 교차하는 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(ACT)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 도전성 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 도전성 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 활성 영역(ACT)에 연결시키는 역할을 할 수 있다. 복수의 도전성 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 적어도 일부가 오버랩되도록 배치될 수 있다.
도 2a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100A)를 설명하기 위한 요부(要部) 단면도이고, 도 2b는 도 2a의 제1 레벨(LV1)에서의 일부 영역의 평면도이고, 도 2c는 도 2a의 제2 레벨(LV2)에서의 일부 영역에서의 평면도이다. 도 2a 내지 도 2c에 예시한 집적회로 소자(100A)는 도 1에 예시한 집적회로 소자(10)의 일부를 구성할 수 있다.
도 2a 내지 도 2c를 참조하면, 집적회로 소자(100A)는 기판(110) 상에서 일 방향 (도 2a 내지 도 2c에서 Y 방향)을 따라 수평으로 연장되는 복수의 비트 라인(BL)과, 복수의 비트 라인(BL)을 덮는 복수의 절연 캡핑 패턴(136)을 포함하는 복수의 라인 구조물(BL, 136)과, 복수의 라인 구조물(BL, 136) 중 이웃하는 한 쌍의 라인 구조물(BL, 136) 사이에서 Y 방향을 따라 일렬로 배치되는 복수의 콘택 구조물(150, 154, 172)을 포함한다. 이웃하는 한 쌍의 라인 구조물(BL, 136) 사이에는 복수의 절연 펜스(144)가 배치되고, 복수의 절연 펜스(144)는 복수의 콘택 구조물(150, 154, 172) 각각의 사이에 하나씩 배치될 수 있다. Y 방향을 따라 일렬로 배치되는 복수의 콘택 구조물(150, 154, 172)은 복수의 절연 펜스(144)에 의해 상호 절연될 수 있다.
일부 실시예들에서, 기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(110) 상에는 제1 절연막(122) 및 제2 절연막(124)이 차례로 형성되어 있다. 제1 절연막(122) 및 제2 절연막(124)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합으로 이루어질 수 있다.
복수의 비트 라인(BL)은 제2 절연막(124) 상에서 Y 방향으로 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 도전성 폴리실리콘, TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 절연 캡핑 패턴(136)은 실리콘 질화막으로 이루어질 수 있다. 복수의 절연 펜스(144)는 실리콘 질화막으로 이루어질 수 있다.
복수의 콘택 구조물(150, 154, 172)은 각각 기판(110) 상에 차례로 적층된 하부 도전성 플러그(150)와, 확장된 도전성 플러그(154)와, 금속 실리사이드막(172)을 포함할 수 있다.
복수의 하부 도전성 플러그(150)는 각각 제1 절연막(122) 및 제2 절연막(124)을 관통하여 기판(110)의 상면보다 더 낮은 레벨까지 연장될 수 있다. 복수의 하부 도전성 플러그(150)는 기판(110)의 상면보다 더 낮은 레벨의 저면(150B)과, 복수의 비트 라인(BL)의 상면보다 더 높은 레벨의 상면(150T)을 가질 수 있다. 하부 도전성 플러그(150)의 상면(150T)은 금속 실리사이드막(172)과 이격되어 있다. 하부 도전성 플러그(150) 중 이웃하는 한 쌍의 비트 라인(BL) 사이에 있는 부분, 예를 들면 제1 레벨(LV1)에 있는 부분은 Y 방향에 직교하는 X 방향에서 제1 폭(W11)을 가질 수 있다.
확장된 도전성 플러그(154)의 저면(154B)은 하부 도전성 플러그(150)의 상면(150T)에 접하고, 확장된 도전성 플러그(154)의 상면(154T)은 금속 실리사이드막(172)에 접할 수 있다.
확장된 도전성 플러그(154)는 그 양 측에 있는 한 쌍의 절연 캡핑 패턴(136)을 향해 X 방향 양 측으로 확장되어, 확장된 도전성 플러그(154)의 저면(154B)의 폭보다 상면(154T)의 폭이 더 크다. 따라서, X 방향에서, 하부 도전성 플러그(150)의 상면(150T)의 폭보다 확장된 도전성 플러그(154)의 상면(154T)의 폭이 더 클 수 있다. 확장된 도전성 플러그(154) 중 한 쌍의 절연 캡핑 패턴(136) 사이에 있는 부분, 예를 들면 제2 레벨(LV2)에 있는 부분은 X 방향에서 제1 폭(W11)보다 더 큰 제2 폭(W12)을 가질 수 있다. 하부 도전성 플러그(150) 및 확장된 도전성 플러그(154)는 각각 도핑된 폴리실리콘으로 이루어질 수 있다.
금속 실리사이드막(172)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
비트 라인(BL)과 하부 도전성 플러그(150)와의 사이, 및 비트 라인(BL)과 절연 펜스(144)와의 사이에는 절연 스페이서(SPC1)가 개재되어 있고, 절연 캡핑 패턴(136)과 확장된 도전성 플러그(154)와의 사이에는 상부 절연 스페이서(152)가 개재되어 있다. 절연 스페이서(SPC1) 중 비트 라인(BL)과 하부 도전성 플러그(150)와의 사이에 개재된 부분은 하부 절연 스페이서(140L)를 구성할 수 있다. X 방향에서 하부 절연 스페이서(140L)의 폭보다 상부 절연 스페이서(152)의 폭이 더 작다. 하부 절연 스페이서(140L)는 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가지고, 상부 절연 스페이서(152)는 확장된 도전성 플러그(154)를 포위하는 링(ring) 형상을 가질 수 있다. 확장된 도전성 플러그(154)의 저면(154B)은 하부 절연 스페이서(140L)의 상면 레벨보다 더 낮은 레벨에 위치될 수 있다. 따라서, 하부 도전성 플러그(150)와 확장된 도전성 플러그(154)와의 사이의 계면은 하부 절연 스페이서(140L)보다 더 낮은 레벨에 있을 수 있다.
절연 스페이서(SPC1)는 절연 라이너(140A)를 포함하는 다중층 구조를 가질 수 있다. 일부 실시예들에서, 절연 스페이서(SPC1)는 비트 라인(BL)의 측벽으로부터 차례로 배치된 절연 라이너(140A)와, 상기 절연 라이너(140A)를 덮는 적어도 하나의 절연막을 포함할 수 있다. 상기 적어도 하나의 절연막은 산화막, 질화막, 에어 스페이서, 또는 이들의 조합으로 이루어질 수 있다. 비트 라인(BL)과 확장된 도전성 플러그(154)와의 사이의 영역에는 절연 스페이서(SPC1) 중 절연 라이너(140A) 만 있을 수 있다. 상부 절연 스페이서(152)는 절연 라이너(140A)와 확장된 도전성 플러그(154)와의 사이에 개재될 수 있다. 상부 절연 스페이서(152)는 실리콘 질화막으로 이루어질 수 있다.
도 2b에 예시한 바와 같이 제1 레벨(LV1)에서 복수의 절연 펜스(144)는 각각 하부 도전성 플러그(150)의 측벽들 중 Y 방향에서 상호 반대측에 있는 양 측벽에 접할 수 있다. 반면, 상부 절연 스페이서(152)가 확장된 도전성 플러그(154)를 포위하는 링 형상을 가지므로, 도 2c에 예시한 바와 같이 복수의 절연 펜스(144)는 확장된 도전성 플러그(154)의 측벽들 중 Y 방향에서 상호 반대측에 있는 양 측벽의 일부 영역에는 접하지 않을 수 있다. 도 16b를 참조하여 후술하는 바와 같이, 확장된 도전성 플러그(154)의 측벽들 중 Y 방향에서 상호 반대측에 있는 양 측벽은 복수의 절연 펜스(144)에 접하는 부분을 포함할 수도 있다.
이웃하는 2 개의 절연 캡핑 패턴(136) 사이의 영역 중 이웃하는 2 개의 절연 펜스(144)에 의해 한정되는 콘택 공간에서, 금속 실리사이드막(172)은 비교적 큰 표면적을 가지는 확장된 도전성 플러그(154)의 상면(154T)에 접하도록 형성될 수 있다. 따라서 콘택 저항을 낮출 수 있다.
금속 실리사이드막(172) 상부의 공간은 도전성 랜딩 패드(190)로 채워질 수 있다. 도전성 랜딩 패드(190)는 금속 실리사이드막(172)을 통해 확장된 도전성 플러그(154)에 연결될 수 있다. 도전성 랜딩 패드(190)는 도 1에 예시한 도전성 랜딩 패드(LP)를 구성할 수 있다.
도 2a에는 도전성 랜딩 패드(190)가 이웃하는 2 개의 절연 캡핑 패턴(136) 사이의 영역을 채우는 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 도전성 랜딩 패드(190)는 이웃하는 2 개의 절연 캡핑 패턴(136) 사이의 영역을 채우면서 복수의 비트 라인(BL) 중 일부와 수직으로 오버랩되도록 절연 캡핑 패턴(136)의 상면 위까지 연장되는 구조를 가질 수도 있다. 도전성 랜딩 패드(190)는 도전성 배리어막과 도전층을 포함한다. 상기 도전층은 상기 도전성 배리어막 위에서 절연 캡핑 패턴(136) 사이의 공간을 채울 수 있다. 상기 도전성 배리어막은 Ti/TiN 적층 구조로 이루어질 수 있다. 상기 도전층은 도핑된 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 도전층은 텅스텐(W)을 포함할 수 있다. 도전성 랜딩 패드(190)는 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(100B)를 설명하기 위한 요부 단면도이고, 도 3b는 도 3a의 제1 레벨(LV1)에서의 일부 영역의 평면도이다. 도 3a 및 도 3b에 예시한 집적회로 소자(100B)는 도 1에 예시한 집적회로 소자(10)의 일부를 구성할 수 있다. 도 3a 및 도 3b에서, 도 2a 내지 도 2c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 3a 및 도 3b를 참조하면, 집적회로 소자(100B)는 도 2a 내지 도 2c에 예시한 집적회로 소자(100A)와 대체로 동일한 구성을 가진다. 단, 비트 라인(BL)과 하부 도전성 플러그(150)와의 사이, 및 비트 라인(BL)과 절연 펜스(144)와의 사이에 삼중층 구조의 절연 스페이서(SPC2)가 개재되어 있다. 절연 스페이서(SPC2) 중 비트 라인(BL)과 하부 도전성 플러그(150)와의 사이에 개재된 부분은 하부 절연 스페이서를 구성할 수 있다. X 방향에서 절연 스페이서(SPC2)의 폭보다 상부 절연 스페이서(152)의 폭이 더 작다. 절연 스페이서(SPC2)는 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가진다.
절연 스페이서(SPC2)는 비트 라인(BL)의 측벽으로부터 차례로 배치된 절연 라이너(140A), 제1 절연 스페이서(140B), 및 제2 절연 스페이서(140C)를 포함할 수 있다. 비트 라인(BL)과 확장된 도전성 플러그(154)와의 사이의 영역에는 절연 스페이서(SPC2) 중 절연 라이너(140A) 만 있을 수 있다. 절연 라이너(140A) 및 제2 절연 스페이서(140C)는 실리콘 질화막으로 이루어지고, 제1 절연 스페이서(140B)는 실리콘 산화막으로 이루어질 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100C)를 설명하기 위한 요부 단면도이고, 도 4b는 도 4a의 제1 레벨(LV1)에서의 일부 영역의 평면도이다. 도 4a 및 도 4b에 예시한 집적회로 소자(100C)는 도 1에 예시한 집적회로 소자(10)의 일부를 구성할 수 있다. 도 4a 및 도 4b에서, 도 2a 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 4a 및 도 4b를 참조하면, 집적회로 소자(100C)는 도 3a 및 도 3b에 예시한 집적회로 소자(100B)와 대체로 동일한 구성을 가진다. 단, 비트 라인(BL)과 하부 도전성 플러그(150)와의 사이, 및 비트 라인(BL)과 절연 펜스(144)와의 사이에는 하측 에어 스페이서(140AS)를 포함하는 절연 스페이서(SPC3)가 개재되어 있다. 절연 스페이서(SPC3) 중 비트 라인(BL)과 하부 도전성 플러그(150)와의 사이에 개재된 부분은 하부 절연 스페이서를 구성할 수 있다. X 방향에서 절연 스페이서(SPC3)의 폭보다 상부 절연 스페이서(152)의 폭이 더 작다. 절연 스페이서(SPC3)는 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가진다.
절연 스페이서(SPC3)는 비트 라인(BL)의 측벽으로부터 차례로 배치된 절연 라이너(140A), 하측 에어 스페이서(140AS), 및 제2 절연 스페이서(140C)를 포함할 수 있다. 비트 라인(BL)과 확장된 도전성 플러그(154)와의 사이의 영역에는 절연 스페이서(SPC2) 중 절연 라이너(140A) 만 있을 수 있다.
도 5a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100D)를 설명하기 위한 요부 단면도이고, 도 5b는 도 5a의 제2 레벨(LV2)에서의 일부 영역의 평면도이다. 도 5a 및 도 5b에 예시한 집적회로 소자(100D)는 도 1에 예시한 집적회로 소자(10)의 일부를 구성할 수 있다. 도 5a 및 도 5b에서, 도 2a 내지 도 3b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 5a 및 도 5b를 참조하면, 집적회로 소자(100D)는 도 3a 및 도 3b에 예시한 집적회로 소자(100B)와 대체로 동일한 구성을 가진다. 단, 비트 라인(BL)과 하부 도전성 플러그(150)와의 사이, 및 비트 라인(BL)과 절연 펜스(144)와의 사이에는 삼중층 구조의 절연 스페이서(SPC4)가 개재되어 있고, 절연 캡핑 패턴(136)과 확장된 도전성 플러그(154)와의 사이에는 이중층 구조의 상부 절연 스페이서(162)가 개재되어 있다.
절연 스페이서(SPC4)는 도 3a 및 도 3b에 예시한 절연 스페이서(SPC2)와 같이 비트 라인(BL)의 측벽으로부터 차례로 배치된 절연 라이너(140A), 제1 절연 스페이서(140B), 및 제2 절연 스페이서(140C)를 포함할 수 있다. 절연 스페이서(SPC4) 중 비트 라인(BL)과 하부 도전성 플러그(150)와의 사이에 개재된 부분은 하부 절연 스페이서를 구성할 수 있다. X 방향에서 절연 스페이서(SPC4)의 폭보다 상부 절연 스페이서(162)의 폭이 더 작다. 절연 스페이서(SPC4)는 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가진다.
상부 절연 스페이서(162)는 도 2a 및 도 2c에 예시한 상부 절연 스페이서(152)와 대체로 동일한 구성을 가진다. 단, 상부 절연 스페이서(162)는 절연 캡핑 패턴(136)의 측벽을 차례로 덮는 산화물 스페이서(162A) 및 질화물 스페이서(162B)를 포함한다. 산화물 스페이서(162A)는 실리콘 산화물로 이루어지고, 질화물 스페이서(162B)는 실리콘 질화물로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 6a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(100E)를 설명하기 위한 요부 단면도이고, 도 6b는 도 6a의 제2 레벨(LV2)에서의 일부 영역의 평면도이다. 도 6a 및 도 6b에 예시한 집적회로 소자(100E)는 도 1에 예시한 집적회로 소자(10)의 일부를 구성할 수 있다. 도 6a 및 도 6b에서, 도 2a 내지 도 5b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 6a 및 도 6b를 참조하면, 집적회로 소자(100E)는 도 5a 및 도 5b에 예시한 집적회로 소자(100D)와 대체로 동일한 구성을 가진다. 단, 비트 라인(BL)과 하부 도전성 플러그(150)와의 사이, 및 비트 라인(BL)과 절연 펜스(144)와의 사이에는 도 4a 및 도 4b에 예시한 바와 같은 하측 에어 스페이서(140AS)를 포함하는 절연 스페이서(SPC5)가 개재되어 있다. 절연 스페이서(SPC5) 중 비트 라인(BL)과 하부 도전성 플러그(150)와의 사이에 개재된 부분은 하부 절연 스페이서를 구성할 수 있다. 절연 캡핑 패턴(136)과 확장된 도전성 플러그(154)와의 사이에는 상측 에어 스페이서(162AS)를 포함하는 이중층 구조의 상부 절연 스페이서(162Y)가 개재되어 있다.
X 방향에서 절연 스페이서(SPC5)의 폭보다 상부 절연 스페이서(162Y)의 폭이 더 작다. 절연 스페이서(SPC5)는 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가진다. 절연 스페이서(SPC5)는 비트 라인(BL)의 측벽으로부터 차례로 배치된 절연 라이너(140A), 하측 에어 스페이서(140AS), 및 제2 절연 스페이서(140C)를 포함할 수 있다. 비트 라인(BL)과 확장된 도전성 플러그(154)와의 사이의 영역에는 절연 스페이서(SPC5) 중 절연 라이너(140A) 만 있을 수 있다.
상부 절연 스페이서(162Y)는 절연 캡핑 패턴(136)의 측벽을 차례로 덮는 상측 에어 스페이서(162AS) 및 질화물 스페이서(162B)를 포함할 수 있다.
상측 에어 스페이서(162AS)는 하측 에어 스페이서(140AS)와 연통할 수 있다. X 방향에서, 상측 에어 스페이서(162AS)의 폭은 하측 에어 스페이서(140AS)의 폭보다 더 작을 수 있다. 하측 에어 스페이서(140AS)는 Y 방향으로 비트 라인(BL)과 나란히 연장되는 라인 형상을 가지고, 상측 에어 스페이서(162AS)는 확장된 도전성 플러그(154)를 포위하는 링 형상을 가질 수 있다.
도 7a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200A)를 설명하기 위한 요부 단면도이고, 도 7b는 도 7a의 제1 레벨(LV1)에서의 일부 영역의 평면도이고, 도 7c는 도 7a의 제2 레벨(LV2)에서의 일부 영역에서의 평면도이다. 도 7a 내지 도 7c에 예시한 집적회로 소자(200A)는 도 1에 예시한 집적회로 소자(10)의 일부를 구성할 수 있다. 도 7a 내지 도 7c에 있어서 도 2a 내지 도 6b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a 내지 도 7c를 참조하면, 집적회로 소자(200A)는 복수의 비트 라인(BL)과, 복수의 비트 라인(BL)을 덮는 복수의 절연 캡핑 패턴(136)을 포함하는 복수의 라인 구조물(BL, 136)과, 복수의 라인 구조물(BL, 136) 중 이웃하는 한 쌍의 라인 구조물(BL, 136) 사이에서 Y 방향을 따라 일렬로 배치되는 복수의 콘택 구조물(250, 172)을 포함한다. 복수의 콘택 구조물(250, 172)은 각각 기판(110) 상에 차례로 적층된 도전성 플러그(250) 및 금속 실리사이드막(172)을 포함할 수 있다.
복수의 도전성 플러그(250)는 각각 기판(110)의 상면보다 더 낮은 레벨의 저면(250B)과, 복수의 비트 라인(BL)의 상면보다 더 높은 레벨의 상면(250T)을 가질 수 있다. 도전성 플러그(250)의 상면(250T)은 금속 실리사이드막(172)과 접해 있다. 도전성 플러그(250) 중 이웃하는 한 쌍의 비트 라인(BL) 사이에 있는 부분, 예를 들면 제1 레벨(LV1)에 있는 부분은 X 방향에서 제1 폭(W21)을 가질 수 있다. 도전성 플러그(250) 중 한 쌍의 절연 캡핑 패턴(136) 사이에 있는 부분의 적어도 일부는 제1 폭(W21)보다 더 큰 폭을 가지는 확장된 상부(250E)를 포함할 수 있다. 예를 들면, 도전성 플러그(250) 중 제2 레벨(LV2)에 있는 부분은 X 방향에서 제1 폭(W21)보다 더 큰 제2 폭(W22)을 가질 수 있다. 이에 따라, 도전성 플러그(250) 중 기판(110)의 상면 위에 있는 부분은 X 방향에서 볼 때 대략 "T" 자형 단면 형상을 가질 수 있다. 도전성 플러그(250)는 한 쌍의 비트 라인(BL) 사이의 공간으로부터 금속 실리사이드막(172)에 접하는 상면(250T)까지 일체로 연장되는 구조를 가질 수 있다. 도전성 플러그(250)는 도핑된 폴리실리콘으로 이루어질 수 있다.
비트 라인(BL)과 도전성 플러그(250)의 비교적 폭이 작은 하부와의 사이, 및 비트 라인(BL)과 절연 펜스(244)와의 사이에는 절연 스페이서(SPC6)가 개재되어 있고, 절연 캡핑 패턴(136)과 도전성 플러그(250)의 확장된 상부(250E)와의 사이, 및 절연 캡핑 패턴(136)과 절연 펜스(244)와의 사이에는 상부 절연 스페이서(252)가 개재되어 있다. 절연 스페이서(SPC6)는 도 3a 및 도 3b에 예시한 절연 스페이서(SPC2)와 대체로 동일한 구성을 가질 수 있다. 절연 스페이서(SPC6)는 비트 라인(BL)의 측벽으로부터 차례로 배치된 절연 라이너(140A), 제1 절연 스페이서(140B), 및 제2 절연 스페이서(140C)를 포함할 수 있다. 절연 스페이서(SPC6) 중 비트 라인(BL)과 도전성 플러그(250)와의 사이에 개재된 부분은 하부 절연 스페이서를 구성할 수 있다. X 방향에서 절연 스페이서(SPC6)의 폭보다 상부 절연 스페이서(252)의 폭이 더 작다. 절연 스페이서(SPC6) 및 상부 절연 스페이서(252)는 각각 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가질 수 있다.
도전성 플러그(250)의 확장된 상부(250E)와 비트 라인(BL)과의 사이의 영역에는 절연 스페이서(SPC6) 중 절연 라이너(140A) 만 있을 수 있다. 상부 절연 스페이서(252)는 도전성 플러그(250)의 확장된 상부(250E)와 절연 라이너(140A)와의 사이에 개재될 수 있다. 상부 절연 스페이서(252)는 실리콘 질화막으로 이루어질 수 있다.
도 7b 및 도 7c에 예시한 바와 같이 제1 레벨(LV1) 및 제2 레벨(LV2)에서 복수의 절연 펜스(244)는 각각 도전성 플러그(250)의 측벽들 중 Y 방향에서 상호 반대측에 있는 양 측벽에 접할 수 있다. 이에 따라, 복수의 절연 펜스(244)는 도전성 플러그(250)의 확장된 상부(250E)에도 접할 수 있다.
이웃하는 2 개의 절연 캡핑 패턴(136) 사이의 영역 중 이웃하는 2 개의 절연 펜스(244)에 의해 한정되는 콘택 공간에서, 금속 실리사이드막(172)은 비교적 큰 표면적을 가지는 도전성 플러그(250)의 상면(250T)에 접하도록 형성될 수 있다. 따라서 콘택 저항을 낮출 수 있다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200B)를 설명하기 위한 요부 단면도이다. 도 8에서, 도 2a 내지 도 7c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 8을 참조하면, 집적회로 소자(200B)는 도 7a 및 도 7b에 예시한 집적회로 소자(200A)와 대체로 동일한 구성을 가진다. 집적회로 소자(200B)의 제2 레벨(LV2)에서의 평면 구성은 도 7c에 예시한 바와 대체로 동일할 수 있다. 단, 비트 라인(BL)과 도전성 플러그(250)와의 사이, 및 비트 라인(BL)과 절연 펜스(244)(도 7b 참조)와의 사이에는 하측 에어 스페이서(140AS)를 포함하는 절연 스페이서(SPC7)가 개재되어 있다. 절연 스페이서(SPC7) 중 비트 라인(BL)과 도전성 플러그(250)와의 사이에 개재된 부분은 하부 절연 스페이서를 구성할 수 있다. X 방향에서 절연 스페이서(SPC7)의 폭보다 상부 절연 스페이서(252)의 폭이 더 작다. 절연 스페이서(SPC7)는 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가진다.
절연 스페이서(SPC7)는 비트 라인(BL)의 측벽으로부터 차례로 배치된 절연 라이너(140A), 하측 에어 스페이서(140AS), 및 제2 절연 스페이서(140C)를 포함할 수 있다. 비트 라인(BL)과 도전성 플러그(250)의 확장된 상부(250E)와의 사이의 영역에는 절연 스페이서(SPC7) 중 절연 라이너(140A) 만 있을 수 있다.
도 9a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200C)를 설명하기 위한 요부 단면도이고, 도 9b는 도 9a의 제2 레벨(LV2)에서의 일부 영역의 평면도이다. 도 9a 및 도 9b에 예시한 집적회로 소자(200C)는 도 1에 예시한 집적회로 소자(10)의 일부를 구성할 수 있다. 도 9a 및 도 9b에서, 도 2a 내지 도 8에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 9a 및 도 9b를 참조하면, 집적회로 소자(200C)는 도 7a 내지 도 7c에 예시한 집적회로 소자(200A)와 대체로 동일한 구성을 가진다. 비트 라인(BL)과 도전성 플러그(250)와의 사이, 및 비트 라인(BL)과 절연 펜스(244)와의 사이에는 절연 스페이서(SPC8)가 개재되어 있다. 절연 스페이서(SPC8)는 도 7a 및 도 7b에 예시한 절연 스페이서(SPC6)와 동일하게 비트 라인(BL)의 측벽으로부터 차례로 배치된 절연 라이너(140A), 제1 절연 스페이서(140B), 및 제2 절연 스페이서(140C)를 포함할 수 있다. 절연 스페이서(SPC8) 중 비트 라인(BL)과 도전성 플러그(250)와의 사이에 개재된 부분은 하부 절연 스페이서를 구성할 수 있다. 단, 집적회로 소자(200C)는 도 7a 내지 도 7c에 예시한 집적회로 소자(200A)와 달리, 절연 캡핑 패턴(136)과 도전성 플러그(250)의 확장된 상부(250E)와의 사이, 및 절연 캡핑 패턴(136)과 절연 펜스(244)와의 사이에 이중층 구조의 상부 절연 스페이서(262)가 개재되어 있다. X 방향에서 상부 절연 스페이서(262)의 폭은 절연 스페이서(SPC8)의 폭보다 더 작다. 절연 스페이서(SPC8) 및 상부 절연 스페이서(262)는 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가진다.
상부 절연 스페이서(262)는 절연 캡핑 패턴(136)의 측벽을 차례로 덮는 산화물 스페이서(262A) 및 질화물 스페이서(262B)를 포함한다. 산화물 스페이서(262A)는 실리콘 산화물로 이루어지고, 질화물 스페이서(262B)는 실리콘 질화물로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 10a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200D)를 설명하기 위한 요부 단면도이고, 도 10b는 도 10a의 제2 레벨(LV2)에서의 일부 영역의 평면도이다. 도 10a 및 도 10b에 예시한 집적회로 소자(200D)는 도 1에 예시한 집적회로 소자(10)의 일부를 구성할 수 있다. 도 10a 및 도 10b에서, 도 2a 내지 도 9b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 10a 및 도 10b를 참조하면, 집적회로 소자(200D)는 도 9a 및 도 9b에 예시한 집적회로 소자(200C)와 대체로 동일한 구성을 가진다. 단, 비트 라인(BL)과 도전성 플러그(250)와의 사이, 및 비트 라인(BL)과 절연 펜스(244)와의 사이에는 하측 에어 스페이서(140AS)를 포함하는 절연 스페이서(SPC9)가 개재되어 있다. 절연 스페이서(SPC9) 중 비트 라인(BL)과 도전성 플러그(250)와의 사이에 개재된 부분은 하부 절연 스페이서를 구성할 수 있다. 절연 캡핑 패턴(136)과 도전성 플러그(250)의 확장된 상부(250E)와의 사이, 및 절연 캡핑 패턴(136)과 절연 펜스(244)와의 사이에는 상측 에어 스페이서(262AS)를 포함하는 이중층 구조의 상부 절연 스페이서(262Y)가 개재되어 있다. X 방향에서 절연 스페이서(SPC9)의 폭보다 상부 절연 스페이서(262Y)의 폭이 더 작다. 절연 스페이서(SPC9) 및 상부 절연 스페이서(262Y)는 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가진다.
절연 스페이서(SPC9)는 비트 라인(BL)의 측벽으로부터 차례로 배치된 절연 라이너(140A), 하측 에어 스페이서(140AS), 및 제2 절연 스페이서(140C)를 포함할 수 있다. 비트 라인(BL)과 도전성 플러그(250)의 확장된 상부(250E)와의 사이의 영역에는 절연 스페이서(SPC9) 중 절연 라이너(140A) 만 있을 수 있다.
상부 절연 스페이서(262Y)는 절연 캡핑 패턴(136)의 측벽을 차례로 덮는 상측 에어 스페이서(262AS) 및 질화물 스페이서(262B)를 포함할 수 있다. 상측 에어 스페이서(262AS)는 하측 에어 스페이서(140AS)와 연통할 수 있다. X 방향에서, 상측 에어 스페이서(262AS)의 폭은 하측 에어 스페이서(140AS)의 폭보다 더 작을 수 있다. 하측 에어 스페이서(140AS) 및 상측 에어 스페이서(262AS)는 Y 방향으로 비트 라인(BL)과 나란히 연장되는 라인 형상을 가질 수 있다.
도 11a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200E)를 설명하기 위한 요부 단면도이고, 도 11b는 도 11a의 제1 레벨(LV1)에서의 일부 영역의 평면도이다. 도 11a 및 도 11b에 예시한 집적회로 소자(200E)는 도 1에 예시한 집적회로 소자(10)의 일부를 구성할 수 있다. 도 11a 및 도 11b에서, 도 2a 내지 도 10b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 11a 및 도 11b를 참조하면, 집적회로 소자(200E)는 도 9a 및 도 9b에 예시한 집적회로 소자(200C)와 대체로 동일한 구성을 가진다. 단, 비트 라인(BL)과 도전성 플러그(250)와의 사이, 및 비트 라인(BL)과 절연 펜스(244)와의 사이에는 사중층 구조의 절연 스페이서(SPC10)가 개재되어 있다. 절연 캡핑 패턴(136)과 도전성 플러그(250)의 확장된 상부(250E)와의 사이에는 상부 절연 스페이서(240D2)가 개재되어 있다.
절연 스페이서(SPC10) 중 비트 라인(BL)과 도전성 플러그(250)와의 사이에 개재된 부분은 하부 절연 스페이서를 구성할 수 있다. 절연 스페이서(SPC10)는 비트 라인(BL)의 측벽으로부터 차례로 배치된 절연 라이너(240A), 제1 절연 스페이서(240B), 제2 절연 스페이서(240C), 및 제3 절연 스페이서(240D1)를 포함할 수 있다. 도 11a에서 "SPE"로 표시한 영역에서 볼 수 있는 바와 같이, 제3 절연 스페이서(240D1)는 비트 라인(BL)에 인접한 저면측 일단에서 제1 절연 스페어서(240B) 및 제2 절연 스페이서(240C)의 저면들과 제2 절연막(124)의 상면과의 사이의 공간을 채우면서 절연 라이너(240A)에 접하도록 수평 방향으로 연장되는 바닥부(240DB)를 포함한다. 이에 따라, 제3 절연 스페이서(240D1)는 X 방향에서 대략 "L"자 형 단면 형상을 가질 수 있으며, 제1 절연 스페이서(240B) 및 제2 절연 스페이서(240C) 각각의 저면은 제3 절연 스페이서(240D1)의 바닥부(240DB)에 접할 수 있다. 비트 라인(BL)과 도전성 플러그(250)의 확장된 상부(250E)와의 사이의 영역에는 절연 스페이서(SPC10) 중 절연 라이너(240A) 만 있을 수 있다. 절연 라이너(240A), 제1 절연 스페이서(240B), 및 제2 절연 스페이서(240C)에 대한 보다 상세한 구성은 도 7a 내지 도 7c를 참조하여 절연 라이너(140A), 제1 절연 스페이서(140B), 및 제2 절연 스페이서(140C)에 대하여 설명한 바와 대체로 동일하다. 제3 절연 스페이서(240D1)는 상부 절연 스페이서(240D2)와 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 제3 절연 스페이서(240D1) 및 상부 절연 스페이서(240D2)는 실리콘 질화막으로 이루어질 수 있다. 상부 절연 스페이서(240D2)에 대한 보다 상세한 구성은 도 7a 내지 도 7c를 참조하여 상부 절연 스페이서(252)에 대하여 설명한 바와 대체로 동일하다.
X 방향에서 절연 스페이서(SPC10)의 폭보다 상부 절연 스페이서(240D2)의 폭이 더 작다. 절연 스페이서(SPC10) 및 상부 절연 스페이서(240D2)는 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가진다.
도 12a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(200F)를 설명하기 위한 요부 단면도이고, 도 12b는 도 12a의 제1 레벨(LV1)에서의 일부 영역의 평면도이다. 도 12a 및 도 12b에 예시한 집적회로 소자(200F)는 도 1에 예시한 집적회로 소자(10)의 일부를 구성할 수 있다. 도 12a 및 도 12b에서, 도 2a 내지 도 11b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 중복 설명을 생략한다.
도 12a 및 도 12b를 참조하면, 집적회로 소자(200F)는 도 11a 및 도 11b에 예시한 집적회로 소자(200E)와 대체로 동일한 구성을 가진다. 단, 비트 라인(BL)과 도전성 플러그(250)와의 사이, 및 비트 라인(BL)과 절연 펜스(244)와의 사이에는 하측 에어 스페이서(240AS)를 포함하는 절연 스페이서(SPC11)가 개재되어 있다. 절연 스페이서(SPC11) 중 비트 라인(BL)과 도전성 플러그(250)와의 사이에 개재된 부분은 하부 절연 스페이서를 구성할 수 있다. 절연 스페이서(SPC11)는 비트 라인(BL)의 측벽으로부터 차례로 배치된 절연 라이너(240A), 하측 에어 스페이서(240AS), 제2 절연 스페이서(240C), 및 제3 절연 스페이서(240D1)를 포함할 수 있다. 도 12a에서 "SPF"로 표시한 영역에서 볼 수 있는 바와 같이, 제3 절연 스페이서(240D1)는 제2 절연 스페이서(240C)의 저면과 제2 절연막(124)의 상면과의 사이의 공간을 채우면서 하측 에어 스페이서(240AS)의 일단을 폐쇄하도록 절연 라이너(240A)를 향해 수평 방향으로 연장되는 바닥부(240DB)를 포함한다. 이에 따라, 제3 절연 스페이서(240D1)는 X 방향에서 대략 "L"자 형 단면 형상을 가질 수 있으며, 하측 에어 스페이서(240AS)의 일단부는 절연 라이너(240A), 제2 절연 스페이서(240C), 및 제3 절연 스페이서(240D1)의 바닥부(240DB)에 의해 한정될 수 있다.
도 10a 및 도 10b에 예시한 집적회로 소자(200D)와 유사하게, 절연 캡핑 패턴(136)과 도전성 플러그(250)의 확장된 상부(250E)와의 사이, 및 절연 캡핑 패턴(136)과 절연 펜스(244)와의 사이에는 상측 에어 스페이서(262AS)를 포함하는 이중층 구조의 상부 절연 스페이서(262Y)가 개재되어 있다.
X 방향에서 절연 스페이서(SPC11)의 폭보다 상부 절연 스페이서(262Y)의 폭이 더 작다. 절연 스페이서(SPC11) 및 상부 절연 스페이서(262Y)는 각각 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가진다. 비트 라인(BL)과 도전성 플러그(250)의 확장된 상부(250E)와의 사이의 영역에는 절연 스페이서(SPC11) 중 절연 라이너(240A) 만 있을 수 있다. 상측 에어 스페이서(262AS)는 하측 에어 스페이서(240AS)와 연통할 수 있다. X 방향에서, 상측 에어 스페이서(262AS)의 폭은 하측 에어 스페이서(240AS)의 폭보다 더 작을 수 있다. 하측 에어 스페이서(240AS) 및 상측 에어 스페이서(262AS)는 각각 Y 방향으로 비트 라인(BL)과 나란히 연장되는 라인 형상을 가질 수 있다.
도 13a 내지 도 13m은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13m에서, (a)에는 도 1의 A - A' 선 단면에 대응하는 부분의 공정 순서에 따른 주요 구성들이 예시되어 있고, (b)에는 도 1의 B - B' 선 단면에 대응하는 부분의 공정 순서에 따른 주요 구성들이 예시되어 있다. 도 13g 내지 도 13l에서, (c)에는 해당 공정에서 얻어지는 결과물 중 일부 구성 요소들의 평면 구성이 예시되어 있다.
도 13a를 참조하면, 기판(110) 상에 소자 분리용 트렌치(T1)를 형성하고, 소자 분리용 트렌치(T1) 내에 소자분리막(112)을 형성한다.
소자분리막(112)에 의해 기판(110)에 활성 영역(ACT)이 정의될 수 있다. 소자분리막(112)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 소자분리막(112)은 한 종류의 절연막으로 이루어지는 단일층, 서로 다른 물질로 이루어지는 두 종류의 절연막으로 이루어지는 이중층, 또는 적어도 세 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
기판(110)에 복수의 워드 라인 트렌치(T2)를 형성할 수 있다. 복수의 워드 라인 트렌치(T2)는 X 방향으로 상호 평행하게 연장되며, 활성 영역(ACT)을 가로지르는 라인 형상을 가질 수 있다. 도 13의 (b)에 예시된 바와 같이, 저면에 단차가 형성된 복수의 워드 라인 트렌치(T2)를 형성하기 위하여, 소자분리막(112) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자분리막(112)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다. 복수의 워드 라인 트렌치(T2)가 형성된 결과물을 세정한 후, 복수의 워드 라인 트렌치(T2) 각각의 내부에 게이트 유전막(116), 워드 라인(118), 및 매몰 절연막(120)을 차례로 형성할 수 있다. 일부 실시예들에서, 복수의 워드 라인(118)을 형성한 후, 복수의 워드 라인(118) 각각의 양측에서 기판(110)에 불순물 이온을 주입하여 복수의 활성 영역(ACT)의 상면에 복수의 소스/드레인 영역을 형성할 수 있다. 다른 일부 실시예들에서, 복수의 워드 라인(118)을 형성하기 전에 복수의 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다.
게이트 유전막(116)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 게이트 유전막(116)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 유전막(116)은 HfO2, Al2O3, HfAlO3, Ta2O3, TiO2, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되지 않는다. 복수의 워드 라인(118)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 매몰 절연막(120)의 상면은 기판(110)의 상면과 실질적으로 동일 레벨에 위치될 수 있다. 복수의 매몰 절연막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. 복수의 매몰 절연막(120) 및 기판(110) 상에 제1 절연막(122) 및 제2 절연막(124)을 차례로 형성할 수 있다. 제1 절연막(122) 및 제2 절연막(124)은 복수의 활성 영역(ACT)의 상면, 소자분리막(112)의 상면, 및 복수의 매몰 절연막(120)의 상면을 덮도록 형성될 수 있다. 일부 실시예들에서, 제1 절연막(122)은 실리콘 산화막으로 이루어지고, 제2 절연막(124)은 실리콘 질화막으로 이루어질 수 있다.
도 13b를 참조하면, 제2 절연막(124) 상에 제1 도전층(130)을 형성한다. 제1 도전층(130)은 도핑된 폴리실리콘으로 이루어질 수 있다.
도 13c를 참조하면, 제1 도전층(130) 위에 마스크 패턴(MP1)을 형성한 후, 마스크 패턴(MP1)의 개구(MH)를 통해 노출되는 제1 도전층(130)을 식각하고 그 결과 노출되는 기판(110)의 일부 및 소자분리막(112)의 일부를 식각하여 기판(110)의 활성 영역(ACT)을 노출시키는 다이렉트 콘택홀(DCH)을 형성한다.
마스크 패턴(MP1)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 마스크 패턴(MP1)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다.
도 13d를 참조하면, 마스크 패턴(MP1)(도 13c 참조)을 제거하고, 다이렉트 콘택홀(DCH) 내에 다이렉트 콘택(DC)을 형성한다.
다이렉트 콘택(DC)을 형성하기 위한 예시적인 공정에서, 다이렉트 콘택홀(DCH)의 내부 및 제1 도전층(130)의 상부에 다이렉트 콘택홀(DCH)을 채우기에 충분한 두께의 제2 도전층을 형성하고, 제2 도전층이 다이렉트 콘택홀(DCH) 내에만 남도록 제2 도전층을 에치백 할 수 있다. 제2 도전층은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 13e를 참조하면, 제1 도전층(130) 및 다이렉트 콘택(DC)의 상부에 제3 도전층(132), 제4 도전층(134), 및 복수의 절연 캡핑 패턴(136)을 차례로 형성한다.
복수의 절연 캡핑 패턴(136)은 각각 Y 방향을 따라 길게 연장되는 라인 패턴으로 이루어질 수 있다. 제3 도전층(132) 및 제4 도전층(134)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 제3 도전층(132)은 TiSiN을 포함하고, 제4 도전층(134)은 W을 포함할 수 있다. 복수의 절연 캡핑 패턴(136)은 실리콘 질화막으로 이루어질 수 있다.
도 13f를 참조하면, 절연 캡핑 패턴(136)을 식각 마스크로 이용하여 하부의 제4 도전층(134), 제3 도전층(132), 제1 도전층(130), 및 다이렉트 콘택(DC) 각각의 일부를 식각하여 기판(110) 상에 복수의 비트 라인(BL)을 형성한다. 복수의 비트 라인(BL)은 제1 도전층(130), 제3 도전층(132), 및 제4 도전층(134) 각각의 남은 부분들로 이루어질 수 있다. 복수의 비트 라인(BL)이 형성된 후, 다이렉트 콘택(DC) 주변에서 다이렉트 콘택홀(DCH)의 일부가 다시 노출될 수 있다.
도 13g를 참조하면, 복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(136), 및 복수의 다이렉트 콘택(DC) 각각의 측벽들을 덮는 복수의 절연 스페이서(SPC1)를 형성한다. 복수의 절연 스페이서(SPC1)는 복수의 다이렉트 콘택홀(DCH)의 빈 공간을 채우도록 형성될 수 있다.
도 13g의 (c)에서 복수의 절연 스페이서(SPC1)가 형성된 후 얻어진 결과물의 일부 구성 요소들의 평면 구성이 예시되어 있다. 도 13g에서, (a)는 (c)의 A - A' 선 단면 구성에 대응하고, (b)는 (c)의 B - B' 선 단면 구성에 대응할 수 있다. 도 13g의 (c)에는 이해를 돕기 위하여 복수의 워드 라인(118)의 위치가 점선으로 표시되어 있다.
복수의 절연 스페이서(SPC1)는 복수의 비트 라인(BL)의 양 측벽을 덮도록 복수의 비트 라인(BL)과 평행하게 Y 방향으로 길게 연장될 수 있다. 복수의 절연 스페이서(SPC1)는 산화막, 질화막, 에어 스페이서, 또는 이들의 조합으로 이루어질 수 있다.
도 14a 내지 도 14c는 도 13g에 예시한 복수의 절연 스페이서(SPC1)를 형성하기 위한 예시적인 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 내지 도 14c에는 도 13g에서 "SP1"로 표시한 점선 영역에 대응하는 부분을 확대하여 도시하였다.
도 14a를 참조하면, 도 13f의 결과물에서 복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(136), 및 복수의 다이렉트 콘택(DC) 각각의 측벽들을 덮는 복수의 절연 라이너(140A)를 형성한다. 복수의 절연 라이너(140A)는 질화막으로 이루어질 수 있다. 일부 실시예들에서, 복수의 절연 라이너(140A)를 형성하기 위하여 도 13f의 결과물 전면에 질화물 라이너를 형성한 후, 상기 질화물 라이너를 에치백하여 복수의 절연 라이너(140A)가 남도록 할 수 있다.
도 14b를 참조하면, 복수의 절연 라이너(140A) 위에서 복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(136), 및 복수의 다이렉트 콘택(DC) 각각의 측벽들을 덮는 복수의 제1 절연 스페이서(140B)를 형성한다. 복수의 제1 절연 스페이서(140B)는 실리콘 산화막으로 이루어질 수 있다. 복수의 제1 절연 스페이서(140B)를 형성하기 위하여, 도 14a의 결과물 전면에 실리콘 산화막을 형성한 후, 상기 실리콘 산화막을 에치백하여 복수의 제1 절연 스페이서(140B)가 남도록 할 수 있다.
도 14c를 참조하면, 도 14b를 참조하여 설명한 복수의 제1 절연 스페이서(140B) 형성 공정과 유사한 공정에 의해, 복수의 제1 절연 스페이서(140B) 위에 복수의 제2 절연 스페이서(140C)를 형성한다. 복수의 제2 절연 스페이서(140C)는 실리콘 질화막으로 이루어질 수 있다.
다시 도 13g를 참조하면, 복수의 절연 스페이서(SPC1)가 형성된 후, 제2 절연막(124) 위에서 복수의 비트 라인(BL)과 복수의 절연 캡핑 패턴(136)을 포함하는 복수의 비트 라인 구조물 각각의 사이에 Y 방향을 따라 길게 연장되는 라인 공간(LS)이 한정될 수 있다.
도 13h를 참조하면, 복수의 비트 라인(BL) 각각의 사이에서 라인 공간(LS)을 복수의 콘택 공간(CS)으로 분리하기 위한 복수의 절연 펜스(144)를 형성한다. 복수의 절연 펜스(144)는 각각 워드 라인(118) 상에서 워드 라인(118)과 수직으로 오버랩되는 절연 플러그의 형태를 가질 수 있다. 이에 따라, 하나의 라인 공간(LS)에 형성된 복수의 절연 펜스(144)에 의해 상기 하나의 라인 공간(LS)이 기둥 형상의 복수의 콘택 공간(CS)으로 분리될 수 있다. 복수의 절연 펜스(144)는 실리콘 질화막으로 이루어질 수 있다. 일부 실시예들에서, 복수의 절연 펜스(144)를 형성하는 동안 복수의 절연 캡핑 패턴(136) 중 복수의 절연 펜스(144)에 인접한 일부 영역들이 복수의 절연 펜스(144)를 형성하는 데 수반되는 식각 공정 분위기에 노출되면서 복수의 절연 캡핑 패턴(136)의 일부 영역이 소모될 수 있으며, 그 결과로서 복수의 절연 캡핑 패턴(136)의 일부 영역의 높이가 낮아질 수도 있다.
그 후, 복수의 콘택 공간(CS)을 통해 노출되는 구조물들의 일부를 제거하여, 복수의 비트 라인(BL) 각각의 사이에서 기판(110)의 활성 영역(ACT)을 노출시키는 복수의 리세스 공간(R1)을 형성한다.
복수의 리세스 공간(R1)을 형성하기 위하여 이방성 식각, 등방성 식각, 또는 이들의 조합을 이용할 수 있다. 예를 들면, 복수의 비트 라인(BL) 각각의 사이에서 복수의 콘택 공간(CS)을 통해 노출되는 구조물들 중 제2 절연막(124) 및 제1 절연막(122)을 차례로 식각하기 위하여 이방성 식각 공정을 수행하고, 제1 절연막(122)을 식각한 결과 노출되는 기판(110)의 활성 영역(ACL)의 일부를 등방성 식각 공정으로 제거하여 복수의 리세스 공간(R1)을 형성할 수 있다. 복수의 리세스 공간(R1)은 각각 콘택 공간(CS)과 연통될 수 있다. 복수의 리세스 공간(R1)을 통해 기판(110)의 활성 영역(ACT)이 노출될 수 있다.
도 13i를 참조하면, 복수의 비트 라인(BL) 각각의 사이에서 복수의 리세스 공간(R1)을 채우면서 복수의 비트 라인(BL) 각각의 사이의 콘택 공간(CS)의 일부를 채우는 복수의 하부 도전성 플러그(150)를 형성한다.
기판(110)의 상면으로부터 복수의 하부 도전성 플러그(150) 각각의 상면까지의 수직 거리는 복수의 비트 라인(BL)의 상면까지의 수직 거리보다 더 클 수 있다. 복수의 하부 도전성 플러그(150)를 형성하기 위하여 도 13h의 결과물에서 복수의 리세스 공간(R1) 및 복수의 콘택 공간(CS)을 채우면서 복수의 절연 캡핑 패턴(136) 및 복수의 절연 펜스(144)의 상면들을 덮는 도전층을 형성한 후, 상기 도전층의 상측 일부를 에치백에 의해 제거하여 복수의 절연 캡핑 패턴(136) 및 복수의 절연 펜스(144)의 상면들을 노출시키고 복수의 콘택 공간(CS) 각각의 입구측 상부 공간을 다시 비울 수 있다. 상기 도전층 중 제거되지 않고 남아 있는 부분들은 복수의 하부 도전성 플러그(150)를 구성할 수 있다. 복수의 하부 도전성 플러그(150)는 도핑된 폴리실리콘으로 이루어질 수 있다.
도 13j를 참조하면, 복수의 콘택 공간(CS)(도 13i 참조) 각각의 입구측 상부 공간을 통해 노출되는 복수의 절연 스페이서(SPC1)의 적어도 일부를 제거하여, 복수의 절연 캡핑 패턴(136) 각각의 사이에서 워드 라인(118)의 길이 방향을 따라 양측 횡 방향으로 복수의 콘택 공간(CS)의 폭을 확장시켜 폭이 확장된 복수의 상부 콘택 공간(UCS)을 형성한다. X 방향에서 복수의 상부 콘택 공간(UCS)의 폭은 하부 도전성 플러그(150)의 폭보다 더 클 수 있다.
복수의 상부 콘택 공간(UCS)을 형성하기 위하여 복수의 절연 스페이서(SPC1)의 적어도 일부를 습식 식각할 수 있다. 예를 들면, 하부 도전성 플러그(150)의 위에서 노출되는 복수의 절연 스페이서(SPC1) 중 도 14c에 예시한 제1 절연 스페이서(140B) 및 제2 절연 스페이서(140C)를 습식 식각에 의해 제거하여, 복수의 상부 콘택 공간(UCS)에서 절연 라이너(140A)가 노출되도록 할 수 있다. 복수의 상부 콘택 공간(UCS)의 내부 측벽들 중 X 방향에서 서로 마주보는 한 쌍의 내부 측벽에서는 한 쌍의 절연 라이너(140A)가 노출되고, Y 방향에서 서로 마주보는 한 쌍의 내부 측벽에서는 한 쌍의 절연 펜스(144)가 노출될 수 있다.
상부 콘택 공간(UCS)이 형성된 후, 복수의 상부 콘택 공간(UCS)에서는 복수의 절연 캡핑 패턴(136)의 양 측벽에 절연 스페이서(SPC1)의 일부인 절연 라이너(140A)만 남아 있고, X 방향에서 복수의 하부 도전성 플러그(150) 각각의 양 측벽과, 복수의 절연 펜스(144) 각각의 양 측벽 위에는 절연 스페이서(SPC1)가 그대로 남아 있을 수 있다. 상부 콘택 공간(UCS)이 형성된 후 남아 있는 복수의 절연 스페이서(SPC1) 중 복수의 하부 도전성 플러그(150) 각각의 양 측벽을 덮는 부분들은 하부 절연 스페이서(140L)를 구성할 수 있다.
도 13k를 참조하면, 복수의 상부 콘택 공간(UCS) 각각의 내부 측벽들에서 노출되는 복수의 절연 라이너(140A)이 측벽들과 복수의 절연 펜스(144)의 측벽들을 덮는 복수의 상부 절연 스페이서(152)를 형성한다.
복수의 상부 절연 스페이서(152)를 형성하기 위하여 도 13j의 결과물 전면을 컨포멀(conformal)하게 덮는 절연막을 형성한 후, 상기 절연막을 에치백할 수 있다. 상기 절연막을 에치백하는 공정을 수행할 때, 복수의 하부 도전성 플러그(150)의 상면이 상기 에치백 공정 분위기에 노출될 수 있으며, 그 결과 복수의 하부 도전성 플러그(150)의 상면으로부터 일부 두께만큼 소모되어 복수의 하부 도전성 플러그(150)의 높이가 낮아질 수 있다. 복수의 상부 절연 스페이서(152)는 실리콘 질화막으로 이루어질 수 있다.
도 15a는 도 13k의 단면도 (a)에서 "D1"으로 표시한 영역을 확대한 도면으로서 도 13k의 평면도 (c)에서 "D2"로 표시한 영역의 A - A' 선 부분 단면도이고, 도 15b는 도 13k의 평면도 (c)에서 "D2"로 표시한 영역의 KC - KC' 선 부분 단면도이다.
도 13k, 도 15a, 및 도 15b를 참조하면, X 방향 즉 워드 라인(118)과 평행한 방향에서, 상부 절연 스페이서(152)의 폭(W1)은 하부 절연 스페이서(140L)의 폭(W2)보다 더 작다. 또한, 상부 절연 스페이서(152)의 폭(W1)과 절연 라이너(140A)의 폭(W3)과의 합(W1+W3)은 하부 절연 스페이서(140L)의 폭(W2)보다 더 작다. 따라서, X 방향 즉 워드 라인(118)과 평행한 방향에서 상부 절연 스페이서(152)에 의해 한정되는 상부 콘택 공간(UCS)의 폭은 하부 도전성 플러그(150)의 폭보다 더 크다.
도 15b에서 볼 수 있는 바와 같이, 하부 도전성 플러그(150) 및 상부 절연 스페이서(152)는 서로 이격되어 배치되고, 서로 접하지 않을 수 있다. 이에 따라, Y 방향 단면에서 볼 때, 상부 콘택 공간(UCS)은 하부 도전성 플러그(150)의 상면(150T)과 상부 절연 스페이서(152)의 저면과의 사이에 한정되는 틈새 공간(NS)을 포함할 수 있다.
도 13l을 참조하면, 복수의 상부 콘택 공간(UCS)에서 하부 도전성 플러그(150)를 덮는 확장된 도전성 플러그(154)를 형성한다. 확장된 도전성 플러그(154)의 상면(154T)은 하부 도전성 플러그(150)의 상면(150T)보다 더 큰 표면적을 가진다. X 방향 즉 워드 라인(118)과 평행한 방향에서, 확장된 도전성 플러그(154)는 대략 "T" 자형 단면 형상을 가질 수 있다. 이에 따라, 복수의 상부 콘택 공간(UCS)에 상부 도전층, 예를 들면 도 13m에 예시한 금속 실리사이드막(172)을 형성할 때, 확장된 도전성 플러그(154)가 생략된 상태에서 상기 상부 도전층이 하부 도전성 플러그(150)의 상면(150T)에 접하는 경우보다, 상기 상부 도전층이 확장된 도전성 플러그(154)의 상면(154T)에 접할 때 더 큰 접촉 면적을 확보할 수 있다.
확장된 도전성 플러그(154)를 형성하기 위한 예시적인 공정에서, 하부 도전성 플러그(150) 위에 복수의 상부 콘택 공간(UCS)을 채우기에 충분한 두께의 도전층을 형성한 후, 상기 도전층의 일부를 다시 에치백에 의해 제거하여 복수의 상부 콘택 공간(UCS) 각각의 일부만 채우는 확장된 도전성 플러그(154)가 남도록 할 수 있다. 확장된 도전성 플러그(154)는 도핑된 폴리실리콘으로 이루어질 수 있다.
일부 실시예들에서, 하부 도전성 플러그(150) 및 확장된 도전성 플러그(154)는 각각 동일한 도전 물질, 예를 들면 도핑된 폴리실리콘으로 이루어질 수 있다. 다른 일부 실시예들에서, 하부 도전성 플러그(150) 및 확장된 도전성 플러그(154)는 각각 서로 다른 도핑 농도를 가지는 도핑된 폴리실리콘으로 이루어질 수 있다. 일 예에서, 하부 도전성 플러그(150)를 구성하는 도핑된 폴리실리콘의 도핑 농도가 확장된 도전성 플러그(154)를 구성하는 도핑된 폴리실리콘의 도핑 농도보다 더 클 수 있다. 다른 예에서, 하부 도전성 플러그(150)를 구성하는 도핑된 폴리실리콘의 도핑 농도가 확장된 도전성 플러그(154)를 구성하는 도핑된 폴리실리콘의 도핑 농도보다 더 작을 수 있다.
일부 실시예들에서, 하부 도전성 플러그(150) 위에 확장된 도전성 플러그(154)를 형성하기 위하여 복수의 상부 콘택 공간(UCS)을 채우기에 충분한 두께의 도핑된 폴리실리콘층을 형성한 직후, 상기 도핑된 폴리실리콘층을 어닐링(annealing)하여, 형성하고자 하는 확장된 도전성 플러그(154)의 막질 특성을 개선할 수 있다. 상기 어닐링은 약 600 ∼ 1200 ℃의 온도로 수행될 수 있다. 상기 어닐링을 위하여 열, 플라즈마, 또는 레이저를 이용할 수 있다. 상기 어닐링 온도에 따라 하부 도전성 플러그(150)를 구성하는 도핑된 폴리실리콘층과 확장된 도전성 플러그(154)를 구성하는 도핑된 폴리실리콘층과의 사이의 계면이 남아 있을 수도 있고, 남아 있지 않을 수도 있다. 일부 실시예들에서, 확장된 도전성 플러그(154) 형성을 위한 도핑된 폴리실리콘층을 형성한 직후에 약 1000 ℃ 이상의 온도에서 어닐링하게 되면, 하부 도전성 플러그(150)를 구성하는 도핑된 폴리실리콘층과 확장된 도전성 플러그(154)를 구성하는 도핑된 폴리실리콘층의 리플로우(reflow)가 유도되어 하부 도전성 플러그(150)와 확장된 도전성 플러그(154)와의 사이에 계면이 존재하지 않게 되고, 이에 따라 하부 도전성 플러그(150) 및 확장된 도전성 플러그(154)는 일체로 연결된 구조를 가질 수도 있다. 다른 일부 실시예들에서, 확장된 도전성 플러그(154) 형성을 위한 도핑된 폴리실리콘층을 형성한 직후에 약 1000 ℃ 미만, 예를 들면 약 600 ∼ 900 ℃의 온도에서 어닐링하여 하부 도전성 플러그(150)와 확장된 도전성 플러그(154)와의 사이의 계면이 유지되도록 할 수 있다.
도 16a는 도 13l의 단면도 (a)에서 "D1"으로 표시한 영역을 확대한 도면으로서 도 13l의 평면도 (c)에서 "D2"로 표시한 영역의 A - A' 선 부분 단면도이고, 도 16b는 도 13l의 평면도 (c)에서 "D2"로 표시한 영역의 LC - LC' 선 부분 단면도이다.
도 13l, 도 16a, 및 도 16b를 참조하면, X 방향 즉 워드 라인(118)과 평행한 방향에서, 확장된 도전성 플러그(154)는 대략 "T" 자형 단면 형상을 가지는 반면, Y 방향 즉 비트 라인(BL)과 평행한 방향에서, 확장된 도전성 플러그(154)는 대략 역 "T" 자형 단면 형상을 가질 수 있다. 도 16b에서 볼 수 있는 바와 같이, 확장된 도전성 플러그(154)는 하부 도전성 플러그(150)의 상면(150T)과 상부 절연 스페이서(152)의 저면과의 사이의 틈새 공간(NS)(도 15b 참조)을 채우는 측방향 돌출부(154P)를 포함할 수 있다. 확장된 도전성 플러그(154)의 측방향 돌출부(154P)는 확장된 도전성 플러그(154)의 저면측에서 Y 방향을 따라 이웃하는 한 쌍의 절연 펜스(144)를 향해 양측으로 돌출된 형상을 가질 수 있다. 측방향 돌출부(154P)는 절연 펜스(144)의 측벽에 접할 수 있다. 측방향 돌출부(154P)로 인해, Y 방향 즉 비트 라인(BL)과 평행한 방향에서, 확장된 도전성 플러그(154)의 저면(154B)의 폭이 상면(154T)의 폭보다 더 클 수 있다.
도 13m을 참조하면, 복수의 상부 콘택 공간(UCS)(도 13l 참조)을 통해 노출되는 복수의 확장된 도전성 플러그(154) 위에 금속 실리사이드막(172)을 형성하고, 금속 실리사이드막(172) 위에서 복수의 상부 콘택 공간(UCS)을 채우면서 금속 실리사이드막(172)을 통해 확장된 도전성 플러그(154)에 연결되는 복수의 도전성 랜딩 패드(LP)를 형성한다.
하부 도전성 플러그(150)와, 확장된 도전성 플러그(154)와, 금속 실리사이드막(172)은 도 1에 예시한 베리드 콘택(BC)의 적어도 일부를 구성할 수 있다. 금속 실리사이드막(172)은 비교적 큰 표면적을 제공하는 확장된 도전성 플러그(154)의 상면(154T)(도 13l 참조)에 형성되므로, 금속 실리사이드막(172)의 형성 공정이 비교적 용이하며, 금속 실리사이드막(172)의 표면적이 비교적 크게 증가될 수 있어 베리드 콘택(BC)의 콘택 저항을 감소시키는 데 기여할 수 있다.
복수의 도전성 랜딩 패드(LP)는 금속 실리사이드막(172) 위에서 복수의 상부 콘택 공간(UCS)을 채우면서 복수의 비트 라인(BL)의 일부와 수직으로 오버랩되도록 절연 캡핑 패턴(136)의 상부까지 연장될 수 있다. 복수의 도전성 랜딩 패드(LP)는 도전성 배리어막(174)과, 도전성 배리어막(174) 위에서 상부 콘택 공간(UCS)의 남은 공간을 채우면서 복수의 비트 라인(BL)의 상부까지 연장되는 도전층(176)을 포함할 수 있다. 도전성 배리어막(174)은 Ti/TiN 적층 구조로 이루어질 수 있다. 도전층(176)은 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 도전층(176)은 텅스텐(W)을 포함할 수 있다.
도전층(176) 위에 도전층(176)의 일부를 노출시키는 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 도전성 배리어막(174), 도전층(176) 및 그 주위의 절연막들을 식각하여, 도전성 배리어막(174) 및 도전층(176) 중 남은 부분들로 이루어지는 복수의 도전성 랜딩 패드(LP)를 형성할 수 있다. 상기 마스크 패턴은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 도전성 랜딩 패드(LP)는 복수의 아일랜드 패턴으로 이루어질 수 있다. 복수의 도전성 랜딩 패드(LP) 중 상부 콘택 공간(UCS)의 외부로 연장된 부분들은 도 1에 예시한 복수의 도전성 랜딩 패드(LP)를 구성할 수 있다. 복수의 도전성 랜딩 패드(LP)를 형성하는 데 수반되는 식각 공정 분위기에 의해 복수의 도전성 랜딩 패드(LP) 주위에서 복수의 절연 캡핑 패턴(136) 및 그 측벽을 덮는 복수의 절연 스페이서(SPC1) 각각의 일부 영역들이 함께 제거되어 복수의 절연 캡핑 패턴(136) 및 복수의 절연 스페이서(SPC1) 각각의 일부 영역의 높이가 낮아질 수 있다.
복수의 도전성 랜딩 패드(LP) 주위의 공간을 절연막(180)으로 채워 복수의 도전성 랜딩 패드(LP)를 상호 전기적으로 절연시킬 수 있다. 그 후, 절연막(180) 위에 복수의 도전성 랜딩 패드(LP)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극을 형성할 수 있다.
도 2a 내지 도 2c에 예시한 집적회로 소자(100A)를 제조하기 위하여 도 13a 내지 도 13m를 참조하여 설명한 방법을 이용할 수 있다. 도 13m에는 복수의 도전성 랜딩 패드(LP)가 상부 콘택 공간(UCS)의 남은 공간을 채우면서 복수의 비트 라인(BL)의 상부까지 연장되는 형상을 가지는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 복수의 도전성 랜딩 패드(LP) 대신, 도 2a에 예시한 바와 같이 상부 콘택 공간(UCS)을 채우지만 상부 콘택 공간(UCS)의 외부로는 연장되지 않는 도전성 랜딩 패드(190)를 형성할 수도 있다.
도 13a 내지 도 13m을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 의하면, 복수의 비트 라인(BL) 각각의 사이에서 기판(110)의 활성 영역(ACT)에 연결되는 콘택 구조물인 베리드 콘택(BC)을 형성하는 데 있어서, 복수의 비트 라인(BL) 각각의 사이에서 라인 공간(LS)에 복수의 절연 펜스(144)를 형성하여 복수의 콘택 공간(CS)으로 분리한 후, 복수의 콘택 공간(CS) 각각의 상부 폭을 워드 라인(118)의 길이 방향을 따라 양측 횡 방향으로 확장하여 복수의 상부 콘택 공간(UCS)을 형성하고, 복수의 상부 콘택 공간(UCS)에 위치되는 비교적 큰 표면적의 상면(154T)을 가지는 확장된 도전성 플러그(154)를 형성한 후, 확장된 도전성 플러그(154)의 상면(154T)에 금속 실리사이드막(172)을 형성한다. 따라서, 금속 실리사이드막(172)의 형성 공정이 비교적 용이하며, 금속 실리사이드막(172)의 표면적을 비교적 크게 증가시킬 수 있어 금속 실리사이드막(172)을 포함하는 콘택 구조물의 콘택 저항을 감소시키는 데 기여할 수 있다.
도 17은 도 14c에 예시한 절연 스페이서(SPC1)와 유사하게, 절연 라이너(140A), 제1 절연 스페이서(140B), 및 제2 절연 스페이서(140C)를 포함하는 절연 스페이서(SPC2)를 형성한 경우, 도 13k를 참조하여 설명한 바와 같이 복수의 상부 절연 스페이서(152)를 형성한 후에 얻어질 수 있는 구조를 예시한 부분 단면도이다.
도 17을 참조하면, 도 15a를 참조하여 설명한 바와 유사하게, X 방향 즉 워드 라인(118)과 평행한 방향에서, 상부 절연 스페이서(152)의 폭은 절연 스페이서(SPC2) 중 하부 도전성 플러그(150)의 양 측벽을 덮는 부분의 폭보다 더 작다. 절연 스페이서(SPC2)의 제1 절연 스페이서(140B) 중 하부 도전성 플러그(150)의 양 측벽을 덮는 부분은 상부 절연 스페이서(152)과 수직으로 오버랩되도록 배치될 수 있다. 도 17을 참조하여 설명한 바를 참조하여, 도 3a 및 도 3b에 예시한 집적회로 소자(100B)를 제조할 수 있다.
다른 일부 실시예들에서, 도 13m을 참조하여 설명한 공정들에서, 복수의 도전성 랜딩 패드(LP)를 형성한 후, 이들 주위의 공간을 절연막(180)으로 채우기 전에, 도 17에 예시한 절연 스페이서(SPC2)의 일부인 제1 절연 스페이서(140B)를 습식 식각 공정에 의해 제거하여, 도 4a 및 도 4b에 예시한 집적회로 소자(100C)와 같이 하측 에어 스페이서(140AS)를 포함하는 구조를 형성할 수 있다.
도 18a 및 도 18b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 18a 및 도 18b를 참조하여 도 5a 및 도 5b에 예시한 집적회로 소자(100D)의 제조 방법에 대하여 설명한다. 도 18a는 도 13l의 평면도 (c)에서 "D2"로 표시한 영역의 A - A' 선 단면에 대응하는 영역의 부분 단면도이고, 도 18b는 도 13l의 평면도 (c)에서 "D2"로 표시한 영역의 LC - LC' 선 단면에 대응하는 영역의 부분 단면도이다.
도 18a 및 도 18b를 참조하여 설명하는 집적회로 소자의 제조 방법은 도 13a 내지 도 13m을 참조하여 설명한 방법과 대체로 동일하다. 단, 도 13k를 참조하여 설명한 상부 절연 스페이서(152) 대신 이중층으로 이루어지는 상부 절연 스페이서(162)를 형성한다.
도 18a 및 도 18b를 참조하여 보다 구체적으로 설명하면, 도 13a 내지 도 13j를 참조하여 설명한 바와 같은 공정들을 수행한 후, 복수의 상부 콘택 공간(UCS) 각각의 내부 측벽들에서 노출되는 복수의 절연 라이너(140A) 및 복수의 절연 펜스(144)를 덮는 복수의 상부 절연 스페이서(162)를 형성한다. 복수의 상부 절연 스페이서(162)는 각각 산화물 스페이서(162A)와 질화물 스페이서(162B)를 포함할 수 있다.
X 방향 즉 워드 라인(118)과 평행한 방향에서, 산화물 스페이서(162A)의 폭과 질화물 스페이서(162B)의 폭의 합은 절연 스페이서(SPC4) 중 비트 라인(BL)과 하부 도전성 플러그(150)와의 사이에 개재되는 부분인 하부 절연 스페이서의 폭보다 더 작다. 또한, 절연 라이너(140A)의 폭, 산화물 스페이서(162A)의 폭, 및 질화물 스페이서(162B)의 폭의 합은 상기 하부 절연 스페이서의 폭보다 더 작다. 따라서, X 방향 즉 워드 라인(118)과 평행한 방향에서 상부 절연 스페이서(162)에 의해 한정되는 상부 콘택 공간(UCS)의 폭은 하부 도전성 플러그(150)의 폭보다 더 크다.
그 후, 도 13l을 참조하여 설명한 바와 유사하게, 복수의 상부 콘택 공간(UCS)에서 하부 도전성 플러그(150)를 덮는 확장된 도전성 플러그(154)를 형성할 수 있다. 그 후, 도 13m을 참조하여 설명한 바와 유사한 공정들을 수행하여, 도 13m에 예시한 구조와 유사한 구조를 가지되, 상부 절연 스페이서(152) 대신 도 5a에 예시한 이중막 구조의 상부 절연 스페이서(162)를 포함하는 집적회로 소자(100D)를 제조할 수 있다. 상부 절연 스페이서(162)는 도 5b에 예시한 바와 같이 확장된 도전성 플러그(154)를 포위하는 링 형상의 평면 구조를 가질 수 있다.
도 6a 및 도 6b에 예시한 집적회로 소자(100E)를 제조하기 위하여, 도 13m을 참조하여 설명한 공정들에서 복수의 도전성 랜딩 패드(LP)를 형성한 후, 이들 주위의 공간을 절연막(180)으로 채우기 전에, 도 18a 및 도 18b에 예시한 상부 절연 스페이서(162)의 일부인 산화물 스페이서(162A)와, 절연 스페이서(SPC4)의 일부인 제1 절연 스페이서(140B)를 습식 식각 공정에 의해 제거하여 하측 에어 스페이서(140AS) 및 상측 에어 스페이서(162AS)를 형성할 수 있다.
도 19a 내지 도 19g는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 19a 내지 도 19g에서, (a)에는 도 1의 A - A' 선 단면에 대응하는 부분의 공정 순서에 따른 주요 구성들이 예시되어 있고, (b)에는 도 1의 B - B' 선 단면에 대응하는 부분의 공정 순서에 따른 주요 구성들이 예시되어 있다. 또한, 도 19a 내지 도 19f에서, (c)에는 해당 공정에서 얻어지는 결과물 중 일부 구성 요소들의 평면 구성이 예시되어 있다.
도 19a를 참조하면, 도 13a 내지 도 13g를 참조하여 복수의 절연 스페이서(SPC1)의 형성 방법에 대하여 설명한 바와 같은 방법으로 복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(136), 및 복수의 다이렉트 콘택(DC) 각각의 측벽들을 덮는 복수의 절연 스페이서(240)를 형성한다.
일부 실시예들에서, 복수의 절연 스페이서(240)는 도 14a 내지 도 14c에 예시한 방법에 의해 형성될 수 있다. 다른 일부 실시예들에서, 복수의 절연 스페이서(240)는 도 14a 내지 도 14c에 예시한 방법과는 다른 방법으로 형성될 수 있다.
도 20a 내지 도 20c는 도 19a에 예시한 복수의 절연 스페이서(240)를 형성하기 위한 예시적인 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 20a 내지 도 20c에는 도 19a에서 "SP2"로 표시한 점선 영역에 대응하는 부분을 확대하여 도시하였다.
도 20a를 참조하면, 복수의 비트 라인(BL), 복수의 절연 캡핑 패턴(136), 및 복수의 다이렉트 콘택(DC) 각각의 측벽들을 덮는 복수의 절연 라이너(240A)를 형성한다. 복수의 절연 라이너(240A)에 대한 보다 상세한 구성은 도 14a를 참조하여 복수의 절연 라이너(140A)에 대하여 설명한 바와 같다. 그 후, 복수의 절연 라이너(240A)가 형성된 결과물 전면을 컨포멀하게 덮는 산화물 라이너(240BL)를 형성한다.
도 20b를 참조하면, 산화물 라이너(240BL) 위에 질화물 라이너를 형성한 후, 상기 질화물 라이너를 에치백하여 제2 절연 스페이서(240C)를 형성한다. 이 때, 상기 질화물 라이너를 에치백한 결과로서 노출되는 산화물 라이너(240BL)를 함께 에치백하여 라인 공간(LS)의 바닥면에서 제2 절연막(124)을 노출시키고 복수의 절연 캡핑 패턴(136) 각각의 상면을 노출시킬 수 있다. 그 결과, 산화물 라이너(240BL)는 라인 공간(LS) 내부에서 절연 라이너(240A)와 제2 절연 스페이서(240C)와의 사이, 및 제2 절연 스페이서(240C)의 저면과 제2 절연막(124)의 상면과의 사이에 남게 될 수 있다.
도 20c를 참조하면, 라인 공간(LS)의 바닥 근방 및 입구 근방에서 노출된 산화물 라이너(240BL)의 일부를 습식 식각 공정으로 제거하여, 산화물 라이너(240BL)의 남는 부분으로 이루어지는 제1 절연 스페이서(240B)를 형성하고, 라인 공간(LS)의 바닥 근방에서 절연 라이너(240A)를 노출시킨다. 이 때, 라인 공간(LS)의 바닥 근방 및 입구 근방에서 산화물 라이너(240BL)의 일부가 제거되어 감에 따라 제2 절연 스페이서(240C)의 상면이 산화물 라이너(240BL)보다 상부로 더 돌출된 부분들을 포함하게 되고, 이와 같이 제2 절연 스페이서(240C) 중 산화물 라이너(240BL)보다 상부로 더 돌출된 부분들은 산화물 라이너(240BL)의 습식 식각 분위기에 노출되면서 3 차원 식각 효과에 의해 일부 소모될 수 있다. 그 결과, 산화물 라이너(240BL)가 식각되어 감에 따라 제2 절연 스페이서(240C)의 높이도 낮아질 수 있다. 일부 실시예들에서, 산화물 라이너(240BL)의 일부를 습식 식각 공정으로 제거하기 위하여 불산(HF)을 이용할 수 있다.
다시 도 19a를 참조하면, 복수의 절연 스페이서(240)가 형성된 후, 제2 절연막(124) 위에서 복수의 비트 라인(BL)과 복수의 절연 캡핑 패턴(136)을 포함하는 복수의 비트 라인 구조물 각각의 사이에 Y 방향을 따라 길게 연장되는 라인 공간(LS)이 한정될 수 있다. 복수의 절연 스페이서(240)를 형성하는 공정 중, 예를 들면 도 20b를 참조하여 설명한 제2 절연 스페이서(240C)의 형성 공정 후, 라인 공간(LS)의 바닥면에서 노출되는 구조물들의 일부를 제거하여, 복수의 비트 라인(BL) 각각의 사이에서 기판(110)의 활성 영역(ACT)을 노출시키는 복수의 리세스 공간(R2)을 형성할 수 있다. 복수의 리세스 공간(R2)을 형성하기 위한 상세한 공정은 도 13h를 참조하여 복수의 리세스 공간(R1)의 형성에 대하여 설명한 바와 대체로 유사하다. 단, 본 예에서 복수의 리세스 공간(R2)은 각각 복수의 라인 공간(LS)의 길이 방향인 Y 방향을 따라 길게 연장되는 라인 형상을 가질 수 있다. 복수의 리세스 공간(R2)을 형성하는 동안, 복수의 라인 공간(LS)을 통해 노출되는 매몰 절연막(120)의 상면도 일부 소모되어 매몰 절연막(120)의 상면에 복수의 리세스 라인(120R)이 형성될 수 있다. 복수의 리세스 공간(R2)은 각각 대응하는 라인 공간(LS)과 연통될 수 있다. 복수의 리세스 공간(R2)을 통해 기판(110)의 활성 영역(ACT)이 노출될 수 있다.
도 19a의 (c)에서 복수의 리세스 공간(R1) 및 복수의 리세스 라인(120R)이 형성된 후 얻어진 결과물의 일부 구성 요소들의 평면 구성이 예시되어 있다. 도 19a의 (c)에는 이해를 돕기 위하여 복수의 워드 라인(118)의 위치가 점선으로 표시되어 있다.
도 19b를 참조하면, 복수의 비트 라인(BL) 각각의 사이에서 복수의 리세스 공간(R2)을 채우면서 복수의 비트 라인(BL) 각각의 사이의 라인 공간(LS)의 일부를 채우는 복수의 몰드(242)를 형성한다.
복수의 몰드(242) 각각의 상면 레벨은 복수의 비트 라인(BL)의 상면 레벨보다 더 높을 수 있다. 복수의 몰드(242)를 형성하기 위하여 도 19a의 결과물에서 복수의 리세스 공간(R2) 및 복수의 라인 공간(LS)을 채우면서 복수의 절연 캡핑 패턴(136)의 상면들을 덮는 몰드층을 형성한 후, 상기 몰드층의 상측 일부를 에치백에 의해 제거하여 복수의 절연 캡핑 패턴(136)의 상면들을 노출시키고 복수의 라인 공간(LS) 각각의 입구측 상부 공간을 다시 비울 수 있다. 복수의 몰드(242)는 탄소 함유막 또는 폴리실리콘막으로 이루어질 수 있다. 일부 실시예들에서, 상기 탄소 함유막은 SOH(spin-on hardmask) 막으로 이루어질 수 있다. 상기 SOH 막은 그 총 중량을 기준으로 약 85 ∼ 99 중량%의 비교적 높은 탄소 함량을 가지는 유기 화합물로 이루어질 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다.
도 19c를 참조하면, 복수의 라인 공간(LS)(도 19b 참조) 각각의 입구측 상부 공간을 통해 노출되는 복수의 절연 스페이서(240)의 적어도 일부를 제거하여, 복수의 절연 캡핑 패턴(136) 각각의 사이에서 복수의 라인 공간(LS)의 입구측 상부 공간을 X 방향 즉 워드 라인(118)의 길이 방향을 따라 양측 횡 방향으로 확장시켜 폭이 확장된 복수의 상부 라인 공간(ULS)을 형성한다. X 방향에서 복수의 상부 라인 공간(ULS)의 폭은 몰드(242)의 폭보다 더 크다.
복수의 상부 라인 공간(ULS)을 형성하기 위하여 복수의 절연 스페이서(240)의 적어도 일부를 습식 식각할 수 있다. 일부 실시예들에서, 복수의 절연 스페이서(240)가 도 14a 내지 도 14c를 참조하여 설명한 방법으로 형성된 경우, 복수의 상부 라인 공간(ULS)을 형성하기 위하여 도 13j를 참조하여 설명한 바와 유사하게 몰드(242)의 상부에서 노출되는 복수의 절연 스페이서(240) 중 제1 절연 스페이서(140B) 및 제2 절연 스페이서(140C)를 습식 식각에 의해 제거하여, 복수의 상부 콘택 공간(UCS)에서 절연 라이너(140A)가 노출되도록 할 수 있다. 다른 일부 실시예들에서, 복수의 절연 스페이서(240)가 도 20a 내지 도 20c를 참조하여 설명한 방법으로 형성된 경우, 복수의 상부 라인 공간(ULS)을 형성하기 위하여 몰드(242)의 상부에서 노출되는 복수의 절연 스페이서(240) 중 도 20c에 예시한 제1 절연 스페이서(240B) 및 제2 절연 스페이서(240C)를 습식 식각에 의해 제거하여, 복수의 상부 라인 공간(ULS)에서 절연 라이너(240A)가 노출되도록 할 수 있다. 복수의 상부 라인 공간(ULS)의 내부 측벽들 중 X 방향에서 서로 마주보는 한 쌍의 내부 측벽에서는 한 쌍의 절연 라이너(240A)가 노출될 수 있다.
도 19d를 참조하면, 도 13k를 참조하여 상부 절연 스페이서(152) 형성 방법에 대하여 설명한 바와 유사한 방법으로, 복수의 상부 라인 공간(ULS) 각각의 내부 측벽들에서 노출되는 복수의 절연 라이너(240A)를 덮는 복수의 상부 절연 스페이서(252)를 형성한다. 단, 상부 절연 스페이서(252)는 Y 방향으로 복수의 비트 라인(BL)과 나란히 연장되는 라인 형상을 가지도록 형성될 수 있다.
도 13k를 참조하여 하부 도전성 플러그(150)에 대하여 설명한 바와 유사하게, 복수의 상부 절연 스페이서(252)를 형성하는 동안 몰드(242)가 그 상면으로부터 일부 두께만큼 소모되어 몰드(242)의 높이가 낮아질 수 있다.
도 19e를 참조하면, 도 19d의 결과물에서 몰드(242)를 제거한 후, 도 13h를 참조하여 복수의 절연 펜스(144) 형성 공정에 대하여 설명한 바와 유사한 방법으로, 복수의 비트 라인(BL) 각각의 사이에 복수의 절연 펜스(244)를 형성한다.
복수의 절연 펜스(244) 중 복수의 상부 라인 공간(ULS)을 채우는 부분은 그 하부보다 더 큰 폭을 가질 수 있다. 복수의 절연 펜스(244)는 실리콘 질화막으로 이루어질 수 있다. 복수의 절연 펜스(244)에 의해 복수의 라인 공간(LS) 및 복수의 상부 라인 공간(ULS)이 복수의 콘택 공간(CS2)으로 분리될 수 있다.
도 19f를 참조하면, 도 13i를 참조하여 복수의 하부 도전성 플러그(150) 형성 공정에 대하여 설명한 바와 유사한 방법으로, 복수의 비트 라인(BL) 각각의 사이에서 복수의 리세스 공간(R2)을 채우면서 복수의 비트 라인(BL) 각각의 사이의 콘택 공간(CS2)의 일부를 채우는 복수의 도전성 플러그(250)를 형성한다. 복수의 도전성 플러그(250) 각각의 상면(250T)의 레벨은 복수의 상부 절연 스페이서(152) 각각의 저면 레벨보다 더 높을 수 있다. 복수의 도전성 플러그(250) 각각의 상부는 복수의 상부 라인 공간(ULS)(도 19d 참조) 중 복수의 절연 펜스(244)로 구분되는 복수의 콘택 공간(CS2)(도 19e 참조)의 일부를 채운다. 이에 따라, 복수의 도전성 플러그(250) 각각의 상부는 하부보다 더 큰 폭을 가질 수 있다. 기판(110) 상부에서 복수의 도전성 플러그(250)의 X 방향을 따르는 단면 형상이 대략 "T" 자형 일 수 있다.
도 21a는 도 19f의 단면도 (a)에서 "D21"으로 표시한 영역을 확대한 도면으로서 도 19f의 평면도 (c)에서 "D22"로 표시한 영역의 A - A' 선 부분 단면도이고, 도 21b는 도 19f의 평면도 (c)에서 "D22"로 표시한 영역의 FC - FC' 선 부분 단면도이다.
도 19f, 도 21a 및 도 21b를 참조하면, X 방향 즉 워드 라인(118)과 평행한 방향에서, 도전성 플러그(250)의 상면(250T)은 도전성 플러그(250)의 하부보다 더 큰 폭을 가질 수 있다. 이에 따라, 기판(110) 상에서 도전성 플러그(250)의 단면 형상이 대략 "T" 자형 일 수 있다.
반면, 도 21b에서 볼 수 있는 바와 같이, Y 방향 즉 비트 라인(BL)과 평행한 방향을 따르는 단면에서, 도전성 플러그(250)의 측벽들 중 상호 반대측에 있는 양 측벽은 각각 비트 라인(BL)에 인접한 부분으로부터 절연 캡핑 패턴(136)에 인접한 부분까지 콘택 공간(CS2)의 높이 방향을 따라 단차 없이 평탄하게 연장될 수 있다. 따라서, 도전성 플러그(250)는 절연 펜스(244)에 접하는 평탄한 측벽을 가질 수 있다. 일부 실시예들에서, 도전성 플러그(250)는 콘택 공간(CS2)의 높이 방향을 따라 일정한 폭을 가질 수 있다. 또한, 절연 펜스(244)의 측벽들 중 Y 방향 즉 비트 라인(BL)과 평행한 방향에서 상호 반대측에 있는 양 측벽은 상부 절연 스페이서(252)로 덮이지 않을 수 있다. 따라서, 도전성 플러그(250)의 상면(250T)에서 비교적 큰 접촉 면적을 확보할 수 있다.
도 19g를 참조하면, 도 13m을 참조하여 설명한 바와 유사한 방법으로, 복수의 콘택 공간(CS2)을 통해 노출되는 복수의 도전성 플러그(250) 각각의 위에 금속 실리사이드막(172)을 형성하고, 금속 실리사이드막(172) 위에 복수의 도전성 랜딩 패드(LP)를 형성한다. 도전성 플러그(250)와, 금속 실리사이드막(172)은 도 1에 예시한 베리드 콘택(BC)의 적어도 일부를 구성할 수 있다. 복수의 도전성 랜딩 패드(LP) 주위의 공간은 절연막(180)으로 채워질 수 있다. 그 후, 절연막(180) 위에 복수의 도전성 랜딩 패드(LP)에 전기적으로 연결 가능한 복수의 커패시터 하부 전극을 형성할 수 있다.
도 19a 내지 도 19g를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 의하면, 복수의 비트 라인(BL) 각각의 사이에서 기판(110)의 활성 영역(ACT)에 연결되는 콘택 구조물인 베리드 콘택(BC)을 형성하는 데 있어서, 복수의 비트 라인(BL) 각각의 사이에서 라인 공간(LS)의 상부 폭을 X 방향 즉 워드 라인(118)의 길이 방향을 따라 양측 횡 방향으로 확장하여 복수의 상부 콘택 공간(UCS)을 형성하고, 복수의 상부 콘택 공간(UCS)에 위치되는 비교적 큰 표면적의 상면을 가지는 도전성 플러그(250)를 형성한 후, 도전성 플러그(250)의 상면(250T)에 금속 실리사이드막(172)을 형성한다. 따라서, 금속 실리사이드막(172)의 형성 공정이 비교적 용이하며, 금속 실리사이드막(172)의 표면적을 비교적 크게 증가시킬 수 있어 금속 실리사이드막(172)을 포함하는 콘택 구조물의 콘택 저항을 감소시키는 데 기여할 수 있다.
도 22a 및 도 22b는 도 19a 내지 도 19g를 참조하여 설명한 집적회로 소자의 제조 방법에서, 복수의 절연 스페이서(240)가 각각 도 14c에 예시한 바와 유사하게 절연 라이너(140A), 제1 절연 스페이서(140B), 및 제2 절연 스페이서(140C)를 포함하도록 형성된 경우, 도 19f의 공정에 따라 도전성 플러그(250)를 형성한 후에 얻어질 수 있는 구조를 예시한 부분 단면도들이다.
도 22a는 도 19f의 평면도 (c)에서 "D22"로 표시한 영역의 A - A' 선 단면 영역에 대응하는 본 예의 부분 단면도이고, 도 22b는 도 19f의 평면도 (c)에서 "D22"로 표시한 영역의 FC - FC' 선 단면 영역에 대응하는 본 예의 부분 단면도이다.
도 22a 및 도 22b를 참조하면, X 방향 즉 워드 라인(118)과 평행한 방향에서, 상부 절연 스페이서(252)의 폭은 절연 스페이서(240)의 폭보다 더 작다. 상부 절연 스페이서(252)는 절연 스페이서(240)의 제1 절연 스페이서(140B)와 수직으로 오버랩되도록 배치될 수 있다. 도 19a 내지 도 19g을 참조하여 설명한 집적회로 소자의 제조 방법으로부터 도 22a 및 도 22b를 참조하여 설명한 바를 참조하여 도 7a 내지 도 7c에 예시한 바와 같이 삼중층 구조의 절연 스페이서(SPC6)를 포함하는 집적회로 소자(200A)를 제조할 수 있다.
도 8에 예시한 집적회로 소자(200B)를 제조하기 위하여, 도 22a 및 도 22b를 참조하여 설명한 바를 이용할 수 있다. 단, 도 19g의 구조를 형성하기 위한 공정들에서, 복수의 도전성 랜딩 패드(LP)를 형성한 후, 이들 주위의 공간을 절연막(180)으로 채우기 전에, 도 22a에 예시한 제1 절연 스페이서(140B)를 제거하여 하측 에어 스페이서(140AS)를 형성하는 공정을 더 포함할 수 있다. 그 결과, 라인 공간(LS)의 하부에는 절연 라이너(140A), 하측 에어 스페이서(140AS), 및 제2 절연 스페이서(140C)를 포함하는 절연 스페이서(SPC7)가 남게 될 수 있다.
도 23a 및 도 23b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 23a는 도 19f의 평면도 (c)에서 "D22"로 표시한 영역의 A - A' 선 단면 영역에 대응하는 본 예의 부분 단면도이고, 도 23b는 도 19f의 평면도 (c)에서 "D22"로 표시한 영역의 FC - FC' 선 단면 영역에 대응하는 본 예의 부분 단면도이다. 도 23a 및 도 23b를 참조하여 도 9a에 예시한 집적회로 소자(200C)의 제조 방법에 대하여 설명한다.
도 23a를 참조하면, 도 9a에 예시한 집적회로 소자(200C)의 제조 방법은 도 19a 내지 도 19g와, 도 22a 및 도 22b를 참조하여 설명한 방법들과 대체로 동일하다. 단, 도 19d를 참조하여 설명한 상부 절연 스페이서(252) 대신 이중층으로 이루어지는 상부 절연 스페이서(262)를 형성한다. 상부 절연 스페이서(262)를 형성하기 위한 보다 구체적인 설명은 도 18a 및 도 18b를 참조하여 상부 절연 스페이서(162)의 형성 방법에 대하여 설명한 바를 참조한다. 단, 상부 절연 스페이서(262)는 비트 라인(BL)의 연장 방향을 따라 선형으로 길게 연장되는 형상을 가지도록 형성될 수 있다.
상부 절연 스페이서(262)는 절연 라이너(140A)를 덮는 산화물 스페이서(262A)와, 상기 산화물 스페이서(262A) 위에서 절연 라이너(140A)를 덮는 질화물 스페이서(262B)를 포함할 수 있다. 산화물 스페이서(262A) 및 질화물 스페이서(262B)는 각각 비트 라인(BL)의 연장 방향을 따라 선형으로 길게 연장되는 형상을 가지도록 형성될 수 있다. 도 23a에 예시한 절연 스페이서(240)는 도 9a에 예시한 절연 스페이서(SPC8)를 구성할 수 있다.
도 10a 및 도 10b에 예시한 집적회로 소자(200D)를 제조하기 위하여, 도 23a 및 도 23b를 참조하여 설명한 바를 이용할 수 있다. 단, 도 19g의 구조를 형성하기 위한 공정들에서, 복수의 도전성 랜딩 패드(LP)를 형성한 후, 이들 주위의 공간을 절연막(180)으로 채우기 전에, 도 23a에 예시한 제1 절연 스페이서(140B) 및 산화물 스페이서(262A)를 제거하여 하측 에어 스페이서(140AS) 및 상측 에어 스페이서(262AS)를 형성하는 공정을 더 포함할 수 있다. 하측 에어 스페이서(140AS) 및 상측 에어 스페이서(262AS)는 상호 연통될 수 있다. X 방향 즉 워드 라인(118)과 평행한 방향에서 하부의 하측 에어 스페이서(140AS)의 폭보다 상측 에어 스페이서(262AS)의 폭이 더 작다. 따라서, 후속 공정에서 절연막(180)을 형성할 때 비교적 좁은 입구를 가지는 상측 에어 스페이서(262AS)를 절연막(180)으로 덮게 되므로 비교적 용이하게 상측 에어 스페이서(262AS)를 폐쇄시킬 수 있다. 따라서, 비트 라인(BL)의 연장 방향을 따라 길게 연장되는 하측 에어 스페이서(140AS) 및 상측 에어 스페이서(262AS)를 포함하는 집적회로 소자(200D)를 용이하게 제조할 수 있다.
도 24a 및 도 24b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 24a 및 도 24b를 참조하여 도 11a 및 도 11b에 예시한 집적회로 소자(200E)의 제조 방법에 대하여 설명한다.
도 24a를 참조하면, 도19a 내지 도 19c를 참조하여 설명한 바와 유사한 공정들을 수행하여, 라인 공간(LS)(도 19a 참조) 각각의 입구측 상부 공간을 통해 노출되는 복수의 절연 스페이서(240)의 적어도 일부를 제거하고 복수의 절연 캡핑 패턴(136) 각각의 사이에서 X 방향 양측으로 폭이 확장된 복수의 상부 라인 공간(ULS)을 형성한다. 단, 본 예에서는, 도 19a를 참조하여 설명한 바와 달리, 절연 스페이서(240)가 형성된 매몰 절연막(120)의 상면에 복수의 리세스 라인(120R)이 형성되지 않고 매몰 절연막(120)의 상부에서 라인 공간(LS)(도 19a 참조)을 통해 제2 절연막(124)의 상면이 노출된 상태에서 후속 공정을 진행하는 경우를 예로 들어 설명한다.
복수의 상부 라인 공간(ULS)이 형성된 후, 복수의 몰드(242)를 제거하여 복수의 라인 공간(LS)(도 19b 참조)의 하부에서 절연 스페이서(240)이 측벽을 노출시킨다. 여기서, 절연 스페이서(240)는 도 20c에 예시한 절연 라이너(240A), 제1 절연 스페이서(240B), 및 제2 절연 스페이서(240C)를 포함할 수 있으며, 복수의 몰드(242)를 제거한 후 복수의 라인 공간(LS)에서 제2 절연 스페이서(240C)의 측벽이 노출될 수 있다.
복수의 몰드(242)가 제거된 결과물상에 라인 공간(LS) 하부에서 노출되는 절연 스페이서(240)와, 라인 공간(LS) 상부에서 노출되는 절연 라이너(240A)를 컨포멀하게 덮는 질화물 라이너(240DL)를 형성한다. 질화물 라이너(240DL)는 라인 공간(LS)의 바닥 부분에서 제1 절연 스페이서(240B) 및 제2 절연 스페이서(240C)의 저면들과 제2 절연막(124)의 상면과의 사이의 공간을 채우면서 절연 라이너(240A)에 접하도록 형성될 수 있다. 이에 따라, 제1 절연 스페이서(240B)의 저면과 제2 절연 스페이서(240C)의 저면은 질화물 라이너(240DL)에 접할 수 있다.
도 24b를 참조하면, 질화물 라이너(240DL)의 일부를 에치백에 의해 제거하여, 질화물 라이너(240DL)의 남은 부분들로부터 라인 공간(LS)의 하부에는 제2 절연 스페이서(240C)의 측벽을 덮는 제3 절연 스페이서(240D1)를 형성하고, 라인 공간(LS)의 상부에는 절연 라이너(240A)를 덮는 상부 절연 스페이서(240D2)를 형성한다. 그 결과, 라인 공간(LS)의 하부에는 절연 라이너(240A), 제1 절연 스페이서(240B), 제2 절연 스페이서(240C), 및 제3 절연 스페이서(240D1)를 포함하는 사중층 구조의 절연 스페이서(240X)가 남게 된다. 절연 스페이서(240X)에서, 제3 절연 스페이서(240D1)의 바닥부(240DB)는 라인 공간(LS)의 바닥 부분에서 절연 라이너(240A)에 접하도록 수평 방향으로 연장될 수 있다. 그리고, 제1 절연 스페이서(240B) 및 제2 절연 스페이서(240C) 각각의 저면은 제3 절연 스페이서(240D1)의 바닥부(240DB)에 접할 수 있다. 절연 스페이서(240X)는 도 11a 및 도 11b에 예시한 절연 스페이서(SPC10)을 구성할 수 있다. 일부 실시예들에서, 제3 절연 스페이서(240D1) 및 상부 절연 스페이서(240D2)는 실리콘 질화막으로 이루어질 수 있다.
그 후, 도 19e 내지 도 19g를 참조하여 설명한 바와 같은 방법으로 복수의 절연 펜스(244)를 형성하여 복수의 라인 공간(LS) 및 복수의 상부 라인 공간(ULS)을 복수의 콘택 공간(CS2)으로 분리한 후, 도 19f를 참조하여 설명한 바와 같은 방법으로 복수의 콘택 공간(CS2) 내에 복수의 도전성 플러그(250)를 형성한다. 그 후, 도 19g를 참조하여 설명한 공정들을 수행하여 도 11a 및 도 11b에 예시한 집적회로 소자(200E)를 제조할 수 있다.
도 25는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다. 도 25를 참조하여 도 12a 및 도 12b에 예시한 집적회로 소자(200F)의 제조 방법에 대하여 설명한다.
도 25를 참조하면, 도 24a 및 도 24b를 참조하여 설명한 바와 유사한 공정들을 수행한다. 단, 도 24a를 참조하여 설명한 질화물 라이너(240DL)를 형성하기 전에, 라인 공간(LS)의 상부에는 절연 라이너(240A)를 덮는 산화물 스페이서(262A)를 형성한다. 그 후, 산화물 스페이서(262A)가 형성된 결과물 상에 도 24a의 공정에서와 유사한 방법으로 질화물 라이너(240DL)를 형성하고, 도 24b를 참조하여 설명한 바와 유사한 방법으로 질화물 라이너(240DL)를 에치백하여, 질화물 라이너(240DL)의 남은 부분들로부터 라인 공간(LS)의 하부에는 제2 절연 스페이서(240C)의 측벽을 덮는 제3 절연 스페이서(240D1)를 형성하고, 라인 공간(LS)의 상부에는 산화물 스페이서(262A)를 덮는 질화물 스페이서(262B)를 형성할 수 있다.
그 후, 도 19e 내지 도 19g를 참조하여 설명한 바와 같은 방법으로 복수의 절연 펜스(244)를 형성하여 복수의 라인 공간(LS) 및 복수의 상부 라인 공간(ULS)을 복수의 콘택 공간(CS2)으로 분리한 후, 도 19f를 참조하여 설명한 바와 같은 방법으로 복수의 콘택 공간(CS2) 내에 복수의 도전성 플러그(250)를 형성한다. 그 후, 도 19g를 참조하여 설명한 공정들을 수행할 수 있다. 이 때, 복수의 도전성 랜딩 패드(LP)를 형성한 후, 이들 주위의 공간을 절연막(180)으로 채우기 전에, 도 25에 예시한 제1 절연 스페이서(240B) 및 산화물 스페이서(262A)를 제거하여 도 12a 및 도 12b에 예시한 하측 에어 스페이서(240AS)와, 하측 에어 스페이서(240AS)에 연통하는 상측 에어 스페이서(262AS)를 형성할 수 있다. 그 결과, 라인 공간(LS)의 하부에는 절연 라이너(240A), 하측 에어 스페이서(240AS), 제2 절연 스페이서(240C), 및 제3 절연 스페이서(240D1)를 포함하는 사중층 구조의 절연 스페이서(SPC11)가 남게 될 수 있다. 그리고, 라인 공간(LS)의 상부에는 절연 라이너(240A)와, 상측 에어 스페이서(262AS) 및 질화물 스페이서(262B)를 포함하는 상부 절연 스페이서(262Y)가 남게 될 수 있다.
X 방향 즉 워드 라인(118)과 평행한 방향에서 하측 에어 스페이서(240AS)의 폭보다 상측 에어 스페이서(262AS)의 폭이 더 작다. 따라서, 후속 공정에서 절연막(180)을 형성할 때 비교적 좁은 입구를 가지는 상측 에어 스페이서(262AS)를 절연막(180)으로 덮게 되므로 비교적 용이하게 상측 에어 스페이서(262AS)를 폐쇄시킬 수 있다. 따라서, 도 12a 및 도 12b에 예시한 바와 같이 비트 라인(BL)의 연장 방향을 따라 길게 연장되는 하측 에어 스페이서(240AS) 및 상측 에어 스페이서(262AS)를 포함하는 집적회로 소자(200F)를 용이하게 제조할 수 있다.
이상, 도 13a 내지 도 25을 참조하여 도 2a 내지 도 12b에 예시한 집적회로 소자들의 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 13a 내지 도 25를 참조하여 설명한 바로부터, 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조의 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
150: 하부 도전성 플러그, 154: 확장된 도전성 플러그, 172: 금속 실리사이드막, 140L: 하부 절연 스페이서, 152: 상부 절연 스페이서, 250: 도전성 플러그, 250E: 확장된 상부.

Claims (20)

  1. 기판상에서 제1 수평 방향으로 연장되는 한 쌍의 도전 라인과 상기 한 쌍의 도전 라인을 덮는 한 쌍의 절연 캡핑 패턴을 포함하는 한 쌍의 라인 구조물과,
    상기 한 쌍의 라인 구조물 사이에 배치되는 도전성 플러그와,
    상기 한 쌍의 절연 캡핑 패턴 사이에서 상기 도전성 플러그의 상면에 접해 있는 금속 실리사이드막을 포함하고,
    상기 도전성 플러그는 상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 한 쌍의 도전 라인 사이에서는 제1 폭을 가지고 상기 한 쌍의 절연 캡핑 패턴 사이에서는 상기 제1 폭보다 더 큰 제2 폭을 가지는 집적회로 소자.
  2. 제1항에 있어서,
    상기 도전성 플러그는 상기 제1 수평 방향에서 상기 한 쌍의 도전 라인 사이에서는 제3 폭을 가지고 상기 한 쌍의 절연 캡핑 패턴 사이에서는 상기 제3 폭보다 더 작은 제4 폭을 가지는 집적회로 소자.
  3. 제1항에 있어서,
    상기 도전성 플러그는
    상기 금속 실리사이드막과 이격되어 있는 상면을 가지고 상기 한 쌍의 도전 라인 사이에 개재되어 있는 하부 도전성 플러그와,
    상기 하부 도전성 플러그의 상면에 접하는 저면과 상기 금속 실리사이드막에 접하는 상면을 가지고, 상기 한 쌍의 절연 캡핑 패턴 사이에 개재되어 있는 확장된 도전성 플러그를 포함하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 도전성 플러그는 상기 금속 실리사이드막에 접하는 상면을 가지고, 상기 한 쌍의 도전 라인 사이의 공간으로부터 상기 한 쌍의 절연 캡핑 패턴 사이의 공간까지 일체로 연장되어 있는 집적회로 소자.
  5. 제1항에 있어서,
    상기 도전 라인과 상기 도전성 플러그와의 사이에 개재되어 있는 하부 절연 스페이서와, 상기 절연 캡핑 패턴과 상기 도전성 플러그와의 사이에 개재되어 있는 상부 절연 스페이서를 더 포함하고,
    상기 제2 수평 방향에서 상기 하부 절연 스페이서의 폭보다 상기 상부 절연 스페이서의 폭이 더 작은 집적회로 소자.
  6. 제5항에 있어서,
    상기 하부 절연 스페이서는 상기 제1 수평 방향으로 상기 한 쌍의 도전 라인과 나란히 연장되는 라인 형상을 가지고, 상기 상부 절연 스페이서는 상기 도전성 플러그를 포위하는 링 형상을 가지는 집적회로 소자.
  7. 제5항에 있어서,
    상기 하부 절연 스페이서 및 상기 상부 절연 스페이서는 각각 상기 제1 수평 방향으로 상기 한 쌍의 도전 라인과 나란히 연장되는 라인 형상을 가지는 집적회로 소자.
  8. 제5항에 있어서,
    상기 하부 절연 스페이서는 하측 에어 스페이서를 포함하고,
    상기 상부 절연 스페이서는 상기 하측 에어 스페이서와 연통하는 상측 에어 스페이서를 포함하고,
    상기 제2 수평 방향에서 상기 하측 에어 스페이서의 폭보다 상기 상측 에어 스페이서의 폭이 더 작은 집적회로 소자.
  9. 제8항에 있어서,
    상기 하측 에어 스페이서는 상기 제1 수평 방향으로 상기 한 쌍의 도전 라인과 나란히 연장되는 라인 형상을 가지고, 상기 상측 에어 스페이서는 상기 도전성 플러그를 포위하는 링 형상을 가지는 집적회로 소자.
  10. 제8항에 있어서,
    상기 하측 에어 스페이서 및 상기 상측 에어 스페이서는 각각 상기 제1 수평 방향으로 상기 한 쌍의 도전 라인과 나란히 연장되는 라인 형상을 가지는 집적회로 소자.
  11. 제1항에 있어서,
    상기 한 쌍의 도전 라인 사이에 배치되고 상기 도전성 플러그의 측벽들 중 상기 제1 수평 방향에서 상호 반대측에 있는 양 측벽인 제1 측벽 및 제2 측벽에 접하는 한 쌍의 절연 펜스를 더 포함하는 집적회로 소자.
  12. 제11항에 있어서,
    상기 도전성 플러그는 상기 한 쌍의 도전 라인 사이에 개재되어 있는 하부 도전성 플러그와, 상기 한 쌍의 절연 캡핑 패턴 사이에 개재되어 있는 확장된 도전성 플러그를 포함하고,
    상기 확장된 도전성 플러그는 상기 확장된 도전성 플러그의 저면측에서 상기 제1 수평 방향을 따라 상기 한 쌍의 절연 펜스를 향해 돌출되어 상기 한 쌍의 절연 펜스에 접하는 측방향 돌출부와, 상기 제1 수평 방향에서 상기 측방향 돌출부보다 더 작은 폭을 가지고 상기 금속 실리사이드막에 접하는 상면을 포함하는 집적회로 소자.
  13. 기판상에서 제1 수평 방향으로 연장되는 한 쌍의 도전 라인과 상기 한 쌍의 도전 라인을 덮는 한 쌍의 절연 캡핑 패턴을 포함하는 한 쌍의 라인 구조물과,
    상기 한 쌍의 라인 구조물 사이에 일렬로 배치되는 복수의 콘택 구조물과,
    상기 한 쌍의 라인 구조물 사이에서 상기 복수의 콘택 구조물 각각의 사이에 하나씩 배치된 복수의 절연 펜스를 포함하고,
    상기 복수의 콘택 구조물은 각각
    상기 제1 수평 방향에 직교하는 제2 수평 방향에서 상기 한 쌍의 도전 라인 사이에서는 제1 폭을 가지고 상기 한 쌍의 절연 캡핑 패턴 사이에서는 상기 제1 폭보다 더 큰 제2 폭을 가지는 도전성 플러그와,
    상기 도전성 플러그의 상면에 접해 있는 금속 실리사이드막을 포함하는 집적회로 소자.
  14. 제13항에 있어서,
    상기 도전성 플러그는 상기 금속 실리사이드막과 이격되어 있는 하부 도전성 플러그와, 상기 금속 실리사이드막에 접하고 상기 제1 수평 방향에서 상기 하부 도전성 플러그의 폭보다 더 큰 폭을 가지는 확장된 도전성 플러그를 포함하는 집적회로 소자.
  15. 제13항에 있어서,
    상기 도전성 플러그는 상기 복수의 절연 펜스 중 이웃하는 2 개의 절연 펜스에 접하는 2 개의 측벽을 포함하고, 상기 2 개의 측벽은 각각 상기 한 쌍의 도전 라인 사이의 영역으로부터 상기 한 쌍의 절연 캡핑 패턴 사이의 영역까지 평탄하게 연장되어 있는 집적회로 소자.
  16. 제13항에 있어서,
    상기 도전성 플러그는 상기 금속 실리사이드막에 접하는 상면을 가지고, 상기 한 쌍의 도전 라인 사이의 공간으로부터 상기 한 쌍의 절연 캡핑 패턴 사이의 공간까지 일체로 연장되어 있는 집적회로 소자.
  17. 제13항에 있어서,
    상기 도전 라인과 상기 복수의 콘택 구조물과의 사이에 개재되고 상기 도전 라인과 나란히 연장되는 라인 형상을 가지는 하부 절연 스페이서와,
    상기 복수의 콘택 구조물 각각의 도전성 플러그를 링 형상으로 포위하고 상기 제2 수평 방향에서 상기 하부 절연 스페이서의 폭보다 더 작은 폭을 가지는 복수의 상부 절연 스페이서를 더 포함하는 집적회로 소자.
  18. 제13항에 있어서,
    상기 도전 라인과 상기 복수의 콘택 구조물과의 사이에 개재되고 상기 도전 라인과 나란히 연장되는 라인 형상을 가지는 하부 절연 스페이서와,
    상기 절연 캡핑 패턴과 상기 복수의 콘택 구조물과의 사이에 개재되고 상기 도전 라인과 나란히 연장되는 라인 형상을 가지고 상기 제2 수평 방향에서 상기 하부 절연 스페이서의 폭보다 더 작은 폭을 가지는 상부 절연 스페이서를 더 포함하는 집적회로 소자.
  19. 제18항에 있어서,
    상기 하부 절연 스페이서는 상기 도전 라인과 나란히 연장되는 라인 형상의 하측 에어 스페이서를 포함하고,
    상기 상부 절연 스페이서는 상기 도전성 플러그를 링 형상으로 포위하고 상기 하측 에어 스페이서와 연통하는 상측 에어 스페이서를 포함하고,
    상기 제2 수평 방향에서 상기 상측 에어 스페이서의 폭은 상기 하측 에어 스페이서의 폭보다 더 작은 집적회로 소자.
  20. 제18항에 있어서,
    상기 하부 절연 스페이서는 상기 도전 라인과 나란히 연장되는 라인 형상을 가지는 하측 에어 스페이서를 포함하고,
    상기 상부 절연 스페이서는 상기 도전 라인과 나란히 연장되는 라인 형상을 가지고 상기 하측 에어 스페이서와 연통하는 상측 에어 스페이서를 포함하고,
    상기 제2 수평 방향에서 상기 상측 에어 스페이서의 폭은 상기 하측 에어 스페이서의 폭보다 더 작은 집적회로 소자.
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