KR20190025197A - Pulse-Width Modulation based sensor interface circuits - Google Patents

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KR20190025197A KR1020170111313A KR20170111313A KR20190025197A KR 20190025197 A KR20190025197 A KR 20190025197A KR 1020170111313 A KR1020170111313 A KR 1020170111313A KR 20170111313 A KR20170111313 A KR 20170111313A KR 20190025197 A KR20190025197 A KR 20190025197A
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Abstract

According to the present invention, a pulse width modulation-based sensor interface circuit is disclosed. The sensor interface circuit comprises: an RC circuit unit connected to an oscillator unit generating a square wave, and including a sensing RC circuit and a reference RC circuit for converting capacitance information into a voltage by time using the generated square wave; a high pass filter unit connected to an output terminal of the RC circuit unit and filtering a low pass band noise from a frequency of the voltage converted in the sensing RC circuit and the reference RC circuit so as to output a reference voltage and a sensing voltage; a comparison circuit unit connected to an output terminal of the high pass filter unit, sensing whether each of the reference voltage and the sensing voltage reach a preset threshold voltage, and outputting a duty cycle for a sensed result; and an XOR gate connected to an output terminal of the comparison circuit unit, and outputting a difference between each output duty cycle.

Description

펄스폭변조 기반 센서 인터페이스 회로{Pulse-Width Modulation based sensor interface circuits}[0001] Pulse-width modulation based sensor interface circuits [

본 발명은 인터페이스 회로에 관한 것으로, 더욱 상세하게는 기준 커패시턴스 및 감지 커패시턴스와의 차이를 펄스폭변조 형식의 반 디지털 신호로 출력하는 펄스폭변조 기반의 센서 인터페이스 회로에 관한 것이다.The present invention relates to an interface circuit, and more particularly, to a pulse width modulation-based sensor interface circuit for outputting a difference between a reference capacitance and a sensing capacitance as a half-digital signal in a pulse width modulation format.

종래의 용량형(capacitive) 센서 인터페이스 회로는 크게 아날로그 인터페이스 회로 및 반 디지털(semi-digital) 인터페이스 회로로 나눌 수 있다.Conventional capacitive sensor interface circuits can be largely divided into analog interface circuits and semi-digital interface circuits.

특히, 반 디지털 인터페이스 회로는 전력 소모, 회로의 복잡도 등의 측면에서 아날로그 인터페이스 회로보다 간단하다. 반 디지털 인터페이스 회로는 주기 변조(Period Modulation, PM) 또는 펄스폭 변조(Pulse Width Modulation, PWM)를 이용하여 각각 센서의 커패시턴스 정보를 주기(C to P), 펄스의 듀티 사이클(Duty cycle)(C to D)인 반 디지털 신호로 변환한다. Particularly, the half-digital interface circuit is simpler than the analog interface circuit in terms of power consumption, circuit complexity, and the like. The semi-digital interface circuit uses the periodic modulation (PM) or the pulse width modulation (PWM) to measure the capacitance information of the sensor (C to P) and the pulse duty cycle (C to D).

반 디지털 인터페이스 회로는 일반적으로 이완 발진기(Relaxation Oscillator) 또는 링 발진기(Ring Oscillator)를 이용하여 구형파 신호를 공급하고, 기생 커패시턴스, 전원 전압, 문턱 전압 등에 의한 영향을 줄이기 위해 단일 지점 보상(single point calibration) 방법을 사용한다. The semi-digital interface circuit generally uses a relaxation oscillator or a ring oscillator to supply a square wave signal and a single point calibration to reduce the effects of parasitic capacitance, ) Method.

C to P 인터페이스 회로의 설계는 간단하지만 신호의 주파수 복조를 위해선 카운터 기반의 회로, 주파수에서 전압으로 변환하는 회로 또는 PLL(Phase Locked Loop) 기반의 회로가 요구된다. 게다가 C to P 회로의 출력 주파수는 MOS(Metal Oxide Semiconductor) 트랜지스터의 트랜스컨덕턴스(transconductance), 기생 커패시턴스 및 저항의 값에 크게 영향이 있으며 공정과 온도 변화에도 영향을 받는다.Although the design of the C to P interface circuit is simple, a circuit based on a counter, a circuit for converting from a frequency to a voltage, or a circuit based on a PLL (Phase Locked Loop) is required for frequency demodulation of a signal. In addition, the output frequency of the C to P circuit has a significant effect on the transconductance, parasitic capacitance and resistance of MOS (Metal Oxide Semiconductor) transistors and is also affected by process and temperature variations.

C to D 인터페이스 회로는 센서의 정보를 듀티 사이클 또는 펄스폭으로 변조하기 위해 시간 영역에서 센서 커패시턴스 변화를 인코딩한다. 이외에도 센서를 직접 마이크로 컨트롤러(Micro-controller)와 직접 연결하는 방식도 있다. 이러한 구조는 신호조절회로(signal conditioning circuit)가 요구되지 않지만 마이크로 컨트롤러의 포트핀에 존재하는 높은 입력 커패시턴스, 출력저항 및 방전시간 측정을 트리거 노이즈와 양자화로 인해 측정의 민감도(sensitivity), 동적 범위 및 분해능을 감소시키는 문제점이 있다.The C to D interface circuit encodes the sensor capacitance change in the time domain to modulate the sensor's information with a duty cycle or pulse width. There is also a way to directly connect the sensor directly to the micro-controller. This architecture eliminates the need for signal conditioning circuits, but it does not require high input capacitance, output resistance, and discharge time measurements on the microcontroller's port pins to be affected by trigger noise, quantization, There is a problem that resolution is reduced.

한국공개특허공보 제10-2016-0035556호(2016.03.31.)Korean Patent Laid-Open Publication No. 10-2016-0035556 (March 31, 2013).

본 발명이 이루고자 하는 기술적 과제는 저전력 소모가 가능하고, 기생 커패시터와 전대역에 대한 잡음을 필터링하는 펄스폭변조 기반 센서 인터페이스 회로를 제공하는데 목적이 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a pulse width modulation based sensor interface circuit capable of low power consumption and filtering noise on a parasitic capacitor and an entire band.

본 발명이 이루고자 하는 다른 기술적 과제는 공정, 온도, 전원 전압 등에 의한 영향을 최소화하는 펄스폭변조 기반 센서 인터페이스 회로를 제공하는데 목적이 있다.It is another object of the present invention to provide a pulse width modulation based sensor interface circuit that minimizes the influence of process, temperature, power supply voltage, and the like.

상기 목적을 달성하기 위해, 본 발명에 따른 펄스폭변조 기반 센서 인터페이스 회로는 구형파를 생성하는 발진기부와 연결되고, 상기 생성된 구형파를 이용하여 커패시턴스 정보를 시간에 따른 전압으로 변환하는 기준RC회로 및 감지RC회로를 차동구조로 포함하는 RC회로부, 상기 RC회로부의 출력단과 연결되고, 상기 기준RC회로 및 상기 감지RC회로에서 변환된 전압의 주파수 중 저역대 잡음을 각각 필터링하여 기준전압 및 감지전압을 출력하는 고역필터부, 상기 고역필터부의 출력단과 연결되고, 상기 기준전압 및 상기 감지전압이 기 설정된 임계전압까지 도달하는지 여부를 각각 감지하며, 상기 감지된 결과에 대한 듀티 사이클(duty cycle)을 각각 출력하는 비교회로부 및 상기 비교회로부의 출력단과 연결되고, 각각 출력된 듀티 사이클의 차이를 출력하는 XOR게이트를 포함한다.In order to achieve the above object, a pulse width modulation-based sensor interface circuit according to the present invention comprises a reference RC circuit connected to an oscillator unit for generating a square wave, for converting the capacitance information into a voltage according to time using the generated square wave, And a control circuit connected to the output terminal of the RC circuit part for filtering the low frequency noise of the frequency of the voltage converted by the reference RC circuit and the sensing RC circuit to output a reference voltage and a sensing voltage, A high-pass filter connected to an output terminal of the high-pass filter, for sensing whether the reference voltage and the sense voltage reach a predetermined threshold voltage, and outputting a duty cycle for the sensed result, And outputting a difference between the output duty cycles of the comparison circuit section and the comparison circuit section, Includes an XOR gate.

또한 상기 RC회로부는, 저역필터로 동작하여 고주파 잡음을 제거하는 것을 특징으로 한다.In addition, the RC circuit unit operates as a low-pass filter to remove high-frequency noise.

또한 상기 고역필터부는, 상기 RC회로부로부터 고주파 잡음이 제거된 주파수에 저주파 잡음을 제거하여 전대역에 대한 잡음이 제거된 상태로 주파수를 출력하는 것을 특징으로 한다.The high-pass filter unit removes low-frequency noise at a frequency at which the high-frequency noise is removed from the RC circuit unit, and outputs a frequency in a state in which no noise is removed from the entire band.

또한 상기 기준RC회로는, 기준이 되는 기준커패시터 및 기준이 되는 제1 기준저항을 포함하고, 상기 감지RC회로는, 상기 기준커패시터와 다른 용량을 가지고, 환경정보를 감지하는 감지커패시터 및 상기 제1 저항과 동일한 저항값을 가지는 제2 기준저항을 포함하는 것을 특징으로 한다.The reference RC circuit includes a reference capacitor as a reference and a first reference resistor serving as a reference, the sensing RC circuit having a capacitance different from that of the reference capacitor, a sensing capacitor for sensing environmental information, And a second reference resistance having the same resistance value as the resistance.

또한 상기 기준RC회로 및 상기 감지RC회로는, 상기 기준커패시터 및 상기 감지커패시터의 차이로 상기 임계전압까지 도달하는 충전시간이 서로 다른 것을 특징으로 한다.In addition, the reference RC circuit and the sensing RC circuit may have different charging times to reach the threshold voltage due to a difference between the reference capacitor and the sensing capacitor.

또한 상기 비교회로부는, 상기 임계전압을 생성하는 바이어스회로, 상기 바이어스회로로부터 생성된 임계전압 및 상기 기준전압을 비교하고, 상기 비교된 결과를 제1 듀티 사이클로 출력하는 제1 비교회로 및 상기 바이어스회로로부터 생성된 임계전압 및 상기 감지전압을 비교하고, 상기 비교된 결과를 제2 듀티 사이클로 출력하는 제2 비교회로를 포함하는 것을 특징으로 한다.The comparison circuit may further include a bias circuit for generating the threshold voltage, a first comparison circuit for comparing the threshold voltage generated from the bias circuit and the reference voltage, and outputting the comparison result in a first duty cycle, And a second comparison circuit for comparing the sensed voltage with a threshold voltage generated from the comparator and outputting the comparison result as a second duty cycle.

또한 상기 제1 비교회로 및 상기 제2 비교회로는, 자가 조절이 가능한 인버터 기반으로 설계되어 상기 임계전압의 변화 편차를 줄여주는 것을 특징으로 한다.Also, the first comparing circuit and the second comparing circuit are designed to be based on a self-regulating inverter, thereby reducing variations in the threshold voltage.

본 발명에 따른 펄스폭변조 기반 센서 인터페이스 회로는 구형파를 생성하는 발진기부, 상기 발진기부와 연결되어 구형파를 수신하고, 상기 수신된 구형파를 이용하여 기준이 되는 기준커패시터의 커패시턴스 정보를 시간에 따른 전압으로 변환하는 기준RC회로, 상기 기준RC회로와 연결되어 변환된 전압을 수신하고, 상기 수신된 전압의 주파수 중 저역대 잡음을 필터링한 기준전압을 출력하는 제1 고역필터, 상기 제1 고역필터와 연결되어 기준전압을 수신하고, 상기 수신된 기준전압 및 기 설정된 임계전압을 비교하며, 상기 비교된 결과에 대한 제1 듀티 사이클을 출력하는 제1 비교회로, 상기 기준RC회로와 차동구조로 연결되어 구형파를 수신하고, 상기 수신된 구형파를 이용하여 상기 기준커패시터와 다른 용량을 가지고, 환경정보를 감지하는 감지커패시터의 커패시턴스 정보를 시간에 따른 전압으로 변환하는 감지RC회로, 상기 감지RC회로와 연결되어 변환된 전압을 수신하고, 상기 수신된 전압의 주파수 중 저역대 잡음을 필터링한 감지전압을 출력하는 제2 고역필터, 상기 제2 고역필터와 연결되어 감지전압을 수신하고, 상기 수신된 감지전압 및 상기 임계전압을 비교하며, 상기 비교된 결과에 대한 제2 듀티 사이클을 출력하는 제2 비교회로 및 상기 제1 비교회로 및 상기 제2 비교회로와 연결되어 상기 제1 듀티 사이클 및 상기 제2 듀티 사이클의 차이를 출력하는 XOR 게이트를 포함한다.The pulse width modulation-based sensor interface circuit according to the present invention comprises an oscillator unit for generating a square wave, receiving a square wave in connection with the oscillator unit, calculating capacitance information of a reference capacitor as a reference using the received square wave, A first high pass filter connected to the reference RC circuit to receive the converted voltage and outputting a reference voltage obtained by filtering low frequency noise among the frequencies of the received voltage, A first comparison circuit for receiving the reference voltage and comparing the received reference voltage and a predetermined threshold voltage and outputting a first duty cycle for the compared result; And a control unit that has a capacity different from that of the reference capacitor using the received square wave, A sensing RC circuit coupled to the sensing RC circuit for receiving the converted voltage and outputting a sensing voltage filtered from the low frequency band of the frequency of the received voltage, A second comparator circuit coupled to the second high-pass filter for receiving the sense voltage, comparing the received sense voltage and the threshold voltage, and outputting a second duty cycle for the compared result, 1 comparison circuit and an XOR gate coupled to the second comparison circuit for outputting a difference between the first duty cycle and the second duty cycle.

본 발명에 따른 펄스폭변조 기반 센서 인터페이스 회로는 고역필터를 포함하는 차동구조의 RC회로를 통해 전력 소모가 가능하고, 기생 커패시터와 전대역에 대한 잡음을 필터링할 수 있다.The pulse width modulation-based sensor interface circuit according to the present invention can consume power through a differential RC circuit including a high-pass filter, and can filter noise on a parasitic capacitor and an entire band.

또한 자가 조절이 가능한 인버터 기반의 비교회로를 통해 공정, 온도, 전원 전압 등에 의한 영향을 최소화할 수 있다.In addition, the self-regulating inverter-based comparator circuit minimizes the effects of process, temperature, and power supply voltage.

또한 RC회로의 저항값, 비교회로의 임계전압 및 기준커패시터의 크기를 조절하여 센서의 민감도, 동적 범위 및 공칭점 조절을 할 수 있다.In addition, the sensitivity, dynamic range, and nominal point of the sensor can be adjusted by adjusting the resistance of the RC circuit, the threshold voltage of the comparison circuit, and the size of the reference capacitor.

이를 통해, 제한된 응용분야가 아닌 다양한 응용분야에 능동적으로 적용이 가능하다.As a result, it can be applied to a variety of applications other than a limited application field.

도 1은 본 발명의 실시예에 따른 센서 인터페이스 회로를 설명하기 위한 블록도이다.
도 2는 본 발명의 실시예에 따른 기준RC회로 및 제1 고역필터회로를 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예에 따른 감지RC회로 및 제2 고역필터회로를 설명하기 위한 회로도이다.
도 4는 도 2 및 도 3의 등가회모델을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 비교회로부를 설명하기 위한 회로도이다.1 is a block diagram for explaining a sensor interface circuit according to an embodiment of the present invention.
2 is a circuit diagram for explaining a reference RC circuit and a first high-pass filter circuit according to an embodiment of the present invention.
3 is a circuit diagram for explaining a sense RC circuit and a second high-pass filter circuit according to an embodiment of the present invention.
Fig. 4 is a view for explaining the equivalent circuit model of Figs. 2 and 3. Fig.
5 is a circuit diagram for illustrating a comparison circuit according to an embodiment of the present invention.

이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의한다. 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 당업자에게 자명하거나 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals as used in the appended drawings denote like elements, unless indicated otherwise. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather obvious or understandable to those skilled in the art.

도 1은 본 발명의 실시예에 따른 센서 인터페이스 회로를 설명하기 위한 블록도이다.1 is a block diagram for explaining a sensor interface circuit according to an embodiment of the present invention.

도 1을 참조하면, 센서 인터페이스 회로(100)는 기준 커패시턴스 및 감지 커패시턴스와의 차이를 PWM 형식의 반 디지털 신호로 출력을 한다. 센서 인터페이스 회로(100)는 저전력 소모가 가능하고, 기생 커패시터와 전대역에 대한 잡음을 필터링한다. 센서 인터페이스 회로(100)는 공정, 온도, 전원 전압 등에 의한 영향을 최소화한다. 센서 인터페이스 회로(100)는 RC회로의 저항값, 비교회로의 임계전압 및 기준커패시터의 크기를 조절하여 센서의 민감도, 동적 범위(dynamic range) 및 공칭점(nominal point) 조절이 가능하다. 센서 인터페이스 회로(100)는 기준RC회로(20) 및 감지RC회로(30)를 포함하는 RC회로부, 제1 고역필터(High Pass Filter)회로(40) 및 제2 고역필터회로를 포함하는 고역필터부, 제1 비교회로(70) 및 제2 비교회로(80)를 포함하는 비교회로부 및 XOR게이트(90)를 포함하고, 발진기부(10)를 더 포함한다.Referring to FIG. 1, the sensor interface circuit 100 outputs the difference between the reference capacitance and the sensing capacitance as a PWM digital signal. The sensor interface circuit 100 is capable of low power consumption and filters noise on the parasitic capacitors and the full band. The sensor interface circuit 100 minimizes the effects of process, temperature, power supply voltage, and the like. The sensor interface circuit 100 is capable of adjusting the sensitivity, dynamic range, and nominal point of the sensor by adjusting the resistance value of the RC circuit, the threshold voltage of the comparison circuit, and the size of the reference capacitor. The sensor interface circuit 100 includes a RC circuit portion including a reference RC circuit 20 and a sensing RC circuit 30, a first high pass filter circuit 40 and a second high pass filter circuit, And an XOR gate 90, and further includes an oscillator unit 10. The oscillator unit 10 includes a first comparator circuit 70 and a second comparator circuit 80,

발진기부(10)는 구형파를 생성한다. 발진부(10)는 생성된 구형파인 클록(CLK)를 기준RC회로(20) 및 감지RC회로(30)에 각각 공급함으로써, RC회로부를 동작시킨다. 바람직하게는, 발진부(10)는 링 발진기일 수 있다.The oscillator unit 10 generates a square wave. The oscillation section 10 operates the RC circuit section by supplying the generated clock signal CLK to the reference RC circuit 20 and the sense RC circuit 30, respectively. Preferably, the oscillating portion 10 may be a ring oscillator.

RC회로부는 발진부(10)와 연결되고, 기준RC회로(20) 및 감지RC회로(30)가 차동구조로 포함된다. 기준RC회로(20)는 발진기부(10)로부터 구형파를 수신하고, 수신된 구형파를 이용하여 기준이 되는 기준커패시터(Cref)(21)의 커패시턴스 정보를 시간에 따른 전압으로 변환한다. 감지RC회로(30)는 발진기부(10)로부터 구형파를 수신하고, 수신된 구형파를 이용하여 기준커패시터(21)와 다른 용량을 가지고, 환경정보를 감지하는 감지커패시터(Csen)(31)의 커패시턴스 정보를 시간에 따른 전압으로 변환한다. 여기서, RC회로부는 기준RC회(20) 및 감지RC회로(30)의 저항값을 동일하게 가진다. 이를 통해, RC회로부는 기준커패시터(21) 또는 감지커패시터(31)의 커패시턴스에 따라 감지하고자 하는 임계전업까지 도달하는 시간이 달라진다. 또한 RC회로부는 커패시턴스 정보를 시간에 따른 전압으로 변환하는 역할을 할 뿐만 아니라, 저역필터(Low Pass Filter)로써 작하여 고주파 잡음을 필터링할 수 있다.The RC circuit part is connected to the oscillation part 10, and the reference RC circuit 20 and the sensing RC circuit 30 are included in a differential structure. The reference RC circuit 20 receives a square wave from the oscillator unit 10 and converts the capacitance information of the reference capacitor C ref 21 as a reference by using the received square wave into a time-dependent voltage. Detecting RC circuit 30 of the sense capacitor (C sen) (31) for receiving a square wave from the oscillator section 10, and using the received rectangular wave with the reference capacitor 21 and the other capacitor, detecting the environment information And converts the capacitance information into a voltage according to time. Here, the RC circuit part has the same resistance value of the reference RC circuit 20 and the sense RC circuit 30. Accordingly, the time at which the RC circuit unit reaches the threshold voltage to be sensed varies depending on the capacitance of the reference capacitor 21 or the sense capacitor 31. [ In addition, the RC circuit part not only converts the capacitance information into voltage according to time but also functions as a low pass filter to filter high frequency noise.

고역필터부는 RC회로부의 출력단과 연결되고, 기준RC회로(20) 및 감지RC회로(30)에서 변환된 전압의 주파수 중 저역대 잡음을 필터링한다. 고역필터부는 제1 고역필터회로(40) 및 제2 고역필터회로(50)를 포함한다. 제1 고역필터회로(40)는 기준RC회로(20)의 출력단과 연결되어 기준RC회로(20)로부터 출력된 전압의 주파수 중 저역대 잡음을 필터링한 기준전압(Vref)을 출력한다. 제2 고역필터회로(50)는 감지RC회로(30)의 출력단과 연결되어 감지RC회로(30)로부터 출력된 전압의 주파수 중 저역대 잡음을 필터링한 감지전압(Vsen)을 출력한다.The high-pass filter section is connected to the output terminal of the RC circuit section and filters the low-frequency noise of the frequency of the voltage converted in the reference RC circuit 20 and the sense RC circuit 30. The high-pass filter section includes a first high-pass filter circuit (40) and a second high-pass filter circuit (50). The first high-pass filter circuit 40 is connected to the output terminal of the reference RC circuit 20 and outputs a reference voltage V ref filtered from the low-frequency noise of the frequency of the voltage output from the reference RC circuit 20. The second high-pass filter circuit 50 is connected to the output terminal of the sense RC circuit 30 and outputs a sense voltage V senn obtained by filtering low-frequency noise among the frequencies of the voltages output from the sense RC circuit 30.

비교회로부는 고역필터부의 출력단과 연결되고, 기준전압 및 감지전압이 기 설정된 임계전압까지의 도달여부를 감지하며, 감지된 결과에 대한 듀티 사이클을 각각 출력한다. 비교회로부는 제1 비교회로(70) 및 제2 비교회로(80)를 포함한다. 제1 비교회로(70)는 제1 고역필터회로(40)의 출력단과 연결되어 기준전압과 임계전압을 비교한다. 이를 통해, 제1 비교회로(70)는 기준전압이 임계전압까지 도달하는지 감지하고, 감지된 결과를 제1 듀티 사이클(Dref)로 출력한다. 제2 비교회로(80)는 제2 고역필터회로(50)의 출력단과 연결되어 감지전압과 임계전압을 비교한다. 이를 통해, 제2 비교회로(80)는 감지전압이 임계전압까지 도달하는지 감지하고, 감지된 결과를 제2 듀티 사이클(Dsen)로 출력한다.The comparison circuit unit is connected to the output terminal of the high-pass filter unit, detects whether the reference voltage and the sense voltage reach a predetermined threshold voltage, and outputs a duty cycle for the sensed result, respectively. The comparison circuit section includes a first comparison circuit (70) and a second comparison circuit (80). The first comparison circuit 70 is connected to the output terminal of the first high-pass filter circuit 40 to compare the reference voltage with the threshold voltage. Accordingly, the first comparison circuit 70 detects whether the reference voltage reaches the threshold voltage, and outputs the sensed result as a first duty cycle (D ref ). The second comparator circuit 80 is connected to the output terminal of the second high-pass filter circuit 50 to compare the sensed voltage with the threshold voltage. Accordingly, the second comparison circuit 80 senses whether the sense voltage reaches the threshold voltage, and outputs the sensed result as the second duty cycle D sen .

XOR게이트(90)는 비교회로부의 출력단과 연결되고, 제1 비교회로(70) 및 제2 비교회로(80)로부터 출력된 제1 듀티 사이클 및 제2 듀티 사이클의 차이를 감지한다. XOR게이트(90)는 감지된 결과를 출력한다. 이 때, XOR게이트(90)는 감지된 결과를 PWM 형식의 반 디지털 신호로 출력할 수 있다.The XOR gate 90 is connected to the output terminal of the comparator circuit and senses a difference between the first duty cycle and the second duty cycle output from the first comparator circuit 70 and the second comparator circuit 80. The XOR gate 90 outputs the sensed result. At this time, the XOR gate 90 can output the sensed result as a PWM digital signal.

도 2는 본 발명의 실시예에 따른 기준RC회로 및 제1 고역필터회로를 설명하기 위한 회로도이고, 도 3은 본 발명의 실시예에 따른 감지RC회로 및 제2 고역필터회로를 설명하기 위한 회로도이며, 도 4는 도 2 및 도 3의 등가회모델을 설명하기 위한 도면이다. 도 4(a)는 도 2 및 도 3의 등가회로모델에 대한 회로도를 도시한 도면이고, 도 4(b)는 시간에 따른 도 4(a)의 등가회로모델에 대한 전압 파형을 도시한 도면이다.FIG. 2 is a circuit diagram for explaining a reference RC circuit and a first high-pass filter circuit according to an embodiment of the present invention. FIG. 3 is a circuit diagram for explaining a sense RC circuit and a second high- And Fig. 4 is a view for explaining the equivalent circuit model of Fig. 2 and Fig. FIG. 4A is a circuit diagram showing the equivalent circuit model of FIGS. 2 and 3, and FIG. 4B is a diagram showing a voltage waveform of the equivalent circuit model of FIG. to be.

도 1 내지 도 4를 참조하면, RC회로부는 기준저항(R) 및 커패시터(C)를 포함하고, MOS 트랜지스터를 더 포함한다. 여기서, RC회로부는 RC회로 및 리셋회로로 구분할 수 있다. 고역필터회로는 필터커패시터(Cf) 및 MOS 트랜지스터를 포함한다. Referring to Figs. 1 to 4, the RC circuit portion includes a reference resistor R and a capacitor C, and further includes a MOS transistor. Here, the RC circuit section can be divided into an RC circuit and a reset circuit. The high-pass filter circuit includes a filter capacitor (C f ) and a MOS transistor.

기준RC회로(20)는 기준커패시터(21) 및 제1 기준저항(22)을 포함하고, 제1 PMOS(P-channel MOS) 트랜지스터(23) 및 제1 NMOS(N-channel MOS) 트랜지스터(24)를 더 포함한다. 여기서, 기준RC회로(20)는 기준커패시터(21) 및 제1 기준저항(22)이 포함되는 RC회로와 제1 NMOS 트랜지스터(24)가 포함되는 리셋회로로 구분할 수 있다. 제1 고역필터회로(40)는 제1 필터커패시터(41) 및 제3 NMOS 트랜지스터(42)를 포함한다.The reference RC circuit 20 includes a reference capacitor 21 and a first reference resistor 22 and includes a first PMOS transistor 23 and a first NMOS transistor 24 ). Here, the reference RC circuit 20 can be divided into an RC circuit including the reference capacitor 21 and the first reference resistor 22, and a reset circuit including the first NMOS transistor 24. The first high-pass filter circuit 40 includes a first filter capacitor 41 and a third NMOS transistor 42.

상세하게는, 제1 PMOS 트랜지스터(23)는 소스(source)단이 전원단(VDD)과 연결되고, 게이트(gate)단에 클록이 인가된다. 제1 기준저항(22)은 일단이 제1 PMOS 트랜지스터(23)의 드레인(drain)단과 연결된다. 기준커패시터(21)는 (+)극이 제1 기준저항(22)의 타단과 연결되고, (-)극이 그라운드(GND)와 연결된다. 제1 NMOS 트랜지스터(24)는 드레인단이 제1 기준저항(22)의 타단과 연결되고, 게이트단에 클록이 인가되며, 소스단이 그라운드와 연결된다. 제1 필터커패시터(41)는 (+)극이 제1 기준저항(22)의 타단과 연결된다. 제3 NMOS 트랜지스터(42)는 드레인단이 제1 필터커패시터(41)의 (-)극과 연결되고, 게이트단에 클록이 인가되며, 소스단이 그라운드와 연결된다. 이 때, 기준커패시터(21), 제1 NMOS 트랜지스터(24) 및 제3 NMOS 트랜지스터(42)는 병렬 구조로 연결된다.In detail, the first PMOS transistor 23 has a source terminal connected to the power supply terminal VDD and a clock terminal connected to the gate terminal. The first reference resistor 22 has one end connected to the drain terminal of the first PMOS transistor 23. The positive electrode of the reference capacitor 21 is connected to the other end of the first reference resistor 22 and the negative electrode of the reference capacitor 21 is connected to the ground GND. The drain terminal of the first NMOS transistor 24 is connected to the other terminal of the first reference resistor 22, the gate terminal is clocked, and the source terminal is connected to the ground. The (+) pole of the first filter capacitor 41 is connected to the other end of the first reference resistor 22. The drain terminal of the third NMOS transistor 42 is connected to the (-) pole of the first filter capacitor 41, the gate terminal is clocked, and the source terminal is connected to the ground. In this case, the reference capacitor 21, the first NMOS transistor 24, and the third NMOS transistor 42 are connected in parallel.

한편, 기준RC회로(20) 및 제1 고역필터회로(40)는 발진기부(10)로부터 공급받은 클록이 1인 경우, 제1 PMOS 트랜지스터(23)가 온(ON)이 되어 기준커패시터(21)를 충전하고, 동시에 제1 NMOS 트랜지스터(24) 및 제3 NMOS 트랜지스터(42)가 오프(OFF)되는 동작을 한다. 이를 통해, 기준RC회로(20) 및 제1 고역필터회로(40)는 저역대 잡음이 필터링된 기준전압을 출력할 수 있다.When the clock supplied from the oscillator unit 10 is 1, the first RCOS transistor 20 and the first high-pass filter circuit 40 are turned on so that the reference capacitor 21 And at the same time, the first NMOS transistor 24 and the third NMOS transistor 42 are turned off. Thereby, the reference RC circuit 20 and the first high-pass filter circuit 40 can output the filtered reference voltage with low-band noise.

감지RC회로(30)는 감지커패시터(31) 및 제2 기준저항(32)을 포함하고, 제2 PMOS 트랜지스터(33) 및 제2 NMOS 트랜지스터(34)를 더 포함한다. 여기서, 감지RC회로(30)는 감지커패시터(31) 및 제2 기준저항(32)이 포함되는 RC회로와 제2 NMOS 트랜지스터(34)가 포함되는 리셋회로로 구분할 수 있다. 제2 고역필터회로(50)는 제2 필터커패시터(51) 및 제4 NMOS 트랜지스터(52)를 포함한다.The sense RC circuit 30 includes a sense capacitor 31 and a second reference resistor 32 and further includes a second PMOS transistor 33 and a second NMOS transistor 34. [ Here, the sensing RC circuit 30 can be divided into an RC circuit including the sensing capacitor 31 and the second reference resistor 32, and a reset circuit including the second NMOS transistor 34. The second high-pass filter circuit 50 includes a second filter capacitor 51 and a fourth NMOS transistor 52.

상세하게는, 제2 PMOS 트랜지스터(33)는 소스단이 전원단과 연결되고, 게이트단에 클록이 인가된다. 제2 기준저항(32)은 일단이 제2 PMOS 트랜지스터(33)의 드레인단과 연결된다. 여기서, 제2 기준저항(32)는 제1 기준저항과 동일한 저항값을 가진다. 감지커패시터(31)는 (+)극이 제2 기준저항(32)의 타단과 연결되고, (-)극이 그라운드와 연결된다. 여기서, 김지커패시터(31)는 기준커패시터(21)와 다른 용량을 가지고, 환경정보를 감지한다. 제2 NMOS 트랜지스터(34)는 드레인단이 제2 기준저항(32)의 타단과 연결되고, 게이트단에 클록이 인가되며, 소스단이 그라운드와 연결된다. 제2 필터커패시터(51)는 (+)극이 제2 기준저항(22)의 타단과 연결된다. 여기서, 제2 필터커패시터(51)는 제1 필터커패시터(41)와 동일할 수 있다. 제4 NMOS 트랜지스터(52)는 드레인단이 제2 필터커패시터(51)의 (-)극과 연결되고, 게이트단에 클록이 인가되며, 소스단이 그라운드와 연결된다. 이 때, 감지커패시터(31), 제2 NMOS 트랜지스터(34) 및 제4 NMOS 트랜지스터(52)는 병렬 구조로 연결된다.Specifically, the second PMOS transistor 33 has its source terminal connected to the power supply terminal, and its gate terminal clocked. The second reference resistor 32 has one end connected to the drain terminal of the second PMOS transistor 33. Here, the second reference resistor 32 has the same resistance value as the first reference resistor. The (+) pole of the sensing capacitor 31 is connected to the other end of the second reference resistor 32, and the (-) pole is connected to the ground. Here, the Gimge capacitor 31 has a capacitance different from that of the reference capacitor 21, and senses the environment information. The drain terminal of the second NMOS transistor 34 is connected to the other terminal of the second reference resistor 32, the gate terminal is clocked, and the source terminal is connected to the ground. The (+) pole of the second filter capacitor 51 is connected to the other end of the second reference resistor 22. Here, the second filter capacitor 51 may be the same as the first filter capacitor 41. The drain terminal of the fourth NMOS transistor 52 is connected to the (-) pole of the second filter capacitor 51, the gate terminal is clocked, and the source terminal is connected to the ground. In this case, the sense capacitor 31, the second NMOS transistor 34, and the fourth NMOS transistor 52 are connected in parallel.

한편, 감지RC회로(30) 및 제2 고역필터회로(50)는 발진기부(10)로부터 공급받은 클록이 1인 경우, 제2 PMOS 트랜지스터(33)가 온이 되어 감지커패시터(31)를 충전하고, 동시에 제2 NMOS 트랜지스터(34) 및 제4 NMOS 트랜지스터(52)가 오프되는 동작을 한다.When the clock supplied from the oscillator unit 10 is 1, the second RCOS transistor 30 and the second high-pass filter circuit 50 are turned on and the second PMOS transistor 33 is turned on to charge the sense capacitor 31 At the same time, the second NMOS transistor 34 and the fourth NMOS transistor 52 are turned off.

이 때, 기준RC회로(20) 및 감지RC회로(30)는 기준커패시터(21) 및 감지커패시터(31)의 차이를 이용한 차동구조이므로 임계전압까지 도달하는 충전시간이 서로 달라지고, 기생 커패시턴스의 영향을 최소화할 수 있다. Since the reference RC circuit 20 and the sensing RC circuit 30 have a differential structure using the difference between the reference capacitor 21 and the sense capacitor 31, the charging times reaching the threshold voltage are different from each other, The influence can be minimized.

또한 기준RC회로(20) 및 감지RC회로(30)는 제1 PMOS 트랜지스터(23) 및 제2 PMOS 트랜지스터(33)를 통해 제1 기준저항(22) 및 제2 기준저항(32)로부터 발생되는 입력 기준잡음을 감소시킨다. 기준RC회로(20) 및 감지RC회로(30)는 저역필터로 동작하여 고주파 잡음을 필터링한다. 제1 고역필터회로(40) 및 제2 고역필터회로(50)는 제1 필터 커패시터(41)와 제3 NMOS 트랜지스터(42) 및 제2 필터 커패시터(51)와 제4 NMOS 트랜지스터(52)를 통해 고역필터로 동작하여 저주파 잡음을 필터링한다. 이 때, 저역필터의 컷오프 주파수(cutoff frequency)는 제1 PMOS 트랜지스터(23) 및 제2 PMOS 트랜지스터(33)의 오프 저항에 영향을 받고, 고역필터의 컷오프 주파수는 제1 고역필터회로(41), 제2 고역필터회로(51), 제3 NMOS 트랜지스터(42) 및 제4 NMOS 트랜지스터(52)의 오프 저항에 의해 영향을 받는다. 따라서, 센서 인터페이스 회로(100)는 대역필터(band pass filter)와 같이 동작을 함에 따라 전대역에 대한 잡음의 영향을 최소화할 수 있다. The reference RC circuit 20 and the sense RC circuit 30 are also generated from the first reference resistor 22 and the second reference resistor 32 through the first PMOS transistor 23 and the second PMOS transistor 33 Reduces input reference noise. The reference RC circuit 20 and the sense RC circuit 30 operate as a low pass filter to filter high frequency noise. The first high-pass filter circuit 40 and the second high-pass filter circuit 50 are connected in series between the first filter capacitor 41 and the third NMOS transistor 42, the second filter capacitor 51 and the fourth NMOS transistor 52 And operates as a high-pass filter to filter low-frequency noise. At this time, the cutoff frequency of the low-pass filter is affected by the off-resistances of the first PMOS transistor 23 and the second PMOS transistor 33, and the cut-off frequency of the high- The second high-pass filter circuit 51, the third NMOS transistor 42, and the fourth NMOS transistor 52, as shown in FIG. Accordingly, the sensor interface circuit 100 operates as a band pass filter, thereby minimizing the influence of noise on the entire band.

도 5는 본 발명의 실시예에 따른 비교회로부를 설명하기 위한 회로도이다.5 is a circuit diagram for illustrating a comparison circuit according to an embodiment of the present invention.

도 1 및 도 5를 참조하면, 비교회로부는 자가 조절이 가능한 인버터 기반으로 설계되어 임계전압의 변화 편차를 줄여줄 수 있다. 비교회로부는 제1 비교회로(70) 및 제2 비교회로(80)를 포함하고, 바이어스회로(60)를 더 포함한다.Referring to FIGS. 1 and 5, the comparator circuit is designed as a self-regulating inverter-based circuit, thereby reducing a variation in the threshold voltage. The comparator circuit includes a first comparator circuit 70 and a second comparator circuit 80, and further includes a bias circuit 60.

바이어스회로(60)는 임계전압을 생성한다. 바이어스회로(60)는 제3 PMOS 트랜지스터(61), 제4 PMOS 트랜지스터(62), 제5 PMOS 트랜지스터(63), 제6 PMOS 트랜지스터(64), 제7 PMOS 트랜지스터(65), 제5 NMOS 트랜지스터(66), 제6 NMOS 트랜지스터(67), 제1 바이어스 저항(68) 및 제2 바이어스 저항(69)을 포함한다.The bias circuit 60 generates a threshold voltage. The bias circuit 60 includes a third PMOS transistor 61, a fourth PMOS transistor 62, a fifth PMOS transistor 63, a sixth PMOS transistor 64, a seventh PMOS transistor 65, A second NMOS transistor 66, a sixth NMOS transistor 67, a first bias resistor 68 and a second bias resistor 69.

상세하게는, 제3 PMOS 트랜지스터(61)는 소스단이 전원단과 연결되고, 게이트단에 알파(alpha)신호가 인가된다. 제4 PMOS 트랜지스터(62)는 소스단이 전원단과 연결되고, 게이트단에 알파신호가 인가된다. 제5 PMOS 트랜지스터(63)는 소스단이 제4 PMOS 트랜지스터(62)의 드레인단과 연결되고, 게이트단이 제3 PMOS 트랜지스터(61)의 드레인단과 연결되며, 드레인단이 제3 PMOS 트랜지스터(61)의 드레인단과 연결된다. In detail, the third PMOS transistor 61 has its source terminal connected to the power supply terminal, and its gate terminal applied with an alpha signal. The source of the fourth PMOS transistor 62 is connected to the power supply, and the gate of the fourth PMOS transistor 62 is supplied with an alpha signal. The fifth PMOS transistor 63 has its source terminal connected to the drain terminal of the fourth PMOS transistor 62, its gate terminal connected to the drain terminal of the third PMOS transistor 61, its drain terminal connected to the third terminal of the third PMOS transistor 61, As shown in FIG.

제6 PMOS 트랜지스터(64)는 소스단이 제3 PMOS 트랜지스터(61)의 드레인단과 연결되고, 게이트단으로 임계전압(Vbias)을 출력한다. 제7 PMOS 트랜지스터(65)는 소스단이 제6 트랜지스터(64)의 드레인단과 연결되고, 드레인단으로 임계전압을 출력한다. 제1 바이어스저항(68)은 일단이 제6 PMOS 트랜지스터(64)의 소스단과 연결되고, 타단이 제7 PMOS 트랜지스터(65)의 게이트단과 연결된다. 제5 NMOS 트랜지스터(66)는 드레인단으로 입계전압을 출력하고, 게이트단이 제7 PMOS 트랜지스터(65)의 게이트단과 연결된다. 제6 NMOS 트랜지스터(67)는 드레인단이 제5 NMOS 트랜지스터(66)의 소스단과 연결되고, 게이트단으로 임계전압을 출력하며, 소스단이 그라운드와 연결된 다. 제2 바이스저항(69)은 일단이 제1 바이어스저항(68)의 타단과 연결되고, 타단이 그라운드와 연결된다. 따라서, 제7 PMOS 트랜지스터(66)의 게이트단, 제5 NMOS 트랜지스터(66)의 게이트단, 제1 바이어스저항(68)의 타단 및 제2 바이스저항(69)의 일단은 서로 연결된다.The sixth PMOS transistor 64 has its source terminal connected to the drain terminal of the third PMOS transistor 61, and outputs a threshold voltage ( Vbias ) to the gate terminal. The seventh PMOS transistor 65 has its source terminal connected to the drain terminal of the sixth transistor 64, and outputs a threshold voltage to the drain terminal. The first bias resistor 68 has one end connected to the source terminal of the sixth PMOS transistor 64 and the other end connected to the gate terminal of the seventh PMOS transistor 65. The fifth NMOS transistor 66 outputs the intergrated voltage to the drain terminal, and the gate terminal is connected to the gate terminal of the seventh PMOS transistor 65. [ The sixth NMOS transistor 67 has a drain terminal connected to a source terminal of the fifth NMOS transistor 66, a gate terminal outputs a threshold voltage, and a source terminal connected to the ground. One end of the second vise resistor 69 is connected to the other end of the first bias resistor 68, and the other end is connected to the ground. Therefore, the gate terminal of the seventh PMOS transistor 66, the gate terminal of the fifth NMOS transistor 66, the other terminal of the first bias resistor 68 and one terminal of the second vice resistor 69 are connected to each other.

제1 비교회로(70)는 바이어스회로(60)로부터 생성된 임계전압 및 기준전압을 비교하고, 비교된 결과를 제1 듀티 사이클로 출력한다. 제1 비교회로(70)는 제8 PMOS 트랜지스터(71), 제9 PMOS 트랜지스터(72), 제7 NMOS 트랜지스터(73), 제8 NMOS 트랜지스터(74) 및 제1 AND 게이트(75)를 포함한다.The first comparison circuit 70 compares the threshold voltage and the reference voltage generated from the bias circuit 60 and outputs the comparison result as a first duty cycle. The first comparison circuit 70 includes an eighth PMOS transistor 71, a ninth PMOS transistor 72, a seventh NMOS transistor 73, an eighth NMOS transistor 74 and a first AND gate 75 .

상세하게는, 제8 PMOS 트랜지스터(71)는 소스단이 제6 PMOS 트랜지스터(64)의 소스단과 연결되고, 게이트단에 임계전압이 인가된다. 제9 PMOS 트랜지스터(72)는 소스단이 제8 PMOS 트랜지스터(71)의 드레인단과 연결되고, 게이트단에 기준전압이 인가된다. 제7 NMOS 트랜지스터(73)는 드레인단이 제9 PMOS 트랜지스터(72)의 드레인단과 연결되고, 게이트단에 기준전압이 인가된다. 제8 NMOS 트랜지스터(74)는 드레인단이 제7 NMOS 트랜지스터(73)의 소스단과 연결되고, 게이트단에 임계전압이 인가되며, 소스단이 그라운드와 연결된다. 제1 AND 게이트(75)는 입력단 중 하나에 제9 PMOS 트랜지스터(72)의 드레인단 및 제7 NMOS 트랜지스터(73)의 소스단이 연결되고, 나머지 하나에 클록이 인가되며, 출력단으로 제1 듀티 사이클이 출력된다.Specifically, the eighth PMOS transistor 71 has its source terminal connected to the source terminal of the sixth PMOS transistor 64, and a threshold voltage applied to its gate terminal. The ninth PMOS transistor 72 has its source terminal connected to the drain terminal of the eighth PMOS transistor 71, and a reference voltage is applied to its gate terminal. The seventh NMOS transistor 73 has a drain terminal connected to the drain terminal of the ninth PMOS transistor 72, and a reference voltage is applied to the gate terminal thereof. The eighth NMOS transistor 74 has a drain terminal connected to the source terminal of the seventh NMOS transistor 73, a gate terminal connected to a threshold voltage, and a source terminal connected to the ground. The first AND gate 75 is connected to the drain terminal of the ninth PMOS transistor 72 and the source terminal of the seventh NMOS transistor 73 in one of the input terminals thereof, Cycle is output.

제2 비교회로(80)는 바이어스회로(60)로부터 생성된 임계전압 및 기준전압을 비교하고, 비교된 결과를 제2 듀티 사이클로 출력한다. 제2 비교회로(80)는 제10 PMOS 트랜지스터(81), 제11 PMOS 트랜지스터(82), 제9 NMOS 트랜지스터(83), 제10 NMOS 트랜지스터(84) 및 제2 AND 게이트(85)를 포함한다.The second comparison circuit 80 compares the threshold voltage and the reference voltage generated from the bias circuit 60, and outputs the compared result as a second duty cycle. The second comparison circuit 80 includes a tenth PMOS transistor 81, an eleventh PMOS transistor 82, a ninth NMOS transistor 83, a tenth NMOS transistor 84 and a second AND gate 85 .

상세하게는, 제10 PMOS 트랜지스터(81)는 소스단이 제6 PMOS 트랜지스터(64)의 소스단과 연결되고, 게이트단에 임계전압이 인가된다. 제11 PMOS 트랜지스터(82)는 소스단이 제10 PMOS 트랜지스터(81)의 드레인단과 연결되고, 게이트단에 감지전압이 인가된다. 제9 NMOS 트랜지스터(83)는 드레인단이 제11 PMOS 트랜지스터(82)의 드레인단과 연결되고, 게이트단에 감지전압이 인가된다. 제10 NMOS 트랜지스터(84)는 드레인단이 제9 NMOS 트랜지스터(83)의 소스단과 연결되고, 게이트단에 임계전압이 인가되며, 소스단이 그라운드와 연결된다. 제2 AND 게이트(85)는 입력단 중 하나에 제11 PMOS 트랜지스터(82)의 드레인단 및 제9 NMOS 트랜지스터(83)의 소스단이 연결되고, 나머지 하나에 클록이 인가되며, 출력단으로 제2 듀티 사이클이 출력된다.Specifically, the tenth PMOS transistor 81 has its source terminal connected to the source terminal of the sixth PMOS transistor 64, and a threshold voltage is applied to its gate terminal. The eleventh PMOS transistor 82 has a source terminal connected to the drain terminal of the tenth PMOS transistor 81, and a sensing voltage applied to the gate terminal. The drain terminal of the ninth NMOS transistor 83 is connected to the drain terminal of the eleventh PMOS transistor 82, and a sensing voltage is applied to the gate terminal thereof. The tenth NMOS transistor 84 has a drain terminal connected to the source terminal of the ninth NMOS transistor 83, a gate terminal connected to a threshold voltage, and a source terminal connected to the ground. The second AND gate 85 is connected to the drain terminal of the eleventh PMOS transistor 82 and the source terminal of the ninth NMOS transistor 83 in one of the input terminals, Cycle is output.

여기서, 제6 PMOS 트랜지스터(64), 제8 PMOS 트랜지스터(71) 및 제10 PMOS 트랜지스터(81)는 병렬구조로 연결된다. 따라서, 제6 NMOS 트랜지스터(67), 제8 NMOS 트랜지스터(74) 및 제10 NMOS 트랜지스터(84)도 병렬구조로 연결된다.Here, the sixth PMOS transistor 64, the eighth PMOS transistor 71 and the tenth PMOS transistor 81 are connected in parallel. Accordingly, the sixth NMOS transistor 67, the eighth NMOS transistor 74, and the tenth NMOS transistor 84 are also connected in parallel.

한편, 바이어스회로(60)는 알파신호를 통해 제3 PMOS 트랜지스터(61) 및 제4 PMOS 트랜지스터(62)의 온/오프 여부를 결정함으로써, 0.9×VDD 또는 0.5×VDD에 대한 임계전압인 바이어스를 생성하여 제1 비교회로(70) 및 제2 비교회로(80)에 공급하는 역할을 한다. 이 때, 제4 PMOS 트랜지스터(62)와 다이오드 연결된 제5 PMOS 트랜지스터(63)는 전압단에서 공급된 일정한 전압을 강하시키고, 두 개의 바이어스저항(68, 69)은 저항 분배기를 형성하여 임계전압을 설정한다. On the other hand, the bias circuit 60 determines whether the third PMOS transistor 61 and the fourth PMOS transistor 62 are turned on / off through the alpha signal, thereby to set a bias, which is a threshold voltage for 0.9 x VDD or 0.5 x VDD, And supplies it to the first comparing circuit 70 and the second comparing circuit 80. [ At this time, the fifth PMOS transistor 63 connected to the fourth PMOS transistor 62 and the fifth PMOS transistor 63 drop a constant voltage supplied from the voltage terminal, and the two bias resistors 68 and 69 form a resistor divider, Setting.

제6 PMOS 트랜지스터(64), 제6 NMOS 트랜지스터(67), 제8 PMOS 트랜지스터(71), 제8 NMOS 트랜지스터(74), 제10 PMOS 트랜지스터(81) 및 제10 NMOS 트랜지스터(84)는 깊은 트라이오드(deep triode) 영역에서 동작하고, 임계전압에 의해 조절된다. 낮은 전압의 임계전압은 제6 PMOS 트랜지스터(64), 제8 PMOS 트랜지스터(71) 및 제10 PMOS 트랜지스터(81)의 저항을 감소시키고, 제6 NMOS 트랜지스터(67), 제8 NMOS 트랜지스터(74) 및 제10 NMOS 트랜지스터(84)의 저항을 증가시키는 동시에 제7 PMOS 트랜지스터(65) 및 제5 NMOS 트랜지스터(66)로 구성된 인버터의 스위칭 임계점을 높은 전압으로 이동시킨다. 높은 전압의 임계전압에 대한 동작은 전술된 동작과 반대로 동작된다. 제1 비교회로(70) 및 제2 비교회로(80)의 인버터 출력은 임계전압이 되면 그 출력이 안정화된다. 이 때, 제1 비교회로(70) 및 제2 비교회로(80)는 동일한 임계전압을 사용하여 공전, 온도 등에 의해 발생되는 편차를 최소화한다. The sixth PMOS transistor 64, the sixth NMOS transistor 67, the eighth PMOS transistor 71, the eighth NMOS transistor 74, the tenth PMOS transistor 81 and the tenth NMOS transistor 84 are connected to the deep tri Operates in the deep triode region and is regulated by the threshold voltage. The low voltage threshold voltage reduces the resistance of the sixth PMOS transistor 64, the eighth PMOS transistor 71 and the tenth PMOS transistor 81 and the sixth NMOS transistor 67, the eighth NMOS transistor 74, And the tenth NMOS transistor 84 while moving the switching threshold of the inverter composed of the seventh PMOS transistor 65 and the fifth NMOS transistor 66 to a high voltage. The operation for the high voltage threshold voltage is operated in reverse to the operation described above. When the inverter output of the first comparing circuit 70 and the second comparing circuit 80 becomes a threshold voltage, the output is stabilized. At this time, the first comparison circuit 70 and the second comparison circuit 80 use the same threshold voltage to minimize deviation caused by revolution, temperature, and the like.

만약 기준전압 또는 감지전압이 임계전압보다 작으면 제1 비교회로(70)의 제9 PMOS 트랜지스터(72) 및 제7 NMOS 트랜지스터(73) 또는 제2 비교회로(80)의 제11 PMOS 트랜지스터(82) 및 제9 NMOS 트랜지스터(83)로 구성된 인버터 출력은 ‘1’상태를 출력하고, 기준전압 또는 감지전압이 임계전압보다 크면 전술된 바와 반대로 출력한다. 특히, 발진기부(10)의 클록이 ‘1’이 되면 제1 AND 게이트(75) 및 제2 AND 게이트(85)의 출력은 제1 듀티 사이클 및 제2 듀티 사이클을 출력하고, 클록이 ‘0’이 되면 제1 AND 게이트(75) 및 제2 AND 게이트(85)의 출력은 ‘0’이 된다.If the reference voltage or the sense voltage is lower than the threshold voltage, the ninth PMOS transistor 72 of the first comparison circuit 70 and the eleventh PMOS transistor 82 of the seventh NMOS transistor 73 or the second comparison circuit 80 ) And the ninth NMOS transistor 83 outputs a '1' state, and when the reference voltage or the sense voltage is greater than the threshold voltage, the inverter outputs an output as described above. In particular, when the clock of the oscillator unit 10 is '1', the outputs of the first AND gate 75 and the second AND gate 85 output the first duty cycle and the second duty cycle, ', The outputs of the first AND gate 75 and the second AND gate 85 are' 0 '.

이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation in the embodiment in which said invention is directed. It will be understood by those skilled in the art that various changes in form and detail may be made therein without departing from the scope of the appended claims.

10: 발진기부 20: 기준RC회로
21: 기준커패시터 22: 제1 기준저항
23: 제1 PMOS 트랜지스터 24: 제1 NMOS 트랜지스터
30: 감지RC회로 31: 감지커패시터
32: 제2 기준저항 33: 제2 PMOS 트랜지스터
34: 제2 NMOS 트랜지스터 40: 제1 고역필터회로
41: 제1 필터커패시터 42: 제3 NMOS 트랜지스터
50: 제2 고역필터회로 51: 제2 필터커패시터
52: 제4 NMOS 트랜지스터 60: 바이어스회로
61: 제3 PMOS 트랜지스터 62: 제4 PMOS 트랜지스터
63: 제5 PMOS 트랜지스터 64: 제6 PMOS 트랜지스터
65: 제7 PMOS 트랜지스터 66: 제5 NMOS 트랜지스터
67: 제6 NMOS 트랜지스터 68: 제1 바이어스저항
69: 제2 바이어스저항 70: 제1 비교회로
71: 제8 PMOS 트랜지스터 72: 제9 PMOS 트랜지스터
73: 제7 NMOS 트랜지스터 74: 제8 NMOS 트랜지스터
75: 제1 AND 게이트 80: 제2 비교회로
81: 제10 PMOS 트랜지스터 82: 제11 PMOS 트랜지스터
83: 제9 NMOS 트랜지스터 84: 제10 NMOS 트랜지스터
85: 제2 AND 게이트 90: XOR 게이트
100: 센서 인터페이스 회로10: Oscillator part 20: Reference RC circuit
21: reference capacitor 22: first reference resistance
23: first PMOS transistor 24: first NMOS transistor
30: sensing RC circuit 31: sensing capacitor
32: second reference resistor 33: second PMOS transistor
34: second NMOS transistor 40: first high-pass filter circuit
41: first filter capacitor 42: third NMOS transistor
50: second high-pass filter circuit 51: second filter capacitor
52: fourth NMOS transistor 60: bias circuit
61: third PMOS transistor 62: fourth PMOS transistor
63: fifth PMOS transistor 64: sixth PMOS transistor
65: seventh PMOS transistor 66: fifth NMOS transistor
67: sixth NMOS transistor 68: first bias resistor
69: second bias resistor 70: first comparison circuit
71: eighth PMOS transistor 72: ninth PMOS transistor
73: seventh NMOS transistor 74: eighth NMOS transistor
75: first AND gate 80: second comparison circuit
81: tenth PMOS transistor 82: eleventh PMOS transistor
83: ninth NMOS transistor 84: tenth NMOS transistor
85: second AND gate 90: XOR gate
100: sensor interface circuit

Claims (8)

구형파를 생성하는 발진기부와 연결되고, 상기 생성된 구형파를 이용하여 커패시턴스 정보를 시간에 따른 전압으로 변환하는 기준RC회로 및 감지RC회로를 차동구조로 포함하는 RC회로부;
상기 RC회로부의 출력단과 연결되고, 상기 기준RC회로 및 상기 감지RC회로에서 변환된 전압의 주파수 중 저역대 잡음을 각각 필터링하여 기준전압 및 감지전압을 출력하는 고역필터부;
상기 고역필터부의 출력단과 연결되고, 상기 기준전압 및 상기 감지전압이 기 설정된 임계전압까지 도달하는지 여부를 각각 감지하며, 상기 감지된 결과에 대한 듀티 사이클(duty cycle)을 각각 출력하는 비교회로부; 및
상기 비교회로부의 출력단과 연결되고, 각각 출력된 듀티 사이클의 차이를 출력하는 XOR게이트;
를 포함하는 펄스폭변조 기반 센서 인터페이스 회로.An RC circuit part connected to an oscillator part generating a square wave and including a reference RC circuit and a sensing RC circuit as a differential structure for converting the capacitance information into a voltage according to time using the generated square wave;
A high-pass filter connected to an output terminal of the RC circuit part, for filtering a low-frequency noise of a frequency of a voltage converted by the reference RC circuit and the sensing RC circuit to output a reference voltage and a sensing voltage;
A comparison circuit connected to an output terminal of the high-pass filter, for detecting whether the reference voltage and the sensing voltage reach a predetermined threshold voltage, and outputting a duty cycle for the sensed result, respectively; And
An XOR gate connected to the output terminal of the comparator circuit and outputting a difference between the output duty cycles;
The pulse width modulation based sensor interface circuit comprising: 제 1항에 있어서,
상기 RC회로부는,
저역필터로 동작하여 고주파 잡음을 제거하는 것을 특징으로 하는 펄스폭변조 기반 센서 인터페이스 회로.The method according to claim 1,
The RC circuit unit includes:
Wherein the low pass filter operates as a low pass filter to remove high frequency noises. 제 2항에 있어서,
상기 고역필터부는,
상기 RC회로부로부터 고주파 잡음이 제거된 주파수에 저주파 잡음을 제거하여 전대역에 대한 잡음이 제거된 상태로 주파수를 출력하는 것을 특징으로 하는 펄스폭변조 기반 센서 인터페이스 회로.3. The method of claim 2,
The high-
Wherein the low-frequency noise is removed from the frequency at which the high-frequency noise is removed from the RC circuit unit, and the frequency is output in a state where no noise is removed from the entire frequency band. 제1 항에 있어서,
상기 기준RC회로는,
기준이 되는 기준커패시터; 및
기준이 되는 제1 기준저항;을 포함하고,
상기 감지RC회로는,
상기 기준커패시터와 다른 용량을 가지고, 환경정보를 감지하는 감지커패시터; 및
상기 제1 저항과 동일한 저항값을 가지는 제2 기준저항;
을 포함하는 것을 특징으로 하는 펄스폭변조 기반 센서 인터페이스 회로. The method according to claim 1,
The reference RC circuit comprises:
Reference capacitor; And
And a first reference resistor as a reference,
The sensing RC circuit comprises:
A sensing capacitor having a capacitance different from that of the reference capacitor and sensing environmental information; And
A second reference resistor having the same resistance value as the first resistor;
Wherein the pulse width modulation based sensor interface circuit comprises: 제 4항에 있어서,
상기 기준RC회로 및 상기 감지RC회로는,
상기 기준커패시터 및 상기 감지커패시터의 차이로 상기 임계전압까지 도달하는 충전시간이 서로 다른 것을 특징으로 하는 펄스폭변조 기반 센서 인터페이스 회로. 5. The method of claim 4,
Wherein the reference RC circuit and the sense RC circuit comprise:
Wherein a charge time to reach the threshold voltage is different from a difference between the reference capacitor and the sense capacitor. 제 1항에 있어서,
상기 비교회로부는,
상기 임계전압을 생성하는 바이어스회로;
상기 바이어스회로로부터 생성된 임계전압 및 상기 기준전압을 비교하고, 상기 비교된 결과를 제1 듀티 사이클로 출력하는 제1 비교회로; 및
상기 바이어스회로로부터 생성된 임계전압 및 상기 감지전압을 비교하고, 상기 비교된 결과를 제2 듀티 사이클로 출력하는 제2 비교회로;
를 포함하는 것을 특징으로 하는 펄스폭변조 기반 센서 인터페이스 회로.The method according to claim 1,
Wherein the comparison circuit unit comprises:
A bias circuit for generating the threshold voltage;
A first comparison circuit for comparing the threshold voltage generated from the bias circuit with the reference voltage and outputting the comparison result as a first duty cycle; And
A second comparison circuit for comparing the threshold voltage and the sense voltage generated from the bias circuit and outputting the comparison result as a second duty cycle;
Wherein the pulse width modulation-based sensor interface circuit comprises: < RTI ID = 0.0 > a < / RTI > 제 6항에 있어서,
상기 제1 비교회로 및 상기 제2 비교회로는,
자가 조절이 가능한 인버터 기반으로 설계되어 상기 임계전압의 변화 편차를 줄여주는 것을 특징으로 하는 펄스폭변조 기반 센서 인터페이스 회로.The method according to claim 6,
Wherein the first comparing circuit and the second comparing circuit comprise:
Wherein the self-regulating inverter is designed to be based on a pulse width modulation based sensor interface circuit to reduce variations in the threshold voltage. 구형파를 생성하는 발진기부;
상기 발진기부와 연결되어 구형파를 수신하고, 상기 수신된 구형파를 이용하여 기준이 되는 기준커패시터의 커패시턴스 정보를 시간에 따른 전압으로 변환하는 기준RC회로;
상기 기준RC회로와 연결되어 변환된 전압을 수신하고, 상기 수신된 전압의 주파수 중 저역대 잡음을 필터링한 기준전압을 출력하는 제1 고역필터;
상기 제1 고역필터와 연결되어 기준전압을 수신하고, 상기 수신된 기준전압 및 기 설정된 임계전압을 비교하며, 상기 비교된 결과에 대한 제1 듀티 사이클을 출력하는 제1 비교회로;
상기 기준RC회로와 차동구조로 연결되어 구형파를 수신하고, 상기 수신된 구형파를 이용하여 상기 기준커패시터와 다른 용량을 가지고, 환경정보를 감지하는 감지커패시터의 커패시턴스 정보를 시간에 따른 전압으로 변환하는 감지RC회로;
상기 감지RC회로와 연결되어 변환된 전압을 수신하고, 상기 수신된 전압의 주파수 중 저역대 잡음을 필터링한 감지전압을 출력하는 제2 고역필터;
상기 제2 고역필터와 연결되어 감지전압을 수신하고, 상기 수신된 감지전압 및 상기 임계전압을 비교하며, 상기 비교된 결과에 대한 제2 듀티 사이클을 출력하는 제2 비교회로; 및
상기 제1 비교회로 및 상기 제2 비교회로와 연결되어 상기 제1 듀티 사이클 및 상기 제2 듀티 사이클의 차이를 출력하는 XOR 게이트;
를 포함하는 펄스폭변조 기반 센서 인터페이스 회로.An oscillator unit for generating a square wave;
A reference RC circuit connected to the oscillator unit for receiving the square wave and converting the capacitance information of the reference capacitor as a reference by using the received square wave into a voltage according to time;
A first high pass filter connected to the reference RC circuit to receive the converted voltage and outputting a reference voltage obtained by filtering low frequency noise among frequencies of the received voltage;
A first comparison circuit coupled to the first high pass filter to receive a reference voltage, compare the received reference voltage and a predetermined threshold voltage, and output a first duty cycle for the compared result;
A capacitor connected to the reference RC circuit in a differential structure to receive a square wave and having a capacity different from that of the reference capacitor using the received square wave and detecting capacitance information of a sensing capacitor for sensing environmental information, RC circuit;
A second high-pass filter connected to the sensing RC circuit to receive the converted voltage, and outputting a sensing voltage obtained by filtering low-frequency noise among frequencies of the received voltage;
A second comparison circuit coupled to the second high pass filter to receive a sense voltage, compare the received sense voltage and the threshold voltage, and output a second duty cycle for the compared result; And
An XOR gate coupled to the first comparing circuit and the second comparing circuit for outputting a difference between the first duty cycle and the second duty cycle;
The pulse width modulation based sensor interface circuit comprising:
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