KR20190017361A - Gate driving circuit and Flat panel display device using the same - Google Patents

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Abstract

The present invention relates to a gate driving circuit. An n^th stage of the gate driving circuit of the present invention comprises: a first node control unit for controlling a first node by a carry pulse output from a front end stage and a carry pulse output from a rear end stage; an inverter unit for inverting voltage of the first node to apply the same to a second node; a scan pulse output unit for receiving one of a plurality of scan pulse output clock signals, and outputting a scan pulse in accordance with voltages of the first and second nodes; and a carry pulse output unit for receiving one of the carry pulse output clock signals, and outputting the carry pulse in accordance with the voltages of the first and second nodes. The inverter unit includes: a first transistor having a source electrode connected to a first constant voltage terminal, a gate electrode connected to a common node, and a drain electrode connected to the second node; a second transistor having a source electrode connected to the first constant voltage terminal, the drain electrode connected to the common node (N), and the gate electrode connected to the second node; a third transistor having the gate electrode connected to the first node, the source electrode connected to the common node (N), and the drain electrode connected to a second constant voltage terminal; a fourth transistor having the gate electrode connected to the first node, the source electrode connected to the second node, and the drain electrode connected to a third constant voltage terminal; a fifth transistor having the source electrode connected to the first constant voltage terminal, the drain electrode connected to the second node, and a clock signal which is applied to the rear end stage, to be applied to the gate electrode; and a capacitor connected between the gate electrode and the drain electrode of the first transistor.

Description

게이트 구동 회로 및 이를 이용한 평판 표시 장치{Gate driving circuit and Flat panel display device using the same}[0001] The present invention relates to a gate driving circuit and a flat panel display device using the same,

본 발명은 평판 표시 장치에 관한 것으로, 특히 인버터의 전류를 저감하기 위한 게이트 구동 회로 및 이를 이용한 평판 표시 장치에 관한 것이다.The present invention relates to a flat panel display, and more particularly to a gate driving circuit for reducing the current of an inverter and a flat panel display using the same.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정을 이용한 액정 표시 장치(LCD: Liquid Crystal Display) 및 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치와 같은 여러 가지 표시 장치가 활용되고 있다.BACKGROUND ART Demands for a display device for displaying an image have been increasing in various forms as an information society has developed. In recent years, a liquid crystal display (LCD) and an organic light emitting diode Various display devices such as an OLED display using an organic light emitting diode (OLED) are being utilized.

이러한 표시 장치들 중 액정 표시 장치(LCD)는 영상을 표시하는 복수개의 게이트 라인들 및 복수개의 데이터 라인들을 구비한 액정패널과, 상기 액정패널을 구동하기 위한 구동회로로 구성된다.Among these display devices, a liquid crystal display (LCD) comprises a liquid crystal panel having a plurality of gate lines and a plurality of data lines for displaying an image, and a driving circuit for driving the liquid crystal panel.

상기 구동회로는 상기 복수개의 게이트 라인들을 구동하는 게이트 구동회로와, 상기 복수개의 데이터 라인들을 구동하는 데이터 구동회로와, 상기 게이트 구동회로와 상기 데이터 구동회로에 영상 데이터 및 각종 제어신호를 공급하는 타이밍 컨트롤러 등으로 이루어진다.The driving circuit includes a gate driving circuit for driving the plurality of gate lines, a data driving circuit for driving the plurality of data lines, a timing for supplying video data and various control signals to the gate driving circuit and the data driving circuit, Controller and the like.

상기와 같은 액정 표시 장치의 표시 패널은, 유리 기판상에 박막트랜지스터 어레이가 형성되는 박막트랜지스터 어레이 기판과, 유리 기판상에 칼라 필터 어레이가 형성되는 칼라 필터 어레이 기판과, 상기 박막트랜지스터 어레이 기판과 상기 칼라 필터 어레이 기판 사이에 충진된 액정층을 구비한다.The display panel of the liquid crystal display device may include a thin film transistor array substrate on which a thin film transistor array is formed on a glass substrate, a color filter array substrate on which a color filter array is formed, And a liquid crystal layer filled between the color filter array substrate.

이러한 액정 표시 장치의 표시 패널은, 전기장 생성 전극 (화소 전극 및 공통 전극)에 전압을 인가하여 상기 액정층에 전기장을 생성하고, 상기 전기장에 의해 액정층의 액정 분자들의 배열 상태를 조절하여 입사광의 편광을 제어함으로써 영상을 표시한다.In the display panel of such a liquid crystal display device, a voltage is applied to an electric field generating electrode (pixel electrode and common electrode) to generate an electric field in the liquid crystal layer, and the arrangement state of the liquid crystal molecules in the liquid crystal layer is adjusted by the electric field, The image is displayed by controlling the polarization.

이러한 액정 표시 장치용 표시 패널은, 상기 박막트랜지스터 어레이 기판과 상기 칼라 필터 어레이 기판을 합착한 것으로, 사용자에게 이미지를 제공하는 표시 영역(active area, AA)과 상기 표시영역(AA)의 주변 영역인 비표시 영역(non-active area, NA)으로 정의된다.The display panel for a liquid crystal display device includes a thin film transistor array substrate and a color filter array substrate bonded together and includes a display area (AA) for providing an image to a user and a peripheral area And is defined as a non-active area (NA).

상기 박막 트랜지스터 어레이 기판은, 제1방향으로 연장되는 복수개의 게이트 라인들(GL)과, 제1방향과 수직인 제2방향으로 연장되는 복수개의 데이터 라인들(DL)을 포함하며, 각 게이트 라인과 각 데이터 라인에 의하여 하나의 화소 영역(Pixel; P)이 정의된다.The thin film transistor array substrate includes a plurality of gate lines GL extending in a first direction and a plurality of data lines DL extending in a second direction perpendicular to the first direction, And one pixel region (Pixel P) is defined by each data line.

하나의 화소영역(P) 내에는 박막 트랜지스터가 형성되며, 각 박막 트랜지스터의 게이트 전극 및 소오스 전극은 각각 게이트 라인 및 데이터 라인과 연결된다.In one pixel region P, a thin film transistor is formed, and the gate electrode and the source electrode of each thin film transistor are connected to a gate line and a data line, respectively.

또한, 상기 표시 패널의 상기 복수개의 게이트 라인들과 복수개의 데이터 라인들의 각 화소를 구동하기 위한 스캔 펄스와 데이트 신호를 제공하기 위하여 상기 비표시 영역 또는 표시 패널 외부에 게이트 구동 회로 및 데이터 구동 회로가 구비된다.A gate driving circuit and a data driving circuit are provided outside the non-display region or the display panel to provide a scan pulse and a data signal for driving each pixel of the plurality of gate lines and the plurality of data lines of the display panel Respectively.

상기 게이트 구동 회로는, 적어도 하나의 게이트 드라이브 IC로 구성될 수도 있지만, 상기 표시 패널의 상기 복수개의 신호 라인 (게이트 라인들 및 데이터 라인들)과 화소를 형성하는 과정에서 상기 표시 패널의 비표시 영역상에 동시에 형성될 수 있다. 결과적으로 상기 게이트 구동 회로가 상기 표시 패널 내부에 포함되게 된다. 이를 게이트-인-패널(Gate-In-Panel; 이하 “GIP”라고도 함)이라 한다.The gate driving circuit may be composed of at least one gate drive IC. However, in the process of forming pixels with the plurality of signal lines (gate lines and data lines) of the display panel, As shown in FIG. As a result, the gate driving circuit is included in the display panel. This is called a gate-in-panel (GIP).

상기와 같은 게이트 구동 회로는 각 게이트 라인들에 스캔 펄스를 순차적으로 공급하기 위하여, 게이트 라인의 개수 이상의 복수개의 스테이지를 포함하여 구성된다.The gate driving circuit includes a plurality of stages equal to or greater than the number of gate lines in order to sequentially supply scan pulses to the gate lines.

도 1은 종래의 게이트 구동 회로의 n번째 스테이지(ST(n))의 구성 블록도이고, 도 2는 도 1의 인버터부(13)의 회로 구성도이다.Fig. 1 is a block diagram of the nth stage ST (n) of the conventional gate driving circuit, and Fig. 2 is a circuit diagram of the inverter section 13 of Fig.

종래의 게이트 구동 회로의 n 번째 스테이지(ST(n))는, 도 1에 도시한 바와 같이, 전단 스테이지에서 출력되는 캐리 펄스(CR(n-3))와 후단 스테이지에서 출력되는 캐리 펄스(CR(n+3))에 의해 제 1 노드(Q)를 제어하는 Q노드 제어부(12)와, 상기 제 1 노드(Q)의 전압을 반전하여 제 2 노드(Qb)에 인가하는 인버터부(13)와, 상기 제 2 노드(Qb)의 전압에 의해 상기 제 1 노드(Q)를 안정화시키는 안정화부(14)와, 복수개의 스캔 펄스 출력용 클럭 신호 중 하나의 클럭 신호(SCCLK(n))을 수신하여 상기 제 1 노드(Q) 및 제 2 노드(Qb)의 전압에 따라 스캔 펄스(SC(n))를 출력하는 스캔 펄스 출력부(15)와, 복수개의 캐리 펄스 출력용 클럭 신호 중 하나의 클럭 신호(CRCLK(n))을 수신하여 상기 제 1 노드(Q) 및 제 2 노드(Qb)의 전압에 따라 캐리 펄스(CR(n))를 출력하는 캐리 펄스 출력부(16)와, 스타트 신호(VST)에 의해 상기 제 1 노드(Q)를 리셋시키는 제 1 노드 리셋부(11)를 구비하여 구성된다.As shown in Fig. 1, the nth stage ST (n) of the conventional gate driving circuit includes a carry pulse CR (n-3) output from the previous stage and a carry pulse CR a Q node controller 12 for controlling the first node Q by means of an inverter 13 (n + 3), and an inverter 13 for inverting the voltage of the first node Q and applying the inverted voltage to the second node Qb A stabilization unit 14 for stabilizing the first node Q by a voltage of the second node Qb, and a stabilization unit 14 for stabilizing one of the plurality of scan pulse output clock signals SCCLK (n) A scan pulse output section 15 for receiving and outputting a scan pulse SC (n) according to the voltages of the first node Q and the second node Qb; A carry pulse output section 16 which receives the clock signal CRCLK (n) and outputs a carry pulse CR (n) according to the voltages of the first node Q and the second node Qb,By the arc (VST) is configured by a first node, a reset unit 11 for resetting the first node (Q).

상기 인버터부(13)의 구체적인 회로적 구성은 도 2와 같다.The specific circuit configuration of the inverter unit 13 is shown in Fig.

상기 인버터부(13)는 산화물 반도체 박막트랜지스터(Oxide TFT)를 기반 GIP 회로에서 N형 TFT로 구성된 2단 인버터(4개의 TFT와 하나의 커패시터로 구성됨)가 사용되고 있다.The inverter unit 13 uses a two-stage inverter (composed of four TFTs and one capacitor) composed of an N-type TFT in an oxide semiconductor TFT-based GIP circuit.

즉, 상기 인버터부(13)는 제 1정전압단(GVDD (24V))에 소오스 전극이 연결되고 공통 노드(N)에 게이트 전극이 연결되며 상기 제 2 노드(Qb)에 드레인 전극이 연결되는 제 1 트랜지스터(T1)와, 상기 제 1정전압단(GVDD (24V))에 게이트 전극 및 소오스 전극이 공통으로 연결되고 상기 공통 노드(N)에 드레인 전극이 연결되는 제 2 트랜지스터(T2)와, 상기 제 1 노드(Q)에 게이트 전극이 연결되고 상기 공통 노드(N)에 소오스 전극이 연결되며 제 2 정전압단(GVSS1 (-6V)에 드레인 전극이 연결되는 제 3 트랜지스터(T3)와, 상기 제 1 노드(Q)에 게이트 전극이 연결되고 상기 제 2 노드(Qb)에 소오스 전극이 연결되며 제 3 정전압단(GVSS2 (-12V)에 드레인 전극이 연결되는 제 4 트랜지스터(T4)와, 상기 제 1 트랜지스터(T1)의 게이트 전극과 드레인 전극 사이에 연결되는 커패시터(C1)를 구비하여 구성된다.That is, the inverter unit 13 includes a source electrode connected to a first constant voltage terminal (GVDD (24V)), a gate electrode connected to a common node N, and a drain electrode connected to the second node (Qb) A second transistor T2 having a first transistor T1 and a gate electrode and a source electrode commonly connected to the first constant voltage terminal GVDD 24V and a drain electrode connected to the common node N, A third transistor T3 having a gate electrode connected to the first node Q, a source electrode connected to the common node N, and a drain electrode connected to the second constant voltage terminal GVSS1 (-6V) A fourth transistor T4 having a gate electrode connected to one node Q, a source electrode connected to the second node Qb, and a drain electrode connected to the third constant voltage terminal GVSS2 (-12V) And a capacitor C1 connected between the gate electrode and the drain electrode of the first transistor T1 .

여기서, 상기 제 1 내지 제 4 트랜지스터(T1, T2, T3, T4)는 모두 N형 트랜지스터들이고, 산화물 박막트랜지스터(Oxide TFT)들이다.Here, the first through fourth transistors T1, T2, T3, and T4 are all N-type transistors, and are oxide TFTs.

상기와 같이 구성된 인버터부(13)는 상기 제 1 노드(Q)에 하이 전압이 인가되면, 상기 제 3 트랜지스터(T3)가 턴-온 되어, 상기 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)를 통해 상기 제 1정전압단(GVDD (24V))에서 상기 제 2 정전압단(GVSS1 (-6V)으로 전류가 흐르게 된다. 또한, 상기 제 4 트랜지스터(T4)가 턴-온 되어, 상기 제 3 정전압단(GVSS2 (-12V)으로부터 상기 제 2 노드(Qb)에 제 3 정전압(-12V)이 인가된다.When the high voltage is applied to the first node Q, the third transistor T3 is turned on and the second transistor T2 and the third transistor T3 A current flows from the first constant voltage terminal GVDD 24V to the second constant voltage terminal GVSS1 through -6V through the fourth transistor T5 and the fourth transistor T4 is turned on, The third constant voltage (-12V) is applied to the second node Qb from the constant voltage terminal GVSS2 (-12V).

따라서, 상기 인버터부(13)는 상기 제 1 노드(Q)가 하이 논리 상태일 때 상기 제 2 노드(Qb)를 로우 논리 상태로 반전시킨다.Accordingly, the inverter unit 13 inverts the second node Qb to a low logic state when the first node Q is in a logic high state.

그러나, 종래의 게이트 구동 회로에 있어서는 다음과 같은 문제점이 있었다.However, the conventional gate driving circuit has the following problems.

즉, 상기 인버터부(13)의 구성에서, 도 2에 도시한 바와 같이, 상기 제 1 노드(Q)가 하이 논리일 때, 상기 제 3 트랜지스터(T3)가 턴-온 되면서, 상기 제 2 트랜지스터(T2) 및 제 3 트랜지스터(T3)를 통해 상기 제 1정전압단(GVDD (24V))에서 상기 제 2 정전압단(GVSS1 (-6V)으로 상당히 큰 전류 패스(Path)가 형성된다 (도 2에서 빨강 화살표로 표기함).2, when the first node Q is high logic, the third transistor T3 is turned on, and the second transistor Q1 is turned on, A considerable current path from the first constant voltage terminal GVDD 24V to the second constant voltage terminal GVSS1 -6V is formed through the second transistor T2 and the third transistor T3 Red arrow).

따라서, 상기 큰 전류 패스에 의한 주율 열(Jule Heating)로 인해 상기 제 2 트랜지스터(T2)가 열화되거나 도체화 현상이 발생하여 게이트 구동 회로의 구동 불량이 발생하게 된다.Therefore, the second transistor T2 may deteriorate due to the Jule heating due to the large current path, or a conduction phenomenon may occur, resulting in a defective driving of the gate driving circuit.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 게이트 구동 회로의 인버터에 흐르는 전류를 저감하여 인버터가 열화되거나 도체화되어 불량이 발생됨을 방지할 수 있는 게이트 구동회로 및 이를 이용한 평판 표시 장치를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems occurring in the prior art, and it is an object of the present invention to provide a gate driving circuit capable of reducing a current flowing through an inverter of a gate driving circuit, The purpose is to provide.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동 회로의 n번째 스테이지는, 제 1 노드의 전압을 반전하여 제 2 노드에 인가하는 인버터부를 구비하고, 상기 인버터부는, 복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부; 그리고 복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비하고, 상기 인버터부는, 제 1정전압단에 소오스 전극이 연결되고 공통 노드에 게이트 전극이 연결되며 상기 제 2 노드에 드레인 전극이 연결되는 제 1 트랜지스터와, 상기 제 1정전압단에 소오스 전극이 연결되고 상기 공통 노드(N)에 드레인 전극이 연결되며 상기 제 2 노드에 게이트 전극이 연결되는 제 2 트랜지스터와, 상기 제 1 노드에 게이트 전극이 연결되고 상기 공통 노드(N)에 소오스 전극이 연결되며 제 2 정전압단에 드레인 전극이 연결되는 제 3 트랜지스터와, 상기 제 1 노드에 게이트 전극이 연결되고 상기 제 2 노드에 소오스 전극이 연결되며 제 3 정전압단에 드레인 전극이 연결되는 제 4 트랜지스터와, 상기 제 1정전압단에 소오스 전극이 연결되고 상기 제 2 노드에 드레인 전극이 연결되며 상기 후단 스테이지에 인가되는 클럭 신호가 게이트 전극에 인가되는 제 5 트랜지스터와, 상기 제 1 트랜지스터의 게이트 전극과 드레인 전극 사이에 연결되는 커패시터를 구비함에 그 특징이 있다.According to an aspect of the present invention, there is provided an n-th stage of a gate driving circuit including an inverter unit for inverting a voltage of a first node and applying the inverted voltage to a second node, A scan pulse output unit receiving one of the signals and outputting a scan pulse according to a voltage of the first node and the second node; And a carry pulse output unit for receiving one of the plurality of carry pulse output clock signals and outputting a carry pulse according to the voltages of the first node and the second node, wherein the inverter unit has a source electrode connected to the first constant voltage end A first transistor having a gate connected to a common node and a drain electrode connected to the second node, a source electrode connected to the first constant voltage terminal, a drain electrode connected to the common node, A third transistor having a gate electrode connected to the first node, a source electrode connected to the common node, and a drain electrode connected to the second constant voltage end; A fourth node having a gate electrode connected to the first node, a source electrode connected to the second node, and a drain electrode connected to the third constant- A fifth transistor whose source electrode is connected to the first constant voltage end, a drain electrode is connected to the second node, and a clock signal applied to the rear stage is applied to the gate electrode; And a capacitor connected between the electrode and the drain electrode.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동 회로의 n번째 스테이지는, 제 1 노드의 전압을 반전하여 제 2 노드에 인가하는 인버터부를 구비하고, 상기 인버터부는, 제 1정전압단에 소오스 전극이 연결되고 공통 노드에 게이트 전극이 연결되며 상기 제 2 노드에 드레인 전극이 연결되는 제 1 트랜지스터와, 상기 제 1정전압단에 소오스 전극이 연결되고 상기 공통 노드에 드레인 전극이 연결되며 상기 후단 스테이지에서 출력되는 캐리 펄스가 게이트 전극에 인가되는 제 2 트랜지스터와, 상기 제 1 노드에 게이트 전극이 연결되고 상기 공통 노드에 소오스 전극이 연결되며 제 2 정전압단에 드레인 전극이 연결되는 제 3 트랜지스터와, 상기 제 1 노드에 게이트 전극이 연결되고 상기 제 2 노드에 소오스 전극이 연결되며 제 3 정전압단에 드레인 전극이 연결되는 제 4 트랜지스터와, 상기 제 1 트랜지스터의 상기 게이트 전극과 상기 드레인 전극 사이에 연결되는 커패시터를 구비함에 또 다른 특징이 있다.According to another aspect of the present invention, there is provided an nth stage of a gate driving circuit including an inverter unit for inverting a voltage of a first node and applying the inverted voltage to a second node, A source electrode connected to the common node, a gate electrode connected to the common node, and a drain electrode connected to the second node, a source electrode connected to the first constant voltage end, and a drain electrode connected to the common node, A third transistor having a gate electrode connected to the first node, a source electrode connected to the common node, and a drain electrode connected to the second constant voltage end, A gate electrode connected to the first node, a source electrode connected to the second node, and a third constant- And a capacitor connected between the gate electrode and the drain electrode of the first transistor.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 게이트 구동 회로의 n번째 스테이지는, 제 1 노드의 전압을 반전하여 제 2 노드에 인가하는 인버터부를 구비하고, 상기 인버터부는, 제 1정전압단에 소오스 전극이 연결되고 공통 노드에 게이트 전극이 연결되며 상기 제 2 노드에 드레인 전극이 연결되는 제 1 트랜지스터와, 상기 제 1정전압단에 소오스 전극이 연결되고 상기 공통 노드에 드레인 전극이 연결되며 상기 후단 스테이지에서 공급되는 캐리 펄스 출력용 클럭 신호가 게이트 전극에 인가되는 제 2 트랜지스터와, 상기 제 1 노드에 게이트 전극이 연결되고 상기 공통 노드에 소오스 전극이 연결되며 제 2 정전압단에 드레인 전극이 연결되는 제 3 트랜지스터와, 상기 제 1 노드에 게이트 전극이 연결되고 상기 제 2 노드에 소오스 전극이 연결되며 제 3 정전압단에 드레인 전극이 연결되는 제 4 트랜지스터와, 상기 제 1 트랜지스터의 상기 게이트 전극과 상기 드레인 전극 사이에 연결되는 커패시터를 구비함에 또 다른 특징이 있다.According to another aspect of the present invention, there is provided an nth stage of a gate driving circuit including an inverter unit for inverting a voltage of a first node and applying the inverted voltage to a second node, A source electrode connected to the common node, a gate electrode connected to the common node, and a drain electrode connected to the second node, a source electrode connected to the first constant voltage end, and a drain electrode connected to the common node, A second transistor having a gate electrode connected to the first node, a source electrode connected to the common node, and a drain electrode connected to the second constant voltage terminal, A gate electrode is connected to the first node and a source electrode is connected to the second node, Said a third and a fourth transistor having a drain electrode connected to a constant voltage, however, a capacitor connected between the gate electrode of the first transistor and the drain electrode as there is another characteristic.

상기와 같은 특징을 갖는 본 발명의 일 실시예에 따른 게이트 구동 회로 및 이를 이용한 평판 표시 장치에 있어서는 다음과 같은 효과가 있다.A gate driving circuit and a flat panel display using the same according to an embodiment of the present invention have the following effects.

제 1 노드가 하이 전압 레벨 상태일 때, 인버터부를 구성하는 제 2 트랜지스터가 턴 온 되지 않고, 제 2 트랜지스터를 통해 전류가 흐르지 않으므로, 주율 열(Jule Heating)로 인해 상기 제 2 트랜지스터가 열화되거나 도체화 되는 현상을 방지할 수 있고, 더불어 게이트 구동 회로의 구동 불량을 방지할 수 있다.When the first node is in the high voltage level state, the second transistor constituting the inverter section is not turned on and no current flows through the second transistor, so that the second transistor may be deteriorated due to joule heating, It is possible to prevent the occurrence of a problem that the gate drive circuit is driven.

도 1은 종래의 게이트 구동 회로의 n번째 스테이지(ST(n))의 구성 블록도
도 2는 도 1의 인버터부(13)의 회로 구성도
도 3은 본 발명에 따른 평판 표시 장치를 간략히 나타내는 구성도
도 4는 본 발명의 제 1 실시예에 따른 게이트 구동 회로의 스테이지 구성 블록도
도 5는 본 발명의 제 1 실시예에 따른 인버터부의 회로 구성도
도 6은 본 발명의 제 2 실시예에 따른 인버터부의 회로 구성도
도 7은 본 발명의 제 3 실시예에 따른 인버터부의 회로 구성도
도 8은 본 발명의 제 2 실시예에 따른 게이트 구동 회로의 스테이지 구성 블록도
도 9는 본 발명에 따른 게이트 구동 회로의 파형도1 is a block diagram of an n-th stage ST (n) of a conventional gate driving circuit
Fig. 2 is a circuit diagram of the inverter section 13 of Fig.
3 is a block diagram schematically showing a flat panel display according to the present invention
4 is a stage configuration block diagram of the gate drive circuit according to the first embodiment of the present invention
5 is a circuit configuration diagram of the inverter unit according to the first embodiment of the present invention.
6 is a circuit configuration diagram of the inverter unit according to the second embodiment of the present invention
7 is a circuit diagram of the inverter unit according to the third embodiment of the present invention
8 is a stage configuration block diagram of the gate drive circuit according to the second embodiment of the present invention
9 is a waveform diagram of a gate driving circuit according to the present invention

상기와 같은 특징을 갖는 본 발명에 따른 게이트 구동 회로 및 이를 이용한 평판 표시 장치를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.A gate driving circuit and a flat panel display using the same according to the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 평판 표시 장치를 간략히 나타내는 구성도이고, 도 4는 본 발명에 따른 게이트 구동 회로의 스테이지 구성 블록도이다.FIG. 3 is a configuration diagram briefly showing a flat panel display device according to the present invention, and FIG. 4 is a stage configuration block diagram of a gate drive circuit according to the present invention.

본 발명에 따른 평판 표시 장치는, 도 3에 도시한 바와 같이, 표시 패널(10), 게이트 구동 회로(20), 데이터 구동 회로(30) 및 타이밍 콘트롤러(40)를 포함하여 구성된다.A flat panel display device according to the present invention includes a display panel 10, a gate driving circuit 20, a data driving circuit 30, and a timing controller 40, as shown in Fig.

상기 표시 패널(10)은 기판상에 일정한 간격을 갖고 제 1 방향으로 배열되는 복수개의 게이트 라인들(GL1~CLn)과, 일정한 간격을 갖고 상기 복수개의 게이트 라인들(GL)에 수직한 방향인 제 2 방향으로 배열되는 복수개의 데이터 라인들(DL1~DLm)과, 상기 복수개의 게이트 라인들(GL1~CLn)과 복수개의 데이터 라인들(DL1~DLm)의 교차 영역에 배열되는 복수개의 서브 픽셀들(P)을 구비하여 구성된다. 상기 복수개의 서브 화소들(P)은 상기 각 게이트 라인들(GL1~CLn)로부터 공급되는 스캔 펄스에 응답하여 상기 복수개의 데이터 라인들(DL1~DLm)로부터 공급되는 영상 신호(데이터 전압)에 따른 영상을 표시한다.The display panel 10 includes a plurality of gate lines GL1 to CLn arranged at regular intervals on a substrate in a first direction and a plurality of gate lines GL1 to CLn arranged in a direction perpendicular to the plurality of gate lines GL A plurality of data lines DL1 to DLm arranged in a second direction and a plurality of sub pixels arranged in a crossing region of the plurality of gate lines GL1 to CLn and the plurality of data lines DL1 to DLm, (P). The plurality of sub-pixels P may be controlled according to a video signal (data voltage) supplied from the plurality of data lines DL1 to DLm in response to a scan pulse supplied from each of the gate lines GL1 to CLn. Display the image.

상기 표시 패널(10)이 액정 표시 패널일 경우, 각 서브 화소들(P)은 해당 게이트 라인들(GL1~CLn)로부터 공급되는 스캔 펄스에 응답하여 해당 데이터 라인들(DL1~DLm)로부터 공급되는 영상 신호(데이터 전압)를 각 화소 전극에 제공하는 박막트랜지스터와, 상기 데이터 라인들(DL1~DLm)로부터 공급되는 영상 신호(데이터 전압)를 1 프레임 동안 저장하는 커패시터를 구비한다.When the display panel 10 is a liquid crystal display panel, each sub-pixel P is supplied from the corresponding data lines DL1 to DLm in response to a scan pulse supplied from the corresponding gate line GL1 to CLn A thin film transistor for supplying a video signal (data voltage) to each pixel electrode, and a capacitor for storing a video signal (data voltage) supplied from the data lines DL1 to DLm for one frame.

또한, 상기 표시 패널(10)이 OLED표시 패널일 경우, 각 서브 화소들(P)은 유기 발광 다이오드(OLED), 구동 트랜지스터, 커패시터 및 적어도 하나의 스위칭 트랜지스터를 구비하여 구성된다.In addition, when the display panel 10 is an OLED display panel, each sub-pixel P includes an organic light emitting diode (OLED), a driving transistor, a capacitor, and at least one switching transistor.

즉, 적어도 하나의 스위칭 트랜지스터는 해당 게이트 라인들(GL1~CLn)로부터 공급되는 스캔 펄스에 응답하여 해당 데이터 라인들(DL1~DLm)로부터 공급되는 데이터 전압을 상기 커패시터에 저장하고, 상기 구동 트랜지스터는 상기 커패시터에 저장된 상기 데이터 전압에 따라 상기 유기 발광 다이오드에 흐르는 전류를 제어하여 상기 유기 발광 다이오드가 발광하도록 한다.That is, at least one switching transistor stores a data voltage supplied from the data lines DL1 to DLm in response to a scan pulse supplied from the gate lines GL1 to CLn, And controls the current flowing in the organic light emitting diode according to the data voltage stored in the capacitor so that the organic light emitting diode emits light.

상기 게이트 구동 회로(20)는 상기 타이밍 컨트롤러(40)로부터 제공된 복수개의 게이트 제어 신호들(GCS)에 따라 각 게이트 라인들(GL1~CLn)에 스캔 펄스 (게이트 구동 신호)를 순차적으로 공급하는 게이트 쉬프트 레지스터로 구성된다.The gate driving circuit 20 sequentially applies a scan pulse (gate driving signal) to each of the gate lines GL1 to CLn in accordance with a plurality of gate control signals GCS provided from the timing controller 40, And a shift register.

상기 게이트 구동 회로(20)는 상기 복수개의 게이트 라인들(GL1~CLn) 각각에 스캔 신호 (게이트 구동 신호, Vgout)를 순차적으로 공급하기 위하여, 복수개의 스테이지를 포함하여 구성된다.The gate driving circuit 20 includes a plurality of stages for sequentially supplying a scan signal (gate driving signal, Vgout) to each of the plurality of gate lines GL1 to CLn.

상기 게이트 구동 회로(20)는 GIP(gate in panel)형 게이트 구동 회로인 경우, 상기 표시 패널(10)의 비표시 영역에 배치된다.The gate driving circuit 20 is disposed in a non-display area of the display panel 10 in the case of a GIP (gate in panel) type gate driving circuit.

상기 게이트 구동 회로(20)가 복수개의 스테이지를 포함하고, 상기 복수개의 스테이지는 상기 복수개의 게이트 라인들과 일대일 대응되어, 하나의 스테이지가 하나의 게이트 라인에 스캔 신호를 공급한다.The gate driving circuit 20 includes a plurality of stages, and the plurality of stages correspond one-to-one with the plurality of gate lines, and one stage supplies a scan signal to one gate line.

상기 데이터 구동 회로(30)는 상기 타이밍 컨트롤러(40)로부터 입력되는 디지털 영상 데이터(RGB)를 기준 감마 전압을 이용하여 아날로그 데이터 전압으로 변환하고, 변환된 아날로그 데이터 전압을 상기 복수개의 데이터 라인들 DL1~DLm)에 공급한다. 이러한 데이터 구동 회로(30)는 상기 타이밍 컨트롤러(40)로부터 제공된 복수개의 데이터 제어 신호들(DCS)에 따라 제어된다.The data driving circuit 30 converts the digital image data RGB inputted from the timing controller 40 into an analog data voltage using a reference gamma voltage and outputs the converted analog data voltage to the data lines DL1 To DLm. The data driving circuit 30 is controlled in accordance with a plurality of data control signals DCS provided from the timing controller 40.

상기 타이밍 컨트롤러(40)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(10)의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동 회로(30)에 공급한다. 또한, 상기 타이밍 컨트롤러(40)는 외부로부터 입력되는 동기 신호(SYNC)들, 예를 들어 도트클럭(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용하여 복수개의 게이트 제어신호들(GCS) 및 복수개의 데이터 제어신호들(DCS)를 생성하여 상기 게이트 구동 회로(20) 및 상기 데이터 구동 회로(30)에 각각 공급한다.The timing controller 40 aligns image data RGB input from the outside in accordance with the size and resolution of the display panel 10 and supplies the image data RGB to the data driving circuit 30. [ The timing controller 40 may receive synchronizing signals SYNC inputted from outside, for example, a dot clock DCLK, a data enable signal DE, a horizontal synchronizing signal Hsync, a vertical synchronizing signal Vsync, A plurality of gate control signals GCS and a plurality of data control signals DCS are generated and supplied to the gate driving circuit 20 and the data driving circuit 30, respectively.

도 4는 본 발명의 제 1 실시예에 따른 게이트 구동 회로의 n번째 스테이지(ST(n))의 구성 블록도이다.4 is a block diagram of the n-th stage ST (n) of the gate driving circuit according to the first embodiment of the present invention.

본 발명의 제 1 실시예에 따른 게이트 구동 회로의 n 번째 스테이지(ST(n))는, 도 4에 도시한 바와 같이, 전단 스테이지(예를 들면, (n-3) 번째 스테이지)에서 출력되는 캐리 펄스(CR(n-3))에 의해 인에이블(enable)되고 후단 스테이지(예들 들면, (n+3) 번째 스테이지)에서 출력되는 캐리 펄스(CR(n+3))에 의해 디스에이블(disable)되어 제 1 노드(Q)를 제어하는 Q노드 제어부(22)와, 상기 제 1 노드(Q)의 전압을 반전하여 제 2 노드(Qb)에 인가하는 인버터부(23)와, 상기 제 2 노드(Qb)의 전압에 의해 상기 제 1 노드(Q)를 안정화시키는 안정화부(24)와, 복수개의 스캔 펄스 출력용 클럭 신호 중 하나의 클럭 신호(SCCLK(n))을 수신하여 상기 제 1 노드(Q) 및 제 2 노드(Qb)의 전압에 따라 스캔 펄스(SC(n))를 출력하는 스캔 펄스 출력부(25)와, 복수개의 캐리 펄스 출력용 클럭 신호 중 하나의 클럭 신호(CRCLK(n))을 수신하여 상기 제 1 노드(Q) 및 제 2 노드(Qb)의 전압에 따라 캐리 펄스(CR(n))를 출력하는 캐리 펄스 출력부(26)와, 스타트 펄스 신호(VSP)에 의해 상기 제 1 노드(Q)를 리셋 시키는 제 1 노드 리셋부(21)를 구비하여 구성된다.The nth stage ST (n) of the gate driving circuit according to the first embodiment of the present invention is a circuit which outputs (N + 3)) which is enabled by the carry pulse CR (n-3) and output from the succeeding stage (for example, the (n + 3) an inverter unit 23 for inverting the voltage of the first node Q and applying the inverted voltage to the second node Qb, A stabilization unit 24 for stabilizing the first node Q by a voltage of a first node Qb and a clock signal SCCLK (n) of a plurality of scan pulse output clock signals, A scan pulse output section 25 for outputting a scan pulse SC (n) according to the voltage of the node Q and the second node Qb; A carry pulse output section 26 which receives the signal CRCLK (n) and outputs a carry pulse CR (n) according to the voltages of the first node Q and the second node Qb, And a first node reset unit 21 for resetting the first node Q by a signal VSP.

상기 도 1 및 도 4를 비교하면, 종래의 n번째 스테이지(ST(n))의 구성과 본 발명의 n번째 스테이지(ST(n))의 구성이 비슷하나, 상기 인버터부(13, 23)에 차이가 있다.1 and 4, the configuration of the n-th stage ST (n) is similar to that of the n-th stage ST (n) of the present invention, .

종래의 인버터부(13)는 단지 제 1 노드(Q)의 전압만이 입력되어 상기 제 1 노드(Q)의 논리 상태를 반전시켜 상기 제 2 노드(Qb)에 출력하였다.The conventional inverter unit 13 receives only the voltage of the first node Q and inverts the logic state of the first node Q and outputs the inverted logic state to the second node Qb.

그러나 본 발명의 인버터부(23)는 상기 제 1 노드(Q)의 전압만 입력되는 것이 아니라 다른 신호가 더 입력되어 상기 인버터부(23)에 흐르는 전류를 저감시킨다. 이와 같은 특징을 인버터부의 구체적인 회로 구성을 참조하여 설명하면 다음과 같다.However, the inverter unit 23 of the present invention inputs not only the voltage of the first node (Q) but also other signals to reduce the current flowing to the inverter unit (23). This characteristic will be described with reference to a specific circuit configuration of the inverter unit.

도 5는 본 발명의 제 1 실시예에 따른 인버터부의 회로 구성도이다.5 is a circuit block diagram of the inverter unit according to the first embodiment of the present invention.

도 5에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 상기 인버터부(23)는 제 1정전압단(GVDD, (24V))에 소오스 전극이 연결되고 공통 노드(N)에 게이트 전극이 연결되며 상기 제 2 노드(Qb)에 드레인 전극이 연결되는 제 1 트랜지스터(T1)와, 상기 제 1정전압단(GVDD, (24V))에 소오스 전극이 연결되고 상기 공통 노드(N)에 드레인 전극이 연결되며 게이트 전극에 상기 제 2 노드(Qb)가 연결되는 제 2 트랜지스터(T2)와, 상기 제 1 노드(Q)에 게이트 전극이 연결되고 상기 공통 노드(N)에 소오스 전극이 연결되며 제 2 정전압단(GVSS1, (-6V)에 드레인 전극이 연결되는 제 3 트랜지스터(T3)와, 상기 제 1 노드(Q)에 게이트 전극이 연결되고 상기 제 2 노드(Qb)에 소오스 전극이 연결되며 제 3 정전압단(GVSS2 (-12V)에 드레인 전극이 연결되는 제 4 트랜지스터(T4)와, 상기 제 1정전압단(GVDD, (24V))에 소오스 전극이 연결되고 상기 제 2 노드(Qb)에 드레인 전극이 연결되며 (n+3) 번째 스테이지에 인가되는 클럭 신호(CRCLK(n+3))가 게이트 전극에 인가되는 제 5 트랜지스터(T5)와, 상기 제 1 트랜지스터(T1)의 게이트 전극과 드레인 전극 사이에 연결되는 커패시터(C1)를 구비하여 구성된다.5, in the inverter unit 23 according to the first embodiment of the present invention, the source electrode is connected to the first constant voltage terminal (GVDD, 24V) and the gate electrode is connected to the common node N A source electrode connected to the first constant voltage terminal GVDD and a drain electrode connected to the common node N and a drain electrode connected to the second node Qb; And a source electrode connected to the common node N and connected to the second node Qb through a gate electrode of the first transistor Q1, A third transistor T3 to which a drain electrode is connected to the two constant voltage terminals GVSS1 and -6V and a source electrode connected to the first node Q and a source electrode connected to the second node Qb, A fourth transistor T4 having a drain electrode connected to the third constant voltage terminal GVSS2 (-12V), and a fourth constant voltage terminal GVDD, (N + 3) connected to the second node Qb and the drain electrode connected to the (n + 3) th stage is connected to the gate electrode of the (n + 3) 5 transistor T5 and a capacitor C1 connected between the gate electrode and the drain electrode of the first transistor T1.

여기서, 상기 제 1 내지 제 5 트랜지스터(T1, T2, T3, T4, T5)는 모두 N형 트랜지스터들이고, 또한 산화물 반도체 트랜지스터들이다.Here, the first through fifth transistors T1, T2, T3, T4, and T5 are all N-type transistors and also oxide semiconductor transistors.

이와 같이 인버터부(23)가 구성되므로 제 1 노드(Q)가 하이 상태일 때 상기 인버터부(23) (특히, 제 2 트랜지스터(T2))에 흐르는 전류가 저감된다.Since the inverter unit 23 is constructed as described above, the current flowing to the inverter unit 23 (particularly, the second transistor T2) is reduced when the first node Q is in a high state.

상기와 같이 구성된 본 발명의 제 1 실시예에 따른 인버터부(23)의 동작은 도 9를 참조하여 후술한다.The operation of the inverter unit 23 according to the first embodiment of the present invention will be described later with reference to FIG.

도 6는 본 발명의 제 2 실시예에 따른 인버터부의 회로 구성도이다.6 is a circuit configuration diagram of the inverter unit according to the second embodiment of the present invention.

도 6에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 상기 인버터부(23)는 제 1정전압단(GVDD, (24V))에 소오스 전극이 연결되고 공통 노드(N)에 게이트 전극이 연결되며 상기 제 2 노드(Qb)에 드레인 전극이 연결되는 제 1 트랜지스터(T1)와, 상기 제 1정전압단(GVDD, (24V))에 소오스 전극이 연결되고 상기 공통 노드(N)에 드레인 전극이 연결되며 (n+3)번째 스테이지에서 출력되는 캐리 펄스(CR(n+3)가 게이트 전극에 인가되는 제 2 트랜지스터(T2)와, 상기 제 1 노드(Q)에 게이트 전극이 연결되고 상기 공통 노드(N)에 소오스 전극이 연결되며 제 2 정전압단(GVSS1, (-6V)에 드레인 전극이 연결되는 제 3 트랜지스터(T3)와, 상기 제 1 노드(Q)에 게이트 전극이 연결되고 상기 제 2 노드(Qb)에 소오스 전극이 연결되며 제 3 정전압단(GVSS2 (-12V)에 드레인 전극이 연결되는 제 4 트랜지스터(T4)와, 상기 제 1 트랜지스터(T1)의 상기 게이트 전극과 상기 드레인 전극 사이에 연결되는 커패시터(C1)를 구비하여 구성된다.6, in the inverter unit 23 according to the second embodiment of the present invention, the source electrode is connected to the first constant voltage terminal (GVDD, 24V) and the gate electrode is connected to the common node N A source electrode connected to the first constant voltage terminal GVDD and a drain electrode connected to the common node N and a drain electrode connected to the second node Qb; A second transistor T2 to which a carry pulse CR (n + 3) output from the (n + 3) th stage is applied to the gate electrode, a gate electrode connected to the first node Q, A third transistor T3 having a source electrode connected to the common node N and a drain electrode connected to the second constant voltage terminal GVSS1, -6V, a gate electrode connected to the first node Q, And a fourth transistor having a source electrode connected to the second node Qb and a drain electrode connected to the third constant voltage terminal GVSS2 (-12V) Further included is a (T4) and said first capacitor (C1) connected between the gate electrode and the drain electrode of the transistor (T1).

여기서, 상기 제 1 내지 제 4 트랜지스터(T1, T2, T3, T4)는 모두 N형 트랜지스터들이고, 또한 산화물 반도체 트랜지스터들이다.Here, the first through fourth transistors T1, T2, T3 and T4 are all N-type transistors and also oxide semiconductor transistors.

이와 같이 인버터부(23)가 구성되므로 제 1 노드(Q)가 하이 상태일 때 상기 인버터부(23) (특히, 제 2 트랜지스터(T2))에 흐르는 전류가 저감된다.Since the inverter unit 23 is constructed as described above, the current flowing to the inverter unit 23 (particularly, the second transistor T2) is reduced when the first node Q is in a high state.

마찬가지로, 상기와 같이 구성된 본 발명의 제 2 실시예에 따른 인버터부(23)의 동작은 도 9를 참조하여 후술한다.Similarly, the operation of the inverter unit 23 according to the second embodiment of the present invention constructed as described above will be described later with reference to FIG.

도 7은 본 발명의 제 3 실시예에 따른 인버터부의 회로 구성도이다.7 is a circuit configuration diagram of the inverter unit according to the third embodiment of the present invention.

도 7에 도시한 바와 같이, 본 발명의 제 3 실시예에 따른 상기 인버터부(23)는 제 1정전압단(GVDD, (24V))에 소오스 전극이 연결되고 공통 노드(N)에 게이트 전극이 연결되며 상기 제 2 노드(Qb)에 드레인 전극이 연결되는 제 1 트랜지스터(T1)와, 상기 제 1정전압단(GVDD, (24V))에 소오스 전극이 연결되고 상기 공통 노드(N)에 드레인 전극이 연결되며 (n+3)번째 스테이지에서 공급되는 캐리 펄스 출력용 클럭 신호(CRCLK(n+3))가 게이트 전극에 인가되는 제 2 트랜지스터(T2)와, 상기 제 1 노드(Q)에 게이트 전극이 연결되고 상기 공통 노드(N)에 소오스 전극이 연결되며 제 2 정전압단(GVSS1, (-6V)에 드레인 전극이 연결되는 제 3 트랜지스터(T3)와, 상기 제 1 노드(Q)에 게이트 전극이 연결되고 상기 제 2 노드(Qb)에 소오스 전극이 연결되며 제 3 정전압단(GVSS2 (-12V)에 드레인 전극이 연결되는 제 4 트랜지스터(T4)와, 상기 제 1 트랜지스터(T1)의 상기 게이트 전극과 상기 드레인 전극 사이에 연결되는 커패시터(C1)를 구비하여 구성된다.7, in the inverter unit 23 according to the third embodiment of the present invention, the source electrode is connected to the first constant voltage terminal (GVDD, 24V) and the gate electrode is connected to the common node N A source electrode connected to the first constant voltage terminal GVDD and a drain electrode connected to the common node N and a drain electrode connected to the second node Qb; A second transistor T2 to which a clock pulse CRCLK (n + 3) for outputting a carry pulse supplied from the (n + 3) th stage is applied to the gate electrode; A third transistor T3 having a source connected to the common node N and a drain electrode connected to the second constant voltage terminal GVSS1 and -6V, A source electrode is connected to the second node Qb and a drain electrode is connected to the third constant voltage terminal GVSS2 (-12V) Claim Further included is a fourth transistor (T4) and said first transistor the capacitor (C1) and the gate electrode of the (T1) and connected between the drain electrode.

여기서, 상기 제 1 내지 제 4 트랜지스터(T1, T2, T3, T4)는 모두 N형 트랜지스터들이고, 또한 산화물 반도체 트랜지스터들이다.Here, the first through fourth transistors T1, T2, T3 and T4 are all N-type transistors and also oxide semiconductor transistors.

이와 같이 인버터부(23)가 구성되므로 제 1 노드(Q)가 하이 상태일 때 상기 인버터부(23) (특히, 제 2 트랜지스터(T2))에 흐르는 전류가 저감된다.Since the inverter unit 23 is constructed as described above, the current flowing to the inverter unit 23 (particularly, the second transistor T2) is reduced when the first node Q is in a high state.

마찬가지로, 상기와 같이 구성된 본 발명의 제 2 실시예에 따른 인버터부(23)의 동작은 도 9를 참조하여 후술한다.Similarly, the operation of the inverter unit 23 according to the second embodiment of the present invention constructed as described above will be described later with reference to FIG.

상기에서, 캐리 펄스(CR(n-3), CR(n+3))와 캐리 펄스 출력용 클럭 신호(CRCLK(n-3), CRCLK(n+3))은 동일 위상을 갖지만, 상기 캐리 펄스(CR(n-3), CR(n+3))는 1 프레임에 한번 하이 전압 레벨을 갖지만, 상기 클럭 신호(CRCLK(n-3), CRCLK(n+3))은 1프레임에 다수의 하이 전압 레벨을 갖는다.Although the carry pulses CR (n-3) and CR (n + 3) and the carry pulse output clock signals CRCLK (n-3) and CRCLK (n + 3) have the same phase, The clock signals CRCLK (n-3) and CRCLK (n + 3) have a high voltage level once per frame, And has a high voltage level.

그러나, 상기에서 설명한 본 발명의 제 1 내지 제 3 실시예에 따른 인버터부의 구성에서는, 상기 제 2 트랜지스터(T2)를 통해 흐르는 전류가 차단되므로, 초기에 상기 제 1 노드(Q) 리셋부(21)가 스타트 펄스(VSP)에 의해 상기 제 1 노드(Q)를 상기 제 1 노드를 로우 전압 레벨로 리셋하여도 상기 제 2 노드(Qb)는 하이 전압 레벨로 설정되지 않으므로, 초기 구동에 에러가 발생할 수 있다. 따라서, 상기 스타트 펄스(VSP)에 의해 상기 제 2 노드(Qb)를 하이 전압 레벨로 리세팅할 필요가 있다.However, in the inverter unit according to the first to third embodiments of the present invention described above, since the current flowing through the second transistor T2 is interrupted, the first node (Q) reset unit 21 ) Resets the first node (Q) to the low voltage level by the start pulse (VSP), the second node (Qb) is not set to the high voltage level, Lt; / RTI > Therefore, it is necessary to reset the second node (Qb) to the high voltage level by the start pulse (VSP).

도 8은 본 발명의 제 2 실시예에 따른 게이트 구동 회로의 n번째 스테이지(ST(n)의 구성 블록도이다.8 is a block diagram of the n-th stage ST (n) of the gate driving circuit according to the second embodiment of the present invention.

따라서, 본 발명의 제 2 실시예에 따른 게이트 구동 회로의 n번째 스테이지(ST(n)의 구성에서는 상기 제 1 노드 리셋부(21) 대신에, 상기 스타트 펄스(VSP)에 의해 상기 제 2 노드(Qb)를 하이 전압 레벨로 리세팅하는 제 2 노드 리셋부(27)를 구비한다.Therefore, in the nth stage ST (n) of the gate driving circuit according to the second embodiment of the present invention, instead of the first node reset section 21, the start pulse VSP is applied to the second node And a second node reset unit 27 for resetting the second node Qb to a high voltage level.

물론, 도 8에서는 상기 제 1 노드 리셋부(21) 대신에 상기 제 2 노드 리셋부(27)를 구비함을 도시하고 있으나, 이에 한정되지 않고, 상기 제 1 노드 리셋부(21)와 상기 제 2 노드 리셋부(27)를 모두 구비할 수 있으나, 스테이지의 구성이 늘어나는 단점이 있다.8 shows that the second node reset unit 27 is provided instead of the first node reset unit 21, but the present invention is not limited thereto, and the first node reset unit 21, The two-node reset unit 27 can be provided, but the configuration of the stage is increased.

상기와 같이 구성된 본 발명의 제 1 내지 제 3 실시예에 따른 인버터부(23)의 동작을 설명하면 다음과 같다.The operation of the inverter unit 23 according to the first to third embodiments of the present invention will now be described.

도 9는 본 발명에 따른 게이트 구동 회로의 파형도이다.9 is a waveform diagram of a gate driving circuit according to the present invention.

상술한 바와 같이, 본 발명의 실시예에 따른 게이트 구동회로의 n번째 스테이지(ST(n))는 (n-3) 번째 스테이지에서 출력되는 캐리 펄스(CR(n-3))에 의해 인에이블(enable)되고, (n+3) 번째 스테이지에서 출력되는 캐리 펄스(CR(n+3))에 의해 디스에이블(disable)된다.As described above, the n-th stage ST (n) of the gate driving circuit according to the embodiment of the present invention is enabled by the carry pulse CR (n-3) output from the (n-3) and is disabled by the carry pulse CR (n + 3) output from the (n + 3) -th stage.

따라서, 도 9에 도시한 바와 같이, (n-3) 번째 스테이지에서 출력되는 캐리 펄스(CR(n-3))에 의해 인에이블되므로, 상기 (n-3) 번째 스테이지에서 출력되는 캐리 펄스(CR(n-3))가 하이 전압 레벨로 출력되면 상기 제 1 노드(Q)는 하이 전압 레벨을 갖고, 상기 제 2 노드(Qb)는 로우 전압 레벨을 갖는다.Therefore, as shown in Fig. 9, since it is enabled by the carry pulse CR (n-3) output from the (n-3) th stage, the carry pulse The first node Q has a high voltage level and the second node Qb has a low voltage level when CR (n-3) is output at a high voltage level.

그리고, n번째 스테이지(ST(n))에는 복수개의 스캔 펄스 출력용 클럭 신호 중 하나인 클럭 신호(SCCLK(n))와 복수개의 캐리 펄스 출력용 클럭 신호 중 하나의 클럭 신호(CRCLK(n))가 각각 상기 스캔 펄스 출력부(25)와 상기 캐리 펄스 출력부(26)에 인가되므로, 상기 클럭 신호(SCCLK(n))와 상기 클럭 신호(CRCLK(n))에 의해 상기 제 1 노드(Q)는 부스팅(boosting)되고, 상기 스캔 펄스 출력부(25)와 상기 캐리 펄스 출력부(26)는 각각 스캔 펄스(SC(n))와 캐리 펄스(CR(n)를 출력한다.The clock signal SCCLK (n), which is one of the plurality of scan pulse output clock signals, and the clock signal CRCLK (n), which is one of the plurality of carry pulse output clock signals, are supplied to the nth stage ST (n) (N) and the clock signal (CRCLK (n)) are applied to the scan pulse output unit 25 and the carry pulse output unit 26, respectively, The scan pulse output unit 25 and the carry pulse output unit 26 output a scan pulse SC (n) and a carry pulse CR (n), respectively.

또한, (n+3) 번째 스테이지에서 출력되는 캐리 펄스(CR(n+3))에 의해 디스에이블되므로, 상기 (n+3) 번째 스테이지에서 출력되는 캐리 펄스(CR(n+3))가 하이 전압 레벨로 출력되면 상기 제 1 노드(Q)는 로우 전압 레벨을 갖고, 상기 제 2 노드(Qb)는 하이 전압 레벨을 갖는다.The carry pulse CR (n + 3) output from the (n + 3) -th stage is disabled by the carry pulse CR (n + The first node Q has a low voltage level and the second node Qb has a high voltage level when outputted at a high voltage level.

기본적으로, 본 발명의 제 1 내지 제 3 실시예의 인버터부(23)의 구성에서, 상기 제 1 노드(Q)에 하이 전압이 인가되면, 상기 제 3 및 제 4 트랜지스터(T3, T4)가 턴-온 되어 상기 제 3 정전압단(GVSS2 (-12V)으로부터 상기 제 2 노드(Qb)에 제 3 정전압(-12V)이 인가됨과 동시에 상기 상기 제 2 정전압단(GVSS1 (-6V)으로부터 상기 공통 노드(N)에 제 2 정전압(-6V)이 인가된다.Basically, in the inverter unit 23 of the first to third embodiments of the present invention, when a high voltage is applied to the first node Q, the third and fourth transistors T3 and T4 turn And the third constant voltage (-12V) is applied from the third constant voltage terminal GVSS2 (-12V) to the second node Qb and at the same time from the second constant voltage terminal GVSS1 (-6V) The second constant voltage (-6 V) is applied to the node N.

따라서, 상기 인버터부(13)는 상기 제 1 노드(Q)가 하이 논리 상태일 때 상기 제 2 노드(Qb)를 로우 논리 상태로 반전시킨다.Accordingly, the inverter unit 13 inverts the second node Qb to a low logic state when the first node Q is in a logic high state.

이 때, 도 5에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 인버터부(23)의 상기 제 2 트랜지스터(T2)의 게이트 전극에는 상기 제 2 노드(Qb)의 전압이 인가되고, 상기 제 5 트랜지스터(T5)의 게이트 전극에는 상기 클럭 신호(CRCLK(n+3))가 인가되므로, 상기 제 1 노드(Q)가 하이 전압 레벨일 때 상기 제 2 트랜지스터(T2) 및 상기 제 5 트랜지스터(T5)는 턴 오프되지 않으므로 상기 제 2 트랜지스터(T2)를 통해 전류가 흐르지 않고, 상기 제 5 트랜지스터(T5)를 통해 제 1 정전압(GVDD, 24V)가 상기 제 2 노드(Qb)에 인가되지 않는다.5, the voltage of the second node Qb is applied to the gate electrode of the second transistor T2 of the inverter unit 23 according to the first embodiment of the present invention, Since the clock signal CRCLK (n + 3) is applied to the gate electrode of the fifth transistor T5, when the first node Q is at the high voltage level, the second transistor T2 and the fifth The transistor T5 is not turned off so that no current flows through the second transistor T2 and the first constant voltage GVDD, 24V is applied to the second node Qb through the fifth transistor T5 It does not.

그리고, 상기 제 1 노드(Q)가 로우 전압 레벨일 때 상기 제 2 트랜지스터(T2) 및 상기 제 5 트랜지스터(T5)는 턴 온되므로 상기 제 2 트랜지스터(T2)를 통해 전류가 흐르고, 상기 제 5 트랜지스터(T5)를 통해 제 1 정전압(GVDD, 24V)이 상기 제 2 노드(Qb)에 인가된다.When the first node Q is at the low voltage level, the second transistor T2 and the fifth transistor T5 are turned on, so that current flows through the second transistor T2. The first constant voltage GVDD, 24V is applied to the second node Qb through the transistor T5.

즉, 상기 클럭 신호(CRCLK(n+3))에 의해 상기 제 2 노드(Qb)는 충전되고 상기 제 1 노드(Q)는 방전된다.That is, the second node Qb is charged and the first node Q is discharged by the clock signal CRCLK (n + 3).

한편, 도 6에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 인버터부(23)의 상기 제 2 트랜지스터(T2)의 게이트 전극에는 (n+3) 번째 스테이지에서 출력되는 캐리 펄스(CR(n+3)이 인가되므로, 상기 제 1 노드(Q)가 하이 전압 레벨일 때 상기 제 2 트랜지스터(T2)는 턴 오프되지 않으므로 상기 제 2 트랜지스터(T2)를 통해 전류가 흐르지 않는다.6, on the gate electrode of the second transistor T2 of the inverter unit 23 according to the second embodiment of the present invention, a carry pulse CR (n + 3) the second transistor T2 is not turned off when the first node Q is at the high voltage level and therefore no current flows through the second transistor T2.

그리고, 상기 제 1 노드(Q)가 로우 전압 레벨일 때 상기 제 2 트랜지스터(T2)는 턴 온 되므로 상기 제 2 트랜지스터(T2)를 통해 전류가 흐른다.When the first node Q is at the low voltage level, the second transistor T2 is turned on, so that current flows through the second transistor T2.

또한, 도 7에 도시한 바와 같이, 본 발명의 제 3 실시예에 따른 인버터부(23)의 상기 제 2 트랜지스터(T2)의 게이트 전극에는 (n+3) 번째 스테이지에 인가되는 클럭 신호(CRCLK(n+3)가 인가되므로, 상기 제 1 노드(Q)가 하이 전압 레벨일 때 상기 제 2 트랜지스터(T2)는 턴 오프되지 않으므로 상기 제 2 트랜지스터(T2)를 통해 전류가 흐르지 않는다.7, a clock signal (CRCLK) applied to the (n + 3) -th stage is applied to the gate electrode of the second transistor T2 of the inverter unit 23 according to the third embodiment of the present invention. the second transistor T2 is not turned off when the first node Q is at a high voltage level so that no current flows through the second transistor T2.

그리고, 상기 제 1 노드(Q)가 로우 전압 레벨일 때 상기 제 2 트랜지스터(T2)는 턴 온 되므로 상기 제 2 트랜지스터(T2)를 통해 전류가 흐른다.When the first node Q is at the low voltage level, the second transistor T2 is turned on, so that current flows through the second transistor T2.

이상에서 설명한 바와 같이, 인버터부는 상기 제 1 노드(Q)가 하이 전압 레벨 상태일 때도, 상기 제 2 트랜지스터(T2)를 통해 전류가 흐르지 않으므로, 주율 열(Jule Heating)로 인해 상기 제 2 트랜지스터(T2)가 열화되거나 도체화 되는 현상을 방지할 수 있고, 더불어 게이트 구동 회로의 구동 불량을 방지할 수 있다.As described above, even when the first node (Q) is in the high voltage level state, no current flows through the second transistor (T2), so that the second transistor (T2) T2 can be prevented from being deteriorated or made into a conductor, and the driving failure of the gate driving circuit can be prevented.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

1: 기판 2: 게이트 절연막
3a, 3b, 3c: 링크 라인 4: 층간 절연막
5: 콘택 홀 6: 게이트 라인1: substrate 2: gate insulating film
3a, 3b, 3c: Link line 4: Interlayer insulating film
5: contact hole 6: gate line

Claims (8)

복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 스테이지를 포함하고,
n번째 스테이지는,
전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부;
상기 제 1 노드의 전압을 반전하여 제 2 노드에 인가하는 인버터부;
복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부; 그리고
복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비하고,
상기 인버터부는,
제 1정전압단에 소오스 전극이 연결되고 공통 노드에 게이트 전극이 연결되며 상기 제 2 노드에 드레인 전극이 연결되는 제 1 트랜지스터와,
상기 제 1정전압단에 소오스 전극이 연결되고 상기 공통 노드(N)에 드레인 전극이 연결되며 상기 제 2 노드에 게이트 전극이 연결되는 제 2 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 공통 노드(N)에 소오스 전극이 연결되며 제 2 정전압단에 드레인 전극이 연결되는 제 3 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 제 2 노드에 소오스 전극이 연결되며 제 3 정전압단에 드레인 전극이 연결되는 제 4 트랜지스터와,
상기 제 1정전압단에 소오스 전극이 연결되고 상기 제 2 노드에 드레인 전극이 연결되며 상기 후단 스테이지에 인가되는 클럭 신호가 게이트 전극에 인가되는 제 5 트랜지스터와,
상기 제 1 트랜지스터의 게이트 전극과 드레인 전극 사이에 연결되는 커패시터를 구비하는 게이트 구동 회로.A plurality of stages for sequentially supplying scan signals to each of the plurality of gate lines,
In the n-th stage,
A first node controller for controlling the first node by a carry pulse output from the front stage and a carry pulse output from the rear stage;
An inverter for inverting the voltage of the first node and applying the inverted voltage to the second node;
A scan pulse output unit receiving one of a plurality of scan pulse output clock signals and outputting a scan pulse according to a voltage of the first node and the second node; And
And a carry pulse output section for receiving one of the plurality of carry pulse output clock signals and outputting a carry pulse according to the voltages of the first node and the second node,
The inverter unit includes:
A first transistor having a source electrode connected to a first constant voltage end, a gate electrode connected to a common node, and a drain electrode connected to the second node;
A second transistor having a source electrode connected to the first constant voltage end, a drain electrode connected to the common node, and a gate electrode connected to the second node,
A third transistor having a gate electrode connected to the first node, a source electrode connected to the common node N, and a drain electrode connected to a second constant voltage end,
A fourth transistor having a gate electrode connected to the first node, a source electrode connected to the second node, and a drain electrode connected to a third constant voltage end;
A fifth transistor having a source electrode connected to the first constant voltage end, a drain electrode connected to the second node, and a clock signal applied to the rear stage,
And a capacitor connected between the gate electrode and the drain electrode of the first transistor. 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 스테이지를 포함하고,
n 번째 스테이지는,
전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부;
상기 제 1 노드의 전압을 반전하여 제 2 노드에 인가하는 인버터부;
복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부; 그리고
복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비하고,
상기 인버터부는,
제 1정전압단에 소오스 전극이 연결되고 공통 노드에 게이트 전극이 연결되며 상기 제 2 노드에 드레인 전극이 연결되는 제 1 트랜지스터와,
상기 제 1정전압단에 소오스 전극이 연결되고 상기 공통 노드에 드레인 전극이 연결되며 상기 후단 스테이지에서 출력되는 캐리 펄스가 게이트 전극에 인가되는 제 2 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 공통 노드에 소오스 전극이 연결되며 제 2 정전압단에 드레인 전극이 연결되는 제 3 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 제 2 노드에 소오스 전극이 연결되며 제 3 정전압단에 드레인 전극이 연결되는 제 4 트랜지스터와,
상기 제 1 트랜지스터의 상기 게이트 전극과 상기 드레인 전극 사이에 연결되는 커패시터를 구비하는 게이트 구동 회로.A plurality of stages for sequentially supplying scan signals to each of the plurality of gate lines,
In the n-th stage,
A first node controller for controlling the first node by a carry pulse output from the front stage and a carry pulse output from the rear stage;
An inverter for inverting the voltage of the first node and applying the inverted voltage to the second node;
A scan pulse output unit receiving one of a plurality of scan pulse output clock signals and outputting a scan pulse according to a voltage of the first node and the second node; And
And a carry pulse output section for receiving one of the plurality of carry pulse output clock signals and outputting a carry pulse according to the voltages of the first node and the second node,
The inverter unit includes:
A first transistor having a source electrode connected to a first constant voltage end, a gate electrode connected to a common node, and a drain electrode connected to the second node;
A second transistor whose source electrode is connected to the first constant voltage end, a drain electrode is connected to the common node, and a carry pulse output from the rear stage is applied to the gate electrode;
A third transistor having a gate electrode connected to the first node, a source electrode connected to the common node, and a drain electrode connected to the second constant voltage end,
A fourth transistor having a gate electrode connected to the first node, a source electrode connected to the second node, and a drain electrode connected to a third constant voltage end;
And a capacitor connected between the gate electrode and the drain electrode of the first transistor. 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 스테이지를 포함하고,
n 번째 스테이지는,
전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부;
상기 제 1 노드의 전압을 반전하여 제 2 노드에 인가하는 인버터부;
복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부; 그리고
복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비하고,
상기 인버터부는,
제 1정전압단에 소오스 전극이 연결되고 공통 노드에 게이트 전극이 연결되며 상기 제 2 노드에 드레인 전극이 연결되는 제 1 트랜지스터와,
상기 제 1정전압단에 소오스 전극이 연결되고 상기 공통 노드에 드레인 전극이 연결되며 상기 후단 스테이지에서 공급되는 캐리 펄스 출력용 클럭 신호가 게이트 전극에 인가되는 제 2 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 공통 노드에 소오스 전극이 연결되며 제 2 정전압단에 드레인 전극이 연결되는 제 3 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 제 2 노드에 소오스 전극이 연결되며 제 3 정전압단에 드레인 전극이 연결되는 제 4 트랜지스터와,
상기 제 1 트랜지스터의 상기 게이트 전극과 상기 드레인 전극 사이에 연결되는 커패시터를 구비하는 게이트 구동 회로.A plurality of stages for sequentially supplying scan signals to each of the plurality of gate lines,
In the n-th stage,
A first node controller for controlling the first node by a carry pulse output from the front stage and a carry pulse output from the rear stage;
An inverter for inverting the voltage of the first node and applying the inverted voltage to the second node;
A scan pulse output unit receiving one of a plurality of scan pulse output clock signals and outputting a scan pulse according to a voltage of the first node and the second node; And
And a carry pulse output section for receiving one of the plurality of carry pulse output clock signals and outputting a carry pulse according to the voltages of the first node and the second node,
The inverter unit includes:
A first transistor having a source electrode connected to a first constant voltage end, a gate electrode connected to a common node, and a drain electrode connected to the second node;
A second transistor in which a source electrode is connected to the first constant voltage end, a drain electrode is connected to the common node, and a carry pulse output clock signal supplied from the rear stage is applied to the gate electrode;
A third transistor having a gate electrode connected to the first node, a source electrode connected to the common node, and a drain electrode connected to the second constant voltage end,
A fourth transistor having a gate electrode connected to the first node, a source electrode connected to the second node, and a drain electrode connected to a third constant voltage end;
And a capacitor connected between the gate electrode and the drain electrode of the first transistor. 제 1 항 내지 제 3 항 중 한 항에 있어서,
스타트 펄스 신호에 의해 상기 제 1 노드를 리셋시키는 제 1 노드 레셋부와,
상기 제 2 노드의 전압에 의해 상기 제 1 노드를 안정화시키는 안정화부와,
상기 스?y트 펄스 신호에 의해 상기 제 2 노드를 하이 전압 레벨로 리셋시키는 제 2 노드 리셋부 중 적어도 하나를 더 포함하는 게이트 구동 회로.4. The method according to any one of claims 1 to 3,
A first node reset unit for resetting the first node by a start pulse signal,
A stabilization unit for stabilizing the first node by a voltage of the second node;
And a second node reset section for resetting the second node to a high voltage level by the scan pulse signal. 제 1 항 내지 제 3 항 중 한 항에 있어서,
상기 전단 스테이지는 (n-3) 번째 스테이지이고, 상기 후단 스테이지는 (N+3)번째 스테이지인 게이트 구동 회로.4. The method according to any one of claims 1 to 3,
Wherein the front stage is an (n-3) th stage and the rear stage is an (N + 3) th stage. 복수개의 게이트 및 데이터 라인들이 배치되어 매트릭스 형태로 복수개의 서브 픽셀들을 구비하여, 각 게이트 라인들에 공급되는 스캔 펄스에 응답하여 상기 복수개의 데이터 라인들에 데이터 전압을 공굽하여 영상을 표시하는 표시 패널;
각 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동 회로;
상기 데이터 전압을 상기 복수개의 데이터 라인들에 공급하는 데이터 구동 회로; 그리고
외부로부터 입력되는 영상 데이터를 상기 표시 패널의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동부에 공급하고, 외부로부터 입력되는 동기 신호들을 복수개의 게이트 제어신호들 및 복수개의 데이터 제어신호들을 상기 게이트 구동부 및 상기 데이터 구동부에 각각 공급하는 타이밍 컨트롤러를 구비하고,
상기 게이트 구동 회로는 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 스테이지를 포함하고,
n번째 스테이지는,
전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부와,
상기 제 1 노드의 전압을 반전하여 제 2 노드에 인가하는 인버터부와,
복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부와,
복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비하고,
상기 인버터부는,
제 1정전압단에 소오스 전극이 연결되고 공통 노드에 게이트 전극이 연결되며 상기 제 2 노드에 드레인 전극이 연결되는 제 1 트랜지스터와,
상기 제 1정전압단에 소오스 전극이 연결되고 상기 공통 노드(N)에 드레인 전극이 연결되며 상기 제 2 노드에 게이트 전극이 연결되는 제 2 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 공통 노드(N)에 소오스 전극이 연결되며 제 2 정전압단에 드레인 전극이 연결되는 제 3 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 제 2 노드에 소오스 전극이 연결되며 제 3 정전압단에 드레인 전극이 연결되는 제 4 트랜지스터와,
상기 제 1정전압단에 소오스 전극이 연결되고 상기 제 2 노드에 드레인 전극이 연결되며 상기 후단 스테이지에 인가되는 클럭 신호가 게이트 전극에 인가되는 제 5 트랜지스터와,
상기 제 1 트랜지스터의 게이트 전극과 드레인 전극 사이에 연결되는 커패시터를 구비하는 평판 표시 장치.A plurality of gate lines and a plurality of data lines arranged in a matrix form and having a plurality of subpixels so that a data voltage is formed on the plurality of data lines in response to a scan pulse supplied to each gate line, ;
A gate driving circuit for sequentially supplying scan pulses to the respective gate lines;
A data driving circuit for supplying the data voltage to the plurality of data lines; And
And supplies the plurality of gate control signals and the plurality of data control signals to the gate driver and the data driver in accordance with the size and resolution of the display panel, And a timing controller for supplying the data to the data driver,
Wherein the gate driving circuit includes a plurality of stages for sequentially supplying scan signals to each of the plurality of gate lines,
In the n-th stage,
A first node controller for controlling the first node by a carry pulse outputted from the front stage and a carry pulse outputted from the rear stage,
An inverter unit for inverting the voltage of the first node and applying the inverted voltage to the second node,
A scan pulse output unit receiving one of the plurality of scan pulse output clock signals and outputting a scan pulse according to a voltage of the first node and the second node;
And a carry pulse output section for receiving one of the plurality of carry pulse output clock signals and outputting a carry pulse according to the voltages of the first node and the second node,
The inverter unit includes:
A first transistor having a source electrode connected to a first constant voltage end, a gate electrode connected to a common node, and a drain electrode connected to the second node;
A second transistor having a source electrode connected to the first constant voltage end, a drain electrode connected to the common node, and a gate electrode connected to the second node,
A third transistor having a gate electrode connected to the first node, a source electrode connected to the common node N, and a drain electrode connected to a second constant voltage end,
A fourth transistor having a gate electrode connected to the first node, a source electrode connected to the second node, and a drain electrode connected to a third constant voltage end;
A fifth transistor having a source electrode connected to the first constant voltage end, a drain electrode connected to the second node, and a clock signal applied to the rear stage,
And a capacitor connected between the gate electrode and the drain electrode of the first transistor. 복수개의 게이트 및 데이터 라인들이 배치되어 매트릭스 형태로 복수개의 서브 픽셀들을 구비하여, 각 게이트 라인들에 공급되는 스캔 펄스에 응답하여 상기 복수개의 데이터 라인들에 데이터 전압을 공굽하여 영상을 표시하는 표시 패널;
각 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동 회로;
상기 데이터 전압을 상기 복수개의 데이터 라인들에 공급하는 데이터 구동 회로; 그리고
외부로부터 입력되는 영상 데이터를 상기 표시 패널의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동부에 공급하고, 외부로부터 입력되는 동기 신호들을 복수개의 게이트 제어신호들 및 복수개의 데이터 제어신호들을 상기 게이트 구동부 및 상기 데이터 구동부에 각각 공급하는 타이밍 컨트롤러를 구비하고,
상기 게이트 구동 회로는 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 스테이지를 포함하고,
n번째 스테이지는,
전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부와,
상기 제 1 노드의 전압을 반전하여 제 2 노드에 인가하는 인버터부와,
복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부와,
복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비하고,
상기 인버터부는,
제 1정전압단에 소오스 전극이 연결되고 공통 노드에 게이트 전극이 연결되며 상기 제 2 노드에 드레인 전극이 연결되는 제 1 트랜지스터와,
상기 제 1정전압단에 소오스 전극이 연결되고 상기 공통 노드에 드레인 전극이 연결되며 상기 후단 스테이지에서 출력되는 캐리 펄스가 게이트 전극에 인가되는 제 2 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 공통 노드에 소오스 전극이 연결되며 제 2 정전압단에 드레인 전극이 연결되는 제 3 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 제 2 노드에 소오스 전극이 연결되며 제 3 정전압단에 드레인 전극이 연결되는 제 4 트랜지스터와,
상기 제 1 트랜지스터의 상기 게이트 전극과 상기 드레인 전극 사이에 연결되는 커패시터를 구비하는 평판 표시 장치.A plurality of gate lines and a plurality of data lines arranged in a matrix form and having a plurality of subpixels so that a data voltage is formed on the plurality of data lines in response to a scan pulse supplied to each gate line, ;
A gate driving circuit for sequentially supplying scan pulses to the respective gate lines;
A data driving circuit for supplying the data voltage to the plurality of data lines; And
And supplies the plurality of gate control signals and the plurality of data control signals to the gate driver and the data driver in accordance with the size and resolution of the display panel, And a timing controller for supplying the data to the data driver,
Wherein the gate driving circuit includes a plurality of stages for sequentially supplying scan signals to each of the plurality of gate lines,
In the n-th stage,
A first node controller for controlling the first node by a carry pulse outputted from the front stage and a carry pulse outputted from the rear stage,
An inverter unit for inverting the voltage of the first node and applying the inverted voltage to the second node,
A scan pulse output unit receiving one of the plurality of scan pulse output clock signals and outputting a scan pulse according to a voltage of the first node and the second node;
And a carry pulse output section for receiving one of the plurality of carry pulse output clock signals and outputting a carry pulse according to the voltages of the first node and the second node,
The inverter unit includes:
A first transistor having a source electrode connected to a first constant voltage end, a gate electrode connected to a common node, and a drain electrode connected to the second node;
A second transistor whose source electrode is connected to the first constant voltage end, a drain electrode is connected to the common node, and a carry pulse output from the rear stage is applied to the gate electrode;
A third transistor having a gate electrode connected to the first node, a source electrode connected to the common node, and a drain electrode connected to the second constant voltage end,
A fourth transistor having a gate electrode connected to the first node, a source electrode connected to the second node, and a drain electrode connected to a third constant voltage end;
And a capacitor connected between the gate electrode and the drain electrode of the first transistor. 복수개의 게이트 및 데이터 라인들이 배치되어 매트릭스 형태로 복수개의 서브 픽셀들을 구비하여, 각 게이트 라인들에 공급되는 스캔 펄스에 응답하여 상기 복수개의 데이터 라인들에 데이터 전압을 공굽하여 영상을 표시하는 표시 패널;
각 게이트 라인들에 스캔 펄스를 순차적으로 공급하는 게이트 구동 회로;
상기 데이터 전압을 상기 복수개의 데이터 라인들에 공급하는 데이터 구동 회로; 그리고
외부로부터 입력되는 영상 데이터를 상기 표시 패널의 크기 및 해상도에 알맞게 정렬하여 상기 데이터 구동부에 공급하고, 외부로부터 입력되는 동기 신호들을 복수개의 게이트 제어신호들 및 복수개의 데이터 제어신호들을 상기 게이트 구동부 및 상기 데이터 구동부에 각각 공급하는 타이밍 컨트롤러를 구비하고,
상기 게이트 구동 회로는 복수개의 게이트 라인들 각각에 스캔 신호를 순차적으로 공급하기 위하여 복수개의 스테이지를 포함하고,
n번째 스테이지는,
전단 스테이지에서 출력되는 캐리 펄스 및 후단 스테이지에서 출력되는 캐리 펄스에 의해 제 1 노드를 제어하는 제1노드 제어부와,
상기 제 1 노드의 전압을 반전하여 제 2 노드에 인가하는 인버터부와,
복수개의 스캔 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 스캔 펄스를 출력하는 스캔 펄스 출력부와,
복수개의 캐리 펄스 출력용 클럭 신호 중 하나를 수신하여 상기 제 1 노드 및 제 2 노드의 전압에 따라 캐리 펄스를 출력하는 캐리 펄스 출력부를 구비하고,
상기 인버터부는,
제 1정전압단에 소오스 전극이 연결되고 공통 노드에 게이트 전극이 연결되며 상기 제 2 노드에 드레인 전극이 연결되는 제 1 트랜지스터와,
상기 제 1정전압단에 소오스 전극이 연결되고 상기 공통 노드에 드레인 전극이 연결되며 상기 후단 스테이지에서 공급되는 캐리 펄스 출력용 클럭 신호가 게이트 전극에 인가되는 제 2 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 공통 노드에 소오스 전극이 연결되며 제 2 정전압단에 드레인 전극이 연결되는 제 3 트랜지스터와,
상기 제 1 노드에 게이트 전극이 연결되고 상기 제 2 노드에 소오스 전극이 연결되며 제 3 정전압단에 드레인 전극이 연결되는 제 4 트랜지스터와,
상기 제 1 트랜지스터의 상기 게이트 전극과 상기 드레인 전극 사이에 연결되는 커패시터를 구비하는 평판 표시 장치.A plurality of gate lines and a plurality of data lines arranged in a matrix form and having a plurality of subpixels so that a data voltage is formed on the plurality of data lines in response to a scan pulse supplied to each gate line, ;
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A data driving circuit for supplying the data voltage to the plurality of data lines; And
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