KR20190008056A - Memory device having detection clock pattern generator for generating detection clock output signal with random data patterns - Google Patents

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KR20190008056A
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Abstract

A memory device having a detection clock pattern generation part for generating the detection clock output signal of a random data pattern is disclosed. The memory device includes a detection clock output pin, a mode register for controlling a data type outputted to the detection clock output pin, and a detection clock pattern generation part for generating a detection clock output signal of a random data pattern. As a control signal provided from a mode resistor, a random data pattern of a first rate pattern or a second rate which is a half of the first rate or 1/2^n (n is a natural number) times the first rate, an inverted data pattern, a fixed data pattern, an error detection code, a read data strobe signal, or a command address signal is selectively outputted to the detection clock output pin.

Description

랜덤 데이터 패턴의 검출 클럭 출력 신호를 생성하는 검출 클럭 패턴 생성부를 갖는 메모리 장치 {Memory device having detection clock pattern generator for generating detection clock output signal with random data patterns}[0001] The present invention relates to a memory device having a detection clock pattern generator for generating a detection clock output signal of a random data pattern,

본 발명은 메모리 장치에 관한 것으로서, 특히 클럭 데이터 복원 동작에서 DRAM(Dynamic Random Access Memory)의 데이터와 GPU(Graphics Processing Unit)의 클럭을 얼라인하기 위한 검출 클럭 출력 신호를 랜덤 데이터 패턴으로 제공하는 검출 클럭 패턴 생성부를 포함하는 메모리 장치에 관한 것이다.The present invention relates to a memory device, and more particularly, to a memory device in which a detection clock output signal for aligning a clock of a dynamic random access memory (DRAM) and a clock of a GPU (Graphics Processing Unit) And a clock pattern generating unit.

DRAM은 전자 장치의 그래픽 데이터 메모리로서 사용될 수 있다. 전자 장치의 콘트롤러 (또는 CPU(Central Processing Unit) 또는 GPU)는 커맨드 클럭에 동기시켜 커맨드와 어드레스를 DRAM으로 전송하고, 데이터 클럭에 동기시켜 데이터를 DRAM으로 전송할 수 있다. GPU는 DRAM에서 출력되는 데이터를 클럭에 동기시켜 수신할 수 있다. 이 때, GPU는 클럭 데이터 복원(Clock Data Recovery: 이하 "CDR"이라 칭한다) 동작을 통하여 DRAM의 데이터와 GPU의 클럭을 얼라인할 수 있다.The DRAM can be used as a graphic data memory of an electronic device. A controller (or a CPU (Central Processing Unit) or a GPU) of an electronic device can transmit a command and an address to the DRAM in synchronization with the command clock, and can transfer the data to the DRAM in synchronization with the data clock. The GPU can receive the data output from the DRAM in synchronization with the clock. At this time, the GPU can align the data of the DRAM and the clock of the GPU through a clock data recovery (hereinafter referred to as "CDR") operation.

본 발명의 목적은 클럭 데이터 복원 동작에 이용되는 검출 클럭 출력 신호를 랜덤 데이터 패턴으로 제공하는 검출 클럭 패턴 생성부를 갖는 메모리 장치를 제공하는 데 있다.It is an object of the present invention to provide a memory device having a detection clock pattern generator for providing a detection clock output signal used in a clock data recovery operation in a random data pattern.

본 발명의 실시예들에 따른 메모리 장치는, 검출 클럭 출력 핀, 검출 클럭 출력 핀으로 출력되는 데이터 타입을 제어하는 모드 레지스터, 그리고 랜덤 데이터 패턴의 검출 클럭 출력 신호를 생성하는 검출 클럭 패턴 생성부를 포함한다. 모드 레지스터에서 제공되는 제1 제어 신호에 따라, 검출 클럭 출력 신호의 랜덤 데이터 패턴이 제1 레이트 또는 제1 레이트의 1/2n(n은 자연수) 배인 제2 레이트로 검출 클럭 출력 핀으로 출력된다.The memory device according to embodiments of the present invention includes a detection clock output pin, a mode register that controls a data type output to the detection clock output pin, and a detection clock pattern generation unit that generates a detection clock output signal of a random data pattern do. The random data pattern of the detected clock output signal is output to the detected clock output pin at a first rate or a second rate that is 1/2 n (n is a natural number) of the first rate in accordance with the first control signal provided in the mode register .

본 발명의 실시예들에 따른 메모리 장치는, 제1 레이트 또는 상기 제1 레이트의 1/2n(n은 자연수) 배인 제2 레이트로 랜덤 데이터 패턴의 검출 클럭 출력 신호를 출력하는 검출 클럭 패턴 생성부를 포함한다. 검출 클럭 패턴 생성부는 제1 클럭 신호에 응답하여 다수개의 랜덤 비트 신호들을 생성하는 의사 랜덤 비트 시퀀스 생성부, 랜덤 비트 신호들을 선택적으로 논리합하여 다수개의 로직 출력 신호들을 생성하고 랜덤 비트 신호들 중 일부와 로직 출력 신호들을 수신하고 제어 신호의 로직 로우에 응답하여 다수개의 제1 로직 스위칭 신호들을 출력하고 제어 신호의 로직 하이에 응답하여 다수개의 제2 로직 스위칭 신호들을 출력하는 로직 블락, 제1 및 제2 로직 스위칭 신호들을 수신하고 제1 클럭 신호에 응답하여 다수개의 패턴 신호들을 출력하는 제1 패턴 선택부, 그리고 다수개의 패턴 신호들을 수신하고 다수개의 패턴 신호들 중 제2 클럭 신호에 응답하여 선택되는 신호를 검출 클럭 출력 신호로 출력하는 제2 패턴 선택부를 포함한다.The memory device according to the embodiments of the present invention generates a detection clock pattern for outputting a detection clock output signal of a random data pattern at a first rate or a second rate that is 1/2 n (n is a natural number) of the first rate . The detection clock pattern generator includes a pseudo random bit sequence generator for generating a plurality of random bit signals in response to a first clock signal, a selector for generating a plurality of logic output signals by selectively performing a logical & Logic blocks for receiving logic output signals and outputting a plurality of first logic switching signals in response to a logic low of a control signal and outputting a plurality of second logic switching signals in response to a logic high of the control signal, A first pattern selector for receiving logic switching signals and outputting a plurality of pattern signals in response to a first clock signal, and a second pattern selector for receiving a plurality of pattern signals, And outputting the detected clock signal as a detected clock output signal.

본 발명의 실시예들에 따른 메모리 장치는, 제1 그룹의 데이터 입출력 핀들로 송수신되는 데이터의 에러 검출에 이용되는 제1 에러 검출 코드 핀, 제2 그룹의 데이터 입출력 핀들로 송수신되는 데이터에 대하여 에러 검출에 이용되는 제2 에러 검출 코드를 출력하는 제2 에러 검출 코드 핀, 제1 및 제2 에러 검출 코드 핀들로 출력되는 데이터 타입들을 제어하는 모드 레지스터, 그리고 랜덤 데이터 패턴의 검출 클럭 출력 신호를 생성하는 검출 클럭 패턴 생성부를 포함한다. 모드 레지스터에서 제공되는 제1 제어 신호에 응답하여 검출 클럭 출력 신호의 랜덤 데이터 패턴이 제1 레이트 또는 제1 레이트의 1/2n(n은 자연수) 배인 제2 레이트로 제1 및 상기 제2 에러 검출 코드 핀들로 출력된다.The memory device according to the embodiments of the present invention includes a first error detection code pin used for error detection of data transmitted to and received from a first group of data input and output pins, A second error detection code pin for outputting a second error detection code to be used for detection, a mode register for controlling data types output to the first and second error detection code pins, and a detection register for generating a detection clock output signal of a random data pattern And a detected clock pattern generating unit. In response to a first control signal provided in a mode register, a random data pattern of the detected clock output signal is divided into a first and a second error at a second rate which is 1/2 n (n is a natural number) Detection code pins.

본 발명의 메모리 장치는 랜덤 데이터 패턴들의 검출 클럭 출력 신호를 이용하여 클럭 데이터 복원(CDR) 동작을 수행할 때 위상 오프셋을 줄이고 CDR 락킹 시간을 줄일 수 있다.The memory device of the present invention can reduce the phase offset and reduce the CDR locking time when performing the clock data recovery (CDR) operation using the detected clock output signal of the random data patterns.

도 1은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하는 블락 다이어그램이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하는 타이밍 다이어그램들이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 검출 클럭 패턴 생성부를 설명하는 도면들이다.
도 4a 및 도 4b는 도 3a의 PRBS 생성부를 설명하는 도면들이다.
도 5a 및 도 5b는 도 3a의 로직 블락을 설명하는 도면들이다.
도 6a 및 도 6b는 도 3a의 제1 패턴 선택부를 설명하는 도면들이다.
도 7a 및 도 7b는 도 3a의 제2 패턴 선택부를 설명하는 도면들이다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 검출 클럭 패턴 생성부를 설명하는 도면들이다.
도 9a 내지 도 9c는 도 8a의 로직 블락을 설명하는 도면들이다.
도 10a 내지 도 10c는 도 8a의 제1 패턴 선택부를 설명하는 도면들이다.
도 11a 내지 도 11c는 도 8a의 제2 패턴 선택부를 설명하는 도면들이다.
도 12 및 도 13은 본 발명의 실시예에 따른 메모리 장치가 장착된 그래픽 메모리 시스템을 설명하는 도면들이다.
도 14, 도 15a 내지 도 15c는 본 발명의 실시예에 따른 메모리 장치가 장착된 그래픽 메모리 시스템을 설명하는 도면들이다.
도 16, 도 17a 내지 도 17d는 본 발명의 실시예에 따른 메모리 장치가 장착된 그래픽 메모리 시스템을 설명하는 도면들이다.
도 18은 본 발명의 랜덤 데이터 패턴의 검출 클럭 출력 신호를 클럭 데이터 복원 동작에 이용할 때 데이터 아이 패턴을 보여주는 도면이다.1 is a block diagram illustrating a memory system including a memory device according to an embodiment of the invention.
Figures 2a and 2b are timing diagrams illustrating operation of a memory device in accordance with embodiments of the present invention.
3A and 3B are diagrams for explaining a detection clock pattern generator according to an embodiment of the present invention.
4A and 4B are diagrams for explaining the PRBS generator of FIG. 3A.
Figures 5A and 5B are views illustrating the logic block of Figure 3A.
6A and 6B are views for explaining the first pattern selector of FIG. 3A.
FIGS. 7A and 7B are views for explaining the second pattern selector of FIG. 3A.
8A to 8C are diagrams for explaining a detection clock pattern generator according to an embodiment of the present invention.
Figures 9A-9C are diagrams illustrating the logic block of Figure 8A.
Figs. 10A to 10C are diagrams for explaining the first pattern selector of Fig. 8A.
Figs. 11A to 11C are diagrams for explaining the second pattern selector of Fig. 8A.
12 and 13 are diagrams illustrating a graphics memory system equipped with a memory device according to an embodiment of the present invention.
14, 15A to 15C are diagrams illustrating a graphics memory system equipped with a memory device according to an embodiment of the present invention.
16, 17A to 17D are diagrams illustrating a graphics memory system equipped with a memory device according to an embodiment of the present invention.
18 is a diagram showing a data eye pattern when the detected clock output signal of the random data pattern of the present invention is used for clock data recovery operation.

도 1은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하는 블락 다이어그램이다.1 is a block diagram illustrating a memory system including a memory device according to an embodiment of the invention.

도 1을 참조하면, 메모리 시스템(100)은 콘트롤러(110)와 메모리 장치(120)를 포함한다. 콘트롤러(110)는 CPU 또는 GPU로 구현되고, 연산 장치(CPU 코어)와 캐시 메모리를 포함할 수 있다. 메모리 장치(120)는 SDRAM(Synchronous DRAM)과 같은 클럭 동기형 DRAM일 수 있다. 예컨대, 메모리 장치(120)는 GDDR(Graphics Double Data Rate) SDRAM일 수 있다. 실시예에 따라, 메모리 장치(120)는 DDR(Double Data Rate) SDRAM Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등의 메모리 장치일 수 있다.Referring to FIG. 1, a memory system 100 includes a controller 110 and a memory device 120. The controller 110 is implemented as a CPU or a GPU, and may include a computing device (CPU core) and a cache memory. The memory device 120 may be a clock synchronous DRAM such as SDRAM (Synchronous DRAM). For example, the memory device 120 may be a graphics double data rate (GDDR) SDRAM. The memory device 120 may be a memory device such as a Double Data Rate (SDRAM) Synchronous Dynamic Random Access Memory (SDRAM), a Low Power Double Data Rate (SDRAM), or a Rambus Dynamic Random Access Memory (RDRAM) .

콘트롤러(110)와 메모리 장치(120) 사이에는 클럭 신호 라인(11), 커맨드 어드레스 버스(12), 그리고 데이터 버스(13)가 연결될 수 있다. 콘트롤러(110)에서 발생된 메인 클럭 신호(CK)는 클럭 신호 라인(11)을 통해 메모리 장치(120)로 제공될 수 있다. 예를 들어, 메인 클럭 신호(CK)는 반전 메인 클럭 신호(CKB)와 함께 연속 교번 반전 신호로 제공될 수 있다. 메인 클럭 신호 쌍(CK, CKB)은 이들의 교차점을 기준으로 상승/하강 에지들이 검출될 수 있기 때문에, 타이밍 정확도를 향상시킬 수 있다.A clock signal line 11, a command address bus 12, and a data bus 13 may be connected between the controller 110 and the memory device 120. The main clock signal CK generated by the controller 110 may be provided to the memory device 120 through the clock signal line 11. [ For example, the main clock signal CK may be provided as a continuous alternating inverted signal together with the inverted main clock signal CKB. The main clock signal pair (CK, CKB) can improve timing accuracy since rising / falling edges can be detected with respect to their intersection points.

실시예에 따라, 클럭 신호 라인(11)에는 단일 메인 클럭 신호(CK)가 연속 교번 반전 신호로 제공될 수 있다. 이 경우, 메인 클럭 신호(CK)의 상승/하강 에지를 식별하기 위하여, 메인 클럭 신호(CK)와 기준 전압(Vref)을 비교할 필요가 있다. 그런데, 기준 전압(Vref)에 노이즈 변동(fluctuation) 등이 발생하면, 메인 클럭 신호(CK) 검출에 변이(shift)가 생겨, 메인 클럭 신호 쌍(CK, CKB)을 사용하는 경우에 비해 타이밍 정확도가 떨어질 수 있다.According to the embodiment, the clock signal line 11 may be provided with a single main clock signal CK as a continuous alternating inverted signal. In this case, it is necessary to compare the main clock signal CK with the reference voltage Vref in order to identify the rising / falling edge of the main clock signal CK. When noise fluctuation occurs in the reference voltage Vref, a shift occurs in the detection of the main clock signal CK and the timing accuracy is lower than that in the case of using the main clock signal pair CK and CKB Can fall.

이에 따라, 클럭 신호 라인(11)은 메인 클럭 신호 쌍(CK, CKB)을 사용하여 서로 상보적인 연속 교번 반전 신호를 전송하는 것이 바람직하다. 이 경우, 클럭 신호 라인(11)은 CK, CKB 메인 클럭 신호들을 전송하는 2개의 신호 라인들로 구성될 수 있다. 본 발명의 실시예들에서 설명되는 메인 클럭 신호(CK)는 메인 클럭 신호 쌍(CK, CKB)인 것으로 설명될 수 있다. 설명의 편의를 위하여, 메인 클럭 신호 쌍(CK, CKB)은 메인 클럭 신호(CK)로 통칭하여 설명한다.Accordingly, it is preferable that the clock signal line 11 transmits a complementary alternating alternating signal to each other using the main clock signal pair (CK, CKB). In this case, the clock signal line 11 may be composed of two signal lines for transmitting CK, CKB main clock signals. The main clock signal CK explained in the embodiments of the present invention can be described as being the main clock signal pair (CK, CKB). For convenience of explanation, the main clock signal pair (CK, CKB) will be collectively referred to as a main clock signal (CK).

실시예에 따라, 메모리 시스템(100)은 메인 클럭 신호(CK) 이외에 데이터 클럭 신호(WCK)를 포함한 다양한 클럭 신호들을 이용하여 데이터 통신을 지원할 수 있다. 예시적으로, 데이터 클럭 신호(WCK)의 주파수는 메인 클럭 신호(CK)의 주파수보다 2배 또는 4배일 수 있다.According to an embodiment, the memory system 100 may support data communication using various clock signals, including a data clock signal WCK, in addition to the main clock signal CK. Illustratively, the frequency of the data clock signal WCK may be two or four times the frequency of the main clock signal CK.

콘트롤러(110)에서 제공되는 커맨드(CMD)는 커맨드 어드레스 버스(12)를 통해 메모리 장치(120)로 제공될 수 있다. 또한, 콘트롤러(110)에서 제공되는 어드레스 신호는 커맨드 어드레스 버스(12)를 통해 메모리 장치(120)로 제공될 수 있다. 커맨드 어드레스 버스(12)를 통해 시계열적으로 수신되는 커맨드 어드레스(CA) 신호들의 조합에 의해 커맨드(CMD) 또는 어드레스 신호가 발행될 수 있다.The command CMD provided from the controller 110 may be provided to the memory device 120 via the command address bus 12. [ The address signal provided by the controller 110 may also be provided to the memory device 120 via the command address bus 12. [ A command CMD or an address signal can be issued by a combination of command address (CA) signals received in a time-series manner via the command address bus 12. [

콘트롤러(110)와 메모리 장치(120) 사이의 데이터 인터페이스를 위하여, 데이터 버스(13)을 통해 데이터(DQ)가 전송될 수 있다. 예를 들어, 콘트롤러(110)에서 제공되는 버스트 길이(Burst Length, BL)에 상응하는 기입 데이터(DQ)는 데이터 버스(13)를 통해 메모리 장치(120)로 전송될 수 있다. 메모리 장치(120)에서 독출되는 버스트 길이(BL)에 상응하는 독출 데이터(DQ)는 데이터 버스(13)를 통해 콘트롤러(110)로 전송될 수 있다. 기입 데이터(DQ) 또는 독출 데이터(DQ)는 메모리 장치(120)의 데이터 입출력 핀(이하, "DQ 핀"이라 칭한다)을 통해 송수신될 수 있다. 여기서, `핀`이라는 용어는 집적 회로에 대한 전기적 상호 접속을 폭넓게 가리키는 것으로서, 예를 들어 패드 또는 집적 회로 상의 다른 전기적 접촉점을 포함한다.For data interface between the controller 110 and the memory device 120, the data DQ may be transmitted via the data bus 13. For example, write data DQ corresponding to the burst length BL provided in the controller 110 may be transferred to the memory device 120 through the data bus 13. [ The read data DQ corresponding to the burst length BL read from the memory device 120 can be transferred to the controller 110 through the data bus 13. [ The write data DQ or the read data DQ can be transmitted and received via the data input / output pin (hereinafter referred to as " DQ pin ") of the memory device 120. [ Herein, the term " pin " refers broadly to electrical interconnections to integrated circuits, including for example pads or other electrical contact points on an integrated circuit.

콘트롤러(110)와 메모리 장치(120) 사이의 데이터 인터페이스 속도가 증가하고 있다. 예컨대, 고속 그래픽이나 게임의 발달로 인하여, 또는 콘트롤러(110)의 동작 속도 향상으로 인하여, 메모리 장치(120)의 데이터 인터페이스의 속도도 증가될 것이 요구된다.The data interface speed between the controller 110 and the memory device 120 is increasing. For example, due to the development of high-speed graphics or games, or because of the increased speed of operation of the controller 110, the speed of the data interface of the memory device 120 is also required to increase.

메모리 장치(120)의 독출 데이터에 대한 데이터 인터페이스 관점에서, 메모리 장치(120)에서 출력된 데이터(DQ)는 콘트롤러(110)로 전송되고, 콘트롤러(110)는 클럭 신호에 동기되는 메모리 장치(120)의 출력 데이터(DQ)를 수신할 수 있다. 콘트롤러(110)는 메모리 장치(120)의 출력 데이터(DQ)를 클럭 신호에 동기화시키는 데이터 동기화 동작을 수행할 수 있다. 데이터 동기화 동작은 메모리 장치(120)의 출력 데이터(DQ)의 중간에 콘트롤러(110)의 클럭 신호의 에지가 오도록 위상을 조절하는 클럭 데이터 복원 동작을 포함할 수 있다. 클럭 데이터 복원 동작은 메모리 장치(120)에서 제공되는 검출 클럭 출력 신호(DC)를 이용하여 클럭 데이터 리커버리부(112, 이하 "CDR부"라고 칭한다)에서 수행될 수 있다.The data DQ output from the memory device 120 is transferred to the controller 110 and the controller 110 is connected to the memory device 120 synchronized with the clock signal Of the output data DQ. The controller 110 may perform a data synchronization operation to synchronize the output data DQ of the memory device 120 with the clock signal. The data synchronization operation may include a clock data recovery operation that adjusts the phase such that the edge of the clock signal of the controller 110 is in the middle of the output data DQ of the memory device 120. [ The clock data recovery operation can be performed in the clock data recovery unit 112 (hereinafter referred to as " CDR unit ") using the detected clock output signal DC provided in the memory device 120. [

메모리 장치(120)는 복수개 동작 옵션들을 제공하는 모드 레지스터(121)를 포함할 수 있다. 모드 레지스터(121)는 메모리 장치(120)의 다양한 기능들, 특성들 그리고 모드들을 설정할 수 있다. 모드 레지스터(121)는, 예시적으로, 카스 레이턴시(CAS Latency), 버스트 길이(Burst Length), 에러 검출 코드 스킴(Error Detection Code Scheme), CRC(Cyclic Redundancy Check), CRC레이턴시, 라이트 레이턴시(Write Latency), DBI(Data Bus Inversion) 등과 같은 특정 동작 모드를 설정할 수 있다. The memory device 120 may include a mode register 121 that provides a plurality of operating options. The mode register 121 may set various functions, characteristics, and modes of the memory device 120. The mode register 121 exemplarily includes CAS Latency, Burst Length, Error Detection Code Scheme, CRC (Cyclic Redundancy Check), CRC Latency, Write Latency Latency), DBI (Data Bus Inversion), and the like.

모드 레지스터(121)는 검출 클럭 패턴 생성부(122)의 동작을 제어하는 다수개의 제어 신호들(PRBS_EN, EDC_HOLDP, EDC_HR, EDC_INV, EDC_CRC, EDC_RDQS, EDC_CA)을 제공할 수 있다.The mode register 121 may provide a plurality of control signals PRBS_EN, EDC_HOLDP, EDC_HR, EDC_INV, EDC_CRC, EDC_RDQS, and EDC_CA, which control the operation of the detection clock pattern generator 122.

제1 제어 신호(PRBS_EN)는 검출 클럭 패턴 생성부(122)를 인에이블시키고, 검출 클럭 패턴 생성부(122)가 랜덤 데이터 패턴의 검출 클럭 출력 신호(DC)를 생성하도록 설정된 신호이다. 예시적으로, 제1 제어 신호(PRBS_EN)가 로직 하이이면, 검출 클럭 패턴 생성부(122)는 인에이블되어 랜덤 데이터 패턴의 검출 클럭 출력 신호(DC)를 생성할 수 있다. 제1 제어 신호(PRBS_EN)가 로직 로우이면, 검출 클럭 패턴 생성부(122)는 디세이블될 수 있다.The first control signal PRBS_EN is a signal set to enable the detected clock pattern generator 122 and the detected clock pattern generator 122 to generate the detected clock output signal DC of the random data pattern. Illustratively, if the first control signal PRBS_EN is logic high, the detected clock pattern generator 122 may be enabled to generate a detected clock output signal DC of a random data pattern. If the first control signal PRBS_EN is logic low, the detected clock pattern generator 122 can be disabled.

제2 제어 신호(EDC_HOLDP)는 검출 클럭 패턴 생성부(122)에서 생성되는 랜덤 데이터 패턴 대신에 고정 데이터 패턴(Hold Data Pattern)이 검출 클럭 출력 신호(DC) 핀으로 출력되도록 설정된 신호이다. 제2 제어 신호(EDC_HOLDP)는 검출 클럭 출력 신호(DC) 핀으로 모드 레지스터(121)에서 제공되는 고정 데이터 패턴이 출력되도록 할 수 있다. 예시적으로, 제2 제어 신호(EDC_HOLDP)에 의해, 고정 데이터 패턴은 0000, 0001, … , 1111 패턴들 중 어느 하나로 셋팅될 수 있다. 제2 제어 신호(EDC_HOLDP)가 0001로 셋팅된 경우, 검출 클럭 출력 신호(DC)는 0001, 0001, 0001 패턴으로 반복해서 출력될 수 있다. 실시예에 따라, 고정 데이터 패턴의 제2 제어 신호(EDC_HOLDP)는 제1 제어 신호(PRBS_EN)의 로직 로우에 의해 검출 클럭 패턴 생성부(122)가 디세이블일 때 제공될 수 있다.The second control signal EDC_HOLDP is a signal that is set so that a fixed data pattern (Hold Data Pattern) is output to the detected clock output signal (DC) pin instead of the random data pattern generated by the detected clock pattern generator 122. The second control signal EDC_HOLDP may cause the fixed data pattern provided from the mode register 121 to be output to the detected clock output signal (DC) pin. Illustratively, by the second control signal EDC_HOLDP, the fixed data pattern is 0000, 0001, ... , And 1111 patterns, respectively. When the second control signal EDC_HOLDP is set to 0001, the detected clock output signal DC can be repeatedly output in the pattern 0001, 0001, 0001. According to the embodiment, the second control signal EDC_HOLDP of the fixed data pattern may be provided when the detected clock pattern generator 122 is disabled by the logic low of the first control signal PRBS_EN.

제 3 제어 신호(EDC_HR)는 검출 클럭 패턴 생성부(122)에서 생성되는 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴을 제1 레이트 또는 제1 레이트의 1/2n(n은 자연수) 배인 제2 레이트로 출력되도록 설정된 신호이다. 제1 레이트는 랜덤 데이터 패턴이 1 비트 단위로 출력되게 설정되고, 제2 레이트는 랜덤 데이터 패턴이 2 비트 단위, 4 비트 단위, 8 비트 단위 등과 같이 2n 비트 단위로 출력되게 설정될 수 있다. 예시적으로, 제3 제어 신호(EDC_HR)가 로직 로우이면, 검출 클럭 패턴 생성부(122)에서 출력되는 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴은 제1 레이트로 출력될 수 있다. 제3 제어 신호(EDC_HR)가 로직 하이이면, 검출 클럭 패턴 생성부(122)에서 출력되는 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴은 제2 레이트로 출력될 수 있다.The third control signal EDC_HR is a control signal for generating a random data pattern of the detected clock output signal DC generated by the detected clock pattern generator 122 at a first rate or a 1/2 nth (n is a natural number) 2 < / RTI > First rate is set to be random data pattern is output to the 1-bit unit, the second rate may be set to be output to the 2 n-bit unit, such as a random data pattern is 2 bits, 4 bits, 8 bits. Illustratively, if the third control signal EDC_HR is logic low, the random data pattern of the detected clock output signal DC output from the detected clock pattern generator 122 may be output at a first rate. If the third control signal EDC_HR is logic high, the random data pattern of the detected clock output signal DC output from the detected clock pattern generator 122 may be output at a second rate.

실시예에 따라, 고정 데이터 패턴이 검출 클럭 출력 신호(DC) 핀으로 출력될 때, 제3 제어 신호(EDC_HR)가 로직 로우이면 고정 데이터 패턴은 제1 레이트로 출력되고, 제3 제어 신호(EDC_HR)가 로직 하이이면 고정 데이터 패턴은 제2 레이트로 출력될 수 있다.According to an embodiment, when the fixed data pattern is output to the detected clock output signal (DC) pin, if the third control signal EDC_HR is logic low, the fixed data pattern is output at the first rate and the third control signal EDC_HR Is a logic high, the fixed data pattern may be output at a second rate.

제4 제어 신호(EDC_INV)는 검출 클럭 패턴 생성부(122)에서 출력되는 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴이 반전되어 출력되도록 설정된 신호이다. 예시적으로, 제4 제어 신호(EDC_INV)가 로직 로우이면, 검출 클럭 패턴 생성부(122)에서 출력되는 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴이 반전 없이 출력될 수 있다. 제4 제어 신호(EDC_INV)가 로직 하이이면, 검출 클럭 패턴 생성부(122)에서 출력되는 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴이 반전되어 출력될 수 있다.The fourth control signal EDC_INV is a signal that is set such that the random data pattern of the detected clock output signal DC output from the detected clock pattern generator 122 is inverted and output. Illustratively, if the fourth control signal EDC_INV is logic low, the random data pattern of the detected clock output signal DC output from the detected clock pattern generator 122 may be output without inversion. If the fourth control signal EDC_INV is logic high, the random data pattern of the detected clock output signal DC output from the detected clock pattern generator 122 can be inverted and output.

실시예에 따라, 고정 데이터 패턴이 검출 클럭 출력 신호(DC) 핀으로 출력될 때, 제4 제어 신호(EDC_INV)가 로직 로우이면, 고정 데이터 패턴은 반전 없이 검출 클럭 출력 신호(DC) 핀으로 출력되고, 제4 제어 신호(EDC_INV)가 로직 하이이면, 고정 데이터 패턴은 반전되어 검출 클럭 출력 신호(DC) 핀으로 출력될 수 있다.According to an embodiment, when the fixed data pattern is output to the detected clock output signal (DC) pin, if the fourth control signal EDC_INV is logic low, the fixed data pattern is output to the detected clock output signal (DC) And the fourth control signal EDC_INV is logic high, the fixed data pattern may be inverted and output to the detected clock output signal (DC) pin.

제5 제어 신호(EDC_CRC)는, 검출 클럭 패턴 생성부(122)에서 생성되는 CRC(Cyclic Redundancy Check) 코드를 검출 클럭 출력 신호(DC) 핀으로 출력하도록 설정된 신호이다. 검출 클럭 패턴 생성부(122)는 메모리 장치(120)의 데이터 신뢰성을 향상시키기 위하여, 콘트롤러(110)에 의한 데이터 억세스 모드에서 데이터(DQ)의 에러를 검출할 수 있다. 검출 클럭 패턴 생성부(122)는 제5 제어 신호(EDC_CRC)에 응답하여 독출 및/또는 기입 데이터(DQ)에 대하여 CRC 코드를 생성하고 DC 핀을 통하여 콘트롤러(110)로 전송할 수 있다. 콘트롤러(110)는 전송된 CRC 코드에 기초하여 데이터(DQ)에 에러가 있는지 여부를 판단하고 독출 및/또는 기입 커맨드를 재발행할 수 있다.The fifth control signal EDC_CRC is a signal set to output a CRC (Cyclic Redundancy Check) code generated by the detected clock pattern generator 122 to the detected clock output signal (DC) pin. The detection clock pattern generator 122 can detect an error of the data DQ in the data access mode by the controller 110 in order to improve the data reliability of the memory device 120. [ The detected clock pattern generator 122 may generate a CRC code for the read and / or write data DQ in response to the fifth control signal EDC_CRC and transmit the CRC code to the controller 110 via the DC pin. The controller 110 can determine whether there is an error in the data DQ based on the transmitted CRC code and reissue the read and / or write command.

실시예에 따라, CRC 코드가 DC 핀으로 출력될 때, 제3 제어 신호(EDC_HR)가 로직 로우이면, DC 핀으로 출력되는 CRC 코드는 제1 레이트로 출력되고, 제3 제어 신호(EDC_HR)가 로직 하이이면, DC 핀으로 출력되는 CRC 코드는 제1 레이트의 1/2n(n은 자연수) 배인 제2 레이트로 출력될 수 있다.According to an embodiment, when the CRC code is output to the DC pin, if the third control signal EDC_HR is logic low, the CRC code output to the DC pin is output at the first rate and the third control signal EDC_HR is If it is a logic high, the CRC code output to the DC pin may be output at a second rate which is 1/2 n of the first rate (n is a natural number).

제6 제어 신호(EDC_RDQS)는 메모리 장치(120)의 DC 핀으로 독출 데이터 스트로브 신호(RDQS)가 출력되도록 설정된 신호이다. 독출 데이터 스트로브 신호(RDQS)는 독출 데이터 스트로브 모드 동안 콘트롤러(110)로 제공될 수 있다. 콘트롤러(110)는 메모리 장치(120)에서 출력되는 독출 데이터(DQ)와 함께 독출 데이터 스트로브 신호(RDQS)를 수신하고, 독출 데이터 스트로브 신호(RDQS)를 이용하여 독출 데이터(DQ)를 래치할 수 있다.The sixth control signal EDC_RDQS is a signal that is set to output the read data strobe signal RDQS to the DC pin of the memory device 120. The read data strobe signal RDQS may be provided to the controller 110 during the read data strobe mode. The controller 110 can receive the read data strobe signal RDQS together with the read data DQ output from the memory device 120 and latch the read data DQ using the read data strobe signal RDQS have.

실시예에 따라, 독출 데이터 스트로브 신호(RDQS)가 DC 핀으로 출력될 때, 제3 제어 신호(EDC_HR)가 로직 로우이면, DC 핀으로 출력되는 독출 데이터 스트로브 신호(RDQS)는 제1 레이트로 출력되고, 제3 제어 신호(EDC_HR)가 로직 하이이면, DC 핀으로 출력되는 독출 데이터 스트로브 신호(RDQS)는 제1 레이트의 1/2n(n은 자연수) 배인 제2 레이트로 출력될 수 있다.According to the embodiment, when the third control signal EDC_HR is logic low when the read data strobe signal RDQS is output to the DC pin, the read data strobe signal RDQS output to the DC pin is output at the first rate And the third control signal EDC_HR is logic high, the read data strobe signal RDQS output to the DC pin may be output at a second rate that is 1/2 n of the first rate (n is a natural number).

제7 제어 신호(EDC_CA)는 메모리 장치(120)의 DC 핀으로 커맨드 어드레스(CA) 데이터가 출력되도록 설정된 신호이다. 커맨드 어드레스(CA) 데이터는 콘트롤러(110)로 제공되고, 콘트롤러(110)는 커맨드 어드레스(CA) 데이터를 이용하여 커맨드 어드레스(CA) 트레이닝 동작을 수행할 수 있다. 커맨드 어드레스(CA) 트레이닝 동작은 콘트롤러(110)에서 메모리 장치(120)로 전송되는 커맨드 어드레스(CA)의 윈도우 중간이 메인 클럭 신호(CK)의 에지에 오도록 동기화하는 작업을 말한다.The seventh control signal EDC_CA is a signal set to output the command address (CA) data to the DC pin of the memory device 120. The command address (CA) data is provided to the controller 110, and the controller 110 can perform a command address (CA) training operation using the command address (CA) data. The command address (CA) training operation is an operation for synchronizing the middle of the window of the command address CA transmitted from the controller 110 to the memory device 120 to come to the edge of the main clock signal CK.

실시예에 따라, 커맨드 어드레스(CA) 데이터가 DC 핀으로 출력될 때, 제3 제어 신호(EDC_HR)가 로직 로우이면, DC 핀으로 출력되는 커맨드 어드레스(CA) 데이터는 제1 레이트로 출력되고, 제3 제어 신호(EDC_HR)가 로직 하이이면, DC 핀으로 출력되는 커맨드 어드레스(CA) 데이터는 제1 레이트의 1/2n(n은 자연수) 배인 제2 레이트로 출력될 수 있다.According to the embodiment, when the command address (CA) data is output to the DC pin, if the third control signal EDC_HR is logic low, the command address (CA) data output to the DC pin is output at the first rate, If the third control signal EDC_HR is logic high, the command address (CA) data output to the DC pin may be output at a second rate which is 1/2 n of the first rate (n is a natural number).

메모리 장치(120)는 검출 클럭 출력 신호(DC)를 생성하는 검출 클럭 패턴 생성부(122)를 포함할 수 있다. 검출 클럭 패턴 생성부(122)는 랜덤 데이터 패턴의 검출 클럭 출력 신호(DC)를 생성할 수 있다. 메모리 장치(120)는 검출 클럭 출력 신호(DC)를 출력하는 전용 핀과 연결되는 신호 라인(14)을 통하여 랜덤 데이터 패턴의 검출 클럭 출력 신호(DC)를 콘트롤러(110)로 전송할 수 있다. 콘트롤러(110)의CDR부(112)는 실제 데이터와 유사한 랜덤 데이터 패턴의 검출 클럭 출력 신호(DC)를 이용하여 클럭 데이터 복원 동작을 수행할 수 있다. 이에 따라, CDR부(112)는 클럭 데이터 복원 동작에서 위상 오프셋을 줄이고 락킹 시간을 줄일 수 있다.The memory device 120 may include a detected clock pattern generator 122 for generating a detected clock output signal DC. The detected clock pattern generator 122 can generate the detected clock output signal DC of the random data pattern. The memory device 120 may transmit the detected clock output signal DC of the random data pattern to the controller 110 through the signal line 14 connected to the dedicated pin for outputting the detected clock output signal DC. The CDR unit 112 of the controller 110 may perform a clock data recovery operation using a detected clock output signal DC having a random data pattern similar to actual data. Accordingly, the CDR unit 112 can reduce the phase offset and the locking time in the clock data recovery operation.

도 2a 및 도 2b는 본 발명의 실시예들에 따른 메모리 장치의 동작을 설명하는 타이밍 다이어그램들이다. 도 2a는 메모리 장치(120)의 검출 클럭 출력 신호(DC) 핀으로 독출 데이터 스트로브 신호(RDQS)가 출력되는 유형을 보여주고, 도 2b는 랜덤 데이터 패턴이 출력되는 유형을 보여준다.Figures 2a and 2b are timing diagrams illustrating operation of a memory device in accordance with embodiments of the present invention. FIG. 2A shows a type in which a read data strobe signal RDQS is output to a detected clock output signal (DC) pin of the memory device 120, and FIG. 2B shows a type in which a random data pattern is output.

도 1과 연계하여 도 2a를 참조하면, Ta0 시점부터 메인 클럭 신호(CK)가 수신된다. Ta0 시점에서, 메인 클럭 신호(CK)의 라이징 에지에 동기된 모드 레지스터 셋팅 커맨드(MRS)가 메모리 장치(120)로 수신되고, 메모리 장치(120)는 독출 데이터 스트로브(RDQS) 모드로 진입할 수 있다. 이 후, Ta4 시점에서, 메인 클럭 신호(CK)의 라이징 에지에 동기된 모드 레지스터 셋팅 커맨드(MRS)가 메모리 장치(120)로 수신되고, 메모리 장치(120)는 독출 데이터 스트로브(RDQS) 모드를 탈출할 수 있다.Referring to FIG. 2A in conjunction with FIG. 1, the main clock signal CK is received from the time Ta0. At the time Ta0, a mode register setting command MRS synchronized with the rising edge of the main clock signal CK is received by the memory device 120 and the memory device 120 can enter the read data strobe (RDQS) mode have. The mode register setting command MRS synchronized with the rising edge of the main clock signal CK is received by the memory device 120 and the memory device 120 receives the read data strobe RDQS mode You can escape.

독출 데이터 스트로브(RDQS) 모드 동안, Ta1 시점에서의 독출 커맨드(RD) 인가 후, 메모리 장치(120)에 설정된 독출 레이턴시(RL)가 경과하는 Ta3 시점에서, 메모리 장치(120)는 독출 데이터(DQ)를 출력할 수 있다. 독출 데이터(DQ)는 BL 8에 해당하는 8 비트 데이터가 출력될 수 있다. 독출 데이터(DQ)가 출력되기 전, Ta2 시점에서 DC 핀으로 고정된 클럭 같은 패턴(fixed clock-like pattern)이 출력될 수 있다. 고정된 클럭 같은 패턴은 독출 데이터(DQ)와 함께 출력되어 콘트롤러(110, 도 1)로 제공되는 데, 독출 데이터 스트로브 신호(RDQS)로 작용할 수 있다. 콘트롤러(110)는 독출 데이터를 래치하기 위하여 독출 데이터 스트로브 신호(RDQS)를 이용할 수 있다.At the time point Ta3 at which the read latency RL set in the memory device 120 elapses after the read command RD is applied at the time Ta1 during the read data strobe (RDQS) mode, the memory device 120 reads out the read data DQ Can be output. 8-bit data corresponding to BL8 can be output as the read data DQ. A pattern such as a fixed clock-like pattern fixed to the DC pin may be output at the time point Ta2 before the read data DQ is output. A pattern such as a fixed clock is output together with the read data DQ and provided to the controller 110 (Fig. 1), and can act as a read data strobe signal RDQS. The controller 110 may use the read data strobe signal RDQS to latch the read data.

도 1과 연계하여 도 2b를 참조하면, 메인 클럭 신호(CK)가 메모리 장치(120)로 수신될 수 있다.Referring to FIG. 2B in conjunction with FIG. 1, the main clock signal CK may be received by the memory device 120. FIG.

Ta 시점부터 메인 클럭 신호(CK)가 수신된다. Ta 시점에서, 메인 클럭 신호(CK)의 라이징 에지에 동기된 독출 커맨드(RD)가 메모리 장치(120)로 수신될 수 있다.The main clock signal CK is received from the Ta point. At the Ta time point, the read command RD synchronized with the rising edge of the main clock signal CK can be received by the memory device 120. [

Ta 시점의 독출 커맨드(RD) 인가 후, 메모리 장치(120)에 설정된 카스 레이턴시(CL)가 경과하는 Tf 시점에서, 메모리 장치(120)는 독출 데이터(DQ)를 출력할 수 있다. 독출 데이터(DQ)는 BL 8에 해당하는 8 비트 데이터가 예컨대, 00110101로 출력될 수 있다. 1 비트 데이터의 출력 구간을 "T"라고 정의하면, BL 8의 독출 데이터(DQ)는 8T 시간 동안 출력될 수 있다. 8T 시간은 독출 데이터(DQ)의 단위 인터벌(U.I)로 설정될 수 있다. Tf 시점부터 Tg 시점까지의 데이터 단위 인터벌(8T) 동안, BL 8의 독출 데이터(DQ)가 출력될 수 있다. 이하에서, 8T는 데이터 인터벌 단위로서, 그리고 T는 1 비트 데이터 단위로서 설명될 것이다.The memory device 120 can output the read data DQ at the time point Tf at which the cache line latency CL set in the memory device 120 elapses after the read command RD at the Ta start time. 8-bit data corresponding to BL 8 can be output as, for example, 00110101 in the read data DQ. If the output period of 1-bit data is defined as " T ", the read data DQ of BL8 can be output for 8T time. The 8T time can be set to the unit interval U.I of the read data DQ. During the data unit interval 8T from the Tf point to the Tg point, the read data DQ of BL8 can be output. In the following, 8T will be described as a data interval unit, and T will be described as a 1-bit data unit.

검출 클럭 패턴 생성부(122)에서 출력되는 검출 클럭 출력 신호(DC)는 데이터 단위 인터벌(8T) 마다 서로 다른 데이터 패턴, 즉 랜덤 데이터 패턴으로 출력될 수 있다. 예시적으로, Ta 시점부터 Tb 시점까지의 데이터 단위 인터벌(8T) 동안, 검출 클럭 출력 신호(DC)는 11000001 데이터 패턴으로 출력될 수 있다. Tb 시점부터 Tc 시점까지의 데이터 단위 인터벌(8T) 동안 검출 클럭 출력 신호(DC)는 01000000 데이터 패턴으로, Tc 시점부터 Td 시점까지의 데이터 단위 인터벌(8T) 동안 검출 클럭 출력 신호(DC)는 11100000 데이터 패턴으로, Td 시점부터 Te 시점까지의 데이터 단위 인터벌(8T) 동안 검출 클럭 출력 신호(DC)는 10101000 데이터 패턴으로, 그리고 Te 시점부터 Tf 시점까지의 데이터 단위 인터벌(8T) 동안 검출 클럭 출력 신호(DC)는 00010000 데이터 패턴으로 출력될 수 있다. 또한, 독출 데이터(DQ)가 출력되는 Tf 시점부터 Tg 시점까지의 데이터 단위 인터벌(8T) 동안, 검출 클럭 출력 신호(DC)는 01010100 데이터 패턴으로 출력될 수 있다.The detected clock output signal DC output from the detected clock pattern generator 122 may be output as a different data pattern, i.e., a random data pattern, for each data unit interval 8T. Illustratively, the detected clock output signal DC may be output as a data pattern 11000001 during the data unit interval 8T from the Ta point to the Tb point. The detected clock output signal DC during the data unit interval 8T from the time Tb to the time Tc is 01000000 data pattern and the detected clock output signal DC during the data unit interval 8T from the time Tc to the time Td is 11100000 The detected clock output signal DC during the data unit interval 8T from the time Td to the timing Te is set to 10101000 data pattern and the detected clock output signal DC during the data unit interval 8T from the time Te to the time Tf, (DC) can be output as a 00010000 data pattern. During the data unit interval 8T from the time Tf to the time Tg when the read data DQ is output, the detected clock output signal DC can be output as a 01010100 data pattern.

메모리 장치(120)에서 출력되는 검출 클럭 출력 신호(DC)는 랜덤 데이터 패턴으로 출력되고, 콘트롤러(110)로 전송될 수 있다. 검출 클럭 출력 신호(DC)는 검출 클럭 패턴 생성부(122)에서 제공되는데, 검출 클럭 패턴 생성부(122) 내 의사 랜덤 비트 시퀀스(Pseudo Random Bit Sequence) 생성부(400, 도 3)의 동작에 의해 완전히 랜덤 데이터 패턴이 아닌 의사 랜덤 데이터 패턴으로 생성될 수 있다. 왜냐하면, 의사 랜덤 비트 시퀀스 생성부(400)를 구성하는 플립플롭의 개수가 n (n은 자연수)인 경우, 2n-1개의 랜덤 데이터 패턴들이 반복적으로 생성되기 때문이다.The detected clock output signal DC output from the memory device 120 is output as a random data pattern and can be transmitted to the controller 110. The detected clock output signal DC is provided by the detected clock pattern generator 122. The detected clock output signal DC is supplied to the detected clock pattern generator 122 in the operation of the pseudo random bit sequence generator 400 Random data pattern rather than a completely random data pattern. This is because, if the number of flip-flops constituting the pseudo random bit sequence generator 400 is n (n is a natural number), 2 n -1 random data patterns are repeatedly generated.

도 3a 및 도 3b는 본 발명의 실시예에 따른 검출 클럭 패턴 생성부를 설명하는 도면들이다. 도 3a는 도 1의 검출 클럭 패턴 생성부의 블락 다이어그램이고, 도 3b는 검출 클럭 패턴 생성부의 동작을 설명하는 타이밍 다이어그램이다.3A and 3B are diagrams for explaining a detection clock pattern generator according to an embodiment of the present invention. FIG. 3A is a block diagram of the detection clock pattern generator of FIG. 1, and FIG. 3B is a timing diagram illustrating the operation of the detection clock pattern generator.

도 3a를 참조하면, 검출 클럭 패턴 생성부(122a)는 모드 레지스터(121, 도 1)에서 제공되는 제1 제어 신호(PRBS_EN)에 의해 인에이블될 수 있다. 검출 클럭 패턴 생성부(122a)는 의사 랜덤 비트 시퀀스(Pseudo Random Bit Sequence) 생성부(400, 이하, "PRBS 생성부"라 칭한다), 로직 블락(500), 제1 패턴 선택부(600), 그리고 제2 패턴 선택부(700)를 포함할 수 있다.Referring to FIG. 3A, the detection clock pattern generator 122a may be enabled by the first control signal PRBS_EN provided in the mode register 121 (FIG. 1). The detected clock pattern generator 122a includes a pseudo random bit sequence generator 400 (hereinafter, referred to as a PRBS generator), a logic block 500, a first pattern selector 600, And a second pattern selection unit 700.

PRBS 생성부(400)는 제1 클럭 신호(CKD8)에 응답하여 다수개의 랜덤 비트 신호들(an~an+6)을 생성할 수 있다. 다수개의 랜덤 비트 신호들(an~an+6)은 로직 블락(500)과 제1 패턴 선택부(600)로 제공될 수 있다. PRBS 생성부(400)는 다수개의 플립플롭들과 배타적 논리합 게이트를 포함할 수 있다. 제1 클럭 신호(CKD8)는 메모리 장치(120)의 내부에서 메인 클럭 신호(CK)에 기초하여 생성되는 내부 클럭 신호일 수 있다. 실시예에 따라, 제1 클럭 신호(CKD8)는 데이터 클럭 신호(WCK)에 기초하여 구동되는 내부 클럭 신호일 수 있다. 제1 클럭 신호(CK8D)는 데이터 단위 인터벌 8T가 1 클럭 사이클로 설정되며 50% 듀티 사이클을 갖는 클럭 신호로 생성될 수 있다.The PRBS generator 400 may generate a plurality of random bit signals a n to a n + 6 in response to the first clock signal CKD8. A plurality of random bit signals a n to a n + 6 may be provided to the logic block 500 and the first pattern selector 600. The PRBS generator 400 may include a plurality of flip-flops and an exclusive OR gate. The first clock signal CKD8 may be an internal clock signal generated based on the main clock signal CK in the memory device 120. [ According to an embodiment, the first clock signal CKD8 may be an internal clock signal driven based on the data clock signal WCK. The first clock signal CK8D may be generated as a clock signal with the data unit interval 8T set to one clock cycle and having a 50% duty cycle.

로직 블락(500)은 랜덤 비트 신호들(an~an+6)을 수신하고, 랜덤 비트 신호들(an~an+6)에 대하여 선택적으로 배타적 논리합하여 다수개의 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+ 112)을 생성할 수 있다. 로직 블락(500)는 다수개의 배타적 논리합 게이트들을 포함할 수 있다. 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+112)은 제1 패턴 선택부(600)로 제공될 수 있다.Logic block 500 includes a random bit signals (a n ~ a n + 6) received, the random bit signals (a n ~ a n + 6) optionally, the exclusive-OR to a plurality of logic output signals with respect to the ( a n +16 , a n +32 , a n +48 , a n +64 , a n +80 , a n +96 , a n + 112 . The logic block 500 may include a plurality of exclusive OR gates. The logic output signal (a n + 16, a n + 32, a n + 48, a n + 64, a n + 80, a n + 96, a n + 112) is a first pattern selector 600 Can be provided.

제1 패턴 선택부(600)는 PRBS 생성부(400)의 랜덤 비트 신호(an)와 로직 블락(500)의 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+112)을 수신하고, 제1 클럭 신호(CKD8)에 응답하여 다수개의 패턴 신호들(z0, z1, z2, z3)을 생성할 수 있다. 제1 패턴 선택부(600)는 다수개의 멀티플렉서들로 구현될 수 있다. 패턴 신호들(z0, z1, z2, z3)은 제2 패턴 선택부(700)로 제공될 수 있다.The first pattern selector 600 selects the random bit signal a n of the PRBS generator 400 and the logic output signals a n +16 , a n +32 , a n +48 , a n + 64, a n + 80, a n + 96, a n + 112) for receiving a first response to the clock signal (CKD8) of a plurality of pattern signal (z 0, z 1, z 2, and z 3 ). ≪ / RTI > The first pattern selector 600 may be implemented with a plurality of multiplexers. Pattern signals z 0 , z 1 , z 2 , z 3 may be provided to the second pattern selector 700.

제2 패턴 선택부(700)는 패턴 신호들(z0, z1, z2, z3)을 수신하고, 패턴 신호들(z0, z1, z2, z3) 중에서 제2 클럭 신호들(CKDP[0:3])에 응답하여 선택되는 패턴 신호를 검출 클럭 출력 신호(DC)로서 출력할 수 있다. 제2 패턴 선택부(700)는 하나의 멀티플렉서로 구현될 수 있다. 제2 클럭 신호들(CKDP[0:3])은 데이터 단위 인터벌의 반인 4T가 1 클럭 사이클이 설정되며 25% 듀티 사이클을 갖는 클럭 신호로 생성될 수 있다.The second pattern selection unit 700 is pattern signals (z 0, z 1, z 2, z 3), the second clock signal from the received and the pattern signal (z 0, z 1, z 2, z 3) (CKDP [0: 3]) as a detection clock output signal DC. The second pattern selector 700 may be implemented by a single multiplexer. The second clock signals CKDP [0: 3] may be generated as a clock signal having a clock cycle of 4T, which is half the data unit interval, and having a 25% duty cycle.

도 3b을 참조하면, 데이터 단위 인터벌 8T의 주기를 갖는 제1 클럭 신호(CKD8), 데이터 단위 인터벌의 반인 4T 주기를 갖는 제2 클럭 신호들(CKDP[0:3])이 제공된다. 제2 클럭 신호들(CKDP[0:3]) 각각은 T 시간의 하이레벨 구간을 갖는 펄스 신호로 제공될 수 있다. CKDP[0] 클럭 신호의 라이징 에지를 기준으로 T 시간 시프트되어 CKDP[1] 클럭 신호가 제공되고, CKDP[1] 클럭 신호의 라이징 에지를 기준으로 T 시간 시프트되어 CKDP[2] 클럭 신호가 제공되고, CKDP[2] 클럭 신호의 라이징 에지를 기준으로 T 시간 시프트되어 CKDP[3] 클럭 신호가 제공될 수 있다.Referring to FIG. 3B, a first clock signal CKD8 having a period of a data unit interval of 8T, and second clock signals CKDP [0: 3] having a period of 4T that is half of a data unit interval are provided. Each of the second clock signals CKDP [0: 3] may be provided as a pulse signal having a high level interval of T time. The CKDP [1] clock signal is shifted by T times based on the rising edge of the CKDP [0] clock signal, and is shifted by T time based on the rising edge of the CKDP [1] And shifted by T times based on the rising edge of the CKDP [2] clock signal, so that the CKDP [3] clock signal can be provided.

검출 클럭 패턴 생성부(122a)는 제1 및 제2 클럭 신호들(CKD8, CKDP[0:3])에 응답하여 검출 클럭 출력 신호(DC)를 출력할 수 있다. 검출 클럭 출력 신호(DC)는 데이터 단위 인터벌 8T 마다 서로 다른 데이터 패턴으로 출력될 수 있다. 예시적으로, 검출 클럭 출력 신호(DC)는 10110111, 10110001, 10100101, 11011100 과 같이 1 비트 데이터 단위(T)로 랜덤 데이터 패턴으로 출력될 수 있다.The detected clock pattern generator 122a may output the detected clock output signal DC in response to the first and second clock signals CKD8 and CKDP [0: 3]. The detected clock output signal DC can be output in different data patterns for each data unit interval 8T. Illustratively, the detected clock output signal DC may be output as a random data pattern in 1-bit data units (T), such as 10110111, 10110001, 10100101, and 11011100.

도 4a 및 도 4b는 도 3a의 PRBS 생성부를 설명하는 도면들이다. 도 4a는 PRBS 생성부의 회로 다이어그램이고, 도 4b는 PRBS 생성부의 동작을 설명하는 타이밍 다이어그램이다.4A and 4B are diagrams for explaining the PRBS generator of FIG. 3A. 4A is a circuit diagram of the PRBS generator, and FIG. 4B is a timing diagram illustrating the operation of the PRBS generator.

도 4a를 참조하면, PRBS 생성부(400)는 다수개의 플립플롭들(401~407)과 배타적 논리합 게이트(408)를 포함할 수 있다. 다수개의 플립플롭들(401~407)은 직렬 연결되고 선형 피이드백 시프트 레지스터를 구성할 수 있다. 선형 피이드백 시프트 레지스터는 2n-1개의 랜덤 패턴들을 생성할 수 있다. 여기에서, n은 선형 피이드백 시프트 레지스터를 구성하는 플립플롭들의 개수이다. 본 실시예에서는 7개의 플립플롭들(401~407)을 이용하여 27-1개, 즉 127개의 랜덤 패턴들이 생성될 수 있다.Referring to FIG. 4A, the PRBS generator 400 may include a plurality of flip-flops 401 to 407 and an exclusive OR gate 408. The plurality of flip-flops 401 to 407 may be serially connected and constitute a linear feed-back shift register. The linear feed back shift register can generate 2 n -1 random patterns. Here, n is the number of flip-flops constituting the linear feed-back shift register. In this embodiment, 2 7 -1, that is, 127 random patterns can be generated using seven flip-flops 401 to 407.

제1 플립플롭(401)은 배타적 논리합 게이트(408)의 출력을 입력하고, 제1 클럭 신호(CKD8)의 라이징 에지에 응답하여 배타적 논리합 게이트(408)의 출력 상태를 래치하여 an+6 랜덤 비트 신호로서 출력할 수 있다. 제2 플립플롭(402)은 제1 플립플롭(401)의 출력을 입력하고, 제1 클럭 신호(CKD8)의 라이징 에지에 응답하여 제1 플립플롭(401)의 출력 상태를 래치하여 an+5 랜덤 비트 신호로서 출력할 수 있다. 이와 같은 방식으로, 제3 내지 제7 플립플롭들(403~407) 각각은 제1 클럭 신호(CKD8)의 라이징 에지에 응답하여 앞 단 플립플롭의 출력 상태를 래치하여 an+4, an+3, an+2, an+1, an 랜덤 비트 신호들을 출력할 수 있다.First flip-flop 401 to the state of the output of the exclusive-OR gate the output of 408, and the first clock signal (CKD8) in response to the rising edge of the exclusive-OR gate 408 of latch a n + 6 random And output it as a bit signal. Second flip-flop 402 latches the output state of the first flip-flop the output of 401, and the first clock signal (CKD8), the first flip-flop 401 in response to a rising edge of a n + 5 random-bit signals. In this manner, each of the third to seventh flip-flops 403 to 407 latches the output state of the preceding flip-flop in response to the rising edge of the first clock signal CKD8 to generate a n + 4 , a n +3 , a n + 2 , a n + 1 , and a n random bit signals.

배타적 논리합 게이트(408)는 제6 플립플롭(406)의 출력 신호인 an+1 랜덤 비트 신호와 제7 플립플롭(407)의 출력 신호인 an 랜덤 비트 신호를 입력할 수 있다. 배타적 논리합 게이트(408)는 an+1, an 랜덤 비트 신호들을 배타적 논리합하여 그 출력을 제1 플립플롭(401)으로 제공할 수 있다.Exclusive OR gate 408 may be input to a random n-bit signal is the output signal of the sixth flip-flop 406. The output signal of a n + 1 random bit signal and a seventh flip-flop 407 of the. Exclusive-OR gate 408 may provide its output to first flip-flop 401 by exclusive-ORing a n + 1 , a n random bit signals.

PRBS 생성부(400)에서 생성되는 랜덤 비트 신호들(an~an+6) 각각은, 도 4b에 도시된 바와 같이, 데이터 단위 인터벌 8T 주기를 갖는 제1 클럭 신호(CKD8)에 응답하여 제1 클럭 신호(CKD8)의 1 클럭 사이클(8T) 씩 시프트될 수 있다. 랜덤 비트 신호들(an~an+6)은 제1 클럭 신호(CKD8)의 라이징 에지마다 127개의 랜덤 패턴들로 생성될 수 있다. 127개 랜덤 패턴들의 랜덤 비트 신호들(an~an+6)은 제1 클럭 신호(CKD8)에 응답하여 반복적으로 생성될 수 있다.Each of the random bit signals a n to a n + 6 generated in the PRBS generator 400 is delayed in response to a first clock signal CKD8 having a data unit interval 8T cycle as shown in Fig. And may be shifted by one clock cycle (8T) of the first clock signal CKD8. The random bit signals a n to a n + 6 may be generated with 127 random patterns per rising edge of the first clock signal CKD8. Random bit signals (a n to a n + 6 ) of 127 random patterns can be repeatedly generated in response to the first clock signal (CKD8).

도 5a 및 도 5b는 도 3a의 로직 블락을 설명하는 도면들이다. 도 5a는 로직 블락의 블락 다이어그램이고, 도 5b는 로직 블락의 동작을 설명하는 타이밍 다이어그램이다.Figures 5A and 5B are views illustrating the logic block of Figure 3A. Figure 5A is a block diagram of a logic block, and Figure 5B is a timing diagram illustrating the operation of a logic block.

도 5a를 참조하면, 로직 블락(500)은 도 4a의 PRBS 생성부(400)의 랜덤 비트 신호들(an~an+6)을 수신하는 다수개의 배타적 논리합 게이트들(501~507)을 포함할 수 있다. 배타적 논리합 게이트들(501~507) 각각은 랜덤 비트 신호들(an~an+6)을 선택적으로 입력하여 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+112)을 출력할 수 있다.5A, the logic block 500 includes a plurality of exclusive OR gates 501 to 507 for receiving the random bit signals a n to a n + 6 of the PRBS generator 400 of FIG. 4A . Each of the exclusive-OR gates 501 to 507 selectively inputs the random bit signals a n to a n + 6 to generate logic output signals a n + 16 , a n +32 , a n +48 , n + 64 , a n + 80 , a n + 96 , and a n + 112 .

제1 배타적 논리합 게이트(501)는 an+2, an+4 랜덤 비트 신호들을 입력하여 an+16 로직 출력 신호를 출력할 수 있다. 제2 배타적 논리합 게이트(502)는 an+1, an+2, an+4 랜덤 비트 신호들을 입력하여 an+32 로직 출력 신호를 출력할 수 있다. 제3 배타적 논리합 게이트(503)는 an+1, an+2, an+3, an+4, an+5 랜덤 비트 신호들을 입력하여 an+48 로직 출력 신호를 출력할 수 있다. 제4 배타적 논리합 게이트(504)는 an+1, an+4 랜덤 비트 신호들을 입력하여 an+64 로직 출력 신호를 출력할 수 있다. 제5 배타적 논리합 게이트(505)는 an+1, an+2, an+3, an+5, an+6 랜덤 비트 신호들을 입력하여 an+80 로직 출력 신호를 출력할 수 있다. 제6 배타적 논리합 게이트(506)는 an+1, an+3, an+6 랜덤 비트 신호들을 입력하여 an+96 로직 출력 신호를 출력할 수 있다. 제7 배타적 논리합 게이트(507)는 an, an+2, an+4 랜덤 비트 신호들을 입력하여 an+112 로직 출력 신호를 출력할 수 있다.The first exclusive OR gate 501 may receive a n + 2 , a n + 4 random bit signals and output an n + 16 logic output signal. The second exclusive OR gate 502 may receive a n + 1 , a n + 2 , and a n +4 random bit signals to output an a n + 32 logic output signal. A third exclusive-OR gate 503 is a n + 1, a n + 2, a n + 3, a n + 4, a n + 5 to input the random bit signal a n + 48 to output a logic output signal have. The fourth exclusive OR gate 504 may receive a n + 1 , a n + 4 random bit signals and output an a n + 64 logic output signal. A fifth exclusive-OR gate 505 is a n + 1, a n + 2, a n + 3, a n + 5, a n + 6 to input the random bit signal a n + 80 to output a logic output signal have. The sixth exclusive OR gate 506 may receive a n + 1 , a n + 3 , and a n +6 random bit signals to output an a n + 96 logic output signal. The seventh exclusive OR gate 507 may receive a n , a n + 2 , and a n +4 random bit signals to output an n + 112 logic output signal.

로직 블락(500)에서 출력되는 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+112) 각각은, 도 5b에 도시된 바와 같이, 랜덤한 데이터 패턴들을 보여준다. 도 5b에서는 도 4b의 an 랜덤 비트 신호와 동일한 시간 도메인으로 나타낸 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+112)을 보여준다. an, an+16, an+32, an+48, an+64, an+80, an+96, an+112 신호들은 도 6a의 제1 패턴 선택부(600)로 제공될 수 있다.The logic block 500, the logic output signal output from the (a n + 16, a n + 32, a n + 48, a n + 64, a n + 80, a n + 96, a n + 112) each of which , And random data patterns, as shown in FIG. 5B. In Figure 5b in Figure 4b of a n logic output signals shown in the same time domain as a random bit signal (a n + 16, a n + 32, a n + 48, a n + 64, a n + 80, a n + 96 , a n + 112 ). a n, a n + 16, a n + 32, a n + 48, a n + 64, a n + 80, a n + 96, a n + 112 signals Figure 6a the first pattern selection section 600 of the Lt; / RTI >

도 6a 및 도 6b는 도 3a의 제1 패턴 선택부를 설명하는 도면들이다. 도 6a는 제1 패턴 선택부의 회로 다이어그램이고, 도 6b는 제1 패턴 선택부의 동작을 설명하는 타이밍 다이어그램이다.6A and 6B are views for explaining the first pattern selector of FIG. 3A. FIG. 6A is a circuit diagram of the first pattern selection unit, and FIG. 6B is a timing diagram illustrating the operation of the first pattern selection unit.

도 6a를 참조하면, 제1 패턴 선택부(600)는 PRBS 생성부(400)에서 출력되는 랜덤 비트 신호(an)와 로직 블락(500)에서 출력되는 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+ 112)를 수신할 수 있다. 제1 패턴 선택부(600)는 an, an+16, an+32, an+48, an+64, an+80, an+96, an+112 신호들 중에서 제1 클럭 신호(CKD8)에 응답하여 선택되는 신호들을 패턴 신호들(z0, z1, z2, z3)로 출력할 수 있다. 제1 패턴 선택부(600)는 제1 내지 제4 멀티플렉서들(601~604)을 포함하는 8:4 멀티플렉서로 구현될 수 있다.6A, the first pattern selector 600 selects the random bit signal a n output from the PRBS generator 400 and the logic output signals a n + 16 , a n +32 , a n +48 , a n +64 , a n +80 , a n +96 , a n + 112 . First among the first pattern selection unit 600 is a n, a n + 16, a n + 32, a n + 48, a n + 64, a n + 80, a n + 96, a n + 112 signals the the first clock signal (CKD8) pattern signals is selected in response to a signal can be output to the (z 0, z 1, z 2, z 3). The first pattern selector 600 may be implemented as an 8: 4 multiplexer including the first through fourth multiplexers 601 through 604. [

제1 멀티플렉서(601)는 제1 입력(I1)으로 an 랜덤 비트 신호를 수신하고, 제2 입력(I2)으로 an+64 로직 출력 신호를 수신하고, 선택 입력(S)으로 제1 클럭 신호(CKD8)를 수신하여, 제1 패턴 신호(z0)를 출력할 수 있다. 제1 패턴 신호(z0)는 an 랜덤 비트 신호와 an+64 로직 출력 신호의 상태와 제1 클럭 신호(CKD8)의 천이에 의존하여(depend) 생성될 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 하이이면, 제1 입력(I1)의 an 랜덤 비트 신호의 상태가 선택되어 제1 패턴 신호(z0)로 출력될 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 로우이면, 제2 입력(I2)의 an+64 로직 출력 신호의 상태가 선택되어 제1 패턴 신호(z0)로 출력될 수 있다.The first multiplexer 601 receives the a n random bit signal at the first input I 1 and the a n +64 logic output signal at the second input I 2, And can output the first pattern signal z o by receiving the signal CKD8. The first pattern signal z 0 may be generated depending on the state of the a n random bit signal and the a n + 64 logic output signal and the transition of the first clock signal CKD 8. If the first clock signal CKD8 of the select input S is logic high, the state of the a n random bit signal of the first input I 1 can be selected and output as the first pattern signal z 0 . If the first clock signal CKD8 of the select input S is logic low, the state of the a n + 64 logic output signal of the second input 12 may be selected and output as the first pattern signal z 0 .

제2 멀티플렉서(602)는 제1 입력(I1)으로 an+16 로직 출력 신호를 수신하고, 제2 입력(I2)으로 an+80 로직 출력 신호를 수신하고, 선택 입력(S)으로 제1 클럭 신호(CKD8)를 수신하여, 제2 패턴 신호(z1)를 출력할 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 하이이면, 제1 입력(I1)의 an+16 로직 출력 신호의 상태가 선택되어 제2 패턴 신호(z1)로 출력될 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 로우이면, 제2 입력(I2)의 an+80 로직 출력 신호의 상태가 선택되어 제2 패턴 신호(z1)로 출력될 수 있다.The second multiplexer 602 receives the a n +16 logic output signal at the first input I 1 and the a n + 80 logic output signal at the second input I 2, 1 receives the clock signal (CKD8), can output a second pattern signal (z 1). When the first clock signal CKD8 of the selection input S is logic high, the state of the a n + 16 logic output signal of the first input I1 may be selected and output as the second pattern signal z 1 . If the first clock signal CKD8 of the select input S is logic low, the state of the a n + 80 logic output signal of the second input 12 may be selected and output as the second pattern signal z 1 .

제3 멀티플렉서(603)는 제1 입력(I1)으로 an+32 로직 출력 신호를 수신하고, 제2 입력(I2)으로 an+96 로직 출력 신호를 수신하고, 선택 입력(S)으로 제1 클럭 신호(CKD8)를 수신하여, 제3 패턴 신호(z2)를 출력할 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 하이이면, 제1 입력(I1)의 an+32 로직 출력 신호의 상태가 선택되어 제3 패턴 신호(z2)로 출력될 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 로우이면, 제2 입력(I2)의 an+96 로직 출력 신호의 상태가 선택되어 제3 패턴 신호(z2)로 출력될 수 있다.The third multiplexer 603 receives the a n +32 logic output signal at the first input I 1 and the a n + 96 logic output signal at the second input I 2, 1 receives the clock signal (CKD8), can output the third pattern signal (z 2). When the first clock signal (CKD8) of the select input (S) is a logic high, a state of a n + 32 the logic output signal from the first input (I1) is selected it may be outputted to the third pattern signal (z 2) . If the first clock signal CKD8 of the select input S is logic low, the state of the a n + 96 logic output signal of the second input 12 may be selected and output as the third pattern signal z 2 .

제4 멀티플렉서(604)는 제1 입력(I1)으로 an+48 로직 출력 신호를 수신하고, 제2 입력(I2)으로 an+112 로직 출력 신호를 수신하고, 선택 입력(S)으로 제1 클럭 신호(CKD8)를 수신하여, 제4 패턴 신호(z3)를 출력할 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 하이이면, 제1 입력(I1)의 an+48 로직 출력 신호의 상태가 선택되어 제4 패턴 신호(z3)로 출력될 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 로우이면, 제2 입력(I2)의 an+112 로직 출력 신호의 상태가 선택되어 제4 패턴 신호(z3)로 출력될 수 있다.The fourth multiplexer 604 receives the a n +48 logic output signal at the first input I 1 and the a n + 112 logic output signal at the second input I 2, 1 receives the clock signal (CKD8), the fourth can output the pattern signal (z 3). If the first clock signal CKD8 of the select input S is logic high, the state of the a n +48 logic output signal of the first input I1 may be selected and output as the fourth pattern signal z 3 . If the first clock signal CKD8 of the selection input S is logic low, the state of the a n + 112 logic output signal of the second input 12 may be selected and output as the fourth pattern signal z 3 .

제1 패턴 선택부(600)에서 출력되는 패턴 신호들(z0, z1, z2, z3) 각각은, 도 6b에 도시된 바와 같이, 랜덤한 데이터 패턴들을 보여준다. 패턴 신호들(z0, z1, z2, z3)은 도 7a의 제2 패턴 선택부(700)로 제공될 수 있다.Each of the pattern signals z 0 , z 1 , z 2 , and z 3 output from the first pattern selector 600 shows random data patterns as shown in FIG. 6B. Pattern signals z 0 , z 1 , z 2 , and z 3 may be provided to the second pattern selector 700 of FIG. 7A.

도 7a 및 도 7b는 도 3a의 제2 패턴 선택부를 설명하는 도면들이다. 도 7a는 제2 패턴 선택부의 회로 다이어그램이고, 도 7b는 제2 패턴 선택부의 동작을 설명하는 타이밍 다이어그램이다.FIGS. 7A and 7B are views for explaining the second pattern selector of FIG. 3A. FIG. 7A is a circuit diagram of the second pattern selection unit, and FIG. 7B is a timing diagram illustrating the operation of the second pattern selection unit.

도 7a를 참조하면, 제2 패턴 선택부(700)는 제1 패턴 선택부(600)에서 출력되는 패턴 신호들(z0, z1, z2, z3)을 수신하고, 제3 클럭 신호들(CKDP[0:3])에 응답하여 패턴 신호들(z0, z1, z2, z3) 중에서 선택되는 패턴 신호를 검출 클럭 출력 신호(DC)로 생성할 수 있다. 제2 패턴 선택부(700)는 4: 1 멀티플렉서로 구현될 수 있다.Referring to FIG. 7A, the second pattern selector 700 receives the pattern signals z 0 , z 1 , z 2 , and z 3 output from the first pattern selector 600, (Z 0 , z 1 , z 2 , z 3 ) in response to the clock signal CKDP [0: 3]. The second pattern selector 700 may be implemented as a 4: 1 multiplexer.

제2 패턴 선택부(700)는 제1 입력(I1)으로 z0 패턴 신호를 수신하고, 제2 입력(I2)으로 z1 패턴 신호를 수신하고, 제3 입력(I3)으로 z2 패턴 신호를 수신하고, 제4 입력(I4)으로 z3 패턴 신호를 수신하고, 선택 입력(S)으로 제3 클럭 신호들(CKDP[0:3])을 수신하여, 검출 클럭 출력 신호(DC)를 출력할 수 있다. 검출 클럭 출력 신호(DC)는 패턴 신호들(z0, z1, z2, z3)의 상태와 제3 클럭 신호들(CKDP[0:3])의 상태에 의존하여 생성될 수 있다. 선택 입력(S)의 제3 클럭 신호(CKDP[0])가 로직 하이이면, 제1 입력(I1)의 z0 패턴 신호의 상태가 선택되어 검출 클럭 출력 신호(DC)로 출력될 수 있다. 선택 입력(S)의 제3 클럭 신호(CKDP[1])가 로직 하이이면, 제2 입력(I1)의 z1 패턴 신호의 상태가 선택되어 검출 클럭 출력 신호(DC)로 출력될 수 있다. 선택 입력(S)의 제3 클럭 신호(CKDP[2])가 로직 하이이면, 제3 입력(I3)의 z2 패턴 신호의 상태가 선택되어 검출 클럭 출력 신호(DC)로 출력될 수 있다. 선택 입력(S)의 제3 클럭 신호(CKDP[3])가 로직 하이이면, 제4 입력(I4)의 z3 패턴 신호의 상태가 선택되어 검출 클럭 출력 신호(DC)로 출력될 수 있다.The second pattern selecting section 700 has a first input (I1) a z 0 receives the pattern signal, the z second pattern signal a second input (I2) to receive, and a third input (I3) to z 1 pattern signal reception and the fourth input (I4) to the receiving z third pattern signal, and the select input (s) the third clock signals (CKDP [0: 3]) of the detected clock output signal (DC), to receive the Can be output. The detected clock output signal DC can be generated depending on the state of the pattern signals z 0 , z 1 , z 2 , z 3 and the state of the third clock signals CKDP [0: 3]. When the third clock signal (CKDP [0]) of the select input (S) logic high, the state of the z 0 pattern signal at a first input (I1) is selected may be outputted to the detection clock output signal (DC). When the third clock signal (CKDP [1]) of the select input (S) logic high, the z state of the first pattern signal of the second input (I1) is selected may be outputted to the detection clock output signal (DC). A third clock signal (CKDP [2]) of the select input (S), logic high, the state of the z 2 pattern signal of the third input (I3) is selected may be outputted to the detection clock output signal (DC). When the third clock signal (CKDP [3]) of the select input (S) logic high, the state of the z 3 pattern signals of the fourth input (I4) is selected may be outputted to the detection clock output signal (DC).

제2 패턴 선택부(700)에서 출력되는 검출 클럭 출력 신호(DC)는, 도 7b에 도시된 바와 같이, 랜덤한 데이터 패턴들을 보여준다. 검출 클럭 출력 신호(DC)는 1 비트 데이터 단위로 랜덤한 데이터 패턴으로 제공될 수 있다. 검출 클럭 출력 신호(DC)는 도 4a에서 설명된 PRBS 생성부(400)의 랜덤 비트 신호들(an~an+6)에 기초하여 생성된 것으로 랜덤 데이터 패턴을 갖는다. 랜덤 비트 신호들(an~an+6)은 127개 랜덤 패턴들이 반복적으로 생성되므로, 검출 클럭 출력 신호(DC)도 127개 랜덤 패턴들의 랜덤 비트 신호들(an~an+6)에 따라 반복적으로 생성될 수 있다. 이에 따라, 검출 클럭 출력 신호(DC)는 의사 랜덤 데이터 패턴으로 구성될 수 있다.The detected clock output signal DC output from the second pattern selector 700 shows random data patterns as shown in FIG. 7B. The detected clock output signal DC may be provided in a random data pattern in 1-bit data units. The detected clock output signal DC is generated based on the random bit signals (a n to a n + 6 ) of the PRBS generator 400 described in FIG. 4A and has a random data pattern. The detected clock output signal DC is also supplied with the random bit signals a n to a n + 6 of 127 random patterns because 127 random patterns are repeatedly generated in the random bit signals a n to a n + As shown in FIG. Accordingly, the detected clock output signal DC can be composed of a pseudo-random data pattern.

도 8a 내지 도 8c는 본 발명의 실시예에 따른 검출 클럭 패턴 생성부를 설명하는 도면들이다. 도 8a는 도 1의 검출 클럭 패턴 생성부의 블락 다이어그램이고, 도 8b는 제3 제어 신호(EDC_HR)가 로직 로우일 때 검출 클럭 패턴 생성부의 동작을 설명하는 타이밍 다이어그램이고, 도 8c는 제3 제어 신호(EDC_HR)가 로직 하이일 때 검출 클럭 패턴 생성부의 동작을 설명하는 타이밍 다이어그램이다. 제3 제어 신호(EDC_HR)는 검출 클럭 패턴 생성부에서 출력되는 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴이 제1 레이트 또는 제1 레이트의 반인 제2 레이트로 출력되도록 제어하는 신호이다. 제1 레이트는 랜덤 데이터 패턴이 1 비트 데이터 단위로 출력되게 설정되고, 제2 레이트는 2 비트 데이터 단위로 출력되게 설정될 수 있다.8A to 8C are diagrams for explaining a detection clock pattern generator according to an embodiment of the present invention. 8B is a timing diagram illustrating the operation of the detection clock pattern generator when the third control signal EDC_HR is logic low, and FIG. 8C is a timing diagram illustrating the operation of the detection clock pattern generator of FIG. Is a timing diagram for explaining the operation of the detected clock pattern generator when EDC_HR is logic high. The third control signal EDC_HR is a signal for controlling the random data pattern of the detected clock output signal DC output from the detected clock pattern generator to be output at a first rate or a second rate which is half of the first rate. The first rate may be set such that the random data pattern is output in 1-bit data units, and the second rate may be set to be output in 2-bit data units.

도 8a를 참조하면, 검출 클럭 패턴 생성부(122b)는 모드 레지스터(121, 도 1)에서 제공되는 제1 제어 신호(PRBS_EN)에 의해 인에이블될 수 있다.검출 클럭 패턴 생성부(122b)는 PRBS 생성부 (400), 로직 블락(900), 제1 패턴 선택부(1000), 그리고 제2 패턴 선택부(1100)를 포함할 수 있다.8A, the detection clock pattern generator 122b may be enabled by the first control signal PRBS_EN provided in the mode register 121 (FIG. 1). The detection clock pattern generator 122b generates a detection clock pattern A PRBS generator 400, a logic block 900, a first pattern selector 1000, and a second pattern selector 1100.

PRBS 생성부(400)는 도 4a에서 설명된 PRBS 생성부(400)와 동일하다. PRBS 생성부(400)는 7개의 플립플롭들(401~407)과 배타적 논리합 게이트(408)로 구성되는 선형 피이드백 시프트 레지스터일 수 있다. PRBS 생성부(400)는 제1 클럭 신호(CKD8)에 응답하여 다수개의 랜덤 비트 신호들(an~an+6)을 생성할 수 있다.The PRBS generator 400 is the same as the PRBS generator 400 illustrated in FIG. 4A. The PRBS generator 400 may be a linear feedback shift register composed of seven flip-flops 401 to 407 and an exclusive OR gate 408. The PRBS generator 400 may generate a plurality of random bit signals a n to a n + 6 in response to the first clock signal CKD8.

로직 블락(900)은 랜덤 비트 신호들(an~an+6)을 수신하고, 제3 제어 신호(EDC_HR)에 응답하여 다수개의 로직 스위칭 신호들(N1~N8)을 생성할 수 있다. 로직 블락(900)은 다수개의 배타적 논리합 게이트들과 다수개의 스위칭 소자들을 포함할 수 있다. 로직 스위칭 신호들(N1~N8)은 제1 패턴 선택부(1000)로 제공될 수 있다.The logic block 900 may receive the random bit signals a n to a n + 6 and generate a plurality of logic switching signals N 1 to N 8 in response to the third control signal EDC_HR. The logic block 900 may include a plurality of exclusive OR gates and a plurality of switching elements. The logic switching signals N1 to N8 may be provided to the first pattern selector 1000. [

제1 패턴 선택부(1000)는 로직 블락(500)의 로직 스위칭 신호들(N1~N8)를 수신하고, 제1 클럭 신호(CKD8)에 응답하여 다수개의 패턴 신호들(z0, z1, z2, z3)를 생성할 수 있다. 제1 패턴 선택부(1000)는 다수개의 멀티플렉서들로 구현될 수 있다. 패턴 신호들(z0, z1, z2, z3)은 제2 패턴 선택부(1100)로 제공될 수 있다.The first pattern selection unit 1000 has a plurality of pattern signals by receiving the logic switching signal (N1 ~ N8) of logic block 500, in response to a first clock signal (CKD8) (z 0, z 1, z 2 , z 3 ). The first pattern selector 1000 may be implemented with a plurality of multiplexers. Pattern signals z 0 , z 1 , z 2 , and z 3 may be provided to the second pattern selector 1100.

제2 패턴 선택부(1100)는 패턴 신호들(z0, z1, z2, z3)을 수신하고, 패턴 신호들(z0, z1, z2, z3) 중에서 제2 클럭 신호들(CKDP[0:3])에 응답하여 선택되는 패턴 신호를 검출 클럭 출력 신호(DC)로서 출력할 수 있다. 제2 패턴 선택부(700)는 하나의 멀티플렉서로 구현될 수 있다.The second pattern selection unit 1100, a pattern signal s (z 0, z 1, z 2, z 3), the second clock signal from the received and the pattern signal (z 0, z 1, z 2, z 3) (CKDP [0: 3]) as a detection clock output signal DC. The second pattern selector 700 may be implemented by a single multiplexer.

도 8b을 참조하면, 데이터 단위 인터벌 8T의 주기를 갖는 제1 클럭 신호(CKD8)가 제공된다. 데이터 단위 인터벌의 반인 4T 주기를 갖고 T 시간의 하이레벨 구간을 갖는 펄스 신호로 제2 클럭 신호들(CKDP[0:3]) 각각이 제공된다. 제3 제어 신호(EDC_HR)가 로직 로우일 때, 검출 클럭 패턴 생성부(122b)는 제1 및 제2 클럭 신호들(CKD8, CKDP[0:3])에 응답하여 검출 클럭 출력 신호(DC)를 출력할 수 있다. 검출 클럭 출력 신호(DC)는 1 비트 데이터 단위(T)로, 즉 제1 레이트의 랜덤 데이터 패턴으로 출력될 수 있다.Referring to FIG. 8B, a first clock signal CKD8 having a period of a data unit interval 8T is provided. Each of the second clock signals CKDP [0: 3] is provided with a pulse signal having a 4T period which is half of the data unit interval and a high level interval of T time. When the third control signal EDC_HR is logic low, the detected clock pattern generator 122b generates the detected clock output signal DC in response to the first and second clock signals CKD8 and CKDP [0: 3] Can be output. The detected clock output signal DC may be output in a 1-bit data unit T, that is, in a random data pattern at a first rate.

도 8c를 참조하면, 데이터 단위 인터벌 8T의 주기를 갖는 제1 클럭 신호(CKD8)와 데이터 단위 인터벌의 반인 4T 주기를 갖고 T 시간의 하이레벨 구간을 갖는 펄스 신호로 제2 클럭 신호들(CKDP[0:3]) 각각이 제공된다. 제3 제어 신호(EDC_HR)가 로직 하이일 때, 검출 클럭 패턴 생성부(122b)는 제1 및 제2 클럭 신호들(CKD8, CKDP[0:3])에 응답하여 검출 클럭 출력 신호(DC)를 출력할 수 있다. 검출 클럭 출력 신호(DC)는 2 비트 데이터 단위(T)로, 즉 제1 레이트의 반인 제2 레이트의 랜덤 데이터 패턴으로 출력될 수 있다.Referring to FIG. 8C, the first clock signal CKD8 having the period of the data unit interval 8T and the second clock signals CKDP8 having the 4T period, which is half the data unit interval, and having the high level interval of the T time, 0: 3]) are provided. When the third control signal EDC_HR is logic high, the detection clock pattern generator 122b generates the detection clock output signal DC in response to the first and second clock signals CKD8 and CKDP [0: 3] Can be output. The detected clock output signal DC can be output in a 2-bit data unit T, that is, a second rate random data pattern which is half of the first rate.

도 9a 내지 도 9c는 도 8a의 로직 블락을 설명하는 도면들이다. 도 9a는 로직 블락의 블락 다이어그램이고, 도 9b는 제3 제어 신호(EDC_HR)가 로직 로우일 때 로직 블락의 동작을 설명하는 타이밍 다이어그램이고, 도 9c는 제3 제어 신호(EDC_HR)가 로직 하이일 때 로직 블락의 동작을 설명하는 타이밍 다이어그램이다.Figures 9A-9C are diagrams illustrating the logic block of Figure 8A. 9B is a timing diagram illustrating the operation of the logic block when the third control signal EDC_HR is logic low and FIG. 9C is a timing diagram illustrating the operation of the logic block when the third control signal EDC_HR is a logic high Is a timing diagram illustrating the operation of the logic block at a time.

도 9a를 참조하면, 로직 블락(900)은 다수개의 배타적 논리합 게이트들(901~907)과 다수개의 스위칭 소자들(911~918)을 포함할 수 있다. 을 포함할 수 있다. 다수개의 배타적 논리합 게이트들(901~907)은 도 5a에서 설명된 다수개의 배타적 논리합 게이트들(501~507)과 동일하게 구성되며, PRBS 생성부(400)의 랜덤 비트 신호들(an~an+6)을 수신할 수 있다. 배타적 논리합 게이트들(901~907) 각각은 랜덤 비트 신호들(an~an+6)을 선택적으로 입력하여 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+ 112)을 출력할 수 있다. 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+ 112)은 도 5b와 동일하게 랜덤한 데이터 패턴으로 출력될 것이다.Referring to FIG. 9A, the logic block 900 may include a plurality of exclusive OR gates 901 to 907 and a plurality of switching elements 911 to 918. . ≪ / RTI > The plurality of exclusive OR gates 901 to 907 are configured in the same manner as the plurality of exclusive OR gates 501 to 507 illustrated in FIG. 5A, and the random bit signals a n to a n + 6 ). Each of the exclusive-OR gates 901 to 907 selectively inputs random bit signals a n to a n + 6 to generate logic output signals a n + 16 , a n +32 , a n +48 , n + 64 , a n + 80 , a n + 96 , and a n + 112 . The logic output signal (a n + 16, a n + 32, a n + 48, a n + 64, a n + 80, a n + 96, a n + 112) is the same as a random data pattern with Figure 5b Will be output.

다수개의 스위칭 소자들(911~918)은 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+ 112)을 수신하고, 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+112) 중에서 제3 제어 신호(EDC_HR)에 응답하여 선택되는 신호들을 로직 스위칭 신호들(N1~N8)로 출력할 수 있다.A plurality of switching elements (911-918) is the logic output signal (a n + 16, a n + 32, a n + 48, a n + 64, a n + 80, a n + 96, a n + 112) third control signal a from the receiver, and the logic output signals (a n + 16, a n + 32, a n + 48, a n + 64, a n + 80, a n + 96, a n + 112) ( EDC_HR) to the logic switching signals N1 to N8.

제1 스위칭 소자(911)는 제1 입력(I0)으로 an 랜덤 비트 신호를 수신하고, 제2 입력(I1)으로 an 랜덤 비트 신호를 수신하고, 선택 입력(S)으로 제3 제어 신호(EDC_HR)를 수신하여, 제1 로직 스위칭 신호(N1)를 출력할 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 로우이면, 제1 입력(I0)의 an 랜덤 비트 신호의 상태가 선택되어 제1 로직 스위칭 신호(N1)로 출력될 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 하이이면, 제2 입력(I1)의 an 랜덤 비트 신호의 상태가 선택되어 제1 로직 스위칭 신호(N1)로 출력될 수 있다. 제1 스위칭 소자(911)는 제3 제어 신호(EDC_HR)의 로직 레벨에 상관 없이 an 랜덤 비트 신호를 제1 로직 스위칭 신호(N1)로 출력할 수 있다.First switching element 911 has a first input (I0) in a n receives a random bit signal and the first to second input (I1) with a n random receiving a bit signal, the selection input (S) 3 control signal (EDC_HR) and output the first logic switching signal (N1). If the third control signal EDC_HR of the select input S is logic low, the state of the a n random bit signal of the first input I 0 may be selected and output as the first logic switching signal N 1. If the third control signal EDC_HR of the selection input S is logic high, the state of the a n random bit signal of the second input I 1 may be selected and output as the first logic switching signal N 1. The first switching device 911 can output the a n random bit signal as the first logic switching signal N 1 irrespective of the logic level of the third control signal EDC_HR.

제2 스위칭 소자(912)는 제1 입력(I0)으로 an+64 로직 출력 신호를 수신하고, 제2 입력(I1)으로 an+64 로직 출력 신호를 수신하고, 선택 입력(S)으로 제3 제어 신호(EDC_HR)를 수신하여, 제2 로직 스위칭 신호(N2)를 출력할 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 로우이면, 제1 입력(I0)의 an+64 로직 출력 신호의 상태가 선택되어 제2 로직 스위칭 신호(N2)로 출력될 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 하이이면, 제2 입력(I1)의 an+64 로직 출력 신호의 상태가 선택되어 제2 로직 스위칭 신호(N2)로 출력될 수 있다. 제2 스위칭 소자(912)는 제3 제어 신호(EDC_HR)의 로직 레벨에 상관 없이 an+64 로직 출력 신호를 제2 로직 스위칭 신호(N2)로 출력할 수 있다.2 to the switching device 912 has a first input (I0) to receive a n + 64 the logic output signal and a second input (I1) receiving a n + 64 the logic output signals, and select input (S) And may receive the third control signal EDC_HR and output the second logic switching signal N2. If the third control signal EDC_HR of the select input S is logic low, the state of the a n + 64 logic output signal of the first input I 0 may be selected and output as the second logic switching signal N 2 . If the third control signal EDC_HR of the select input S is logic high, the state of the a n + 64 logic output signal of the second input I1 may be selected and output as the second logic switching signal N2 . The second switching device 912 can output the a n + 64 logic output signal as the second logic switching signal N2 irrespective of the logic level of the third control signal EDC_HR.

제3 스위칭 소자(913)는 제1 입력(I0)으로 an+16 로직 출력 신호를 수신하고, 제2 입력(I1)으로 an 랜덤 비트 신호를 수신하고, 선택 입력(S)으로 제3 제어 신호(EDC_HR)를 수신하여, 제3 로직 스위칭 신호(N3)를 출력할 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 로우이면, 제1 입력(I0)의 an+16 로직 출력 신호의 상태가 선택되어 제2 로직 스위칭 신호(N2)로 출력될 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 하이이면, 제2 입력(I1)의 an 랜덤 비트 신호의 상태가 선택되어 제3 로직 스위칭 신호(N3)로 출력될 수 있다.The third switching device 913 receives the a n +16 logic output signal at the first input I 0 and receives the a n random bit signal at the second input I 1, And may receive the control signal EDC_HR and output the third logic switching signal N3. If the third control signal EDC_HR of the select input S is logic low, the state of the a n + 16 logic output signal of the first input I 0 may be selected and output as the second logic switching signal N 2 . If the third control signal EDC_HR of the selection input S is logic high, the state of the a n random bit signal of the second input I 1 can be selected and output as the third logic switching signal N 3.

제4 스위칭 소자(914)는 제1 입력(I0)으로 an+80 로직 출력 신호를 수신하고, 제2 입력(I1)으로 an+64 로직 출력 신호를 수신하고, 선택 입력(S)으로 제3 제어 신호(EDC_HR)를 수신하여, 제4 로직 스위칭 신호(N4)를 출력할 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 로우이면, 제1 입력(I0)의 an+80 로직 출력 신호의 상태가 선택되어 제4 로직 스위칭 신호(N4)로 출력될 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 하이이면, 제2 입력(I1)의 an+64 로직 출력 신호의 상태가 선택되어 제4 로직 스위칭 신호(N4)로 출력될 수 있다.The fourth switching element 914 receives the a n + 80 logic output signal at the first input I 0 and the a n + 64 logic output signal at the second input I 1, And may receive the third control signal EDC_HR and output the fourth logic switching signal N4. If the third control signal EDC_HR of the select input S is logic low, the state of the a n + 80 logic output signal of the first input I 0 may be selected and output as the fourth logic switching signal N 4 . If the third control signal EDC_HR of the select input S is logic high, the state of the a n + 64 logic output signal of the second input I1 may be selected and output as the fourth logic switching signal N4 .

제5 스위칭 소자(915)는 제1 입력(I0)으로 an+32 로직 출력 신호를 수신하고, 제2 입력(I1)으로 an+32 로직 출력 신호를 수신하고, 선택 입력(S)으로 제3 제어 신호(EDC_HR)를 수신하여, 제5 로직 스위칭 신호(N5)를 출력할 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 로우이면, 제1 입력(I0)의 an+32 로직 출력 신호의 상태가 선택되어 제5 로직 스위칭 신호(N5)로 출력될 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 하이이면, 제2 입력(I1)의 an+32 로직 출력 신호의 상태가 선택되어 제5 로직 스위칭 신호(N5)로 출력될 수 있다. 제5 스위칭 소자(915)는 제3 제어 신호(EDC_HR)의 로직 레벨에 상관 없이 an+32 로직 출력 신호를 제5 로직 스위칭 신호(N5)로 출력할 수 있다.A fifth switch 915 has a first input (I0) in a n + 32 logic receiving the output signal and a second input (I1) to receive a n + 32 the logic output signals, and select input (S) And may receive the third control signal EDC_HR and output the fifth logic switching signal N5. If the third control signal EDC_HR of the select input S is logic low, the state of the a n + 32 logic output signal of the first input I0 may be selected and output as the fifth logic switching signal N5 . When the third control signal EDC_HR of the selection input S is logic high, the state of the a n + 32 logic output signal of the second input I1 may be selected and output as the fifth logic switching signal N5 . The fifth switching device 915 may output the a n + 32 logic output signal to the fifth logic switching signal N5 irrespective of the logic level of the third control signal EDC_HR.

제6 스위칭 소자(916)는 제1 입력(I0)으로 an+96 로직 출력 신호를 수신하고, 제2 입력(I1)으로 an+96 로직 출력 신호를 수신하고, 선택 입력(S)으로 제3 제어 신호(EDC_HR)를 수신하여, 제6 로직 스위칭 신호(N6)를 출력할 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 로우이면, 제1 입력(I0)의 an+96 로직 출력 신호의 상태가 선택되어 제6 로직 스위칭 신호(N6)로 출력될 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 하이이면, 제2 입력(I1)의 an+96 로직 출력 신호의 상태가 선택되어 제6 로직 스위칭 신호(N6)로 출력될 수 있다. 제6 스위칭 소자(916)는 제3 제어 신호(EDC_HR)의 로직 레벨에 상관 없이 an+96 로직 출력 신호를 제6 로직 스위칭 신호(N6)로 출력할 수 있다.A sixth switching element 916 has a first input (I0) in a n + 96 receives a logic output signal and a second input (I1) to receive a n + 96 the logic output signals, and select input (S) And may receive the third control signal EDC_HR and output the sixth logic switching signal N6. If the third control signal EDC_HR of the select input S is logic low, the state of the a n + 96 logic output signal of the first input I 0 may be selected and output as the sixth logic switching signal N 6 . If the third control signal EDC_HR of the select input S is logic high, the state of the a n + 96 logic output signal of the second input I1 may be selected and output as the sixth logic switching signal N6 . The sixth switching device 916 can output the a n + 96 logic output signal to the sixth logic switching signal N6 irrespective of the logic level of the third control signal EDC_HR.

제7 스위칭 소자(917)는 제1 입력(I0)으로 an+48 로직 출력 신호를 수신하고, 제2 입력(I1)으로 an+32 로직 출력 신호를 수신하고, 선택 입력(S)으로 제3 제어 신호(EDC_HR)를 수신하여, 제7 로직 스위칭 신호(N7)를 출력할 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 로우이면, 제1 입력(I0)의 an+48 로직 출력 신호의 상태가 선택되어 제7 로직 스위칭 신호(N7)로 출력될 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 하이이면, 제2 입력(I1)의 an+32 로직 출력 신호의 상태가 선택되어 제7 로직 스위칭 신호(N7)로 출력될 수 있다.A seventh switching element 917 has a first input (I0) in a n + 48 logic output signals received and the second input (I1) with a n + 32 logic receiving the output signal, and select input (S) of It may receive the third control signal EDC_HR and output the seventh logic switching signal N7. If the third control signal EDC_HR of the selection input S is logic low, the state of the a n +48 logic output signal of the first input I 0 may be selected and output as the seventh logic switching signal N 7 . If the third control signal EDC_HR of the selection input S is logic high, the state of the a n + 32 logic output signal of the second input I1 may be selected and output as the seventh logic switching signal N7 .

제8 스위칭 소자(918)는 제1 입력(I0)으로 an+112 로직 출력 신호를 수신하고, 제2 입력(I1)으로 an+96 로직 출력 신호를 수신하고, 선택 입력(S)으로 제3 제어 신호(EDC_HR)를 수신하여, 제8 로직 스위칭 신호(N8)를 출력할 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 로우이면, 제1 입력(I0)의 an+112 로직 출력 신호의 상태가 선택되어 제8 로직 스위칭 신호(N8)로 출력될 수 있다. 선택 입력(S)의 제3 제어 신호(EDC_HR)가 로직 하이이면, 제2 입력(I1)의 an+96 로직 출력 신호의 상태가 선택되어 제8 로직 스위칭 신호(N8)로 출력될 수 있다.The eighth switch 918 receives the a n + 112 logic output signal at the first input I 0 and the a n + 96 logic output signal at the second input I 1, And may receive the third control signal EDC_HR and output the eighth logic switching signal N8. If the third control signal EDC_HR of the selection input S is logic low, the state of the a n + 112 logic output signal of the first input I 0 may be selected and output as the eighth logic switching signal N 8 . If the third control signal EDC_HR of the select input S is logic high, the state of the a n + 96 logic output signal of the second input I1 may be selected and output as the eighth logic switching signal N8 .

도 9b를 참조하면, 제3 제어 신호(EDC_HR)가 로직 로우일 때, 로직 블락(900)에서 출력되는 제1 내지 제8 로직 스위칭 신호들(N1~N8)은 랜덤한 데이터 패턴들을 보여준다. 도 9b에서는 도 4b의 an 랜덤 비트 신호와 동일한 시간 도메인으로 나타낸 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+112) 및 제1 내지 제8 로직 스위칭 신호들(N1~N8)을 보여준다. 제1 내지 제8 로직 스위칭 신호들(N~N8) 각각은, 제1 내지 제8 스위칭 소자들(911~918)의 제1 입력(I1)인 an, an+64, an+16, an+80, an+32, an+96, an+48, an+112 신호들의 패턴으로 생성되어 도 10a의 제1 패턴 선택부(600)로 제공될 수 있다.Referring to FIG. 9B, when the third control signal EDC_HR is logic low, the first to eighth logic switching signals N1 to N8 output from the logic block 900 show random data patterns. In Figure 9b in Figure 4b of a n logic output signals shown in the same time domain as a random bit signal (a n + 16, a n + 32, a n + 48, a n + 64, a n + 80, a n + 96 , a n + 112 , and first to eighth logic switching signals N1 to N8. Each of the first to eighth logic switching signals N to N8 includes a first input I1 of the first to eighth switching elements 911 to 918, a n , a n + 64 , and a n + 16 a n + 80 , a n +32 , a n +96 , a n +48 , and a n +121 signals and may be provided to the first pattern selector 600 of FIG.

도 9c를 참조하면, 제3 제어 신호(EDC_HR)가 로직 하이일 때, 로직 블락(900)에서 출력되는 제1 내지 제8 로직 스위칭 신호들(N1~N8)은 랜덤한 데이터 패턴들을 보여준다. 도 9c에서는 도 4b의 an 랜덤 비트 신호와 동일한 시간 도메인으로 나타낸 로직 출력 신호들(an+16, an+32, an+48, an+64, an+80, an+96, an+112) 및 제1 내지 제8 로직 스위칭 신호들(N1~N8)을 보여준다. 제1 내지 제8 로직 스위칭 신호들(N~N8) 각각은, 제1 내지 제8 스위칭 소자들(911~918)의 제2 입력(I2)인 an, an+64, an, an+64, an+32, an+96, an+32, an+96 신호들의 패턴으로 생성되어 도 10a의 제1 패턴 선택부(600)로 제공될 수 있다.Referring to FIG. 9C, when the third control signal EDC_HR is logic high, the first to eighth logic switching signals N1 to N8 output from the logic block 900 show random data patterns. Of Figure 9c in Figure 4b of a n logic output signals shown in the same time domain as a random bit signal (a n + 16, a n + 32, a n + 48, a n + 64, a n + 80, a n + 96 , a n + 112 , and first to eighth logic switching signals N1 to N8. Each of the first to eighth logic switching signals N to N8 is connected to a second input 12 of the first to eighth switching elements 911 to 918, which is a n , a n + 64 , a n , a a + n + 64 , a n +32 , a n +96 , a n +32 , and a n + 96 signals and may be provided to the first pattern selector 600 of FIG.

도 10a 내지 도 10c는 도 8a의 제1 패턴 선택부를 설명하는 도면들이다. 도 10a는 제1 패턴 선택부의 회로 다이어그램이고, 도 10b는 제3 제어 신호(EDC_HR)가 로직 로우일 때 제1 패턴 선택부의 동작을 설명하는 타이밍 다이어그램이고, 도 10c는 제3 제어 신호(EDC_HR)가 로직 하이일 때 제1 패턴 선택부의 동작을 설명하는 타이밍 다이어그램이다.Figs. 10A to 10C are diagrams for explaining the first pattern selector of Fig. 8A. 10A is a timing diagram illustrating the operation of the first pattern selector when the third control signal EDC_HR is logic low, FIG. 10C is a timing diagram illustrating the operation of the first pattern selector when the third control signal EDC_HR is logic low, Is logic high, the operation of the first pattern selection unit is a timing diagram.

도 10a를 참조하면, 제1 패턴 선택부(1000)는 로직 블락(900)에서 출력되는 제1 내지 제8 로직 스위칭 신호들(N1~N8)을 수신할 수 있다. 제1 패턴 선택부(1000)는 제1 내지 제8 로직 스위칭 신호들(N1~N8) 중에서 제1 클럭 신호(CKD8)에 응답하여 선택되는 신호들을 패턴 신호들(z0, z1, z2, z3)로 출력할 수 있다. 제1 패턴 선택부(600)는 제1 내지 제4 멀티플렉서들(1001~1004)을 포함하는 8:4 멀티플렉서로 구현될 수 있다.Referring to FIG. 10A, the first pattern selector 1000 may receive the first to eighth logic switching signals N1 to N8 output from the logic block 900. [ The first pattern selection unit 1000 outputs signals selected in response to the first clock signal CKD8 among the first to eighth logic switching signals N1 to N8 to the pattern signals z 0 , z 1 , z 2 , z 3 ). The first pattern selector 600 may be implemented as an 8: 4 multiplexer including the first to fourth multiplexers 1001 to 1004.

제1 멀티플렉서(1001)는 제1 입력(I1)으로 제1 로직 스위칭 신호(N1)를 수신하고, 제2 입력(I2)으로 제2 로직 스위칭 신호(N2)를 수신하고, 선택 입력(S)으로 제1 클럭 신호(CKD8)를 수신하여, 제1 패턴 신호(z0)를 출력할 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 하이이면, 제1 입력(I1)의 제1 로직 스위칭 신호(N1)의 상태가 선택되어 제1 패턴 신호(z0)로 출력될 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 로우이면, 제2 입력(I2)의 제2 로직 스위칭 신호(N2)의 상태가 선택되어 제1 패턴 신호(z0)로 출력될 수 있다.The first multiplexer 1001 receives the first logic switching signal N1 at the first input I1 and the second logic switching signal N2 at the second input 12, to receive a first clock signal (CKD8), it is possible to output the first pattern signal (z 0). When the first clock signal (CKD8) of the select input (S) is a logic high, the state of the first input (I1) a first logic switching signal (N1) of the selected may be outputted to the first pattern signal (z 0) have. When the first clock signal (CKD8) of the select input (S) is a logic low, the state of the second input (I2) a second logic switching signal (N2) of the selected may be outputted to the first pattern signal (z 0) have.

제2 멀티플렉서(1002)는 제1 입력(I1)으로 제3 로직 스위칭 신호(N3)를 수신하고, 제2 입력(I2)으로 제4 로직 스위칭 신호(N4)를 수신하고, 선택 입력(S)으로 제1 클럭 신호(CKD8)를 수신하여, 제2 패턴 신호(z1)를 출력할 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 하이이면, 제1 입력(I1)의 제3 로직 스위칭 신호(N3)의 상태가 선택되어 제2 패턴 신호(z1)로 출력될 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 로우이면, 제2 입력(I2)의 제4 로직 스위칭 신호(N4)의 상태가 선택되어 제2 패턴 신호(z1)로 출력될 수 있다.The second multiplexer 1002 receives the third logic switching signal N3 at the first input I1 and the fourth logic switching signal N4 at the second input 12, to receive a first clock signal (CKD8), can output a second pattern signal (z 1). When the first clock signal (CKD8) of the select input (S) is a logic high, the state of the first input (I1) third logic switching signal (N3) of the selected may be outputted to the second pattern signal (z 1) have. When the first clock signal (CKD8) of the select input (S) is a logic low, the state of the fourth logic switching signal (N4) of the second input (I2) is selected to be output to the second pattern signal (z 1) have.

제3 멀티플렉서(1003)는 제1 입력(I1)으로 제5 로직 스위칭 신호(N5)를 수신하고, 제2 입력(I2)으로 제6 로직 스위칭 신호(N6)를 수신하고, 선택 입력(S)으로 제1 클럭 신호(CKD8)를 수신하여, 제3 패턴 신호(z2)를 출력할 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 하이이면, 제1 입력(I1)의 제5 로직 스위칭 신호(N5)의 상태가 선택되어 제3 패턴 신호(z2)로 출력될 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 로우이면, 제2 입력(I2)의 제6 로직 스위칭 신호(N6)의 상태가 선택되어 제3 패턴 신호(z2)로 출력될 수 있다.The third multiplexer 1003 receives the fifth logic switching signal N5 at the first input I1 and the sixth logic switching signal N6 at the second input 12, to receive a first clock signal (CKD8), can output the third pattern signal (z 2). When the first clock signal (CKD8) of the select input (S) is a logic high, the state of the first input (I1) a fifth logic switching signal (N5) of the selected may be outputted to the third pattern signal (z 2) have. When the first clock signal (CKD8) of the select input (S) is a logic low, and the state of the sixth logic switching signal (N6) of the second input (I2) is selected to be outputted to the third pattern signal (z 2) have.

제4 멀티플렉서(1004)는 제1 입력(I1)으로 제7 로직 스위칭 신호(N7)를 수신하고, 제2 입력(I2)으로 제8 로직 스위칭 신호(N8)를 수신하고, 선택 입력(S)으로 제1 클럭 신호(CKD8)를 수신하여, 제4 패턴 신호(z3)를 출력할 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 하이이면, 제1 입력(I1)의 제7 로직 스위칭 신호(N7)의 상태가 선택되어 제4 패턴 신호(z3)로 출력될 수 있다. 선택 입력(S)의 제1 클럭 신호(CKD8)가 로직 로우이면, 제2 입력(I2)의 제8 로직 스위칭 신호(N8)의 상태가 선택되어 제4 패턴 신호(z3)로 출력될 수 있다.The fourth multiplexer 1004 receives the seventh logic switching signal N7 at the first input I1 and the eighth logic switching signal N8 at the second input I2, to receive a first clock signal (CKD8), the fourth can output the pattern signal (z 3). When the first clock signal (CKD8) of the select input (S) is a logic high, the state of the first input (I1) a seventh logic switching signal (N7) of the selected may be outputted to the fourth pattern signal (z 3) have. When the first clock signal (CKD8) of the select input (S) is a logic low, and the state of the eighth logic switching signal (N8) of the second input (I2) is selected to be outputted to the fourth pattern signal (z 3) have.

도 10b를 참조하면, 제3 제어 신호(EDC_HR)가 로직 로우일 때, 제1 패턴 선택부(1000)에서 출력되는 제1 내지 제4 패턴 신호들(z0, z1, z2, z3) 각각은 랜덤한 데이터 패턴들을 보여준다. 도 10b에서는 도 9b의 제1 내지 제8 로직 스위칭 신호들(N1~N8)과 동일한 시간 도메인으로 나타낸 제1 내지 제4 패턴 신호들(z0, z1, z2, z3)을 보여준다.Referring to FIG. 10B, when the third control signal EDC_HR is logic low, the first through fourth pattern signals z 0 , z 1 , z 2 , and z 3 output from the first pattern selector 1000 ) Each show random data patterns. 10B shows the first to fourth pattern signals z 0 , z 1 , z 2 , z 3 in the same time domain as the first to eighth logic switching signals N 1 to N 8 of FIG. 9B.

도 10c를 참조하면, 제3 제어 신호(EDC_HR)가 로직 하이일 때, 제1 패턴 선택부(1000)에서 출력되는 패턴 신호들(z0, z1, z2, z3) 각각은 랜덤한 데이터 패턴들을 보여준다. 도 10c에서는 도 9c의 제1 내지 제8 로직 스위칭 신호들(N1~N8)과 동일한 시간 도메인으로 나타낸 패턴 신호들(z0, z1, z2, z3)을 보여준다. 도 10b 및 도 10c의 패턴 신호들(z0, z1, z2, z3)은 도 11a의 제2 패턴 선택부(1100)로 제공될 수 있다.Referring to FIG. 10C, when the third control signal EDC_HR is logic high, the pattern signals z 0 , z 1 , z 2 , and z 3 output from the first pattern selector 1000 are random Show data patterns. FIG. 10C shows pattern signals (z 0 , z 1 , z 2 , z 3 ) in the same time domain as the first to eighth logic switching signals N 1 to N 8 of FIG. 9C. The pattern signals (z 0 , z 1 , z 2 , z 3 ) of FIGS. 10B and 10C may be provided to the second pattern selector 1100 of FIG. 11A.

도 11a 내지 도 11c는 도 8a의 제2 패턴 선택부를 설명하는 도면들이다. 도 11a는 제2 패턴 선택부의 회로 다이어그램이고, 도 11b는 제3 제어 신호(EDC_HR)가 로직 로우일 때 제2 패턴 선택부의 동작을 설명하는 타이밍 다이어그램이고, 도 10c는 제3 제어 신호(EDC_HR)가 로직 하이일 때 제2 패턴 선택부의 동작을 설명하는 타이밍 다이어그램이다.Figs. 11A to 11C are diagrams for explaining the second pattern selector of Fig. 8A. 11B is a timing diagram for explaining the operation of the second pattern selector when the third control signal EDC_HR is logic low and FIG. 10C is a timing diagram for explaining the operation of the second pattern selector when the third control signal EDC_HR is logic low. FIG. 11A is a circuit diagram of the second pattern selector, Is logic high, the operation of the second pattern selection unit is a timing diagram.

도 11a를 참조하면, 제2 패턴 선택부(1100)는 제1 패턴 선택부(1000)에서 출력되는 패턴 신호들(z0, z1, z2, z3)을 수신하고, 제3 클럭 신호들(CKDP[0:3])에 응답하여 패턴 신호들(z0, z1, z2, z3) 중에서 선택되는 패턴 신호를 검출 클럭 출력 신호(DC)로 생성할 수 있다. 제2 패턴 선택부(1100)는 4: 1 멀티플렉서로 구현될 수 있다.11A, the second pattern selector 1100 receives the pattern signals (z 0 , z 1 , z 2 , z 3 ) output from the first pattern selector 1000 and outputs the third clock signal (Z 0 , z 1 , z 2 , z 3 ) in response to the clock signal CKDP [0: 3]. The second pattern selector 1100 may be implemented as a 4: 1 multiplexer.

제2 패턴 선택부(1100)는 제1 입력(I1)으로 z0 패턴 신호를 수신하고, 제2 입력(I2)으로 z1 패턴 신호를 수신하고, 제3 입력(I3)으로 z2 패턴 신호를 수신하고, 제4 입력(I4)으로 z3 패턴 신호를 수신하고, 선택 입력(S)으로 제3 클럭 신호들(CKDP[0:3])을 수신하여, 검출 클럭 출력 신호(DC)를 출력할 수 있다. 제2 패턴 선택부(1100)에서, 선택 입력(S)의 제3 클럭 신호(CKDP[0])가 로직 하이이면, 제1 입력(I1)의 z0 패턴 신호의 상태가 선택되어 검출 클럭 출력 신호(DC)로 출력될 수 있다. 선택 입력(S)의 제3 클럭 신호(CKDP[1])가 로직 하이이면, 제2 입력(I1)의 z1 패턴 신호의 상태가 선택되어 검출 클럭 출력 신호(DC)로 출력될 수 있다. 선택 입력(S)의 제3 클럭 신호(CKDP[2])가 로직 하이이면, 제3 입력(I3)의 z2 패턴 신호의 상태가 선택되어 검출 클럭 출력 신호(DC)로 출력될 수 있다. 선택 입력(S)의 제3 클럭 신호(CKDP[3])가 로직 하이이면, 제4 입력(I4)의 z3 패턴 신호의 상태가 선택되어 검출 클럭 출력 신호(DC)로 출력될 수 있다.The second pattern selection unit 1100, a first input (I1) a z 0 receives the pattern signal, the z second pattern signal a second input (I2) to receive, and a third input (I3) to z 1 pattern signal reception and the fourth input (I4) to the receiving z third pattern signal, and the select input (s) the third clock signals (CKDP [0: 3]) of the detected clock output signal (DC), to receive the Can be output. The second pattern from the selection unit 1100, a select input (S), the third clock signal (CKDP [0]) is a logic is high, the z 0 state of the pattern signal of the first input (I1) is selected, detecting a clock output of the And can be output as a signal DC. When the third clock signal (CKDP [1]) of the select input (S) logic high, the z state of the first pattern signal of the second input (I1) is selected may be outputted to the detection clock output signal (DC). A third clock signal (CKDP [2]) of the select input (S), logic high, the state of the z 2 pattern signal of the third input (I3) is selected may be outputted to the detection clock output signal (DC). When the third clock signal (CKDP [3]) of the select input (S) logic high, the state of the z 3 pattern signals of the fourth input (I4) is selected may be outputted to the detection clock output signal (DC).

도 11b를 참조하면, 제3 제어 신호(EDC_HR)가 로직 로우일 때, 제2 패턴 선택부(1100)에서 출력되는 검출 클럭 출력 신호(DC)는 랜덤한 데이터 패턴들을 보여준다. 도 11b에서는 도 10b의 제1 내지 제4 패턴 신호들(z0, z1, z2, z3)과 동일한 시간 도메인으로 나타낸 검출 클럭 출력 신호(DC)를 보여준다. 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴은 1 비트 데이터 단위로 천이하는 제1 레이트로 출력됨을 볼 수 있다.Referring to FIG. 11B, when the third control signal EDC_HR is logic low, the detected clock output signal DC output from the second pattern selector 1100 shows random data patterns. 11B shows a detected clock output signal DC in the same time domain as the first through fourth pattern signals z 0 , z 1 , z 2 , and z 3 in FIG. 10B. It can be seen that the random data pattern of the detected clock output signal DC is output at a first rate that transits in 1-bit data units.

도 11c를 참조하면, 제3 제어 신호(EDC_HR)가 로직 하이일 때, 제2 패턴 선택부(1100)에서 출력되는 검출 클럭 출력 신호(DC)는 랜덤한 데이터 패턴들을 보여준다. 도 11c에서는 도 10c의 제1 내지 제4 패턴 신호들(z0, z1, z2, z3)과 동일한 시간 도메인으로 나타낸 검출 클럭 출력 신호(DC)를 보여준다. 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴은 2 비트 데이터 단위로 천이하여 제1 레이트의 반인 제2 레이트로 출력됨을 볼 수 있다.Referring to FIG. 11C, when the third control signal EDC_HR is logic high, the detected clock output signal DC output from the second pattern selector 1100 shows random data patterns. FIG. 11C shows a detected clock output signal DC in the same time domain as the first through fourth pattern signals z 0 , z 1 , z 2 , and z 3 in FIG. 10C. It can be seen that the random data pattern of the detected clock output signal DC is shifted to a 2-bit data unit and output at a second rate which is half of the first rate.

본 실시예에서, 도 8a의 검출 클럭 패턴 생성부(122b)에서 제3 제어 신호(EDC_HR)에 따라 생성된 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴은 도 11b처럼 1 비트 데이터 단위로 천이하는 제1 레이트로 출력되고, 도 11c처럼 2 비트 데이터 단위로 천이하여 제1 레이트의 1/2인 제2 레이트로 출력되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 제2 레이트는 제1 레이트의 1/2n(n은 자연수) 배로 다양하게 출력될 수 있다.In this embodiment, the random data pattern of the detected clock output signal DC generated in accordance with the third control signal EDC_HR in the detection clock pattern generator 122b of FIG. 8A is shifted by 1 bit data unit as shown in FIG. The data is output at a first rate and is shifted to a 2-bit data unit as shown in FIG. 11C to be output at a second rate which is 1/2 of the first rate. However, the scope of the present invention is not limited thereto, 1/2 of n may be variously output times (n is a natural number).

도 12 및 도 13은 본 발명의 실시예에 따른 메모리 장치가 장착된 그래픽 메모리 시스템을 설명하는 도면들이다.12 and 13 are diagrams illustrating a graphics memory system equipped with a memory device according to an embodiment of the present invention.

도 12를 참조하면, 그래픽 메모리 시스템(1200)은 GPU(1210)와 GDDR(1220)을 포함한다. GPU(1210)는 CDR부(112)를 포함하고, GDDR(1220)은 검출 클럭 패턴 생성부(122)를 포함한다. 검출 클럭 패턴 생성부(122)는 도 3a 내지 도 11c에서 설명된 검출 클럭 패턴 생성부(122a, 122b)로 구성될 수 있다. 검출 클럭 패턴 생성부(122)는 랜덤 데이터 패턴으로 검출 클럭 출력 신호(DC)를 생성할 수 있다. CDR부(112)는 GDDR(1220)에서 전송되는 검출 클럭 출력 신호(DC)를 이용하여 클럭 데이터 복원 동작을 수행할 수 있다. 클럭 데이터 복원 동작은 수신되는 검출 클럭 출력 신호(DC)의 중간에 클럭 신호의 에지가 오도록 위상을 조절하고 락킹할 수 있다.Referring to FIG. 12, the graphics memory system 1200 includes a GPU 1210 and a GDDR 1220. The GPU 1210 includes a CDR unit 112 and the GDDR 1220 includes a detection clock pattern generator 122. The detected clock pattern generator 122 may be constituted by the detected clock pattern generators 122a and 122b illustrated in FIGS. 3A to 11C. The detected clock pattern generator 122 can generate the detected clock output signal DC in a random data pattern. The CDR unit 112 may perform a clock data recovery operation using the detected clock output signal DC transmitted from the GDDR 1220. [ The clock data recovery operation can adjust and lock the phase so that the edge of the clock signal comes to the middle of the received detection clock output signal (DC).

GDDR(1220)는 그래픽 메모리 시스템(1200)의 데이터 신뢰성을 향상시키기 위하여, GPU(1210)에 의한 데이터 억세스 모드에서 데이터(DQ)의 에러 검출을 제공할 수 있다. GDDR(1220)은 독출 및 기입 데이터(DQ)에 대하여 체크섬(checksum) 또는 CRC(Cyclic Redundancy Check)를 생성하여 GPU(1210)로 전송하는 에러 검출 코드부(Error Detection Code Unit, 1222: 이하 "EDC부(1222)"라 칭한다)를 포함할 수 있다. 체크섬에 기초하여, GPU(1210)는 전송된 CRC에 에러가 있는지 여부를 판단하고 독출 및 기입 커맨드를 재발행할 수 있다.GDDR 1220 may provide error detection of data DQ in a data access mode by GPU 1210 to improve data reliability of graphics memory system 1200. [ The GDDR 1220 includes an error detection code unit 1222 (hereinafter referred to as " EDC ") for generating a checksum or a cyclic redundancy check (CRC) on the read and write data DQ and transmitting the generated checksum or CRC to the GPU 1210. [ Quot; portion 1222 "). Based on the checksum, the GPU 1210 may determine whether there is an error in the transmitted CRC and reissue the read and write commands.

예를 들어, GDDR(1220)의 데이터 억세스 모드가 도 13에 도시된 바와 같이, 독출 모드라고 가정하자. T0 시점의 독출 커맨드(RD) 인가 후, GDDR(1220)에 설정된 카스 레이턴시(CL)가 경과하는 시점에서, DQ0~DQ7 핀으로 BL 8에 해당하는 8 비트 데이터가 출력될 수 있다. 또한, DBI0# 핀으로는 해당 버스트 길이의 데이터 반전 신호를 나타내는 데이터 버스 반전 신호가 출력될 수 있다. EDC부(1222)는 DQ0~DQ7 핀들과 DBI0# 핀을 포함하는 9개 채널과 각 채널의 8 비트 데이터로 구성되는 72 비트 데이터에 대하여, 8 비트 CRC 데이터(X0~X7)를 연산할 수 있다. EDC부(1222)는 독출 레이턴시(CRCRL) 후에 CRC 데이터(X0~X7)를 에러 검출 코드 핀(EDC: 이하 "EDC 핀"이라 칭한다)을 통하여 GPU(1210)로 제공할 수 있다.For example, assume that the data access mode of the GDDR 1220 is a read mode, as shown in FIG. 8-bit data corresponding to BL 8 can be output to the DQ0 to DQ7 pins at the time when the cache line (CL) set in the GDDR 1220 elapses after the read command RD at the time T0 has elapsed. In addition, a data bus inversion signal indicating the data inversion signal of the corresponding burst length can be output to the DBI0 # pin. The EDC unit 1222 can compute 8-bit CRC data (X0 to X7) for 72-bit data composed of nine channels including DQ0 to DQ7 pins and DBI0 # pins and 8-bit data of each channel . The EDC unit 1222 can provide the CRC data (X0 to X7) to the GPU 1210 via an error detection code pin (EDC) after the readout latency (CRCRL).

EDC부(1222)는 검출 클럭 패턴 생성부(122)를 포함할 수 있다. EDC부(1222)는 GDDR(1220)의 데이터 억세스 모드를 제외한 동작 모드, 예컨대, 클럭킹 모드에서 EDC 핀(EDC)으로 검출 클럭 패턴 생성부(122)에서 생성된 검출 클럭 출력 신호(DC)를 출력할 수 있다. 검출 클럭 출력 신호(DC)는 EDC 핀(EDC)을 통하여 랜덤 데이터 패턴들로 출력될 수 있다. 실시예에 따라, 검출 클럭 패턴 생성부(122)는 EDC부(1222)에 포함되지 않고 별개의 회로 블락으로 존재할 수 있다.The EDC unit 1222 may include a detection clock pattern generation unit 122. [ The EDC unit 1222 outputs the detected clock output signal DC generated by the detected clock pattern generator 122 to the EDC pin EDC in an operation mode excluding the data access mode of the GDDR 1220, can do. The detected clock output signal (DC) can be output as random data patterns through the EDC pin (EDC). According to the embodiment, the detected clock pattern generator 122 may not be included in the EDC unit 1222 but may exist as a separate circuit block.

도 14, 도 15a 내지 도 15c는 본 발명의 실시예에 따른 메모리 장치가 장착된 그래픽 메모리 시스템을 설명하는 도면들이다.14, 15A to 15C are diagrams illustrating a graphics memory system equipped with a memory device according to an embodiment of the present invention.

도 14의 그래픽 메모리 시스템(1400)은 도 12의 그래픽 메모리 시스템(1200)과 비교하여, EDC부(1422)가 제1 EDC 핀(EDC0)과 제2 EDC 핀(EDC1)과 연결된다는 점에서 차이가 있고, 나머지 구성요소들은 거의 동일하다. 이하, 도 12 및 도 13과의 차이점을 중심으로 설명된다.The graphics memory system 1400 of Figure 14 differs from the graphics memory system 1200 of Figure 12 in that the EDC portion 1422 is connected to the first EDC pin EDC0 and the second EDC pin EDC1, And the remaining components are almost the same. Hereinafter, differences from FIGS. 12 and 13 will be mainly described.

도 14 및 도 15a를 참조하면, EDC부(1422)는 DQ0~DQ7 핀들과 DBI0# 핀으로 구성되는 제1 EDC 그룹의 데이터(BL0~BL7)에 대하여 CRC 데이터(X0~X7)를 연산하여 제1 EDC 핀(EDC0)을 통하여 GPU(1410)로 제공할 수 있다. EDC부(1422)는 DQ8~DQ15 핀들과 DBI1# 핀으로 구성되는 제2 EDC 그룹의 데이터(BL0~BL7)에 대하여 CRC 데이터(X0~X7)를 연산하여 제2 EDC 핀(EDC1)을 통하여 GPU(1410)로 제공할 수 있다.14 and 15A, the EDC unit 1422 calculates the CRC data (X0 to X7) for the data (BL0 to BL7) of the first EDC group including the DQ0 to DQ7 pins and the DBI0 # pin 1 EDC pin EDC0 to the GPU 1410. [ The EDC unit 1422 calculates the CRC data X0 to X7 for the data (BL0 to BL7) of the second EDC group composed of the DQ8 to DQ15 pins and the DBI1 # pin and outputs the CRC data X0 to X7 to the GPU (1410).

EDC부(1422)는 검출 클럭 패턴 생성부(122)를 포함할 수 있다. EDC부(1422)는 클럭킹 모드에서 제1 및 제2 EDC 핀들(EDC0, EDC1)로 검출 클럭 패턴 생성부(122)에서 생성된 랜덤 데이터 패턴들의 검출 클럭 출력 신호(DC)를 출력할 수 있다. 제1 및 제2 EDC 핀들(EDC0, EDC1)로 출력되는 검출 클럭 출력 신호(DC)는 동일할 수 있다.The EDC unit 1422 may include a detected clock pattern generator 122. [ The EDC unit 1422 can output the detected clock output signal DC of the random data patterns generated by the detected clock pattern generator 122 to the first and second EDC pins EDC0 and EDC1 in the clocking mode. The detected clock output signals DC output to the first and second EDC pins EDC0 and EDC1 may be the same.

실시예에 따라, 검출 클럭 패턴 생성부(122)는 모드 레지스터(121, 도 1)에서 제공되는 제4 제어 신호(EDC_INV)에 응답하여 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴을 반전시킬 수 있다. 검출 클럭 패턴 생성부(122)에서 제1 및 제2 EDC 핀들(EDC0, EDC1)로 출력되는 검출 클럭 출력 신호(DC)는, 도 15b에 도시된 바와 같이, 서로 반전된 랜덤 데이터 패턴들일 수 있다. 또는, 검출 클럭 패턴 생성부(122)에서 제1 및 제2 EDC 핀들(EDC0, EDC1)로 출력되는 검출 클럭 출력 신호(DC)는, 도 15c에 도시된 바와 같이, 서로 다른 랜덤 데이터 패턴들일 수 있다.According to the embodiment, the detection clock pattern generator 122 can invert the random data pattern of the detected clock output signal DC in response to the fourth control signal EDC_INV provided in the mode register 121 (Fig. 1) have. The detected clock output signal DC output from the detected clock pattern generator 122 to the first and second EDC pins EDC0 and EDC1 may be random data patterns inverted from each other as shown in FIG. . Alternatively, the detected clock output signal DC output from the detected clock pattern generator 122 to the first and second EDC pins EDC0 and EDC1 may be different random data patterns as shown in FIG. 15C have.

도 16, 도 17a 내지 도 17d는 본 발명의 실시예에 따른 메모리 장치가 장착된 그래픽 메모리 시스템을 설명하는 도면들이다.16, 17A to 17D are diagrams illustrating a graphics memory system equipped with a memory device according to an embodiment of the present invention.

도 16의 그래픽 메모리 시스템(1600)은 도 14의 그래픽 메모리 시스템(1400)과 비교하여, EDC부(1422)가 제1 내지 제4 EDC 핀들(EDC0~EDC3)과 연결된다는 점에서 차이가 있고, 나머지 구성요소들은 거의 동일하다. 이하, 도 14 및 도 15a와의 차이점을 중심으로 설명된다.The graphic memory system 1600 of FIG. 16 differs from the graphic memory system 1400 of FIG. 14 in that the EDC unit 1422 is connected to the first to fourth EDC pins EDC0 to EDC3, The remaining components are almost identical. Hereinafter, differences from FIGS. 14 and 15A will be mainly described.

도 16 및 도 17a를 참조하면, EDC부(1622)는 DQ0~DQ7 핀들과 DBI0# 핀으로 구성되는 제1 EDC 그룹의 데이터(BL0~BL7)에 대하여 CRC 데이터(X0~X7)를 연산하여 제1 EDC 핀(EDC0)을 통하여 GPU(1610)로 제공할 수 있다. EDC부(1622)는 DQ8~DQ15 핀들과 DBI1# 핀으로 구성되는 제2 EDC 그룹의 데이터(BL0~BL7)에 대하여 CRC 데이터(X0~X7)를 연산하여 제2 EDC 핀(EDC1)을 통하여 GPU(1610)로 제공할 수 있다. EDC부(1622)는 DQ16~DQ23 핀들과 DBI2# 핀으로 구성되는 제3 EDC 그룹의 데이터(BL0~BL7)에 대하여 CRC 데이터(X0~X7)를 연산하여 제3 EDC 핀(EDC2)을 통하여 GPU(1610)로 제공할 수 있다. EDC부(1622)는 DQ24~DQ31 핀들과 DBI3# 핀으로 구성되는 제4 EDC 그룹의 데이터(BL0~BL7)에 대하여 CRC 데이터(X0~X7)를 연산하여 제4 EDC 핀(EDC3)을 통하여 GPU(1610)로 제공할 수 있다.16 and 17A, the EDC unit 1622 calculates the CRC data (X0 to X7) for the data (BL0 to BL7) of the first EDC group composed of the DQ0 to DQ7 pins and the DBI0 # pin 1 EDC pin EDC0 to the GPU 1610. [ The EDC unit 1622 calculates the CRC data X0 to X7 for the data (BL0 to BL7) of the second EDC group composed of the DQ8 to DQ15 pins and the DBI1 # pin and outputs the CRC data X0 to X7 to the GPU (1610). The EDC unit 1622 calculates the CRC data X0 to X7 for the data (BL0 to BL7) of the third EDC group composed of the DQ16 to DQ23 pins and the DBI2 # pin and outputs the CRC data X0 to X7 through the third EDC pin EDC2 to the GPU (1610). The EDC unit 1622 calculates the CRC data X0 to X7 for the data (BL0 to BL7) of the fourth EDC group composed of the DQ24 to DQ31 pins and the DBI3 # pin and outputs the CRC data X0 to X7 through the fourth EDC pin EDC3, (1610).

EDC부(1622)는 검출 클럭 패턴 생성부(122)를 포함할 수 있다. EDC부(1622)는 클럭킹 모드에서 제1 내지 제4 EDC 핀들(EDC0~EDC3)로 검출 클럭 패턴 생성부(122)에서 생성된 랜덤 데이터 패턴들의 검출 클럭 출력 신호(DC)를 출력할 수 있다. 제1 내지 제4 EDC 핀들(EDC0~EDC3)로 출력되는 검출 클럭 출력 신호(DC)는 동일할 수 있다.The EDC unit 1622 may include a detection clock pattern generation unit 122. [ The EDC unit 1622 may output the detected clock output signal DC of the random data patterns generated by the detected clock pattern generator 122 to the first to fourth EDC pins EDC0 to EDC3 in the clocking mode. The detected clock output signals DC output to the first to fourth EDC pins EDC0 to EDC3 may be the same.

실시예에 따라, 검출 클럭 패턴 생성부(122)는 모드 레지스터(121, 도 1)에서 제공되는 제4 제어 신호(EDC_INV)에 응답하여 검출 클럭 출력 신호(DC)의 랜덤 데이터 패턴을 반전시킬 수 있다. 검출 클럭 패턴 생성부(122)는, 도 17b에 도시된 바와 같이, 제1 및 제3 EDC 핀들(EDC0, EDC2)로 출력되는 검출 클럭 출력 신호(DC)는 동일한 랜덤 데이터 패턴으로, 제1 및 제2 EDC 핀들(EDC0, EDC1)로 출력되는 검출 클럭 출력 신호(DC)는 서로 반전된 랜덤 데이터 패턴들로, 그리고 제3 및 제4 EDC 핀들(EDC2, EDC3)로 출력되는 검출 클럭 출력 신호(DC)는 서로 반전된 랜덤 데이터 패턴들로 출력할 수 있다.According to the embodiment, the detection clock pattern generator 122 can invert the random data pattern of the detected clock output signal DC in response to the fourth control signal EDC_INV provided in the mode register 121 (Fig. 1) have. The detected clock pattern generator 122 outputs the detected clock output signals DC output to the first and third EDC pins EDC0 and EDC2 in the same random data pattern as shown in FIG. The detected clock output signal DC output to the second EDC pins EDC0 and EDC1 is output to the first and second EDC pins EDC2 and EDC3 with the inverted random data patterns and the detected clock output signal DC) can output with mutually inverted random data patterns.

실시예에 따라, 검출 클럭 패턴 생성부(122)는, 도 17c에 도시된 바와 같이, 제1 및 제3 EDC 핀들(EDC0, EDC2)로 출력되는 검출 클럭 출력 신호(DC)는 서로 다른 랜덤 데이터 패턴으로, 제1 및 제2 EDC 핀들(EDC0, EDC1)로 출력되는 검출 클럭 출력 신호(DC)는 서로 반전된 랜덤 데이터 패턴들로, 그리고 제3 및 제4 EDC 핀들(EDC2, EDC3)로 출력되는 검출 클럭 출력 신호(DC)는 서로 반전된 랜덤 데이터 패턴들로 출력할 수 있다.The detected clock pattern generator 122 outputs the detected clock output signal DC output to the first and third EDC pins EDC0 and EDC2 as different random data Pattern, the detected clock output signal DC output to the first and second EDC pins EDC0 and EDC1 is output to the inverted random data patterns and output to the third and fourth EDC pins EDC2 and EDC3, The detected clock output signal DC can be output as random data patterns inverted from each other.

실시예에 따라, 검출 클럭 패턴 생성부(122)는, 도 17d에 도시된 바와 같이, 제1 내지 제4 EDC 핀들(EDC0~EDC3)로 출력되는 검출 클럭 출력 신호(DC)를 서로 다른 랜덤 데이터 패턴들로 출력할 수 있다.According to the embodiment, as shown in Fig. 17D, the detection clock pattern generator 122 outputs the detected clock output signals DC output from the first to fourth EDC pins EDC0 to EDC3 to different random data Patterns can be output.

도 18은 본 발명의 랜덤 데이터 패턴의 검출 클럭 출력 신호를 클럭 데이터 복원 동작에 이용할 때 데이터 아이 패턴을 보여주는 도면이다.18 is a diagram showing a data eye pattern when the detected clock output signal of the random data pattern of the present invention is used for clock data recovery operation.

도 18을 참조하기에 앞서, 도 1에서 설명된 콘트롤러(110)와 메모리 장치(120) 사이의 데이터 인터페이스에서, CDR부(112)는 클럭 데이터 복원 동작을 위하여 메모리 장치(120)에서 전송되는 랜덤 데이터 패턴들의 검출 클럭 출력 신호(DC)를 이용할 수 있다.1, in the data interface between the controller 110 and the memory device 120 described in FIG. 1, the CDR unit 112 receives the random data transmitted from the memory device 120 for the clock data recovery operation The detection clock output signal DC of the data patterns can be used.

도 18을 참조하면, 랜덤 데이터 패턴의 검출 클럭 출력 신호(DC)의 데이터 아이 다이어그램(1820)을 보여준다. 랜덤 데이터 아이 다이어그램(1820)은 노이즈에 의한 지터(jitter)를 나타내는 다수의 데이터 천이들의 중첩으로 보여지는데, 데이터가 전송되는 채널의 환경에 의해 왜곡된 파형으로 CDR부(112, 도 1)로 제공될 수 있다.Referring to FIG. 18, there is shown a data eye diagram 1820 of a detected clock output signal DC of a random data pattern. The random data eye diagram 1820 is shown as a superposition of a number of data transitions representing jitter due to noise and is provided to the CDR unit 112 (FIG. 1) as a waveform distorted by the environment of the channel through which data is transmitted .

한편, 검출 클럭 출력 신호(DC)가 클럭 패턴으로 제공되는 경우, 클럭 패턴의 아이 다이어그램(1810)는 랜덤 데이터 아이 다이어그램(1820)에 비하여 아이 오프닝 영역이 대칭적이고 최대 아이임을 볼 수 있다. CDR부(112)는 클럭 패턴의 아이 다이어그램(1810)의 중간(1811)에 클럭 신호의 에지가 오도록 위상을 조절하고 락킹하여 클럭 데이터 복원 동작을 수행할 수 있을 것이다.On the other hand, when the detected clock output signal DC is provided as a clock pattern, the eye pattern diagram 1810 of the clock pattern is symmetrical with respect to the random data eye diagram 1820 and can be seen as a maximum eye. The CDR unit 112 may adjust and lock the phase so that the edge of the clock signal comes to the middle 1811 of the eye diagram 1810 of the clock pattern to perform the clock data recovery operation.

그런데, CDR부(112)의 클럭 데이터 복원 동작에서 실제로 위상을 락킹해야 하는 신호는 클럭 패턴이 아니라 실시간으로 전송되는 데이터여야 할 것이다. 그리고, 실시간으로 전송되는 데이터는 랜덤한 데이터 패턴을 가질 것이다. CDR부(112)가 랜덤 데이터 패턴의 검출 클럭 출력 신호(DC)를 이용하여 클럭 데이터 복원 동작을 수행하게 되면, 랜덤 데이터 아이 다이어그램(1820)의 중간(1821)에 클럭 신호의 에지가 오도록 위상을 락킹할 수 있다. 이러한 위상 락킹에 의해 CDR부(112)는 실제 데이터에 대한 CDR 락킹 위상(1821)으로 클럭 데이터 복원 동작을 수행하는 것이 된다. 이에 따라, CDR부(112) 입장에서는 클럭 패턴의 검출 클럭 출력 신호(DC)를 이용하기보다 랜덤 데이터 패턴의 검출 클럭 출력 신호(DC)를 이용하는 것이 위상 오프셋을 줄이고 락킹 시간을 줄이는데 유익할 수 있다.However, in the clock data recovery operation of the CDR unit 112, a signal to actually lock the phase should be data transmitted in real time instead of a clock pattern. The data transmitted in real time will have a random data pattern. When the CDR unit 112 performs the clock data recovery operation using the detected clock output signal DC of the random data pattern, the phase of the clock signal is adjusted so that the edge of the clock signal is in the middle 1821 of the random data eye diagram 1820 Locking is possible. With this phase locking, the CDR unit 112 performs the clock data recovery operation with the CDR locking phase 1821 for the actual data. Accordingly, in the position of the CDR unit 112, using the detected clock output signal DC of a random data pattern rather than using the detected clock output signal DC of the clock pattern may be advantageous in reducing the phase offset and reducing the locking time .

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (20)

검출 클럭 출력 핀;
상기 검출 클럭 출력 핀으로 출력되는 데이터 타입을 제어하는 모드 레지스터; 및
랜덤 데이터 패턴의 검출 클럭 출력 신호를 생성하는 검출 클럭 패턴 생성부를 포함하고,
상기 모드 레지스터에서 제공되는 제1 제어 신호에 따라, 상기 검출 클럭 출력 신호의 상기 랜덤 데이터 패턴이 제1 레이트 또는 상기 제1 레이트의 1/2n(n은 자연수) 배인 제2 레이트로 상기 검출 클럭 출력 핀으로 출력되는 메모리 장치.Detection clock output pin;
A mode register for controlling a data type output to the detection clock output pin; And
And a detection clock pattern generator for generating a detection clock output signal of a random data pattern,
Wherein the random data pattern of the detected clock output signal is at a first rate or a second rate that is 1/2 n (n is a natural number) of the first rate in accordance with a first control signal provided in the mode register, Output to the output pin. 제1항에 있어서,
상기 모드 레지스터에서 제공되는 제2 제어 신호에 따라, 상기 제1 레이트 또는 상기 제2 레이트의 상기 랜덤 데이터 패턴이 반전되어 상기 검출 클럭 출력 핀으로 출력되는 메모리 장치.The method according to claim 1,
And the random data pattern at the first rate or the second rate is inverted and output to the detection clock output pin according to a second control signal provided in the mode register. 제1항에 있어서,
상기 모드 레지스터에서 제공되는 제3 제어 신호에 따라, 상기 모드 레지스터에서 제공되는 고정 데이터 패턴이 상기 제1 레이트 또는 상기 제2 레이트로 상기 검출 클럭 출력 핀으로 출력되는 메모리 장치.The method according to claim 1,
And a fixed data pattern provided in the mode register is output to the detection clock output pin at the first rate or the second rate in accordance with a third control signal provided from the mode register. 제3항에 있어서,
상기 모드 레지스터에서 제공되는 제2 제어 신호에 따라, 상기 제1 레이트 또는 상기 제2 레이트의 상기 고정 데이터 패턴이 반전되어 상기 검출 클럭 출력 핀으로 출력되는 메모리 장치.The method of claim 3,
And the fixed data pattern at the first rate or the second rate is inverted and output to the detection clock output pin in accordance with a second control signal provided from the mode register. 제1항에 있어서,
상기 모드 레지스터에서 제공되는 제4 제어 신호에 따라, 상기 메모리 장치로 송수신되는 데이터의 에러 검출을 위한 에러 검출 코드가 상기 제1 레이트 또는 상기 제2 레이트로 상기 검출 클럭 출력 핀으로 출력되는 메모리 장치.The method according to claim 1,
And an error detection code for error detection of data transmitted to / received from the memory device is output to the detection clock output pin at the first rate or the second rate in accordance with a fourth control signal provided from the mode register. 제5항에 있어서,
상기 모드 레지스터에서 제공되는 제2 제어 신호에 따라, 상기 제1 레이트 또는 상기 제2 레이트의 상기 에러 검출 코드가 반전되어 상기 검출 클럭 출력 핀으로 출력되는 메모리 장치.6. The method of claim 5,
Wherein the error detection code of the first rate or the second rate is inverted and output to the detection clock output pin in accordance with a second control signal provided in the mode register. 제1항에 있어서,
상기 모드 레지스터에서 제공되는 제5 제어 신호에 따라, 상기 메모리 장치의 독출 데이터를 래치하기 위한 독출 데이터 스트로브 신호가 상기 제1 레이트 또는 상기 제2 레이트로 상기 검출 클럭 출력 핀으로 출력되는 메모리 장치.The method according to claim 1,
And a read data strobe signal for latching read data of the memory device is output to the detection clock output pin at the first rate or the second rate in accordance with a fifth control signal provided from the mode register. 제7항에 있어서,
상기 모드 레지스터에서 제공되는 제2 제어 신호에 따라, 상기 제1 레이트 또는 상기 제2 레이트의 상기 독출 데이터 스트로브 신호가 반전되어 상기 검출 클럭 출력 핀으로 출력되는 메모리 장치.8. The method of claim 7,
And the read data strobe signal of the first rate or the second rate is inverted and output to the detection clock output pin in accordance with a second control signal provided in the mode register. 제1항에 있어서,
상기 모드 레지스터에서 제공되는 제6 제어 신호에 따라, 상기 메모리 장치의 커맨드 어드레스 트레이닝에 이용되는 커맨드 어드레스 신호가 상기 제1 레이트 또는 상기 제2 레이트로 상기 검출 클럭 출력 핀으로 출력되는 메모리 장치.The method according to claim 1,
And a command address signal used for command address training of the memory device is output to the detection clock output pin at the first rate or the second rate in accordance with a sixth control signal provided in the mode register. 제9항에 있어서,
상기 모드 레지스터에서 제공되는 제2 제어 신호에 따라, 상기 제1 레이트 또는 상기 제2 레이트의 상기 커맨드 어드레스 신호가 반전되어 상기 검출 클럭 출력 핀으로 출력되는 메모리 장치.10. The method of claim 9,
And the command address signal of the first rate or the second rate is inverted and output to the detection clock output pin in accordance with a second control signal provided from the mode register. 제1항에 있어서, 상기 검출 클럭 패턴 생성부는
상기 메모리 장치에 설정된 버스트 길이에 상응하는 데이터의 1 비트 데이터 단위로 천이하는 상기 제1 레이트의 상기 랜덤 데이터 패턴의 상기 검출 클럭 출력 신호를 출력하는 것을 특징으로 하는 메모리 장치.The apparatus of claim 1, wherein the detected clock pattern generator
And outputs the detected clock output signal of the random data pattern of the first rate which transits to 1-bit data units of data corresponding to the burst length set in the memory device. 제1항에 있어서, 상기 검출 클럭 패턴 생성부는
제1 클럭 신호에 응답하여 다수개의 랜덤 비트 신호들을 생성하는 의사 랜덤 비트 시퀀스 생성부;
상기 랜덤 비트 신호들을 선택적으로 논리합하여 다수개의 로직 출력 신호들을 생성하는 로직 블락;
상기 랜덤 비트 신호들 중 일부와 상기 로직 출력 신호들을 수신하고, 상기 제1 클럭 신호에 응답하여 다수개의 패턴 신호들을 출력하는 제1 패턴 선택부; 및
상기 다수개의 패턴 신호들을 수신하고, 상기 다수개의 패턴 신호들 중 제2 클럭 신호에 응답하여 선택되는 신호를 상기 검출 클럭 출력 신호로 출력하는 제2 패턴 선택부를 포함하는 것을 특징으로 하는 메모리 장치.The apparatus of claim 1, wherein the detected clock pattern generator
A pseudo random bit sequence generator for generating a plurality of random bit signals in response to a first clock signal;
Logic blocks for selectively summing the random bit signals to generate a plurality of logic output signals;
A first pattern selection unit receiving a part of the random bit signals and the logic output signals and outputting a plurality of pattern signals in response to the first clock signal; And
And a second pattern selector for receiving the plurality of pattern signals and outputting a signal selected in response to a second clock signal among the plurality of pattern signals as the detected clock output signal. 제12항에 있어서,
상기 제1 클럭 신호는 데이터 단위 인터벌이 1 클럭 사이클로 설정되며 50% 듀티 사이클을 갖고,
상기 제2 클럭 신호는 상기 데이터 단위 인터벌의 반이 1 클럭 사이클로 설정되며 25% 듀티 사이클을 갖고,
상기 데이터 단위 인터벌은 상기 메모리 장치에 설정된 버스트 길이에 상응하는 데이터가 출력되는 시간인 것을 특징으로 하는 메모리 장치.13. The method of claim 12,
Wherein the first clock signal has a data unit interval set to one clock cycle and has a 50% duty cycle,
Wherein the second clock signal is one half of the data unit interval set to one clock cycle and has a 25% duty cycle,
Wherein the data unit interval is a time at which data corresponding to a burst length set in the memory device is output. 제1 레이트 또는 상기 제1 레이트의 1/2n(n은 자연수) 배인 제2 레이트로 랜덤 데이터 패턴의 검출 클럭 출력 신호를 출력하는 검출 클럭 패턴 생성부를 포함하고,
상기 검출 클럭 패턴 생성부는
제1 클럭 신호에 응답하여 다수개의 랜덤 비트 신호들을 생성하는 의사 랜덤 비트 시퀀스 생성부;
상기 랜덤 비트 신호들을 선택적으로 논리합하여 다수개의 로직 출력 신호들을 생성하고, 상기 랜덤 비트 신호들 중 일부와 상기 로직 출력 신호들을 수신하고, 상기 제어 신호의 로직 로우에 응답하여 다수개의 제1 로직 스위칭 신호들을 출력하고, 상기 제어 신호의 로직 하이에 응답하여 다수개의 제2 로직 스위칭 신호들을 출력하는 로직 블락;
상기 제1 및 제2 로직 스위칭 신호들을 수신하고, 상기 제1 클럭 신호에 응답하여 다수개의 패턴 신호들을 출력하는 제1 패턴 선택부; 및
상기 다수개의 패턴 신호들을 수신하고, 상기 다수개의 패턴 신호들 중 제2 클럭 신호에 응답하여 선택되는 신호를 상기 검출 클럭 출력 신호로 출력하는 제2 패턴 선택부를 포함하는 메모리 장치.And a detected clock pattern generator for outputting a detected clock output signal of a random data pattern at a first rate or a second rate that is 1/2 n of the first rate (n is a natural number)
The detected clock pattern generator
A pseudo random bit sequence generator for generating a plurality of random bit signals in response to a first clock signal;
Selectively generating a plurality of first logic switching signals in response to a logic low of the control signal, and generating a plurality of first logic < RTI ID = 0.0 > switching signals A logic block outputting a plurality of second logic switching signals in response to a logic high of the control signal;
A first pattern selector for receiving the first and second logic switching signals and outputting a plurality of pattern signals in response to the first clock signal; And
And a second pattern selector for receiving the plurality of pattern signals and outputting a signal selected in response to a second clock signal among the plurality of pattern signals as the detection clock output signal. 제14항에 있어서,
상기 다수개의 제1 로직 스위칭 신호들에 기초하여 출력되는 상기 검출 클럭 출력 신호는 상기 제1 레이트로 상기 랜덤 데이터 패턴을 출력하고,
상기 다수개의 제2 로직 스위칭 신호들에 기초하여 출력되는 상기 검출 클럭 출력 신호는 상기 제2 레이트로 상기 랜덤 데이터 패턴을 출력하는 것을 특징으로 하는 메모리 장치.15. The method of claim 14,
Wherein the detection clock output signal output based on the plurality of first logic switching signals outputs the random data pattern at the first rate,
And the detection clock output signal output based on the plurality of second logic switching signals outputs the random data pattern at the second rate. 제14항에 있어서,
상기 제1 클럭 신호는 데이터 단위 인터벌이 1 클럭 사이클로 설정되며 50% 듀티 사이클을 갖고,
상기 제2 클럭 신호는 상기 데이터 단위 인터벌의 반이 1 클럭 사이클로 설정되며 25% 듀티 사이클을 갖고,
상기 데이터 단위 인터벌은 상기 메모리 장치에 설정된 버스트 길이에 상응하는 데이터가 출력되는 시간인 것을 특징으로 하는 메모리 장치.15. The method of claim 14,
Wherein the first clock signal has a data unit interval set to one clock cycle and has a 50% duty cycle,
Wherein the second clock signal is one half of the data unit interval set to one clock cycle and has a 25% duty cycle,
Wherein the data unit interval is a time at which data corresponding to a burst length set in the memory device is output. 제1 그룹의 데이터 입출력 핀들로 송수신되는 데이터의 에러 검출에 이용되는 제1 에러 검출 코드 핀;
제2 그룹의 데이터 입출력 핀들로 송수신되는 데이터에 대하여 에러 검출에 이용되는 제2 에러 검출 코드를 출력하는 제2 에러 검출 코드 핀;
상기 제1 및 제2 에러 검출 코드 핀들로 출력되는 데이터 타입들을 제어하는 모드 레지스터; 및
랜덤 데이터 패턴의 검출 클럭 출력 신호를 생성하는 검출 클럭 패턴 생성부를 포함하고,
상기 모드 레지스터에서 제공되는 제1 제어 신호에 응답하여 상기 검출 클럭 출력 신호의 상기 랜덤 데이터 패턴이 제1 레이트 또는 상기 제1 레이트의 1/2n(n은 자연수) 배인 제2 레이트로 상기 제1 및 상기 제2 에러 검출 코드 핀들로 출력되는 메모리 장치.A first error detection code pin used for error detection of data transmitted to and received from the first group of data input / output pins;
A second error detection code pin for outputting a second error detection code used for error detection to data transmitted to and received from the second group of data input / output pins;
A mode register for controlling data types output to the first and second error detection code pins; And
And a detection clock pattern generator for generating a detection clock output signal of a random data pattern,
In response to a first control signal provided in the mode register, the random data pattern of the detected clock output signal is at a second rate which is a first rate or a second rate that is 1/2 n (n is a natural number) And the second error detection code pins. 제17항에 있어서,
상기 제1 에러 검출 코드 핀으로 출력되는 상기 랜덤 데이터 패턴과 상기 제2 에러 검출 코드 핀으로 상기 출력되는 상기 랜덤 데이터 패턴은 동일한 것을 특징으로 하는 메모리 장치.18. The method of claim 17,
Wherein the random data pattern output to the first error detection code pin and the random data pattern output to the second error detection code pin are the same. 제17항에 있어서,
상기 제1 에러 검출 코드 핀으로 출력되는 상기 랜덤 데이터 패턴과 상기 제2 에러 검출 코드 핀으로 상기 출력되는 상기 랜덤 데이터 패턴은 서로 반전된 것을 특징으로 하는 메모리 장치.18. The method of claim 17,
Wherein the random data pattern output to the first error detection code pin and the random data pattern output to the second error detection code pin are inverted from each other. 제17항에 있어서,
상기 제1 에러 검출 코드 핀으로 출력되는 상기 랜덤 데이터 패턴과 상기 제2 에러 검출 코드 핀으로 상기 출력되는 상기 랜덤 데이터 패턴은 서로 다른 것을 특징으로 하는 메모리 장치.18. The method of claim 17,
Wherein the random data pattern output to the first error detection code pin and the random data pattern output to the second error detection code pin are different from each other.
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Publication number Priority date Publication date Assignee Title
KR100819097B1 (en) * 2006-12-05 2008-04-02 삼성전자주식회사 Clock and data recovery circuits using random edge sampling and method for recovering therefore
US20120023363A1 (en) * 2010-07-22 2012-01-26 Rambus Inc. Protocol including a command-specified timing reference signal
KR20120095221A (en) * 2011-02-18 2012-08-28 삼성전자주식회사 Memory device and memory control unit
KR20140039948A (en) * 2012-09-21 2014-04-02 삼성전자주식회사 Semiconductor memory device and method for generating detecting clock patterns thereof
KR20170005250A (en) * 2015-07-01 2017-01-12 삼성전자주식회사 Semiconductor memory device having clock generation scheme based on command interworking

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100819097B1 (en) * 2006-12-05 2008-04-02 삼성전자주식회사 Clock and data recovery circuits using random edge sampling and method for recovering therefore
US20120023363A1 (en) * 2010-07-22 2012-01-26 Rambus Inc. Protocol including a command-specified timing reference signal
KR20120095221A (en) * 2011-02-18 2012-08-28 삼성전자주식회사 Memory device and memory control unit
KR20140039948A (en) * 2012-09-21 2014-04-02 삼성전자주식회사 Semiconductor memory device and method for generating detecting clock patterns thereof
KR20170005250A (en) * 2015-07-01 2017-01-12 삼성전자주식회사 Semiconductor memory device having clock generation scheme based on command interworking

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