KR20190007421A - 반도체 회로, 구동 방법 및 전자 장치 - Google Patents

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Abstract

반도체 회로는, 제1(IV1, IV3) 및 제2(IV2, IV4) 회로들, 제1(31) 및 제2(32) 트랜지스터들, 제1 기억 소자(35), 및 구동기(22, 23, 52, 53)를 포함한다. 제1(IV1, IV3) 및 제2(IV2, IV4) 회로들은 각각, 제1(N1) 및 제2(N2) 노드들에서의 전압들의 반전 전압들을 제2(N2) 및 제1(N1) 노드들에 인가한다. 제1 트랜지스터(31)는 턴온되어 제1(N1) 및 제3 노드들에 결합한다. 제2 트랜지스터(32)는 제1 노드(N1)에 결합된 게이트, 드레인 및 소스를 포함한다. 드레인 및 소스의 한쪽은 제3 노드에 결합되고, 다른 쪽에는 제1 제어 전압(SCL1)이 공급된다. 제1 기억 소자(35)는 제3 노드에 결합된 제1 단부 및 제2 제어 전압(SCTRL)이 공급되는 제2 단부를 포함한다. 제1 기억 소자(35)는 제1 또는 제2 저항 상태를 취할 수 있다. 구동기(22, 23, 52, 53)는 제1 트랜지스터(31)의 동작을 제어하고, 제1(SCL1) 및 제2(SCTRL) 제어 전압들을 생성한다.

Description

반도체 회로, 구동 방법 및 전자 장치
본 출원은, 2016년 6월 16일자로 출원된 일본 우선권 특허 출원 JP 2016-097645호의 이익을 주장하고, 그 전체 내용이 본 명세서에 참조로 포함된다.
본 개시는, 반도체 회로, 반도체 회로의 구동 방법 및 반도체 회로를 포함한 전자 장치에 관한 것이다.
생태학의 관점에서 전자 장치의 저전력 소비가 추구된다. 반도체 회로에서는, 예를 들어, 소위 파워 게이팅이라고 하는 기술이 종종 사용된다. 파워 게이팅은, 전력 소비를 저감하기 위해 일부 회로로의 전원 공급을 선택적으로 정지하는 것을 수반할 수 있다. 이렇게 전원 공급이 정지된 회로들에서는, 전원 공급이 재개된 후에, 바로, 전원 공급이 정지되기 전의 동작 상태로 복귀하는 것이 요망된다. 그러한 단 시간 기간에 복귀 동작을 달성하는 하나의 방법은, 회로에 불휘발성 메모리를 내장시키는 것이다. 예를 들어, 특허문헌1에는, SRAM(static random access memory)과 스핀 트랜스퍼 토크의 기억 소자를 조합한 회로가 개시된다. SRAM은 휘발성 메모리이다.
국제 공개 제WO 2009/028298 A1호
기억 회로에서는, 장애가 발생할 가능성이 감소되는 것이 요망되고, 추가의 개선이 기대된다.
장애가 발생할 가능성을 감소시킬 수 있게 하는 반도체 회로, 구동 방법 및 전자 장치를 제공하는 것이 바람직하다.
본 개시의 실시예에 따른 반도체 회로는, 제1 회로와, 제2 회로와, 제1 트랜지스터와, 제2 트랜지스터와, 제1 기억 소자를 포함한다. 제1 회로는, 제1 노드에서의 전압에 기초하여, 제1 노드에서의 전압의 제1 반전 전압을 생성하고, 제1 반전 전압을 제2 노드에 인가하도록 구성된다. 제2 회로는, 제2 노드에서의 전압에 기초하여, 제2 노드에서의 전압의 제2 반전 전압을 생성하고, 제2 반전 전압을 제1 노드에 인가하도록 구성된 회로이다. 제1 트랜지스터는, 제1 노드 또는 제2 노드를 제3 노드에 결합한다. 제2 트랜지스터는, 제1 노드 또는 제2 노드 중 한쪽 및 제3 노드에 결합되고, 제1 제어 전압을 공급받는다. 제1 기억 소자는 제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함한다.
본 개시의 실시예에 따른 구동 방법은, 제1 회로와, 제2 회로와, 제1 트랜지스터와, 제2 트랜지스터와, 제1 기억 소자를 포함하는 반도체 회로에서 제1 구동을 수행하는 단계를 포함한다. 제1 회로는, 제1 노드에서의 전압에 기초하여, 제1 노드에서의 전압의 제1 반전 전압을 생성하고, 제1 반전 전압을 제2 노드에 인가하도록 구성된다. 제2 회로는, 제2 노드에서의 전압에 기초하여, 제2 노드에서의 전압의 제2 반전 전압을 생성하고, 제2 반전 전압을 제1 노드에 인가하도록 구성된다. 제1 트랜지스터는, 제1 노드 또는 제2 노드를 제3 노드에 결합한다. 제2 트랜지스터는, 제1 노드 또는 제2 노드 중 한쪽 및 제3 노드에 결합되고, 제1 제어 전압을 공급받는다. 제1 기억 소자는 제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함한다. 제1 구동은, 제1 트랜지스터를 턴오프하고, 제1 제어 전압 및 제2 제어 전압이 서로 다르게 되도록 하고, 제1 제어 전압과 제2 제어 전압 사이의 전압차의 극성을 제1 극성으로서 설정하여, 제1 기억 소자의 저항 상태를, 제1 노드에서의 전압에 따라 구성하는 것을 포함한다.
본 개시의 실시예에 따른 전자 장치는, 반도체 회로와, 반도체 회로에 전원 전압을 공급하는 배터리를 포함한다. 반도체 회로는, 제1 회로와, 제2 회로와, 제1 트랜지스터와, 제2 트랜지스터와, 제1 기억 소자를 포함한다. 제1 회로는, 제1 노드에서의 전압에 기초하여, 제1 노드에서의 전압의 제1 반전 전압을 생성하고, 그 반전 전압을 제2 노드에 인가하도록 구성된다. 제2 회로는, 제2 노드에서의 전압에 기초하여, 제2 노드에서의 전압의 제2 반전 전압을 생성하고, 제2 반전 전압을 제1 노드에 인가하도록 구성된다. 제1 트랜지스터는, 제1 노드 또는 제2 노드를 제3 노드에 결합한다. 제2 트랜지스터는, 제1 노드 또는 제2 노드 중 한쪽 및 제3 노드에 결합되고, 제1 제어 전압을 공급받는다. 제1 기억 소자는 제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함한다. 제1 기억 소자는 제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함한다.
본 개시의 실시예들에서의 반도체 회로, 구동 방법 및 전자 장치에서는, 제1 회로 및 제2 회로에 의해, 제1 노드 및 제2 노드에, 서로 반전한 전압들이 나타난다. 제1 노드는, 제1 트랜지스터를 턴온함으로써 제3 노드에 결합된다. 제3 노드는, 제1 기억 소자의 제1 단부에 결합된다. 제1 노드 또는 제2 노드에는 제2 트랜지스터의 게이트가 결합된다. 제3 노드에는 제2 트랜지스터의 드레인 및 소스의 한쪽이 결합된다. 제2 트랜지스터의 드레인 및 소스의 다른 쪽에는 제1 제어 전압이 공급된다. 제1 기억 소자의 제2 단부에는 제2 제어 전압이 공급된다. 또한, 제1 제어 전압 및 제2 제어 전압에 기초하여, 제1 기억 소자의 제1 단부로부터 제2 단부에 또는 제1 기억 소자의 제2 단부로부터 제1 단부에, 선택적으로 전류가 흐른다.
본 개시의 실시예들에서의 반도체 회로, 구동 방법 및 전자 장치에 따르면, 제2 트랜지스터가 제공된다. 따라서, 장애가 발생할 가능성을 감소시킬 수 있다.
여기서 설명된 일부 효과는 반드시 한정되는 것이 아니고, 본 명세서에 설명된 다른 효과들 중 임의의 것이 달성될 수 있다는 점을 유의해야 한다.
[도 1] 도 1은 본 개시의 제1 실시예에 따른 반도체 회로의 일 구성예의 블록도이다.
[도 2] 도 2는 제1 실시예에 따른 메모리 셀의 일 구성예의 회로도이다.
[도 3] 도 3은 도 2에 도시한 메모리 셀을 포함하는 메모리 셀 어레이의 일 구성예의 회로도이다.
[도 4] 도 4는 도 2에 도시한 기억 소자의 일 구성예를 설명한다.
[도 5] 도 5는 도 2에 도시한 메모리 셀의 일 동작예를 설명한다.
[도 6a] 도 6a는 도 2에 도시한 메모리 셀의 일 동작예의 회로도이다.
[도 6b] 도 6b는 도 2에 도시한 메모리 셀의 일 동작예의 다른 회로도이다.
[도 6c] 도 6c는 도 2에 도시한 메모리 셀의 일 동작예의 다른 회로도이다.
[도 6d] 도 6d는 도 2에 도시한 메모리 셀의 일 동작예의 다른 회로도이다.
[도 6e] 도 6e는 도 2에 도시한 메모리 셀의 일 동작예의 다른 회로도이다.
[도 6f] 도 6f는 도 2에 도시한 메모리 셀의 일 동작예의 다른 회로도이다.
[도 6g] 도 6g는 도 2에 도시한 메모리 셀의 일 동작예의 다른 회로도이다.
[도 7] 도 7은 도 2에 도시한 메모리 셀의 일 동작예를 설명한다.
[도 8] 도 8은 비교예에 따른 메모리 셀의 일 구성예의 회로도이다.
[도 9] 도 9는 도 8에 나타낸 메모리 셀의 일 구성예를 설명한다.
[도 10] 도 10은 도 8에 나타낸 메모리 셀의 일 동작예를 설명한다.
[도 11a] 도 11a는 도 8에 나타낸 메모리 셀의 일 동작예의 회로도이다.
[도 11b] 도 11b는 도 8에 나타낸 메모리 셀의 일 동작예의 다른 회로도이다.
[도 12] 도 12는 제1 실시예의 변형예에 따른 메모리 셀의 일 동작예를 설명한다.
[도 13a] 도 13a는 제1 실시예의 변형예에 따른 메모리 셀의 일 동작예의 회로도이다.
[도 13b] 도 13b는 제1 실시예의 변형예에 따른 메모리 셀의 일 동작예의 다른 회로도이다.
[도 13c] 도 13c는 제1 실시예의 변형예에 따른 메모리 셀의 일 동작예의 다른 회로도이다.
[도 13d] 도 13d는 제1 실시예의 변형예에 따른 메모리 셀의 일 동작예의 다른 회로도이다.
[도 14] 도 14는 제1 실시예의 다른 변형예에 따른 메모리 셀의 일 구성예의 회로도이다.
[도 15] 도 15는 제1 실시예의 다른 변형예에 따른 메모리 셀의 일 구성예의 회로도이다.
[도 16] 도 16은 제1 실시예의 다른 변형예에 따른 메모리 셀의 일 구성예의 회로도이다.
[도 17] 도 17은 도 16에 나타낸 메모리 셀을 포함하는 메모리 셀 어레이의 일 구성예의 회로도이다.
[도 18] 도 18은 제1 실시예의 다른 변형예에 따른 반도체 회로의 일 구성예의 블록도이다.
[도 19] 도 19는 제1 실시예의 다른 변형예에 따른 반도체 회로의 일 구성예의 블록도이다.
[도 20] 도 20은 제2 실시예에 따른 메모리 셀의 일 구성예의 회로도이다.
[도 21] 도 21은 도 20에 나타낸 메모리 셀을 포함하는 메모리 셀 어레이의 일 구성예의 회로도이다.
[도 22] 도 22는 도 20에 나타낸 메모리 셀의 일 동작예를 설명한다.
[도 23a] 도 23a는 도 20에 나타낸 메모리 셀의 일 동작예의 회로도이다.
[도 23b] 도 23b는 도 20에 나타낸 메모리 셀의 일 동작예의 다른 회로도이다.
[도 24a] 도 24a는 도 20에 나타낸 메모리 셀의 일 동작예의 다른 회로도이다.
[도 24b] 도 24b는 도 20에 나타낸 메모리 셀의 일 동작예의 다른 회로도이다.
[도 24c] 도 24c는 도 20에 나타낸 메모리 셀의 일 동작예의 다른 회로도이다.
[도 24d] 도 24d는 도 20에 나타낸 메모리 셀의 일 동작예의 다른 회로도이다.
[도 25a] 도 25a는 도 20에 나타낸 메모리 셀의 일 동작예의 다른 회로도이다.
[도 25b] 도 25b는 도 20에 나타낸 메모리 셀의 일 동작예의 다른 회로도이다.
[도 25c] 도 25c는 도 20에 나타낸 메모리 셀의 일 동작예의 다른 회로도이다.
[도 26a] 도 26a는 플립플롭 회로의 일 구성예의 회로도이다.
[도 26b] 도 26b는 플립플롭 회로의 다른 구성예의 회로도이다.
[도 26c] 도 26c는 플립플롭 회로의 다른 구성예의 회로도이다.
[도 26d] 도 26d는 플립플롭 회로의 다른 구성예의 회로도이다.
[도 27] 도 27은 예시적인 실시예들을 응용한 플립플롭 회로의 일 구성예의 회로도이다.
[도 28] 도 28은 예시적인 실시예들을 적용한 스마트폰의 외관 및 구성의 사시도이다.
이하, 본 개시의 일부 실시예가 도면을 참조하여 상세하게 설명된다. 설명은 이하의 순서로 행해지는 것을 유의해야 한다.
1. 제1 실시예
2. 제2 실시예
3. 응용예들 및 적용예들
1. 제1 실시예
구성예
도 1은, 제1 실시예에 따른 반도체 회로, 예를 들어 반도체 회로(1)의 일 구성예를 나타낸다. 반도체 회로(1)는, 정보를 기억하는 회로일 수 있다. 본 개시의 실시예에 따른 구동 방법은, 본 실시예에 의해 구현화되므로, 그 설명이 함께 행해진다는 점을 유의해야 한다. 반도체 회로(1)는, 제어기(11)와, 전원 트랜지스터(12)와, 메모리 회로(20)를 포함할 수 있다.
제어기(11)는, 메모리 회로(20)의 동작을 제어할 수 있다. 하나의 구체적이지만 비-제한적 예에서, 제어기(11)는, 제어기(11) 외부로부터 공급된 기입 커맨드 및 기입 데이터에 기초하여, 메모리 회로(20)에 정보를 기입할 수 있다. 제어기(11)는 제어기(11) 외부로부터 공급된 판독 커맨드에 기초하여, 메모리 회로(20)로부터 정보를 판독할 수 있다. 또한, 제어기(11)는, 전원 트랜지스터(12)에 전원 제어 신호 SPG를 공급하여 전원 트랜지스터(12)를 턴온 또는 턴오프함으로써, 메모리 회로(20)에 대한 전원 공급을 제어하는 기능을 가질 수 있다.
이 예에서, 전원 트랜지스터(12)는 제한 없이, P형 MOS(metal oxide semiconductor) 트랜지스터일 수 있다. 전원 트랜지스터(12)는 전원 제어 신호 SPG가 공급되는 게이트, 전원 전압 VDD1이 공급되는 소스, 및 메모리 회로(20)에 결합된 드레인을 포함할 수 있다.
이 구성에 의해, 반도체 회로(1)에서는, 메모리 회로(20)를 사용할 때, 전원 트랜지스터(12)가 턴온되어, 전원 전압 VDD1을 메모리 회로(20)에 전원 전압 VDD로서 공급할 수 있다. 또한, 반도체 회로(1)에서는, 메모리 회로(20)를 사용하지 않을 때, 전원 트랜지스터(12)가 턴오프될 수 있다. 따라서, 반도체 회로(1)에서는, 소위 파워 게이팅이 수행되어, 전력 소비를 저감할 수 있게 된다.
메모리 회로(20)는, 데이터를 기억할 수 있다. 메모리 회로(20)는, 메모리 셀 어레이(21)와, 구동기들(22, 23)을 포함할 수 있다.
메모리 셀 어레이(21)는, 매트릭스 어레이로 배치된 메모리 셀들(30)을 포함할 수 있다.
도 2는, 메모리 셀(30)의 일 구성예를 나타낸다. 도 3은, 메모리 셀 어레이(21)의 일 구성예를 나타낸다. 메모리 셀 어레이(21)는, 복수의 워드선 AWL과, 복수의 제어선 CTRL과, 복수의 비트선 BLT와, 복수의 비트선 BLB와, 복수의 제어선 CL과, 복수의 제어선 CL1과, 복수의 제어선 CL2를 포함할 수 있다. 워드선들 AWL은, 도 2 및 도 3에서의 가로 방향으로 연장될 수 있다. 워드선들 AWL은 구동기(22)에 결합된 일단부를 각각 포함할 수 있어, 이 워드선들 AWL에는 구동기(22)에 의해 신호 SAWL이 인가될 수 있게 한다. 제어선들 CTRL은, 도 2 및 도 3에서의 가로 방향으로 연장될 수 있다. 제어선들 CTRL은 구동기(22)에 결합된 일단부를 각각 포함할 수 있어, 이 제어선 CTRL에는 구동기(22)에 의해 신호 SCTRL이 인가될 수 있게 한다. 비트선들 BLT는, 도 2 및 도 3에서의 세로 방향으로 연장될 수 있다. 비트선들 BLT는 구동기(23)에 결합된 일단부를 각각 포함할 수 있다. 비트선들 BLB는, 도 2 및 도 3에서의 세로 방향으로 연장될 수 있다. 비트선 BLB는 구동기(23)에 결합된 일단부를 각각 포함할 수 있다. 제어선들 CL은, 도 2 및 도 3에서의 가로 방향으로 연장될 수 있다. 제어선들 CL은 구동기(22)에 결합된 일단부를 각각 포함할 수 있어, 이 제어선 CL에는 구동기(22)에 의해 신호 SCL이 인가될 수 있게 한다. 제어선들 CL1은, 도 2 및 도 3에서의 세로 방향으로 연장될 수 있다. 제어선들 CL1은 구동기(23)에 결합된 일단부를 각각 포함할 수 있어, 이 제어선 CL1에는 구동기(23)에 의해 신호 SCL1이 인가될 수 있게 한다. 제어선들 CL2는, 도 2 및 도 3에서의 세로 방향으로 연장될 수 있다. 제어선들 CL2는 구동기(23)에 결합된 일단부를 각각 포함할 수 있어, 이 제어선 CL2에는 구동기(23)에 의해 신호 SCL2가 인가될 수 있게 한다.
메모리 셀(30)은, SRAM(static random access memory) 회로(40)와, 트랜지스터들(31 내지 34)과, 기억 소자들(35 및 36)을 포함할 수 있다.
SRAM 회로(40)는, 정귀환(positive feedback)에 의해 1비트의 정보를 기억할 수 있다. SRAM 회로(40)는, 트랜지스터들(41 내지 46)를 포함할 수 있다. 트랜지스터들(41 및 43)은 제한 없이, P형 MOS 트랜지스터일 수 있다. 트랜지스터들(42, 44, 45 및 46)은 제한 없이, N형 MOS 트랜지스터들일 수 있다.
트랜지스터(41)는 노드 N1에 결합된 게이트, 전원 전압 VDD가 공급되는 소스, 및 노드 N2에 결합된 드레인을 포함할 수 있다. 트랜지스터(42)는 노드 N1에 결합된 게이트, 접지된 소스, 및 노드 N2에 결합된 드레인을 포함할 수 있다. 트랜지스터들(41 및 42)은, 인버터 IV1을 구성할 수 있다. 인버터 IV1은, 노드 N1에서의 전압 VN1을 반전하고, 그 반전 결과를 노드 N2에 출력할 수 있다. 트랜지스터(43)는 노드 N2에 결합된 게이트, 전원 전압 VDD가 공급되는 소스, 및 노드 N2에 결합된 드레인을 포함할 수 있다. 트랜지스터(44)는 노드 N2에 결합된 게이트, 접지된 소스, 및 노드 N1에 결합된 드레인을 포함할 수 있다. 트랜지스터들(43 및 44)은, 인버터 IV2를 구성할 수 있다. 인버터 IV2는, 노드 N2에서의 전압 VN2를 반전하고, 그 반전 결과를 노드 N1에 출력할 수 있다. 트랜지스터(45)는 워드선들 AWL에 결합된 게이트, 비트선 BLT에 결합된 소스, 및 노드 N1에 결합된 드레인을 포함할 수 있다. 트랜지스터(46)는 워드선들 AWL에 결합된 게이트, 비트선 BLB에 결합된 소스, 및 노드 N2에 결합된 드레인을 포함할 수 있다.
이 구성에 의해, 인버터 IV1의 입력 단자와 인버터 IV2의 출력 단자는 서로 결합될 수 있다. 인버터 IV2의 입력 단자와 인버터 IV1의 출력 단자는 서로 결합될 수 있다. 이는, SRAM 회로(40)가, 정귀환에 의해 1비트의 정보를 기억하게 할 수 있다. 또한, SRAM 회로(40)에서는, 트랜지스터들(45 및 46)이 턴온되어, 비트선 BLT 및 BLB를 통해 정보가 기입되게 하거나, 정보가 판독되게 할 수 있다.
트랜지스터들(31 내지 34)은 제한 없이, N형 MOS 트랜지스터들일 수 있다. 트랜지스터(31)는 제어선 CL에 결합된 게이트, 노드 N1에 결합된 드레인 및 트랜지스터(32)의 소스 및 기억 소자(35)의 제1 단부에 결합된 소스를 포함할 수 있다. 트랜지스터(32)는 노드 N1에 결합된 게이트, 제어선 CL1에 결합된 드레인, 및 트랜지스터(31)의 소스 및 기억 소자(35)의 제1 단부에 결합된 소스를 포함할 수 있다. 트랜지스터(33)는 제어선 CL에 결합된 게이트, 노드 N2에 결합된 드레인 및 트랜지스터(34)의 소스 및 기억 소자(36)의 제1 단부에 결합된 소스를 포함할 수 있다. 트랜지스터(34)는 노드 N2에 결합된 게이트, 제어선 CL2에 결합된 드레인, 및 트랜지스터(33)의 소스 및 기억 소자(36)의 제1 단부에 결합된 소스를 포함할 수 있다.
기억 소자들(35 및 36)은 불휘발성 기억 소자들일 수 있다. 이 예에서는, 기억 소자들(35 및 36)은 제한 없이, 스핀 주입에 의해, 프리층 F의 자화의 방향을 바꿈으로써 정보의 기억을 행하는, 스핀 트랜스퍼 토크(STT; spin transfer torque)의 자기 터널 접합(MTJ; magnetic tunnel junction) 소자들일 수 있다. 프리층 F는 후술된다. 기억 소자(35)는 트랜지스터(31 및 32)의 소스들에 결합된 제1 단부, 및 제어선 CTRL에 결합된 제2 단부를 포함할 수 있다. 기억 소자(36)는 트랜지스터들(33 및 34)의 소스들에 결합된 제1 단부, 및 제어선 CTRL에 결합된 제2 단부를 포함할 수 있다.
도 4는, 기억 소자(35)의 일 구성예를 나타낸다. 기억 소자(36)에 대해서도 동일한 것이 적용된다는 점을 유의해야 한다. 기억 소자(35)는, 핀드층(pinned layer) P와, 터널 배리어층 I와, 프리층 F를 포함할 수 있다. 이 예에서는, 프리층 F는, 반도체 회로(1)의 칩에서 하층측에 배치된 트랜지스터들(31 및 32)에 결합될 수 있다. 도 4는, 트랜지스터(31)만을 묘사하고 있다는 점을 유의해야 한다. 또한, 핀드층 P는, 반도체 회로(1)의 칩에서 상층측에 배치된 제어선 CTRL에 결합될 수 있다. 즉, 기억 소자(35)는, 핀드층 P, 터널 배리어층 I 및 프리층 F가 상층측으로부터 순서대로 적층된, 소위 톱 핀 구조를 가질 수 있다.
핀드층 P는, 자화 PJ의 방향이, 예를 들어 막 면에 대해 수직 방향으로 고정된 강자성체에 의해 구성될 수 있지만 이에 제한되지는 않는다. 프리층 F는, 자화 FJ의 방향이, 유입하는 스핀 편극 전류에 따라, 예를 들어 막 면에 대해 수직 방향으로 변하는 강자성체에 의해 구성될 수 있다. 터널 배리어층 I는, 핀드층 P와 프리층 F의 자기적 결합을 자르고, 이를 통해 터널 전류가 흐를 수 있게 할 수 있다.
이 구성에 의해, 기억 소자(35)에서는, 예를 들어 전류를 프리층 F에서 핀드층 P로 흐를 수 있게 하면, 핀드층 P의 자화 PJ의 방향과 동일한 방향의 모멘트 또는 스핀을 갖는 편극 전자들이 핀드층 P로부터 프리층 F로 주입되게 된다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 동일한 방향, 즉 평행 상태가 되게 한다. 이 평행 상태에서, 기억 소자(35)는 양쪽 단부 사이에 낮은 저항값을 가질 수 있다. 이하에서, 이 상태는 저저항 상태 RL로서 지칭된다.
또한, 예를 들어 전류를 핀드층 P로부터 프리층 F로 흐를 수 있게 하면, 전자들이 프리층 F로부터 핀드층 P로 주입되게 된다. 이 경우에서, 주입된 전자들 중, 핀드층 P의 자화 PJ의 방향과 동일한 방향의 모멘트를 갖는 편극 전자들은 핀드층 P를 투과한다. 주입된 전자들 중에서, 핀드층 P의 자화 PJ의 방향과 반대 방향의 모멘트를 갖는 편극 전자들은 핀드층 P에서 반사되고, 프리층 F에 주입된다. 이에 의해, 프리층 F의 자화 FJ의 방향은, 핀드층 P의 자화 PJ의 방향과 반대 방향, 즉 반평행 상태가 된다. 기억 소자(35)는, 이러한 반평행 상태에서, 양쪽 단부 사이에 높은 저항값을 가질 수 있다. 이하에서, 이 상태는 고저항 상태 RH로서 지칭된다.
설명된 바와 같이, 기억 소자(35)에서는, 전류 흐름의 방향에 따라, 프리층 F의 자화 FJ의 방향이 변하여, 저항 상태가 고저항 상태 RH와 저저항 상태 LH 사이에서 변하게 된다. 기억 소자(35)에서, 이와 같이 저항 상태를 설정함으로써, 정보를 기억할 수 있게 된다.
설명된 바와 같이, 메모리 셀(30)에서는, SRAM 회로(40)에 추가하여, 트랜지스터들(31 내지 34) 및 기억 소자들(35 및 36)을 포함할 수 있다. 따라서, 예를 들어 전원 트랜지스터(12)를 턴오프함으로써 스탠바이 동작을 행할 때, 스탠바이 동작의 직전에 기억 동작이 수행될 수 있다. 이에 의해, SRAM 회로(40), 즉 휘발성 메모리에 기억된 정보를, 기억 소자들(35 및 36), 즉 불휘발성 메모리들에 기억하게 할 수 있다. 또한, 반도체 회로(1)는, 스탠바이 동작의 직후에 재-기억 동작을 수행할 수 있다. 이에 의해, 기억 소자들(35 및 36)에 기억된 정보를, SRAM 회로(40)에 기억하게 할 수 있다. 따라서, 반도체 회로(1)에서는, 전원 공급을 재개한 후에, 짧은 시간 기간에서, 메모리 셀들(30)이, 전원 공급을 정지하기 전의 상태로 되돌리게 할 수 있다.
구동기(22)는, 제어기(11)로부터 공급되는 제어 신호에 기초하여, 워드선들 AWL에 신호 SAWL을 인가하고, 제어선들 CTRL에 신호 SCTRL을 인가하고, 제어선 CL에 신호 SCL을 인가할 수 있다.
도 3에 도시한 바와 같이, 구동기(22)는, 트랜지스터들(24 및 25)를 포함할 수 있다. 트랜지스터(24)는 제한 없이, P형 MOS 트랜지스터일 수 있고, 신호 SRST가 공급되는 게이트, 전원 전압 VDD가 공급되는 소스, 및 제어선 CTRL에 결합된 드레인을 포함할 수 있다. 트랜지스터(25)는 제한 없이, N형 MOS 트랜지스터일 수 있고, 신호 SRST가 공급되는 게이트, 제어선 CTRL에 결합되는 드레인, 및 접지된 소스를 포함할 수 있다. 이 트랜지스터들(24 및 25)은 인버터를 구성할 수 있다. 구동기(22)는, 이 인버터를 사용하여, 제어선들 CTRL을 구동할 수 있다.
구동기(23)는, 제어기(11)로부터 공급되는 제어 신호에 기초하여, 제어선들 CL1에 신호 SCL1을 인가하고, 제어선들 CL2에 신호 SCL2를 인가할 수 있다. 또한, 구동기(23)는, 제어기(11)로부터 공급되는 제어 신호 및 데이터에 기초하여, 비트선들 BLT 및 BLB를 통해, 메모리 셀 어레이(21)에 정보를 기입할 수 있다. 또한, 구동기(23)는, 제어기(11)로부터 공급되는 제어 신호에 기초하여, 비트선들 BLT 및 BLB를 통해, 메모리 셀 어레이(21)로부터 정보를 판독할 수 있다. 구동기(23)는 따라서 판독된 정보를 제어기(11)에 공급할 수 있다.
도 3에 도시한 바와 같이, 구동기(23)는, 트랜지스터들(26 내지 29)를 포함할 수 있다. 트랜지스터들(26 및 28)은 제한 없이, P형 MOS 트랜지스터들일 수 있다. 트랜지스터들(27 및 29)은 제한 없이, N형 MOS 트랜지스터들일 수 있다. 트랜지스터(26)는 신호 SBWL이 공급되는 게이트, 전원 전압 VDD가 공급되는 소스, 및 제어선 CL1에 결합된 드레인을 포함할 수 있다. 트랜지스터(27)는 신호 SBWL이 공급되는 게이트, 제어선 CL1에 결합된 드레인, 및 접지된 소스를 포함할 수 있다. 트랜지스터들(26 및 27)은 인버터를 구성할 수 있다. 구동기(23)는, 이 인버터를 사용하여, 제어선들 CL1을 구동할 수 있다. 트랜지스터(28)는 신호 SBWL이 공급되는 게이트, 전원 전압 VDD가 공급되는 소스, 및 제어선 CL2에 결합된 드레인을 포함할 수 있다. 트랜지스터(29)는 신호 SBWL이 공급되는 게이트, 제어선 CL2에 결합되는 드레인, 및 접지된 소스를 포함할 수 있다. 트랜지스터들(28 및 29)은 인버터를 구성할 수 있다. 구동기(23)는, 이 인버터를 사용하여, 제어선들 CL2를 구동할 수 있다.
여기서, 인버터 IV1은, 본 개시에서의 “제1 회로”의 구체예에 대응한다. 인버터 IV2는, 본 개시에서의 “제2 회로”의 구체예에 대응한다. 트랜지스터(31)는, 본 개시에서의 “제1 트랜지스터”의 구체예에 대응한다. 트랜지스터(32)는, 본 개시에서의 “제2 트랜지스터”의 구체예에 대응한다. 트랜지스터(33)는, 본 개시에서의 “제9 트랜지스터”의 구체예에 대응한다. 트랜지스터(34)는, 본 개시에서의 “제10 트랜지스터”의 구체예에 대응한다. 기억 소자(35)는, 본 개시에서의 “제1 기억 소자”의 구체예에 대응한다. 기억 소자(36)는, 본 개시에서의 “제3 기억 소자”의 구체예에 대응한다. 전원 트랜지스터(12)는, 본 개시에서의 “제11 트랜지스터”의 구체예에 대응한다.
동작 및 작용들
계속해서, 본 실시예에 따른 반도체 회로(1)의 동작 및 작용들에 대해서 설명한다.
전체 동작 개요
먼저, 도 1 내지 3을 참조하여, 반도체 회로(1)의 전체 동작 개요를 설명한다. 제어기(11)는, 메모리 회로(20)의 동작을 제어할 수 있다. 하나의 특정한 그러나 비제한적인 예에서, 제어기(11)는, 외부로부터 공급된 기입 커맨드 및 기입 데이터에 기초하여, 메모리 회로(20)에 정보를 기입할 수 있다. 제어기(11)는 외부로부터 공급된 판독 커맨드에 기초하여, 메모리 회로(20)로부터 정보를 또한 판독할 수 있다. 또한, 제어기(11)는, 전원 트랜지스터(12)에 전원 제어 신호 SPG를 공급하여 전원 트랜지스터(12)를 턴온 또는 턴오프함으로써, 메모리 회로(20)에 대한 전원 공급을 제어할 수 있다. 전원 트랜지스터(12)는, 제어기(11)로부터 공급된 제어 신호에 기초하여, 온 및 오프 동작들을 행할 수 있다. 전원 트랜지스터(12)가 턴온되어 메모리 회로(20)에, 전원 전압 VDD1이, 전원 전압 VDD로서 공급될 수 있게 한다. 메모리 회로(20)의 구동기(22)는, 제어기(11)로부터 공급되는 제어 신호에 기초하여, 워드선들 AWL에 신호 SAWL을 인가하고, 제어선들 CTRL에 신호 SCTRL을 인가하고, 제어선들 CL에 신호 SCL을 인가할 수 있다. 구동기(23)는, 제어기(11)로부터 공급되는 제어 신호에 기초하여, 제어선들 CL1에 신호 SCL1을 인가하고, 제어선들 CL2에 신호 SCL2를 인가할 수 있다. 또한, 구동기(23)는, 제어기(11)로부터 공급되는 제어 신호 및 데이터에 기초하여, 비트선들 BLT 및 BLB를 통해, 메모리 셀 어레이(21)에 정보를 기입할 수 있다. 구동기(23)는, 제어기(11)로부터 공급되는 제어 신호에 기초하여, 비트선들 BLT 및 BLB를 통해, 메모리 셀 어레이(21)로부터 정보를 또한 판독할 수 있다. 구동기(23)는 따라서 판독된 정보를 제어기(11)에 공급할 수 있다.
상세 동작
반도체 회로(1)는, 초기화 동작 M1을 행하여, 기억 소자들(35 및 36)의 저항 상태를 미리 결정된 저항 상태로 리셋할 수 있다. 이 예에서는, 미리 결정된 저항 상태는 저저항 상태 RL일 수 있다. 통상 동작 M2에서, SRAM 회로(40), 즉 휘발성 메모리가 정보를 기억하도록 허용될 수 있다. 예를 들어, 전원 트랜지스터(12)를 턴오프함으로써 스탠바이 동작 M4를 행할 때, 반도체 회로(1)는, 스탠바이 동작 M4의 직전에 기억 동작 M3을 행할 수 있다. 이는 SRAM 회로(40), 즉 휘발성 메모리에 기억된 정보를, 기억 소자들(35 및 36), 즉, 불휘발성 메모리들이 기억하게 할 수 있다. 반도체 회로(1)는, 스탠바이 동작 M4의 직후에 재-기억 동작 M5를 행할 수 있어, 기억 소자들(35 및 36)에 기억된 정보를, SRAM 회로(40)가 기억하게 할 수 있다. 반도체 회로(1)는, 그 직후에 리셋 동작 M6을 행하여, 기억 소자들(35 및 36)의 저항 상태들을 미리 결정된 저항 상태로 리셋할 수 있다. 이 예에서는, 미리 결정된 저항 상태는 저저항 상태 RL일 수 있다. 이하에, 이 동작에 대해서, 상세하게 설명한다.
도 5는, 반도체 회로(1)에서의, 착안한 메모리 셀(30)의 일 동작예를 나타낸다. 도 6a 내지 도 6g는, 메모리 셀(30)의 상태들을 나타낸다. 도 6a 및 도 6b는, 초기화 동작 M1에서의 상태들을 나타낸다. 도 6c는 통상 동작 M2에서의 상태를 나타낸다. 도 6d는 기억 동작 M3에서의 상태를 나타낸다. 도 6e는 스탠바이 동작 M4에서의 상태를 나타낸다. 도 6f는 재-기억 동작 M5에서의 상태를 나타낸다. 도 6g는 리셋 동작 M6에서의 상태를 나타낸다. 도 6a 내지 도 6g는 또한 구동기(22)에서의 트랜지스터들(24 및 25) 및 구동기(23)에서의 트랜지스터들(26 내지 29)을 도시한다. 도 6a 내지 도 6g는 또한, 인버터들 IV1 및 IV2를, 심볼들을 사용하여 나타내고, 트랜지스터들(24 내지 29 및 31 내지 33)을, 각 트랜지스터들의 동작 상태들에 대응하는 스위치들을 사용하여 나타낸다.
초기화 동작 M1
반도체 회로(1)는, 먼저, 초기화 동작 M1을 행하여, 기억 소자들(35 및 36)의 저항 상태들을 미리 결정된 저항 상태로 미리 리셋할 수 있다. 이 예에서는, 미리 결정된 저항 상태는 저저항 상태 RL일 수 있다. 하나의 구체적이지만 비-제한적 예에서, 반도체 회로(1)는, 반도체 회로(1)를 탑재한 시스템의 전원 투입 시에, 초기화 동작 M1을 행할 수 있다.
초기화 동작 M1에서는, 제어기(11)는, 도 5에 도시한 바와 같이, 먼저, 전원 제어 신호 SPG의 전압이 저레벨이 되게 할 수 있다. 이는, 전원 트랜지스터(12)(도 1)가 턴온되게 하여, 메모리 셀(30)에 전원 전압 VDD가 공급되게 한다. 또한, 구동기(22)는, 신호 SCL의 전압이 저레벨이 되게 할 수 있다. 이는, 도 6a 및 도 6b에 도시한 바와 같이, 트랜지스터들(31, 33)이 턴오프되게 한다. 즉, SRAM 회로(40)는, 기억 소자들(35 및 36)로부터 전기적으로 분리될 수 있다. 또한, 구동기(22)는, 도 5에 도시한 바와 같이, 신호 SRST의 전압이 고레벨이 되게 할 수 있다. 이는, 도 6a 및 도 6b에 도시한 바와 같이, 트랜지스터(24)가 턴오프되게 하고, 트랜지스터(25)가 턴온되게 하여, 신호 SCTRL의 전압이 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 또한, 구동기(23)는, 도 5에 도시한 바와 같이, 신호 SBWL의 전압이 저레벨이 되게 할 수 있다. 이는, 도 6a 및 도 6b에 도시한 바와 같이, 트랜지스터들(26 및 28)이 턴온되게 하고, 트랜지스터들(27 및 29)이 턴오프되게 하고, 신호들 SCL1 및 SCL2의 전압들이 양자 모두 고레벨 전압 VH, 즉 전원 전압 레벨이 되게 할 수 있다.
이 초기화 동작 M1에서는, 각 메모리 셀(30)은, 2개의 사이클을 사용하여, 기억 소자들(35 및 36)의 저항 상태들을 저저항 상태 RL로 리셋할 수 있다. 하나의 구체적이지만 비-제한적 예에서, 먼저, 제1 사이클에서, 구동기(23)가, 비트선들 BLT에 고레벨의 전압을 인가하고, 비트선들 BLB에 저레벨의 전압을 인가할 수 있다. 구동기(22)가, 신호 SAWL의 전압이 고레벨이 될 수 있게 하여, SRAM 회로(40)의 트랜지스터들(45 및 46)을 턴온할 수 있다. 이는, 도 6a에 도시한 바와 같이, 노드 N1에서의 전압 VN1이 고레벨 전압 VH가 되게 하고, 노드 N2의 전압 VN2가 저레벨 전압 VL이 되게 한다. 그 결과, 구동기(23)의 트랜지스터(26), 메모리 셀(30)의 트랜지스터(32), 메모리 셀(30)의 기억 소자(35), 및 구동기(22)의 트랜지스터(25)에서는, 이 순서대로, 초기화 전류 Iinit1이 흐를 수 있다. 이 경우에, 기억 소자(35)에서는, 초기화 전류 Iinit1이 프리층 F로부터 핀드층 P로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 동일한 방향, 즉 평행 상태가 되게 한다. 그 결과, 기억 소자(35)의 저항 상태는, 저저항 상태 RL이 될 수 있다.
그 이후, 제2 사이클에서, 구동기(23)가, 비트선 BLT에 저레벨의 전압을 인가하고, 비트선들 BLB에 고레벨의 전압을 인가할 수 있다. 구동기(22)는, 신호 SAWL의 전압이 고레벨이 될 수 있게 하여, SRAM 회로(40)의 트랜지스터들(45 및 46)을 턴온할 수 있다. 이는, 도 6b에 도시한 바와 같이, 노드 N1의 전압 VN1이 저레벨 전압 VL이 되게 하고, 노드 N2의 전압 VN2가 고레벨 전압 VH가 되게 한다. 그 결과, 구동기(23)의 트랜지스터(28), 메모리 셀(30)의 트랜지스터(34), 메모리 셀(30)의 기억 소자(36), 및 구동기(22)의 트랜지스터(25)에서는, 이 순서대로, 초기화 전류 Iinit2가 흐를 수 있다. 이 경우에, 기억 소자(36)에서는, 초기화 전류 Iinit2가 프리층 F로부터 핀드층 P로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 동일한 방향, 즉 평행 상태가 되게 할 수 있다. 그 결과, 기억 소자(36)의 저항 상태는, 저저항 상태 RL이 될 수 있다.
이러한 방식으로, 초기화 동작 M1에 의해, 기억 소자들(35 및 36)의 저항 상태들이 리셋되고, 저저항 상태 RL이 될 수 있다.
초기화 동작 M1은, 복수의 메모리 셀(30)에 의해 동시에 수행될 수 있거나, 대안적으로 초기화 동작 M1은, 각 메모리 셀(30)에 의해 시분할 방식으로 수행될 수 있다는 점을 유의해야 한다. 예를 들어, 2개의 메모리 셀(30), 예를 들어, 메모리 셀들(301 및 302)은 1개의 제어선 CTRL에 결합될 수 있다. 메모리 셀(301)이 초기화 동작 M1을 행할 수 있는 반면, 메모리 셀(302)은 초기화 동작 M1을 행하지 않게 할 수 있다. 즉, 구동기(23)는, 도 5에 도시한 바와 같이, 메모리 셀(301)에 관련된 신호들 SCL1 및 SCL2의 전압들이 고레벨 전압 VH가 되게 할 수 있다. 도 7에 도시한 바와 같이, 구동기(23)는 메모리 셀(302)에 관련된 신호들 SCL1 및 SCL2의 전압들이 저레벨 전압 VL이 되게 할 수 있다. 이는, 메모리 셀(301)이 초기화 동작 M1을 행하게 할 수 있고, 메모리 셀(302)이 초기화 동작 M1을 행하지 않게 할 수 있다.
통상 동작 M2
반도체 회로(1)는, 초기화 동작 M1 후에, 통상 동작 M2를 행하여, SRAM 회로(40), 즉 휘발성 메모리에 대하여 정보를 기입하거나, 또는 SRAM 회로(40)로부터 정보를 판독할 수 있다.
통상 동작 M2에서는, 구동기(22)는, 도 5에 도시한 바와 같이, 신호 SRST의 전압이 고레벨이 되게 할 수 있다. 이는, 도 6c에 도시한 바와 같이, 트랜지스터(24)가 턴오프되게 하고, 트랜지스터(25)가 턴온되게 하여, 신호 SCTRL의 전압이 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 또한, 구동기(23)는, 도 5에 도시한 바와 같이, 신호 SBWL의 전압을 고레벨로 한다. 이는, 도 6c에 도시한 바와 같이, 트랜지스터들(26 및 28)이 턴오프되게 하고, 트랜지스터들(27 및 29)이 턴온되게 하여, 신호들 SCL1 및 SCL2의 전압들이 양자 모두 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다.
통상 동작 M2는, 메모리 셀(30)의 SRAM 회로(40)에 정보를 기입하거나, 또는 SRAM 회로(40)로부터 정보를 판독하는 것을 포함할 수 있다. 하나의 구체적이지만 비-제한적 예에서, SRAM 회로(40)에 정보를 기입할 때, 먼저, 구동기(23)가, 비트선들 BLT 및 BLB에 신호들을 인가할 수 있다. 신호들은 기입하는 정보에 대응하고, 서로 반전한 전압 레벨들을 가질 수 있다. 구동기(22)가, 신호 SAWL의 전압이 고레벨이 될 수 있게 하여, SRAM 회로(40)의 트랜지스터들(45 및 46)이 턴온되게 할 수 있다. 이는, SRAM 회로(40)에는, 비트선들 BLT 및 BLB의 전압들에 대응하는 정보가 기입되게 된다. SRAM 회로(40)로부터 정보를 판독할 때, 구동기(23)는, 비트선들 BLT 및 BLB를, 예를 들어 고레벨의 전압으로 각각 프리-차지(pre-charge)할 수 있다. 그 후에, 구동기(22)는, 신호 SAWL의 전압이 고레벨이 될 수 있게 하여, 트랜지스터들(45 및 46)을 턴온되게 할 수 있다. 이는, 비트선들 BLT 및 BLB 중 한쪽의 전압이, SRAM 회로(40)에 기억된 정보에 따라서 변하게 한다. 구동기(23)는, 비트선들 BLT 및 BLB에서의 전압들의 차를 검출하여, SRAM 회로(40)에 기억된 정보를 판독할 수 있다.
이 경우에, 신호들 SCTRL 및 SCL1의 전압들은 양자 모두 저레벨 전압 VL일 수 있다. 따라서, 기억 소자(35)에 전류가 흐르지 않고, 이는 기억 소자(35)의 저항 상태가 저저항 상태 RL로 유지될 수 있게 한다. 유사하게, 신호들 SCTRL 및 SCL2의 전압들은 양자 모두 저레벨 전압 VL이어서, 기억 소자(35)의 저항 상태가 저저항 상태 RL로 유지되게 할 수 있다.
기억 동작 M3
이어서, 전원 트랜지스터(12)를 턴오프함으로써 스탠바이 동작 M4를 행하는 것을 수반하는 경우에 대해서 설명한다. 이 경우에는, 반도체 회로(1)는, 스탠바이 동작 M4를 행하기 전에 기억 동작 M3을 행할 수 있어, SRAM 회로(40)에 기억된 정보를, 기억 소자들(35 및 36)이 기억하게 할 수 있다.
기억 동작 M3에서는, 구동기(22)는, 도 5에 도시한 바와 같이, 신호 SRST의 전압을 저레벨이 되게 할 수 있다. 이는, 도 6d에 도시한 바와 같이, 트랜지스터(24)가 턴온되게 하고, 트랜지스터(25)가 턴오프되게 하여, 신호 SCTRL의 전압이 고레벨 전압 VH, 즉 전원 전압 레벨이 될 수 있게 한다. 또한, 구동기(23)는, 도 5에 도시한 바와 같이, 신호 SBWL의 전압을 고레벨로 한다. 이는, 도 6d에 도시한 바와 같이, 트랜지스터들(26 및 28)이 턴오프되게 하고 트랜지스터들(27 및 29)이 턴온되게 하여, 신호들 SCL1 및 SCL2의 전압들이 양자 모두 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 이는, SRAM 회로(40)에 기억된 정보에 따라, 기억 소자들(35 및 36)의 저항 상태들이 설정되게 할 수 있다.
이 예에서는, 노드 N1에서의 전압 VN1이 고레벨 전압 VH일 수 있는 반면, 노드 N2에서의 전압 VN2가 저레벨 전압 VL일 수 있다. 이는 구동기(22)의 트랜지스터(24), 메모리 셀(30)의 기억 소자(35), 메모리 셀(30)의 트랜지스터(32), 및 구동기(23)의 트랜지스터(27)에서, 이 순서대로 기억 전류 Istore가 흐르게 한다. 이 경우에, 기억 소자(35)에서는, 기억 전류 Istore가 핀드층 P로부터 프리층 F로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 반대 방향, 즉 반평행 상태가 되게 할 수 있다. 그 결과, 기억 소자(35)의 저항 상태는, 고저항 상태 RH가 될 수 있다. 이러한 방식으로, 기억 동작 M3에 의해, 기억 소자들(35 및 36) 중 한쪽의 저항 상태가, 고저항 상태 RH가 될 수 있다.
기억 동작 M3은, 복수의 메모리 셀(30)에 의해 동시에 수행될 수 있거나, 대안적으로 기억 동작 M3은, 각 메모리 셀(30)에 의해 시분할 방식으로 수행될 수 있다는 점을 유의해야 한다. 예를 들어, 2개의 메모리 셀(30)은 1개의 제어선 CTRL에 결합될 수 있다. 제1 메모리 셀은 기억 동작 M3을 행할 수 있는 반면, 제2 메모리 셀은 기억 동작 M3을 행하지 않게 할 수 있다. 즉, 구동기(23)는, 도 5에 도시한 바와 같이, 제1 메모리 셀에 관련된 신호들 SCL1 및 SCL2의 전압들이 저레벨 전압 VL이 되게 할 수 있다. 구동기(23)는, 도 7에 도시한 바와 같이, 제2 메모리 셀에 관련된 신호들 SCL1 및 SCL2의 전압들이 고레벨 전압 VH가 되게 할 수 있다. 이는 제1 메모리 셀이 기억 동작 M3을 행하게 할 수 있고, 제2 메모리 셀이 기억 동작 M3을 행하지 않게 할 수 있다.
스탠바이 동작 M4
반도체 회로(1)는, 기억 동작 M3 후에, 전원 트랜지스터(12)를 턴오프함으로써 스탠바이 동작 M4를 행한다.
스탠바이 동작 M4에서는, 도 5에 도시한 바와 같이, 제어기(11)는, 전원 제어 신호 SPG의 전압을 고레벨이 되게 할 수 있다. 이는, 전원 트랜지스터(12)(도 1)가 턴오프되게 하여, 메모리 셀(30)로의 전원 공급이 정지하게 한다. 이 경우에, 도 6e에 도시한 바와 같이, 기억 소자들(35 및 36)의 저항 상태들은 유지될 수 있다.
재-기억 동작 M5
이어서, 스탠바이 동작 M4 후에, 전원 트랜지스터(12)를 턴온함으로써 통상 동작 M2를 행하는 것을 수반하는 경우에 대해서 설명한다. 이 경우에는, 반도체 회로(1)는, 먼저, 전원 트랜지스터(12)를 턴온한 후에, 재-기억 동작 M5를 행할 수 있어, 기억 소자들(35 및 36)에 기억된 정보를, SRAM 회로(40)가 기억하게 할 수 있다.
재-기억 동작 M5에서는, 도 5에 도시한 바와 같이, 제어기(11)는, 전원 제어 신호 SPG의 전압을 저레벨이 되게 할 수 있다. 이는, 전원 트랜지스터(12)(도 1)가 턴온되게 하여, 메모리 셀(30)에 전원 전압 VDD가 공급되게 한다. 또한, 구동기(22)는, 신호 SCL의 전압을 고레벨이 되게 할 수 있다. 이는, 도 6f에 도시한 바와 같이, 트랜지스터들(31 및 33)이 턴온되게 한다. 즉, SRAM 회로(40)는, 기억 소자들(35 및 36)에 전기적으로 결합될 수 있다. 또한, 구동기(22)는, 도 5에 도시한 바와 같이, 신호 SRST의 전압이 고레벨이 되게 할 수 있다. 이는, 도 6f에 도시한 바와 같이, 트랜지스터(24)가 턴오프되게 하고, 트랜지스터(25)가 턴온되게 하여, 신호 SCTRL의 전압이 저레벨 전압 VL, 즉 접지 레벨이 될 수 있게 한다. 또한, 구동기(23)는, 도 5에 도시한 바와 같이, 신호 SBWL의 전압이 고레벨이 되게 할 수 있다. 이는, 도 6f에 도시한 바와 같이, 트랜지스터들(26 및 28)이 턴오프되게 하고 트랜지스터들(27 및 29)이 턴온되게 하여, 신호들 SCL1 및 SCL2의 전압들이 양자 모두 저레벨 전압 VL, 즉 접지 레벨이 될 수 있게 한다. 따라서, 노드 N1은, 기억 소자(35)를 통해 접지될 수 있는 반면, 노드 N2는, 기억 소자(36)를 통해 접지될 수 있다. 이 경우에, 기억 소자들(35 및 36)의 저항 상태들은 서로 상이할 수 있기 때문에, 기억 소자들(35 및 36)의 저항 상태들에 따라, SRAM 회로(40)에서의 전압 상태가 결정될 수 있다.
이 예에서는, 기억 소자(35)의 저항 상태는 고저항 상태 RH일 수 있는 반면, 기억 소자(36)의 저항 상태는 저저항 상태 RL일 수 있다. 따라서, 노드 N1이, 높은 저항값에 의해 풀 다운될 수 있는 반면, 노드 N2는, 낮은 저항값에 의해 풀 다운될 수 있다. 이는 노드 N1에서의 전압 VN1이 고레벨 전압 VH가 되게 하고, 노드 N2에서의 전압 VN2가 저레벨 전압 VL이 되게 한다. 이러한 방식으로, 메모리 셀(30)에서는, 기억 소자들(35 및 36)에 기억된 정보에 따라, SRAM 회로(40)가 정보를 기억할 수 있다.
리셋 동작 M6
반도체 회로(1)는, 재-기억 동작 M5의 직후에 리셋 동작 M6을 행하여, 기억 소자들(35 및 36)의 저항 상태들을 미리 결정된 저항 상태로 리셋할 수 있다. 이 예에서는, 미리 결정된 저항 상태는 저저항 상태 RL일 수 있다.
리셋 동작 M6에서는, 도 5에 도시한 바와 같이, 구동기(22)는, 신호 SCL의 전압이 저레벨이 되게 할 수 있다. 이는, 도 6g에 도시한 바와 같이, 트랜지스터들(31 및 33)이 턴오프되게 한다. 또한, 구동기(22)는, 도 5에 도시한 바와 같이, 신호 SRST의 전압이 고레벨이 되게 할 수 있다. 이는, 도 6g에 도시한 바와 같이, 트랜지스터(24)가 턴오프되게 하고, 트랜지스터(25)가 턴온되게 하여, 신호 SCTRL의 전압이 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 또한, 구동기(23)는, 도 5에 도시한 바와 같이, 신호 SBWL의 전압이 저레벨이 되게 할 수 있다. 이는, 도 6g에 도시한 바와 같이, 트랜지스터들(26 및 28)이 턴온되게 하고, 트랜지스터들(27 및 29)이 턴오프되게 하여, 신호들 SCL1 및 SCL2의 전압들이 양자 모두 고레벨 전압 VH, 즉 전원 전압 레벨이 될 수 있게 한다. 따라서, 기억 소자(35 또는 36)는, 어느 쪽이 고저항 상태 RH의 저항 상태를 갖든지, 저저항 상태 RL의 저항 상태를 가질 수 있다.
이 예에서는, 노드 N1에서의 전압 VN1이 고레벨 전압 VH일 수 있는 반면, 노드 N2에서의 전압 VN2가 저레벨 전압 VL일 수 있다. 이는 구동기(23)의 트랜지스터(26), 메모리 셀(30)의 트랜지스터(32), 메모리 셀(30)의 기억 소자(35), 및 구동기(22)의 트랜지스터(25)에서, 이 순서대로, 리셋 전류 Ireset가 흐르게 한다. 이 경우에, 기억 소자(35)에서는, 리셋 전류 Ireset가 프리층 F로부터 핀드층 P로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 동일한 방향, 즉 평행 상태가 되게 할 수 있다. 그 결과, 기억 소자(35)의 저항 상태는, 저저항 상태 RL이 될 수 있다.
즉, 반도체 회로(1)에서는, 재-기억 동작 M5 직후에, SRAM 회로(40)의 정보가 재기입되기 전에 리셋 동작 M6이 수행될 수 있다. 따라서, 재-기억 동작 M5 직후에서는, 도 6f에 도시한 바와 같이, 노드 N1에서의 전압 VN1은 고레벨 전압 VH일 수 있는 반면, 노드 N2에서의 전압 VN2는 저레벨 전압 VL일 수 있다. 노드 N1의 전압 VN1은 고저항 상태 RH의 저항 상태를 갖는 기억 소자(35)에 대응할 수 있다. 노드 N2에서의 전압 VN2는 저저항 상태 RL의 저항 상태를 갖는 기억 소자(36)에 대응할 수 있다. 따라서, 리셋 동작 M6을 행하는 것은, 고저항 상태 RH의 저항 상태를 갖는 기억 소자(35)의 저항 상태를, 선택적으로 저저항 상태 RL이 될 수 있게 하는 것을 가능하게 한다.
따라서, 리셋 동작 M6에 의해, 기억 소자들(35 및 36)의 저항 상태들이 양자 모두 저저항 상태 RL이 될 수 있다.
리셋 동작 M6은, 복수의 메모리 셀(30)에 의해 동시에 수행될 수 있거나, 대안적으로 리셋 동작 M6은, 각 메모리 셀(30)에 의해 시분할 방식으로 수행될 수 있다는 점을 유의해야 한다. 예를 들어, 2개의 메모리 셀(30), 예를 들어, 메모리 셀들(301 및 302)이 1개의 제어선 CTRL에 결합될 수 있다. 메모리 셀(301)이 리셋 동작 M6을 행할 수 있는 반면, 메모리 셀(302)은 리셋 동작 M6을 행하지 않게 할 수 있다. 즉, 구동기(23)는, 도 5에 도시한 바와 같이, 메모리 셀(301)에 관련된 신호들 SCL1 및 SCL2의 전압들이 고레벨 전압 VH가 되게 할 수 있다. 도 7에 도시한 바와 같이, 구동기(23)는 메모리 셀(302)에 관련된 신호들 SCL1 및 SCL2의 전압들이 저레벨 전압 VL이 되게 할 수 있다. 이에 의해, 메모리 셀(301)이 리셋 동작 M6을 행하게 할 수 있고, 메모리 셀(302)이 리셋 동작 M6을 행하지 않게 할 수 있다.
그 이후, 반도체 회로(1)는, 통상 동작 M2(도 6c)를 행할 수 있다. 그 후, 반도체 회로(1)는, 통상 동작 M2, 기억 동작 M3, 스탠바이 동작 M4, 재-기억 동작 M5 및 리셋 동작 M6을 이 순서대로 반복할 수 있다.
설명된 바와 같이, 반도체 회로(1)는, 스탠바이 동작 M4 직전에 기억 동작 M3을 행할 수 있어, SRAM 회로(40), 즉 휘발성 메모리에 기억된 정보를, 기억 소자들(35 및 36), 즉 불휘발성 메모리가 기억하게 할 수 있다. 반도체 회로(1)는, 스탠바이 동작 M4 직후에 재-기억 동작 M5를 행할 수 있어, 기억 소자들(35 및 36)에 기억된 정보를, SRAM 회로(40)가 기억하게 할 수 있다. 따라서, 반도체 회로(1)에서는, 전원 공급을 재개한 후에, 짧은 시간 기간에서, 각 메모리 셀(30)이 전원 공급을 정지하기 전의 상태로 되돌릴 수 있게 하는 것이 가능하다.
이 경우에, 반도체 회로(1)에서는, 재-기억 동작 M5의 직후에, SRAM 회로(40)의 정보가 재기입되기 전에 리셋 동작 M6가 수행될 수 있다. 따라서, 반도체 회로(1)에서는, 기억 소자(35 또는 36)가, 어느 쪽이 고저항 상태 RH의 저항 상태를 갖든지, 선택적으로 저저항 상태 RL의 저항 상태를 가질 수 있게 하는 것이 가능하다. 이는 다음 기억 동작 M3에 대한 준비를 허용한다.
또한, 반도체 회로(1)는, 트랜지스터들(32 및 34)을 포함할 수 있다. 기억 동작 M3을 행할 때, 도 6d에 도시한 바와 같이, 트랜지스터들(32 및 34)을 통해 기억 소자들(35 및 36)에 기억 전류 Istore가 흐르도록 허용될 수 있다. 따라서, 반도체 회로(1)에서는, 이하에 설명하는 비교예의 경우와 비교하여, 소위 장애가 발생할 가능성을 감소시킬 수 있다.
또한, 반도체 회로(1)는, 트랜지스터들(32 및 34)을 포함하고, 초기화 동작 M1(도 6a 및 도 6b), 기억 동작 M3(도 6d) 및 리셋 동작 M6(도 6g)에서, 이 트랜지스터들(32 및 34)을 사용할 수 있다. 따라서, 반도체 회로(1)의 면적을 감소시킬 수 있다. 즉, 예를 들어 초기화 동작 M1에 사용되는 트랜지스터와, 기억 동작 M3에 사용되는 트랜지스터와, 리셋 동작 M6에 사용되는 트랜지스터를 개별적으로 제공하는 것은, 트랜지스터들의 수의 증가를 야기한다. 이는 반도체 회로의 면적이 증가할 가능성을 초래할 수 있다. 대조적으로, 반도체 회로(1)에서는, 초기화 동작 M1, 기억 동작 M3 및 리셋 동작 M6에서, 트랜지스터들(32 및 34)이 사용될 수 있다. 이는 트랜지스터들의 수의 감소를 허용할 수 있다. 그 결과, 반도체 회로(1)에서는, 반도체 회로(1)의 면적을 감소시킬 수 있다.
비교예
이어서, 비교예에 따른 반도체 회로(1R)와의 비교를 참조하여, 본 실시예의 작용들을 설명한다. 본 비교예는, 본 실시예에 따른 메모리 셀(30)에서, 트랜지스터들(32 및 34)을 제거한 것을 수반할 수 있다. 반도체 회로(1R)는, 본 실시예에 따른 반도체 회로(1)(도 1)과 마찬가지로, 메모리 회로를 포함할 수 있다. 메모리 회로는, 메모리 셀 어레이와, 구동기와, 구동기를 포함할 수 있다.
도 8은, 메모리 셀 어레이(21R)에서의 메모리 셀(30R)의 일 구성예를 나타낸다. 메모리 셀(30R)은, SRAM 회로(40)와, 트랜지스터들(31 및 33)과, 기억 소자들(37 및 38)을 포함할 수 있다. 즉, 메모리 셀(30R)은, 기억 소자들(35 및 36)을 기억 소자들(37 및 38)로 치환하고, 트랜지스터들(32 및 34)을 제거한 것을 제외하고는, 본 실시예에 따른 메모리 셀(30)과 동등할 수 있다.
도 9는, 기억 소자(37)의 일 구성예를 나타낸다. 기억 소자(38)에 대해서도 동일한 것이 적용된다는 점을 유의해야 한다. 이 예에서는, 핀드층 P는, 반도체 회로(1)의 칩에서 하층측에 배치된 트랜지스터(31)에 결합될 수 있다. 프리층 F는, 반도체 회로(1)의 칩에서 상층측에 배치된 제어선 CTRL에 결합될 수 있다. 즉, 기억 소자(37)는, 프리층 F, 터널 배리어층 I 및 핀드층 P가 상층측에서 이 순서대로 적층된, 소위 보텀 핀 구조(bottom pin structure)를 가질 수 있다.
반도체 회로(1R)는, 통상 동작 M2에서, SRAM 회로(40), 즉 휘발성 메모리가 정보를 기억하게 할 수 있다. 반도체 회로(1R)는, 스탠바이 동작 M4의 직전에, 기억 동작 M3을 행할 수 있어, SRAM 회로(40), 즉 휘발성 메모리에 기억된 정보를, 기억 소자들(37 및 38), 즉 불휘발성 메모리들이 기억하게 할 수 있다. 반도체 회로(1R)는, 스탠바이 동작 M4의 직후에 재-기억 동작 M5를 행할 수 있어, 기억 소자들(37 및 38)에 기억된 정보를, SRAM 회로(40)가 기억하게 할 수 있다.
도 10은, 반도체 회로(1R)에서의, 착안한 메모리 셀(30R)의 일 동작예를 나타낸다. 도 11a 및 도 11b는, 기억 동작 M3에서의 상태를 나타낸다. 비교예에 따른 반도체 회로(1R)에서는, 기억 동작 M3가 2회의 분할된 동작 M31 및 M32로 수행될 수 있다. 먼저, 도 10에 도시한 바와 같이, 구동기(22R)는, 기억 동작 M3, 즉 동작들 M31 및 M32에서, 신호 SCL의 전압을 고레벨이 되게 할 수 있다. 이는, 도 11a 및 도 11b에 도시한 바와 같이, 트랜지스터들(31 및 33)이 턴온되게 한다. 또한, 구동기(22R)는, 기억 동작 M3에서의 최초의 동작 M31에서 신호 SCTRL의 전압을 고레벨 전압 VH가 되게 할 수 있다. 이는, 메모리 셀(30R)에서는, 도 11a에 도시한 바와 같이,SRAM 회로(40)에 기억된 정보에 따라, 기억 소자들(37 및 38)의 한쪽에 전류가 흐르게 한다. 이 예에서는, 노드 N1에서의 전압 VN1이 고레벨 전압 VH일 수 있는 반면, 노드 N2에서의 전압 VN2가 저레벨 전압 VL일 수 있다. 따라서, 기억 소자(38), 트랜지스터(33) 및 인버터 IV1의 트랜지스터(42)에서, 이 순서대로 기억 전류 Istore1이 흐를 수 있다. 이 경우에, 기억 소자(38)에서는, 기억 전류 Istore1이 프리층 F로부터 핀드층 P에 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 동일한 방향, 즉 평행 상태가 되게 할 수 있다. 그 결과, 기억 소자(38)의 저항 상태는, 저저항 상태 RL이 될 수 있다. 그 이후, 구동기(22R)는, 다음 동작 M32에서, 신호 SCTRL의 전압을 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 이는, 메모리 셀(30R)에서는, 도 11b에 도시한 바와 같이, SRAM 회로(40)에 기억된 정보에 따라, 기억 소자들(37 및 38)의 다른 쪽에 전류가 흐르게 한다. 이 예에서는, 인버터 IV2의 트랜지스터(43), 트랜지스터(31) 및 기억 소자(37)에서, 이 순서대로 기억 전류 Istore2가 흐를 수 있다. 이 경우에, 기억 소자(37)에서는, 기억 전류 Istore2가 핀드층 P로부터 프리층 F로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 반대의 방향이 되게 할 수 있다. 그 결과, 기억 소자(37)의 저항 상태는, 고저항 상태 RH가 될 수 있다.
비교예에 따른 반도체 회로(1R)에서는, 기억 동작 M3에서의 최초의 동작 M31에서, 인버터 IV1의 트랜지스터(42)에 기억 전류 Istore1이 흐를 수 있다. 기억 동작 M3에서의 다음 동작 M32에서는, 인버터 IV2의 트랜지스터(32)로부터 기억 전류 Istore2가 흐를 수 있다. 따라서, 기억 전류들 Istore1 및 Istore2의 전류값들이 큰 경우에는, SRAM 회로(40)에 기억된 정보가 상실될 수 있어, 소위 장애가 발생할 가능성을 야기한다. 그러나, 이를 회피하기 위해서 SRAM 회로(40)의 트랜지스터들의 사이즈들을 증가시키는 것은, 반도체 회로(1)의 면적의 증가를 초래한다.
또한, 비교예에 따른 반도체 회로(1R)에서는, 기억 동작 M3가, 2개의 동작들 M31 및 M32에 의해, 기억 소자들(37 및 38) 각각이 하나의 정보를 기억하게 할 수 있는 것을 수반할 수 있다. 이는 2개의 동작 M31 및 M32 각각에 할당되는 시간 기간의 감소를 야기한다. 따라서, 정보 기입이 불충분하게 될 수 있어, 기입 에러가 발생할 가능성을 야기한다.
대조적으로, 본 실시예에 따른 반도체 회로(1)는, 트랜지스터들(32 및 34)을 포함할 수 있다. 기억 동작 M3을 행할 때, 도 6d에 도시한 바와 같이, 트랜지스터들(32 및 34)을 통해 기억 소자들(35 및 36)에 기억 전류 Istore가 흐르도록 허용될 수 있다. 따라서, 반도체 회로(1)에서는, SRAM 회로(40)에서 기억 전류 Istore가 흐르지 않게 할 수 있다. 이는 장애가 발생할 가능성을 감소시킬 수 있게 한다. 또한, SRAM 회로(40)의 트랜지스터들의 사이즈를 감소시킬 수 있어서, 반도체 회로(1)의 면적의 감소를 초래한다.
또한, 본 실시예에 따른 반도체 회로(1)에서는, 기억 동작 M3 전에, 미리 초기화 동작 M1 또는 리셋 동작 M6이 수행될 수 있다. 이는 비교예에 따른 반도체 회로(1R)와는 상이하게, 기억 동작 M3을 1개의 동작으로 행할 수 있게 한다. 따라서, 기억 소자들(35 및 36)로의 충분한 기입 시간을 확보할 수 있다. 이는 기입 에러의 더 낮은 발생 가능성을 초래한다.
효과들
설명된 바와 같이 본 실시예는, 트랜지스터들(32 및 34)을 제공하고, 트랜지스터들(32 및 34)을 통해 기억 소자들(35 및 36)에 기억 전류가 흐르게 할 수 있는 것을 수반할 수 있다. 따라서, 장애가 발생할 가능성을 감소시킬 수 있다.
본 실시예에서는, 초기화 동작, 기억 동작 및 리셋 동작에서 트랜지스터들(32 및 34)을 사용하는 것을 수반할 수 있다. 따라서, 반도체 회로의 면적을 감소시킬 수 있다.
변형예 1-1
전술한 실시예에서는, 톱 핀 구조(top pin structure)의 기억 소자들(35 및 36)(도 4)을 사용해서 메모리 셀(30)을 구성했지만, 이에 한정되는 것은 아니다. 보텀 핀 구조의 기억 소자들(37 및 38)(도 9)을 사용해서 메모리 셀(30A)을 구성할 수 있다. 이제, 본 변형예에 대해서 상세하게 설명한다.
도 12는, 반도체 회로(1)에서의, 착안한 메모리 셀(30A)의 일 동작예를 나타낸다. 도 13a 내지 도 13d는, 메모리 셀(30A)의 상태들을 나타낸다. 도 13a 및 도 13b는, 초기화 동작 M1에서의 상태들을 나타낸다. 도 13c는 기억 동작 M3에서의 상태를 나타낸다. 도 13d는 리셋 동작 M6에서의 상태를 나타낸다.
초기화 동작 M1에서는, 구동기(22)는, 도 12에 도시한 바와 같이, 신호 SRST의 전압을 저레벨이 되게 할 수 있다. 이는, 도 13a 및 도 13b에 도시한 바와 같이, 트랜지스터(24)가 턴온되게 하고, 트랜지스터(25)가 턴오프되게 하여, 신호 SCTRL의 전압이 고레벨 전압 VH, 즉 전원 전압 레벨이 될 수 있게 한다. 또한, 구동기(23)는, 도 12에 도시한 바와 같이, 신호 SBWL의 전압이 고레벨이 되게 할 수 있다. 이는, 도 13a 및 도 13b에 도시한 바와 같이, 트랜지스터들(26 및 28)이 턴오프되게 하고, 트랜지스터들(27 및 29)이 턴온되게 하여, 신호들 SCL1 및 SCL2의 전압이 양자 모두 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다.
초기화 동작 M1의 제1 사이클에서, 구동기(23)가, 비트선 BLT에 고레벨의 전압을 인가하고, 비트선 BLB에 저레벨의 전압을 인가할 수 있다. 구동기(22)가, 신호 SAWL의 전압이 고레벨이 될 수 있게 하여, SRAM 회로(40)의 트랜지스터들(45 및 46)이 턴온되게 할 수 있다. 이는, 도 13a에 도시한 바와 같이, 노드 N1에서의 전압 VN1이 고레벨 전압 VH가 되게 하고, 노드 N2에서의 전압 VN2가 저레벨 전압 VL이 되게 한다. 그 결과, 구동기(22)의 트랜지스터(24), 메모리 셀(30A)의 기억 소자(37), 메모리 셀(30A)의 트랜지스터(32), 및 구동기(23)의 트랜지스터(27)에서, 이 순서대로, 초기화 전류 Iinit1이 흐를 수 있다. 이 경우에, 기억 소자(37)에서는, 초기화 전류 Iinit1이 프리층 F로부터 핀드층 P로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ와 동일한 방향, 즉 평행 상태가 되게 할 수 있다. 그 결과, 기억 소자(37)의 저항 상태는, 저저항 상태 RL이 될 수 있다.
그 이후, 제2 사이클에서, 구동기(23)가, 비트선 BLT에 저레벨의 전압을 인가하고, 비트선 BLB에 고레벨의 전압을 인가할 수 있다. 구동기(22)가, 신호 SAWL의 전압이 고레벨이 될 수 있게 하여, SRAM 회로(40)의 트랜지스터들(45 및 46)이 턴온되게 할 수 있다. 이는, 도 13b에 도시한 바와 같이, 노드 N1에서의 전압 VN1이 저레벨 전압 VL이 되게 하고, 노드 N2에서의 전압 VN2가 고레벨 전압 VH가 되게 한다. 그 결과, 구동기(22)의 트랜지스터(24), 메모리 셀(30A)의 기억 소자(38), 메모리 셀(30A)의 트랜지스터(34), 및 구동기(23)의 트랜지스터(29)에서, 이 순서대로, 초기화 전류 Iinit2가 흐를 수 있다. 이 경우에, 기억 소자(38)에서는, 초기화 전류 Iinit2가 프리층 F로부터 핀드층 P로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 동일한 방향, 즉 평행 상태가 되게 할 수 있다. 그 결과, 기억 소자(38)의 저항 상태는, 저저항 상태 RL이 될 수 있다.
통상 동작 M2에서, 동작은 전술한 실시예의 동작(도 6c)과 유사할 수 있다.
기억 동작 M3에서는, 구동기(22)는, 도 12에 도시한 바와 같이, 신호 SRST의 전압을 고레벨이 되게 할 수 있다. 이는, 도 13c에 도시한 바와 같이, 트랜지스터(24)가 턴오프되게 하고, 트랜지스터(25)가 턴온되게 하여, 신호 SCTRL의 전압이 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 또한, 구동기(23)는, 도 12에 도시한 바와 같이, 신호 SBWL의 전압이 저레벨이 되게 할 수 있다. 이는, 도 13c에 도시한 바와 같이, 트랜지스터들(26 및 28)이 턴온되게 하고, 트랜지스터들(27 및 29)이 턴오프되게 하고, 신호들 SCL1 및 SCL2의 전압들이 양자 모두 고레벨 전압 VH, 즉 전원 전압 레벨이 되게 할 수 있다. 이는, SRAM 회로(40)에 기억된 정보에 따라, 기억 소자들(37 및 38)의 저항 상태들 설정되게 할 수 있다.
이 예에서는, 노드 N1에서의 전압 VN1이 고레벨 전압 VH일 수 있는 반면, 노드 N2에서의 전압 VN2가 저레벨 전압 VL일 수 있다. 이는 구동기(23)의 트랜지스터(26), 메모리 셀(30A)의 트랜지스터(32), 메모리 셀(30A)의 기억 소자(37), 및 구동기(22)의 트랜지스터(25)에서, 이 순서대로 기억 전류 Istore가 흐르게 한다. 이 경우에, 기억 소자(37)에서는, 기억 전류 Istore가 핀드층 P로부터 프리층 F로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 반대 방향, 즉 반평행 상태가 되게 할 수 있다. 그 결과, 기억 소자(37)의 저항 상태는, 고저항 상태 RH가 될 수 있다.
스탠바이 동작 M4에서 동작은, 전술한 실시예의 동작(도 6e)과 유사할 수 있다.
재-기억 동작 M5에서 동작은, 전술한 실시예의 동작(도 6f)과 유사할 수 있다.
리셋 동작 M6에서는, 구동기(22)는, 도 12에 도시한 바와 같이, 신호 SRST의 전압을 저레벨이 되게 할 수 있다. 이는, 도 13d에 도시한 바와 같이, 트랜지스터(24)가 턴온되게 하고, 트랜지스터(25)가 턴오프되게 하여, 신호 SCTRL의 전압이 고레벨 전압 VH, 즉 전원 전압 레벨이 되게 할 수 있다. 또한, 구동기(23)는, 도 12에 도시한 바와 같이, 신호 SBWL의 전압이 고레벨이 되게 할 수 있다. 이는, 도 13d에 도시한 바와 같이, 트랜지스터들(26 및 28)이 턴오프되게 하고 트랜지스터들(27 및 29)이 턴온되게 하여, 신호들 SCL1 및 SCL2의 전압들이 양자 모두 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 따라서, 기억 소자(37 또는 38)는, 어느 쪽이 고저항 상태 RH의 저항 상태를 갖든지, 저저항 상태 RL의 저항 상태를 가질 수 있다.
이 예에서는, 노드 N1에서의 전압 VN1이 고레벨 전압 VH일 수 있는 반면, 노드 N2에서의 전압 VN2가 저레벨 전압 VL일 수 있다. 따라서, 구동기(22)의 트랜지스터(24), 메모리 셀(30A)의 기억 소자(37), 메모리 셀(30A)의 트랜지스터(32), 및 구동기(23)의 트랜지스터(27)에서, 이 순서대로, 리셋 전류 Ireset가 흐르게 한다. 이 경우에, 기억 소자(37)에서는, 리셋 전류 Ireset가 프리층 F로부터 핀드층 P로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 동일한 방향, 즉 평행 상태가 되게 할 수 있다. 그 결과, 기억 소자(37)의 저항 상태는, 저저항 상태 RL이 될 수 있다.
변형예 1-2
전술한 실시예에서는, N형 MOS 트랜지스터들을 사용해서 트랜지스터들(32 및 24)을 구성했지만, 이에 한정되는 것은 아니다. 하나의 대안적 예에서, 도 14에 도시하는 메모리 셀(30B)과 같이, P형 MOS 트랜지스터를 사용할 수 있다. 메모리 셀(30B)은, 트랜지스터들(32B 및 34B)를 포함할 수 있다. 트랜지스터들(32B 및 34B)는, 각각 P형 MOS 트랜지스터일 수 있다. 트랜지스터(32B)는 노드 N2에 결합된 게이트, 제어선 CL1에 결합된 소스, 및 트랜지스터(31)의 소스 및 기억 소자(35)의 제1 단부에 결합된 드레인을 포함할 수 있다. 트랜지스터(34B)는 노드 N1에 결합된 게이트, 제어선 CL2에 결합된 소스, 및 트랜지스터(33)의 소스 및 기억 소자(36)의 제1 단부에 결합된 드레인을 포함할 수 있다. 즉, 본 변형예는, P형 MOS 트랜지스터를 사용해서 트랜지스터들(32B 및 34B)을 구성하는 것을 수반할 수 있고, 노드 N1에서의 전압 VN1과 노드 N2에서의 전압 VN2가 서로 반전하고 있는 것을 고려하여, 트랜지스터(32B)의 게이트를 노드 N2에 결합하고, 트랜지스터(34B)의 게이트를 노드 N1에 결합하는 것을 또한 수반할 수 있다.
변형예 1-3
전술한 실시예의 구성예에서는, 워드선들 AWL 및 제어선들 CTRL 및 CL이 도 2 및 도 3에서의 가로 방향으로 연장될 수 있는 반면, 비트선들 BLT 및 BLB 및 제어선들 CL1 및 CL2가 도 2 및 도 3에서의 세로 방향으로 연장될 수 있다. 그러나, 이는 한정되는 것은 아니다. 대안적 구성예가 예를 들어, 도 15에 도시하는 메모리 셀(30C)과 같이 가능할 수 있다. 메모리 셀 어레이는 본 변형예에 따른 메모리 셀(30C)을 포함할 수 있다. 메모리 셀 어레이(21C)는, 워드선들 AWL과, 제어선들 CTRL과, 제어선들 CL, CL1 및 CL2와, 비트선들 BLT 및 BLB를 포함할 수 있다. 이 예에서는, 제어선들 CL은, 도 15에서의 세로 방향으로 연장될 수 있다. 제어선들 CL은 본 변형예에 따른 구동기에 결합된 일단부를 각각 포함할 수 있다.
변형예 1-4
전술한 실시예에서는, 트랜지스터(32)의 드레인이 제어선 CL1에 결합될 수 있는 반면, 트랜지스터(34)의 드레인은 제어선 CL2에 결합될 수 있다. 그러나, 이는 한정되는 것은 아니다. 하나의 대안적 예에서, 도 16 및 도 17에 나타내는 메모리 셀 어레이와 같이, 트랜지스터들(32 및 34)의 드레인들은 양자 모두 제어선 CL1에 결합될 수 있다. 메모리 셀 어레이(21D)는, 복수의 워드선 AWL과, 복수의 제어선 CTRL과, 복수의 비트선 BLT와, 복수의 비트선 BLB와, 복수의 제어선 CL과, 복수의 제어선 CL1을 포함할 수 있다. 본 변형예에 따른 메모리 셀(30D)은, SRAM 회로(40)와, 트랜지스터들(31 내지 34)과, 기억 소자들(35 및 36)을 포함할 수 있다. 트랜지스터들(32 및 34)의 드레인들은, 제어선 CL1에 결합될 수 있다. 본 변형예에 따른 구동기(23D)는, 트랜지스터들(26 및 27)을 포함할 수 있다. 트랜지스터들(26 및 27)은 인버터를 구성할 수 있다. 구동기(23D)는, 이 인버터를 사용하여, 제어선들 CL1을 구동할 수 있다.
변형예 1-5
전술한 실시예에서는, P형 MOS 트랜지스터를 사용해서 전원 트랜지스터(12)를 구성했지만, 이것에 한정되는 것은 아니다. 하나의 대안적 예에서, 도 18)에 나타내는 반도체 회로(1E)와 같이, N형 MOS 트랜지스터를 사용해서 전원 트랜지스터를 구성할 수 있다. 반도체 회로(1E)는, 전원 트랜지스터(12E)와, 메모리 회로(20E)를 포함할 수 있다. 전원 트랜지스터(12E)는, 이 예에서는, N형 MOS 트랜지스터일 수 있다. 전원 트랜지스터(12E)는 전원 제어 신호 SPG가 공급되는 게이트, 메모리 회로(20E)에 결합된 드레인, 및 접지 전압 VSS1이 공급되는 소스를 포함할 수 있다. 이 구성에 의해, 반도체 회로(1E)에서는, 메모리 회로(20E)를 사용할 때, 전원 트랜지스터(12E)가 턴온되어, 접지 전압 VSS1을 메모리 회로(20E)에, 접지 전압 VSS로서 공급할 수 있다. 또한, 반도체 회로(1E)에서는, 메모리 회로(20E)를 사용하지 않을 때, 전원 트랜지스터(12E)가 턴오프될 수 있다.
변형예 1-6
전술한 실시예에서는, 전원 트랜지스터(12)가 단일로 제공될 수 있지만, 이것에 한정되는 것은 아니다. 하나의 대안으로, 예를 들어 도 19에 나타내는 반도체 회로(1F)와 같이, 복수의 전원 트랜지스터가 제공될 수 있다. 반도체 회로(1F)는, 제어기(11F), 복수의 전원 트랜지스터(121, 122, …), 및 메모리 회로(20F)를 포함할 수 있다. 제어기(11F)는, 전원 트랜지스터들(121, 122, 등)에 전원 제어 신호들 SPG1, SPG2, 등을 각각 공급하여 전원 트랜지스터들(121, 122, 등)을 턴온 또는 턴오프할 수 있다. 따라서, 제어기(11F)는 메모리 회로(20F)에 대한 전원 공급을 제어할 수 있다. 복수의 전원 트랜지스터(121, 122, 등)는, 예를 들어 메모리 회로(20F)에서의 복수의 각 뱅크에 대응하도록 제공될 수 있다. 따라서, 반도체 회로(1F)에서는, 메모리 회로(20F)의 뱅크들의 단위들에서, 전원 공급을 제어할 수 있다.
변형예 1-7
전술한 실시예에서는, 스핀 트랜스퍼 토크의 자기 터널 접합 소자를 사용하여 기억 소자들(35 및 36)을 구성할 수 있지만, 이것에 한정되는 것은 아니다. 소자가 그에 흐르는 전류의 방향에 따라 저항 상태가 가역적으로 변하는 한, 임의의 소자가 사용될 수 있다. 구체적이지만 비-제한적 예들은, 강유전체 메모리 소자, 및 ARAM(atomic random access memory)에 사용되는 메모리 소자를 포함할 수 있다. ARAM에 사용되는 메모리 소자는 이온 소스층과 저항 변화층의 적층 구성을 가질 수 있다.
기타의 변형예
또한, 변형예들 중 2개 이상이 조합될 수 있다.
2. 제2 실시예
이어서, 제2 실시예에 따른 반도체 회로(2)에 대해서 설명한다. 본 실시예는, 각 메모리 셀에 1개의 기억 소자를 제공하는 것을 수반할 수 있다. 전술한 제1 실시예에 따른 반도체 회로(1)의 컴포넌트들과 실질적으로 동일한 컴포넌트들이 동일한 참조 문자들에 의해 표시되고, 적절히 그 설명을 생략할 것이라는 점을 유의해야 한다.
도 1에 도시한 바와 같이, 반도체 회로(2)는, 메모리 회로(50)를 포함할 수 있다. 메모리 회로(50)는, 메모리 셀 어레이(51)와, 구동기들(52 및 53)을 포함할 수 있다.
도 20은, 메모리 셀 어레이(51)에서의 메모리 셀(60)의 일 구성예를 나타낸다. 도 21은, 메모리 셀 어레이(51)의 일 구성예를 나타낸다. 메모리 셀 어레이(51)는, 복수의 워드선 AWL과, 복수의 제어선 CTRL과, 복수의 비트선 BLT와, 복수의 비트선 BLB와, 복수의 제어선 CL과, 복수의 제어선 CL1을 포함할 수 있다. 워드선들 AWL은, 도 20 및 도 21에서의 가로 방향으로 연장될 수 있다. 워드선들 AWL는 구동기(52)에 결합되는 일단부를 각각 포함할 수 있어, 워드선들 AWL에 구동기(52)가 신호 SAWL을 인가하게 할 수 있다. 제어선들 CTRL은, 도 20 및 도 21에서의 가로 방향으로 연장될 수 있다. 제어선들 CTRL은 구동기(52)에 결합된 일단부를 각각 포함할 수 있어서, 제어선들 CTRL에 구동기(52)가 신호 SCTRL을 인가하게 할 수 있다. 비트선들 BLT는, 도 20 및 도 21에서의 세로 방향으로 연장될 수 있다. 비트선들 BLT는 구동기(53)에 결합된 일단부를 각각 포함할 수 있다. 비트선들 BLB는, 도 20 및 도 21에서의 세로 방향으로 연장될 수 있다. 비트선들 BLB는 구동기(53)에 결합된 일단부를 각각 포함할 수 있다. 제어선들 CL은, 도 20 및 도 21에서의 가로 방향으로 연장될 수 있다. 제어선들 CL은 구동기(52)에 결합된 일단부를 각각 포함할 수 있어, 제어선들 CL에 구동기(52)가 신호 SCL을 인가하게 할 수 있다. 제어선들 CL1은, 도 20 및 도 21에서의 세로 방향으로 연장될 수 있다. 제어선들 CL1은 구동기(53)에 결합된 일단부를 각각 포함할 수 있어, 제어선들 CL1에 구동기(53)가 신호 SCL1을 인가하게 할 수 있다.
메모리 셀(60)은, SRAM 회로(70)와, 트랜지스터들(31 및 32)과, 기억 소자(35)를 포함할 수 있다.
SRAM 회로(70)는, 트랜지스터들(71 내지 74, 45 및 46)을 포함할 수 있다. 트랜지스터들(71 내지 74)은, 전술한 제1 실시예에서의 트랜지스터들(41 내지 44)에 각각 대응할 수 있다. 트랜지스터들(71 및 72)은, 인버터 IV3을 구성할 수 있는 반면, 트랜지스터들(73 및 74)은, 인버터 IV4를 구성할 수 있다. 이 예에서는, 트랜지스터(73)의 게이트 길이 L73이 트랜지스터(71)의 게이트 길이 L71과 동등할 수 있다. 트랜지스터(73)의 게이트 폭 W73은 트랜지스터(71)의 게이트 폭 W71보다 넓어질 수 있다(W73>W71). 또한, 트랜지스터(72)의 게이트 길이 L72는 트랜지스터(74)의 게이트 길이 L74와 동등할 수 있다. 트랜지스터(72)의 게이트 폭 W72는 트랜지스터(74)의 게이트 폭 W74보다 넓어질 수 있다(W72>W74). 이는, 전원 투입 직후에, 인버터 IV4가 고레벨을 출력하기 더 쉽게 하고, 인버터 IV3이 저레벨을 출력하기 더 쉽게 한다. 따라서, SRAM 회로(70)는, 전원 투입 직후에 노드 N1에서의 전압 VN1이 고레벨이 되게 할 수 있는 구성을 가질 수 있다.
트랜지스터(31)는 제어선 CL에 결합된 게이트, 노드 N1에 결합된 드레인, 및 트랜지스터(32)의 소스 및 기억 소자(35)의 제1 단부에 결합된 소스를 포함할 수 있다. 트랜지스터(32)는 노드 N1에 결합된 게이트, 제어선 CL에 결합된 드레인, 및 트랜지스터(31)의 소스 및 기억 소자(35)의 제1 단부에 결합된 소스를 포함할 수 있다. 기억 소자(35)는 트랜지스터들(31 및 32)의 소스들에 결합된 제1 단부, 및 제어선 CTRL에 결합된 제2 단부를 포함할 수 있다.
구동기(52)는, 제어기(11)로부터 공급되는 제어 신호에 기초하여, 워드선들 AWL에 신호 SAWL을 인가하고, 제어선들 CTRL에 신호 SCTRL을 인가하고, 제어선들 CL에 신호 SCL을 인가할 수 있다. 도 21에 도시한 바와 같이, 구동기(52)는, 트랜지스터들(24 및 25)를 포함할 수 있다. 트랜지스터들(24 및 25)은 인버터를 구성할 수 있다. 구동기(52)는, 이 인버터를 사용하여, 제어선들 CTRL을 구동할 수 있다.
구동기(53)는, 제어기(11)로부터 공급되는 제어 신호에 기초하여, 제어선들 CL1에 신호 SCL1을 인가할 수 있다. 또한, 구동기(53)는, 제어기(11)로부터 공급되는 제어 신호 및 데이터에 기초하여, 비트선들 BLT 및 BLB를 통해, 메모리 셀 어레이(51)에 정보를 기입할 수 있다. 또한, 구동기(53)는, 제어기(11)로부터 공급되는 제어 신호에 기초하여, 비트선들 BLT 및 BLB를 통해, 메모리 셀 어레이(51)로부터 정보를 판독할 수 있다. 구동기(53)는 이와 같이 판독한 정보를 제어기(11)에 공급할 수 있다. 도 21에 도시한 바와 같이, 구동기(53)는, 트랜지스터들(26 및 27)을 포함할 수 있다. 트랜지스터들(26 및 27)은 인버터를 구성할 수 있다. 구동기(53)는, 이 인버터를 사용하여, 제어선들 CL1을 구동할 수 있다.
여기서, 인버터 IV3은, 본 개시에서의 “제1 회로”의 일 구체예에 대응한다. 인버터 IV4는, 본 개시에서의 “제2 회로”의 일 구체예에 대응한다. 트랜지스터(31)는, 본 개시에서의 “제1 트랜지스터”의 일 구체예에 대응한다. 트랜지스터(32)는, 본 개시에서의 “제2 트랜지스터”의 일 구체예에 대응한다. 기억 소자(35)는, 본 개시에서의 “제1 기억 소자”의 일 구체예에 대응한다. 트랜지스터(71)는, 본 개시에서의 “제3 트랜지스터”의 일 구체예에 대응한다. 트랜지스터(72)는, 본 개시에서의 “제6 트랜지스터”의 일 구체예에 대응한다. 트랜지스터(73)는, 본 개시에서의 “제4 트랜지스터”의 일 구체예에 대응한다. 트랜지스터(74)는, 본 개시에서의 “제5 트랜지스터”의 일 구체예에 대응한다.
도 22는, 반도체 회로(2)에서의, 착안한 메모리 셀(60)에 일 동작예를 나타낸다. 도 23a, 도 23b, 도 24a 내지 도 24d, 및 도 25a 내지 도 25c는, 메모리 셀(60)의 상태들을 나타낸다. 도 23a는 초기화 동작 M1에서의 상태를 나타낸다. 도 23b는 통상 동작 M2에서의 상태를 나타낸다. 도 24a 내지 도 24d는 노드 N1에서의 전압 VN1이 고레벨 전압 VH(VN1=VH)일 경우에서의 상태들을 나타낸다. 도 24a는 기억 동작 M3에서의 상태를 나타낸다. 도 24b는 스탠바이 동작 M4에서의 상태를 나타낸다. 도 24c는 재-기억 동작 M5에서의 상태를 나타낸다. 도 24d는 리셋 동작 M6에서의 상태를 나타낸다. 도 25a 내지 도 25c는 노드 N1에서의 전압 VN1이 저레벨 전압 VL(VN1=VL)일 경우에서의 상태들을 나타낸다. 도 25a는 기억 동작 M3에서의 상태를 나타낸다. 도 25b는 스탠바이 동작 M4에서의 상태를 나타낸다. 도 25c는 재-기억 동작 M5에서의 상태를 나타낸다.
초기화 동작 M1
초기화 동작 M1에서는, 제어기(11)는, 도 22에 도시한 바와 같이, 먼저, 전원 제어 신호 SPG의 전압을 저레벨이 되게 할 수 있다. 이는, 전원 트랜지스터(12)(도 1)가 턴온되게 하여, 메모리 셀(60)에 전원 전압 VDD가 공급되게 한다. 또한, 구동기(52)는, 신호 SCL의 전압을 저레벨이 되게 할 수 있다. 이는, 도 23a에 도시한 바와 같이, 트랜지스터(31)가 턴오프되게 한다. 또한, 구동기(52)는, 도 22에 도시한 바와 같이, 신호 SRST의 전압이 고레벨이 되게 할 수 있다. 이는, 도 23a에 도시한 바와 같이, 트랜지스터(24)가 턴오프되게 하고, 트랜지스터(25)가 턴온되게 하여, 신호 SCTRL의 전압이 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 또한, 구동기(53)는, 도 22에 도시한 바와 같이, 신호 SBWL의 전압이 저레벨이 되게 할 수 있다. 이는, 도 23a에 도시한 바와 같이, 트랜지스터(26)가 턴온되게 하고, 트랜지스터(27)가 턴오프되게 하여, 신호 SCL1의 전압이 고레벨 전압 VH, 즉 전원 전압 레벨이 되게 할 수 있다.
이 초기화 동작 M1에서는, 먼저, 구동기(53)가, 비트선 BLT에 고레벨의 전압을 인가하고, 비트선 BLB에 저레벨의 전압을 인가할 수 있다. 구동기(52)가, 신호 SAWL의 전압이 고레벨이 될 수 있게 하여, SRAM 회로(70)의 트랜지스터들(45 및 46)이 턴온되게 한다. 이는, 도 23a에 도시한 바와 같이, 노드 N1에서의 전압 VN1이 고레벨 전압 VH가 되게 하고, 노드 N2에서의 전압 VN2가 저레벨 전압 VL이 되게 한다. 그 결과, 구동기(53)의 트랜지스터(26), 메모리 셀(60)의 트랜지스터(32), 메모리 셀(60)의 기억 소자(35), 및 구동기(52)의 트랜지스터(25)에서, 이 순서대로, 초기화 전류 Iinit가 흐를 수 있다. 이 경우에, 기억 소자(35)에서는, 초기화 전류 Iinit가 프리층 F로부터 핀드층 P로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 동일한 방향, 즉 평행 상태가 되게 할 수 있다. 그 결과, 기억 소자(35)의 저항 상태는, 저저항 상태 RL이 될 수 있다.
통상 동작 M2
통상 동작 M2에서는, 구동기(52)는, 도 22에 도시한 바와 같이, 신호 SRST의 전압이 고레벨이 되게 할 수 있다. 이는, 도 23b에 도시한 바와 같이, 트랜지스터(24)가 턴오프되게 하고, 트랜지스터(25)가 턴온되게 하여, 신호 SCTRL의 전압이 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 또한, 구동기(53)는, 도 22에 도시한 바와 같이, 신호 SBWL의 전압이 고레벨이 되게 할 수 있다. 이는, 도 23b에 도시한 바와 같이, 트랜지스터(26)가 턴오프되게 하고, 트랜지스터(27)가 턴온되게 하여, 신호 SCL1의 전압이 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다.
통상 동작 M2는, 메모리 셀(60)의 SRAM 회로(70)에 정보를 기입하는 것을 수반하거나, 또는 대안적으로, SRAM 회로(70)로부터 정보를 판독하는 것을 수반할 수 있다. 이 경우에, 신호들 SCTRL 및 SCL1의 전압들은 양자 모두 저레벨 전압 VL일 수 있다. 따라서, 기억 소자(35)에 전류가 흐르지 않고, 이는 기억 소자(35)의 저항 상태가 저저항 상태 RL로 유지될 수 있게 한다.
기억 동작 M3
기억 동작 M3에서는, 구동기(52)는, 도 22에 도시한 바와 같이, 신호 SRST의 전압이 저레벨이 되게 할 수 있다. 이는, 도 24a 및 도 25a에 도시한 바와 같이, 트랜지스터(24)가 턴온되게 하고, 트랜지스터(25)가 턴오프되게 하여, 신호 SCTRL의 전압이 고레벨 전압 VH, 즉 전원 전압 레벨이 되게 할 수 있다. 또한, 구동기(53)는, 도 22에 도시한 바와 같이, 신호 SBWL의 전압이 고레벨이 되게 할 수 있다. 이에 의해, 도 24a 및 도 25a에 도시한 바와 같이, 트랜지스터(26)가 턴오프되게 하고 트랜지스터(27)가 턴온되게 하여, 신호 SCL1의 전압이 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 이는, SRAM 회로(70)에 기억된 정보에 따라, 기억 소자(35)의 저항 상태가 설정되게 할 수 있다.
하나의 구체적이지만 비-제한적 예에서, 예를 들어 도 24a에 도시한 바와 같이, 노드 N1에서의 전압 VN1이 고레벨 전압 VH(VN1=VH)일 경우에는, 구동기(52)의 트랜지스터(34), 메모리 셀(60)의 기억 소자(35), 메모리 셀(60)의 트랜지스터(32), 구동기(53)의 트랜지스터(27)에서, 이 순서대로 기억 전류 Istore가 흐를 수 있다. 이 경우에, 기억 소자(35)에서는, 기억 전류 Istore가 핀드층 P로부터 프리층 F로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 반대 방향, 즉 반평행 상태가 되게 할 수 있다. 그 결과, 기억 소자(35)의 저항 상태는, 고레벨 상태 RH가 될 수 있다.
또한, 예를 들어 도 25a에 도시한 바와 같이, 노드 N1에서의 전압 VN1이 저레벨 전압 VL(VN1=VL)일 경우에는, 기억 소자(35)에는 전류가 흐르지 않는다. 따라서, 기억 소자(35)의 저항 상태는, 저저항 상태 RL로 유지될 수 있다.
스탠바이 동작 M4
스탠바이 동작 M4에서는, 도 22에 도시한 바와 같이, 제어기(11)는, 전원 제어 신호 SPG의 전압을 고레벨이 되게 할 수 있다. 이는, 전원 트랜지스터(12)(도 1)가 턴오프되게 하고, 메모리 셀(60)로의 전원 공급의 정지를 야기한다. 이 경우에, 도 24b 및 도 25b에 도시한 바와 같이, 기억 소자(35)의 저항 상태는 유지될 수 있다.
재-기억 동작 M5
먼저, 제어기(11)는, 도 22에 도시한 바와 같이, 전원 제어 신호 SPG의 전압을 저레벨이 되게 할 수 있다. 이는, 전원 트랜지스터(12)(도 1)가 턴온되게 하여, 메모리 셀(60)에 전원 전압 VDD가 공급되게 할 수 있다. 또한, SRAM 회로(70)에서는, 노드 N1에서의 전압 VN1은 고레벨 전압 VH가 될 수 있는 반면, 노드 N2에서의 전압 VN2는 저레벨 전압 VL이 될 수 있다. 구체적으로, SRAM 회로(70)에서는, 인버터 IV4에서의 트랜지스터(73)의 게이트 폭 W73은 인버터 IV3에서의 트랜지스터(71)의 게이트 폭 W71보다 넓어질 수 있다(W73>W71). 인버터 IV3에서의 트랜지스터(72)의 게이트 폭 W72은 인버터 IV4에서의 트랜지스터(74)의 게이트 폭 W74보다 넓어질 수 있다(W72>W74). 이는, 전원 투입 직후에, 인버터 IV4가 고레벨을 출력하기 더 쉽게 하고, 인버터 IV3은 저레벨을 출력하기 더 쉽게 한다. 그 결과, 노드 N1에서의 전압 VN1이 고레벨 전압 VH가 되게 만들 수 있는 반면, 노드 N2에서의 전압 VN2는 저레벨 전압 VL이 되게 만들 수 있다.
재-기억 동작 M5에서는, 구동기(52)는, 도 22에 도시한 바와 같이, 신호 SCL의 전압을 고레벨이 되게 할 수 있다. 이는, 도 24c 및 도 25c에 도시한 바와 같이, 트랜지스터(31)가 턴온되게 한다. 또한, 구동기(52)는, 도 22에 도시한 바와 같이, 신호 SRST의 전압이 고레벨이 되게 할 수 있다. 이는, 도 24c 및 도 25c에 도시한 바와 같이, 트랜지스터(24)가 턴오프되게 하고, 트랜지스터(25)가 턴온되게 하여, 신호 SCTRL의 전압이 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 또한, 구동기(53)는, 도 22에 도시한 바와 같이, 신호 SBWL의 전압이 고레벨이 되게 할 수 있다. 이에 의해, 도 24c 및 도 25c에 도시한 바와 같이, 트랜지스터(26)가 턴오프되게 하고, 트랜지스터(27)가 턴온되게 하여, 신호 SCL1의 전압이 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 따라서, 노드 N1은, 기억 소자(35)를 통해 접지될 수 있다. 이 경우에, 기억 소자(35)의 저항 상태에 따라, SRAM 회로(70)에서의 전압 상태가 결정될 수 있다.
하나의 구체적이지만 비-제한적 예에서, 도 24c에 도시한 바와 같이, 기억 소자(35)의 저항 상태가 고저항 상태 RH일 경우에는, 노드 N1은, 낮은 저항값을 사용하여 풀 다운될 수 있다. 이 경우에, 인버터 IV4의 트랜지스터(73)를 통해 노드 N1을 향해서 흐르는 전류는, 노드 N1로부터 트랜지스터(31) 및 기억 소자(35)를 통해 제어선 CTRL에 흐르는 전류보다 커질 수 있다. 따라서, 노드 N1에서의 전압 VN1은, 고레벨 전압 VH로 유지될 수 있다. 그 직후에, 이 메모리 셀(60)은, 리셋 동작 M6을 행할 수 있다.
한편, 도 25c에 도시한 바와 같이, 기억 소자(35)의 저항 상태가 저저항 상태 RL일 경우에는, 노드 N1은, 낮은 저항값을 사용하여 풀 다운될 수 있다. 이 경우에, 인버터 IV4의 트랜지스터(73)를 통해 노드 N1을 향해 흐르는 전류는, 노드 N1로부터 트랜지스터(31) 및 기억 소자(35)를 통해 제어선 CTRL에 흐르는 전류보다 작을 수 있다. 따라서, 노드 N1에서의 전압 VN1은, 저레벨 전압 VL이 될 수 있다. 그 이후, 이 메모리 셀(60)은, 통상 동작 M2를 행할 수 있다. 구체적으로, 기억 소자(35)의 저항 상태는 이미 저저항 상태 RL이기 때문에, 이 메모리 셀(60)은, 리셋 동작 M6을 행하지 않고, 통상 동작 M2를 행할 수 있다.
리셋 동작 M6
리셋 동작 M6에서는, 도 22에 도시한 바와 같이, 구동기(52)는, 신호 SCL의 전압을 저레벨이 되게 할 수 있다. 이는, 도 24d에 도시한 바와 같이, 트랜지스터(31)가 턴오프되게 한다. 또한, 구동기(52)는, 도 22에 도시한 바와 같이, 신호 SRST의 전압이 고레벨이 되게 할 수 있다. 이는, 도 24d에 도시한 바와 같이, 트랜지스터(24)가 턴오프되게 하고, 트랜지스터(25)가 턴온되게 하여, 신호 SCTRL의 전압이 저레벨 전압 VL, 즉 접지 레벨이 되게 할 수 있다. 또한, 구동기(53)는, 도 22에 도시한 바와 같이, 신호 SBWL의 전압이 저레벨이 되게 할 수 있다. 이는, 도 24d에 도시한 바와 같이, 트랜지스터(26)가 턴온되게 하고, 트랜지스터(27)가 턴오프되게 하여, 신호 SCL1의 전압이 고레벨 전압 VH, 즉 전원 전압 레벨이 되게 할 수 있다.
이 리셋 동작 M6에서는, 노드 N1에서의 전압 VN1은 고레벨 전압 VH이 될 수 있다. 따라서, 구동기(53)의 트랜지스터(26), 메모리 셀(60)의 트랜지스터(32), 메모리 셀(60)의 기억 소자(35), 및 구동기(52)의 트랜지스터(25)에서, 이 순서대로, 리셋 전류 Ireset가 흐를 수 있다. 이 경우에, 기억 소자(35)에서는, 리셋 전류 Ireset가 프리층 F로부터 핀드층 P로 흐를 수 있다. 이는 프리층 F의 자화 FJ의 방향이 핀드층 P의 자화 PJ의 방향과 동일한 방향, 즉 평행 상태가 되게 할 수 있다. 그 결과, 기억 소자(35)의 저항 상태는, 저저항 상태 RL이 될 수 있다. 그 이후, 이 메모리 셀(60)은, 통상 동작 M2를 행할 수 있다.
설명된 바와 같이, 반도체 회로(2)에서는, 메모리 셀들(60) 각각은, 1개의 기억 소자(35) 및 2개의 트랜지스터(31 및 32)을 포함할 수 있다. 따라서, 반도체 회로(2)에서는, 제1 실시예에 따른 반도체 회로(1)와 비교하여, 소자들의 수를 감소시킬 수 있다. 이는 메모리 셀(60)의 면적을 감소시킬 수 있고, 그 결과, 반도체 회로(2)의 면적의 감소를 초래한다.
또한, 반도체 회로(2)에서는, SRAM 회로(70)는 노드 N1에서의 전압 VN1이 전원 투입 직후에 고레벨 전압 VH가 되게 할 수 있는 구성을 가질 수 있다. 따라서, 1개의 기억 소자(35)로, 재-기억 동작 M5를 달성할 수 있다.
구체적으로, 제1 실시예에 따른 반도체 회로(1)에서는, 예를 들어 기억 소자(35)의 저항 상태가 고저항 상태 RH이며, 기억 소자(36)의 저항 상태가 저저항 상태 RL일 경우에는, 재-기억 동작 M5에서, 도 6f에 도시한 바와 같이, 노드 N2가 낮은 저항값에 의해 풀 다운될 수 있다. 따라서, 노드 N2에서의 전압 VN2가 저레벨 전압 VL이 될 수 있다. 이는 노드 N1에서의 전압 VN1이 고레벨 전압 VH이 될 수 있게 하는 것을 가능하게 한다. 그러나, 이 반도체 회로(1)에서의 메모리 셀(30)로부터, 간단히 트랜지스터들(33 및 34) 및 기억 소자(36)를 제거한 구성에서는, 재-기억 동작 M5를 행하려는 시도로, 노드 N1에서의 전압 VN1이 고레벨 전압 VH가 되게 할 수 있는 것이 곤란하다.
대조적으로, 반도체 회로(2)에서, SRAM 회로(70)는 노드 N1에서의 전압 VN1이 전원 투입 직후에 고레벨 전압 VH가 되게 할 수 있는 구성을 가질 수 있다. 따라서, 기억 소자(35)의 저항 상태가 고저항 상태 RH일 경우에는, 재-기억 동작 M5에서, 도 24c에 도시한 바와 같이, 전압 VN1이 고레벨 전압 VH로 유지될 수 있다. 기억 소자(35)의 저항 상태가 저저항 상태 RL일 경우에는, 재-기억 동작 M5에서, 도 25c에 도시한 바와 같이, 전압 VN1이 고레벨 전압 VH로부터 저레벨 전압 VL로 변할 수 있다. 따라서, 반도체 회로(2)에서는, 1개의 기억 소자(35)로, 재-기억 동작 M5를 달성할 수 있다.
전술한 바와 같이 본 실시예에서는, 메모리 셀들 각각은, 1개의 기억 소자(35) 및 2개의 트랜지스터(31 및 32)를 포함할 수 있다. 따라서, 반도체 회로의 면적을 감소시킬 수 있다.
본 실시예에서, SRAM 회로는 노드 N1에서의 전압 VN1이 전원 투입 직후에 고레벨 전압이 되게 할 수 있는 구성을 가질 수 있다. 따라서, 1개의 기억 소자로 재-기억 동작을 달성할 수 있다.
변형예 2-1
전술한 실시예에서는, 인버터들 IV3 및 IV4에서의 트랜지스터들(71 내지 74)의 게이트 폭 W의 설정이 제공될 수 있다. 그러나, 이는 한정되는 것은 아니다. 하나의 대안적 예에서, 인버터들 IV3 및 IV4에서의 트랜지스터들(71 내지 74)의 게이트 길이들 L의 설정이 제공될 수 있다. 하나의 구체적이지만 비-제한적 예에서, 인버터 IV4에서의 트랜지스터(73)의 게이트 길이 L73는 인버터 IV3에서의 트랜지스터(71)의 게이트 길이 L71보다 짧아질 수 있다(L73<L71). 인버터 IV3에서의 트랜지스터(72)의 게이트 길이 L72는 인버터 IV4에서의 트랜지스터(74)의 게이트 길이 L74보다 짧아질 수 있다(L72<L74). 이 경우에도, 노드 N1에서의 전압 VN1이 전원 투입 직후에 고레벨 전압 VH이 되게 할 수 있다.
변형예 2-2
전술한 실시예에서는, 인버터 IV4에서의 트랜지스터(73)의 게이트 폭 W73이 인버터 IV3에서의 트랜지스터(71)의 게이트 폭 W71보다 넓어질 수 있다(W73>W71). 인버터 IV3에서의 트랜지스터(72)의 게이트 폭 W72은 인버터 IV4에서의 트랜지스터(74)의 게이트 폭 W74보다 넓어질 수 있다(W72>W74). 그러나, 이는 한정되는 것은 아니다. 하나의 대안으로, 트랜지스터들(72 및 74)의 게이트 폭들 W72 및 W74가 서로 동등할 수 있는 반면, 인버터 IV4에서의 트랜지스터(73)의 게이트 폭 W73은 인버터 IV3에서의 트랜지스터(71)의 게이트 폭 W71보다 넓어질 수 있다(W73>W71). 다른 대안적 예에서, 트랜지스터들(71 및 73)의 게이트 폭들 W71 및 W73이 서로 동등할 수 있는 반면, 인버터 IV3에서의 트랜지스터(72)의 게이트 폭 W72는 인버터 IV4에서의 트랜지스터(74)의 게이트 폭 W74보다 넓어질 수 있다(W72>W74). 이 경우에도, 노드 N1에서의 전압 VN1이 전원 투입 직후에 고레벨 전압 VH이 되게 할 수 있다.
변형예 2-3
이 실시예에 따른 반도체 회로(2)에, 전술한 제1 실시예의 변형예들 중 하나 이상을 적용할 수 있다.
3. 응용예들 및 적용예들
이어서, 전술한 실시예들 및 변형예들에서 설명한 기술의 응용예들 및 전자 장치들에의 적용예들에 대해서 설명한다.
응용예들
전술한 실시예들에서는, 본 기술을 SRAM 회로들(40 및 70)에 응용했지만, 이것에 한정되는 것은 아니다. 하나의 대안적 예에서, 본 기술을, 예를 들어 도 26a 내지 도 26d에 나타낸 플립플롭 회로들(101 내지 104)에 응용할 수 있다. 플립플롭 회로(101)는, 마스터 래치 회로(101M) 및 슬레이브 래치 회로(101S)를 포함하는 소위 마스터 슬레이브 D형 플립플롭 회로일 수 있다. 플립플롭 회로들(102 내지 104)에 대해서도 동일한 것이 적용될 수 있다는 점을 유의해야 한다.
도 27은, 본 응용예에 따른 플립플롭 회로(201)의 일 구성예를 나타낸다. 플립플롭 회로(201)는, 도 26a에 나타낸 플립플롭 회로(101)에, 전술한 실시예들에 따른 기술을 응용한 예일 수 있다. 플립플롭 회로(201)는, 마스터 래치 회로(101M)와, 슬레이브 래치 회로(201S)를 포함할 수 있다. 슬레이브 래치 회로(201S)에는, 전술한 제1 실시예에 따른 기술이 응용될 수 있다. 슬레이브 래치 회로(201S)는, 인버터들 IV5 및 IV6과, 트랜스미션 게이트 TG와, 스위치(99)와, 트랜지스터들(31 내지 34)과, 기억 소자들(35 및 36)을 포함할 수 있다. 인버터 IV5는 노드 N1에 결합된 입력 단자, 및 노드 N2에 결합된 출력 단자를 포함할 수 있다. 인버터 IV6는 노드 N2에 결합된 입력 단자, 및 트랜스미션 게이트 TG의 제1 단부 및 스위치(99)의 제1 단부에 결합된 출력 단자를 포함할 수 있다. 트랜스미션 게이트 TG는 인버터 IV6의 출력 단자 및 스위치(99)의 제1 단부에 결합된 제1 단부, 및 노드 N1에 결합된 제2 단부를 포함할 수 있다. 스위치(99)는 인버터 IV6의 출력 단자 및 트랜스미션 게이트 TG의 제1 단부에 결합된 제1 단부, 및 노드 N1에 결합된 제2 단부를 포함할 수 있다. 스위치(99)는, 통상 동작 M2를 행할 때 턴오프되고, 초기화 동작 M1, 기억 동작 M3, 재-기억 동작 M5 및 리셋 동작 M6을 행할 때 턴온될 수 있다.
이 예에서는, 슬레이브 래치 회로에, 전술한 실시예들에 따른 기술을 응용했지만, 이것에 한정되는 것은 아니라는 점을 유의해야 한다. 하나의 대안적 예에서, 마스터 래치 회로에 전술한 실시예에 따른 기술을 응용할 수 있다.
전자 장치들에의 적용예들
도 28은, 전술한 예시적인 실시예들에 따른 등의 반도체 회로들이 적용될 수 있는 스마트폰의 외관을 나타낸다. 이 스마트폰은, 예를 들어 본체(310), 표시 유닛(320) 및 배터리(330)를 포함할 수 있다.
전술한 예시적인 실시예들에 따른 반도체 회로들은, 전술한 바와 같은 스마트폰 외에, 다양한 분야의 전자 장치들에 적용될 수 있다. 전자 장치들의 비-제한적 예들은 디지털 카메라, 노트북형 퍼스널 컴퓨터, 휴대형 게임기, 및 비디오 카메라를 포함할 수 있다. 특히, 본 기술은, 배터리를 포함하는 휴대형 전자 장치에 효과적으로 적용될 수 있다.
실시예들 및 변형예들, 및 그것들의 구체적인 응용예들 및 전자 장치들에의 적용예들을 전술한 바와 같이 설명했지만, 본 기술의 내용들은 전술한 예시적인 실시예들에 한정되지 않고, 다양한 방식으로 변형될 수 있다.
일례로서, 전술한 예시적인 실시예들에서는, 초기화 동작 M1을 행하는 것은, 기억 소자들(35 및 36)의 저항 상태들이 저저항 상태 RL이 되게 할 수 있다. 그러나, 이는 한정되는 것은 아니다. 하나의 대안으로, 기억 소자들(35 및 36)의 저항 상태들은 고저항 상태 RH가 될 수 있다.
또한, 다른 예로서, 전술한 응용예들에서는, 본 기술을 D형 플립플롭 회로에 응용했지만, 이것에 한정되는 것은 아니다. 예를 들어 다른 플립플롭 회로들에 본 기술을 응용할 수 있거나, 또는 대안적으로 본 기술을 래치 회로에 응용할 수 있다.
본 명세서에 기재된 효과들은 단지 예시된 것이며 한정되는 것은 아니고, 본 개시의 효과들은 다른 효과들일 수 있거나, 또는 다른 효과들을 추가로 포함할 수 있다는 점을 유의해야 한다.
본 기술은 이하의 구성을 가질 수 있다는 점을 유의해야 한다.
(1) 반도체 회로로서,
제1 노드에서의 전압에 기초하여, 제1 노드에서의 전압의 반전 전압을 생성하고, 그 반전 전압을 제2 노드에 인가할 수 있는 제1 회로;
제2 노드에서의 전압에 기초하여, 제2 노드에서의 전압의 반전 전압을 생성하고, 그 반전 전압을 제1 노드에 인가할 수 있는 제2 회로;
턴온되어 제1 노드를 제3 노드에 결합하는 제1 트랜지스터;
드레인과, 소스와, 제1 노드 또는 제2 노드에 결합된 게이트를 포함하고, 드레인 및 소스의 한쪽이 제3 노드에 결합되고, 드레인 및 소스의 다른 쪽에 제1 제어 전압이 공급되는 제2 트랜지스터;
제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함하고, 제1 저항 상태 또는 제2 저항 상태를 취할 수 있는 제1 기억 소자; 및
제1 트랜지스터의 동작을 제어하고, 제1 제어 전압 및 제2 제어 전압을 생성하는 구동기를 포함하는, 반도체 회로.
(2) (1)에 있어서,
구동기는, 제1 기간에서,
제1 트랜지스터를 턴오프하고,
제1 제어 전압 및 제2 제어 전압이 서로 다르게 할 수 있고,
제1 제어 전압 및 제2 제어 전압의 차전압(difference voltage) 극성을 제1 극성으로서 설정하여, 제1 기억 소자의 저항 상태가, 제1 노드에서의 전압에 따른 저항 상태가 되게 할 수 있는, 반도체 회로.
(3) (2)에 있어서,
구동기는, 제1 기간 후의 제2 기간에서, 제1 트랜지스터를 턴온하여, 제1 노드에서의 전압을, 제1 기억 소자의 저항 상태에 따른 전압으로서 설정하는, 반도체 회로.
(4) (3)에 있어서,
제1 기간과 제2 기간 사이의 제3 기간에서, 제1 회로 및 제2 회로로의 전원 공급이 정지되는, 반도체 회로.
(5) (3) 또는 (4)에 있어서,
구동기는, 제2 기간 후의 제4 기간에서,
제1 트랜지스터를 턴오프하고,
제1 제어 전압 및 제2 제어 전압이 서로 다르게 할 수 있고,
차전압의 극성을 제1 극성과 다른 제2 극성으로서 설정하여, 제1 기억 소자의 저항 상태가 제1 저항 상태가 되게 할 수 있는, 반도체 회로.
(6) (5)에 있어서,
구동기는, 제2 기간에 제1 노드에서의 전압을 설정한 후 및 제1 노드에서의 전압이 변하기 전에, 제4 기간에 제1 기억 소자의 저항 상태가 제1 저항 상태가 되게 할 수 있는, 반도체 회로.
(7) (2) 내지 (6) 중 어느 하나에 있어서,
구동기는, 제1 기간 전에 제5 기간에서,
제1 트랜지스터를 턴오프하고,
제1 노드에서의 전압을 미리 결정된 전압으로서 설정하고,
제1 제어 전압 및 제2 제어 전압이 서로 다르게 할 수 있고,
차전압의 극성을 제1 극성과 다른 제2 극성으로서 설정하여, 제1 기억 소자의 저항 상태가 제1 저항 상태가 되게 할 수 있는, 반도체 디바이스.
(8) (1) 내지 (7) 중 어느 하나에 있어서,
제1 회로 및 제2 회로는, 전원 투입 후에 제1 노드에서의 전압이 미리 결정된 초기 전압이 되게 할 수 있는, 반도체 디바이스.
(9) (8)에 있어서,
제1 회로는, 턴온되어 제1 전원을 제2 노드에 결합하는 제3 트랜지스터를 포함하고, 제1 전원은 초기 전압에 대응하며,
제2 회로는, 턴온되어 제1 전원을 제1 노드에 결합하는 제4 트랜지스터를 포함하고, 제4 트랜지스터는 제3 트랜지스터의 게이트 폭보다 넓은 게이트 폭을 갖는, 반도체 디바이스.
(10) (8) 또는 (9)에 있어서,
제2 회로는, 턴온되어 제2 전원을 제1 노드에 결합하는 제5 트랜지스터를 포함하고, 제2 전원은 초기 전압과 다른 전압에 대응하며,
제1 회로는, 턴온되어 제2 전원을 제2 노드에 결합하는 제6 트랜지스터를 포함하고, 제6 트랜지스터는 제5 트랜지스터의 게이트 폭보다 넓은 게이트 폭을 갖는, 반도체 회로.
(11) (8) 내지 (10) 중 어느 하나에 있어서,
제1 회로는, 턴온되어 제1 전원을 제2 노드에 결합하는 제3 트랜지스터를 포함하고, 제1 전원은 초기 전압에 대응하며,
제2 회로는, 턴온되어 제1 전원을 제1 노드에 결합하는 제4 트랜지스터를 포함하고, 제4 트랜지스터는 제3 트랜지스터의 게이트 길이보다 짧은 게이트 길이를 갖는, 반도체 회로.
(12) (8) 내지 (11) 중 어느 하나에 있어서,
제2 회로는, 턴온되어 제2 전원을 제1 노드에 결합하는 제5 트랜지스터를 포함하고, 제2 전원은 초기 전압과 다른 전압에 대응하며,
제1 회로는, 턴온되어 제2 전원을 제2 노드에 결합하는 제6 트랜지스터를 포함하고, 제6 트랜지스터는 제5 트랜지스터의 게이트 길이보다 짧은 게이트 길이를 갖는, 반도체 회로.
(13) (8) 내지 (12) 중 어느 하나에 있어서,
제2 회로는, 턴온되어 제1 전원을 제1 노드에 결합하는 제4 트랜지스터를 포함하고, 제1 전원은 초기 전압에 대응하며,
제4 트랜지스터가 턴온되는 것에 의해, 제1 전원으로부터 제1 노드로 흐르는 전류의 전류값은, 제1 트랜지스터가 턴온되고, 제1 기억 소자의 저항 상태가 제1 저항 상태인 것에 의해, 제1 노드로부터 제1 트랜지스터를 통해 제1 기억 소자로 흐르는 전류의 전류값인 제1 전류값과, 제1 트랜지스터가 턴온되고, 제1 기억 소자의 저항 상태가 제2 저항 상태인 것에 의해, 제1 노드로부터 제1 트랜지스터를 통해 제1 기억 소자로 흐르는 전류의 전류값인 제2 전류값 사이인, 반도체 회로.
(14) (1) 내지 (13) 중 어느 하나에 있어서,
제4 노드에서의 전압에 기초하여, 제4 노드에서의 전압의 반전 전압을 생성하고, 그 반전 전압을 제5 노드에 인가할 수 있는 제3 회로;
제5 노드에서의 전압에 기초하여, 제5 노드에서의 전압의 반전 전압을 생성하고, 그 반전 전압을 제4 노드에 인가할 수 있는 제4 회로;
턴온되어 제4 노드를 제6 노드에 결합하는 제7 트랜지스터;
드레인과, 소스와, 제4 노드 또는 제5 노드에 결합된 게이트를 포함하고, 드레인 및 소스의 한쪽이 제6 노드에 결합되고, 드레인 및 소스의 다른 쪽에 제1 제어 전압이 공급되는 제8 트랜지스터; 및
제6 노드에 결합된 제1 단부 및 제3 제어 전압이 공급되는 제2 단부를 포함하고, 제1 저항 상태 또는 제2 저항 상태를 취할 수 있는 제2 기억 소자를 추가로 포함하는, 반도체 회로.
(15) (1) 내지 (14) 중 어느 하나에 있어서,
턴온되어 제2 노드를 제7 노드에 결합하는 제9 트랜지스터;
드레인과, 소스와, 제1 노드 또는 제2 노드에 결합된 게이트를 포함하고, 드레인 및 소스의 한쪽이 제7 노드에 결합되고, 드레인 및 소스의 다른 쪽에 제4 제어 전압이 공급되는 제10 트랜지스터; 및
제7 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함하고, 제1 저항 상태 또는 제2 저항 상태를 취할 수 있는 제3 기억 소자를 추가로 포함하는, 반도체 회로.
(16) (1) 내지 (15) 중 어느 하나에 있어서, 턴온되어 제1 회로 및 제2 회로에 대해 전원 공급을 행하는 제11 트랜지스터를 추가로 포함하는, 반도체 디바이스.
(17) (1) 내지 (16) 중 어느 하나에 있어서,
제1 저항 상태는, 제2 저항 상태보다 저항값이 낮은 상태인, 반도체 회로.
(18) (1) 내지 (16) 중 어느 하나에 있어서,
제1 저항 상태는, 제2 저항 상태보다 저항값이 높은 상태인, 반도체 회로.
(19) (1) 내지 (18) 중 어느 하나에 있어서,
제1 기억 소자는, 제1 단자 및 제2 단자를 포함하고, 제1 단자와 제2 단자 사이에 흐르는 전류의 방향에 따라 가역적으로 저항 상태가 변하는 것을 이용하여 정보를 기억하는, 반도체 회로.
(20) (19)에 있어서,
제1 기억 소자는, 스핀 트랜스퍼 토크의 기억 소자인, 반도체 회로.
(21) (1) 내지 (20) 중 어느 하나에 있어서,
제1 회로 및 제2 회로는, SRAM 회로를 구성하는, 반도체 회로.
(22) (1) 내지 (20) 중 어느 하나에 있어서,
제1 회로 및 제2 회로는, 래치 회로를 구성하는, 반도체 회로.
(23) (22)에 있어서,
래치 회로는, 마스터 래치 회로와 슬레이브 래치 회로를 포함하는 플립플롭 회로의 슬레이브 래치 회로인, 반도체 회로.
(24) 구동 방법으로서,
제1 노드에서의 전압에 기초하여, 제1 노드에서의 전압의 반전 전압을 생성하고, 그 반전 전압을 제2 노드에 인가할 수 있는 제1 회로와, 제2 노드에서의 전압에 기초하여, 제2 노드에서의 전압의 반전 전압을 생성하고, 그 반전 전압을 제1 노드에 인가할 수 있는 제2 회로와, 턴온되어 제1 노드를 제3 노드에 결합하는 제1 트랜지스터와, 드레인과, 소스와, 제1 노드 또는 제2 노드에 결합된 게이트를 포함하고, 드레인 및 소스의 한쪽이 제3 노드에 결합되고, 드레인 및 소스의 다른 쪽에 제1 제어 전압이 공급되는 제2 트랜지스터와, 제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함하고, 제1 저항 상태 또는 제2 저항 상태를 취할 수 있는 제1 기억 소자를 포함하는 반도체 회로에 대하여 제1 구동을 행하는 단계를 포함하고,
제1 구동은, 제1 기간에서,
제1 트랜지스터를 턴오프하는 것,
제1 제어 전압 및 제2 제어 전압이 서로 다르게 할 수 있는 것, 및
제1 제어 전압 및 제2 제어 전압의 차전압 극성을 제1 극성으로서 설정하여, 제1 기억 소자의 저항 상태가, 제1 노드에서의 전압에 따른 저항 상태가 되게 할 수 있는 것을 포함하는, 구동 방법.
(25) (24)에 있어서,
제1 기간 후의 제2 기간에서, 제1 트랜지스터를 턴온하여, 제1 노드에서의 전압을, 제1 기억 소자의 저항 상태에 따른 전압으로서 설정하는 것을 포함하는 제2 구동을 행하는 단계를 추가로 포함하는, 구동 방법.
(26) 전자 장치로서,
반도체 회로; 및
반도체 회로에 전원 전압을 공급하는 배터리를 포함하고,
반도체 회로는,
제1 노드에서의 전압에 기초하여, 제1 노드에서의 전압의 반전 전압을 생성하고, 그 반전 전압을 제2 노드에 인가할 수 있는 제1 회로;
제2 노드에서의 전압에 기초하여, 제2 노드에서의 전압의 반전 전압을 생성하고, 그 반전 전압을 제1 노드에 인가할 수 있는 제2 회로;
턴온되어 제1 노드를 제3 노드에 결합하는 제1 트랜지스터;
드레인과, 소스와, 제1 노드 또는 제2 노드에 결합된 게이트를 포함하고, 드레인 및 소스의 한쪽이 제3 노드에 결합되고, 드레인 및 소스의 다른 쪽에 제1 제어 전압이 공급되는 제2 트랜지스터;
제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함하고, 제1 저항 상태 또는 제2 저항 상태를 취할 수 있는 제1 기억 소자;
제1 트랜지스터의 동작을 제어하고, 제1 제어 전압 및 제2 제어 전압을 생성하는 구동기를 포함하는, 전자 장치.
(27) 반도체 회로로서,
제1 노드에서의 전압에 기초하여, 제1 노드에서의 전압의 제1 반전 전압을 생성하고, 제1 반전 전압을 제2 노드에 인가하도록 구성된 제1 회로;
제2 노드에서의 전압에 기초하여, 제2 노드에서의 전압의 제2 반전 전압을 생성하고, 제2 반전 전압을 제1 노드에 인가하도록 구성된 제2 회로;
제1 노드 또는 제2 노드 중 한쪽을 제3 노드에 결합하는 제1 트랜지스터;
제1 노드 또는 제2 노드 중 한쪽 및 제3 노드에 결합되고, 제1 제어 전압이 공급되는 제2 트랜지스터; 및
제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함하는 제1 기억 소자를 포함하는, 반도체 회로.
(28) (27)에 있어서, 제1 기억 소자는 제1 저항 상태로부터 제2 저항 상태로 변하도록 구성되는, 반도체 회로.
(29) (28)에 있어서, 제1 저항 상태의 저항은 제2 저항 상태의 저항보다 작은, 반도체 회로.
(30) (28)에 있어서, 제1 저항 상태의 저항은 제2 저항 상태의 저항보다 큰, 반도체 회로.
(31) (27) 내지 (30) 중 어느 하나에 있어서, 제2 트랜지스터의 게이트는 제1 노드 또는 제2 노드에 결합되고, 제2 트랜지스터의 드레인 및 소스 중 하나는 제3 노드에 결합되고, 제2 트랜지스터의 드레인 및 소스 중 다른 하나에는 제1 제어 전압이 공급되는, 반도체 회로.
(32) (27) 내지 (31) 중 어느 하나에 있어서,
제1 제어 전압, 제2 제어 전압을 제공하고, 제1 트랜지스터의 동작을 제어하도록 구성된 구동기를 추가로 포함하는, 반도체 회로.
(33) (27) 내지 (32) 중 어느 하나에 있어서, 제1 기간에, 구동기는:
제1 트랜지스터를 턴오프하고,
제1 제어 전압 및 제2 제어 전압이 서로 다르게 되도록 하고,
제1 제어 전압과 제2 제어 전압 사이의 전압차의 극성을 제1 극성으로서 설정하여, 제1 기억 소자의 저항 상태를 제1 노드에서의 전압에 따라 구성하는, 반도체 회로.
(34) (33)에 있어서, 제1 기간 후에 존재하는 제2 기간에, 구동기는 제1 트랜지스터를 턴온하고, 제1 기억 소자의 저항 상태에 따라 제1 노드에서의 전압을 설정하도록 구성되는, 반도체 회로.
(35) (34)에 있어서, 제1 기간과 제2 기간 사이에 존재하는 제3 기간에, 제1 회로 및 제2 회로로의 전원 공급이 정지되는, 반도체 회로.
(36) (34)에 있어서, 제2 기간 후에 존재하는 제4 기간에, 구동기는:
제1 트랜지스터를 턴오프하고,
제1 제어 전압 및 제2 제어 전압이 서로 다르게 되도록 하고,
제1 제어 전압과 제2 제어 전압 사이의 전압차의 극성을 제1 극성과 다른 제2 극성으로서 설정하여, 제1 기억 소자의 저항 상태를 제1 저항 상태로서 구성하도록 구성되는, 반도체 회로.
(37) (36)에 있어서, 구동기는, 제2 기간에 제1 노드에서의 전압을 설정한 후 및 제1 노드에서의 전압이 변하기 전에, 제4 기간에 제1 기억 소자의 저항 상태를 제1 저항 상태로서 구성하도록 구성되는, 반도체 회로.
(38) (33)에 있어서, 제1 기간 전에 존재하는 제5 기간에, 구동기는:
제1 트랜지스터를 턴오프하고,
제1 노드에서의 전압을 미리 결정된 전압으로서 설정하고,
제1 제어 전압 및 제2 제어 전압이 서로 다르게 되도록 하고,
제1 제어 전압과 제2 제어 전압 사이의 전압차의 극성을 제1 극성과 다른 제2 극성으로서 설정하여, 제1 기억 소자의 저항 상태를 제1 저항 상태로서 구성하도록 구성되는, 반도체 디바이스.
(39) (27) 내지 (38) 중 어느 하나에 있어서, 제1 회로 및 제2 회로는, 전원 투입 후에 제1 노드에서의 전압이 미리 결정된 초기 전압이 되도록 구성하는, 반도체 디바이스.
(40) (39)에 있어서,
제1 회로는, 턴온되어 제1 전원을 제2 노드에 결합하는 제3 트랜지스터를 포함하고, 제1 전원은 초기 전압에 대응하며,
제2 회로는, 턴온되어 제1 전원을 제1 노드에 결합하는 제4 트랜지스터를 포함하고, 제4 트랜지스터는 제3 트랜지스터의 게이트 폭보다 넓은 게이트 폭을 갖는, 반도체 디바이스.
(41) (40)에 있어서,
제2 회로는, 턴온되어 제2 전원을 제1 노드에 결합하는 제5 트랜지스터를 포함하고, 제2 전원은 초기 전압과 다른 전압에 대응하며,
제1 회로는, 턴온되어 제2 전원을 제2 노드에 결합하는 제6 트랜지스터를 포함하고, 제6 트랜지스터는 제5 트랜지스터의 게이트 폭보다 넓은 게이트 폭을 갖는, 반도체 회로.
(42) (39)에 있어서,
제1 회로는, 턴온되어 제1 전원을 제2 노드에 결합하는 제3 트랜지스터를 포함하고, 제1 전원은 초기 전압에 대응하며,
제2 회로는, 턴온되어 제1 전원을 제1 노드에 결합하는 제4 트랜지스터를 포함하고, 제4 트랜지스터는 제3 트랜지스터의 게이트 길이보다 짧은 게이트 길이를 갖는, 반도체 회로.
(43) (42)에 있어서,
제2 회로는, 턴온되어 제2 전원을 제1 노드에 결합하는 제5 트랜지스터를 포함하고, 제2 전원은 초기 전압과 다른 전압에 대응하며,
제1 회로는, 턴온되어 제2 전원을 제2 노드에 결합하는 제6 트랜지스터를 포함하고, 제6 트랜지스터는 제5 트랜지스터의 게이트 길이보다 짧은 게이트 길이를 갖는, 반도체 회로.
(44) (39)에 있어서,
제2 회로는, 턴온되어 제1 전원을 제1 노드에 결합하는 제3 트랜지스터를 포함하고, 제1 전원은 초기 전압에 대응하며,
제3 트랜지스터가 턴온되는 것에 의해, 제1 전원으로부터 제1 노드로 흐르는 전류량은 제1 전류량과 제2 전류량 사이이고, 제1 전류량은 제1 트랜지스터가 턴온되고, 제1 기억 소자의 저항 상태가 제1 저항 상태인 경우, 제1 노드로부터 제1 트랜지스터를 통해 제1 기억 소자로 흐르는 전류량이고, 제2 전류량은 제1 트랜지스터가 턴온되고, 제1 기억 소자의 저항 상태가 제2 저항 상태인 경우, 제1 노드로부터 제1 트랜지스터를 통해 제1 기억 소자로 흐르는 전류량인, 반도체 회로.
(45) (27) 내지 (44) 중 어느 하나에 있어서,
제4 노드에서의 전압에 기초하여, 제4 노드에서의 전압의 제3 반전 전압을 생성하고, 제4 반전 전압을 제5 노드에 인가하도록 구성되는 제3 회로;
제5 노드에서의 전압에 기초하여, 제5 노드에서의 전압의 제4 반전 전압을 생성하고, 제4 반전 전압을 제4 노드에 인가하도록 구성되는 제4 회로;
제4 노드 또는 제5 노드 중 한쪽을 제6 노드에 결합하는 제3 트랜지스터;
제4 노드 또는 제5 노드 중 한쪽 및 제6 노드에 결합되고, 제1 제어 전압이 공급되는 제4 트랜지스터; 및
제6 노드에 결합된 제1 단부 및 제3 제어 전압이 공급되는 제2 단부를 포함하는 제2 기억 소자를 추가로 포함하는, 반도체 회로.
(46) (27) 내지 (45) 중 어느 하나에 있어서,
턴온되어 제2 노드를 제4 노드에 결합하는 제3 트랜지스터;
제1 노드 또는 제2 노드 및 제4 노드에 결합되고, 제3 제어 전압이 공급되는 제4 트랜지스터; 및
제4 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함하는 제3 기억 소자를 추가로 포함하는, 반도체 회로.
(47) (27) 내지 (47) 중 어느 하나에 있어서,
제1 회로 및 제2 회로에 대해 전원을 공급하도록 구성된 제3 트랜지스터를 추가로 포함하는, 반도체 디바이스.
(48) (27) 내지 (47) 중 어느 하나에 있어서, 제1 기억 소자는 제1 단자 및 제2 단자를 포함하고, 제1 단자와 제2 단자 사이에 흐르는 전류의 방향에 따라 정보를 기억하도록 구성되는, 반도체 회로.
(49) (48)에 있어서, 제1 기억 소자는 스핀 트랜스퍼 토크를 기억하도록 구성되는, 반도체 회로.
(50) (27) 내지 (49) 중 어느 하나에 있어서, 제1 회로 및 제2 회로는, SRAM 회로의 일부인, 반도체 회로.
(51) (27) 내지 (50) 중 어느 하나에 있어서, 제1 회로 및 제2 회로는, 래치 회로의 일부인, 반도체 회로.
(52) (51)에 있어서, 래치 회로는, 마스터 래치 회로와 슬레이브 래치 회로를 포함하는 플립플롭 회로의 슬레이브 래치 회로인, 반도체 회로.
(53) 구동 방법으로서,
제1 회로, 제2 회로, 제1 트랜지스터, 제2 트랜지스터, 및 제1 기억 소자를 포함하는 반도체 회로에 대하여 제1 구동 동작을 수행하는 단계
를 포함하며, 제1 회로는 제1 노드에서의 전압에 기초하여, 제1 노드에서의 전압의 제1 반전 전압을 생성하고, 제1 반전 전압을 제2 노드에 인가하도록 구성되고, 제2 회로는 제2 노드에서의 전압에 기초하여, 제2 노드에서의 전압의 제2 반전 전압을 생성하고, 제2 반전 전압을 제1 노드에 인가하도록 구성되고, 제1 트랜지스터는 제1 노드 또는 제2 노드 중 한쪽을 제3 노드에 결합하고, 제2 트랜지스터는 제1 노드 또는 제2 노드 중 한쪽 및 제3 노드에 결합되고, 제1 제어 전압이 공급되고, 제1 기억 소자는 제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함하고, 제1 구동 동작은:
제1 트랜지스터를 턴오프하고,
제1 제어 전압 및 제2 제어 전압이 서로 다르게 되도록 하고,
제1 제어 전압과 제2 제어 전압 사이의 전압차의 극성을 제1 극성으로서 설정하여, 제1 기억 소자의 저항 상태를 제1 노드에서의 전압에 따라 구성하는 것을 포함하는, 구동 방법.
(54) 제53항에 있어서,
제1 트랜지스터를 턴온하여, 제1 노드에서의 전압을, 제1 기억 소자의 저항 상태에 따라 설정하는 것을 포함하는 제2 구동 동작을 수행하는 단계를 추가로 포함하는, 구동 방법.
(55) 전자 장치로서,
반도체 회로; 및
반도체 회로에 전원 전압을 공급하는 배터리를 포함하고, 반도체 회로는:
제1 노드에서의 전압에 기초하여, 제1 노드에서의 전압의 제1 반전 전압을 생성하고, 반전 전압을 제2 노드에 인가하도록 구성된 제1 회로,
제2 노드에서의 전압에 기초하여, 제2 노드에서의 전압의 제2 반전 전압을 생성하고, 제2 반전 전압을 제1 노드에 인가하도록 구성된 제2 회로,
제1 노드 또는 제2 노드 중 한쪽을 제3 노드에 결합하는 제1 트랜지스터,
제1 노드 또는 제2 노드 중 한쪽 및 제3 노드에 결합되고, 제1 제어 전압이 공급되는 제2 트랜지스터, 및
제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함하는 제1 기억 소자를 포함하는, 전자 장치.
본 기술분야의 통상의 기술자에 의해 다양한 변형들, 조합들, 하위 조합들 및 변경들은, 그것들이 첨부된 청구범위 또는 그 균등물의 범위 내에 있는 한 설계 요건들 및 다른 인자들에 따라 발생할 수 있다는 것이 이해되어야 한다.
참조 부호 목록
1, 1E, 1F, 및 2 반도체 회로
11 제어기
12 및 12E 전원 트랜지스터
20, 20E, 20F 및 50 메모리 회로
21 및 51 메모리 셀 어레이
22, 22D, 23, 23D, 52 및 53 구동기
24 내지 29 트랜지스터
30, 30A, 30B, 30C, 30D 및 60 메모리 셀
31 내지 34, 32B 및 24B 트랜지스터
35 내지 38 기억 소자
40 및 70 SRAM 회로
41 내지 46 및 71 내지 74 트랜지스터
AWL 워드선
BLB 및 BLT 비트선
CL, CL1, CL2 및 CTRL 제어선
F 프리층
I 터널 배리어층
Iinit1 및 Iinit2 초기화 전류
Ireset 리셋 전류
Istore 기억 전류
IV1 내지 IV6 인버터
M1 초기화 동작
M2 통상 동작
M3 기억 동작
M4 스탠바이 동작
M5 재-기억 동작
M6 리셋 동작
N1 및 N2 노드
P 핀드층
RH 고저항 상태
RL 저저항 상태
SAWL, SBWL, SCL, SCL1, SCL2, SCTRL 및 SRST 신호
SPG 전원 제어 신호
VDD 및 VDD1 전원 전압
VH 고레벨 전압
VL 저레벨 전압
VSS 및 VSS1 접지 전압

Claims (29)

  1. 반도체 회로로서,
    제1 노드에서의 전압에 기초하여, 상기 제1 노드에서의 상기 전압의 제1 반전 전압을 생성하고, 상기 제1 반전 전압을 제2 노드에 인가하도록 구성된 제1 회로;
    상기 제2 노드에서의 전압에 기초하여, 상기 제2 노드에서의 상기 전압의 제2 반전 전압을 생성하고, 상기 제2 반전 전압을 상기 제1 노드에 인가하도록 구성된 제2 회로;
    상기 제1 노드 또는 상기 제2 노드 중 한쪽을 제3 노드에 결합하는 제1 트랜지스터;
    상기 제1 노드 또는 상기 제2 노드 중 한쪽 및 상기 제3 노드에 결합되고, 제1 제어 전압이 공급되는 제2 트랜지스터; 및
    상기 제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함하는 제1 기억 소자
    를 포함하는, 반도체 회로.
  2. 제1항에 있어서,
    상기 제1 기억 소자는 제1 저항 상태로부터 제2 저항 상태로 변하도록 구성되는, 반도체 회로.
  3. 제2항에 있어서,
    상기 제1 저항 상태의 저항은 상기 제2 저항 상태의 저항보다 작은, 반도체 회로.
  4. 제2항에 있어서,
    상기 제1 저항 상태의 저항은 상기 제2 저항 상태의 저항보다 큰, 반도체 회로.
  5. 제1항에 있어서,
    상기 제2 트랜지스터의 게이트는 상기 제1 노드 또는 상기 제2 노드에 결합되고, 상기 제2 트랜지스터의 상기 드레인 및 상기 소스 중 하나는 상기 제3 노드에 결합되고, 상기 제2 트랜지스터의 상기 드레인 및 상기 소스 중 다른 하나에는 상기 제1 제어 전압이 공급되는, 반도체 회로.
  6. 제1항에 있어서,
    상기 제1 제어 전압 및 상기 제2 제어 전압을 제공하고, 상기 제1 트랜지스터의 동작을 제어하도록 구성된 구동기를 추가로 포함하는, 반도체 회로.
  7. 제1항에 있어서,
    제1 기간에, 상기 구동기는:
    상기 제1 트랜지스터를 턴오프하고,
    상기 제1 제어 전압 및 상기 제2 제어 전압이 서로 다르게 되도록 하고,
    상기 제1 제어 전압과 상기 제2 제어 전압 사이의 전압차의 극성을 제1 극성으로서 설정하여, 상기 제1 기억 소자의 저항 상태를 상기 제1 노드에서의 상기 전압에 따라 구성하는, 반도체 회로.
  8. 제7항에 있어서,
    상기 제1 기간 후에 존재하는 제2 기간에, 상기 구동기는 상기 제1 트랜지스터를 턴온하고, 상기 제1 기억 소자의 상기 저항 상태에 따라 상기 제1 노드에서의 상기 전압을 설정하도록 구성되는, 반도체 회로.
  9. 제8항에 있어서,
    상기 제1 기간과 상기 제2 기간 사이에 존재하는 제3 기간에, 상기 제1 회로 및 상기 제2 회로로의 전원 공급이 정지되는, 반도체 회로.
  10. 제9항에 있어서,
    상기 제2 기간 후에 존재하는 제4 기간4에, 상기 구동기는:
    상기 제1 트랜지스터를 턴오프하고,
    상기 제1 제어 전압 및 상기 제2 제어 전압이 서로 다르게 되도록 하고,
    상기 제1 제어 전압과 상기 제2 제어 전압 사이의 전압차의 상기 극성을 상기 제1 극성과 다른 제2 극성으로서 설정하여, 상기 제1 기억 소자의 상기 저항 상태를 상기 제1 저항 상태로서 구성하도록 구성되는, 반도체 회로.
  11. 제10항에 있어서,
    상기 구동기는, 상기 제2 기간에 상기 제1 노드에서의 상기 전압을 설정한 후 및 상기 제1 노드에서의 상기 전압이 변하기 전에, 상기 제4 기간에 상기 제1 기억 소자의 상기 저항 상태를 상기 제1 저항 상태로서 구성하도록 구성되는, 반도체 회로.
  12. 제7항에 있어서,
    상기 제1 기간 전에 존재하는 제5 기간에, 상기 구동기는:
    상기 제1 트랜지스터를 턴오프하고,
    상기 제1 노드에서의 상기 전압을 미리 결정된 전압으로서 설정하고,
    상기 제1 제어 전압 및 상기 제2 제어 전압이 서로 다르게 되도록 하고,
    상기 제1 제어 전압과 상기 제2 제어 전압 사이의 전압차의 상기 극성을 상기 제1 극성과 다른 제2 극성으로서 설정하여, 상기 제1 기억 소자의 상기 저항 상태를 상기 제1 저항 상태로서 구성하도록 구성되는, 반도체 디바이스.
  13. 제1항에 있어서,
    상기 제1 회로 및 상기 제2 회로는, 전원 투입 후에 상기 제1 노드에서의 상기 전압이 미리 결정된 초기 전압이 되도록 구성하는, 반도체 디바이스.
  14. 제13항에 있어서,
    상기 제1 회로는, 턴온되어 제1 전원을 상기 제2 노드에 결합하는 제3 트랜지스터를 포함하고, 상기 제1 전원은 상기 초기 전압에 대응하며,
    상기 제2 회로는, 턴온되어 상기 제1 전원을 상기 제1 노드에 결합하는 제4 트랜지스터를 포함하고, 상기 제4 트랜지스터는 상기 제3 트랜지스터의 게이트 폭보다 넓은 게이트 폭을 갖는, 반도체 디바이스.
  15. 제14항에 있어서,
    상기 제2 회로는, 턴온되어 제2 전원을 상기 제1 노드에 결합하는 제5 트랜지스터를 포함하고, 상기 제2 전원은 상기 초기 전압과 다른 전압에 대응하며,
    상기 제1 회로는, 턴온되어 상기 제2 전원을 상기 제2 노드에 결합하는 제6 트랜지스터를 포함하고, 상기 제6 트랜지스터는 상기 제5 트랜지스터의 게이트 폭보다 넓은 게이트 폭을 갖는, 반도체 회로.
  16. 제13항에 있어서,
    상기 제1 회로는, 턴온되어 제1 전원을 상기 제2 노드에 결합하는 제3 트랜지스터를 포함하고, 상기 제1 전원은 상기 초기 전압에 대응하며,
    상기 제2 회로는, 턴온되어 상기 제1 전원을 상기 제1 노드에 결합하는 제4 트랜지스터를 포함하고, 상기 제4 트랜지스터는 상기 제3 트랜지스터의 게이트 길이보다 짧은 게이트 길이를 갖는, 반도체 회로.
  17. 제16항에 있어서,
    상기 제2 회로는, 턴온되어 제2 전원을 상기 제1 노드에 결합하는 제5 트랜지스터를 포함하고, 상기 제2 전원은 상기 초기 전압과 다른 전압에 대응하며,
    상기 제1 회로는, 턴온되어 상기 제2 전원을 상기 제2 노드에 결합하는 제6 트랜지스터를 포함하고, 상기 제6 트랜지스터는 상기 제5 트랜지스터의 게이트 길이보다 짧은 게이트 길이를 갖는, 반도체 회로.
  18. 제13항에 있어서,
    상기 제2 회로는, 턴온되어 제1 전원을 상기 제1 노드에 결합하는 제3 트랜지스터를 포함하고, 상기 제1 전원은 상기 초기 전압에 대응하며,
    상기 제3 트랜지스터가 턴온되는 경우, 상기 제1 전원으로부터 상기 제1 노드로 흐르는 전류량은 제1 전류량과 제2 전류량 사이이고, 상기 제1 전류량은 상기 제1 트랜지스터가 턴온되고, 상기 제1 기억 소자의 상기 저항 상태가 상기 제1 저항 상태인 경우, 상기 제1 노드로부터 상기 제1 트랜지스터를 통해 상기 제1 기억 소자로 흐르는 전류량이고, 상기 제2 전류량은 상기 제1 트랜지스터가 턴온되고, 상기 제1 기억 소자의 상기 저항 상태가 상기 제2 저항 상태인 경우, 상기 제1 노드로부터 상기 제1 트랜지스터를 통해 상기 제1 기억 소자로 흐르는 전류량인, 반도체 회로.
  19. 제1항에 있어서,
    제4 노드에서의 전압에 기초하여, 상기 제4 노드에서의 상기 전압의 제3 반전 전압을 생성하고, 상기 제4 반전 전압을 제5 노드에 인가하도록 구성되는 제3 회로;
    상기 제5 노드에서의 전압에 기초하여, 상기 제5 노드에서의 상기 전압의 제4 반전 전압을 생성하고, 상기 제4 반전 전압을 상기 제4 노드에 인가하도록 구성되는 제4 회로;
    상기 제4 노드 또는 제5 노드 중 한쪽을 제6 노드에 결합하는 제3 트랜지스터;
    상기 제4 노드 또는 상기 제5 노드 중 한쪽 및 상기 제6 노드에 결합되고, 상기 제1 제어 전압이 공급되는 제4 트랜지스터; 및
    상기 제6 노드에 결합된 제1 단부 및 제3 제어 전압이 공급되는 제2 단부를 포함하는 제2 기억 소자
    를 추가로 포함하는, 반도체 회로.
  20. 제1항에 있어서,
    턴온되어 상기 제2 노드를 제4 노드에 결합하는 제3 트랜지스터;
    상기 제1 노드 또는 상기 제2 노드 및 상기 제4 노드에 결합되고, 제3 제어 전압이 공급되는 제4 트랜지스터; 및
    상기 제4 노드에 결합된 제1 단부 및 상기 제2 제어 전압이 공급되는 제2 단부를 포함하는 제3 기억 소자
    를 추가로 포함하는, 반도체 회로.
  21. 제1항에 있어서,
    상기 제1 회로 및 상기 제2 회로에 대해 전원을 공급하도록 구성된 제3 트랜지스터를 추가로 포함하는, 반도체 디바이스.
  22. 제1항에 있어서,
    상기 제1 기억 소자는 제1 단자 및 제2 단자를 포함하고, 상기 제1 단자와 상기 제2 단자 사이에 흐르는 전류의 방향에 따라 정보를 기억하도록 구성되는, 반도체 회로.
  23. 제22항에 있어서,
    상기 제1 기억 소자는 스핀 트랜스퍼 토크를 기억하도록 구성되는, 반도체 회로.
  24. 제1항에 있어서,
    상기 제1 회로 및 상기 제2 회로는, SRAM 회로의 일부인, 반도체 회로.
  25. 제1항에 있어서,
    상기 제1 회로 및 상기 제2 회로는, 래치 회로의 일부인, 반도체 회로.
  26. 제25항에 있어서,
    상기 래치 회로는, 마스터 래치 회로와 슬레이브 래치 회로를 포함하는 플립플롭 회로의 상기 슬레이브 래치 회로인, 반도체 회로.
  27. 구동 방법으로서,
    제1 회로, 제2 회로, 제1 트랜지스터, 제2 트랜지스터, 및 제1 기억 소자를 포함하는 반도체 회로에 대하여 제1 구동 동작을 수행하는 단계
    를 포함하며, 상기 제1 회로는 제1 노드에서의 전압에 기초하여, 상기 제1 노드에서의 상기 전압의 제1 반전 전압을 생성하고, 상기 제1 반전 전압을 제2 노드에 인가하도록 구성되고, 상기 제2 회로는 제2 노드에서의 전압에 기초하여, 상기 제2 노드에서의 상기 전압의 제2 반전 전압을 생성하고, 상기 제2 반전 전압을 상기 제1 노드에 인가하도록 구성되고, 상기 제1 트랜지스터는 상기 제1 노드 또는 제2 노드 중 한쪽을 제3 노드에 결합하고, 상기 제2 트랜지스터는 상기 제1 노드 또는 제2 노드 중 한쪽 및 상기 제3 노드에 결합되고, 제1 제어 전압이 공급되고, 상기 제1 기억 소자는 상기 제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함하고, 상기 제1 구동 동작은:
    상기 제1 트랜지스터를 턴오프하고,
    상기 제1 제어 전압 및 상기 제2 제어 전압이 서로 다르게 되도록 하고,
    상기 제1 제어 전압과 상기 제2 제어 전압 사이의 전압차의 극성을 제1 극성으로서 설정하여, 상기 제1 기억 소자의 저항 상태를 상기 제1 노드에서의 상기 전압에 따라 구성하는 것
    을 포함하는, 구동 방법.
  28. 제27항에 있어서,
    상기 제1 트랜지스터를 턴온하여, 상기 제1 노드에서의 상기 전압을, 상기 제1 기억 소자의 상기 저항 상태에 따라 설정하는 것을 포함하는 제2 구동 동작을 수행하는 단계를 추가로 포함하는, 구동 방법.
  29. 전자 장치로서,
    반도체 회로; 및
    상기 반도체 회로에 전원 전압을 공급하는 배터리
    를 포함하고, 상기 반도체 회로는:
    제1 노드에서의 전압에 기초하여, 상기 제1 노드에서의 상기 전압의 제1 반전 전압을 생성하고, 상기 반전 전압을 제2 노드에 인가하도록 구성된 제1 회로,
    상기 제2 노드에서의 전압에 기초하여, 상기 제2 노드에서의 상기 전압의 제2 반전 전압을 생성하고, 상기 제2 반전 전압을 상기 제1 노드에 인가하도록 구성된 제2 회로,
    상기 제1 노드 또는 제2 노드 중 한쪽을 제3 노드에 결합하는 제1 트랜지스터,
    상기 제1 노드 또는 상기 제2 노드 중 한쪽 및 상기 제3 노드에 결합되고, 제1 제어 전압이 공급되는 제2 트랜지스터, 및
    상기 제3 노드에 결합된 제1 단부 및 제2 제어 전압이 공급되는 제2 단부를 포함하는 제1 기억 소자
    를 포함하는, 전자 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11450369B2 (en) 2018-08-27 2022-09-20 Sony Semiconductor Solutions Corporation Semiconductor circuit and electronic device for storing information

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11074972B2 (en) 2017-12-12 2021-07-27 Sony Semiconductor Solutions Corporation Semiconductor circuit and semiconductor circuit system
WO2019116915A1 (ja) * 2017-12-12 2019-06-20 ソニーセミコンダクタソリューションズ株式会社 半導体回路および半導体回路システム
DE112019002007T5 (de) * 2018-04-19 2021-01-21 Sony Semiconductor Solutions Corporation Nichtflüchtige speicherschaltung
KR102658258B1 (ko) * 2019-10-01 2024-04-17 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN112885391B (zh) * 2021-02-19 2022-07-08 中国科学院微电子研究所 一种sram存储单元、sram存储器以及数据存储方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009028298A1 (ja) 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
US20100177556A1 (en) * 2009-01-09 2010-07-15 Vanguard International Semiconductor Corporation Asymmetric static random access memory
KR20110065093A (ko) * 2009-12-09 2011-06-15 삼성전자주식회사 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000293989A (ja) * 1999-04-07 2000-10-20 Nec Corp 強誘電体容量を用いたシャドーｒａｍセル及び不揮発性メモリ装置並びにその制御方法
JP2004133969A (ja) 2002-10-08 2004-04-30 Renesas Technology Corp 半導体装置
JP3845734B2 (ja) * 2004-11-16 2006-11-15 国立大学法人金沢大学 不揮発性メモリ
DE102005001667B4 (de) * 2005-01-13 2011-04-21 Qimonda Ag Nichtflüchtige Speicherzelle zum Speichern eines Datums in einer integrierten Schaltung
US7710776B2 (en) * 2006-12-27 2010-05-04 Cypress Semiconductor Corporation Method for on chip sensing of SONOS VT window in non-volatile static random access memory
US7948791B1 (en) 2009-01-15 2011-05-24 Xilinx, Inc. Memory array and method of implementing a memory array
JP2010192053A (ja) * 2009-02-19 2010-09-02 Toshiba Corp 半導体記憶装置
US9099181B2 (en) * 2009-08-19 2015-08-04 Grandis, Inc. Non-volatile static ram cell circuit and timing method
JP5597169B2 (ja) * 2011-07-28 2014-10-01 株式会社東芝 半導体集積回路、プロセッサ
US20150043270A1 (en) * 2013-08-08 2015-02-12 Lsi Corporation Memory cell having built-in write assist
JP6421399B2 (ja) * 2013-12-05 2018-11-14 国立大学法人東北大学 Ｓｔｔ−ｍｒａｍを使用した半導体記憶装置
FR3016466B1 (fr) * 2014-01-10 2017-09-08 Commissariat Energie Atomique Procede et circuit pour programmer des cellules de memoire non volatile d'une matrice memoire volatile / non volatile
US20150279452A1 (en) * 2014-03-27 2015-10-01 Qualcomm Incorporated Memory having a pull-up circuit with inputs of multiple voltage domains
JP6372203B2 (ja) 2014-07-07 2018-08-15 株式会社ソシオネクスト データ保持回路および保持データ復元方法
CN105489241B (zh) * 2014-10-13 2018-07-03 中芯国际集成电路制造(上海)有限公司 静态随机存储器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009028298A1 (ja) 2007-08-31 2009-03-05 Tokyo Institute Of Technology スピン注入磁化反転ｍｔｊを用いた不揮発性ｓｒａｍ／ラッチ回路
US20110273925A1 (en) * 2007-08-31 2011-11-10 Tokyo Institute Of Technology Nonvolatile sram/latch circuit using current-induced magnetization reversal mtj
US20100177556A1 (en) * 2009-01-09 2010-07-15 Vanguard International Semiconductor Corporation Asymmetric static random access memory
KR20110065093A (ko) * 2009-12-09 2011-06-15 삼성전자주식회사 비휘발성 논리 회로, 상기 비휘발성 논리 회로를 포함하는 집적 회로 및 상기 집적 회로의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11450369B2 (en) 2018-08-27 2022-09-20 Sony Semiconductor Solutions Corporation Semiconductor circuit and electronic device for storing information

Also Published As

Publication number Publication date
TWI732865B (zh) 2021-07-11
US20190156891A1 (en) 2019-05-23
KR102347307B1 (ko) 2022-01-06
JP2017208146A (ja) 2017-11-24
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