KR20190005697A - Fan-out semiconductor package module - Google Patents

Fan-out semiconductor package module Download PDF

Info

Publication number
KR20190005697A
KR20190005697A KR1020170136769A KR20170136769A KR20190005697A KR 20190005697 A KR20190005697 A KR 20190005697A KR 1020170136769 A KR1020170136769 A KR 1020170136769A KR 20170136769 A KR20170136769 A KR 20170136769A KR 20190005697 A KR20190005697 A KR 20190005697A
Authority
KR
South Korea
Prior art keywords
fan
semiconductor package
package module
out semiconductor
disposed
Prior art date
Application number
KR1020170136769A
Other languages
Korean (ko)
Other versions
KR102081086B1 (en
Inventor
백용호
정주환
허영식
공정철
김한
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to US15/882,440 priority Critical patent/US10242973B2/en
Priority to TW107103913A priority patent/TWI667744B/en
Priority to JP2018017867A priority patent/JP6598890B2/en
Priority to CN201810269733.3A priority patent/CN109216335B/en
Publication of KR20190005697A publication Critical patent/KR20190005697A/en
Application granted granted Critical
Publication of KR102081086B1 publication Critical patent/KR102081086B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/24011—Deposited, e.g. MCM-D type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

The present disclosure relates to a fan-out semiconductor package module with excellent heat dissipation effect. The fan-out semiconductor package module comprises: a core member having first and second through holes spaced apart from each other; a semiconductor chip disposed in the first through hole and having an active surface on which a connection pad is disposed and an inactive surface on the opposite side of the active surface; at least one first passive component disposed in the second through hole; a first sealing material sealing at least a part of each of the core member and first passive component and filling at least a part of the second through hole; a second sealing material sealing at least a part of the inactive surface of the semiconductor chip and filling at least a part of the first through hole; and a connection member disposed on the core member, the active surface of the semiconductor chip, and the first passive component and including a rewiring layer electrically connected to the connection pad and first passive component.

Description

팬-아웃 반도체 패키지 모듈{FAN-OUT SEMICONDUCTOR PACKAGE MODULE}[0001] FAN-OUT SEMICONDUCTOR PACKAGE MODULE [0002]

본 개시는 반도체칩을 다수의 수동부품과 함께 하나의 패키지 내에 실장하여 모듈화한 반도체 패키지 모듈에 관한 것이다.
The present disclosure relates to a semiconductor package module in which a semiconductor chip is packaged together with a plurality of passive components in one package.

모바일用 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다.
As the size of mobile displays increases, the need for battery capacity increases. As the battery capacity increases, the area occupied by the battery increases. To this end, the size of the printed circuit board (PCB) is required to be reduced. As a result, the mounting area of the components is reduced.

한편, 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
On the other hand, as a conventional technique for mounting a plurality of parts, a chip on board (COB) technology is exemplified. COB is a method of mounting individual passive components and semiconductor packages on a printed circuit board using Surface Mount Technology (SMT). This method is cost effective but requires a large mounting area due to the minimum spacing between the components, a large electromagnetic interference (EMI) between the components, and a large distance between the semiconductor chip and the passive component, have.

본 개시의 여러 목적 중 하나는 반도체칩과 다수의 수동부품의 실장 면적을 최소화할 수 있고 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 그럼에도 수율 문제를 해결할 수 있고, 나아가 도금 등을 통한 EMI 차폐 및 방열 효과가 우수한, 새로운 구조의 팬-아웃 반도체 패키지 모듈을 제공하는 것이다.
One of the objects of the present disclosure is to minimize the mounting area of a semiconductor chip and a plurality of passive components, minimize the electrical path between the semiconductor chip and the passive components, and solve the problem of yield, and furthermore, Out semiconductor package module which is excellent in EMI shielding and heat radiation effect.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 다수의 수동부품과 반도체칩을 함께 하나의 패키지 내에 실장하여 모듈화하되, 패키징 과정에서 수동부품과 반도체칩을 두 단계로 나누어 봉합하는 것이다. 또한, 이러한 구조의 패키지 모듈에 도금 등을 이용하여 EMI 차폐 및 방열을 도모하는 것이다.
One of the various solutions proposed through the present disclosure is to mount a plurality of passive components and a semiconductor chip together in one package to modularize the passive component and the semiconductor chip in two stages in a packaging process. In addition, EMI shielding and heat dissipation are achieved by using plating or the like on the package module having such a structure.

예를 들면, 본 개시에서 제안하는 일례에 따른 팬-아웃 반도체 패키지 모듈은, 서로 이격된 제1관통홀 및 제2관통홀을 갖는 코어부재, 상기 제1관통홀에 배치되며 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩, 상기 제2관통홀에 배치된 하나 이상의 제1수동부품, 상기 코어부재 및 상기 제1수동부품 각각의 적어도 일부를 봉합하며 상기 제2관통홀의 적어도 일부를 채우는 제1봉합재, 상기 반도체칩의 비활성면의 적어도 일부를 봉합하며 상기 제1관통홀의 적어도 일부를 채우는 제2봉합재, 및 상기 코어부재와 상기 반도체칩의 활성면과 상기 제1수동부품 상에 배치되며 상기 접속패드 및 상기 제1수동부품과 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하는 것일 수 있다.
For example, a fan-out semiconductor package module according to an exemplary embodiment of the present disclosure includes a core member having a first through hole and a second through hole spaced from each other, a core member disposed in the first through hole, At least a portion of each of the first passive component, the core member, and the first passive component disposed in the second through hole, and the second passive component sealing the second passive component, A first sealing material that fills at least a portion of the through hole, a second sealing material that seals at least a portion of the inactive surface of the semiconductor chip and fills at least a portion of the first through hole, And a connecting member disposed on the first passive component and including a connection pad and a re-wiring layer electrically connected to the first passive component.

본 개시의 여러 효과 중 일 효과로서 반도체칩과 다수의 수동부품의 실장 면적을 최소화할 수 있고 반도체칩과 수동부품간 전기적 경로를 최소화할 수 있으며, 그럼에도 수율 문제를 해결할 수 있고, 나아가 도금 등을 통한 EMI 차폐 및 방열 효과가 우수한, 새로운 구조의 팬-아웃 반도체 패키지 모듈을 제공할 수 있다.
As one of the effects of the present disclosure, it is possible to minimize the mounting area of the semiconductor chip and a plurality of passive components, minimize the electrical path between the semiconductor chip and the passive components, and solve the yield problem. It is possible to provide a novel structure of the fan-out semiconductor package module, which is excellent in EMI shielding and heat dissipation effect.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지 모듈의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지 모듈의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지 모듈에 사용되는 판넬의 일례를 개략적으로 나타낸 단면도다.
도 12a 내지 도 12d는 도 9의 팬-아웃 반도체 패키지 모듈의 개략적인 제조 일례를 나타낸 공정도다.
도 13은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 14는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 15는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 16은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 17은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 18은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 19는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
도 20은 본 개시에 따른 팬-아웃 반도체 패키지 모듈을 전자기기에 적용하는 경우의 효과를 개략적으로 나타낸 편면도다.1 is a block diagram schematically showing an example of an electronic equipment system.
2 is a perspective view schematically showing an example of an electronic apparatus.
3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.
5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on a printed circuit board and finally mounted on a main board of an electronic apparatus.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in a printed circuit board and finally mounted on a main board of an electronic apparatus.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.
9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package module.
FIG. 10 is a schematic sectional elevational-cut view of the fan-out semiconductor package module of FIG.
11 is a cross-sectional view schematically showing an example of a panel used in the fan-out semiconductor package module of FIG.
FIGS. 12A to 12D are views showing a schematic manufacturing example of the fan-out semiconductor package module of FIG.
13 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.
14 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.
15 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.
16 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.
17 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.
18 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.
19 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.
20 is a plan view schematically showing the effect when the fan-out semiconductor package module according to the present disclosure is applied to an electronic device.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. The shape and size of elements in the drawings may be exaggerated or reduced for clarity.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic equipment system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, an electronic device 1000 accommodates a main board 1010. The main board 1010 is physically and / or electrically connected to the chip-related components 1020, the network-related components 1030, and other components 1040. They are also combined with other components to be described later to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
Chip related components 1020 include memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, etc.; An application processor chip such as a central processor (e.g., a CPU), a graphics processor (e.g., a GPU), a digital signal processor, a cryptographic processor, a microprocessor, Analog-to-digital converters, and logic chips such as application-specific integrated circuits (ICs), and the like, but it is needless to say that other types of chip-related components may be included. It goes without saying that these components 1020 can be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
IEEE 802.11 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM , And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G and later, as well as any other wireless or wired Any of the standards or protocols may be included. It goes without saying that the network-related component 1030 may be combined with the chip-related component 1020, as well.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
Other components 1040 include high-frequency inductors, ferrite inductors, power inductors, ferrite beads, low temperature co-firing ceramics (LTCC), EMI (Electro Magnetic Interference) filters, and MLCC (Multi-Layer Ceramic Condenser) But is not limited to, passive components used for various other purposes, and the like. It is also understood that other components 1040 may be combined with each other with the chip-related component 1020 and / or the network-related component 1030.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and / or electrically connected to the mainboard 1010. Other components include, for example, a camera 1050, an antenna 1060, a display 1070, a battery 1080, an audio codec (not shown), a video codec (not shown), a power amplifier (not shown), a compass (Not shown), a CD (compact disk) (not shown), and a DVD (not shown), an accelerometer (not shown), a gyroscope a digital versatile disk (not shown), and the like. However, the present invention is not limited thereto, and other components used for various purposes may be included depending on the type of the electronic device 1000.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 may be a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer a computer, a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like. However, it is needless to say that the present invention is not limited thereto and may be any other electronic device that processes data.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically showing an example of an electronic apparatus.

도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, a semiconductor package is applied to various electronic apparatuses as described above for various purposes. For example, a motherboard 1110 is accommodated in the body 1101 of the smartphone 1100, and various components 1120 are physically and / or electrically connected to the motherboard 1110. In addition, other components, such as the camera 1130, which are physically and / or electrically connected to the motherboard 1110 or not, are contained within the body 1101. Some of the components 1120 may be chip related components, for example, but not limited to, a semiconductor package 1121. It is needless to say that the electronic device is not necessarily limited to the smartphone 1100, but may be another electronic device as described above.

반도체 패키지Semiconductor package

일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
In general, a semiconductor chip has many microelectronic circuits integrated therein, but itself can not serve as a finished product of a semiconductor, and there is a possibility of being damaged by external physical or chemical impact. Therefore, the semiconductor chip itself is not used as it is, and the semiconductor chip is packaged and used as electronic devices in a package state.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
The reason for the necessity of semiconductor packaging is that there is a difference in circuit width between the semiconductor chip and the main board of the electronic device from the viewpoint of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the spacing between the connection pads are very small. On the other hand, in the case of the main board used in electronic equipment, the size of the component mounting pad and the interval between the component mounting pads are much larger than the scale of the semiconductor chip . Therefore, there is a need for a packaging technique which makes it difficult to directly mount a semiconductor chip on such a main board and can buffer the difference in circuit width between the semiconductor chips.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by such a packaging technique can be classified into a fan-in semiconductor package and a fan-out semiconductor package depending on the structure and use.

이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, the fan-in semiconductor package and the fan-out semiconductor package will be described in more detail with reference to the drawings.

(팬-인 반도체 패키지)
(Fan-in semiconductor package)

도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.

도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.

도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
The semiconductor chip 2220 includes a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like; A connection pad 2222 including a conductive material and a passivation film 2223 such as an oxide film or a nitride film formed on one surface of the body 2221 and covering at least a part of the connection pad 2222. [ May be an integrated circuit (IC) in a bare state. At this time, since the connection pad 2222 is very small, the integrated circuit (IC) is difficult to be mounted on a medium-level printed circuit board (PCB) as well as a main board of an electronic apparatus.

이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
A connection member 2240 is formed on the semiconductor chip 2220 in accordance with the size of the semiconductor chip 2220 in order to rewire the connection pad 2222. [ The connecting member 2240 is formed by forming an insulating layer 2241 with an insulating material such as a photosensitive insulating resin (PID) on the semiconductor chip 2220 and forming a via hole 2243h for opening the connecting pad 2222, The wiring pattern 2242 and the via 2243 can be formed. Thereafter, a passivation layer 2250 for protecting the connecting member 2240 is formed, and an under-bump metal layer 2260 or the like is formed after the opening 2251 is formed. That is, through a series of processes, a fan-in semiconductor package 2200 including, for example, a semiconductor chip 2220, a connecting member 2240, a passivation layer 2250, and an under bump metal layer 2260, do.

이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
As described above, the fan-in semiconductor package is a package in which all the connection pads of the semiconductor chip, for example, I / O (Input / Output) terminals are disposed inside the element, and the fan-in semiconductor package has good electrical characteristics and can be produced at low cost have. Accordingly, many devices incorporated in a smart phone are manufactured in the form of a fan-in semiconductor package. Specifically, development is being made in order to implement a small-sized and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all of the I / O terminals must be disposed inside the semiconductor chip, so that there are many space limitations. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a semiconductor chip having a small size. In addition, due to this vulnerability, the fan-in semiconductor package can not be directly mounted on the main board of the electronic device. This is because even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the rewiring process, they do not have a size and a gap enough to be directly mounted on the electronic device main board.

도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on a printed circuit board and finally mounted on a main board of an electronic apparatus.

도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in a printed circuit board and finally mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawing, the fan-in semiconductor package 2200 is constructed such that the connection pads 2222 of the semiconductor chip 2220, that is, I / O terminals are once again rewired through the printed circuit board 2301, May be mounted on the main board 2500 of the electronic device with the fan-in semiconductor package 2200 mounted on the printed circuit board 2301. At this time, the solder ball 2270 and the like can be fixed with the underfill resin 2280 and the outside can be covered with the molding material 2290 or the like. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate printed circuit board 2302, and the printed circuit board 2302 may be embedded in the connection pads 2220 of the semiconductor chip 2220, The I / O terminals 2222, i.e., the I / O terminals, may be re-routed again and finally mounted on the main board 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
As described above, since the fan-in semiconductor package is mounted on a main board of an electronic apparatus and is difficult to be used, it is mounted on a separate printed circuit board and then mounted on an electronic apparatus main board through a packaging process, And is mounted on an electronic device main board while being embedded in a substrate.

(팬-아웃 반도체 패키지)
(Fan-out semiconductor package)

도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(123) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
In the fan-out semiconductor package 2100, for example, the outer side of the semiconductor chip 2120 is protected by the sealing material 2130, and the connection pad 2122 of the semiconductor chip 2120 is connected to the connection member 2120. [ The semiconductor chip 2120 is rewound to the outside of the semiconductor chip 2120. At this time, a passivation layer 2150 may be further formed on the connecting member 2140, and an under bump metal layer 2160 may be further formed on the opening of the passivation layer 2150. A solder ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121, a connection pad 2122, a passivation film 123, and the like. The connecting member 2140 includes an insulating layer 2141, a re-wiring layer 2142 formed on the insulating layer 2241, and a via 2143 for electrically connecting the connecting pad 2122 and the re-wiring layer 2142 .

이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is formed by rewiring the I / O terminals to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all of the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip. If the element size is reduced, the ball size and pitch must be reduced. On the other hand, in the fan-out semiconductor package, the I / O terminals are rewired to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip so that the size of the semiconductor chip is reduced. And can be mounted on a main board of an electronic device without a separate printed circuit board, as will be described later.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawings, the fan-out semiconductor package 2100 may be mounted on a main board 2500 of an electronic device through a solder ball 2170 or the like. That is, as described above, the fan-out semiconductor package 2100 includes a connection member 2120 that can rewire the connection pad 2122 to the fan-out area beyond the size of the semiconductor chip 2120 on the semiconductor chip 2120, The standardized ball layout can be used as it is, and as a result, it can be mounted on the main board 2500 of the electronic apparatus without a separate printed circuit board or the like.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
Since the fan-out semiconductor package can be mounted on a main board of an electronic device without a separate printed circuit board, the thickness of the fan-out semiconductor package can be reduced compared to a fan-in semiconductor package using a printed circuit board. Do. In addition, it has excellent thermal characteristics and electrical characteristics and is particularly suitable for mobile products. In addition, it can be implemented more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and it is possible to solve a problem caused by a bending phenomenon.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
On the other hand, the fan-out semiconductor package means a package technology for mounting the semiconductor chip on a main board or the like of an electronic device and protecting the semiconductor chip from an external impact, and the scale, Is a concept different from a printed circuit board (PCB) such as a printed circuit board in which a fan-in semiconductor package is built.

반도체 패키지 모듈Semiconductor package module

도 9는 팬-아웃 반도체 패키지 모듈의 일례를 개략적으로 나타낸 단면도다.9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package module.

도 10은 도 9의 팬-아웃 반도체 패키지 모듈의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
FIG. 10 is a schematic sectional elevational-cut view of the fan-out semiconductor package module of FIG.

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)은 제1 내지 제6관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF)을 갖는 코어부재(110), 제1관통홀(110HA)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측인 비활성면을 갖는 반도체칩(120), 제2관통홀(110HB)에 배치된 하나 이상의 제1수동부품(125A), 제3관통홀(110HC)에 배치된 하나 이상의 제2수동부품(125B), 제4관통홀(110HD)에 배치된 하나 이상의 제3수동부품(125C), 제5관통홀(110HE)에 배치된 하나 이상의 제4수동부품(125D), 제6관통홀(110HF)에 배치된 하나 이상의 제5수동부품(125E), 코어부재(110) 및 제1 내지 제5수동부품(125A, 125B, 125C, 125D, 125E) 각각의 적어도 일부를 봉합하며 제2 내지 제6관통홀(110HB, 110HC, 110HD, 110HE, 110HF) 각각의 적어도 일부를 채우는 제1봉합재(131), 반도체칩(120)의 비활성면의 적어도 일부를 봉합하며 제1관통홀(110HA)의 적어도 일부를 채우는 제2봉합재(132), 코어부재(110)와 반도체칩(120)의 활성면 및 제1 내지 제5수동부품 제1 내지 제5수동부품(125A, 125B, 125C, 125D, 125E) 상에 배치되며 접속패드(122) 및 제1 내지 제5수동부품(125A, 125B, 125C, 125D, 125E)과 전기적으로 연결된 재배선층(142)을 포함하는 연결부재(140), 연결부재(140) 상에 배치된 패시베이션층(150), 패시베이션층(150)의 개구부에 형성되며 재배선층(142)과 전기적으로 연결된 언더범프금속층(160), 및 언더범프금속층(160) 상에 배치되며 언더범프금속층(160)을 통하여 재배선층(142)과 전기적으로 연결된 전기연결구조체(170)를 포함한다.
Referring to FIG. 1, a fan-out semiconductor package module 100A according to an exemplary embodiment includes a core member 110 having first through sixth through holes 110HA, 110HB, 110HC, 110HD, 110HE, and 110HF, A semiconductor chip 120 disposed in the first through hole 110HB and having an active surface on which the connection pad 122 is disposed and an inactive surface on the opposite side of the active surface, at least one first passive component 125A One or more second passive components 125B disposed in the third through hole 110HC, one or more third passive components 125C disposed in the fourth through hole 110HD, The at least one fourth passive component 125D disposed in the sixth through hole 110HF and the at least one fifth passive component 125E disposed at the sixth through hole 110HF, the core member 110 and the first through fifth passive components 125A, 125B, A first sealing material 131 sealing at least a part of each of the second through sixth through holes 110HC, 125C, 125D and 125E and filling at least a part of each of the second through sixth through holes 110HB, 110HC, 110HD, 110HE and 110HF, Of the inactive side of A second sealing material 132 sealing the part and filling at least a part of the first through hole 110HA, an active surface of the core member 110 and the semiconductor chip 120, 5 rewiring layer 142 disposed on the passive parts 125A, 125B, 125C, 125D, and 125E and electrically connected to the connection pad 122 and the first to fifth passive components 125A, 125B, 125C, 125D, A passivation layer 150 disposed on the connection member 140; an under bump metal layer 160 formed on the opening of the passivation layer 150 and electrically connected to the redistribution layer 142; And an electrical connection structure 170 disposed on the under bump metal layer 160 and electrically connected to the re-wiring layer 142 through the under bump metal layer 160.

최근 모바일用 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리가 차지하는 면적이 커지기 때문에, 이를 위해서 인쇄회로기판(PCB) 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, 모듈화에 대한 관심이 지속적으로 높아지고 있다. 종래의 다수의 부품을 실장하는 기술로는, COB(Chip on Board) 기술을 예로 들 수 있다. COB는 인쇄회로기판 상에 개별의 수동소자와 반도체 패키지를 표면실장기술(SMT)을 이용하여 실장하는 방식이다. 이 방식은 가격적인 장점은 있으나, 부품간 최소 간격 유지에 따라 넓은 실장 면적이 요구되며, 부품간 전자파 간섭(EMI)이 크고, 반도체칩과 수동부품간의 거리가 멀어 전기적인 노이즈가 증가하는 문제가 있다.
In recent years, as the size of mobile displays has increased, the necessity of increasing the battery capacity is increasing. As the battery capacity increases, the area occupied by the battery increases. To this end, the size of the printed circuit board (PCB) is required to be reduced. As a result, the mounting area of the components is reduced. As a conventional technique for mounting a plurality of parts, a chip on board (COB) technique is exemplified. COB is a method of mounting individual passive components and semiconductor packages on a printed circuit board using Surface Mount Technology (SMT). This method is cost effective but requires a large mounting area due to the minimum spacing between the components, a large electromagnetic interference (EMI) between the components, and a large distance between the semiconductor chip and the passive component, have.

반면, 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)은 다수의 수동부품(125A, 125B, 125C, 125D, 125E)이 반도체칩(120)과 함께 하나의 패키지 내에 배치되어 모듈화 되어 있다. 따라서, 부품간 간격을 최소화할 수 있는바 마더보드 등의 인쇄회로기판에서의 실장 면적을 최소화할 수 있다. 또한, 반도체칩(120)과 수동부품(125A, 125B, 125C, 125E, 125F) 사이의 전기적인 경로를 최소화할 수 있는바 노이즈 문제를 개선할 수 있다. 특히, 한 번의 봉합이 아닌 두 단계 이상의 봉합 과정을 거치며, 따라서 수동부품(125A, 125B, 125C, 125D, 125E)의 실장에 따른 실장 수율이나 이물 영향 등을 최소화할 수 있다.
On the other hand, in the fan-out semiconductor package module 100A according to the example, a plurality of passive components 125A, 125B, 125C, 125D, and 125E are disposed in a package together with the semiconductor chip 120 and are modularized. Therefore, the space between components can be minimized, and the mounting area on a printed circuit board such as a mother board can be minimized. In addition, it is possible to minimize the bar noise problem that can minimize the electrical path between the semiconductor chip 120 and the passive components 125A, 125B, 125C, 125E, 125F. Particularly, a sealing process of two or more steps is performed, not a single sealing, so that the packaging yield and foreign matter influence due to the mounting of the passive components 125A, 125B, 125C, 125D and 125E can be minimized.

구체적으로, 수동부품(125A, 125B, 125C, 125D, 125E)의 경우는 표면실장이 비교적 용이하나, 반도체칩(120)의 경우는 표면실장을 위하여 높은 정밀도와 클린 환경이 요구되는 등 상대적으로 어려움이 있다. 따라서, 수동부품(125A, 125B, 125C, 125D, 125E)를 실장 및 봉합하는 공정과 반도체칩(120)을 실장 및 봉합하는 공정을 분리하여 진행하는 경우, 양자 간의 실장 수율이나 이물 영향 등을 최소화할 수 있다. 특히, 상대적으로 값이 비싼 반도체칩(120)은 수동부품(125A, 125B, 125C, 125D, 125E)의 실장 및 봉합 이후에 별도 양품 유닛에만 정밀한 공정으로 실장 및 봉합할 수 있어 특히 높은 수율을 가질 수 있다. 또한, 다양한 두께 차이를 보이는 수동부품(125A, 125B, 125C, 125D, 125E) 및/또는 반도체칩(120)을 안정적으로 고정할 수 있으며, 두께 편차에 따른 여러 문제를 해결할 수 있다.
In the case of the passive components 125A, 125B, 125C, 125D and 125E, surface mounting is relatively easy. In the case of the semiconductor chip 120, relatively high difficulty and clean environment are required for surface mounting, . Therefore, when the process of mounting and sealing the passive components 125A, 125B, 125C, 125D, and 125E and the process of mounting and sealing the semiconductor chip 120 are performed separately, the packaging yield and foreign material influence between the passive components 125A, can do. Particularly, the relatively expensive semiconductor chip 120 can be mounted and sealed in a precise process only on the separate good unit after the mounting and sealing of the passive parts 125A, 125B, 125C, 125D, and 125E, . Further, the passive components 125A, 125B, 125C, 125D, 125E and / or the semiconductor chip 120 having various thicknesses can be stably fixed, and various problems due to thickness variations can be solved.

이하, 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
Hereinafter, each configuration included in the fan-out semiconductor package module 100A according to the example will be described in more detail.

코어부재(110)는 구체적인 재료에 따라 패키지 모듈(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(131, 132)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어부재(110)는 다수의 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF)을 가진다. 다수의 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF)은 각각 물리적으로 이격되어 있을 수 있다. 다수의 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF) 내에는 각각 반도체칩(120) 및 수동부품(125A, 125B, 125C, 125D, 125E)이 배치된다. 반도체칩(120) 및 수동부품(125A, 125B, 125C, 125D, 125E) 각각은 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF)의 벽면과 소정거리 이격되어 각각의 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF)의 벽면으로 둘러싸일 수 있다. 다만, 필요에 따라 변형도 가능하다.
The core member 110 can further improve the rigidity of the package module 100A according to a specific material and can play a role of ensuring the thickness uniformity of the sealing materials 131 and 132 and the like. The core member 110 has a plurality of through holes 110HA, 110HB, 110HC, 110HD, 110HE, 110HF. The plurality of through holes 110HA, 110HB, 110HC, 110HD, 110HE, and 110HF may be physically spaced from each other. The semiconductor chip 120 and the passive components 125A, 125B, 125C, 125D, and 125E are disposed in the plurality of through holes 110HA, 110HB, 110HC, 110HD, 110HE, The semiconductor chip 120 and the passive components 125A, 125B, 125C, 125D and 125E are separated from the wall surfaces of the through holes 110HA, 110HB, 110HC, 110HD, 110HE and 110HF by a predetermined distance, 110HB, 110HC, 110HD, 110HE, 110HF). However, it can be modified as needed.

코어부재(110)는 절연층(111)을 포함한다. 절연층(111)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
The core member 110 includes an insulating layer 111. The material of the insulating layer 111 is not particularly limited. For example, an insulating material may be used. As the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a glass fiber, a glass cloth, or a glass fabric together with an inorganic filler, Such as prepreg, ABF (Ajinomoto Build-up Film), FR-4, BT (bismaleimide triazine), etc., can be used. If desired, a photosensitive insulator (PID) resin may be used.

코어부재(110)는 절연층(111)의 양면에 배치된 도체층(112a, 112b)을 포함할 수 있다. 도체층(112a, 112b)은 관통홀(110HA, 110HB, 110HC, 110HD, 110HE, 110HF) 형성을 위한, 또는 반도체칩(120)과 수동부품(125A, 125B, 125C, 125D, 125E)의 배치를 위한 마크패턴으로 이용될 수 있다. 또는, 도체층(112a, 112b)은 배선패턴으로도 이용될 수 있다. 예를 들면, 도체층(112a, 112b)은 그라운드(GND) 패턴일 수 있다. 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있으나, 이에 한정되는 것은 아니다.
The core member 110 may include conductor layers 112a and 112b disposed on both sides of the insulating layer 111. [ The conductor layers 112a and 112b may be formed by the steps of forming the through holes 110HA, 110HB, 110HC, 110HD, 110HE and 110HF or arranging the semiconductor chip 120 and the passive components 125A, 125B, 125C, 125D and 125E And can be used as a mark pattern. Alternatively, the conductor layers 112a and 112b may also be used as wiring patterns. For example, the conductor layers 112a and 112b may be a ground (GND) pattern. (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium (Ti) Conductive materials may be used, but are not limited thereto.

반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 전력관리 집적회로(PMIC: Power Management IC)일 수 있으나, 이에 한정되는 것은 아니다. 한편, 반도체칩은 별도의 범프나 재배선층이 형성되지 않은 베어(Bare) 상태의 집적회로일 수 있다. 집적회로는 액티브 웨이퍼를 기반으로 형성될 수 있다. 이 경우 반도체칩의 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 각각 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 기타 필요한 위치에 각각 절연막(미도시) 등이 더 배치될 수도 있다.
The semiconductor chip 120 may be an integrated circuit (IC) in which hundreds to millions of devices are integrated into one chip. The integrated circuit may be, for example, a power management IC (PMIC), but is not limited thereto. On the other hand, the semiconductor chip may be an integrated circuit in a bare state in which no separate bump or re-wiring layer is formed. The integrated circuit may be formed based on an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like may be used as the base material of the body 121 of the semiconductor chip. The body 121 may have various circuits. The connection pad 122 is for electrically connecting the semiconductor chip 120 to other components. As the forming material, a conductive material such as aluminum (Al) may be used without any particular limitation. A passivation film 123 exposing the connection pad 122 may be formed on the body 121. The passivation film 123 may be an oxide film or a nitride film or may be a double layer of an oxide film and a nitride film. And an insulating film (not shown) or the like may be further disposed at other necessary positions.

수동부품(125A, 125B, 125C, 125D, 125E)은 각각 독립적으로 MLCC(Multi Layer Ceramic Capacitor), LICC(Low Inductance Chip Capacitor), 인덕터, 비즈 등일 수 있다. 수동부품(125A, 125B, 125C, 125D, 125E)은 서로 다른 두께를 가질 수 있다. 또한, 수동부품(125A, 125B, 125C, 125D, 125E)은 반도체칩(120)과도 다른 두께를 가질 수 있다. 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)은 두 단계 이상으로 이들을 봉합하는바, 이러한 두께 편차에 따른 불량 문제를 최소화 시킬 수 있다. 수동부품(125A, 125B, 125C, 125D, 125E)의 수는 특별히 한정되지 않으며, 도면에 도시한 것 보다 더 많을 수도 있고, 더 적을 수도 있다.
The passive components 125A, 125B, 125C, 125D, and 125E may be independently a multi layer ceramic capacitor (MLCC), a low inductance chip capacitor (LICC), an inductor, The passive components 125A, 125B, 125C, 125D, and 125E may have different thicknesses. Also, the passive components 125A, 125B, 125C, 125D, and 125E may have thicknesses different from those of the semiconductor chip 120. [ The fan-out semiconductor package module 100A according to the exemplary embodiment seals them in two or more steps, which can minimize the problem of defects due to such thickness variations. The number of passive components 125A, 125B, 125C, 125D, and 125E is not particularly limited, and may be larger or smaller than that shown in the drawings.

제1봉합재(131)는 수동부품(125A, 125B, 125C, 125D, 125E) 각각의 적어도 일부를 봉합한다. 또한, 관통홀(110HB, 110HC, 110HD, 110HE, 110HF) 각각의 적어도 일부를 채운다. 또한, 코어부재(110)의 적어도 일부를 덮는다. 제1봉합재(131)는 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수 있으며, 필요에 따라서는 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라서는, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
The first sealing material 131 seals at least a part of each of the passive parts 125A, 125B, 125C, 125D and 125E. Further, at least a portion of each of the through holes 110HB, 110HC, 110HD, 110HE, and 110HF is filled. And at least part of the core member 110 is covered. The first sealing material 131 includes an insulating material. As the insulating material, a material including an inorganic filler and an insulating resin, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin containing a reinforcing material such as an inorganic filler, specifically ABF, FR-4, BT, resin, etc. may be used. In addition, a known molding material such as EMC can be used, and if necessary, a photosensitive material, that is, PIE (Photo Imagable Encapsulant) can be used. If necessary, a material impregnated with a core material such as an inorganic filler and / or a glass fiber (glass fiber, glass cloth, glass fabric) or the like may be used as an insulating resin such as a thermosetting resin or a thermoplastic resin.

제2봉합재(132)는 반도체칩(120)의 적어도 일부를 봉합한다. 또한, 관통홀(110HA)의 적어도 일부를 채운다. 또한, 제1봉합재(131)의 적어도 일부를 덮는다. 제2봉합재(132) 역시 절연물질을 포함한다. 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, PID 수지 등이 사용될 수 있다. 또한, EMC 등의 공지의 몰딩 물질을 사용할 수도 있음은 물론이다. 필요에 따라서는, 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러 및/또는 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 재료를 사용할 수도 있다.
The second sealing material 132 seals at least a part of the semiconductor chip 120. In addition, at least a part of the through hole 110HA is filled. And covers at least a part of the first sealing material 131. The second sealing material 132 also includes an insulating material. As the insulating material, a material including an inorganic filler and an insulating resin, for example, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin containing a reinforcing material such as an inorganic filler, specifically ABF, FR-4, BT, PID resin, etc. may be used. It is needless to say that a known molding material such as EMC may be used. If necessary, a material impregnated with a core material such as an inorganic filler and / or a glass fiber (glass fiber, glass cloth, glass fabric) or the like may be used as an insulating resin such as a thermosetting resin or a thermoplastic resin.

제1봉합재(131)와 제2봉합재(132)는 동일한 재료를 포함할 수 있고, 다른 재료를 포함할 수도 있다. 제1봉합재(131)와 제2봉합재(132)가 동일한 재료를 포함하는 경우라도 이들 사이의 경계가 확인될 수 있다. 제1봉합재(131)와 제2봉합재(132)는 유사한 물질을 포함하되, 색이 다를 수도 있다. 예를 들면, 제1봉합재(131)가 제2봉합재(132) 보다 투명할 수 있다. 즉, 경계가 분명할 수 있다.
The first sealing material 131 and the second sealing material 132 may include the same material and may include other materials. Even if the first sealing material 131 and the second sealing material 132 contain the same material, the boundary between them can be confirmed. The first sealing material 131 and the second sealing material 132 include similar materials, but may have different colors. For example, the first sealing material 131 may be more transparent than the second sealing material 132. That is, the boundaries can be clear.

연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선한다. 또한, 반도체칩(120)과 수동부품(125A, 125B, 125C, 125D, 125E)을 전기적으로 연결한다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 각각 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 연결하는 비아(143)를 포함한다. 연결부재(140)가 단층으로 구성될 수도 있고, 도면에서 보다 많은 수의 복수 층으로 설계될 수도 있다.
The connection member 140 rewires the connection pads 122 of the semiconductor chip 120. Further, the semiconductor chip 120 is electrically connected to the passive components 125A, 125B, 125C, 125D, and 125E. The connection pads 122 of the several tens to hundreds of semiconductor chips 120 having various functions can be rewired through the connecting member 140. The connection pads 122 can be physically and / Or may be electrically connected. The connecting member 140 includes an insulating layer 141, a rewiring layer 142 disposed on the insulating layer 141, and a via 143 connecting the rewiring layer 142 through the insulating layer 141 do. The connecting member 140 may be composed of a single layer, or may be designed as a plurality of layers in the figure.

절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 겨우, 이들은 공정에 따라 일체화 되어 경계가 불분명할 수도 있다.
As the material of the insulating layer 141, an insulating material may be used. In addition to the above-described insulating material, a photosensitive insulating material such as a PID resin may be used as the insulating material. That is, the insulating layer 141 may be a photosensitive insulating layer. When the insulating layer 141 has photosensitivity, the insulating layer 141 can be made thinner and the pitch of the via 143 can be more easily achieved. The insulating layer 141 may be a photosensitive insulating layer containing an insulating resin and an inorganic filler. When the insulating layer 141 has multiple layers, these materials may be the same as each other and may be different from each other as needed. If the insulating layers 141 are multilayered, they may be unified according to the process, and the boundaries may be unclear.

재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
The rewiring layer 142 may serve to rewire the connection pad 122 and may be formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn) (Ni), lead (Pb), titanium (Ti), or an alloy thereof may be used. The re-distribution layer 142 may perform various functions according to the design of the layer. For example, it may include a ground (GND) pattern, a power (PoWeR: PWR) pattern, a signal (S: S) pattern, Here, the signal S pattern includes various signals except for a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. It may also include via pads, connection terminal pads, and the like.

비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122), 수동부품(125A, 125B, 125C, 125D, 125E) 등을 전기적으로 연결시키며, 그 결과 패키지 모듈(100A) 내에 전기적 경로를 형성시킨다. 비아(143)는 접속패드(122) 및 수동부품(125A, 125B, 125C, 125D, 125E)과 물리적으로 접할 수 있다. 즉, 반도체칩(120)은 베어 다이 형태로 별도의 범프 등이 없는 상태로 연결부재(140)의 비아(143)와 직접 연결될 수 있으며, 수동부품(125A, 125B, 125C, 125D, 125E) 역시 솔더범프 등을 이용하는 표면실장 형태가 임베디드 타입으로 연결부재(140)의 비아(143)와 직접 연결될 수 있다. 비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 또한, 비아(143)의 형상으로는 테이퍼 형상, 원통형상 등 당해 기술분야에 공지된 모든 형상이 적용될 수 있다.
The vias 143 electrically connect the rewiring layer 142, the connection pad 122, the passive components 125A, 125B, 125C, 125D, and 125E formed in different layers, Thereby forming an electrical path. Vias 143 may be in physical contact with connection pad 122 and passive components 125A, 125B, 125C, 125D, and 125E. That is, the semiconductor chip 120 may be directly connected to the via 143 of the connecting member 140 in the form of a bare die without a separate bump, and the passive components 125A, 125B, 125C, 125D, and 125E A surface mount type using a solder bump or the like can be directly connected to the via 143 of the connection member 140 in an embedded type. The via 143 may be formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), titanium A conductive material such as an alloy thereof may be used. The vias 143 can be fully filled with a conductive material, or a conductive material can be formed along the walls of the vias. In addition, the shape of the via 143 may be a tapered shape, a cylindrical shape, or any shape known in the art.

패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결부재(140)의 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 패시베이션층(150)은 절연수지 및 무기필러를 포함하되, 유리섬유는 포함하지 않을 수 있다. 예를 들면, 패시베이션층(150)은 ABF일 수 있으나, 이에 한정되는 것은 아니다.
The passivation layer 150 may protect the connecting member 140 from external physical chemical damage or the like. The passivation layer 150 may have openings that expose at least a portion of the rewiring layer 142 of the connecting member 140. Such openings may be formed in the passivation layer 150 in several tens to several thousand. The passivation layer 150 includes an insulating resin and an inorganic filler, but may not include glass fibers. For example, the passivation layer 150 may be ABF, but is not limited thereto.

언더범프금속층(160) 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지 모듈(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
The underbump metal layer 160 improves the connection reliability of the electrical connection structure 170 and thus improves the board level reliability of the package module 100A. The under bump metal layer 160 is connected to the re-wiring layer 142 of the connection member 140 exposed through the opening of the passivation layer 150. The under bump metal layer 160 may be formed at the opening of the passivation layer 150 by a known metallization method using a known conductive material, that is, metal. However, the under bump metal layer 160 is not limited thereto.

전기연결구조체(170)는 반도체 패키지 모듈(100A)을 외부와 물리적 및/또는 전기적으로 연결시키기 위한 부가적인 구성이다. 예를 들면, 반도체 패키지 모듈(100A)은 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
The electrical connection structure 170 is an additional structure for physically and / or electrically connecting the semiconductor package module 100A to the outside. For example, the semiconductor package module 100A may be mounted on the main board of the electronic device through the electrical connection structure 170. [ The electrical connection structure 170 may be formed of a conductive material, for example, a solder or the like, but this is merely an example and the material is not particularly limited thereto. The electrical connection structure 170 may be a land, a ball, a pin, or the like. The electrical connection structure 170 may be formed of multiple layers or a single layer. In the case of a multi-layered structure, it may include a copper pillar and a solder. In the case of a single layer, tin-silver may include solder or copper. However, the present invention is not limited thereto. . The number, spacing, arrangement type, etc. of the electrical connection structures 170 are not particularly limited and can be sufficiently modified according to design specifications for a typical engineer. For example, the number of electrical connection structures 170 may be in the range of tens to thousands, depending on the number of connection pads 122, and may be more or less.

전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
At least one of the electrical connection structures 170 is disposed in the fan-out area. The fan-out area means an area outside the area where the semiconductor chip 120 is disposed. The fan-out package is more reliable than the fan-in package, allows multiple I / O terminals, and facilitates 3D interconnection. Compared with BGA (Ball Grid Array) package and LGA (Land Grid Array) package, it is possible to make package thickness thinner and excellent price competitiveness.

도 11은 도 9의 팬-아웃 반도체 패키지 모듈에 사용되는 판넬의 일례를 개략적으로 나타낸 단면도다.
11 is a cross-sectional view schematically showing an example of a panel used in the fan-out semiconductor package module of FIG.

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)은 대형 사이즈의 판넬(500)을 이용하여 제조될 수 있다. 판넬(500)의 사이즈는 통상의 웨이퍼의 사이즈의 2배~4배 이상일 수 있으며, 따라서 한 번의 공정을 통하여 보다 많은 수의 팬-아웃 반도체 패키지 모듈(100A)을 제조할 수 있다. 즉, 생산성을 매우 높일 수 있다. 특히, 각각의 패키지 모듈(100A)의 사이즈가 클 수록 웨이퍼를 이용하는 경우 대비 상대적인 생산성이 높아질 수 있다. 판넬(500)의 각각의 유닛 부분은 후술하는 제조방법에 처음으로 준비되는 코어부재(110)일 수 있다. 이러한 판넬(500)을 이용하여 한 번의 공정으로 복수의 팬-아웃 반도체 패키지 모듈(100A)을 동시에 제조한 후, 공지의 절단 공정, 예컨대 다이싱 공정 등을 이용하여 이들을 절단하여 각각의 팬-아웃 반도체 패키지 모듈(100A)을 얻을 수 있다.
Referring to the drawings, the exemplary fan-out semiconductor package module 100A can be manufactured using a panel 500 of a large size. The size of the panel 500 may be two to four times larger than the size of a conventional wafer, so that a larger number of fan-out semiconductor package modules 100A can be manufactured through a single process. That is, productivity can be greatly increased. Particularly, the larger the size of each package module 100A, the higher the productivity relative to the case of using the wafer. Each unit portion of the panel 500 may be a core member 110 that is first prepared in a manufacturing method described later. After a plurality of fan-out semiconductor package modules 100A are simultaneously manufactured using the panel 500 in a single process, they are cut using a known cutting process such as a dicing process, The semiconductor package module 100A can be obtained.

도 12a 내지 도 12d는 도 9의 팬-아웃 반도체 패키지 모듈의 개략적인 제조 일례를 나타낸 공정도다.
FIGS. 12A to 12D are views showing a schematic manufacturing example of the fan-out semiconductor package module of FIG.

도 12a를 참조하면, 먼저, 코어부재(110)를 준비한다. 코어부재(110)는 상술한 판넬(500)로 동박적층판(CCL)을 준비한 후, 동박적층판(CCL)의 동박을 도체층(112a, 112b)으로 패턴화한 것일 수 있다. 다음으로, 코어부재(110)에 관통홀(110HB, 110HC, 110HD, 110HE, 110HF)을 각각 형성한다. 도면에서는 단면도인바 제2 및 제3관통홀(110HB, 110HC)만 표현되었으나, 제4 내지 제6관통홀(110HD, 100HE, 110HF) 역시 형성될 수 있음은 물론이다. 관통홀(110HB, 110HC, 110HD, 110HE, 110HF)은 각각 절연층(111)의 재료에 따라서 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 형성할 수 있다. 경우에 따라서는 샌드 블러스트나 화학적인 방법을 이용할 수도 있다. 다음으로, 코어부재(110)의 하면에 제1점착필름(211)을 부착하고, 관통홀(110HB, 110HC, 110HD, 110HE, 110HF) 내에 각각 수동부품(125A, 125B, 125C, 125D, 125E)을 배치한다. 제1점착필름(211)은 공지의 테이프일 수 있으나, 이에 한정되는 것은 아니다.
Referring to FIG. 12A, first, the core member 110 is prepared. The core member 110 may be obtained by preparing a copper clad laminate (CCL) with the panel 500 and patterning the copper foil of the copper clad laminate (CCL) with the conductor layers 112a and 112b. Next, through holes 110HB, 110HC, 110HD, 110HE, and 110HF are formed in the core member 110, respectively. Although only the second and third through holes 110HB and 110HC are illustrated in the drawing, the fourth through sixth through holes 110HD, 100HE, and 110HF may also be formed. The through holes 110HB, 110HC, 110HD, 110HE, and 110HF may be formed using a laser drill and / or a mechanical drill depending on the material of the insulating layer 111, respectively. In some cases, sand blasting or chemical methods may be used. Next, a first adhesive film 211 is attached to the lower surface of the core member 110 and the passive components 125A, 125B, 125C, 125D, and 125E are inserted into the through holes 110HB, 110HC, 110HD, 110HE, . The first adhesive film 211 may be a known tape, but is not limited thereto.

도 12b를 참조하면, 다음으로, 제1봉합재(131)를 이용하여 코어부재(110) 및 수동부품(125A, 125B, 125C, 125D, 125E)을 봉합한다. 제1봉합재(131)는 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다. 다음으로, 제1점착필름(211)을 제거한다. 제1점착필름(211)를 떼어내는 방법으로는 기계적인 방법을 이용할 수 있다. 다음으로, 코어부재(110)에 관통홀(110HA)을 형성한다. 관통홀(110HA) 역시 절연층(111)의 재료에 따라서 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 형성할 수 있다. 경우에 따라서는 샌드 블러스트나 화학적인 방법을 이용할 수도 있다. 관통홀(110HA)을 형성하는 과정에서, 제1봉합재(131)의 관통홀(110HA) 상부 영역도 관통된다.
12B, the core member 110 and the passive components 125A, 125B, 125C, 125D, and 125E are sealed using the first sealing material 131. Next, The first sealing material 131 may be formed by a method of laminating a film in an uncured state and then curing, or may be formed by applying a liquid material and then curing. Next, the first adhesive film 211 is removed. As a method for removing the first adhesive film 211, a mechanical method can be used. Next, a through hole 110HA is formed in the core member 110. [ The through hole 110HA can also be formed using a laser drill and / or a mechanical drill depending on the material of the insulating layer 111. [ In some cases, sand blasting or chemical methods may be used. In the process of forming the through hole 110HA, the upper region of the through hole 110HA of the first sealing material 131 is also penetrated.

도 12c를 참조하면, 다음으로, 다시 코어부재(110)의 하면에 제2점착필름(212)을 부착하고, 관통홀(110HA) 내에 반도체칩(120)을 배치한다. 반도체칩(120)은 페이스-다운 형태로 배치될 수 있다. 제2점착필름(212) 역시 공지의 테이프일 수 있으나, 이에 한정되는 것은 아니다. 다음으로, 제2봉합재(132)를 이용하여 제1봉합재(131) 및 반도체칩(120)을 봉합한다. 제2봉합재(132) 역시 미경화 상태의 필름을 라미네이션한 후 경화하는 방법으로 형성할 수도 있고, 액상의 물질을 도포한 후 경화하는 방법으로 형성할 수도 있다.
Referring to FIG. 12C, the second adhesive film 212 is attached to the lower surface of the core member 110 again, and the semiconductor chip 120 is disposed in the through hole 110HA. The semiconductor chip 120 may be disposed in a face-down fashion. The second adhesive film 212 may be a known tape, but is not limited thereto. Next, the first sealing material 131 and the semiconductor chip 120 are sealed using the second sealing material 132. Next, The second sealing material 132 may also be formed by a method of laminating an uncured film and then curing, or a method of applying a liquid material and then curing.

도 12d를 참조하면, 다음으로, 제2점착필름(212)을 제거한다. 제2점착필름(212)를 떼내는 방법으로는 역시 기계적인 방법을 이용할 수 있다. 다음으로, 제2점착필름(212)을 제거한 하부 영역에 연결부재(140)를 형성한다. 연결부재(140)는 공지의 라미네이션 방법이나 도포 방법으로 절연층(141)을 형성하고, 포토 리소그래피 방법이나 레이저 드릴 및/또는 기계적 드릴 등을 이용하여 비아(143)를 위한 홀을 형성한 후, 전해도금, 무전해도금 등의 공지의 도금 방법으로 재배선층(142) 및 비아(143)를 형성하는 방법으로 형성할 수 있다. 다음으로, 공지의 라미네이션 방법이나 도포 방법으로 패시베이션층(150)을, 공지의 메탈화 방법으로 언더범프금속층(160)을, 그리고 공지의 방법으로 전기연결구조체(170)를 형성한다.
Referring to Fig. 12D, next, the second adhesive film 212 is removed. As a method for removing the second adhesive film 212, a mechanical method can also be used. Next, the connection member 140 is formed in the lower region from which the second adhesive film 212 is removed. The connection member 140 may be formed by forming an insulating layer 141 using a known lamination method or a coating method and forming a hole for the via 143 using a photolithography method, a laser drill and / or a mechanical drill, The re-wiring layer 142 and the via 143 may be formed by a known plating method such as electrolytic plating, electroless plating, or the like. Next, the passivation layer 150 is formed by a known lamination method or coating method, the under bump metal layer 160 is formed by a known metallization method, and the electrical connection structure 170 is formed by a known method.

도 11의 판넬(500)등을 이용하는 경우, 일련의 과정을 통하여 한 번의 공정 과정으로 복수의 팬-아웃 반도체 패키지 모듈(100A)이 제조될 수 있다. 이후, 다이싱 공정 등을 통하여 각각의 팬-아웃 반도체 패키지 모듈(100A)을 얻을 수 있다.
When the panel 500 of FIG. 11 or the like is used, a plurality of fan-out semiconductor package modules 100A can be manufactured through a single process step through a series of processes. Thereafter, each of the fan-out semiconductor package modules 100A can be obtained through a dicing process or the like.

도 13은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
13 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100B)은 제2봉합재(132)가 제1봉합재(131)를 덮지 않는다. 이러한 형태는 제2봉합재(132)를 UF Jetting과 같은 방식으로 형성하면 구현할 수 있다. 제1봉합재(131)와 제2봉합재(132)의 상면이 서로 실질적으로 동일 평면에 있을 수 있다. 즉, 제1봉합재(131)와 제2봉합재(132)의 상면이 서로 동일 레벨에 위치할 수 있다. 동일 레벨은 미세한 차이를 포함하는 개념이다. 즉, 실질적으로 동일한 것을 의미한다. 이 경우, 패키지 모듈(100B)의 두께를 최소화할 수 있다. 그 외에 다른 구성이나 제조방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, the second sealant 132 does not cover the first sealant 131 in the fan-out semiconductor package module 100B according to another embodiment. This configuration can be realized by forming the second sealing material 132 in the same manner as UF jetting. The upper surfaces of the first sealing material 131 and the second sealing material 132 may be substantially flush with each other. That is, the upper surfaces of the first sealing material 131 and the second sealing material 132 may be positioned at the same level with each other. The same level is a concept involving minute differences. That is, they mean substantially the same thing. In this case, the thickness of the package module 100B can be minimized. Other configurations and manufacturing methods are substantially the same as those described above.

도 14는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
14 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100C)은 상대적으로 두께가 얇은 수동부품(125A, 125B)은 반도체칩(120)이 배치되지 않은 다른 관통홀(110HB, 110HC)에 배치하되, 상대적으로 두께가 두꺼운 수동부품(125F)은 반도체칩(120)이 배치된 관통홀(110HA)에 배치한다. 이 경우 상대적으로 두께가 얇은 수동부품(125A, 125B)을 봉합하는 제1봉합재(131) 자체를 얇게 구현할 수 있는바, 전체 패키지 모듈(100C)의 두께도 감소시킬 수 있으며, 두께 편차에 따른 문제를 더욱 효과적으로 해결할 수 있다. 특히, 수동부품(125F)이 반도체칩(120)과 가까이 있어야 하는 소자인 경우, 예를 들면, 파워 인덕터(PI) 등인 경우에는, 전기적 경로 더욱 최소화할 수 있는바 여러 장점을 가질 수 있다. 한편, 단면도인바 표현이 되지 않았으나, 코어부재(110)에 다른 관통홀(110HD, 110HE, 110HF) 등이 더 있을 수 있고, 이들에도 상대적으로 두께가 얇은 수동부품(125C, 125D, 125E)가 배치될 수 있다. 그 외에 다른 구성이나 제조방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바 생략한다.
The passive components 125A and 125B having a relatively small thickness may be connected to other through holes 110HB and 110HC in which the semiconductor chip 120 is not disposed The passive component 125F having a relatively large thickness is disposed in the through hole 110HA in which the semiconductor chip 120 is disposed. In this case, since the first sealing material 131 for sealing the passive parts 125A and 125B having a relatively thin thickness can be thinned, the thickness of the entire package module 100C can be reduced, The problem can be solved more effectively. Particularly, in the case where the passive component 125F is an element which must be close to the semiconductor chip 120, for example, in the case of a power inductor (PI) or the like, the electrical path can be further minimized. On the other hand, although there is no sectional representation, there may be other through holes 110HD, 110HE, and 110HF in the core member 110, and relatively thin passive components 125C, 125D, . Other configurations and manufacturing methods are substantially the same as those described above.

도 15는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
15 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100D)은 상술한 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)에 있어서, 전자파 차폐 및 방열을 위한 금속층(181), 백사이드 금속층(182), 및 백사이드 비아(183)가 추가되었다. 금속층(181)은 관통홀(110HB, 110HC,)의 각각의 벽면에 플레이트 형상으로 형성되어 수동부품(125A, 125B)을 둘러쌀 수 있다. 금속층(181)은 코어부재(110)의 상면 및 하면으로 플레이트 형상으로 연장 형성될 수 있다. 백사이드 금속층(182)은 제2봉합재(132) 상에 플레이트 형상으로 형성되어 패키지 모듈(100D)의 상부를 차폐할 수 있다. 이들을 통하여 EMI 차폐 및 방열 효과를 극대화 시킬 수 있다. 백사이드 비아(183)는 제1봉합재(131) 및 제2봉합재(132)의 적어도 일부를 관통하여 금속층(181)과 백사이드 금속층(182)을 연결할 수 있다. 금속층(181, 182)과 비아(182)는 구리(Cu) 등의 도전성 물질을 포함할 수 있으며, 공지의 도금 공법 등을 이용하여 형성할 수 있다. 필요에 따라서는, 금속층(181, 182)이 연결부재(140)의 재배선층(142) 중 그라운드와 연결되어 그라운드로 이용될 수도 있다.
In the fan-out semiconductor package module 100A according to the above-described example, the metal layer 181 for shielding and radiating electromagnetic waves, the backside metal layer 182, and a backside via 183 were added. The metal layer 181 may be formed in a plate shape on the wall surfaces of the through holes 110HB and 110HC to surround the passive components 125A and 125B. The metal layer 181 may extend in a plate shape on the upper surface and the lower surface of the core member 110. The backside metal layer 182 may be formed in a plate shape on the second sealing material 132 to shield the upper portion of the package module 100D. Through these, EMI shielding and heat dissipation effects can be maximized. The backside via 183 may pass through at least a portion of the first and second sealing materials 131 and 132 to connect the metal layer 181 and the backside metal layer 182. The metal layers 181 and 182 and the vias 182 may include a conductive material such as copper (Cu), and may be formed using a known plating technique or the like. If necessary, the metal layers 181 and 182 may be connected to the ground of the re-wiring layer 142 of the connecting member 140 and used as a ground.

한편, 연결부재(140)는 재배선층(142)을 둘러싸는 차폐구조(190)를 포함할 수 있다. 차폐구조(190)를 통하여 재배선층(142)에 관련된 EMI 차폐 역시 도모할 수 있다. 이러한 차폐구조(190)는 연결부재(140)의 외곽 테두리를 따라서 형성될 수 있으며, 도면에 도시한 스택 비아 형태 외에도 라인 비아나 구리 블락 등이 적용될 수 있다. 차폐구조(190)는 금속층(181)과 연결될 수도 있다.
Meanwhile, the connecting member 140 may include a shielding structure 190 surrounding the redistribution layer 142. EMI shielding associated with the redistribution layer 142 can also be achieved through the shielding structure 190. The shielding structure 190 may be formed along the outer rim of the connecting member 140, and in addition to the stack via shape shown in the drawing, a line via, a copper block, or the like may be applied. The shielding structure 190 may be connected to the metal layer 181.

한편, 백사이드 금속층(182)에는 수분이나 가스 분출 등을 위한 디게싱 홀(degassing hole)이 형성되어 있을 수 있다. 이러한 목적으로 백사이드 금속층(182)은 메쉬(mesh) 형태를 가질 수도 있다.
Meanwhile, the backside metal layer 182 may be provided with a degassing hole for spraying water or gas. For this purpose, the backside metal layer 182 may have a mesh shape.

한편, 반도체칩(120)이 배치된 관통홀(110HA)의 벽면에는 금속층 도금을 수행하지 않을 수 있다. 즉, 관통홀(110A)의 벽면은 제2봉합재(132)와 물리적으로 접할 수 있다. 이는 관통홀(110HB, 110HC)을 먼저 형성하고, 도금을 수행하여 금속층(181)을 형성하고, 수동부품(125A, 125B)을 배치하고, 그 후 불량이 없는 경우 관통홀(110HA)을 형성한 후 반도체칩(120)을 배치하는 방법으로 구현할 수 있다. 또는, 관통홀(110HA, 110HB, 110HC)을 형성한 후 관통홀(110HA)을 드라이 필름 등으로 막아둔 상태로 도금을 수행하여 금속층(181)을 형성하고, 수동부품(125A, 125B)을 배치하고, 그 후 불량이 없는 경우 관통홀(110HA)을 오픈시킨 후 반도체칩(120)을 배치하는 방법으로 구현할 수 있다. 그 외에도 다양한 방법으로 구현할 수 있음은 물론이다. 수동부품(125A, 125B)의 경우는 실장이 비교적 용이하나, 반도체칩(120)의 경우는 실장을 위하여 높은 정밀도와 클린 환경이 요구되는 등 상대적으로 어려움이 있다. 따라서, 수동부품(125A, 125B)를 실장 및 봉합하는 공정과 반도체칩(120)을 실장 및 봉합하는 공정을 분리하여 진행하는 경우, 양자 간의 실장 수율이나 이물 영향 등을 최소화할 수 있다. 특히, 상대적으로 값이 비싼 반도체칩(120)은 수동부품(125A, 125B)의 실장 이후에 별도 양품 유닛에만 정밀한 공정으로 실장할 수 있어 높은 수율을 가질 수 있다.
On the other hand, the metal layer plating may not be performed on the wall surface of the through hole 110HA where the semiconductor chip 120 is disposed. That is, the wall surface of the through hole 110A can be physically contacted with the second sealing material 132. [ This is because the through holes 110HB and 110HC are formed first and the plating is performed to form the metal layer 181 and the passive parts 125A and 125B are disposed and then the through holes 110HA are formed And then placing the semiconductor chip 120 thereon. Alternatively, after forming the through holes 110HA, 110HB and 110HC, the through holes 110HA are covered with a dry film or the like to perform plating, thereby forming the metal layer 181, and the passive parts 125A and 125B are arranged And if there is no defect thereafter, the semiconductor chip 120 may be disposed after opening the through hole 110HA. It should be understood that the present invention can be implemented in various ways. In the case of the passive components 125A and 125B, it is relatively easy to mount, but in the case of the semiconductor chip 120, a high precision and a clean environment are required for mounting. Therefore, when the process of mounting and sealing the passive components 125A and 125B and the process of mounting and sealing the semiconductor chip 120 are carried out separately, the yield of packaging and the influence of foreign matter can be minimized. Particularly, the relatively expensive semiconductor chip 120 can be mounted in a precise process only on the separate good unit after the passive components 125A and 125B are mounted, so that the semiconductor chip 120 can have a high yield.

한편, 단면도인바 표현이 되지 않았으나, 코어부재(110)에 다른 관통홀(110HD, 110HE, 110HF) 등이 더 있을 수 있고, 이들의 벽면에도 금속층(181)이 배치될 수 있으며, 백사이드 비아(183)를 통하여 백사이드 금속층(182)과 연결될 수 있다. 또한, 연결부재(140)의 재배선층(142)의 그라운드나 또는 차폐구조(190)와도 연결될 수 있다. 따라서, 이들에 각각 배치되는 수동부품(125C, 125D, 125E) 등이 금속층(181)에 둘러싸여 EMI 차폐 및 방열 효과를 도모할 수 있음은 물론이다. 그 외에 다른 구성이나 제조방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바 생략한다.
The core member 110 may have another through hole 110HD, 110HE, 110HF, etc., and a metal layer 181 may be disposed on the wall surface of the core member 110. The backside via 183 ) To the backside metal layer 182. The backside metal layer < RTI ID = 0.0 > 182 < / RTI > It may also be connected to the ground of the redistribution layer 142 of the connection member 140 or to the shielding structure 190. Therefore, the passive components 125C, 125D, 125E and the like, which are respectively disposed on the passive components 125C, 125D, and 125E, are surrounded by the metal layer 181 so that EMI shielding and heat radiation effects can be achieved. Other configurations and manufacturing methods are substantially the same as those described above.

도 16은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
16 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100E)은 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100B)에 있어서, 전자파 차폐 및 방열을 위한 금속층(181), 백사이드 금속층(182), 및 백사이드 비아(183)가 추가되었다. 이때, 백사이드 비아(183)는 제2봉합재(132)는 관통하지 않으며, 제1봉합재(131)의 적어도 일부 만을 관통한다. 그 외에 다른 구성이나 제조 방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바, 생략한다.
Referring to the drawings, a fan-out semiconductor package module 100E according to another example is a fan-out semiconductor package module 100B according to another example described above. The fan-out semiconductor package module 100E includes a metal layer 181 for electromagnetic shielding and heat radiation, (182), and a backside via (183). At this time, the backside via 183 does not pass through the second sealing material 132 but penetrates at least only a part of the first sealing material 131. Other configurations, manufacturing methods, and the like are substantially the same as those described above.

도 17은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
17 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100F)은 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100C)에 있어서, 전자파 차폐 및 방열을 위한 금속층(181), 백사이드 금속층(182), 및 백사이드 비아(183)가 추가되었다. 그 외에 다른 구성이나 제조 방법에 대한 설명 등은 상술한 바와 실질적으로 동일한바, 생략한다.
Referring to the drawings, a fan-out semiconductor package module 100F according to another example is a fan-out semiconductor package module 100C according to another example described above. The fan-out semiconductor package module 100F includes a metal layer 181 for electromagnetic shielding and heat radiation, (182), and a backside via (183). Other configurations, manufacturing methods, and the like are substantially the same as those described above.

도 18은 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
18 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100G)은 상술한 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)에 있어서, 코어부재(110)가 연결부재(140)와 접하는 제1절연층(111a), 연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2배선층(112a, 112b)과 제2 및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2비아(113a, 113b)를 통하여 전기적으로 연결된다.
In a fan-out semiconductor package module 100A according to another example, the fan-out semiconductor package module 100G according to another exemplary embodiment may include a fan-out semiconductor package module 100A having a structure in which the core member 110 contacts the connection member 140 The first wiring layer 112a in contact with the first insulating layer 111a and the first wiring layer 112a in the first insulating layer 111a are buried in the insulating layer 111a and the connecting member 140, A second insulating layer 111b disposed on the first insulating layer 111a and covering the second wiring layer 112b and a second insulating layer 111b disposed on the second insulating layer 111b, And a third wiring layer 112c. The first to third wiring layers 112a, 112b, and 112c are electrically connected to the connection pad 122. [ The first and second wiring layers 112a and 112b and the second and third wiring layers 112b and 112c have first and second vias 113a and 113b penetrating the first and second insulating layers 111a and 111b, As shown in Fig.

제1배선층(112a)을 제1절연층(111a) 내에 매립하는 경우, 제1배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결부재(140)의 절연거리가 일정해진다. 즉, 연결부재(140)의 재배선층(142)으로부터 제1절연층(111a)의 하면까지의 거리와, 연결부재(140)의 재배선층(142)로부터 반도체칩(120)의 접속패드(122)까지의 거리의 차이는, 제1배선층(112a)의 두께보다 작을 수 있다. 따라서, 연결부재(140)의 고밀도 배선 설계가 용이할 수 있다.
When the first wiring layer 112a is embedded in the first insulation layer 111a, the step generated by the thickness of the first wiring layer 112a is minimized, so that the insulation distance of the connection member 140 becomes constant. The distance from the rewiring layer 142 of the connecting member 140 to the lower surface of the first insulating layer 111a and the distance from the rewiring layer 142 of the connecting member 140 to the connection pads 122 of the semiconductor chip 120 ) May be smaller than the thickness of the first wiring layer 112a. Therefore, high-density wiring design of the connecting member 140 can be facilitated.

코어부재(110)의 제1배선층(112a)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 또한, 연결부재(140)의 재배선층(142)과 코어부재(110)의 제1배선층(112a) 사이의 거리는 연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 클 수 있다. 이는 제1배선층(112a)이 절연층(111)의 내부로 리세스될 수 있기 때문이다. 이와 같이, 제1배선층(112a)이 제1절연층 내부로 리세스되어 제1절연층(111a)의 하면과 제1배선층(112a)의 하면이 단차를 가지는 경우, 봉합재(130) 형성물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수도 있다. 코어부재(110)의 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)는 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 코어부재(110) 내부에 형성된 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다.
The lower surface of the first wiring layer 112a of the core member 110 may be located above the lower surface of the connection pad 122 of the semiconductor chip 120. [ The distance between the rewiring layer 142 of the connecting member 140 and the first wiring layer 112a of the core member 110 is determined by the distance between the rewiring layer 142 of the connecting member 140 and the connection pad 122). ≪ / RTI > This is because the first wiring layer 112a can be recessed into the insulating layer 111. When the first wiring layer 112a is recessed into the first insulating layer and the lower surface of the first insulating layer 111a and the lower surface of the first wiring layer 112a have stepped portions, It is possible to prevent the first wiring layer 112a from being contaminated. The second wiring layer 112b of the core member 110 may be positioned between the active surface and the inactive surface of the semiconductor chip 120. [ The second wiring layer 112b formed in the core member 110 is electrically connected to the active surface of the semiconductor chip 120 and the inactive surface 112b of the semiconductor chip 120. [ As shown in FIG.

코어부재(110)의 배선층(112a, 112b, 112c)의 두께는 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 코어부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c) 역시 그 스케일에 맞춰 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 재배선층(142)은 박형화를 위하여 배선층(112a, 112b, 112c) 보다 작은 사이즈로 형성할 수 있다.
The thickness of the wiring layers 112a, 112b and 112c of the core member 110 may be thicker than that of the re-wiring layer 142 of the connecting member 140. [ The core member 110 may have a thickness larger than that of the semiconductor chip 120 and the wiring layers 112a, 112b, and 112c may be formed in a larger size to match the scale. On the other hand, the redistribution layer 142 of the connection member 140 may be formed in a smaller size than the wiring layers 112a, 112b, and 112c for thinning.

절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
The material of the insulating layers 111a and 111b is not particularly limited. For example, an insulating material may be used. As the insulating material, a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a mixture of these resins with an inorganic filler, or a glass fiber Such as a prepreg, an Ajinomoto Build-up Film (ABF), a bismaleimide triazine (BT), or the like, may be used. If desired, a photosensitive insulator (PID) resin may be used.

배선층(112a, 112b, 112c)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
The wiring layers 112a, 112b, and 112c can perform the role of rewiring the connection pads 122 of the semiconductor chip 120. [ The wiring layers 112a, 112b and 112c may be formed of copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb) Ti), an alloy thereof, or the like can be used. The wiring layers 112a, 112b, 112c can perform various functions according to the design design of the layer. For example, it may include a ground (GND) pattern, a power (PoWeR: PWR) pattern, a signal (S: S) pattern, Here, the signal S pattern includes various signals except for a ground (GND) pattern, a power (PWR) pattern, and the like, for example, a data signal. It may also include via pads, wire pads, electrical connection structure pads, and the like.

비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 코어부재(110) 내에 전기적 경로를 형성시킨다. 비아(113a, 113b) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 비아(113a, 113b)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 테이퍼형상뿐만 아니라, 원통형상 등 공지된 모든 형상이 적용될 수 있다. 제1비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제2비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
The vias 113a and 113b electrically connect the wiring layers 112a, 112b, and 112c formed in different layers, thereby forming an electrical path in the core member 110. [ As the forming material of the vias 113a and 113b, a conductive material may also be used. The vias 113a and 113b may be completely filled with a conductive material, or a conductive material may be formed along the wall surface of the via hole. In addition, not only tapered but also all known shapes such as a cylindrical shape can be applied. A part of the pad of the first wiring layer 112a may serve as a stopper when the hole for the first via 113a is formed. The width of the upper surface of the first via 113a is larger than the width of the lower surface It may be advantageous in terms of the process to be a large tapered shape. In this case, the first vias 113a can be integrated with the pad pattern of the second wiring layer 112b. In addition, when forming the holes for the second vias 113b, some of the pads of the second wiring layer 112b may serve as stoppers, and the second vias 113b may have a width of the upper surface of the lower surface A taper shape larger than the width may be advantageous in terms of the process. In this case, the second via 113b may be integrated with the pad pattern of the third wiring layer 112c.

한편, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100B, 100C, 100D, 100E, 100F)에도 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100G)의 코어부재(110)가 적용될 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
The core member 110 of the fan-out semiconductor package module 100G according to another example described above may be applied to the fan-out semiconductor package modules 100B, 100C, 100D, 100E and 100F according to another example Of course. Other configurations are substantially the same as those described above, and a detailed description thereof will be omitted.

도 19는 팬-아웃 반도체 패키지 모듈의 다른 일례를 개략적으로 나타낸 단면도다.
19 is a cross-sectional view schematically showing another example of the fan-out semiconductor package module.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100H)은 상술한 일례에 따른 팬-아웃 반도체 패키지 모듈(100A)에 있어서, 코어부재(110)가 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a) 상에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 재배선층(111c), 제1절연층(111a) 상에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 코어부재(110)가 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결부재(140)를 더욱 간소화할 수 있다. 따라서, 연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
In the fan-out semiconductor package module 100A according to the above-described example, the core member 110 includes a first insulating layer 111a, A first wiring layer 112a and a second wiring layer 112b disposed on both surfaces of the first insulating layer 111a and a second insulating layer 112b disposed on the first insulating layer 112a and covering the first wiring layer 112a A third insulating layer 111c disposed on the first insulating layer 111a and covering the second wiring layer 112b and a third insulating layer 111b disposed on the second insulating layer 111b, And a fourth wiring layer 112d disposed on the insulating layer 111c. The first to fourth wiring layers 112a, 112b, 112c, and 112d are electrically connected to the connection pad 122. Since the core member 110 includes a larger number of wiring layers 112a, 112b, 112c and 112d, the connecting member 140 can be further simplified. Therefore, it is possible to improve the yield reduction due to defects generated in the process of forming the connecting member 140. The first to fourth wiring layers 112a, 112b, 112c and 112d have first to third vias 113a, 113b and 113c passing through the first to third insulating layers 111a, 111b and 111c, respectively. As shown in FIG.

제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 필러 및 절연수지를 포함하는 ABF 또는 PID 일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1비아(113a)는 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3비아(113b, 113c)보다 직경이 클 수 있다.
The first insulating layer 111a may be thicker than the second insulating layer 111b and the third insulating layer 111c. The first insulating layer 111a may be relatively thick to maintain rigidity and the second insulating layer 111b and the third insulating layer 111c may be formed to have a larger number of wiring layers 112c and 112d It may be introduced. The first insulating layer 111a may include an insulating material different from the second insulating layer 111b and the third insulating layer 111c. For example, the first insulating layer 111a may be, for example, a prepreg including a core material, a filler, and an insulating resin, and the second insulating layer 111c and the third insulating layer 111c may be filler and insulating But is not limited to, ABF or PID comprising a resin. The first vias 113a passing through the first insulating layer 111a have diameters larger than the second and third vias 113b and 113c passing through the second and third insulating layers 111b and 111c It can be big.

코어부재(110)의 제3배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 연결부재(140)의 재배선층(142)과 코어부재(110)의 제3배선층(112c) 사이의 거리는 연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 제3배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있는 반면, 반도체칩(120)의 접속패드(122) 상에는 얇은 패시베이션막이 더 형성될 수 있기 때문이다. 코어부재(110)의 제1배선층(112a) 및 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)는 반도체칩(120)의 두께에 대응하게 형성할 수 있는바, 코어부재(110) 내부에 형성된 제1배선층(112a) 및 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이 레벨에 배치될 수 있다.
The lower surface of the third wiring layer 112c of the core member 110 may be located below the lower surface of the connection pad 122 of the semiconductor chip 120. [ The distance between the rewiring layer 142 of the connecting member 140 and the third wiring layer 112c of the core member 110 is set to be shorter than the distance between the rewiring layer 142 of the connecting member 140 and the connection pad 122). ≪ / RTI > The third wiring layer 112c may be disposed on the second insulating layer 111b while a thin passivation film may be formed on the connection pad 122 of the semiconductor chip 120. [ The first wiring layer 112a and the second wiring layer 112b of the core member 110 may be positioned between the active surface and the inactive surface of the semiconductor chip 120. [ The first wiring layer 112a and the second wiring layer 112b formed in the core member 110 may be formed to correspond to the thickness of the semiconductor chip 120, May be disposed at a level between the active surface and the inactive surface.

코어부재(110)의 배선층(112a, 112b, 112c, 112d)의 두께는 연결부재(140)의 재배선층(142)의 두께보다 두꺼울 수 있다. 코어부재(110)는 반도체칩(120) 이상의 두께를 가질 수 있는바, 배선층(112a, 112b, 112c, 112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결부재(140)의 재배선층(142)은 박형화를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다.
The thickness of the wiring layers 112a, 112b, 112c and 112d of the core member 110 may be thicker than the thickness of the re-wiring layer 142 of the connecting member 140. [ The core member 110 may have a thickness larger than that of the semiconductor chip 120 and the wiring layers 112a, 112b, 112c and 112d may also be formed in a larger size. On the other hand, the redistribution layer 142 of the connection member 140 can be formed in a relatively smaller size for thinning.

한편, 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100B, 100C, 100D, 100E, 100F)에도 상술한 다른 일례에 따른 팬-아웃 반도체 패키지 모듈(100H)의 코어부재(110)가 적용될 수 있음은 물론이다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 자세한 설명은 생략한다.
In addition, the core member 110 of the fan-out semiconductor package module 100H according to another example described above may be applied to the fan-out semiconductor package modules 100B, 100C, 100D, 100E, Of course. Other configurations are substantially the same as those described above, and a detailed description thereof will be omitted.

도 20은 본 개시에 따른 팬-아웃 반도체 패키지 모듈을 전자기기에 적용하는 경우의 효과를 개략적으로 나타낸 편면도다.
20 is a plan view schematically showing the effect when the fan-out semiconductor package module according to the present disclosure is applied to an electronic device.

도면을 참조하면, 최근 모바일(1100A, 1100B)을 위한 디스플레이의 대형화에 따라서 배터리 용량의 증가 필요성이 대두되고 있다. 배터리 용량의 증가에 따라 배터리(1180)가 차지하는 면적이 커지기 때문에, 이를 위해서 마더보드(1101)의 사이즈 축소가 요구되고 있으며, 이에 따른 부품의 실장 면적 감소로, PMIC 및 이에 따른 수동부품들을 포함하는 모듈(1150)이 차지할 수 있는 면적이 지속적으로 작아지고 있다. 이때, 본 개시에 따른 팬-아웃 반도체 패키지 모듈(100A, 100B, 100C, 100D, 100E, 100F, 100G, 100H)를 적용하는 경우, 모듈(1150)의 사이즈 최소화가 가능하기 때문에, 이와 같이 좁아진 면적도 효과적으로 이용할 수 있다.
Referring to the drawings, it is necessary to increase the battery capacity in accordance with the recent enlargement of displays for mobile devices 1100A and 1100B. As the battery capacity increases, the area occupied by the battery 1180 increases. To this end, the size of the motherboard 1101 is required to be reduced. As a result, the mounting area of parts is reduced. The area occupied by the module 1150 is continuously decreasing. In this case, when the fan-out semiconductor package modules 100A, 100B, 100C, 100D, 100E, 100F, 100G and 100H according to the present disclosure are applied, the size of the module 1150 can be minimized. Can be effectively used.

본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
In the present disclosure, the lower side, the lower side, the lower side and the like refer to the direction toward the mounting surface of the fan-out semiconductor package with reference to the cross section of the drawing for convenience, and the upper side, the upper side and the upper side are used in the opposite direction. It should be noted, however, that this is a definition of a direction for the sake of convenience of explanation, and it is needless to say that the scope of rights of the claims is not particularly limited by description of such direction.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
The meaning of being connected in this disclosure includes not only a direct connection but also an indirect connection through an adhesive layer or the like. In addition, the term "electrically connected" means a concept including both a physical connection and a non-connection. Also, the first, second, etc. expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as a second component, and similarly, the second component may be referred to as a first component.

본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression " exemplary " used in this disclosure does not mean the same embodiment but is provided for emphasizing and explaining different unique features. However, the above-mentioned examples do not exclude that they are implemented in combination with the features of other examples. For example, although the description in the specific example is not described in another example, it can be understood as an explanation related to another example, unless otherwise described or contradicted by the other example.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terms used in this disclosure are used only to illustrate an example and are not intended to limit the present disclosure. Wherein the singular expressions include plural expressions unless the context clearly dictates otherwise.

1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인쇄회로기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 1121: 반도체 패키지
100A~100H: 팬-아웃 반도체 패키지 모듈
110: 코어부재 111, 111a~111d: 절연층
112a~112d: 배선층/도체층 113a~113c: 비아
120: 반도체칩 121: 바디
122: 접속패드 125A~125F: 수동부품
131, 132: 봉합재
140: 연결부재 141: 절연층
142: 재배선층 143: 비아
150: 패시베이션층 160: 언더범프금속층
170: 전기연결구조체 181: 금속층
182: 백사이드 금속층 183: 백사이드 비아
190: 차폐구조
1000: electronic device 1010: main board
1020: Chip related parts 1030: Network related parts
1040: Other parts 1050: Camera
1060: antenna 1070: display
1080: Battery 1090: Signal line
1100: Smartphone 1101: Smartphone body
1110: Smartphone mainboard 1111: mainboard insulation layer
1112: main board wiring 1120: parts
1130: Smartphone camera 2200: Fan-in semiconductor package
2220: semiconductor chip 2221: body
2222: connection pad 2223: passivation film
2240: connecting member 2241: insulating layer
2242: re-wiring layer 2243: via
2250: passivation layer 2260: under bump metal layer
2270: solder ball 2280: underfill resin
2290: molding material 2500: main board
2301: printed circuit board 2302: interposer substrate
2100: Fan-out semiconductor package 2120: Semiconductor chip
2121: Body 2122: Connection pad
2140: connecting member 2141: insulating layer
2142: re-wiring layer 2143: via
2150: passivation layer 2160: under bump metal layer
2170: solder ball 1121: semiconductor package
100A to 100H: Fan-out semiconductor package module
110: core member 111, 111a to 111d: insulating layer
112a to 112d: wiring layer / conductor layer 113a to 113c: via
120: semiconductor chip 121: body
122: connection pads 125A to 125F: passive parts
131, 132: Seal material
140: connecting member 141: insulating layer
142: re-wiring layer 143: via
150: passivation layer 160: under bump metal layer
170: electrical connection structure 181: metal layer
182: a backside metal layer 183: a backside via
190: Shielding structure

Claims (20)

서로 이격된 제1관통홀 및 제2관통홀을 갖는 코어부재;
상기 제1관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 갖는 반도체칩;
상기 제2관통홀에 배치된 하나 이상의 제1수동부품;
상기 코어부재 및 상기 제1수동부품 각각의 적어도 일부를 봉합하며, 상기 제2관통홀의 적어도 일부를 채우는 제1봉합재;
상기 반도체칩의 비활성면의 적어도 일부를 봉합하며, 상기 제1관통홀의 적어도 일부를 채우는 제2봉합재; 및
상기 코어부재, 상기 반도체칩의 활성면, 및 상기 제1수동부품 상에 배치되며, 상기 접속패드 및 상기 제1수동부품과 전기적으로 연결된 재배선층을 포함하는 연결부재; 를 포함하는,
팬-아웃 반도체 패키지 모듈.
A core member having a first through hole and a second through hole spaced apart from each other;
A semiconductor chip disposed in the first through hole, the semiconductor chip having an active surface on which the connection pad is disposed and an inactive surface on the opposite side of the active surface;
At least one first passive component disposed in the second through hole;
A first suture material sealing at least a part of each of the core member and the first passive component and filling at least a part of the second through hole;
A second suture material sealing at least a part of the inactive surface of the semiconductor chip and filling at least a part of the first through hole; And
A connecting member disposed on the first passive component and including a core member, an active surface of the semiconductor chip, and a re-wiring layer electrically connected to the connection pad and the first passive component; / RTI >
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 제2관통홀의 벽면에 배치된 금속층; 을 더 포함하는,
팬-아웃 반도체 패키지 모듈.
The method according to claim 1,
A metal layer disposed on a wall surface of the second through hole; ≪ / RTI >
Fan-out semiconductor package module.
제 2 항에 있어서,
상기 제1관통홀의 벽면은 상기 제2봉합재와 물리적으로 접하는,
팬-아웃 반도체 패키지 모듈.
3. The method of claim 2,
And a wall surface of the first through hole is physically in contact with the second sealing material,
Fan-out semiconductor package module.
제 2 항에 있어서,
상기 금속층은 상기 코어부재의 상면 및 하면으로 연장 배치된,
팬-아웃 반도체 패키지 모듈.
3. The method of claim 2,
Wherein the metal layer is disposed on the upper surface and the lower surface of the core member,
Fan-out semiconductor package module.
제 2 항에 있어서,
상기 금속층은 상기 연결부재의 재배선층 중 그라운드와 연결된,
팬-아웃 반도체 패키지 모듈.
3. The method of claim 2,
Wherein the metal layer is connected to the ground of the re-
Fan-out semiconductor package module.
제 4 항에 있어서,
상기 제1봉합재 및 상기 제2봉합재 중 적어도 하나의 봉합재 상에 배치된 백사이드 금속층; 및
상기 제1봉합재 및 상기 제2봉합재 중 적어도 하나의 봉합재의 적어도 일부를 관통하며, 상기 제1 및 제2금속층을 연결하는 백사이드 비아; 를 더 포함하는,
팬-아웃 반도체 패키지 모듈.
5. The method of claim 4,
A backside metal layer disposed on at least one of the first sealing material and the second sealing material; And
A backside via passing through at least a part of the sealing material of at least one of the first sealing material and the second sealing material and connecting the first and second metal layers; ≪ / RTI >
Fan-out semiconductor package module.
제 4 항에 있어서,
상기 연결부재는 상기 재배선층을 둘러싸는 차폐구조를 포함하는,
팬-아웃 반도체 패키지 모듈.
5. The method of claim 4,
Wherein said connecting member includes a shielding structure surrounding said re-
Fan-out semiconductor package module.
제 7 항에 있어서,
상기 차폐구조는 상기 금속층과 연결된,
팬-아웃 반도체 패키지 모듈.
8. The method of claim 7,
Wherein the shielding structure comprises a metal layer,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 제2봉합재는 상기 제1봉합재의 상면을 덮는,
팬-아웃 반도체 패키지 모듈.
The method according to claim 1,
The second suture material covering the upper surface of the first suture material,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 제1 및 제2봉합재는 각각의 상면이 서로 동일 레벨에 위치하는,
팬-아웃 반도체 패키지 모듈.
The method according to claim 1,
Wherein the first and second sealing members are disposed such that the upper surfaces of the first and second sealing members are at the same level,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 반도체칩 및 상기 제1수동부품은 사이드-바이-사이드로 배치되며,
상기 연결부재의 재배선층을 통하여 서로 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.
The method according to claim 1,
Wherein the semiconductor chip and the first passive component are disposed side-by-side,
And electrically connected to each other through a re-wiring layer of the connecting member,
Fan-out semiconductor package module.
제 11 항에 있어서,
상기 연결부재는 상기 접속패드 및 상기 제1수동부품을 상기 연결부재의 재배선층과 연결하는 비아를 더 포함하며,
상기 접속패드 및 상기 제1수동부품은 각각 상기 연결부재의 비아와 물리적으로 접하는,
팬-아웃 반도체 패키지 모듈.
12. The method of claim 11,
The connecting member further comprises a via connecting the connecting pad and the first passive component to a re-wiring layer of the connecting member,
Wherein the connection pad and the first passive component are each in physical contact with a via of the connection member,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 반도체칩은 전력관리 집적회로(PMIC)를 포함하고,
상기 제1수동부품은 커패시터를 포함하는,
팬-아웃 반도체 패키지 모듈.
The method according to claim 1,
Wherein the semiconductor chip includes a power management integrated circuit (PMIC)
Wherein the first passive component comprises a capacitor,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 코어부재는 상기 제1 및 제2관통홀과 이격된 제3관통홀을 더 가지며,
상기 제3관통홀에는 하나 이상의 제3수동부품이 배치되며,
상기 제1봉합재는 상기 제3수동부품의 적어도 일부를 봉합하며 상기 제3관통홀의 적어도 일부를 채우며,
상기 연결부재의 재배선층은 상기 제3수동부품과 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.
The method according to claim 1,
Wherein the core member further includes a third through hole spaced apart from the first and second through holes,
Wherein at least one third passive component is disposed in the third through hole,
Wherein the first sealing member seals at least a part of the third passive component and fills at least a part of the third through hole,
The re-wiring layer of the connecting member is electrically connected to the third passive component,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 제1관통홀에 배치된 하나 이상의 제3수동부품; 을 더 포함하며,
상기 제2봉합재는 상기 제3수동부품의 적어도 일부를 봉합하고,
상기 연결부재의 재배선층은 상기 제3수동부품과 전기적으로 연결되며,
상기 제3수동부품은 상기 제1수동부품 보다 두께가 두꺼운,
팬-아웃 반도체 패키지 모듈.
The method according to claim 1,
At least one third passive component disposed in the first through hole; Further comprising:
The second sealing member seals at least a part of the third passive component,
The re-wiring layer of the connecting member is electrically connected to the third passive component,
Wherein the third passive component is thicker than the first passive component,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 코어부재는 상기 연결부재의 재배선층을 통하여 상기 접속패드 및 상기 제1수동부품과 전기적으로 연결된 배선층을 포함하는,
팬-아웃 반도체 패키지 모듈.
The method according to claim 1,
Wherein the core member includes a wiring layer electrically connected to the connection pad and the first passive component through a re-wiring layer of the connection member,
Fan-out semiconductor package module.
제 16 항에 있어서,
상기 코어부재는, 상기 연결부재와 접하는 제1절연층, 상기 연결부재와 접하며 상기 제1절연층에 매립된 제1배선층, 및 상기 제1절연층의 상기 제1배선층이 매립된측의 반대측에 배치된 제2배선층, 을 포함하며,
상기 제1 및 제2배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.
17. The method of claim 16,
Wherein the core member includes a first insulating layer in contact with the connecting member, a first wiring layer in contact with the connecting member and embedded in the first insulating layer, and a second wiring layer on the opposite side of the first insulating layer, And a second wiring layer disposed,
Wherein the first and second wiring layers are electrically connected to the connection pad,
Fan-out semiconductor package module.
제 17 항에 있어서,
상기 코어부재는, 상기 제1절연층 상에 배치되며 상기 제2배선층을 덮는 제2절연층, 및 상기 제2절연층 상에 배치된 제3배선층, 을 더 포함하며,
상기 제3배선층은 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.
18. The method of claim 17,
The core member further includes a second insulating layer disposed on the first insulating layer and covering the second wiring layer, and a third wiring layer disposed on the second insulating layer,
The third wiring layer is electrically connected to the connection pad,
Fan-out semiconductor package module.
제 1 항에 있어서,
상기 코어부재는, 제1절연층, 및 상기 제1절연층의 양면에 배치된 제1배선층 및 제2배선층, 을 포함하며,
상기 제1 및 제2배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.
The method according to claim 1,
Wherein the core member includes a first insulating layer and a first wiring layer and a second wiring layer disposed on both surfaces of the first insulating layer,
Wherein the first and second wiring layers are electrically connected to the connection pad,
Fan-out semiconductor package module.
제 19 항에 있어서,
상기 코어부재는, 상기 제1절연층 상에 배치되며 상기 제1배선층을 덮는 제2절연층, 상기 제2절연층 상에 배치된 제3배선층, 상기 제1절연층 상에 배치되어 상기 제2배선층을 덮는 제3절연층, 및 상기 제3절연층 상에 배치된 제4배선층, 을 더 포함하며,
상기 제3 및 제4배선층은 상기 접속패드와 전기적으로 연결된,
팬-아웃 반도체 패키지 모듈.20. The method of claim 19,
Wherein the core member comprises a second insulating layer disposed on the first insulating layer and covering the first wiring layer, a third wiring layer disposed on the second insulating layer, a third wiring layer disposed on the first insulating layer, A third insulating layer covering the wiring layer, and a fourth wiring layer disposed on the third insulating layer,
And the third and fourth wiring layers are electrically connected to the connection pad,
Fan-out semiconductor package module.
KR1020170136769A 2017-07-07 2017-10-20 Fan-out semiconductor package module KR102081086B1 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US15/882,440 US10242973B2 (en) 2017-07-07 2018-01-29 Fan-out-semiconductor package module
TW107103913A TWI667744B (en) 2017-07-07 2018-02-05 Fan-out semiconductor package module
JP2018017867A JP6598890B2 (en) 2017-07-07 2018-02-05 Fan-out semiconductor package module
CN201810269733.3A CN109216335B (en) 2017-07-07 2018-03-29 Fan-out type semiconductor package module

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170086350 2017-07-07
KR20170086350 2017-07-07

Publications (2)

Publication Number Publication Date
KR20190005697A true KR20190005697A (en) 2019-01-16
KR102081086B1 KR102081086B1 (en) 2020-02-25

Family

ID=65280868

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170136769A KR102081086B1 (en) 2017-07-07 2017-10-20 Fan-out semiconductor package module

Country Status (4)

Country Link
JP (1) JP6598890B2 (en)
KR (1) KR102081086B1 (en)
CN (1) CN109216335B (en)
TW (1) TWI667744B (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190105378A (en) * 2018-03-05 2019-09-17 삼성전자주식회사 Fan-out semiconductor package module

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102596759B1 (en) * 2019-03-18 2023-11-02 삼성전자주식회사 Semiconductor package
KR102574415B1 (en) * 2019-04-04 2023-09-04 삼성전기주식회사 Antenna module
KR102584960B1 (en) * 2019-04-12 2023-10-05 삼성전기주식회사 Semiconductor package
TWI766164B (en) * 2019-05-28 2022-06-01 力成科技股份有限公司 Package structure
JP2022528330A (en) * 2019-08-28 2022-06-10 長江存儲科技有限責任公司 Semiconductor devices and their manufacturing methods
US11948891B2 (en) 2020-04-03 2024-04-02 Nepes Co., Ltd. Semiconductor package and manufacturing method thereof
WO2022064704A1 (en) * 2020-09-28 2022-03-31 昭和電工マテリアルズ株式会社 Surface-mounted module and method for manufacturing circuit board
WO2022064698A1 (en) * 2020-09-28 2022-03-31 昭和電工マテリアルズ株式会社 Method for manufacturing electronic component module, method for manufacturing electronic circuit board, and method for manufacturing component built-in board
TWI793618B (en) * 2021-05-26 2023-02-21 威盛電子股份有限公司 Electronic package and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130015450A (en) * 2011-08-03 2013-02-14 하나 마이크론(주) Semiconductor package and method of manufacturing the same
JP2014072279A (en) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd Manufacturing method of wiring board with components incorporated therein
US20150084206A1 (en) * 2013-09-24 2015-03-26 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Dual Fan-Out Semiconductor Package
US20150348936A1 (en) * 2014-06-02 2015-12-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Electromagnetic (EM) Shielding for LC Circuits
KR20160134435A (en) * 2015-05-15 2016-11-23 삼성전기주식회사 Electronic component package and package on package structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8890628B2 (en) * 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
JP5639242B2 (en) * 2013-04-12 2014-12-10 太陽誘電株式会社 Electronic component built-in board
US10199337B2 (en) * 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR20160132751A (en) * 2015-05-11 2016-11-21 삼성전기주식회사 Electronic component package and method of manufacturing the same
US10566289B2 (en) * 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130015450A (en) * 2011-08-03 2013-02-14 하나 마이크론(주) Semiconductor package and method of manufacturing the same
JP2014072279A (en) * 2012-09-28 2014-04-21 Dainippon Printing Co Ltd Manufacturing method of wiring board with components incorporated therein
US20150084206A1 (en) * 2013-09-24 2015-03-26 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Dual Fan-Out Semiconductor Package
US20150348936A1 (en) * 2014-06-02 2015-12-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Electromagnetic (EM) Shielding for LC Circuits
KR20160134435A (en) * 2015-05-15 2016-11-23 삼성전기주식회사 Electronic component package and package on package structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190105378A (en) * 2018-03-05 2019-09-17 삼성전자주식회사 Fan-out semiconductor package module
US10833070B2 (en) 2018-03-05 2020-11-10 Samsung Electronics Co., Ltd. Fan-out semiconductor package module

Also Published As

Publication number Publication date
JP6598890B2 (en) 2019-10-30
TWI667744B (en) 2019-08-01
TW201907521A (en) 2019-02-16
CN109216335B (en) 2022-05-03
KR102081086B1 (en) 2020-02-25
JP2019016770A (en) 2019-01-31
CN109216335A (en) 2019-01-15

Similar Documents

Publication Publication Date Title
KR101999608B1 (en) Fan-out semiconductor package
KR101933421B1 (en) Fan-out semiconductor package module
KR101892869B1 (en) Fan-out semiconductor package
KR102071457B1 (en) Fan-out semiconductor package
KR102081086B1 (en) Fan-out semiconductor package module
KR101983186B1 (en) Fan-out semiconductor package
KR101982056B1 (en) Fan-out semiconductor package module
KR101982049B1 (en) Fan-out semiconductor package
KR20180032148A (en) Fan-out semiconductor package
KR102026132B1 (en) Fan-out semiconductor package module
KR101994748B1 (en) Fan-out semiconductor package
KR20180037529A (en) Fan-out semiconductor package
KR101982047B1 (en) Fan-out semiconductor package
KR101963293B1 (en) Fan-out semiconductor package
KR20190013051A (en) Fan-out semiconductor package
KR101942736B1 (en) Connection system of semiconductor packages
KR101973431B1 (en) Fan-out semiconductor package
KR101963278B1 (en) Fan-out semiconductor package and manufacturing method for the same
KR20190030972A (en) Fan-out semiconductor package
KR101892903B1 (en) Fan-out semiconductor package
KR102061850B1 (en) Fan-out semiconductor package
KR20190075647A (en) Fan-out semiconductor package
KR20190074714A (en) Fan-out semiconductor package
KR101982054B1 (en) Fan-out semiconductor package
KR102005350B1 (en) Fan-out semiconductor package

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant