KR20180137642A - 표시 장치 및 그 제조 방법 - Google Patents

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KR20180137642A
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이종찬
양태훈
정웅희
이경원
이용수
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삼성디스플레이 주식회사
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Abstract

개시된 표시 장치는, 액티브 패턴, 상기 액티브 패턴의 적어도 일부를 커버하는 제1 절연층, 상기 제1 절연층 위에 배치되는 제1 게이트 전극 및 제2 게이트 전극을 포함한다. 상기 액티브 패턴은, 제1 채널 영역, 상기 제1 채널 영역과 접촉하며, N형 불순물이 도핑된 N도핑 영역을 포함하는 제1 액티브 영역과, 제2 채널 영역 및 상기 제2 채널 영역과 접촉하며, P형 불순물이 도핑된 P도핑 영역을 포함하는 제2 액티브 영역을 포함한다. 상기 제1 게이트 전극은, 상기 제1 채널 영역과 중첩한다. 상기 제2 게이트 전극은, 상기 제2 채널 영역과 중첩하며, 상기 제1 게이트 전극보다 큰 테이퍼 각을 갖는다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치에 관한 것으로, 보다 구체적으로는, CMOS(complementary metal oxide silicon) 트랜지스터를 포함하는 표시 장치 및 그 제조 방법에 관한 것이다.
박막 트랜지스터를 포함하는 기판은 액정 표시 장치, 유기 발광 표시 장치 등과 같은 표시 장치의 각 화소를 동작하기 위한 장치로서 이용되고 있다.
상기 박막 트랜지스터로는, 채널 물질로서, 채널은 비정질 실리콘, 다결정 실리콘(폴리실리콘), 산화물 반도체 등을 포함할 수 있다. 유기 발광 표시 장치의 경우, 캐리어 이동도가 높은 다결정 실리콘이 채널 물질로서 널리 사용되고 있으며, 캐리어 전하 또는 도핑 불순물에 따라 PMOS 트랜지스터 또는 NMOS 트랜지스터로서 제공될 수 있다.
최근, 고해상도 구현을 위하여, 배선 통합 및 박막 트랜지스터 감소의 필요성이 증가하고 있으며, 이에 따라 구동 효율을 개선할 수 있는 CMOS 구조의 표시 장치에 대한 요구가 증가하고 있다.
본 발명의 일 실시예는 CMOS 트랜지스터를 포함하는 표시 장치를 제공한다.
본 발명의 다른 실시예는, 상기 표시 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 표시 장치는, 액티브 패턴, 상기 액티브 패턴의 적어도 일부를 커버하는 제1 절연층, 상기 제1 절연층 위에 배치되는 제1 게이트 전극 및 제2 게이트 전극을 포함한다. 상기 액티브 패턴은, 제1 채널 영역, 상기 제1 채널 영역과 접촉하며, N형 불순물이 도핑된 N도핑 영역을 포함하는 제1 액티브 영역과, 제2 채널 영역 및 상기 제2 채널 영역과 접촉하며, P형 불순물이 도핑된 P도핑 영역을 포함하는 제2 액티브 영역을 포함한다. 상기 제1 게이트 전극은, 상기 제1 채널 영역과 중첩한다. 상기 제2 게이트 전극은, 상기 제2 채널 영역과 중첩하며, 상기 제1 게이트 전극보다 큰 테이퍼 각을 갖는다.
일 실시예에 따르면, 상기 제1 게이트 전극의 테이퍼 각은 30도 내지 70도이고, 상기 제2 게이트 전극의 테이퍼 각은 60도 내지 90도이다.
일 실시예에 따르면, 상기 제1 게이트 전극의 테이퍼 각과, 상기 제2 게이트 전극의 테이퍼 각의 차이는 20도 내지 40도이다.
일 실시예에 따르면, 상기 제1 게이트 전극의 테이퍼 각과, 상기 제2 게이트 전극의 테이퍼 각의 차이는 30도 내지 40도이다.
일 실시예에 따르면, 상기 N도핑 영역은, 상기 제1 채널 영역과 접촉하는 저농도 도핑 영역 및 상기 저농도 도핑 영역과 접촉하는 고농도 도핑 영역을 포함한다. 상기 제1 절연층은, 상기 제1 게이트 전극과 중첩하는 제1 영역, 상기 저농도 도핑 영역과 중첩하는 제2 영역 및 상기 고농도 도핑 영역과 중첩하는 제3 영역을 포함하며, 상기 제1 영역의 두께는 상기 제2 영역의 두께보다 크고, 상기 제2 영역의 두께는 상기 제3 두께부의 영역보다 크다.
일 실시예에 따르면, 상기 제3 영역의 두께는 상기 제1 영역의 두께의 80% 이상이다.
일 실시예에 따르면, 상기 P도핑 영역의 드레인 영역은, 상기 N도핑 영역의 소스 영역과 전기적으로 연결된다.
일 실시예에 따르면, 상기 P도핑 영역의 드레인 영역은, 상기 제1 게이트 전극과 전기적으로 연결된다.
일 실시예에 따르면, 상기 표시 장치는 유기 발광 다이오드를 더 포함하며, 상기 제1 채널 영역, 상기 N도핑 영역 및 상기 제1 게이트 전극을 포함하는 NMOS 트랜지스터는, 상기 유기 발광 다이오드에 구동 전류를 제공한다.
본 발명의 일 실시예에 따른 표시 장치의 제조 방법에 따르면, 베이스 기판 위에 제1 반도체 영역 및 제2 반도체 영역을 포함하는 반도체 패턴을 형성한다. 상기 반도체 패턴을 커버하는 제1 절연층을 형성한다. 상기 제1 절연층 위에 게이트 금속층을 형성한다. 상기 게이트 금속층을 식각하여 상기 제1 반도체 영역과 부분적으로 중첩하는 게이트 패턴을 형성한다. N형 불순물을 제공하여, 상기 제1 반도체 영역으로부터 고농도 도핑 영역을 형성한다. 상기 게이트 패턴을 식각하여, 상기 게이트 패턴보다 작은 테이퍼 각을 갖는 제1 게이트 전극을 형성한다. N형 불순물을 제공하여, 상기 제1 반도체 영역으로부터, 상기 고농도 도핑 영역과 접하는 저농도 도핑 영역을 형성한다. 상기 게이트 금속층을 식각하여 상기 제2 반도체 영역과 부분적으로 중첩하며, 상기 제1 게이트 전극 보다 큰 테이퍼 각을 갖는 제2 게이트 전극을 형성한다. P형 불순물을 제공하여, 상기 제2 반도체 영역으로부터, P도핑 영역을 형성한다.
본 발명의 실시예들에 따르면, CMOS 트랜지스터를 갖는 표시 장치가제공된다. 상기 표시 장치는 소비 전력 및 구동 전압을 감소시킬 수 있으며, 표시 장치에 필요한 배선 및 트랜지스터를 감소 시킬 수 있다.
또한, 게이트 전극의 스큐를 이용하여 NMOS 트랜지스터의 저농도 도핑 영역을 형성함으로써, 별도의 포토 공정 없이 저농도 도핑 영역을 형성할 수 있다.
또한, 게이트 전극의 테이퍼 각을 조절함으로써, 트랜지스터 소자의 성능을 개선할 수 있다.
또한, 상기 공정을 통하여 게이트 절연층의 두께를 부분적으로 감소시킴으로써, 불순물 도핑 효과를 증가시킬 수 있으며, 전극 하단의 게이트 절연층의 두께를 상대적으로 증가시킴으로써, 고해상도 구현을 위하여 증가된 배선 두께를 갖는 표시장치에 적합한 구성을 구현할 수 있다.
도 1은, 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 2 내지 도 13은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도들이다.
도 14 내지 도 21은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도들이다.
이하, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 장치의 제조 방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명한다.
도 1은, 본 발명의 일 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다. 본 발명의 일 실시예에 따르면, 표시 장치는 유기 발광 표시 장치일 수 있다. 상기 유기 발광 표시 장치는 화소 어레이를 포함할 수 있다.
도 1을 참조하면, 표시 장치의 화소(PX)는, 유기 발광 다이오드(OLED), 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제3 트랜지스터(TR3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 유기 발광 다이오드(OLED)는 구동 전류에 기초하여 광을 출력할 수 있다. 상기 유기 발광 다이오드(OLED)는 제1 단자 및 제2 단자를 포함할 수 있다. 일 실시예에서, 상기 유기 발광 다이오드(OLED)의 제1 단자는 제1 전원 전압(ELVDD)을 제공받을 수 있으며, 제2 단자는 제2 전원 전압(ELVSS)을 제공받을 수 있다. 일 실시예에서, 상기 유기 발광 다이오드(OLED)의 제1 단자는 애노드 단자이고, 제2 단자는 캐소드 단자일 수 있다.
상기 제1 트랜지스터(TR1)는 게이트 단자, 제1 단자, 및 제2 단자를 포함할 수 있다. 상기 제1 트랜지스터(TR1)의 제1 단자는, 상기 제2 트랜지스터(TR2)에 연결될 수 있으며, 제2 단자는, 상기 유기 발광 다이오드(OLED)에 연결될 수 있다. 또한, 상기 제1 트랜지스터(TR1)의 게이트 단자는 상기 제3 트랜지스터(TR3)에 연결될 수 있다.
상기 제1 트랜지스터(TR1)는, 상기 제1 전원 전압(ELVDD)를 공급 받아 상기 구동 전류를 생성할 수 있다. 일 실시예에서, 상기 유기 발광 다이오드(OLED)에 공급되는 상기 구동 전류의 크기에 기초하여 계조가 표현되거나, 일 프레임 내에서 상기 유기 발광 다이오드에 구동 전류가 공급되는 시간의 합에 기초하여 계조가 표현될 수 있다.
상기 제2 트랜지스터(TR2)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 상기 게이트 단자는 상기 발광 신호(EM)를 제공받을 수 있다. 상기 제1 단자는 상기 제1 전원 전압(ELVDD)을 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(TR1)의 제1 단자에 연결될 수 있다.
상기 제2 트랜지스터(TR2)는 발광 신호(EM)의 활성화 구간 동안 상기제1 트랜지스터(TR1)의 제1 단자에 상기 제1 전원 전압(ELVDD)을 제공할 수 있다. 이와 반대로, 상기 제2 트랜지스터(TR2)는 발광 신호(EM)의 비활성화 구간 동안 상기 제1 전원 전압(ELVDD)의 공급을 차단시킬 수 있다. 상기 제2 트랜지스터(TR2)가 발광 신호(EM)의 활성화 구간 동안 상기 제1 트랜지스터(TR1)의 제1 단자에 제1 전원 전압(ELVDD)이 공급됨으로써, 상기 제1 트랜지스터(TR1)는 구동 전류를 생성할 수 있다.
상기 제3 트랜지스터(TR3)는 게이트 단자, 제1 단자, 제2 단자를 포함할 수 있다. 상기 게이트 단자는 스캔 라인(또는 게이트 라인) 스캔 신호(Scan[n])를 제공받을 수 있다. 상기 제1 단자는 데이터 라인과 연결되어, 데이터 신호(DATA)를 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(TR1)의 게이트 단자에 연결될 수 있다.
상기 제3 트랜지스터(TR3)는 현재 스테이지의 스캔 신호(Scan[n])의 활성화 구간 동안 상기 데이터 신호(DATA)를 상기 제1 트랜지스터(TR1)의 게이트 단자에 제공할 수 있다.
상기 스토리지 커패시터(Cst)는 상기 제3 트랜지스터(TR3)의 제2 단자와 상기 유기 발광 다이오드(OLED)의 제1 단자 사이에 연결될 수 있다. 따라서, 상기 스토리지 커패시터(CST)가 유지하는 전압 레벨에 기초하여 상기 제1 트랜지스터(TR1)가 생성한 구동 전류가 상기 유기 발광 다이오드(OLED)에 공급될 수 있다.
일 실시예에 따르면, 상기 제1 트랜지스터(TR1)은 NMOS 트랜지스터이고, 상기 제2 트랜지스터(TR2) 및 상기 제3 트랜지스터(TR3)은 PMOS 트랜지스터일 수 있다.
이하에서는, 상기 유기 발광 표시 장치의 제조 방법을 도면을 참조하여 구체적으로 설명하기로 한다. 이하에서는, 상기 제1 트랜지스터(TR1) 및 상기 제2 트랜지스터(TR2)의 단면이 도시될 수 있다. 상기 제3 트랜지스터(TR3)은 상기 제2 트랜지스터(TR2)와 동일한 방법으로 제조될 수 있다.
도 2 내지 도 13은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도들이다.
이하에서, "제1" 및 "제2" 등과 같은 용어는 순서, 위치, 기능 등을 특정하고 구분하기 위한 의도로 사용되는 것이 아니며, 설명을 위하여 사용되는 것이다.
도 2를 참조하면, 베이스 기판(100) 위에, 반도체 패턴을 형성한다.
예를 들어, 상기 베이스 기판(100)은, 유리, 쿼츠, 플라스틱과 같은 절연성 물질을 포함할 수 있다. 상기 플라스틱은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리에테르케톤, 폴리카보네이트, 폴리아릴레이트, 폴리에테르술폰, 폴리이미드 등을 포함할 수 있다.
상기 반도체 패턴은, 제1 반도체 영역(112) 및 제2 반도체 영역(114)을 포함할 수 있다. 일 실시예에서, 상기 제1 반도체 영역(112) 및 상기 제2 반도체 영역(114)은 서로 이격될 수 있으나, 다른 실시예에서, 상기 제1 반도체 영역(112) 및 상기 제2 반도체 영역(114)은 서로 연속적으로 연결될 수 있다.
상기 반도체 패턴은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. 상기 반도체 패턴을 형성하기 위하여, 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 결정화하여, 다결정 실리콘층을 형성할 수 있다.
예를 들어, 상기 비정질 실리콘층은, 스퍼터링, 저압화학증착(low-pressure chemical vapor deposition, LPCVD), 플라즈마강화 화학증착(plasma-enhanced chemical vapor deposition, PECVD) 등에 의해 형성될 수 있다. 상기 비정질 실리콘층은 엑시머 레이저 어닐링(Excimer Laser Annealing), 순차 측면 고상화(Sequential Lateral Solidification) 등에 의해 결정화될 수 있다.
예를 들어, 상기 다결정 실리콘층은, 표면을 평탄화하기 위하여 화학기계연마(CMP) 등에 의해 연마될 수 있으며, 포토리소그라피 등에 의해 패터닝되어, 상기 반도체 패턴이 형성될 수 있다. 상기 반도체 패턴은 필요에 따라 N형 불순물 또는 P형 불순물에 의해 도핑될 수 있다.
다음으로, 상기 반도체 패턴을 커버하는 제1 절연층(120)을 형성한다.상기 제1 절연층(120)은, 상기 반도체 패턴으로부터 형성되는 채널과, 상기 제1 절연층(120) 위에 형성되는 게이트 전극을 절연할 수 있다.
예를 들어, 상기 제1 절연층(120)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 제1 절연층(120)은 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다.
도 3을 참조하면, 상기 제1 절연층(120) 위에 게이트 금속층(130)을 형성하고, 상기 게이트 금속층(130) 위에 제1 포토레지스트층(140)을 형성한다.
상기 게이트 금속층(130)은, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있으며, 단일층 또는 서로 다른 금속층을 포함하는 다층구조를 가질 수 있다. 일 실시예에서, 상기 게이트 금속층은, 고해상도 구현을 위하여, 상대적으로 큰 두께, 예를 들어, 1㎛ 이상의 두께를 가질 수 있으나, 이는 예시적인 것으로서, 1㎛ 미만의 두께를 가질 수도 있다.
상기 제1 포토레지스트층(140)은 패터닝되어, 상기 게이트 금속층(130)을 부분적으로 노출한다. 예를 들어, 상기 제1 포토레지스트층(140)은, 상기 제1 반도체 영역(112)과 부분적으로 중첩하는 제1 마스크 패턴(141)을 포함할 수 있다.
상기 제1 포토레지스트층(140)은, 페놀계 수지, 아크릴 수지 등과 같은 바인더 수지를 포함하는 포토레지스트 조성물을 코팅하고, 노광 및 현상하여 형성될 수 있다.
도 4를 참조하면, 상기 제1 마스크 패턴(141)을 마스크로 이용하여, 상기 게이트 금속층(130)을 식각하여, 게이트 패턴(131)을 형성한다. 예를 들어, 상기 게이트 금속층(130)은 플라즈마 등을 이용한 건식 식각에 의해 식각될 수 있다.
상기 게이트 패턴(131)이 형성됨에 따라, 상기 게이트 패턴(131) 주변의 제1 절연층(120)이 노출될 수 있다. 또한, 건식 식각에 의해, 상기 제1 절연층(120)이 부분적으로 식각되어, 상기 제1 절연층(120)의 두께가 감소될 수 있다.
다음으로, 상기 노출된 제1 절연층(120)에 인, 비소 등과 같은 N형 불순물을 고농도로 제공한다. 이에 따라, 상기 게이트 패턴(131)과 중첩하지 않는, 상기 제1 반도체 영역(112)의 주변 영역들은 N형 불순물이 고농도로 도핑되어, 제1 고농도 도핑 영역(NHD1) 및 제2 고농도 도핑 영역(NHD2)을 형성한다. 상기 제1 반도체 영역(112)에서, 상기 게이트 패턴(131)과 중첩하는 부분(113)은, 상기 게이트 패턴(131)에 의해 보호되어 도핑되지 않는다.
상기 제2 반도체 영역(114)은, 그 위에 배치되는 상기 게이트 금속층(130) 및 상기 제1 포토레지스트층(140)에 의해 보호되어 도핑되지 않는다.
도 5를 참조하면, 애싱(ashing) 공정을 진행하여, 상기 게이트 패턴(131) 및 상기 제1 마스크 패턴(141)을 식각한다. 상기 애싱 공정에 의해, 제1 게이트 전극(133)이 형성될 수 있다. 상기 애싱 공정에 의해, 상기 게이트 패턴(131)의 폭이 감소함으로써, 상기 제1 게이트 전극(133)이 형성될 수 있다. 상기 애싱 공정은, 상기 게이트 패턴(131)의 측면을 식각하여 스큐(skew)를 형성할 수 있다. 따라서, 상기 제1 게이트 전극(133)은 상기 게이트 패턴(131)보다 작은 테이퍼 각을 가질 수 있다. 이하에서, 테이퍼 각은 금속 패턴의 하면 및 측면의 사이각으로 정의될 수 있다.
상기 애싱 공정에 의해, 상기 게이트 패턴(131)의 폭이 감소함으로써, 상기 제1 게이트 전극(133)의 주변의 제1 절연층(120)이 노출된다.
예를 들어, 상기 애싱 공정은 플라즈마를 이용하여 진행될 수 있으며, 건식 식각과 유사하게, 금속, 무기 절연 물질 및 유기 절연 물질을 식각할 수 있다. 따라서, 상기 애싱 공정에 의해, 상기 게이트 패턴(131), 상기 제1 마스크 패턴(141)을 포함한 상기 제1 포토레지스트층(140) 및 상기 제1 절연층(120)이 부분적으로 식각될 수 있다.
도 6을 참조하면, 상기 노출된 제1 절연층(120)에 인, 비소 등과 같은 N형 불순물을 저농도로 제공한다. 이에 따라, 상기 제1 게이트 전극(131)과 중첩하지 않는, 상기 잔류 반도체 패턴(113)의 주변 영역들은 N형 불순물이 저농도로 도핑되어, 제1 저농도 도핑 영역(NLD1) 및 제2 저농도 도핑 영역(NLD2)을 형성한다. 잔류 반도체 패턴(113)에서, 상기 제1 게이트 전극(133)과 중첩하는 부분은, 상기 제1 게이트 전극(133)에 의해 보호되어 도핑되지 않음으로써, 제1 채널 영역(CH1)을 정의한다.
상기 N형 불순물을 저농도로 제공하는 단계는, 상기 제1 포토레지스트층(140) 및 잔류 마스크 패턴(143)을 제거한 후에, 또는 제거하기 전에 수행될 수 있다.
상기 제1 저농도 도핑 영역(NLD1) 및 상기 제2 저농도 도핑 영역(NLD2)의 길이는, 공정 및 목적하는 소자 특성에 따라 달라질 수 있으나, 예를 들어, 0.2㎛ 내지 2㎛일 수 있다.
도 7을 참조하면, 상기 제1 게이트 전극(133), 상기 제1 절연층(120) 및 상기 게이트 금속층(130)을 커버하는 제2 포토레지스트층(152)을 형성한다. 상기 제2 포토레지스트층(152)은 패터닝되어, 상기 게이트 금속층(130)을 부분적으로 노출한다. 예를 들어, 상기 제2 포토레지스트층(152)은, 상기 제2 반도체 영역(114)과 부분적으로 중첩하는 제2 마스크 패턴(154)을 포함할 수 있다.
도 8을 참조하면, 상기 제2 마스크 패턴(154)을 마스크로 이용하여, 상기 게이트 금속층(130)을 식각하여, 제2 게이트 전극(132)을 형성한다. 예를 들어, 상기 게이트 금속층(130)은 플라즈마 등을 이용한 건식 식각에 의해 식각될 수 있다.
상기 제2 게이트 전극(132)이 형성됨에 따라, 상기 제2 게이트 전극(132)주변의 제1 절연층(120)이 노출될 수 있다. 또한, 건식 식각에 의해, 상기 제1 절연층(120)이 부분적으로 식각되어, 상기 제1 절연층(120)의 두께가 감소될 수 있다.
다음으로, 상기 노출된 제1 절연층(120)에 보론 등과 같은 P형 불순물을 제공한다. 이에 따라, 상기 제2 게이트 전극(132)과 중첩하지 않는, 상기 제2 반도체 영역(114)의 주변 영역들은 P형 불순물이 도핑되어, 제1 P도핑 영역(PD1) 및 제2 P도핑 영역(PD2)을 형성한다. 상기 제2 반도체 영역(114)에서, 상기 제2 게이트 전극(132)과 중첩하는 부분은, 도핑되지 않음으로써, 제2 채널 영역(CH2)을 정의한다.
일 실시예에서, 상기 게이트 금속층(130)은, 상기 제1 게이트 전극(133) 및 상기 제2 게이트 전극(132) 외에도, 제3 트랜지스터(TR3)의 게이트 전극, 게이트 라인, 발광 신호 라인 등 다른 전극 및 배선의 형성에 이용될 수 있다. 바람직하게, 상기 제1 게이트 전극(133)을 제외한 나머지 부재들은 상기 제2 게이트 전극(132)의 형성 과정에서 함께 형성될 수 있으며, 이는 전극 및 배선의 손상 또는 저항 증가를 방지할 수 있다. 따라서, 바람직하게, 상기 제1 포토레지스트층(142)은, 상기 게이트 금속층(130)에서, 상기 제1 트랜지스터(TR1)을 형성하기 위하여 필요한 영역, 예를 들어, 상기 제1 반도체 영역(112)과 중첩하는 영역을 제외한 나머지 전체를 커버할 수 있다.
도 9를 참조하면, 상기 제2 포토레지스트층(152)을 제거하고, 상기 제1 게이트 전극(133), 상기 제2 게이트 전극(132) 및 노출된 제1 절연층(120)을 커버하는 제2 절연층(160)을 형성한다.
예를 들어, 상기 제2 절연층(160)은, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물 또는 이들의 조합을 포함할 수 있으며, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등과 같은 절연성 금속 산화물을 포함할 수도 있다. 예를 들어, 상기 제2 절연층(160)은 실리콘 질화물 또는 실리콘 산화물의 단일층 또는 다층 구조를 가질 수 있다. 상기 제2 절연층(160)이, 유기 절연 물질을 포함하거나, 유기 절연층을 더 포함하는 경우, 폴리이미드, 폴리아미드, 아크릴 수지, 페놀 수지, 벤조사이클로부텐(BCB) 등을 포함할 수 있다.
상기 제1 채널 영역(CH1), 상기 제1 저농도 도핑 영역(NLD1), 상기 제2 저농도 도핑 영역(NLD2), 상기 제1 고농도 도핑 영역(NHD1) 및 상기 제2 고농도 도핑 영역(NHD2)을 포함하는 제1 액티브 영역 및 상기 제1 게이트 전극(133)은 NMOS 트랜지스터를 형성할 수 있다. 예를 들어, 상기 제1 저농도 도핑 영역(NLD1) 및 상기 제1 고농도 도핑 영역(NHD1)은 소스 영역을 정의할 수 있으며, 상기 제2 저농도 도핑 영역(NLD2) 및 상기 제2 고농도 도핑 영역(NHD2)은 드레인 영역을 정의할 수 있다. 상기 제1 저농도 도핑 영역(NLD1), 상기 제2 저농도 도핑 영역(NLD2), 상기 제1 고농도 도핑 영역(NHD1) 및 상기 제2 고농도 도핑 영역(NHD2)은 N도핑 영역으로 지칭될 수 있다.
또한, 상기 제2 채널 영역(CH2), 상기 제1 P도핑 영역(PD1) 및 상기 제2 P도핑 영역(PD2)을 포함하는 제2 액티브 영역 및 상기 제2 게이트 전극(132)은 PMOS 트랜지스터를 형성할 수 있다. 예를 들어, 상기 제1 P도핑 영역(PD1)은 소스 영역을 정의할 수 있으며, 상기 제2 P도핑 영역(PD2)은 드레인 영역을 정의할 수 있다. 상기 제1 액티브 영역 및 상기 제2 액티브 영역을 포함하는 다결정 실리콘 패턴은, 액티브 패턴으로 지칭될 수 있다.
상술한 것과 같이, 상기 제1 게이트 전극(133)은 건식 식각 및 애싱공정에 의해 형성되며, 상기 제2 게이트 전극(132)은 건식 식각에 의해 형성된다. 따라서, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)은, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2) 보다 작을 수 있다. 상기 제1 게이트 전극(133)의 각(θ1)은, 애싱 공정 전의 테이퍼 각 및 애싱 시간에 따라 조절될 수 있다. 예를 들어, 애싱 시간이 길어질수록, 테이퍼 각이 작아질 수 있다.
예를 들어, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)은, 20도 내지 80도 일 수 있으며, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)은 30도 내지 90도 일 수 있다. 상기 제2 게이트 전극(132)의 테이퍼 각이 90도를 초과하여 역테이퍼 형상을 형성할 경우, 단차로 인하여, 상부막의 결함이 발생할 수 있으며, 30도 미만인 경우, 험프(hump)가 발생하거나, 배선 저항이 증가할 수 있다.
바람직하게, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)은, 30도 내지 70도 일 수 있으며, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)은 60도 내지 90도 일 수 있다.
보다 바람직하게, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)과, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)의 차이는 20도 내지 40도 일 수 있다. 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)과, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)의 차이는 20도 보다 작을 경우, NMOS 트랜지스터에서, 저농도 도핑 영역의 길이가 감소하여, 누설 전류 및 오프 전류(Ioff)가 증가할 수 있다. 또한, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)과, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)의 차이는 40도 보다 클 경우, 고농도 도핑 영역과 같이, 건식 식각과 애싱 공정 모두에 노출되는 영역에서 제1 절연층(120)의 두께가 과도하게 감소하여 소자 특성이 저하될 수 있다. 보다 바람직하게, 상기 제1 게이트 전극(133)의 테이퍼 각(θ1)과, 상기 제2 게이트 전극(132)의 테이퍼 각(θ2)의 차이는 30도 내지 40도 일 수 있으며, 보다 바람직하게는 35도 내지 40도 일 수 있다.
도 13은, 본 발명의 일 실시예에 따른 표시 장치에서, 제1 절연층을 확대 도시한 단면도이다. 도 13을 참조하면, 제1 절연층(120)은, 상기 제1 게이트 전극(133)과 상기 제1 채널 영역(CH1) 사이에 배치되는 제1 영역(120a), 상기 제1 저농도 도핑 영역(NLD1)과 중첩하는 제2 영역(120b) 및 상기 제1 고농도 도핑 영역(NHD1)과 중첩하는 제3 영역(120c)을 포함할 수 있다.
상기 제1 영역(120a)는 상기 제1 게이트 전극(133)에 의해 보호되어 식각되지 않는다. 상기 제2 영역(120b)은, 상기 제1 게이트 전극(133)을 형성하기 위한 애싱 공정에서 식각된다. 상기 제3 영역(120c)은, 상기 애싱 공정 및 상기 게이트 패턴(131)을 형성하기 위한 건식 식각에 의해 식각된다. 따라서, 상기 제2 영역(120b)의 두께는, 상기 제1 영역(120a) 보다 작으며, 상기 제3 영역(120c)의 두께는, 상기 제2 영역(120b) 보다 작다. 바람직하게, 상기 제3 영역(120c)의 두께는, 상기 제1 영역(120a)의 두께의 적어도 80%이상일 수 있다. 상기 제3 영역(120c)의 두께가 과도하게 적어지는 경우, 트랜지스터 소자의 특성이 저하될 수 있다. 예를 들어, 상기 제3 영역(120c)의 두께는, 상기 제1 영역(120a)의 두께의 80% 내지 90%일 수 있다.
도 13에서, 상기 제1 영역(120a), 상기 제2 영역(120b) 및 상기 제3 영역(120c)의 두께는 단차를 갖는 것으로 도시되었으나, 이는 설명을 위한 것이며, 상기 제1 절연층(120)의 두께는 각 영역에서 점진적으로 감소할 수 있다.
도 10을 참조하면, 상기 제1 절연층(120) 및 상기 제2 절연층(160)을 패터닝 하여, 상기 제1 고농도 도핑 영역(NHD1), 상기 제2 고농도 도핑 영역(NHD2), 상기 제1 P도핑 영역(PD1) 및 상기 제2 P도핑 영역(PD2)을 노출하는 관통홀들을 형성한다. 다음으로, 상기 제2 절연층(160) 상에 데이터 금속층을 형성하고, 패터닝하여, 제1 소스 전극(NSE), 제1 드레인 전극(NDE), 제2 소스 전극(PSE) 및 제2 드레인 전극(PDE)을 포함하는 데이트 금속 패턴을 형성한다.
예를 들어, 상기 데이터 금속층은, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta) 또는 이들의 합금을 포함할 수 있으며, 단일층 또는 서로 다른 금속층을 포함하는 다층구조를 가질 수 있다.
상기 제1 소스 전극(NSE)은, 상기 제1 고농도 도핑 영역(NHD1)에 연결될 수 있으며, 상기 제1 드레인 전극(NDE)은, 상기 제2 고농도 도핑 영역(NHD2)에 연결될 수 있다. 상기 제2 소스 전극(PSE)은, 상기 제1 P도핑 영역(PD1)에 연결될 수 있으며, 상기 제2 드레인 전극(PDE)은, 상기 제2 P도핑 영역(PD2)에 연결될 수 있다.
일 실시예에서, 상기 P 도핑 영역의 드레인 영역은, 상기 N 도핑 영역의 소스 영역에, 전기적으로 연결될 수 있으나, 본 발명은 이에 한정되지 않으며, NMOS 트랜지스터와 PMOS 트랜지스터의 연결 조합에 따라 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서, 상기 제3 트랜지스터(TR3)의 드레인 영역은, 게이트 전극(133)과 전기적으로 연결될 수 있다.
도 11을 참조하면, 상기 데이터 금속 패턴 위에 제3 절연층(170)을 형성하고, 패터닝하여, 상기 제1 드레인 전극(NDE)을 노출한다. 상기 제3 절연층(170) 위에 제1 전극 금속층을 형성하고, 이를 패터닝하여, 상기 제1 드레인 전극(NDE)과 접촉하는 제1 전극(EL1)을 형성한다.
예를 들어, 상기 제3 절연층(170)은 앞서 예시된 무기 절연 물질, 유기 절연 물질 또는 이들의 조합을 포함할 수 있다.
상기 제1 전극(EL1)은, 상기 표시 장치의 화소 전극일 수 있다. 상기 제1 전극(EL1)은, 발광 타입에 따라 투과 전극으로 형성되거나, 반사 전극으로 형성될 수 있다. 상기 제1 전극(EL1)이 투과 전극으로 형성되는 경우, 상기 제1 전극(EL1)은 인듐 주석 산화물, 인듐 아연 산화물, 아연 주석 산화물, 인듐 산화물, 아연 산화물, 주석 산화물 등을 포함할 수 있다. 상기 제1 전극(EL1)이 반사 전극으로 형성되는 경우, 금(Au), 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 백금(Pt), 마그네슘(Mg), 크롬(Cr), 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti) 등을 포함할 수 있으며, 상기 투과 전극에 사용된 물질과의 적층 구조를 가질 수도 있다.
도 12를 참조하면, 상기 제1 전극(EL1) 및 상기 제3 절연층(170) 위에 화소 정의층(180)을 형성한다. 상기 화소 정의층(180)은 상기 제1 전극(EL1)의 적어도 일부를 노출하는 개구부를 갖는다. 예를 들어, 상기 화소 정의층(180)은 유기 절연 물질을 포함할 수 있다.
상기 제1 전극(EL1) 위에는 발광층(OL)이 형성된다. 상기 발광층(OL)은 정공 주입층, 정공 수송층, 유기 발광층, 전자 수송층, 전자 주입층 등의 기능층 중 적어도 하나 이상의 층을 단층 또는 다층의 구조로 포함할 수 있다.
상기 발광층(OL)은, 저분자 유기 화합물 또는 고분자 유기 화합물을 포함할 수 있다. 예를 들어, 상기 발광층(OL)은 저분자 유기 화합물로서, 구리 프탈로사이아닌(copper phthalocyanine), 다이페닐벤지딘(N,N'-diphenylbenzidine), 트리 하이드록시퀴놀린 알루미늄(tris-??(8-??hydroxyquinoline)??aluminum) 등을 포함할 수 있으며, 고분자 유기 화합물로서, 폴리에틸렌다이옥시티오펜(poly(3,4-ethylenedioxythiophene), 폴리아닐린(polyaniline), 폴리페닐렌비닐렌(poly-phenylenevinylene) 및 폴리플루오렌(polyfluorene) 등을 포함할 수 있다.
일 실시예에서, 상기 발광층(OL)은 적색, 녹색 또는 청색광을 발광할 수 있다. 다른 실시예에서 상기 발광층(OL)이 백색을 발광하는 경우, 상기 발광층(OL)은 적색발광층, 녹색발광층, 청색발광층을 포함하는 다층구조를 포함할 수 있거나, 적색, 녹색, 청색 발광물질을 포함하는 단층구조를 포함할 수 있다.
예를 들어, 상기 발광층(OL)은 스크린 인쇄, 잉크젯 인쇄, 증착 등의 방법으로 형성될 수 있다.
상기 발광층(OL) 위에는 제2 전극(EL2)이 형성된다. 상기 제2 전극(EL2)은 상기 박막 트랜지스터 기판을 포함하는 표시 장치의 발광 타입에 따라 투과 전극으로 형성되거나, 반사 전극으로 형성될 수 있다. 예를 들어, 상기 제2 전극(EL2)이 투명 전극으로 형성될 경우, 리튬(Li), 칼슘(Ca), 리튬 불화물(LiF), 알루미늄(Al), 마그네슘(Mg) 또는 이들의 조합을 포함할 수 있으며, 인듐 주석 산화물, 인듐 아연 산화물, 아연 주석 산화물, 인듐 산화물, 아연 산화물, 주석 산화물 등을 포함하는 보조 전극 또는 버스 전극 라인을 더 포함할 수 있다.
상기 유기 발광 표시 장치는, 상기 제2 전극(EL2) 방향으로 광이 방출되는 전면 발광 타입일 수 있으나, 본 발명은 이에 한정되지 않으며, 배면 발광 타입의 유기 발광 표시 장치의 제조에도 이용될 수 있다.
이상의 실시예에서와 같이, NMOS 트랜지스터를 형성한 후에 PMOS 트랜지스터를 형성할 경우, 먼저 형성된 트랜지스터를 보호하기 위한 제2 포토레지스트층이 한 번의 건식 식각에 노출되므로, 소자 또는 배선의 손상 가능성이 감소할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, PMOS 트랜지스터를 형성한 후에 NMOS 트랜지스터를 형성할 수도 있다.
도 14 내지 도 21은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 도시한 단면도들이다. 이하의 실시예에서는, PMOS 트랜지스터를 형성한 후, NMOS 트랜지스터를 형성하는 것을 제외하고는, 도 2 내지 13을 참조하여 설명된 실시예와 실질적으로 동일하다. 따라서, 중복되는 설명은 생략될 수 있다.
도 14를 참조하면, 베이스 기판(200) 위에, 반도체 패턴을 형성한다.
상기 반도체 패턴은, 제1 반도체 영역(212) 및 제2 반도체 영역(214)을 포함할 수 있다. 상기 반도체 패턴은 다결정 실리콘(폴리실리콘)을 포함할 수 있다.
다음으로, 상기 반도체 패턴을 커버하는 제1 절연층(220)을 형성한다.상기 제1 절연층(220) 위에 게이트 금속층(230)을 형성하고, 상기 게이트 금속층(230) 위에 제1 포토레지스트층(240)을 형성한다.
상기 제1 포토레지스트층(240)은 패터닝되어, 상기 게이트 금속층(230)을 부분적으로 노출한다. 예를 들어, 상기 제1 포토레지스트층(240)은, 상기 제2 반도체 영역(214)과 부분적으로 중첩하는 제1 마스크 패턴(241)을 포함할 수 있다.
도 15를 참조하면, 상기 제1 마스크 패턴(241)을 마스크로 이용하여, 상기 게이트 금속층(230)을 식각하여, 제2 게이트 전극(232)을 형성한다. 예를 들어, 상기 게이트 금속층(230)은 플라즈마 등을 이용한 건식 식각에 의해 식각될 수 있다.
상기 제2 게이트 전극(232)이 형성됨에 따라, 상기 제2 게이트 전극(232)주변의 제1 절연층(220)이 노출될 수 있다.
다음으로, 상기 노출된 제1 절연층(220)에 보론 등과 같은 P형 불순물을 제공한다. 이에 따라, 상기 제2 게이트 전극(232)과 중첩하지 않는, 상기 제2 반도체 영역(214)의 주변 영역들은 P형 불순물이 도핑되어, 제1 P도핑 영역(PD1) 및 제2 P도핑 영역(PD2)을 형성한다. 상기 제2 반도체 영역(214)에서, 상기 제2 게이트 전극(232)과 중첩하는 부분은, 도핑되지 않음으로써, 제2 채널 영역(CH2)을 정의한다.
도 16을 참조하면, 상기 제1 마스크 패턴(241)을 포함하는 상기 제1 포토레지스트층(240)을 제거한다.
도 17을 참조하면, 상기 제2 게이트 전극(232), 상기 제1 절연층(220) 및 상기 게이트 금속층(230)을 커버하는 제2 포토레지스트층(250)을 형성한다. 상기 제2 포토레지스트층(250)은 패터닝되어, 상기 게이트 금속층(230)을 부분적으로 노출한다. 예를 들어, 상기 제2 포토레지스트층(250)은, 상기 제1 반도체 영역(212)과 부분적으로 중첩하는 제2 마스크 패턴(251)을 포함할 수 있다.
도 18을 참조하면, 상기 제2 마스크 패턴(251)을 마스크로 이용하여, 상기 게이트 금속층(230)을 식각하여, 게이트 패턴(231)을 형성한다. 예를 들어, 상기 게이트 금속층(230)은 플라즈마 등을 이용한 건식 식각에 의해 식각될 수 있다. 상기 게이트 패턴(231)이 형성됨에 따라, 상기 게이트 패턴(231) 주변의 제1 절연층(220)이 노출될 수 있다.
다음으로, 상기 노출된 제1 절연층(220)에 보론 등과 같은 N형 불순물을 고농도로 제공한다. 이에 따라, 상기 게이트 패턴(231)과 중첩하지 않는, 상기 제1 반도체 영역(212)의 주변 영역들은 N형 불순물이 고농도로 도핑되어, 제1 고농도 도핑 영역(NHD1) 및 제2 고농도 도핑 영역(NHD2)을 형성한다. 상기 제1 반도체 영역(212)에서, 상기 게이트 패턴(231)과 중첩하는 부분(213)은, 도핑되지 않는다.
도 19를 참조하면, 애싱(ashing) 공정을 진행하여, 상기 게이트 패턴(231) 및 상기 제2 마스크 패턴(251)을 식각한다. 상기 애싱 공정에 의해, 제1 게이트 전극(233)이 형성될 수 있다. 상기 애싱 공정에 의해, 상기 게이트 패턴(231)의 폭이 감소함으로써, 상기 제1 게이트 전극(233)이 형성될 수 있다.
도 20을 참조하면, 상기 노출된 제1 절연층(220)에 보론 등과 같은 N형 불순물을 저농도로 제공한다. 이에 따라, 상기 제1 게이트 전극(231)과 중첩하지 않는, 상기 잔류 반도체 패턴(213)의 주변 영역들은 N형 불순물이 저농도로 도핑되어, 제1 저농도 도핑 영역(NLD1) 및 제2 저농도 도핑 영역(NLD2)을 형성한다. 잔류 반도체 패턴(213)에서, 상기 제1 게이트 전극(233)과 중첩하는 부분은, 도핑되지 않음으로써, 제1 채널 영역(CH1)을 정의한다.
도 21을 참조하면, 상기 제2 포토레지스트층(250)을 제거하고, 상기 제1 게이트 전극(233), 상기 제2 게이트 전극(232) 및 상기 제1 절연층(220)을 커버하는 제2 절연층(260)을 형성한다. 이후의 공정은 기설명된 실시예와 동일하므로, 생략한다.
상기 제1 게이트 전극(233)의 테이퍼각(θ1)은, 상기 제2 게이트 전극(232)의 테이퍼 각(θ2) 보다 작을 수 있다.
본 발명의 실시예들은 도 1에 도시된 구성의 회로를 제조하기 위하여사용될 수 있으나, 본 발명은 이에 한정되지 않으며, NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 다양한 구성의 회로를 갖는 표시 장치의 제조에 사용될 수 있다. 예를 들어, 다른 실시예에서, 제1 트랜지스터(TR1) 및 제3 트랜지스터(TR3)가 NMOS 트랜지스터이고, 제2 트랜지스터(TR2)가 PMOS 트랜지스터인 회로를 형성할 수 있다. 또한, 다른 실시예에서, 유기 발광 다이오드에 전류를 공급하는 구동 트랜지스터가 NMOS 트랜지스터이고, 구동 트랜지스터를 작동하는 스위칭 트랜지스터가 PMOS 트랜지스터를 포함하는 2T1C 구조의 회로를 형성할 수도 있다. 또한, 표시부의 픽셀 회로의 제조에 한정되지 않으며, 게이트 구동부의 회로부, 데이터 구동부의 회로부 등에 이용될 수 있다.
또한, 본 발명의 실시예들은 유기 발광 표시 장치 및 그 제조를 위하여 사용될 수 있으나, 본 발명은 이에 한정되지 않으며, 예를 들어, 액정표시 장치용 표시 기판의 집적 회로를 제조하는데 사용될 수 있다.
이하에서는 구체적인 비교예 및 실시예를 참조하여, 본 발명의 효과를 살펴보기로 한다.
실시예 1
도 2 내지 9를 참조하여 설명된 방법을 통하여 NMOS 트랜지스터와 PMOS 트랜지스터를 포함하는 회로 소자를 준비하였다. 상기 회로 소자의 제조에서, 약 2,500Å 두께의 몰리브덴층을 게이트 금속층으로 이용하였으며, 약 1,200Å 두께의 실리콘 산화물층을, 게이트 전극과 채널 사이의 절연층으로 이용하고, 게이트 스큐를 형성하기 위한 애싱 시간은 80초였다. 얻어진 회로 소자에서 PMOS 게이트 전극의 테이퍼 각은 약 85도이고, NMOS 게이트 전극의 테이퍼 각은 약 56도이었다. 또한, 저농도 도핑 영역(LDD)의 길이는 0.74㎛이었다.
실시예 2
게이트 스큐를 형성하기 위한 애싱 시간을 100초로 한 것을 제외하고는, 실시예 1과 동일한 방법으로 회로 소자를 준비하였다. 얻어진 회로 소자에서 PMOS 게이트 전극의 테이퍼 각은 약 85도이고, NMOS 게이트 전극의 테이퍼 각은 약 46도이었다. 또한, 저농도 도핑 영역(LDD)의 길이는 1.12㎛이었다.
비교예 1
게이트 스큐를 형성하기 위한 애싱을 수행하지 않은 것을 제외하고는, 실시예 1과 동일한 방법으로 회로 소자를 준비하였다. 얻어진 회로 소자에서 PMOS 게이트 전극 및 NMOS 게이트 전극의 테이퍼 각은 약 85도이었다. 또한, 저농도 도핑 영역(LDD)의 길이는 0.26㎛이었다.
상기 실시예 1, 실시예 2 및 비교예 1의 회로 소자의 오프 전류(Ioff)를 측정하여 아래의 표 1에 나타내었다.
Ioff(Vgs=0)

Vds
비교예 1
(LDD 0.26㎛)
실시예 1
(LDD 0.74㎛)
실시예 2
(LDD 01.12㎛)

0.1V
3.20E-14
4E-14
5.3E-15

5.1V
3.75E-14
4.35E-14
3.91E-15

10V
8.95E-14
1.42E-13
3.56E-15

15V
3.02E-13
3.84E-13
2.156E-14

20V
3.40E-12
2.065E-12
8.525E-14

25V
3.26E-11
1.6915E-11
3.8896E-13

30V
8.15E-11
1.09215E-10
7.26931E-10

35V
작동불능
(breakdown)
작동불능
(breakdown)
작동불능
(breakdown)
표 1을 참조하면, 게이트 스큐를 형성하는 애싱 공정을 통하여, NMOS 트랜지스터의 게이트 전극의 테이퍼 각을 감소시키고, 저농도 도핑 영역의 길이를 증가시킬 수 있으며, PMOS 트랜지스터의 게이트 전극과, NMOS 트랜지스터의 게이트 전극의 테이퍼 각 차이를 증가시켜 오프 전류를 크게 감소시킬 수 있음을 알 수 있다.
본 발명의 실시예들은 액정 표시 장치, 유기 발광 표시 장치와 같은 표시 장치의 제조에 사용될 수 있다.

Claims (20)

  1. 제1 채널 영역, 상기 제1 채널 영역과 접촉하며, N형 불순물이 도핑된 N도핑 영역을 포함하는 제1 액티브 영역과, 제2 채널 영역 및 상기 제2 채널 영역과 접촉하며, P형 불순물이 도핑된 P도핑 영역을 포함하는 제2 액티브 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴의 적어도 일부를 커버하는 제1 절연층;
    상기 제1 절연층 위에 배치되며, 상기 제1 채널 영역과 중첩하는 제1 게이트 전극; 및
    상기 제1 절연층 위에 배치되며, 상기 제2 채널 영역과 중첩하며, 상기 제1 게이트 전극보다 큰 테이퍼 각을 갖는 제2 게이트 전극을 포함하는 표시 장치.
  2. 제1항에 있어서, 상기 제1 게이트 전극의 테이퍼 각은 30도 내지 70도이고, 상기 제2 게이트 전극의 테이퍼 각은 60도 내지 90도 인 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 제1 게이트 전극의 테이퍼 각과, 상기 제2 게이트 전극의 테이퍼 각의 차이는 20도 내지 40도 인 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 상기 제1 게이트 전극의 테이퍼 각과, 상기 제2 게이트 전극의 테이퍼 각의 차이는 30도 내지 40도 인 것을 특징으로 하는 표시 장치.
  5. 제1항에 있어서, 상기 N도핑 영역은, 상기 제1 채널 영역과 접촉하는 저농도 도핑 영역 및 상기 저농도 도핑 영역과 접촉하는 고농도 도핑 영역을 포함하고,
    상기 제1 절연층은, 상기 제1 게이트 전극과 중첩하는 제1 영역, 상기 저농도 도핑 영역과 중첩하는 제2 영역 및 상기 고농도 도핑 영역과 중첩하는 제3 영역을 포함하며, 상기 제1 영역의 두께는 상기 제2 영역의 두께보다 크고, 상기 제2 영역의 두께는 상기 제3 두께부의 영역보다 큰 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 제3 영역의 두께는 상기 제1 영역의 두께의 80% 이상인 것을 특징으로 하는 표시 장치.
  7. 제1항에 있어서, 상기 P도핑 영역의 드레인 영역은, 상기 N도핑 영역의 소스 영역과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서, 상기 P도핑 영역의 드레인 영역은, 상기 제1 게이트 전극과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  9. 제1항에 있어서, 유기 발광 다이오드를 더 포함하며,
    상기 제1 채널 영역, 상기 N도핑 영역 및 상기 제1 게이트 전극을 포함하는 NMOS 트랜지스터는, 상기 유기 발광 다이오드에 구동 전류를 제공하는 것을 특징으로 하는 표시 장치.
  10. 베이스 기판 위에 제1 반도체 영역 및 제2 반도체 영역을 포함하는 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴을 커버하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 게이트 금속층을 형성하는 단계;
    상기 게이트 금속층을 식각하여 상기 제1 반도체 영역과 부분적으로중첩하는 게이트 패턴을 형성하는 단계;
    N형 불순물을 제공하여, 상기 제1 반도체 영역으로부터 고농도 도핑 영역을 형성하는 단계;
    상기 게이트 패턴을 식각하여, 상기 게이트 패턴보다 작은 테이퍼 각을 갖는 제1 게이트 전극을 형성하는 단계;
    N형 불순물을 제공하여, 상기 제1 반도체 영역으로부터, 상기 고농도 도핑 영역과 접하는 저농도 도핑 영역을 형성하는 단계;
    상기 게이트 금속층을 식각하여 상기 제2 반도체 영역과 부분적으로 중첩하며, 상기 제1 게이트 전극 보다 큰 테이퍼 각을 갖는 제2 게이트 전극을 형성하는 단계; 및
    P형 불순물을 제공하여, 상기 제2 반도체 영역으로부터, P도핑 영역을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  11. 제10항에 있어서, 상기 게이트 금속층은 건식 식각에 의해 식각되며, 상기 게이트 패턴은 애싱 공정에 의해 식각되는 것을 특징으로 하는 표시 장치의 제조 방법.
  12. 제11항에 있어서, 상기 게이트 금속층 위에, 상기 게이트 금속층을 부분적으로 노출하며, 상기 제1 반도체 영역과 부분적으로 중첩하는 제1 마스크 패턴을 포함하는 제1 포토레지스트층을 형성하는 단계를 더 포함하며,
    상기 게이트 패턴은, 상기 제1 마스크 패턴을 마스크로 이용하여 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제1 게이트 전극 및 상기 제1 게이트 전극에 인접하는 제1 절연층을 커버하며, 상기 게이트 금속층을 부분적으로 노출하며, 상기 제2 반도체 영역과 부분적으로 중첩하는 제2 마스크 패턴을 포함하는 제2 포토레지스트층을 형성하는 단계를 더 포함하며,
    상기 제2 게이트 전극은, 상기 제2 마스크 패턴을 마스크로 이용하여 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제11항에 있어서, 상기 게이트 금속층 위에, 상기 게이트 금속층을 부분적으로 노출하며, 상기 제2 반도체 영역과 부분적으로 중첩하는 제1 마스크 패턴을 포함하는 제1 포토레지스트층을 형성하는 단계를 더 포함하며,
    상기 제2 게이트 전극은, 상기 제2 마스크 패턴을 마스크로 이용하여 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제14항에 있어서, 상기 제2 게이트 전극 및 상기 제2 게이트 전극에 인접하는 제1 절연층을 커버하며, 상기 게이트 금속층을 부분적으로 노출하며, 상기 제1 반도체 영역과 부분적으로 중첩하는 제2 마스크 패턴을 포함하는 제2 포토레지스트층을 형성하는 단계를 더 포함하며,
    상기 제1 게이트 전극은, 상기 제2 마스크 패턴을 마스크로 이용하여 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제11항에 있어서, 상기 제1 게이트 전극의 테이퍼 각은 30도 내지 70도이고, 상기 제2 게이트 전극의 테이퍼 각은 60도 내지 90도 인 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제11항에 있어서, 상기 제1 게이트 전극의 테이퍼 각과, 상기 제2 게이트 전극의 테이퍼 각의 차이는 20도 내지 40도 인 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제17항에 있어서, 상기 제1 게이트 전극의 테이퍼 각과, 상기 제2 게이트 전극의 테이퍼 각의 차이는 30도 내지 40도 인 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제11항에 있어서, 상기 제1 절연층은, 상기 제1 게이트 전극과 중첩하는 제1 영역, 상기 저농도 도핑 영역과 중첩하는 제2 영역 및 상기 고농도 도핑 영역과 중첩하는 제3 영역을 포함하며, 상기 제1 영역의 두께는 상기 제2 영역의 두께보다 크고, 상기 제2 영역의 두께는 상기 제3 두께부의 영역보다 큰 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제19항에 있어서, 상기 제3 영역의 두께는 상기 제1 영역의 두께의 80% 이상인 것을 특징으로 하는 표시 장치의 제조 방법.

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