KR20180136758A - Method for forming pattern and method for manufacturing using the same - Google Patents

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Abstract

The present invention relates to a pattern forming method capable of omitting a cutting mask and a semiconductor device manufacturing method using the same. A pattern forming method of a semiconductor device includes the steps of: preparing an etch target layer; forming a loop-shaped spacer on the etch target layer, the loop-shaped spacer defining a pair of line portions and a pair of end portions connecting both ends of the line portions to each other; forming a cutting barrier material covering the loop-shaped spacer; Blanket-etching the cutting barrier material to form a cutting barrier exposing the ends of the loop-shaped spacer; cutting the ends of the loop-shaped spacer with the cutting barrier as an etch barrier to form a pair of linear spacers; and etching the etch target layer using the linear spacer as an etching mask to form a pattern.

Description

패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법{METHOD FOR FORMING PATTERN AND METHOD FOR MANUFACTURING USING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device,

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 장치의 패턴 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a pattern of a semiconductor device.

일반적으로 반도체프로세싱에서 패턴 형성을 위해 리소그래피 공정이 적용되고 있다. 그러나, 리소그래피 공정의 해상도 한계로 인해 미세 패턴의 형성이 어렵다. In general, lithography processes are being applied for pattern formation in semiconductor processing. However, formation of a fine pattern is difficult due to the resolution limit of the lithography process.

최근에, 폭 및 피치가 더 작아진 미세 패턴을 형성하기 위해 스페이서패터닝기술(SPT)이 제안되었다. 예를 들어, 리소그래피 해상도를 극복하는 고밀도 미세 패턴은 다음과 같이 형성될 수 있다. 리소그래피 공정에 의해 라인패턴이 형성되고, 라인패턴의 측벽에 스페이서가 형성된다. 이후, 라인패턴을 제거한 후 스페이서를 잔류시킨다. 스페이서를 이용하여 식각대상층을 식각하므로써, 미세 패턴을 형성할 수 있다.Recently, a spacer patterning technique (SPT) has been proposed to form a fine pattern with a smaller width and pitch. For example, a high-density fine pattern that overcomes the lithographic resolution can be formed as follows. A line pattern is formed by a lithography process, and a spacer is formed on the side wall of the line pattern. Thereafter, the spacer is left after removing the line pattern. By etching the etching target layer using a spacer, a fine pattern can be formed.

그러나, 스페이서패터닝기술에서는 스페이서 끝단을 제거하기 위한 추가 마스크가 필요하므로 공정이 복잡해질 수 있다.However, in the spacer patterning technique, an additional mask is required to remove the spacer end, which can complicate the process.

본 실시예들은 컷팅마스크를 생략할 수 있는 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법을 제공한다.The present embodiments provide a pattern forming method capable of omitting a cutting mask and a semiconductor device manufacturing method using the same.

본 실시예에 따른 반도체장치의 패턴 형성 방법은 식각대상층을 준비하는 단계; 상기 식각대상층 상에 한 쌍의 라인부 및 상기 라인부들 양측 끝단을 서로 접속시키는 한 쌍의 끝단부가 정의된 루프형 스페이서를 형성하는 단계; 상기 루프형 스페이서를 커버링하는 컷팅배리어물질을 형성하는 단계; 상기 루프형 스페이서의 끝단부들을 노출시키는 컷팅배리어를 형성하기 위해, 상기 컷팅배리어물질을 블랭킷 식각하는 단계; 한 쌍의 리니어 스페이서를 형성하기 위해, 상기 컷팅배리어를 식각장벽으로 하여 상기 루프형 스페이서의 끝단부들을 커팅하는 단계; 및 패턴을 형성하기 위해, 상기 리니어 스페이서를 식각마스크로 하여 상기 식각대상층을 식각하는 단계를 포함할 수 있다.A method of forming a pattern of a semiconductor device according to the present embodiment includes: preparing an etching target layer; Forming a loop-shaped spacer on the etch target layer, the loop-shaped spacer defining a pair of line portions and a pair of end portions connecting the both ends of the line portions to each other; Forming a cutting barrier material covering the looped spacer; Blanketing the cutting barrier material to form a cutting barrier exposing the ends of the looped spacer; Cutting the ends of the looped spacer with the cutting barrier as an etch barrier to form a pair of linear spacers; And etching the etch target layer using the linear spacer as an etch mask to form a pattern.

본 실시예에 따른 반도체장치의 패턴 형성 방법은 식각대상층을 준비하는 단계; 상기 식각대상층 상에 제1방향으로 길게 연장된 라인부를 포함하는 루프형 스페이서가 제2방향을 따라 서로 번갈아 배치되는 루프형 스페이서 어레이를 형성하는 단계; 상기 루프형 스페이서 어레이를 커버링하는 컷팅배리어물질을 형성하는 단계; 상기 제1방향을 따라 대향하는 상기 루프형 스페이서들의 끝단부들 및 상기 제2방향을 따라 배치된 최외각 라인부를 노출시키는 컷팅배리어를 형성하기 위해, 상기 컷팅배리어물질을 블랭킷 식각하는 단계; 복수의 리니어 스페이서를 형성하기 위해, 상기 컷팅배리어를 식각장벽으로 하여 상기 루프형 스페이서의 끝단부들 및 최외각 라인부를 컷팅하는 단계; 및 복수의 패턴을 형성하기 위해, 상기 리니어 스페이서들을 식각마스크로 하여 상기 식각대상층을 식각하는 단계를 포함할 수 있다.A method of forming a pattern of a semiconductor device according to the present embodiment includes: preparing an etching target layer; Forming a looped spacer array in which looped spacers including line portions elongated in a first direction on the etching target layer are alternately arranged along a second direction; Forming a cutting barrier material covering the looped spacer array; Blanket etching the cutting barrier material to form a cutting barrier exposing the end portions of the looped spacers opposite to each other along the first direction and the outermost line portions disposed along the second direction; Cutting the end portions of the looped spacer and the outermost line portion with the cutting barrier as an etching barrier to form a plurality of linear spacers; And etching the etch target layer using the linear spacers as an etch mask to form a plurality of patterns.

본 실시예에 따른 반도체장치 제조 방법은 반도체기판 내에 제1방향으로 연장되는 게이트트렌치를 형성하는 단계; 상기 게이트트렌치 내에 워드라인을 매립하는 단계; 및 상기 워드라인이 매립된 반도체기판 상부에 도전층을 형성하는 단계; 상기 도전층을 식각하여 상기 제1방향에 교차하는 제2방향으로 연장되는 비트라인을 형성하는 단계를 포함하고, 상기 게이트트렌치 및 비트라인을 형성하는 단계는 각각, 하드마스크층을 형성하는 단계; 상기 하드마스크층 상에 한 쌍의 라인부 및 상기 라인부들 양측 끝단을 서로 접속시키는 한 쌍의 끝단부가 정의된 루프형 스페이서를 형성하는 단계; 상기 루프형 스페이서 상에 컷팅배리어물질을 형성하는 단계; 상기 루프형 스페이서의 끝단부들을 노출시키는 컷팅배리어를 형성하기 위해, 상기 컷팅배리어물질을 블랭킷 식각하는 단계; 한 쌍의 리니어 스페이서를 형성하기 위해, 상기 루프형 스페이서의 끝단부들을 커팅하여 한 쌍의 리니어 스페이서를 형성하는 단계; 하드마스크패턴을 형성하기 위해, 상기 리니어 스페이서를 식각마스크로 하여 상기 하드마스크층을 식각하는 단계; 및 상기 게이트트렌치 또는 비트라인을 형성하기 위해, 상기 하드마스크패턴을 식각마스크로 하여 상기 반도체기판 또는 도전층을 식각하는 단계를 포함할 수 있다.The method for fabricating a semiconductor device according to the present embodiment includes: forming a gate trench extending in a first direction in a semiconductor substrate; Burying a word line in the gate trench; And forming a conductive layer on the semiconductor substrate on which the word line is buried. Etching the conductive layer to form bit lines extending in a second direction that intersects the first direction, wherein forming the gate trenches and bit lines comprises: forming a hard mask layer; Forming a loop-shaped spacer having a pair of line portions on the hard mask layer and a pair of end portions connecting both ends of the line portions to each other; Forming a cutting barrier material on the looped spacer; Blanketing the cutting barrier material to form a cutting barrier exposing the ends of the looped spacer; Cutting the ends of the looped spacer to form a pair of linear spacers to form a pair of linear spacers; Etching the hard mask layer with the linear spacers as an etch mask to form a hard mask pattern; And etching the semiconductor substrate or conductive layer with the hard mask pattern as an etch mask to form the gate trench or bit line.

본 기술에 따르면, 스페이서패터닝기술에 의해 패턴 형성시, 컷팅마스크를 생략하므로써 공정을 단순화시킬 수 있고, 또한 제조 비용을 절감할 수 있다.According to this technique, when the pattern is formed by the spacer patterning technique, the process can be simplified by omitting the cutting mask, and the manufacturing cost can be reduced.

도 1a 내지 도 1i는 제1실시예에 따른 반도체 장치의 패턴 형성 방법을 나타낸 평면도이다.
도 2a 내지 도 2i는 도 1a 내지 도 1i의 A-A' 방향 및 B-B' 방향에 따른 단면도이다.
도 3a 내지 도 3g는 제2실시예에 따른 반도체 장치의 제조 방법을 나타낸 평면도이다.
도 4a 내지 도 4g는 도 3a 내지 도 3g의 A-A' 방향 및 B-B' 방향에 따른 단면도이다.
도 5는 제3실시예에 따른 반도체 장치를 도시한 평면도이다.
도 6a 내지 도 6f는 도 5의 반도체장치를 형성하는 방법을 도시한 단면도이다. 1A to 1I are plan views showing a pattern forming method of the semiconductor device according to the first embodiment.
2A to 2I are sectional views taken along AA 'and BB' directions in FIGS. 1A to 1I.
3A to 3G are plan views showing a method of manufacturing the semiconductor device according to the second embodiment.
FIGS. 4A to 4G are cross-sectional views taken along AA 'and BB' directions in FIGS. 3A to 3G. FIG.
5 is a plan view showing a semiconductor device according to the third embodiment.
6A to 6F are cross-sectional views showing a method of forming the semiconductor device of FIG.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.The embodiments described herein will be described with reference to cross-sectional views, plan views, and block diagrams, which are ideal schematics of the present invention. Thus, the shape of the illustrations may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include changes in the shapes that are generated according to the manufacturing process. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention.

본 실시예들은 스페이서패터닝공정에서 발생하는 기생 패터닝을 제거하기 위해, 컷마스크(Cut mask) 공정을 생략한다.These embodiments omit the cut mask process to remove the parasitic patterning that occurs in the spacer patterning process.

도 1a 내지 도 1i는 제1실시예에 따른 반도체 장치의 패턴 형성 방법을 나타낸 평면도이다. 도 2a 내지 도 2i는 도 1a 내지 도 1i의 A-A' 방향 및 B-B' 방향에 따른 단면도이다.1A to 1I are plan views showing a pattern forming method of the semiconductor device according to the first embodiment. 2A to 2I are sectional views taken along the line A-A 'and line B-B' in FIGS. 1A to 1I.

도 1a 및 도 2a에 도시된 바와 같이, 식각대상층(100)이 준비될 수 있다. 식각대상층(100)은 반도체기판, 도전층, 절연물질 또는 이들의 조합을 포함할 수 있다. 식각대상층(100)은 실리콘기판, 실리콘산화물, 실리콘질화물, 금속, 금속질화물, 금속산화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 식각대상층(100)은 하부층(101)과 하드마스크층(102)의 적층 구조일 수 있다. 하부층(101)은 반도체기판일 수 있고, 하드마스크층(102)은 하부층(101)에 대해 식각선택비를 갖는 물질일 수 있다. 하드마스크층(102)은 실리콘산화물일 수 있다. 하드마스크층(102)은 서로 다른 식각선택비를 갖는 물질들의 다층일 수 있다.As shown in Figs. 1A and 2A, the etching target layer 100 may be prepared. The etch target layer 100 may comprise a semiconductor substrate, a conductive layer, an insulating material, or a combination thereof. The etch target layer 100 may comprise a silicon substrate, silicon oxide, silicon nitride, metal, metal nitride, metal oxide, metal silicide or combinations thereof. For example, the etch target layer 100 may be a laminated structure of the lower layer 101 and the hard mask layer 102. The lower layer 101 may be a semiconductor substrate and the hard mask layer 102 may be a material having an etch selectivity to the underlying layer 101. [ The hardmask layer 102 may be silicon oxide. The hardmask layer 102 may be a multi-layer of materials having different etch selectivities.

하드마스크층(102) 상에 복수의 희생패턴(103)이 형성될 수 있다. 희생패턴(103)은 리니어 형상(linear shape)일 수 있다. 희생패턴(103)은 제1방향(Y 방향)으로 길게 연장된 형상을 가질 수 있다. 희생패턴(103)은 하드마스크층(102)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 희생패턴(103)은 폴리실리콘, 비정질카본 또는 스핀온카본(SOC)을 포함할 수 있다. 희생패턴(103)과 하드마스크층(102)은 서로 다른 물질일 수 있다. 희생패턴(103)을 형성하기 위해, 희생물질을 증착한 후 감광막패턴을 이용하여 희생물질을 식각할 수 있다.A plurality of sacrificial patterns 103 may be formed on the hard mask layer 102. The sacrificial pattern 103 may be a linear shape. The sacrificial pattern 103 may have a shape elongated in the first direction (Y direction). The sacrificial pattern 103 may be formed of a material having an etch selectivity to the hardmask layer 102. The sacrificial pattern 103 may comprise polysilicon, amorphous carbon, or spin on carbon (SOC). The sacrificial pattern 103 and the hard mask layer 102 may be different materials. In order to form the sacrificial pattern 103, the sacrificial material may be deposited and then the sacrificial material may be etched using the photoresist pattern.

복수의 희생패턴(103)은 제2방향(X 방향)을 따라 일정 간격을 갖고 배치될 수 있다. 복수의 희생패턴(103) 중에서 최외각에 위치하는 희생패턴을 '최외각 희생패턴(103D)'이라고 약칭한다. 최외각 희생패턴(103D)들 사이에 위치하는 복수의 희생패턴(103)은 '리니어 희생패턴(103)'이라고 약칭한다. 리니어 희생패턴(103)은 제1폭(W1)을 갖고, 최외각 희생패턴(103D)은 제2폭(W2)을 가질 수 있다. 제1폭(W1)은 제2폭(W2)보다 작을 수 있다. 여기서, 제1폭(W1) 및 제2폭(W2)은 제2방향(X방향)에 따른 폭을 지칭할 수 있다. 복수의 리니어 희생패턴(103) 사이의 간격과 최외각 희생패턴(103D)과 이웃하는 리니어 희생패턴(103) 사이의 간격은 동일할 수 있다.The plurality of sacrificial patterns 103 may be arranged at regular intervals along the second direction (X direction). The sacrificial pattern located at the outermost one of the plurality of sacrificial patterns 103 is abbreviated as an " outermost sacrificial pattern 103D ". The plurality of sacrificial patterns 103 located between the outermost sacrificial patterns 103D are abbreviated as "linear sacrificial patterns 103". The linear sacrificial pattern 103 may have a first width W1 and the outermost sacrificial pattern 103D may have a second width W2. The first width W1 may be less than the second width W2. Here, the first width W1 and the second width W2 may refer to the width along the second direction (X direction). The interval between the plurality of linear sacrificial patterns 103 and the interval between the outermost sacrificial pattern 103D and the adjacent linear sacrificial pattern 103 may be the same.

도 1b 및 도 2b에 도시된 바와 같이, 복수의 스페이서(111)가 형성될 수 있다. 스페이서(111)는 리니어 희생패턴(103) 및 하드마스크층(102)에 대해 식각선택비를 갖는 물질일 수 있다. 스페이서(111)는 산화물을 포함할 수 있다. 스페이서(111)를 형성하기 위해, 스페이서물질을 컨포멀하게 증착한 후 에치백공정을 수행할 수 있다. 이에 따라, 각각의 리니어 희생패턴(103)의 양측벽에 스페이서(111)가 형성될 수 있다. 스페이서(111)는 리니어 희생패턴(103)의 측벽을 에워싸는 루프 형상(Loop shape)일 수 있다. 스페이서(111) 각각은 한 쌍의 라인부(111L) 및 한 쌍의 끝단부(111E)를 포함할 수 있다. 한 쌍의 라인부(111L)는 서로 이격되어 평행할 수 있다. 한 쌍의 라인부(111L)의 양측 끝단에 끝단부(111E)가 접촉될 수 있다. 한 쌍의 라인부(111L) 및 한 쌍의 끝단부(111E)는 리니어 희생패턴(103)의 측벽에 형성될 수 있다. 스페이서(111)의 라인부(111L)는 리니어 희생패턴(103)에 평행할 수 있다. 스페이서(111)의 라인부(111L)는 제1방향(Y 방향)으로 길게 연장된 형상을 가질 수 있다.As shown in Figs. 1B and 2B, a plurality of spacers 111 may be formed. The spacer 111 may be a material having an etch selectivity to the linear sacrificial pattern 103 and the hard mask layer 102. The spacer 111 may comprise an oxide. In order to form the spacer 111, an etch-back process can be performed after conformally depositing the spacer material. As a result, the spacers 111 can be formed on both sidewalls of each linear sacrificial pattern 103. The spacer 111 may be a loop shape that surrounds the side wall of the linear sacrificial pattern 103. [ Each of the spacers 111 may include a pair of line portions 111L and a pair of end portions 111E. The pair of line portions 111L may be spaced apart and parallel to each other. The end portions 111E can be in contact with both ends of the pair of line portions 111L. A pair of line portions 111L and a pair of end portions 111E may be formed on the side wall of the linear sacrificial pattern 103. [ The line portion 111L of the spacer 111 may be parallel to the linear sacrificial pattern 103. [ The line 111L of the spacer 111 may have a shape elongated in the first direction (Y direction).

평면도로 볼 때, 하나의 스페이서(111)는 한 쌍의 라인부(111L) 및 한 쌍의 끝단부(111E)에 의해 루프 형상일 수 있다. 루프 형상의 스페이서(111) 내부에 희생패턴(103)이 위치할 수 있다. 복수의 스페이서(111)가 제2방향(X 방향)을 따라 서로 이격되어 형성될 수 있다. 따라서, 제2방향(X 방향)을 따라 복수의 라인부(111L)가 서로 이격되어 번갈아 형성될 수 있다. In a plan view, one spacer 111 may be looped by a pair of line portions 111L and a pair of end portions 111E. The sacrificial pattern 103 may be located inside the loop-shaped spacer 111. [ A plurality of spacers 111 may be formed spaced apart from each other along the second direction (X direction). Accordingly, a plurality of line portions 111L may be alternately formed in the second direction (X direction), spaced apart from each other.

복수의 스페이서(111)는 루프형 스페이서 어레이를 형성할 수 있다. 예를 들어, 제2방향(X 방향)을 따라 서로 이격되어 배치되는 복수의 라인부쌍(P1∼P5)으로 이루어진 어레이를 형성할 수 있다. 라인부쌍(P1∼P5)의 갯수는 제한되지 않는다. 라인부쌍(P1∼P5) 각각은 끝단부(111E)를 통해 서로 연결될 수 있다. 제1라인부쌍(P1)은 제1라인부(L1)와 제2라인부(L2)를 포함할 수 있다. 제2라인부쌍(P2)은 제3라인부(L3)와 제4라인부(L4)를 포함할 수 있다. 제3라인부쌍(P3)은 제5라인부(L5)와 제6라인부(L6)를 포함할 수 있다. 제4라인부쌍(P4)은 제7라인부(L1)와 제8라인부(L8)를 포함할 수 있다. 제5라인부쌍(P5)은 제9라인부(L9)와 제10라인부(L10)를 포함할 수 있다. 제1 내지 제10라인부(L1∼L10)는 제2방향(X 방향)을 따라 서로 이격되어 배치될 수 있다. 라인부의 갯수는 제한되지 않는다. 제1 내지 제10라인부(L1∼L10) 중에서 최외각에 위치하는 제1라인부(L1) 및 제10라인부(L10)는 더미 라인부(111D)라고 약칭한다. 각각의 라인부쌍(P1~P5)은 제1간격(S1)을 갖고 서로 이격될 수 있다. 제1간격(S1)은 리니어 희생패턴(103)의 폭(도 1A의 'W1' 참조)과 동일할 수 있다. 따라서, 제2라인부 내지 제9라인부(L2~L9)는 제1간격(S1)을 갖고 서로 이격될 수 있다. 제1라인부(L1)와 제2라인부(L2) 사이의 제2간격(S2)은 제1간격(S1)보다 더 클 수 있다. 제9라인부(L9)과 제10라인부(L10) 사이의 제3간격(S3)은 제1간격(S1)보다 더 클 수 있다. 제2간격(S2)과 제3간격(S3)은 동일한 폭을 가질 수 있다. 제2간격(S2)과 제3간격(S3)은 최외각 희생패턴(103D)의 폭(도 1A의 'W2' 참조)과 동일할 수 있다.The plurality of spacers 111 can form a looped spacer array. For example, an array formed of a plurality of line pairs P1 to P5 spaced from each other along the second direction (X direction) can be formed. The number of line pairs P1 to P5 is not limited. Each of the line pairs P1 to P5 may be connected to each other through an end portion 111E. The first line part pair P1 may include a first line part L1 and a second line part L2. The second line pair P2 may include a third line portion L3 and a fourth line portion L4. The third line pair P3 may include a fifth line unit L5 and a sixth line unit L6. The fourth line part pair P4 may include a seventh line part L1 and an eighth line part L8. The fifth line-pair pair P5 may include a ninth line section L9 and a tenth line section L10. The first to tenth line portions L1 to L10 may be disposed apart from each other along the second direction (X direction). The number of line portions is not limited. The first line portion L1 and the tenth line portion L10 located at the outermost one of the first to tenth line portions L1 to L10 are abbreviated as a dummy line portion 111D. Each of the line pairs P1 to P5 may be spaced apart from each other with a first interval S1. The first interval S1 may be equal to the width of the linear sacrificial pattern 103 (see 'W1' in FIG. 1A). Therefore, the second to ninth line portions L2 to L9 may be spaced from each other with the first interval S1. The second spacing S2 between the first line portion L1 and the second line portion L2 may be greater than the first spacing S1. The third interval S3 between the ninth line section L9 and the tenth line section L10 may be larger than the first interval S1. The second interval S2 and the third interval S3 may have the same width. The second interval S2 and the third interval S3 may be the same as the width (refer to 'W2' in FIG. 1A) of the outermost sacrificial pattern 103D.

한편, 최외각 희생패턴(103D)의 양측벽에도 한 쌍의 라인부(111L) 및 한 쌍의 끝단부(111E)가 형성될 수 있다.On the other hand, a pair of line portions 111L and a pair of end portions 111E may be formed on both side walls of the outermost sacrificial pattern 103D.

상술한 바와 같이, 하드마스크층(102) 상에는 스페이서(111) 및 리니어 희생패턴(103)이 잔류할 수 있다. 희생패턴(103)의 측벽들은 스페이서(111)에 의해 에워쌓이는 형상일 수 있다. 스페이서(111)는 희생패턴(103)과 접촉되는 접촉된 측벽(Contacted sidewall)과 희생패턴(103)과 비-접촉되는 노출된 측벽(exposed sidewall)을 가질 수 있다. 여기서, 접촉된 측벽이라 함은 스페이서(111)의 내벽(Inner sidewall)을 지칭할 수 있고, 노출된 측벽이라 함은 스페이서(111)의 외벽(outer sidewall)을 지칭할 수 있다. 예를 들어, 스페이서(111)의 라인부(111L)는 희생패턴(103)과 접촉되는 접촉된 측벽과 희생패턴(103)과 비-접촉되는 노출된 측벽을 가질 수 있다. 스페이서(111)의 끝단부(111E)는 희생패턴(103)과 접촉되는 접촉된 측벽과 희생패턴(103)과 비-접촉되는 노출된 측벽을 가질 수 있다. As described above, the spacer 111 and the linear sacrificial pattern 103 may remain on the hard mask layer 102. The sidewalls of the sacrificial pattern 103 may be shaped to be surrounded by the spacers 111. The spacer 111 may have a contacted sidewall contacting the sacrificial pattern 103 and an exposed sidewall non-contacting the sacrificial pattern 103. Here, the contacted sidewall may refer to an inner sidewall of the spacer 111, and the exposed sidewall may refer to an outer sidewall of the spacer 111. For example, the line portion 111L of the spacer 111 may have exposed sidewalls that are in contact with the sacrificial pattern 103 and exposed sidewalls that are not in contact with the sacrificial pattern 103. The end portion 111E of the spacer 111 may have exposed sidewalls in contact with the sacrificial pattern 103 and exposed sidewalls in non-contact with the sacrificial pattern 103.

도 1c 및 도 2c에 도시된 바와 같이, 컷팅배리어물질(112A)이 형성될 수 있다. 컷팅배리어물질(112A)은 스페이서(111) 및 희생패턴(103)을 커버링할 수 있다. 아울러, 컷팅배리어물질(112A)은 스페이서(111)의 끝단부(111E), 더미 라인부(111D) 및 최외각 희생패턴(103D)을 커버링할 수 있다.As shown in Figures 1C and 2C, a cutting barrier material 112A may be formed. The cutting barrier material 112A may cover the spacer 111 and the sacrificial pattern 103. In addition, the cutting barrier material 112A may cover the end portion 111E of the spacer 111, the dummy line portion 111D, and the outermost sacrificial pattern 103D.

컷팅배리어물질(112A)은 스페이서(111)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 컷팅배리어물질(112A)은 희생패턴(103)과 동일한 물질일 수 있다. 컷팅배리어물질(112A)은 탄소함유물질일 수 있다. 컷팅배리어물질(112A)은 비정질카본을 포함할 수 있다.The cutting barrier material 112A may comprise a material having an etch selectivity to the spacer 111. [ The cutting barrier material 112A may be the same material as the sacrificial pattern 103. [ The cutting barrier material 112A may be a carbon-containing material. The cutting barrier material 112A may comprise amorphous carbon.

컷팅배리어물질(112A)은 단차피복성이 나쁜 증착법에 의해 형성될 수 있다. 예컨대, 스페이서(111)의 노출된 측벽들에 형성되는 제1두께(D1)와 스페이서(111) 및 희생패턴(103)의 상부면에 형성되는 제2두께(D2)는 서로 다를 수 있다. 제2두께(D2)는 제1두께(D1)보다 더 두꺼울 수 있다. 이와 같이, 스페이서(111)의 라인부(111L)의 노출된 측벽들에서는 컷팅배리어물질(112A)이 얇게 형성될 수 있다. 아울러, 더미 라인부(111D)의 노출된 측벽에서 얇은 두께로 형성될 수 있고, 스페이서(111)의 끝단부(111E)의 노출된 측벽에서 얇은 두께로 형성될 수 있다. 컷팅배리어물질(112A)은 제1두께(D1)와 제2두께(D2) 차이에 의해 오버행 프로파일(Overhang profile)을 갖고 형성된다. 스페이서(111) 사이에 컷팅배리어물질(112A)이 형성될 수 있다. 여기서, 스페이서(111) 사이에서는 보이드(112V)를 포함하도록 컷팅배리어물질(112A)이 형성될 수도 있다. The cutting barrier material 112A may be formed by a vapor deposition method with poor step coverage. For example, the first thickness D1 formed on the exposed sidewalls of the spacer 111 and the second thickness D2 formed on the upper surface of the spacer 111 and the sacrificial pattern 103 may be different from each other. The second thickness D2 may be thicker than the first thickness D1. As such, in the exposed sidewalls of the line portion 111L of the spacer 111, the cutting barrier material 112A can be formed thin. In addition, it may be formed to have a thin thickness at the exposed sidewall of the dummy line portion 111D and be formed at a thin thickness at the exposed sidewall of the end portion 111E of the spacer 111. [ The cutting barrier material 112A is formed with an overhang profile by the difference of the first thickness D1 and the second thickness D2. A cutting barrier material 112A may be formed between the spacers 111. [ Here, the cutting barrier material 112A may be formed so as to include the void 112V between the spacers 111. [

도 1d 및 도 2d에 도시된 바와 같이, 컷팅배리어(112)가 형성될 수 있다. 컷팅배리어(112)를 형성하기 위해, 블랭킷식각(blanket etch)이 수행될 수 있다. 예컨대, 컷팅배리어물질(112A)을 에치백할 수 있다. 컷팅배리어(112)는 제1끝단부(112E1)와 제2끝단부(112E2), 제3끝단부(112E3) 및 제4끝단부(112E4)를 포함할 수 있다. 제1끝단부(112E1)와 제2끝단부(112E2)는 제2방향(Y 방향)을 따라 서로 대향할 수 있다. 제3끝단부(112E3)와 제4끝단부(112E4)는 제1방향(X 방향)을 따라 서로 대향할 수 있다. 컷팅배리어(112)의 제1끝단부(112E1)와 제2끝단부(112E2)는 스페이서(111)의 양측 끝단부(111E)를 노출시킬 수 있다. 컷팅배리어(112)의 제3끝단부(112E3)와 제4끝단부(112E4)는 더미 라인부(111D)를 노출시킬 수 있다. 컷팅배리어(112)의 제3끝단부(112E3)와 제4끝단부(112E4)는 최외각 희생패턴(103D)의 상부면을 일부 노출시킬 수 있다. 제1방향(Y)에서, 컷팅배리어(112)에 의해 스페이서(111)의 라인부(111L)의 양끝단 및 그에 접촉하는 희생패턴(103)의 양끝단이 노출될 수 있다.As shown in Figs. 1D and 2D, a cutting barrier 112 may be formed. To form the cutting barrier 112, a blanket etch may be performed. For example, the cutting barrier material 112A may be etched back. The cutting barrier 112 may include a first end 112E1 and a second end 112E2, a third end 112E3 and a fourth end 112E4. The first end 112E1 and the second end 112E2 may face each other along the second direction (Y direction). The third end 112E3 and the fourth end 112E4 may face each other along the first direction (X direction). The first end 112E1 and the second end 112E2 of the cutting barrier 112 can expose the opposite end portions 111E of the spacer 111. [ The third end portion 112E3 and the fourth end portion 112E4 of the cutting barrier 112 can expose the dummy line portion 111D. The third end 112E3 and the fourth end 112E4 of the cutting barrier 112 can partially expose the upper surface of the outermost sacrificial pattern 103D. Both ends of the line portion 111L of the spacer 111 and the both ends of the sacrificial pattern 103 in contact with the both ends of the line 111L can be exposed by the cutting barrier 112 in the first direction Y. [

위와 같이, 컷팅배리어(112)는 추가 컷팅마스크없이 블랭킷식각으로 형성될 수 있다. 이에 따라 컷팅마스크 도입에 따른 공정 증가를 방지할 수 있을 뿐만 아니라, 비용을 절감할 수 있다. As above, the cutting barriers 112 may be formed by blanket etching without additional cutting masks. As a result, it is possible to prevent an increase in process due to the introduction of the cutting mask and to reduce the cost.

도 1e 및 도 2e에 도시된 바와 같이, 컷팅프로세스(cutting process)가 수행될 수 있다. 예를 들어, 스페이서(111)의 끝단부(111E)가 제거될 수 있다. 컷팅배리어(112)를 식각장벽으로 하여, 스페이서(111)의 끝단부(111E)가 식각될 수 있다.As shown in Figs. 1E and 2E, a cutting process can be performed. For example, the end portion 111E of the spacer 111 can be removed. The end portion 111E of the spacer 111 can be etched with the cutting barrier 112 as an etching barrier.

위와 같은 컷팅프로세스에 의해, 복수의 독립된 리니어 스페이서(120)가 형성될 수 있다. 컷팅프로세스에 의해 스페이서(111)의 끝단부(111E)가 제거되어, 리니어 스페이서(120)를 형성하게 된다. 즉, 루프 형상의 스페이서(111)의 양측 끝단부(111E)가 제거됨에 따라 리니어 스페이서(120)가 형성될 수 있다. 따라서, 리니어 스페이서(120) 사이의 스페이싱은 리니어 희생패턴(103)의 폭에 대응될 수 있다. 리니어 스페이서(120)는 제1방향(Y 방향)으로 길게 연장된 형상일 수 있다. 리니어 스페이서(120)는 스페이서(111)의 라인부(111L)에 대응될 수 있다. 즉, 스페이서(111)의 라인부(111L)가 컷팅되어 리니어 스페이서(120)가 형성될 수 있다. 제1방향(Y 방향)에서, 리니어 스페이서(120)의 길이는 라인부(111L)보다 짧은 길이를 가질 수 있다. 제2방향(X 방향)에서, 리니어 스페이서(120)는 라인부(111L)와 동일한 선폭일 수 있다.By the above-described cutting process, a plurality of independent linear spacers 120 can be formed. The end portion 111E of the spacer 111 is removed by the cutting process to form the linear spacer 120. [ That is, the linear spacers 120 can be formed as the both side end portions 111E of the loop-shaped spacers 111 are removed. Thus, the spacing between the linear spacers 120 can correspond to the width of the linear sacrificial pattern 103. [ The linear spacer 120 may have a shape elongated in the first direction (Y direction). The linear spacers 120 may correspond to the line portions 111L of the spacers 111. That is, the line portion 111L of the spacer 111 is cut so that the linear spacer 120 can be formed. In the first direction (Y direction), the length of the linear spacer 120 may be shorter than the length of the line portion 111L. In the second direction (X direction), the linear spacers 120 may be the same line width as the line portions 111L.

스페이서(111)의 끝단부(111E)가 제거되는 동안에, 더미 라인부(111D)가 제거될 수 있다. 또한, 최외각 희생패턴(103D)이 일부 리세스될 수 있다.While the end portion 111E of the spacer 111 is removed, the dummy line portion 111D can be removed. In addition, the outermost sacrificial pattern 103D can be partially recessed.

도 1f 및 도 2f에 도시된 바와 같이, 컷팅배리어(112) 및 희생패턴(103)이 제거될 수 있다. As shown in FIGS. 1F and 2F, the cutting barrier 112 and the sacrificial pattern 103 can be removed.

컷팅배리어(112)와 희생패턴(103)은 인시튜로 제거될 수 있다. 컷팅배리어(112)와 희생패턴(103)이 동일 물질이므로, 인시튜 제거가 가능하다.The cutting barrier 112 and the sacrificial pattern 103 may be removed in situ. Since the cutting barrier 112 and the sacrificial pattern 103 are the same material, in-situ removal is possible.

컷팅배리어(112)와 희생패턴(103)을 제거한 후에, 하드마스크층(102) 상에는 복수의 리니어 스페이서(120)가 잔류할 수 있다. 복수의 리니어 스페이서(120)는 제2방향(X 방향)을 따라 등간격을 갖고 배치될 수 있다. 각각의 리니어 스페이서(120)는 제1방향(Y)으로 길게 연장되는 형상일 수 있다.After removing the cutting barriers 112 and the sacrificial pattern 103, a plurality of linear spacers 120 may remain on the hard mask layer 102. The plurality of linear spacers 120 may be arranged at regular intervals along the second direction (X direction). Each of the linear spacers 120 may have a shape elongated in a first direction (Y).

도 1g 및 도 2g에 도시된 바와 같이, 리니어 스페이서(120)를 식각장벽으로 하여, 식각대상층(100)이 식각될 수 있다. 예를 들어, 하드마스크층(102)이 식각될 수 있다. 도 1h 및 도 2h에 도시된 바와 같이, 리니어 스페이서(120)가 제거될 수 있다.As shown in FIGS. 1G and 2G, the etching target layer 100 can be etched using the linear spacer 120 as an etching barrier. For example, the hardmask layer 102 may be etched. As shown in Figs. 1H and 2H, the linear spacers 120 can be removed.

위와 같이, 리니어 스페이서(120)를 식각장벽으로 이용한 식각 공정에 의해, 복수의 하드마스크패턴(102L)이 형성될 수 있다. 하드마스크패턴(102L)은 리니어 스페이서(120)와 동일한 형상을 가질 수 있다. 즉, 하드마스크패턴(102L)은 제1방향(Y 방향)으로 길게 연장되는 리니어 형상을 가질 수 있다. 복수의 하드마스크패턴(102L)은 제2방향(X 방향)을 따라 등간격을 갖고 배치될 수 있다. As described above, a plurality of hard mask patterns 102L can be formed by an etching process using the linear spacers 120 as an etching barrier. The hard mask pattern 102L may have the same shape as the linear spacer 120. [ That is, the hard mask pattern 102L may have a linear shape extending in the first direction (Y direction). The plurality of hard mask patterns 102L may be arranged at regular intervals along the second direction (X direction).

도 1i 및 도 2i에 도시된 바와 같이, 미세 패턴(101P)이 형성될 수 있다. 미세 패턴(101P)은 하부층(101)의 식각에 의해 형성될 수 있다. 예컨대, 미세 패턴(101P)은 하드마스크패턴(102L)을 식각장벽으로 이용하여 하부층(101)을 식각하여 형성될 수 있다.As shown in Figs. 1I and 2I, a fine pattern 101P can be formed. The fine pattern 101P may be formed by etching the lower layer 101. [ For example, the fine pattern 101P may be formed by etching the lower layer 101 using the hard mask pattern 102L as an etching barrier.

미세 패턴(101P)은 제1방향(Y 방향)으로 길게 연장되는 리니어 형상을 가질 수 있다. 복수의 미세 패턴(101P)은 제2방향(X)을 따라 등간격을 갖고 배치될 수 있다. The fine pattern 101P may have a linear shape elongated in the first direction (Y direction). The plurality of fine patterns 101P may be arranged at regular intervals along the second direction X. [

도 3a 내지 도 3g는 제2실시예에 따른 반도체 장치의 패턴 형성 방법을 나타낸 평면도이다. 도 4a 내지 도 4g는 도 3a 내지 도 3g의 A-A' 방향 및 B-B' 방향에 따른 단면도이다.3A to 3G are plan views showing a pattern forming method of the semiconductor device according to the second embodiment. 4A to 4G are sectional views taken along the A-A 'direction and the B-B' direction in FIGS. 3A to 3G.

도 3a 및 도 4a에 도시된 바와 같이, 식각대상층(100)이 준비될 수 있다. 식각대상층(100)은 반도체기판, 도전층, 절연물질 또는 이들의 조합을 포함할 수 있다. 식각대상층(100)은 실리콘기판, 실리콘산화물, 실리콘질화물, 금속, 금속질화물, 금속산화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 식각대상층(100)은 하부층(101)과 하드마스크층(102)의 적층 구조일 수 있다. 하부층(101)은 반도체기판일 수 있고, 하드마스크층(102)은 하부층(101)에 대해 식각선택비를 갖는 물질일 수 있다. 하드마스크층(102)은 실리콘산화물일 수 있다. 하드마스크층(102)은 서로 다른 식각선택비를 갖는 물질들의 다층일 수 있다.As shown in FIGS. 3A and 4A, the etching target layer 100 may be prepared. The etch target layer 100 may comprise a semiconductor substrate, a conductive layer, an insulating material, or a combination thereof. The etch target layer 100 may comprise a silicon substrate, silicon oxide, silicon nitride, metal, metal nitride, metal oxide, metal silicide or combinations thereof. For example, the etch target layer 100 may be a laminated structure of the lower layer 101 and the hard mask layer 102. The lower layer 101 may be a semiconductor substrate and the hard mask layer 102 may be a material having an etch selectivity to the underlying layer 101. [ The hardmask layer 102 may be silicon oxide. The hardmask layer 102 may be a multi-layer of materials having different etch selectivities.

하드마스크층(102) 상에 몰드패턴(110)이 형성될 수 있다. 몰드패턴(110)은 식각대상층(100)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 몰드패턴(110)은 하드마스크층(102)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 몰드패턴(110)은 폴리실리콘을 포함할 수 있다. 몰드패턴(110)은 몰드틀(110M), 몰드바(110L), 제1몰드오프닝(110S) 및 제2몰드오프닝(110D)을 포함할 수 있다. 몰드바(110L), 제1몰드오프닝(110S) 및 제2몰드오프닝(110D)은 제1방향(Y 방향)으로 길게 연장된 라인 형상일 수 있다. 제2방향(X 방향)을 따라, 제1몰드오프닝(110S)은 몰드바(110L)보다 더 큰 폭을 가질 수 있다. 복수의 몰드바(110L) 사이에 제1몰드오프닝(110S)이 정의될 수 있다. 최외각 몰드바(110L)와 몰드틀(110M) 사이에 제2몰드오프닝(110D)이 정의될 수 있다. 제1몰드오프닝(110S)은 제1폭(W1)을 갖고, 제2몰드오프닝(110D)은 제2폭(W2)을 가질 수 있다. 제2폭(W2)은 제1폭(W1)보다 더 클 수 있다. 제1몰드오프닝(110S) 및 제2몰드오프닝(110D) 아래에 하드마스크층(102)이 노출될 수 있다. 몰드바(110L)의 양측 끝단부는 몰드틀(110M)에 접촉될 수 있다. 몰드바(110L)는 '파티션'이라고 지칭될 수 있다.A mold pattern 110 may be formed on the hard mask layer 102. The mold pattern 110 may be formed of a material having an etching selection ratio with respect to the etching target layer 100. The mold pattern 110 may be formed of a material having an etch selectivity relative to the hardmask layer 102. The mold pattern 110 may comprise polysilicon. The mold pattern 110 may include a mold frame 110M, a mold bar 110L, a first mold opening 110S and a second mold opening 110D. The mold bar 110L, the first mold opening 110S, and the second mold opening 110D may be in a line shape elongated in the first direction (Y direction). Along the second direction (X direction), the first mold opening 110S may have a width greater than the mold bar 110L. A first mold opening 110S may be defined between the plurality of mold bars 110L. A second mold opening 110D may be defined between the outermost mold bar 110L and the mold frame 110M. The first mold opening 110S may have a first width W1 and the second mold opening 110D may have a second width W2. The second width W2 may be greater than the first width W1. The hard mask layer 102 may be exposed under the first mold opening 110S and the second mold opening 110D. Both end portions of the mold bar 110L may be in contact with the mold frame 110M. The mold bar 110L may be referred to as a 'partition'.

도 3b 및 도 4b에 도시된 바와 같이, 복수의 스페이서(111')가 형성될 수 있다. 스페이서(111')는 몰드패턴(110) 및 하드마스크층(102)에 대해 식각선택비를 갖는 물질일 수 있다. 스페이서(111')는 산화물을 포함할 수 있다. 스페이서(111')를 형성하기 위해, 스페이서물질을 컨포멀하게 증착한 후 에치백공정을 수행할 수 있다. As shown in FIGS. 3B and 4B, a plurality of spacers 111 'may be formed. The spacer 111 'may be a material having an etch selectivity to the mold pattern 110 and the hardmask layer 102. The spacer 111 'may comprise an oxide. In order to form the spacer 111 ', an etch-back process may be performed after the spacer material is conformally deposited.

스페이서(111')는 제1몰드오프닝(110S)의 측벽을 에워싸는 루프 형상(Loop shape)일 수 있다. 스페이서(111') 각각은 한 쌍의 라인부(111L') 및 한 쌍의 끝단부(111E')를 포함할 수 있다. 한 쌍의 라인부(111L')는 서로 이격되어 평행할 수 있다. 한 쌍의 라인부(111L')의 양측 끝단에 끝단부(111E')가 접촉될 수 있다. 한 쌍의 라인부(111L') 및 한 쌍의 끝단부(111E')는 제1몰드오프닝(110S)의 측벽에 형성될 수 있다. 스페이서(111')의 라인부(111L')는 몰드바(110L)에 평행할 수 있다. 스페이서(111')의 라인부(111L')는 제1방향(Y 방향)으로 길게 연장된 형상을 가질 수 있다.The spacer 111 'may be a loop shape surrounding the side wall of the first mold opening 110S. Each of the spacers 111 'may include a pair of line portions 111L' and a pair of end portions 111E '. The pair of line portions 111L 'may be spaced apart and parallel to each other. The end portions 111E 'may be in contact with both ends of the pair of line portions 111L'. A pair of line portions 111L 'and a pair of end portions 111E' may be formed on the sidewalls of the first mold opening 110S. The line portion 111L 'of the spacer 111' may be parallel to the mold bar 110L. The line 111L 'of the spacer 111' may have a shape elongated in the first direction (Y direction).

평면도로 볼 때, 하나의 스페이서(111')는 한 쌍의 라인부(111L') 및 한 쌍의 끝단부(111E')에 의해 루프 형상(loop shape)일 수 있다. 스페이서(111')의 내부에는 내부 공간(internal space, 111G)이 정의될 수 있다. 복수의 스페이서(111')가 제2방향(X 방향)을 따라 서로 이격되어 형성될 수 있다. 따라서, 제2방향(X 방향)을 따라 복수의 라인부(111L')가 서로 이격되어 번갈아 형성될 수 있다. In the plan view, one spacer 111 'may be looped by a pair of line portions 111L' and a pair of end portions 111E '. An internal space 111G can be defined inside the spacer 111 '. A plurality of spacers 111 'may be formed spaced apart from each other along the second direction (X direction). Accordingly, a plurality of line portions 111L 'may be alternately formed in the second direction (X direction), spaced apart from each other.

복수의 스페이서(111')는 루프형 스페이서 어레이를 형성할 수 있다. 예를 들어, 제2방향(X 방향)을 따라 서로 이격되어 배치되는 복수의 라인부쌍(P1∼P5)으로 이루어진 어레이를 형성할 수 있다. 라인부쌍(P1∼P5)의 갯수는 제한되지 않는다. 라인부쌍(P1∼P5) 각각은 끝단부들(111E')을 통해 서로 연결될 수 있다. 제1라인부쌍(P1)은 제1라인부(L1)와 제2라인부(L2)를 포함할 수 있다. 제2라인부쌍(P2)은 제3라인부(L3)와 제4라인부(L4)를 포함할 수 있다. 제3라인부쌍(P3)은 제5라인부(L5)와 제6라인부(L6)를 포함할 수 있다. 제4라인부쌍(P4)은 제7라인부(L1)와 제8라인부(L8)를 포함할 수 있다. 제5라인부쌍(P5)은 제9라인부(L9)와 제10라인부(L10)를 포함할 수 있다. 제1 내지 제10라인부(L1∼L10)는 제2방향(X 방향)을 따라 서로 이격되어 배치될 수 있다. 라인부의 갯수는 제한되지 않는다. 제1 내지 제10라인부(L1∼L10) 중에서 최외각에 위치하는 제1라인부(L1) 및 제10라인부(L10)는 더미 라인부(111D')라고 약칭한다. 각각의 라인부쌍(P1~P5)은 제1간격(S1)을 갖고 이격될 수 있다. 제2라인부 내지 제9라인부(L2~L9)는 제1간격(S1)을 갖고 이격될 수 있다. 제1라인부(L1)와 제2라인부(L2) 사이의 제2간격(S2)은 제1간격(S1)보다 더 클 수 있다. 제9라인부(L9)과 제10라인부(L10) 사이의 제3간격(S3)은 제1간격(S1)보다 더 클 수 있다. 제2간격(S2)과 제3간격(S3)은 동일한 폭을 가질 수 있다.The plurality of spacers 111 'may form a looped spacer array. For example, an array formed of a plurality of line pairs P1 to P5 spaced from each other along the second direction (X direction) can be formed. The number of line pairs P1 to P5 is not limited. Each of the line pairs P1 to P5 may be connected to each other through the end portions 111E '. The first line part pair P1 may include a first line part L1 and a second line part L2. The second line pair P2 may include a third line portion L3 and a fourth line portion L4. The third line pair P3 may include a fifth line unit L5 and a sixth line unit L6. The fourth line part pair P4 may include a seventh line part L1 and an eighth line part L8. The fifth line-pair pair P5 may include a ninth line section L9 and a tenth line section L10. The first to tenth line portions L1 to L10 may be disposed apart from each other along the second direction (X direction). The number of line portions is not limited. The first line portion L1 and the tenth line portion L10 located at the outermost one of the first to tenth line portions L1 to L10 are abbreviated as a dummy line portion 111D '. Each of the line pairs P1 to P5 may be spaced apart with a first interval S1. The second to ninth line portions (L2 to L9) may be spaced apart with a first interval (S1). The second spacing S2 between the first line portion L1 and the second line portion L2 may be greater than the first spacing S1. The third interval S3 between the ninth line section L9 and the tenth line section L10 may be larger than the first interval S1. The second interval S2 and the third interval S3 may have the same width.

한편, 제2몰드오프닝(110D)의 측벽에도 한 쌍의 라인부(111L') 및 한 쌍의 끝단부(111E')가 형성될 수 있다. 복수의 라인부(111L') 중에서 최외각에 위치하는 라인부, 즉 더미라인부(111D')가 제2몰드오프닝(110D) 내에 위치할 수 있다. 하나의 제2몰드오프닝(110D)의 내부에는 제1라인부(L1)와 제2라인부(L2)가 위치할 수 있다. 다른 하나의 제2몰드오프닝(110D)의 내부에는 제9라인부(L9)와 제10라인부(L10)가 위치할 수 있다. 제1라인부(L1)와 제10라인부(L10)는 더미 라인부(111D')가 될 수 있다.On the other hand, a pair of line portions 111L 'and a pair of end portions 111E' may be formed on the side wall of the second mold opening 110D. The outermost line portion, that is, the dummy line portion 111D ', of the plurality of line portions 111L' may be located in the second mold opening 110D. The first line portion L1 and the second line portion L2 may be positioned inside the second mold opening 110D. And the ninth line portion L9 and the tenth line portion L10 may be positioned inside the other second mold opening 110D. The first line portion L1 and the tenth line portion L10 may be a dummy line portion 111D '.

스페이서(111')는 도 2b의 스페이서(111)와 다르게, 형성되는 위치가 다르다. 도 2b의 스페이서(111)는 희생패턴(103)의 양측벽에 형성되고 있고, 도 3b의 스페이서(111')는 제1 및 제2몰드오프닝(110S, 110D)의 측벽에 형성되고 있다.The spacer 111 'differs from the spacer 111 of FIG. 2B in the position in which it is formed. The spacers 111 of FIG. 2B are formed on both sidewalls of the sacrificial pattern 103 and the spacers 111 'of FIG. 3B are formed on the sidewalls of the first and second mold openings 110S and 110D.

도 3c 및 도 4c에 도시된 바와 같이, 희생패턴(103')이 형성될 수 있다. 희생패턴(103')은 스페이서(111')의 내부 공간(111G)을 채울 수 있다. 희생패턴(103')은 리니어 형상(linear shape)일 수 있다. 희생패턴(103')은 제1방향(Y 방향)으로 길게 연장된 형상을 가질 수 있다. 희생패턴(103')은 주변물질의 어택없이 쉽게 제거 가능한 물질로 형성될 수 있다. 아울러, 희생패턴(103')은 하드마스크층(102) 및 스페이서(111')에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 희생패턴(103')은 폴리실리콘, 비정질카본 또는 스핀온카본(SOC)을 포함할 수 있다. 몰드패턴(110)과 희생패턴(103')은 동일 물질일 수 있다. 예를 들어, 희생패턴(103')을 형성하기 위해, 스페이서(111)의 내부 공간(111G)을 채우도록 비정질카본을 증착한 후, 스페이서(111')의 상부 표면이 노출될때까지 비정질카본을 평탄화할 수 있다. 희생패턴(103')의 양측 끝단은 스페이서(111')의 끝단부(111E')에 접촉될 수 있다. 복수의 희생패턴(103') 중에서 최외각에 위치하는 희생패턴, 즉 제2몰드오프닝(110D) 내에 형성되는 희생패턴을 '최외각 희생패턴(103D')'이라고 약칭한다.As shown in Figs. 3C and 4C, a sacrificial pattern 103 'may be formed. The sacrificial pattern 103 'may fill the inner space 111G of the spacer 111'. The sacrificial pattern 103 'may be a linear shape. The sacrificial pattern 103 'may have a shape elongated in the first direction (Y direction). The sacrificial pattern 103 'may be formed of a material that is easily removable without attack of the surrounding material. In addition, the sacrificial pattern 103 'may be formed of a material having an etch selectivity to the hardmask layer 102 and the spacer 111'. The sacrificial pattern 103 'may comprise polysilicon, amorphous carbon, or spin on carbon (SOC). The mold pattern 110 and the sacrificial pattern 103 'may be the same material. For example, amorphous carbon may be deposited to fill the inner space 111G of the spacer 111 to form the sacrificial pattern 103 ', and then the amorphous carbon may be etched until the upper surface of the spacer 111' Planarization can be performed. Both ends of the sacrificial pattern 103 'may contact the end portion 111E' of the spacer 111 '. The sacrificial pattern located at the outermost one of the plurality of sacrificial patterns 103 ', that is, the sacrificial pattern formed in the second mold opening 110D is abbreviated as the' outermost sacrificial pattern 103D '.

도 3d 및 도 4d에 도시된 바와 같이, 몰드패턴(110)이 제거될 수 있다. 몰드패턴(110)이 제거됨에 따라, 하드마스크층(102) 상에는 스페이서(111'), 희생패턴(103') 및 최외각 희생패턴(103D')이 잔류할 수 있다. 희생패턴(103')의 측벽들은 스페이서(111')에 의해 에워쌓이는 형상일 수 있다. 스페이서(111')는 희생패턴(103')과 접촉되는 접촉된 내측벽과 희생패턴(103')과 비-접촉되는 노출된 외측벽을 가질 수 있다. 스페이서(111')의 라인부(111L')는 희생패턴(103')과 접촉되는 접촉된 내측벽과 희생패턴(103')과 비-접촉되는 노출된 외측벽을 가질 수 있다. 스페이서(111')의 끝단부(111E')는 희생패턴(103')과 접촉되는 접촉된 내측벽과 희생패턴(103')과 비-접촉되는 노출된 외측벽을 가질 수 있다.As shown in Figs. 3D and 4D, the mold pattern 110 can be removed. As the mold pattern 110 is removed, the spacer 111 ', the sacrificial pattern 103' and the outermost sacrificial pattern 103D 'may remain on the hard mask layer 102. The sidewalls of the sacrificial pattern 103 'may be shaped to be surrounded by the spacer 111'. The spacer 111 'may have a contacted inner wall in contact with the sacrificial pattern 103' and an exposed outer wall in non-contact with the sacrificial pattern 103 '. The line portion 111L 'of the spacer 111' may have a contact inner wall contacting the sacrificial pattern 103 'and an exposed outer wall non-contacting the sacrificial pattern 103'. The end portion 111E 'of the spacer 111' may have a contacted inner wall in contact with the sacrificial pattern 103 'and an exposed outer wall in non-contact with the sacrificial pattern 103'.

상술한 바와 같이, 제2실시예는 몰드패턴(110) 형성 공정, 스페이서(111') 형성 공정, 희생패턴(103') 형성 공정 및 몰드패턴(110) 제거 공정의 순서로 진행할 수 있다. 제1실시예는, 몰드패턴 형성 공정 없이 리니어 형상의 희생패턴(103)을 먼저 형성한 후 스페이서(111)를 형성하고 있다.As described above, the second embodiment can proceed in the order of the mold pattern 110 forming process, the spacer 111 'forming process, the sacrifice pattern 103' forming process, and the mold pattern removing process 110. In the first embodiment, the sacrifice pattern 103 of the linear shape is formed first without forming the mold pattern, and then the spacer 111 is formed.

도 3e 및 도 4e에 도시된 바와 같이, 컷팅배리어(112)가 형성될 수 있다. 컷팅배리어(112)는 도 1c, 도 1d, 도 2c 및 도 2d에 도시된 방법에 의해 형성될 수 있다. 3E and 4E, a cutting barrier 112 may be formed. The cutting barrier 112 may be formed by the method shown in Figs. 1C, 1D, 2C and 2D.

위와 같이, 컷팅배리어(112)는 추가 컷팅마스크없이 블랭킷식각으로 형성될 수 있다. 이에 따라 컷팅마스크 도입에 따른 공정 증가를 방지할 수 있을 뿐만 아니라, 비용을 절감할 수 있다. As above, the cutting barriers 112 may be formed by blanket etching without additional cutting masks. As a result, it is possible to prevent an increase in process due to the introduction of the cutting mask and to reduce the cost.

도 3f 및 도 4f에 도시된 바와 같이, 컷팅프로세스가 수행될 수 있다. 예를 들어, 스페이서(111')의 끝단부(111E')가 제거될 수 있다. 컷팅배리어(112)를 식각장벽으로 하여, 스페이서(111')의 끝단부(111E')가 식각될 수 있다.As shown in Figs. 3F and 4F, a cutting process can be performed. For example, the end portion 111E 'of the spacer 111' can be removed. The end portion 111E 'of the spacer 111' can be etched with the cutting barrier 112 as an etching barrier.

위와 같은 컷팅프로세스에 의해, 복수의 독립된 리니어 스페이서(120')가 형성될 수 있다. 즉, 컷팅프로세스에 의해 루프형 스페이서(111')의 끝단부(111E')가 제거되어, 리니어 스페이서(120')를 형성하게 된다. 리니어 스페이서(120')는 제1방향(Y 방향)으로 길게 연장된 형상일 수 있다. 리니어 스페이서(120')는 루프형 스페이서(111')의 라인부(111L')에 대응될 수 있다. 제1방향(Y 방향)에서, 리니어 스페이서(120')의 길이는 라인부(111L')보다 짧은 길이를 가질 수 있다. 제2방향(X 방향)에서, 리니어 스페이서(120')와 라인부(111L')는 동일한 선폭일 수 있다.By the above-described cutting process, a plurality of independent linear spacers 120 'can be formed. That is, the end portion 111E 'of the looped spacer 111' is removed by the cutting process to form the linear spacer 120 '. The linear spacer 120 'may have a shape elongated in the first direction (Y direction). The linear spacer 120 'may correspond to the line portion 111L' of the looped spacer 111 '. In the first direction (Y direction), the length of the linear spacer 120 'may be shorter than the length of the line portion 111L'. In the second direction (X direction), the linear spacers 120 'and the line portions 111L' may have the same line width.

스페이서(111')의 끝단부(111E')가 제거되는 동안에, 더미 라인부(111D')가 제거될 수 있다. 또한, 최외각 희생패턴(103D')이 일부 리세스될 수 있다.While the end portion 111E 'of the spacer 111' is removed, the dummy line portion 111D 'can be removed. Also, the outermost sacrificial pattern 103D 'may be partially recessed.

도 3g 및 도 4g에 도시된 바와 같이, 컷팅배리어(112), 희생패턴(103') 및 최외각 희생패턴(103D')이 제거될 수 있다. The cutting barrier 112, the sacrificial pattern 103 'and the outermost sacrificial pattern 103D' can be removed, as shown in Figures 3G and 4G.

컷팅배리어(112), 희생패턴(103') 및 최외각 희생패턴(103D')은 인시튜로 제거될 수 있다. 컷팅배리어(112), 희생패턴(103') 및 최외각 희생패턴(103D')이 동일 물질이므로, 인시튜 제거가 가능하다.The cutting barrier 112, the sacrificial pattern 103 'and the outermost sacrificial pattern 103D' may be removed in situ. Since the cutting barrier 112, the sacrificial pattern 103 'and the outermost sacrificial pattern 103D' are the same material, in-situ removal is possible.

컷팅배리어(112), 희생패턴(103') 및 최외각 희생패턴(103D')을 제거한 후에, 하드마스크층(102) 상에는 복수의 리니어 스페이서(120')가 잔류할 수 있다. 복수의 리니어 스페이서(120')는 제1방향을 따라 등간격을 갖고 배치될 수 있다. 리니어 스페이서(120')는 제2방향(Y)으로 길게 연장되는 형상일 수 있다.After removal of the cutting barrier 112, the sacrificial pattern 103 'and the outermost sacrificial pattern 103D', a plurality of linear spacers 120 'may remain on the hardmask layer 102. The plurality of linear spacers 120 'may be disposed at regular intervals along the first direction. The linear spacer 120 'may have a shape elongated in the second direction (Y).

후속하여, 제1실시예와 동일하게 미세 패턴(101P)을 형성하기 위한 일련의 공정을 진행할 수 있다. 도 1g 내지 도 1i, 도 2g 내지 도 2i에 도시된 방법에 의해 미세 패턴(101P)이 형성될 수 있다.Subsequently, a series of processes for forming the fine pattern 101P can be performed in the same manner as in the first embodiment. The fine pattern 101P can be formed by the method shown in Figs. 1G to 1I, 2G to 2I.

상술한 실시예들에 따르면, 미세 패턴(101P)을 형성하기 위해 스페이서패터닝기술을 적용할 수 있다. 스페이서패터닝기술에 의해, 복수의 하드마스크패턴(102L)을 형성할 수 있다. 하드마스크패턴(102L)을 형성하기 위한 식각장벽으로서 리니어 스페이서(120, 120')를 형성하고 있다. 리니어 스페이서(120, 120')는 스페이서(111, 111')의 컷팅프로세스에 의해 형성된다. 스페이서(111, 111')의 컷팅프로세스는 컷팅배리어(112)를 이용하여 수행된다.According to the above-described embodiments, a spacer patterning technique can be applied to form the fine pattern 101P. By the spacer patterning technique, a plurality of hard mask patterns 102L can be formed. The linear spacers 120 and 120 'are formed as etching barriers for forming the hard mask pattern 102L. The linear spacers 120 and 120 'are formed by a cutting process of the spacers 111 and 111'. The cutting process of the spacers 111 and 111 'is performed using the cutting barrier 112.

이와 같이, 컷팅프로세스를 위한 별도의 컷팅마스크가 필요없다. 따라서, 공정을 단순화시킬 수 있고, 비용을 절감할 수 있다.Thus, there is no need for a separate cutting mask for the cutting process. Therefore, the process can be simplified and the cost can be reduced.

본 실시예에 따른 리니어 스페이서(120, 120') 및 컷팅배리어(112)를 이용한 미세 패턴 형성 방법은 DRAM에 적용될 수 있다. 예를 들어, 게이트전극 형성 공정, 비트라인 형성 공정에 적용될 수 있다. The method of forming a fine pattern using the linear spacers 120 and 120 'and the cutting barrier 112 according to the present embodiment can be applied to a DRAM. For example, it can be applied to a gate electrode forming process and a bit line forming process.

도 5는 제3실시예에 따른 반도체 장치를 도시한 평면도이다. 제3실시예는, DRAM 등과 같은 메모리셀을 갖는 반도체장치에 대해 설명한다. 5 is a plan view showing a semiconductor device according to the third embodiment. The third embodiment describes a semiconductor device having a memory cell such as a DRAM or the like.

반도체장치(200)는 복수의 메모리셀을 포함할 수 있다. 반도체장치(200)는 매립워드라인(17) 및 비트라인(23)을 포함할 수 있다. 매립워드라인(17)은 제2방향(X)으로 길게 연장된 리니어 형상일 수 있다. 비트라인(23)은 제1방향(Y)으로 길게 연장된 리니어 형상일 수 있다. 매립워드라인(17)과 비트라인(23)은 교차할 수 있다. 매립워드라인(17)은 게이트트렌치(15) 내에 형성될 수 있다. 게이트트렌치(15)는 기판(11) 내에 형성될 수 있다. 게이트트렌치(15)는 활성영역(13)과 소자분리층(12)을 횡단하는 형상일 수 있다. 게이트트렌치(15)는 제2방향(X)으로 길게 연장되는 리니어 형상일 수 있다. 비트라인(23)의 양측벽에 비트라인스페이서(26)가 형성될 수 있다. 비트라인(23)은 비트라인콘택플러그(22)에 접속될 수 있다. 비트라인콘택플러그(22)는 활성영역(13)에 접속될 수 있다. 비트라인콘택플러그(22)는 콘택홀(21) 내에 형성될 수 있다. 비트라인콘택플러그(22)는 콘택홀(21)의 직경보다 작은 선폭을 가질 수 있다. 비트라인콘택플러그(22)와 콘택홀(21)의 측벽 사이에 비트라인스페이서(26)가 연장되어 형성될 수 있다.The semiconductor device 200 may include a plurality of memory cells. Semiconductor device 200 may include buried word line 17 and bit line 23. The buried word lines 17 may be linearly elongated in the second direction X. The bit line 23 may be in a linear shape elongated in the first direction (Y). The buried word line 17 and bit line 23 may intersect. A buried word line 17 may be formed in the gate trench 15. The gate trench 15 may be formed in the substrate 11. The gate trench 15 may be shaped to traverse the active region 13 and the device isolation layer 12. The gate trench 15 may be a linear shape elongated in the second direction (X). A bit line spacer 26 may be formed on both sidewalls of the bit line 23. The bit line 23 may be connected to the bit line contact plug 22. The bit line contact plug 22 may be connected to the active area 13. The bit line contact plug 22 may be formed in the contact hole 21. The bit line contact plug 22 may have a line width smaller than the diameter of the contact hole 21. [ A bit line spacer 26 may extend between the bit line contact plug 22 and the sidewall of the contact hole 21.

게이트트렌치(15) 또는 비트라인(23)은 제1실시예 및 제2실시예에 따른 패턴 형성 방법에 의해 형성될 수 있다. 또한, 게이트트렌치(15)와 비트라인(23)은 모두 제1실시예 및 제2실시예에 따른 패턴 형성 방법에 의해 형성될 수 있다.The gate trench 15 or the bit line 23 can be formed by the pattern forming method according to the first embodiment and the second embodiment. In addition, both the gate trench 15 and the bit line 23 can be formed by the pattern forming method according to the first embodiment and the second embodiment.

도 6a 내지 도 6f는 도 5의 반도체장치(200)를 형성하는 방법을 도시한 단면도이다. 도 6a 내지 도 6f는 도 5의 I-I' 방향 및 II-II' 방향에 따른 단면도이다.6A to 6F are cross-sectional views illustrating a method of forming the semiconductor device 200 of FIG. 6A to 6F are sectional views taken along the line I-I 'and II-II' of FIG. 5, respectively.

도 6a에 도시된 바와 같이, 기판(11)에 소자분리층(12)이 형성될 수 있다. 소자분리층(12)에 의해 활성영역(13)이 정의된다. 소자분리층(12)은 STI 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치(13)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다.As shown in FIG. 6A, the device isolation layer 12 may be formed on the substrate 11. The active region 13 is defined by the device isolation layer 12. The device isolation layer 12 may be formed by an STI process. The STI process is as follows. The substrate 11 is etched to form a separation trench (not shown). The isolation trench is filled with an insulating material, whereby the device isolation layer 12 is formed. The device isolation layer 12 may include silicon oxide, silicon nitride, or a combination thereof. Chemical vapor deposition (CVD) or other deposition processes can be used to fill the isolation trench 13 with an insulating material. A planarization process such as chemical-mechanical polishing (CMP) may additionally be used.

다음으로, 기판(11) 내에 매립게이트구조물이 형성될 수 있다. 매립게이트구조물은 매립워드라인구조물이라고 지칭될 수 있다. 매립게이트구조물은 게이트트렌치(15), 게이트트렌치(15)의 바닥면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 게이트전극(17), 게이트전극(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다. Next, a buried gate structure may be formed in the substrate 11. The buried gate structure may be referred to as a buried word line structure. The buried gate structure includes a gate trench 15, a gate insulating layer 16 covering the bottom and sidewalls of the gate trench 15, a gate electrode 17 partially filling the gate trench 15 on the gate insulating layer 16, ), And a gate capping layer 18 formed on the gate electrode 17.

매립게이트구조물을 형성하는 방법은 다음과 같다.The method of forming the buried gate structure is as follows.

먼저, 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 도 1a 내지 도 2i에 도시된 방법에 의해 형성될 수 있다. 다른 실시예에서, 게이트트렌치(15)는 도 3a 내지 도 4g에 도시된 방법에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)는 미세 패턴(101P)에 대응될 수 있다. 게이트트렌치(15)는 스페이서패터닝기술에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위한 스페이서패터닝기술은 컷팅마스크없이 컷팅배리어를 이용한 컷팅프로세스를 포함할 수 있다.First, a gate trench 15 may be formed in the substrate 11. [ The gate trench 15 may have a line shape traversing the active region 13 and the device isolation layer 12. [ The gate trench 15 may be formed by the method shown in Figs. 1A to 2I. In another embodiment, the gate trench 15 may be formed by the method shown in Figures 3A-4G. For example, the gate trench 15 may correspond to the fine pattern 101P. The gate trenches 15 may be formed by a spacer patterning technique. The spacer patterning technique for forming the gate trenches 15 may include a cutting process using a cutting barrier without a cutting mask.

게이트트렌치(15)를 형성하기 위해, 식각장벽으로서 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 제1실시예 및 제2실시예에 따른 하드마스크패턴(102L)에 대응될 수 있다. 하드마스크층(14)은 실리콘산화물을 포함할 수 있다. 하드마스크층(14)은 TEOS를 포함할 수 있다. 게이트트렌치(15)는 분리트렌치보다 얕게 형성될 수 있다. 즉, 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다. 게이트트렌치(15)의 깊이는 후속 매립게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 게이트전극의 저항을 감소시킬 수 있다. 다른 실시예에서, 게이트트렌치(15)의 바텀 모서리는 곡률을 가질 수 있다. 이와 같이 곡률을 갖도록 형성하므로써, 게이트트렌치(15)의 바텀부에서 요철을 최소화하고, 그에 따라 게이트전극의 채움(filling)을 용이하게 수행할 수 있다.To form the gate trenches 15, a hard mask layer 14 may be used as the etch barrier. The hard mask layer 14 may correspond to the hard mask pattern 102L according to the first embodiment and the second embodiment. The hardmask layer 14 may comprise silicon oxide. The hardmask layer 14 may comprise TEOS. The gate trench 15 may be formed shallower than the isolation trench. That is, the bottom surface of the gate trench 15 may be at a level higher than the bottom surface of the device isolation layer 12. The depth of the gate trench 15 may have a sufficient depth to increase the average cross-sectional area of the subsequent buried gate electrode. Thus, the resistance of the gate electrode can be reduced. In another embodiment, the bottom edge of the gate trench 15 may have a curvature. By forming the gate electrode 15 so as to have a curvature, the irregularities can be minimized in the bottom portion of the gate trench 15, and filling of the gate electrode can be performed with ease.

도시하지 않았으나, 게이트트렌치(15) 형성 이후에, 핀영역이 형성될 수 있다. 핀영역은 소자분리층(12)의 일부를 리세스시켜 형성할 수 있다. 게이트트렌치(15) 아래의 소자분리층(12)을 선택적으로 제거하여 형성할 수 있다.Although not shown, after forming the gate trench 15, a pin region can be formed. The pin region can be formed by recessing a part of the element isolation layer 12. [ The device isolation layer 12 under the gate trench 15 can be selectively removed.

다음으로, 게이트트렌치(15)의 바닥면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.Next, a gate insulating layer 16 may be formed on the bottom and sidewalls of the gate trench 15. The etching damage on the surface of the gate trench 15 can be healed before the gate insulating layer 16 is formed. For example, after the sacrificial oxide is formed by the thermal oxidation treatment, the sacrificial oxide can be removed.

게이트절연층(16)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 바닥 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다. The gate insulating layer 16 may be formed by a thermal oxidation process. For example, the bottom and sidewalls of the gate trench 15 may be oxidized to form the gate insulating layer 16.

다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.In another embodiment, the gate insulating layer 16 may be formed by a CVD method such as chemical vapor deposition (CVD) or atomic layer deposition (ALD). The gate insulating layer 16 may include a high dielectric material, an oxide, a nitride, an oxynitride, or a combination thereof. The high dielectric material may comprise a hafnium containing material. The hafnium containing material may include hafnium oxide, hafnium silicon oxide, hafnium silicon oxynitride, or a combination thereof. In another embodiment, the high-k material may include lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon oxide, zirconium silicon oxynitride, aluminum oxide, and combinations thereof. As the high-dielectric material, other high dielectric materials known in the art may be optionally used.

다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.In another embodiment, the gate insulating layer 16 may be formed by depositing a liner polysilicon layer, followed by a radical oxidation of the liner polysilicon layer.

또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.In another embodiment, the gate insulating layer 16 may be formed by forming a liner silicon nitride layer, followed by radical oxidation of the liner silicon nitride layer.

다음으로, 게이트절연층(16) 상에 게이트전극(17)이 형성될 수 있다. 게이트전극(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백공정으로 수행하거나 또는 CMP 공정 및 에치백공정을 순차적으로 수행할 수 있다. 게이트전극(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 게이트전극(17)의 상부 표면은 활성영역(13)의 상부 표면보다 낮은 레벨일 수 있다. 게이트전극(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 게이트전극(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W)으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W)은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 게이트전극(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 게이트전극(17)이라고 지칭할 수 있다. Next, the gate electrode 17 may be formed on the gate insulating layer 16. In order to form the gate electrode 17, a recessing process may be performed after forming a conductive layer (not shown) to fill the gate trench 15. The recessing process may be performed in an etch-back process, or the CMP process and the etch-back process may be sequentially performed. The gate electrode 17 may have a recessed shape that fills the gate trench 15 with a portion. That is, the upper surface of the gate electrode 17 may be at a lower level than the upper surface of the active region 13. The gate electrode 17 may comprise a metal, a metal nitride, or a combination thereof. For example, the gate electrode 17 may be formed of titanium nitride (TiN), tungsten (W), or titanium nitride / tungsten (TiN / W). Titanium nitride / tungsten (TiN / W) may be a structure that conformally forms titanium nitride and then partially fills gate trench 15 with tungsten. As the gate electrode 17, titanium nitride may be used singly, which may be referred to as a "TiN Only" structure gate electrode 17.

다음으로, 게이트전극(17) 상에 게이트캡핑층(18)이 형성될 수 있다. 게이트캡핑층(18)은 절연물질을 포함한다. 게이트전극(17) 상에서 게이트트렌치(15)의 나머지 부분이 게이트캡핑층(18)으로 채워진다. 게이트캡핑층(18)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 게이트캡핑층(18)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 게이트캡핑층(18)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다. 게이트캡핑층(18)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 게이트캡핑층(18) 형성시 CMP 공정이 수행될 수 있다.Next, a gate capping layer 18 may be formed on the gate electrode 17. The gate capping layer 18 comprises an insulating material. The remaining portion of the gate trench 15 is filled with the gate capping layer 18 on the gate electrode 17. The gate capping layer 18 may comprise silicon nitride. In another embodiment, the gate capping layer 18 may comprise silicon oxide. In another embodiment, the gate capping layer 18 may be a NON (Nitride-Oxide-Nitride) structure. The top surface of the gate capping layer 18 may be at the same level as the top surface of the hard mask layer 14. For this purpose, a CMP process can be performed in forming the gate capping layer 18.

상술한 바와 같은 매립게이트구조물 형성 이후에, 제1불순물영역(19)과 제2불순물영역(20)이 형성될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 임플란트 등의 도핑 공정에 의해 형성될 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 동일 깊이를 가질 수 있다. 다른 실시예에서, 제1불순물영역(19)은 제2불순물영역(20)보다 더 깊을 수 있다. 제1불순물영역(19)과 제2불순물영역(20)은 소스/드레인영역이라고 지칭될 수 있다. 제1불순물영역(19)은 비트라인콘택플러그가 접속될 영역일 수 있다. 제2불순물영역(20)은 스토리지노드콘택플러그가 접속될 영역일 수 있다.After the formation of the buried gate structure as described above, the first impurity region 19 and the second impurity region 20 can be formed. The first impurity region 19 and the second impurity region 20 may be formed by a doping process such as an implant. The first impurity region 19 and the second impurity region 20 may have the same depth. In another embodiment, the first impurity region 19 may be deeper than the second impurity region 20. The first impurity region 19 and the second impurity region 20 may be referred to as source / drain regions. The first impurity region 19 may be an area to which a bit line contact plug is to be connected. The second impurity region 20 may be an area to which the storage node contact plug is to be connected.

게이트전극(17), 제1불순물영역(19) 및 제2불순물영역(20)에 의해 메모리셀의 셀트랜지스터가 형성될 수 있다.The cell transistor of the memory cell can be formed by the gate electrode 17, the first impurity region 19, and the second impurity region 20. [

도 6b에 도시된 바와 같이, 콘택홀(21)이 형성될 수 있다. 콘택홀(21)을 형성하기 위해 콘택마스크(도시 생략)을 이용하여 하드마스크층(14)을 식각할 수 있다. 콘택홀(21)은 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 콘택홀(21)에 의해 기판(11)의 일부분이 노출될 수 있다. 콘택홀(21)은 일정 선폭으로 제어된 직경을 가질 수 있다. 콘택홀(21)은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 콘택홀(21)에 의해 제1불순물영역(19)이 노출된다. 제1콘택홀(21)은 활성영역(13)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 콘택홀(21)을 형성하기 위한 식각 공정에서 제1불순물영역(19), 소자분리층(12) 및 게이트캡핑층(18)의 일부가 식각될 수 있다. 즉, 콘택홀(21) 아래의 게이트캡핑층(18), 제1불순물영역(19) 및 소자분리층(12)이 일정 깊이 리세스될 수 있다. 이에 따라, 콘택홀(21)의 저부를 기판(11) 내부로 확장시킬 수 있다. 콘택홀(21)이 확장됨에 따라, 제1불순물영역(19)의 표면이 리세스될 수 있고, 제1불순물영역(19)의 표면은 활성영역(13)의 표면보다 낮은 레벨이 될 수 있다.As shown in FIG. 6B, a contact hole 21 may be formed. The hard mask layer 14 may be etched using a contact mask (not shown) to form the contact hole 21. [ The contact hole 21 may have a circular shape or an elliptical shape when viewed in a plan view. A part of the substrate 11 can be exposed by the contact hole 21. The contact hole 21 may have a diameter controlled by a constant line width. The contact hole 21 may be shaped to expose a portion of the active region 13. For example, the first impurity region 19 is exposed by the contact hole 21. The first contact hole 21 has a diameter larger than the width of the minor axis of the active region 13. Therefore, in the etching process for forming the contact hole 21, the first impurity region 19, the element isolation layer 12, and a part of the gate capping layer 18 can be etched. That is, the gate capping layer 18, the first impurity region 19, and the device isolation layer 12 under the contact hole 21 can be recessed to a certain depth. As a result, the bottom of the contact hole 21 can be extended into the substrate 11. As the contact hole 21 expands the surface of the first impurity region 19 can be recessed and the surface of the first impurity region 19 can be at a lower level than the surface of the active region 13 .

도 6c에 도시된 바와 같이, 예비 플러그(22A)가 형성된다. 예비 플러그(22A)는 선택적에피택셜성장(SEG)에 의해 형성될 수 있다. 예를 들어, 예비 플러그(22A)는 SEG SiP을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그(22A)를 형성할 수 있다. 다른 실시예에서, 예비 플러그(22A)는 폴리실리콘층 증착 및 CMP 공정에 의해 형성될 수 있다. 예비 플러그(22A)는 콘택홀(21)을 채울 수 있다. 예비 플러그(22A)의 상부 표면은 하드마스크층(14)의 상부 표면과 동일 레벨일 수 있다.As shown in Fig. 6C, a spare plug 22A is formed. The spare plug 22A may be formed by selective epitaxial growth (SEG). For example, the spare plug 22A may comprise a SEG SiP. In this way, the spare plug 22A can be formed without voids by selective epitaxial growth. In another embodiment, the preliminary plug 22A may be formed by a polysilicon layer deposition and a CMP process. The preliminary plug 22A may fill the contact hole 21. The upper surface of the spare plug 22A may be at the same level as the upper surface of the hard mask layer 14.

도 6d에 도시된 바와 같이, 도전층(23A)과 캡핑층(24A)이 적층될 수 있다. 예비 플러그(22A) 및 하드마스크층(14) 상에 도전층(23A)과 캡핑층(24A)을 순차적으로 적층할 수 있다. 도전층(23A)은 금속함유물질을 포함한다. 도전층(23A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 도전층(23A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 도전층(23A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 캡핑층(24A)은 도전층(23A) 및 예비 플러그(22A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 캡핑층(24A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 캡핑층(24A)은 실리콘질화물로 형성된다.As shown in Fig. 6D, the conductive layer 23A and the capping layer 24A can be laminated. The conductive layer 23A and the capping layer 24A can be sequentially stacked on the preliminary plug 22A and the hard mask layer 14. [ The conductive layer 23A includes a metal-containing material. The conductive layer 23A may comprise a metal, a metal nitride, a metal silicide, or a combination thereof. In this embodiment, the conductive layer 23A may include tungsten (W). In another embodiment, the conductive layer 23A may comprise a layer of titanium nitride and tungsten (TiN / W). At this time, the titanium nitride can serve as a barrier. The capping layer 24A may be formed of an insulating material having an etch selectivity to the conductive layer 23A and the preliminary plug 22A. The capping layer 24A may comprise silicon oxide or silicon nitride. In this embodiment, the capping layer 24A is formed of silicon nitride.

캡핑층(24A) 상에 비트라인마스크층(25)이 형성될 수 있다. 비트라인마스크층(25)은 감광막패턴을 포함할 수 있다. 비트라인마스크층(25)은 SPT, DPT와 같은 패터닝방법에 의해 형성될 수 있다. 탑뷰로 볼 때, 비트라인마스크층(25)은 어느 한 방향으로 연장되는 라인 형상일 수 있다. 비트라인마스크층(25)은 제1 및 제2실시예에 따른 하드마스크패턴(102L)에 대응될 수 있다.A bit line mask layer 25 may be formed on the capping layer 24A. The bit line mask layer 25 may comprise a photoresist pattern. The bit line mask layer 25 may be formed by a patterning method such as SPT or DPT. When viewed in top view, the bit line mask layer 25 may be in the form of a line extending in either direction. The bit line mask layer 25 may correspond to the hard mask pattern 102L according to the first and second embodiments.

도 6e에 도시된 바와 같이, 비트라인(23)과 비트라인콘택플러그(22)가 형성된다. 비트라인(23)과 비트라인콘택플러그(22)는 동시에 형성될 수 있다. 비트라인(23)과 비트라인콘택플러그(22)는 비트라인마스크층(25)을 이용한 식각공정에 의해 형성될 수 있다.As shown in FIG. 6E, a bit line 23 and a bit line contact plug 22 are formed. The bit line 23 and the bit line contact plug 22 may be formed simultaneously. The bit line 23 and the bit line contact plug 22 may be formed by an etching process using the bit line mask layer 25. [

비트라인마스크층(25)를 식각장벽으로 하여 캡핑층(24A) 및 도전층(23A)을 식각한다. 이에 따라, 비트라인(23) 및 비트라인캡핑층(24)을 포함하는 비트라인구조물이 형성될 수 있다. 비트라인(23)은 도전층(23A)의 식각에 의해 형성될 수 있다. 비트라인캡핑층(24)은 캡핑층(24A)의 식각에 의해 형성될 수 있다.The capping layer 24A and the conductive layer 23A are etched using the bit line mask layer 25 as an etching barrier. Accordingly, a bit line structure including the bit line 23 and the bit line capping layer 24 can be formed. The bit line 23 may be formed by etching the conductive layer 23A. The bit line capping layer 24 may be formed by etching the capping layer 24A.

연속해서, 비트라인(23)과 동일한 선폭으로, 예비 플러그(22A)를 식각할 수 있다. 이에 따라 비트라인콘택플러그(22)가 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19) 상에 형성될 수 있다. 비트라인콘택플러그(22)는 제1불순물영역(19)과 비트라인(23)을 상호 접속시킬 수 있다. 비트라인콘택플러그(22)는 콘택홀(21) 내에 형성될 수 있다. 비트라인콘택플러그(22)의 선폭은 콘택홀(21)의 직경보다 작다. 따라서, 비트라인콘택플러그(22) 주변에 갭(G)이 형성될 수 있다.Subsequently, the preliminary plug 22A can be etched with the same line width as the bit line 23. So that the bit line contact plug 22 can be formed. The bit line contact plug 22 may be formed on the first impurity region 19. [ The bit line contact plug 22 can interconnect the first impurity region 19 and the bit line 23. The bit line contact plug 22 may be formed in the contact hole 21. The line width of the bit line contact plug 22 is smaller than the diameter of the contact hole 21. [ Thus, a gap G can be formed around the bit line contact plug 22. [

상술한 바와 같이, 비트라인콘택플러그(22)가 형성되므로써 콘택홀(21) 내에 갭(G)이 형성된다. 이는 비트라인콘택플러그(22)가 콘택홀(21)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(G)은 비트라인콘택플러그(22)를 에워싸는 서라운딩 형상이 아니라, 비트라인콘택플러그(22)의 양측벽에 독립적으로 형성된다. 결국, 콘택홀(21) 내에는 하나의 비트라인콘택플러그(22)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(22)에 의해 분리된다. 갭(G)의 저면은 소자분리층(12)의 내부로 확장될 수 있다. 즉, 갭(G)의 저면은 제1불순물영역(19)의 리세스된 상부 표면보다 낮은 레벨일 수 있다.As described above, a gap G is formed in the contact hole 21 by forming the bit line contact plug 22. This is because the bit line contact plug 22 is etched to be smaller than the diameter of the contact hole 21. The gap G is formed independently on both sidewalls of the bit line contact plug 22, not in the surrounding shape surrounding the bit line contact plug 22. [ As a result, one bit line contact plug 22 and a pair of gaps G are located in the contact hole 21, and the pair of gaps G are separated by the bit line contact plugs 22. The bottom surface of the gap G can be extended to the inside of the device isolation layer 12. That is, the bottom surface of the gap G may be at a level lower than the recessed upper surface of the first impurity region 19.

상술한 바와 같이, 비트라인마스크층(25)을 형성하기 위한 일련의 공정은, 도 1a 내지 도 2i에 도시된 방법에 의해 형성될 수 있다. 다른 실시예에서, 비트라인마스크층(25)은 도 3a 내지 도 4g에 도시된 방법에 의해 형성될 수 있다. 예컨대, 비트라인(23)은 미세 패턴(101P)에 대응될 수 있고, 비트라인마스크층(25)은 하드마스크패턴(102L)에 대응될 수 있다. 비트라인(23)은 스페이서패터닝기술에 의해 형성될 수 있다. 비트라인(23)을 형성하기 위한 스페이서패터닝기술은 컷팅마스크없이 컷팅배리어를 이용한 컷팅프로세스를 포함할 수 있다.As described above, a series of steps for forming the bit line mask layer 25 can be formed by the method shown in Figs. 1A to 2I. In another embodiment, the bit line mask layer 25 may be formed by the method shown in Figures 3A-4G. For example, the bit line 23 may correspond to the fine pattern 101P, and the bit line mask layer 25 may correspond to the hard mask pattern 102L. The bit line 23 may be formed by a spacer patterning technique. The spacer patterning technique for forming the bit line 23 may include a cutting process using a cutting barrier without a cutting mask.

다음으로, 비트라인마스크층(25)이 제거될 수 있다.Next, the bit line mask layer 25 can be removed.

도 6f에 도시된 바와 같이, 비트라인스페이서(26)가 형성될 수 있다.As shown in FIG. 6F, bit line spacers 26 may be formed.

도시하지 않았으나, 후속하여, 스토리지노드콘택플러그 형성 공정, 캐패시터 형성 공정이 순차적으로 수행될 수 있다.Although not shown, the storage node contact plug forming process and the capacitor forming process can be sequentially performed.

전술한 바와 같이, 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims.

100 : 식각대상층 101 : 하부층
102 : 하드마스크층 102L : 하드마스크패턴
110 : 몰드패턴 111, 111' : 스페이서
112 : 희생패턴 112 : 컷팅배리어
120, 120' : 리니어 스페이서 101P : 미세 패턴100: etching target layer 101:
102: hard mask layer 102L: hard mask pattern
110: mold pattern 111, 111 ': spacer
112: sacrificial pattern 112: cutting barrier
120, 120 ': Linear spacer 101P: Fine pattern

Claims (16)

식각대상층을 준비하는 단계;
상기 식각대상층 상에 한 쌍의 라인부 및 상기 라인부들 양측 끝단을 서로 접속시키는 한 쌍의 끝단부가 정의된 루프형 스페이서를 형성하는 단계;
상기 루프형 스페이서를 커버링하는 컷팅배리어물질을 형성하는 단계;
상기 루프형 스페이서의 끝단부들을 노출시키는 컷팅배리어를 형성하기 위해, 상기 컷팅배리어물질을 블랭킷 식각하는 단계;
한 쌍의 리니어 스페이서를 형성하기 위해, 상기 컷팅배리어를 식각장벽으로 하여 상기 루프형 스페이서의 끝단부들을 커팅하는 단계; 및
패턴을 형성하기 위해, 상기 리니어 스페이서를 식각마스크로 하여 상기 식각대상층을 식각하는 단계
를 포함하는 반도체장치의 패턴 형성 방법.
Preparing an etch target layer;
Forming a loop-shaped spacer on the etch target layer, the loop-shaped spacer defining a pair of line portions and a pair of end portions connecting the both ends of the line portions to each other;
Forming a cutting barrier material covering the looped spacer;
Blanketing the cutting barrier material to form a cutting barrier exposing the ends of the looped spacer;
Cutting the ends of the looped spacer with the cutting barrier as an etch barrier to form a pair of linear spacers; And
Etching the etching target layer using the linear spacer as an etching mask to form a pattern
And patterning the semiconductor substrate.
제1항에 있어서,
상기 컷팅배리어물질을 형성하는 단계에서,
상기 컷팅배리어물질은, 상기 루프형 스페이서의 끝단부들 측벽에 형성되는 제1두께 및 상기 루프형 스페이서의 라인부 상면에 형성되는 제2두께를 갖고 형성되며, 상기 제1두께는 상기 제2두께보다 얇게 형성되는 반도체장치의 패턴 형성 방법.
The method according to claim 1,
In the step of forming the cutting barrier material,
Wherein the cutting barrier material is formed with a first thickness formed on a sidewall of the end portions of the looped spacer and a second thickness formed on an upper surface of the line portion of the looped spacer, A method of forming a pattern of a semiconductor device thinly formed.
제1항에 있어서,
상기 컷팅배리어물질을 형성하는 단계에서,
상기 컷팅배리어물질은 상기 루프형 스페이서에 대해 식각선택비를 갖는 물질을 포함하는 반도체장치의 패턴 형성 방법.
The method according to claim 1,
In the step of forming the cutting barrier material,
Wherein the cutting barrier material comprises a material having an etch selectivity to the looped spacer.
제1항에 있어서,
상기 루프형 스페이서는 실리콘산화물을 포함하고, 상기 컷팅배리어물질은 비정질카본을 포함하는 반도체장치의 패턴 형성 방법.
The method according to claim 1,
Wherein the looped spacer comprises silicon oxide and the cutting barrier material comprises amorphous carbon.
제1항에 있어서,
상기 컷팅배리어를 형성하는 단계에서,
상기 블랭킷 식각은 상기 컷팅배리어물질의 에치백 공정에 의해 수행되는 반도체장치의 패턴 형성 방법.
The method according to claim 1,
In the step of forming the cutting barrier,
Wherein the blanket etching is performed by an etch-back process of the cutting barrier material.
제1항에 있어서,
상기 루프형 스페이서를 형성하는 단계는,
상기 식각대상층 상에 복수의 희생패턴을 형성하는 단계; 및
상기 희생패턴의 양측벽에 상기 루프형 스페이서를 형성하는 단계
를 포함하는 반도체장치의 패턴 형성 방법.
The method according to claim 1,
Wherein forming the looped spacer comprises:
Forming a plurality of sacrificial patterns on the etch target layer; And
Forming the looped spacers on both side walls of the sacrificial pattern
And patterning the semiconductor substrate.
제6항에 있어서,
상기 희생패턴 및 컷팅배리어는 상기 컷팅 단계 이후에 인시튜로 제거되는 반도체장치의 패턴 형성 방법.
The method according to claim 6,
Wherein the sacrificial pattern and the cutting barrier are removed in situ after the cutting step.
제1항에 있어서,
상기 루프형 스페이서를 형성하는 단계는,
상기 식각대상층 상에 몰드오프닝을 포함하는 몰드패턴을 형성하는 단계;
상기 몰드오프닝의 측벽에 상기 루프형 스페이서를 형성하는 단계;
상기 루프형 스페이서의 내부 공간을 채우는 희생패턴을 형성하는 단계; 및
상기 몰드패턴을 제거하는 단계
를 포함하는 반도체장치의 패턴 형성 방법.
The method according to claim 1,
Wherein forming the looped spacer comprises:
Forming a mold pattern including a mold opening on the etch target layer;
Forming the looped spacer on a sidewall of the mold opening;
Forming a sacrificial pattern filling the inner space of the looped spacer; And
Removing the mold pattern
And patterning the semiconductor substrate.
제8항에 있어서,
상기 희생패턴 및 컷팅배리어는 상기 컷팅 단계 이후에 인시튜로 제거되는 반도체장치의 패턴 형성 방법.
9. The method of claim 8,
Wherein the sacrificial pattern and the cutting barrier are removed in situ after the cutting step.
제1항에 있어서,
상기 식각대상층을 준비하는 단계는,
도전층 및 하드마스크층을 순차적으로 적층하는 단계를 포함하는 반도체장치의 패턴 형성 방법.
The method according to claim 1,
The step of preparing the etch target layer comprises:
A conductive layer, and a hard mask layer in this order.
제10항에 있어서,
상기 리니어 스페이서를 식각마스크로 하여 상기 식각대상층을 식각하는 단계에서,
하드마스크패턴을 형성하기 위해, 상기 리니어 스페이서를 식각마스크로 하여 상기 하드마스크층을 식각하는 단계; 및
상기 하드마스크패턴을 식각마스크로 하여 상기 도전층을 식각하는 단계
를 포함하는 반도체장치의 패턴 형성 방법.
11. The method of claim 10,
In the step of etching the etching target layer using the linear spacer as an etching mask,
Etching the hard mask layer with the linear spacers as an etch mask to form a hard mask pattern; And
Etching the conductive layer using the hard mask pattern as an etching mask
And patterning the semiconductor substrate.
제1항에 있어서,
상기 식각대상층을 준비하는 단계는,
반도체기판에 복수의 활성영역을 정의하는 소자분리층을 형성하는 단계; 및
상기 소자분리층 및 활성영역이 형성된 반도체기판 상에 하드마스크층을 형성하는 단계
를 포함하는 반도체장치의 패턴 형성 방법.
The method according to claim 1,
The step of preparing the etch target layer comprises:
Forming an element isolation layer defining a plurality of active regions on a semiconductor substrate; And
Forming a hard mask layer on the semiconductor substrate on which the device isolation layer and the active region are formed
And patterning the semiconductor substrate.
제12항에 있어서,
상기 리니어 스페이서를 식각마스크로 하여 상기 식각대상층을 식각하는 단계에서,
하드마스크패턴을 형성하기 위해, 상기 리니어 스페이서를 식각마스크로 하여 상기 하드마스크층을 식각하는 단계; 및
게이트트렌치를 형성하기 위해, 상기 하드마스크패턴을 식각마스크로 하여 상기 복수의 활성영역 및 소자분리층을 횡단하도록 상기 반도체기판을 식각하는 단계
를 포함하는 반도체장치의 패턴 형성 방법.
13. The method of claim 12,
In the step of etching the etching target layer using the linear spacer as an etching mask,
Etching the hard mask layer with the linear spacers as an etch mask to form a hard mask pattern; And
Etching the semiconductor substrate to traverse the plurality of active regions and device isolation layers using the hard mask pattern as an etch mask to form a gate trench,
And patterning the semiconductor substrate.
제13항에 있어서,
상기 반도체기판을 식각하는 단계 이후에,
상기 게이트트렌치의 표면 상에 게이트절연층을 형성하는 단계; 및
상기 게이트절연층 상에 상기 게이트트렌치를 채우는 워드라인을 형성하는 단계
를 더 포함하는 반도체장치의 패턴 형성 방법.
14. The method of claim 13,
After the step of etching the semiconductor substrate,
Forming a gate insulating layer on a surface of the gate trench; And
Forming a word line on the gate insulating layer to fill the gate trench;
And forming a pattern on the semiconductor substrate.
제1항에 있어서,
상기 식각대상층을 준비하는 단계는,
반도체기판에 복수의 활성영역을 정의하는 소자분리층을 형성하는 단계;
상기 소자분리층 및 활성영역이 형성된 반도체기판 상부에 도전층 및 캡핑층을 순차적으로 적층하는 단계; 및
상기 캡핑층 상에 하드마스크층을 형성하는 단계
를 포함하는 반도체장치의 패턴 형성 방법.
The method according to claim 1,
The step of preparing the etch target layer comprises:
Forming an element isolation layer defining a plurality of active regions on a semiconductor substrate;
Sequentially stacking a conductive layer and a capping layer on the semiconductor substrate on which the device isolation layer and the active region are formed; And
Forming a hard mask layer on the capping layer
And patterning the semiconductor substrate.
제15항에 있어서,
상기 리니어 스페이서를 식각마스크로 하여 상기 식각대상층을 식각하는 단계에서,
하드마스크패턴을 형성하기 위해, 상기 리니어 스페이서를 식각마스크로 하여 상기 하드마스크층을 식각하는 단계; 및
비트라인구조물을 형성하기 위해, 상기 하드마스크패턴을 식각마스크로 하여 상기 캡핑층 및 도전층을 순차적으로 식각하는 단계
를 포함하는 반도체장치의 패턴 형성 방법.
16. The method of claim 15,
In the step of etching the etching target layer using the linear spacer as an etching mask,
Etching the hard mask layer with the linear spacers as an etch mask to form a hard mask pattern; And
Sequentially etching the capping layer and the conductive layer using the hard mask pattern as an etch mask to form a bit line structure
And patterning the semiconductor substrate.
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