KR20180101204A - Technique to tune sidewall passivation deposition conformality for high aspect ratio cylinder etch - Google Patents

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Abstract

Provided are methods, apparatuses, and systems for forming a recessed feature in a dielectric material on a semiconductor substrate. Separate etching and deposition operations are employed in a cyclic manner. Each etching operation includes partial etching of the feature. Each deposition operation includes forming a protective film on sidewalls of the feature to prevent lateral etching of the dielectric material during the etching operations. The protective film may be deposited by different deposition operations under different conditions (for example, pressure, reactant delivery duration, plasma exposure duration, RF power, and/or RF duty cycle). Such conditions affect a degree of conformality in formation of the protective film. In various embodiments, one or more protective films may be sub-conformal. In above or other embodiments, one or more of other protective films may be conformal.

Description

고종횡비 실린더 에칭을 위해 측벽 패시베이션 증착 컨포멀성을 튜닝하는 기법{TECHNIQUE TO TUNE SIDEWALL PASSIVATION DEPOSITION CONFORMALITY FOR HIGH ASPECT RATIO CYLINDER ETCH}TECHNICAL FIELD [0001] The present invention relates to a technique for tuning a side wall passivation deposition conformal for high aspect ratio cylinder etching. ≪ Desc / Clms Page number 1 > TECHNICAL FIELD [0001]

반도체 디바이스들의 제조 동안 자주 채용되는 일 프로세스는 유전체 재료 내 에칭된 실린더의 형성이다. 이러한 프로세스가 발생할 수도 있는 예시적인 정황들은 이로 제한되는 것은 아니지만, DRAM 및 3D NAND 구조체들과 같은 메모리 애플리케이션들을 포함한다. 반도체 산업이 진보되고 디바이스 치수들이 보다 작아짐에 따라, 이러한 실린더들, 특히 좁은 폭들 및/또는 깊은 깊이들을 갖는 고 종횡비 실린더들에 대해 균일한 방식으로 에칭하기 점점 더 어려워진다.One process that is frequently employed during fabrication of semiconductor devices is the formation of etched cylinders in dielectric materials. Exemplary contexts in which such a process may occur include memory applications such as, but not limited to, DRAM and 3D NAND structures. As the semiconductor industry progresses and device dimensions become smaller, it becomes increasingly difficult to etch these cylinders in a uniform manner, especially for high aspect ratio cylinders with narrow widths and / or deep depths.

본 명세서의 특정한 실시예들은 반도체 기판 상에 유전체 재료의 에칭된 피처를 형성하는 방법들 및 장치에 관한 것이다. 개시된 실시예들은 에칭된 피처의 측벽들 상에 보호용 막을 증착하여, 에칭이 고 종횡비들로 발생하게 하는 특정한 기법들을 활용할 수도 있다. 에칭 및 증착 프로세스들은 피처가 완전히 에칭될 때까지 사이클링될 수 있다. 다양한 실시예들에서, 증착 프로세스들은 앞서 수행된 증착들 및 나중에 수행된 증착들이 상이한 증착 조건들 하에서 발생하도록 튜닝될 수도 있다. 이러한 방식으로, 부분적으로 에칭된 피처의 측벽들 상에 증착된 보호용 막은 피처가 더 에칭되는 것이 목표됨에 따라 튜닝될 수 있다. 일 예에서, 보호용 막의 컨포멀도 (conformality) 는 상이한 반복들로 증착된 보호용 막들이 상이한 레벨들의 컨포멀도를 갖도록 튜닝될 수도 있다. 이러한 컨포멀도의 차이는 보호용 막으로 하여금 가장 유리한, 예를 들어 보우 (bow) 가 형성되는 (또는 다른 것들이 형성될 것 같은) 영역들에만 증착되게 한다.Certain embodiments herein relate to methods and apparatus for forming an etched feature of a dielectric material on a semiconductor substrate. The disclosed embodiments may utilize particular techniques for depositing a protective film on the sidewalls of the etched feature to cause etching to occur at high aspect ratios. The etching and deposition processes can be cycled until the feature is completely etched. In various embodiments, the deposition processes may be tuned such that the deposition performed previously and the deposition performed later take place under different deposition conditions. In this manner, the protective film deposited on the sidewalls of the partially etched feature can be tuned as desired to further etch the feature. In one example, the conformality of the protective film may be tuned such that the protective films deposited with the different repetitions have different levels of conformality. This difference in conformality allows the protective film to be deposited only in the regions that are most advantageous, for example, where the bow is formed (or others are likely to be formed).

개시된 실시예들의 일 양태에서, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법이 제공되고, 방법은 (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 제 1 플라즈마에 노출하고, 그리고 기판 내에서 피처를 부분적으로 에칭하는 단계; (b) 단계 (a) 후에, 피처의 측벽들 상에 보호용 막을 증착하는 단계로서, 보호용 막은 : (i) 기판을 제 1 증착 반응물질에 노출하고 제 1 증착 반응물질로 하여금 피처의 측벽들 상에 흡착하게 하는 단계; (ii) 단계 (i) 후에, 제 2 증착 반응물질을 포함하는 제 2 플라즈마에 기판을 노출하는 단계로서, 기판을 제 2 플라즈마에 노출하는 것은 제 1 증착 반응물질과 제 2 증착 반응물질 간의 표면 반응을 구동하여 피처의 측벽들 상에 보호용 막을 형성하는, 제 2 플라즈마에 기판을 노출하는 단계를 포함하는 플라즈마 보조된 ALD 반응을 통해 증착되는, 측벽들 상에 보호용 막을 증착하는 단계; 및 (c) 피처가 최종 깊이까지 에칭될 때까지, 단계 (a) 내지 단계 (b) 를 반복하는 단계로서, 단계 (b) 에서 증착된 보호용 막은 단계 (a) 동안 피처의 측방향 에칭을 실질적으로 방지하고, 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖는, 단계 (a) 내지 단계 (b) 를 반복하는 단계를 포함한다.In one aspect of the disclosed embodiments, there is provided a method of forming an etched feature in a substrate comprising a dielectric material, the method comprising: (a) generating a first plasma comprising an etch reactant; Exposing, and partially etching the features in the substrate; (b) depositing a protective film on the sidewalls of the feature after step (a), the protective film comprising: (i) exposing the substrate to a first deposition reactant and causing the first deposition reactant to contact the sidewalls of the feature ; (ii) exposing the substrate to a second plasma comprising a second deposition reactant after step (i), wherein exposing the substrate to the second plasma comprises exposing the surface between the first deposition reactant and the second deposition reactant Depositing a protective film on the sidewalls, wherein the protective film is deposited through a plasma assisted ALD reaction comprising driving the reaction to form a protective film on the sidewalls of the feature, exposing the substrate to a second plasma; And (c) repeating steps (a) through (b) until the feature is etched to a final depth, wherein the protective film deposited in step (b) And repeating steps (a) through (b), wherein the features have an aspect ratio of at least about 5 at the final depth.

개시된 실시예들의 또 다른 양태에서, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치가 제공되고, 장치는 하나 이상의 반응 챔버들로서, 적어도 하나의 반응 챔버가 에칭을 수행하도록 설계되거나 구성되고, 그리고 적어도 하나의 반응 챔버는 증착을 수행하도록 설계되거나 구성되고, 반응 챔버 각각은, 반응 챔버로 프로세스 가스들을 도입하기 위한 유입부, 반응 챔버로부터 재료를 제거하기 위한 유출부, 및 플라즈마 소스를 포함하는, 하나 이상의 반응 챔버들, 및 제어기로서, (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 제 1 플라즈마에 노출하고, 그리고 기판 내에서 피처를 부분적으로 에칭하기 위한 인스트럭션들, 인스트럭션 (a) 는 에칭을 수행하도록 설계되거나 구성된 반응 챔버 내에서 수행되고; (b) 인스트럭션 (a) 후에, 피처의 측벽들 상에 보호용 막을 증착하기 위한 인스트럭션으로서, 보호용 막은 : (i) 기판을 제 1 증착 반응물질에 노출하고 제 1 증착 반응물질로 하여금 피처의 측벽들 상에 흡착하게 하는 단계; (ii) 단계 (i) 후에, 제 2 증착 반응물질을 포함하는 제 2 플라즈마에 기판을 노출하는 단계로서, 기판을 제 2 플라즈마에 노출하는 것은 제 1 증착 반응물질과 제 2 증착 반응물질 간의 표면 반응을 구동하여 피처의 측벽들 상에 보호용 막을 형성하는, 제 2 플라즈마에 기판을 노출하는 단계를 포함하는 플라즈마 보조된 ALD 반응을 통해 증착되는, 측벽들 상에 보호용 막을 증착하기 위한 인스트럭션, 인스트럭션 (b) 는 증착을 수행하도록 설계되거나 구성된 반응 챔버 내에서 수행되고; 및 (c) 피처가 최종 깊이까지 에칭될 때까지, 인스트럭션 (a) 내지 인스트럭션 (b) 를 반복하는 단계로서, 인스트럭션 (b) 에서 증착된 보호용 막은 인스트럭션 (a) 동안 피처의 측방향 에칭을 실질적으로 방지하고, 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖는, 인스트럭션 (a) 내지 인스트럭션 (b) 를 반복하는 인스트럭션을 갖는, 제어기를 포함한다.In another aspect of the disclosed embodiments, there is provided an apparatus for forming an etched feature in a substrate comprising a dielectric material, the apparatus comprising one or more reaction chambers, wherein at least one reaction chamber is designed or configured to perform etching, And at least one reaction chamber is designed or configured to perform the deposition, each of the reaction chambers including an inlet for introducing process gases into the reaction chamber, an outlet for removing material from the reaction chamber, and a plasma source (A) instructions for generating a first plasma comprising an etch reactant, exposing the substrate to a first plasma, and partially etching the features in the substrate, The instruction (a) is performed in a reaction chamber designed or configured to perform etching; (b) after the instruction (a), instructions for depositing a protective film on the sidewalls of the feature, the protective film comprising: (i) exposing the substrate to a first deposition reactant and causing the first deposition reactant to contact the sidewalls Adsorption on the surface of the substrate; (ii) exposing the substrate to a second plasma comprising a second deposition reactant after step (i), wherein exposing the substrate to the second plasma includes exposing the surface between the first deposition reactant and the second deposition reactant Instructions for depositing a protective film on the sidewalls, which are deposited through a plasma-assisted ALD reaction comprising driving the reaction to form a protective film on the sidewalls of the feature, exposing the substrate to a second plasma, b) is carried out in a reaction chamber designed or configured to perform the deposition; And (c) repeating the instruction (a) to the instruction (b) until the feature is etched to a final depth, wherein the protective film deposited in the instruction (b) , And wherein the feature has an instruction to repeat the instructions (a) through (b) with an aspect ratio of at least about 5 at the final depth.

개시된 실시예의 또 다른 양태에서, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법이 제공되고, 방법은 (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 제 1 플라즈마에 노출하고, 그리고 기판 내에서 피처를 부분적으로 에칭하는 단계; (b) 단계 (a) 후에, 피처의 측벽들 상에 보호용 막을 증착하는 단계; 및 (c) 피처가 최종 깊이까지 에칭될 때까지, 단계 (a) 내지 단계 (b) 를 반복하는 단계로서, 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖고, 그리고 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막보다 컨포멀한, 단계 (a) 내지 단계 (b) 를 반복하는 단계를 포함한다.In another aspect of the disclosed embodiments, there is provided a method of forming an etched feature in a substrate comprising a dielectric material, the method comprising: (a) generating a first plasma comprising an etch reactant; Exposing, and partially etching the features in the substrate; (b) after step (a), depositing a protective film on the sidewalls of the feature; And (c) repeating steps (a) through (b) until the feature is etched to a final depth, the feature having an aspect ratio of at least about 5 at a final depth, Comprises repeating steps (a) through (b) which are more conformal than the protective film deposited in the second iteration of step (b).

일부 실시예들에서, 단계 (b) 의 제 1 반복은 단계 (b) 의 제 2 반복 전에 수행될 수도 있다. 다른 실시예들에서, 단계 (b) 의 제 1 반복은 단계 (b) 의 제 2 반복 후에 수행될 수도 있다. 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 컨포멀할 수도 있고, 그리고 단계 (b) 의 제 2 반복에서 증착된 보호용 막은 반-컨포멀 (sub-conformal) 할 수도 있다. 일부 이러한 경우들에서, 단계 (b) 의 제 2 반복에서 증착된 보호용 막은 부분적으로 에칭된 피처의 하단으로 연장하지 않을 수도 있다.In some embodiments, the first iteration of step (b) may be performed before the second iteration of step (b). In other embodiments, the first iteration of step (b) may be performed after the second iteration of step (b). The protective film deposited in the first iteration of step (b) may be conformal, and the protective film deposited in the second iteration of step (b) may be sub-conformal. In some such cases, the protective film deposited in the second iteration of step (b) may not extend to the bottom of the partially etched feature.

다양한 실시예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 상이한 조건들 하에서 증착될 수도 있다. 일 예에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 높은 압력에서 증착될 수도 있다. 이들 또는 다른 예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 낮은 반응물질 전달 레이트로 증착될 수도 있다. 이들 또는 다른 예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 짧은 반응물질 전달 지속기간에 증착될 수도 있다. 이들 또는 다른 예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 짧은 플라즈마 노출 지속기간에 증착될 수도 있다. 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 높은 RF 전력으로 증착될 수도 있다. 이들 또는 다른 예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 단계 (b) 의 제 2 반복에서 증착된 보호용 막과 비교하여 보다 높은 RF 듀티 사이클로 증착될 수도 있다. 다양한 실시예들에서, 단계 (b) 의 제 1 반복에서 증착된 보호용 막은 제 1 세트의 증착 조건들을 사용하여 증착될 수도 있고, 단계 (b) 의 제 2 반복에서 증착된 보호용 막은 제 2 세트의 증착 조건들을 사용하여 증착될 수도 있고, 제 1 세트의 증착 조건들 및 제 2 세트의 증착 조건들은: 압력, 반응물질 전달 레이트, 반응물질 전달 지속기간, 플라즈마 노출 지속기간, RF 전력, 및 RF 듀티 사이클로 구성된 그룹으로부터 선택된 적어도 2 개의 파라미터들에 대해 상이할 수도 있다. 일부 이러한 실시예들에서, 제 1 세트의 증착 조건들은 보다 낮은 반응물질 전달 레이트 및 (i) 보다 짧은 반응물질 전달 지속기간, 및/또는 (ii) 보다 짧은 플라즈마 노출 지속기간을 가질 수도 있다.In various embodiments, the protective film deposited in the first iteration of step (b) may be deposited under different conditions compared to the protective film deposited in the second iteration of step (b). In one example, the protective film deposited in the first iteration of step (b) may be deposited at a higher pressure compared to the protective film deposited in the second iteration of step (b). In these or other examples, the protective film deposited in the first iteration of step (b) may be deposited at a lower reactant transfer rate compared to the protective film deposited in the second iteration of step (b). In these or other examples, the protective film deposited in the first iteration of step (b) may be deposited in a shorter reaction mass transfer duration compared to the protective film deposited in the second iteration of step (b). In these or other examples, the protective film deposited in the first iteration of step (b) may be deposited in a shorter plasma exposure duration compared to the protective film deposited in the second iteration of step (b). The protective film deposited in the first iteration of step (b) may be deposited with higher RF power compared to the protective film deposited in the second iteration of step (b). In these or other examples, the protective film deposited in the first iteration of step (b) may be deposited with a higher RF duty cycle compared to the protective film deposited in the second iteration of step (b). In various embodiments, the protective film deposited in the first iteration of step (b) may be deposited using a first set of deposition conditions, and the protective film deposited in the second iteration of step (b) The first set of deposition conditions and the second set of deposition conditions may include: pressure, reactant mass transfer rate, reactant mass transfer duration, plasma exposure duration, RF power, and RF duty Lt; / RTI > may be different for at least two parameters selected from the group consisting of cycles. In some such embodiments, the first set of deposition conditions may have a lower reactant transfer rate and (i) a shorter reactant delivery duration, and / or (ii) a shorter plasma exposure duration.

일부 구현예들에서, 단계 (a) 의 적어도 1 반복은 피처 내 보우 (bow) 의 형성을 발생시킬 수도 있고, 그리고 후속하는 단계 (b) 의 반복은 적어도 보우만큼 깊지만 피처만큼 깊지 않은 보호용 막의 형성을 발생시킬 수도 있다. 보호용 막은 다수의 상이한 기법들을 통해 증착될 수도 있다. 일 예에서, 보호용 막은 열적 ALD (atomic layer deposition) 반응 또는 플라즈마 보조된 ALD 반응을 통해 증착될 수도 있다. 또 다른 예에서, 보호용 막은 분자 층 증착 (molecular layer deposition) 반응을 통해 증착될 수도 있다. 또 다른 예에서, 보호용 막은 셀프-어셈블된 모노레이어 (self-assembled monolayer) 반응을 통해 증착될 수도 있다. 또 다른 예에서, 보호용 막은 열적 CVD (chemical vapor deposition) 반응 또는 PECVD (plasma enhanced chemical vapor deposition) 반응을 통해 증착될 수도 있다.In some embodiments, at least one repetition of step (a) may result in the formation of bow in the feature, and the subsequent repetition of step (b) may be performed at least as deep as the bow but not as deep as the feature Formation. The protective film may be deposited through a number of different techniques. In one example, the protective film may be deposited via a thermal ALD (atomic layer deposition) reaction or a plasma assisted ALD reaction. In another example, the protective film may be deposited via a molecular layer deposition reaction. In another example, the protective film may be deposited via a self-assembled monolayer reaction. In another example, the protective film may be deposited via a thermal CVD (chemical vapor deposition) reaction or a PECVD (plasma enhanced chemical vapor deposition) reaction.

개시된 실시예들의 다른 양태에서, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치가 제공되고, 장치는, 하나 이상의 반응 챔버들로서, 적어도 하나의 반응 챔버가 에칭을 수행하도록 설계되거나 구성되고, 그리고 적어도 하나의 반응 챔버는 증착을 수행하도록 설계되거나 구성되고, 반응 챔버 각각은, 반응 챔버로 프로세스 가스들을 도입하기 위한 유입부, 및 반응 챔버로부터 재료를 제거하기 위한 유출부를 포함하는, 하나 이상의 반응 챔버들, 및 제어기로서, (a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 제 1 플라즈마에 노출하고, 그리고 기판 내에서 피처를 부분적으로 에칭하기 위한 인스트럭션으로서, 인스트럭션 (a) 는 에칭을 수행하도록 설계되거나 구성된 반응 챔버 내에서 수행되는, 인스트럭션; (b) 인스트럭션 (a) 후에, 피처의 측벽들 상에 보호용 막을 증착하기 위한 인스트럭션으로서, 인스트럭션 (b) 는 증착을 수행하도록 설계되거나 구성된 반응 챔버 내에서 수행되는, 인스트럭션; 및 (c) 피처가 최종 깊이까지 에칭될 때까지, 인스트럭션 (a) 내지 인스트럭션 (b) 를 반복하는 단계로서, 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖고, 그리고 인스트럭션 (b) 의 제 1 반복에서 증착된 보호용 막은 인스트럭션 (b) 의 제 2 반복에서 증착된 보호용 막보다 컨포멀한, 인스트럭션 (a) 내지 인스트럭션 (b) 를 반복하기 위한 인스트럭션을 갖는, 제어기를 포함한다.In another aspect of the disclosed embodiments, there is provided an apparatus for forming an etched feature in a substrate comprising a dielectric material, the apparatus comprising: at least one reaction chamber, wherein at least one reaction chamber is designed or configured to perform etching, And wherein at least one of the reaction chambers is designed or configured to perform the deposition and each of the reaction chambers comprises one or more reactions including an inlet for introducing process gases into the reaction chamber and an outlet for removing material from the reaction chamber. (A) instructions for generating a first plasma comprising an etch reactant, exposing the substrate to a first plasma, and partially etching a feature in the substrate, wherein the instructions (a) Is performed in a reaction chamber designed or configured to perform etching; (b) instructions for depositing a protective film on the sidewalls of the feature after instruction (a), the instruction (b) being performed in a reaction chamber designed or configured to perform the deposition; And (c) repeating the instructions (a) through (b) until the feature is etched to a final depth, the feature having an aspect ratio of at least about 5 at a final depth, (A) through (b), which is more conformal than the protective film deposited in the second iteration of instruction (b).

일부 실시예들에서, 인스트럭션 (a) 및 인스트럭션 (b) 모두가 동일한 반응 챔버 내에서 발생하도록, 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 증착을 수행하도록 설계되거나 구성된 반응 챔버와 동일할 수도 있다. 일부 다른 실시예들에서, 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 증착을 수행하도록 설계되거나 구성된 반응 챔버와 상이할 수도 있고, 그리고 제어기는 에칭을 수행하도록 설계되거나 구성된 반응 챔버와 증착을 수행하도록 설계되거나 구성된 반응 챔버 사이에서 기판을 이송하기 위한 인스트럭션들을 더 포함할 수도 있다.In some embodiments, the reaction chamber designed or constructed to perform etching may be the same as the reaction chamber designed or configured to perform the deposition, such that both instruction (a) and instruction (b) occur in the same reaction chamber. In some other embodiments, a reaction chamber designed or configured to perform etching may be different from a reaction chamber designed or configured to perform deposition, and the controller may be designed to perform deposition with a reaction chamber designed or configured to perform etching Or instructions for transferring a substrate between reaction chambers configured or configured.

이들 및 다른 특징들은 첨부된 도면들을 참조하여 이하에 기술될 것이다.These and other features will be described below with reference to the accompanying drawings.

도 1은 측벽들의 오버-에칭으로 인한 바람직하지 않은 보우를 갖는 에칭된 실린더를 예시한다.
도 2는 다양한 개시된 실시예들에 따른 반도체 기판 상에 에칭된 피처를 형성하는 방법의 플로우차트를 제공한다.
도 3a 내지 도 3d는 다양한 실시예들에 따른 실린더들이 순환적으로 에칭되고 보호용 측벽 코팅으로 코팅될 때 반도체 기판의 에칭된 실린더들을 도시한다.
도 3e 내지 도 3i는 실린더들이 순환적으로 에칭되고 보호용 측벽 코팅으로 코팅될 때 반도체 기판의 에칭된 실린더들을 도시하고, 보호용 측벽 코팅은 상이한 증착 반복들에서 상이한 컨포멀도로 증착된다.
도 3j는 반도체 기판의 에칭된 실린더를 도시하고, 실린더는 보우 영역을 포함하고 반-컨포멀한 보호용 막이 피처의 측벽들 상에 형성된다.
도 4a 내지 도 4c는 특정한 실시예들에 따라, 본 명세서에 기술된 에칭 프로세스들을 수행하도록 사용될 수도 있는 반응 챔버를 예시한다.
도 5는 특정한 실시예들에 따라, 본 명세서에 기술된 증착 프로세스들을 수행하도록 사용될 수도 있는 반응 챔버를 도시한다.
도 6은 특정한 구현예들에서, 증착 프로세스들을 수행하도록 사용될 수도 있는 멀티-스테이션 장치를 도시한다.
도 7은 특정한 실시예들에 따른 증착 및 에칭 모두를 실시하도록 사용될 수도 있는 클러스터 툴을 제공한다.
도 8a 내지 도 8c는 컨포멀한 (도 8a), 슈퍼-컨포멀한 (도 8b), 또는 반-컨포멀한 (도 8c) 보호용 측벽 막들로 코팅된 부분적으로 에칭된 피처들을 도시한다.
도 8d 내지 도 8f는 컨포멀한 (도 8d), 슈퍼-컨포멀한 (도 8e), 또는 반-컨포멀한 (도 8f) 보호용 측벽 막들에 대한 에칭 깊이의 함수로서 부분적으로 에칭된 피처들 내에 측벽 당 증착 두께를 도시하는 그래프들이다.
도 9a는 반-컨포멀한 보호용 막의 증착 전 및 증착 후 모두에서 평균 CD 대 에칭 깊이를 도시하는 모델링 결과들을 도시한다.
도 9b는 컨포멀한 보호용 막들에 대한 보호용 막 대 에칭 깊이의 두께를 도시하는 모델링 결과들을 제공한다.Figure 1 illustrates an etched cylinder with an undesirable bow due to over-etching of the sidewalls.
Figure 2 provides a flowchart of a method of forming an etched feature on a semiconductor substrate in accordance with various disclosed embodiments.
Figures 3A-3D illustrate etched cylinders of a semiconductor substrate when the cylinders according to various embodiments are circularly etched and coated with a protective sidewall coating.
Figures 3e-3i illustrate the etched cylinders of the semiconductor substrate when the cylinders are circularly etched and coated with a protective sidewall coating, and the protective sidewall coating is deposited with different conformations in different deposition repetitions.
3J shows an etched cylinder of a semiconductor substrate, wherein the cylinder comprises a bow region and a semi-conformal protective film is formed on the sidewalls of the feature.
Figures 4A-4C illustrate reaction chambers that may be used to perform the etching processes described herein, in accordance with certain embodiments.
Figure 5 illustrates a reaction chamber that may be used to perform the deposition processes described herein, in accordance with certain embodiments.
Figure 6 shows, in certain embodiments, a multi-station device that may be used to perform deposition processes.
Figure 7 provides a cluster tool that may be used to perform both deposition and etching in accordance with certain embodiments.
Figures 8A-8C illustrate partially etched features coated with conformal (Figure 8A), super-conformal (Figure 8B), or semi-conformal (Figure 8C) protective side wall films.
Figures 8d-8f illustrate partially etched features as a function of etch depth for conformal (Figure 8d), super-conformal (Figure 8e), or semi-conformal (Figure 8f) Lt; RTI ID = 0.0 > sidewalls. ≪ / RTI >
Figure 9A shows modeling results showing the average CD versus etch depths both before and after deposition of a semi-conformal protective film.
Figure 9b provides modeling results showing the thickness of the protective film versus etch depth for the conformal protective films.

본 출원에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판" 및 "부분적으로 제조된 집적 회로"는 상호교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위의 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업에서 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 설명은 본 발명이 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 본 발명은 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 부가하여, 본 발명의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다.In this application, the terms "semiconductor wafer", "wafer", "substrate", "wafer substrate" and "partially fabricated integrated circuit" are used interchangeably. Those skilled in the art will appreciate that the term "partially fabricated integrated circuit" may refer to a silicon wafer during any of the many steps in the manufacture of integrated circuits thereon. The wafer or substrate used in the semiconductor device industry typically has a diameter of 200 mm, or 300 mm, or 450 mm. The following detailed description assumes that the present invention is implemented on a wafer. However, the present invention is not so limited. The workpiece may be of various shapes, sizes, and materials. In addition to semiconductor wafers, other workpieces that may take advantage of the present invention may include various articles such as printed circuit boards, magnetic recording media, magnetic recording sensors, mirrors, optical elements, micro-mechanical devices, .

이하의 기술에서, 다수의 구체적인 상세들이 제시된 실시예들의 전체적인 이해를 제공하도록 언급된다. 개시된 실시예들은 이들 구체적인 상세들 중 일부 또는 전부 없이도 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 구체적인 실시예들에 관하여 기술되지만, 이는 개시된 실시예들을 제한하는 것으로 의도되지 않는다는 것이 이해될 것이다.In the following description, numerous specific details are set forth in order to provide a thorough understanding of the disclosed embodiments. The disclosed embodiments may be practiced without some or all of these specific details. In other instances, well-known process operations have not been described in detail so as not to unnecessarily obscure the disclosed embodiments. While the disclosed embodiments are described with reference to specific embodiments, it will be understood that they are not intended to limit the disclosed embodiments.

I. 유전체 재료의 고 종횡비 피처들을 에칭하기 위한 기술 I. Techniques for etching high aspect ratio features of dielectric materials

특정한 반도체 디바이스들의 제조는 유전체 재료 또는 재료들 내로 피처들을 에칭하는 것을 수반한다. 유전체 재료는 재료의 단층 또는 재료들의 스택으로 제공될 수도 있다. 일부 경우들에서 스택은 유전체 재료 (예를 들어, 실리콘 나이트라이드 및 실리콘 옥사이드) 의 교번하는 층들을 포함한다. 일 예시적인 에칭된 피처는 고 종횡비를 가질 수도 있는 실린더이다. 이러한 피처들의 종횡비가 계속해서 상승함에 따라, 유전체 재료들 내로 피처들을 에칭하는 것이 점점 더 어려워진다. 고 종횡비 피처들의 에칭 동안 발생하는 일 문제는 불균일한 에칭 프로파일이다. 즉, 피처들은 곧장 하향 방향으로 에칭되지 않는다. 대신, 에칭된 피처의 중간 부분이 피처의 상단 및/또는 하단 부분보다 넓도록 (즉, 더 에칭되도록) 피처들의 측벽들은 종종 보우된다. 이러한 피처들의 중간 부분 근방의 오버-에칭은 남아 있는 재료의 절충된 구조적 및/또는 전자적 무결성을 발생시킬 수 있다. 외향으로 보우하는 피처의 부분은 총 피처 깊이의 상대적으로 작은 부분, 또는 상대적으로 보다 큰 부분을 점유할 수도 있다. 외향으로 보우하는 피처의 부분은 피처의 CD (critical dimension) 가 최대인 위치이다. CD는 미리 결정된 스팟에서 피처의 직경에 대응한다. 일반적으로 피처의 다른 곳, 예를 들어 피처의 하단 또는 하단 근방의 CD와 거의 동일한 피처의 최대 CD가 바람직하다.The manufacture of specific semiconductor devices involves etching the features into a dielectric material or materials. The dielectric material may be provided as a single layer of material or as a stack of materials. In some cases, the stack includes alternating layers of dielectric material (e.g., silicon nitride and silicon oxide). One exemplary etched feature is a cylinder that may have a high aspect ratio. As the aspect ratio of these features continues to increase, it becomes increasingly difficult to etch features into dielectric materials. One problem that arises during etching of high aspect ratio features is a non-uniform etch profile. That is, the features are not directly etched in a downward direction. Instead, the sidewalls of the features are often bowed such that the middle portion of the etched features is wider (i.e., more etched) than the top and / or bottom portions of the features. Over-etching near the middle portion of these features can result in compromised structural and / or electronic integrity of the remaining material. The portion of the feature that bows outward may occupy a relatively small portion of the total feature depth, or a relatively larger portion. The portion of the feature that bows outward is the position where the critical dimension (CD) of the feature is maximum. The CD corresponds to the diameter of the feature at a predetermined spot. Generally, a maximum CD of features substantially similar to those of the other portions of the feature, e. G., Near the bottom or bottom of the feature, is preferred.

동작의 메커니즘 또는 어떠한 이론에도 얽매이지 않고, 실린더의 측벽들의 부분들이 에칭으로부터 불충분하게 보호되기 때문에 실린더 또는 다른 피처의 중간 부분에서 오버-에칭이 적어도 부분적으로 발생한다고 여겨진다. 관례적인 에칭 화학물질은 유전체 재료 내 실린더들을 형성하도록 플루오로카본 에천트들을 활용한다. 플루오로카본 에천트들은 예를 들어, CF, CF2, 및 CF3를 포함하는 다양한 플루오로카본 단편들 (fragments) 의 형성을 발생시키는 플라즈마 노출에 의해 여기된다. 반응성 플루오로카본 단편들은 이온들의 보조로 피처 (예를 들어, 실린더) 의 하단부에서 유전체 재료로부터 에칭된다. 다른 플루오로카본 단편들은 에칭될 실린더의 측벽들 상에 증착되어, 보호용 폴리머 측벽 코팅을 형성한다. 이 보호용 측벽 코팅은 피처의 측벽들과 반대로 피처의 하단부에서 우선적인 에칭을 촉진한다. 이 측벽 보호 없이, 피처는 측벽 보호가 부적절한 보다 넓은 에칭/실린더 폭을 갖는, 불균일한 프로파일을 가정하여 시작된다.It is believed that over-etching occurs at least partially in the middle portion of the cylinder or other features, because the portions of the sidewalls of the cylinder are insufficiently protected from etching, without being bound by any mechanism or theory of operation. Conventional etch chemistry utilizes fluorocarbon etchants to form the cylinders in the dielectric material. Fluorocarbon etaners are excited by plasma exposure which results in the formation of various fluorocarbon fragments including, for example, CF 3 , CF 2 , and CF 3 . The reactive fluorocarbon fragments are etched from the dielectric material at the lower end of the feature (e. G., Cylinder) with the help of ions. Other fluorocarbon fragments are deposited on the sidewalls of the cylinder to be etched to form a protective polymer sidewall coating. This protective sidewall coating promotes preferential etching at the bottom of the feature as opposed to the sidewalls of the feature. Without this sidewall protection, the feature is initiated assuming a non-uniform profile with a wider etch / cylinder width that improves sidewall protection.

측벽 보호는 고 종횡비 피처들에서 달성하기 특히 어렵다. 이러한 어려움의 일 이유는 기존의 플루오로카본계 프로세스들이 측방향으로 오버-에칭되는 실린더 내 위치들에서 보호용 폴리머 측벽 코팅을 형성하지 못하기 때문이다. 도 1은 패터닝된 마스크 층 (106) 으로 코팅된 유전체 재료 (103) 내에 에칭되는 실린더 (102) 의 도면을 제공한다. 이하의 논의는 때때로 실린더들을 참조하는 한편, 직사각형들 및 다른 다각형들과 같은 다른 피처 형상들에 개념들을 적용한다. 보호용 폴리머 측벽 코팅 (104) 은 실린더 (102) 의 상단 부분 근방에 집중된다. CxFy 화학물질이 수직으로 실린더를 에칭하기 위한 에칭 반응물질(들) 뿐만 아니라 보호용 폴리머 측벽 코팅 (104) 을 형성하는 반응물질(들)을 제공한다. 보호용 폴리머 측벽 코팅 (104) 이 실린더 내로 충분히 깊게 연장하지 않기 때문에 (즉, 측벽 상에서 증착이 불충분함), 실린더 (102) 의 중간 부분은 실린더 (102) 의 상단 부분 및 하단 부분보다 넓어진다. 보다 넓은 실린더 (102) 의 중간 부분은 보우 (105) 로서 지칭된다. 보우는 보우 영역 (상대적으로 보다 넓은 영역) 에서 피처의 CD와 보우 영역 아래 (예를 들어, 피처의 하단 영역) 피처의 CD 사이의 비교의 관점에서 숫자적으로 기술될 수 있다. 보우는 거리의 관점 (예를 들어, 피처의 가장 넓은 부분의 CD - 보우 아래 피처의 가장 좁은 부분에서 CD) 또는 비/백분율 (피처의 가장 넓은 부분의 CD/보우 아래 피처의 가장 좁은 부분에서 CD) 의 관점에서 숫자적으로 보고될 수도 있다. 이 보우 (105), 및 관련된 불균일 에칭 프로파일은 바람직하지 않다. 이 타입의 에칭 프로세스에 고 이온 에너지들이 종종 사용되기 때문에, 고 종횡비들의 실린더들을 에칭할 때 보우들이 종종 생성된다. 일부 애플리케이션들에서, 보우들은 약 5만큼 낮은 종횡비에서도 생성된다. 이와 같이, 관례적인 플루오로카본 에칭 화학물질은 통상적으로 유전체 재료들에서 상대적으로 저 종횡비 실린더들을 형성하는 것으로 제한된다. 일부 최신 애플리케이션들은 관례적인 에칭 화학물질을 사용하여 달성될 수 있는 것보다 높은 종횡비를 갖는 실린더들을 필요로 한다.Side wall protection is particularly difficult to achieve in high aspect ratio features. One reason for this difficulty is that conventional fluorocarbon-based processes can not form a protective polymer sidewall coating at in-cylinder locations where they are over-etched laterally. FIG. 1 provides a view of a cylinder 102 that is etched into a dielectric material 103 coated with a patterned mask layer 106. The following discussion refers to cylinders from time to time while applying concepts to other feature shapes such as rectangles and other polygons. The protective polymer side wall coating 104 is concentrated near the top portion of the cylinder 102. (S) that form the protective polymer sidewall coating 104 as well as the etching reactant (s) for the C x F y chemistry to vertically etch the cylinder. The middle portion of the cylinder 102 is wider than the upper and lower portions of the cylinder 102 because the protective polymer side wall coating 104 does not extend sufficiently deep into the cylinder (i.e., deposition on the sidewalls is insufficient). The middle portion of the wider cylinder 102 is referred to as the bow 105. The bow may be described numerically in terms of a comparison between the CD of the feature and the CD of the feature beneath the bow region (e.g., the bottom region of the feature) in the bow region (a relatively larger region). The bow may be a CD (or a CD) in the view of distance (e.g., CD at the widest portion of the feature at the narrowest portion of the CD-bow) or ratio / percentage May be reported numerically from the perspective of. This bow 105, and associated non-uniform etch profile, is undesirable. Since high ion energies are often used in this type of etching process, bowls are often created when etching cylinders of high aspect ratios. In some applications, bowls are created at an aspect ratio as low as about 5. As such, conventional fluorocarbon etch chemistries are typically limited to forming relatively low aspect ratio cylinders in dielectric materials. Some modern applications require cylinders with higher aspect ratios than can be achieved using conventional etch chemistries.

II. 정황 및 애플리케이션들 II. The context and applications

본 명세서의 다양한 실시예들에서, 피처들은 표면 상에 유전체 재료를 갖는 기판 (통상적으로 반도체 웨이퍼) 내에 에칭된다. 유전체 재료는 재료들의 스택으로 제공될 수도 있다. 에칭 프로세스들은 일반적으로 플라즈마-기반 에칭 프로세스들이다. 전체 피처 형성 프로세스가 스테이지들: 유전체 재료를 에칭하는 것으로 지향된 일 스테이지 및 유전체 재료를 실질적으로 에칭하지 않고 보호용 측벽 코팅을 형성하는 것으로 지향된 또 다른 스테이지로 발생할 수도 있다. 보호용 측벽 코팅은 측벽들을 패시베이팅하고 피처가 오버-에칭되는 것을 방지한다 (즉, 측벽 코팅은 피처의 측방향 에칭을 방지한다). 이들 2 스테이지들은 피처가 최종 깊이로 에칭될 때까지 반복될 수 있다. 이들 2 스테이지들을 순환함으로써, 피처의 직경은 피처의 전체 깊이에 걸쳐 제어될 수 있어서, 보다 균일한 직경들/개선된 프로파일을 갖는 피처를 형성한다.In various embodiments herein, the features are etched into a substrate (typically a semiconductor wafer) having a dielectric material on the surface. The dielectric material may be provided as a stack of materials. Etch processes are generally plasma-based etch processes. The entire feature formation process may occur in stages: one stage that is directed to etch the dielectric material and another stage that is directed to form the protective sidewall coating without substantially etching the dielectric material. The protective sidewall coating passivates the sidewalls and prevents the features from being over-etched (i.e., the sidewall coating prevents lateral etching of the features). These two stages can be repeated until the feature is etched to the final depth. By circulating these two stages, the diameter of the feature can be controlled over the entire depth of the feature to form features with more uniform diameters / improved profile.

피처는 기판의 표면의 리세스이다. 피처들은 이로 제한되는 것은 아니지만, 실린더들, 직사각형들, 정사각형들, 다른 다각형 리세스들, 트렌치들, 등을 포함하는 상이한 형상들을 가질 수 있다.The feature is a recess on the surface of the substrate. The features may have different shapes including, but not limited to, cylinders, rectangles, squares, other polygonal recesses, trenches, and the like.

종횡비들은 피처의 CD에 대한 피처의 깊이의 비교 (종종 폭/직경) 이다. 예를 들어, 2 ㎛의 깊이 및 50 ㎚의 폭을 갖는 실린더는 40:1의 종횡비를 갖고, 종종 40으로 보다 단순히 언급된다. 피처가 피처의 깊이에 걸쳐 불균일한 CD를 가질 수도 있기 때문에, 종횡비는 측정된 위치에 따라 가변할 수 있다. 예를 들어, 때때로 에칭된 실린더는 상단 부분 및 하단 부분보다 넓은 중간 부분을 가질 수도 있다. 이러한 보다 넓은 중간 섹션은 상기 주지된 바와 같이, 보우로 지칭될 수도 있다. 실린더의 상단 (즉, 넥 (neck)) 에서의 CD에 기초하여 측정된 종횡비는 실린더의 보다 넓은 중간/보우에서의 CD에 기초하여 측정된 종횡비보다 높을 수 있다. 본 명세서에 사용된 바와 같이, 종횡비들은 달리 언급되지 않는 한, 피처의 개구부에 인접한 CD에 기초하여 측정된다.The aspect ratios are a comparison of the depth of the features to the CD of the feature (often width / diameter). For example, a cylinder having a depth of 2 [mu] m and a width of 50 nm has an aspect ratio of 40: 1 and is often referred to more simply as 40. [ Since the features may have non-uniform CD over the depth of the feature, the aspect ratio may vary depending on the measured position. For example, sometimes the etched cylinder may have an intermediate portion that is wider than the top and bottom portions. This wider intermediate section may be referred to as a bow, as noted above. The aspect ratio measured based on the CD at the top (i.e., neck) of the cylinder may be higher than the aspect ratio measured based on the CD at the wider mid / bow of the cylinder. As used herein, aspect ratios are measured based on the CD adjacent to the opening of the feature, unless otherwise stated.

개시된 방법들을 통해 형성된 피처들은 고 종횡비 피처들일 수도 있다. 일부 애플리케이션들에서, 고 종횡비 피처는 적어도 약 5, 적어도 약 10, 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 50, 적어도 약 60, 적어도 약 80, 또는 적어도 약 100의 종횡비를 갖는 피처이다. 개시된 방법들을 통해 형성된 피처들의 CD는 약 200 ㎚ 이하, 예를 들어 약 100 ㎚ 이하, 약 50 ㎚ 이하, 또는 약 20 ㎚ 이하일 수도 있다.The features formed through the disclosed methods may be high aspect ratio features. In some applications, the high aspect ratio features may include features having aspect ratios of at least about 5, at least about 10, at least about 20, at least about 30, at least about 40, at least about 50, at least about 60, at least about 80, to be. The CD of the features formed through the disclosed methods may be about 200 nm or less, such as about 100 nm or less, about 50 nm or less, or about 20 nm or less.

다양한 경우들에서 피처가 에칭되는 재료는 유전체 재료일 수도 있다. 예시적인 재료들은 이로 제한되는 것은 아니지만, 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 옥시나이트라이드들, 옥시카바이드들, 카보-나이트라이드들, 이들 재료들의 도핑된 (예를 들어, 붕소, 인, 등으로 도핑된) 버전들, 및 이들 재료들의 임의의 조합들로부터의 라미네이트들을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiON, SiOC, SiCN, 등의 화학량론적 제제들 및 비-화학량론적 제제들을 포함한다. 에칭되는 재료 또는 재료들은 또한 다른 원소들, 예를 들어 다양한 경우들의 수소를 포함할 수도 있다. 일부 실시예들에서, 에칭되는 나이트라이드 및/또는 옥사이드 재료는 수소를 포함하는 조성을 갖는다. 본 명세서에 사용된 바와 같이, 실리콘 옥사이드 재료들, 실리콘 나이트라이드 재료들, 등은 이러한 재료들의 화학량론적 및 비-화학량론적 버전들을 포함하고, 이러한 재료들은 상기 기술된 바와 같이 다른 재료들을 포함할 수도 있다는 것이 이해된다.In various instances, the material from which the features are etched may be a dielectric material. Exemplary materials include, but are not limited to, silicon oxides, silicon nitrides, silicon carbides, oxynitrides, oxycarbides, carbo-nitrides, doped (e.g., boron, , And the like), and laminates from any combination of these materials. Specific exemplary materials are the stoichiometric formulation of SiO 2, SiN, SiON, SiOC , SiCN, etc. and non-include stoichiometric formulations. The material or materials to be etched may also contain other elements, for example hydrogen in various cases. In some embodiments, the nitride and / or oxide material being etched has a composition comprising hydrogen. As used herein, silicon oxide materials, silicon nitride materials, etc., include stoichiometric and non-stoichiometric versions of these materials, which may include other materials as described above .

개시된 방법들의 일 애플리케이션은 DRAM 디바이스를 형성하는 맥락이다. 이 경우, 피처는 실리콘 옥사이드에서 주로 에칭될 수도 있다. 기판은 또한 예를 들어 1, 2, 또는 보다 많은 층들의 실리콘 나이트라이드를 포함할 수도 있다. 일 예에서, 기판은 2 개의 실리콘 나이트라이드 층들 사이에 샌드위치된 실리콘 옥사이드 층을 포함하고, 실리콘 옥사이드 층은 약 800 내지 1200 ㎚ 두께이고 하나 이상의 실리콘 나이트라이드 층들은 약 300 내지 400 ㎚ 두께이다. 에칭된 피처는 약 1 내지 3 ㎛, 예를 들어 약 1.5 내지 2 ㎛의 최종 깊이를 갖는 실린더일 수도 있다. 실린더는 약 약 20 내지 50 ㎚, 예를 들어 약 25 내지 30 ㎚의 폭을 가질 수도 있다. 실린더가 에칭된 후, 커패시터 메모리 셀이 내부에 형성될 수 있다.One application of the disclosed methods is in the context of forming a DRAM device. In this case, the features may be mainly etched in the silicon oxide. The substrate may also include, for example, one, two, or more layers of silicon nitride. In one example, the substrate comprises a silicon oxide layer sandwiched between two silicon nitride layers, wherein the silicon oxide layer is about 800-1200 nm thick and the at least one silicon nitride layer is about 300-400 nm thick. The etched feature may be a cylinder having a final depth of about 1 to 3 [mu] m, for example about 1.5 to 2 [mu] m. The cylinder may have a width of about 20 to 50 nm, for example about 25 to 30 nm. After the cylinder is etched, a capacitor memory cell may be formed therein.

개시된 방법들의 또 다른 애플리케이션은 VNAND (vertical NAND, 또한 3D NAND로 지칭됨) 디바이스를 형성하는 맥락이다. 이 경우, 피처가 에칭되는 재료는 반복하여 적층된 구조를 가질 수도 있다. 예를 들어, 재료는 옥사이드 (예를 들어, SiO2) 및 나이트라이드 (예를 들어, SiN) 의 교번하는 층들, 또는 옥사이드 (예를 들어, SiO2) 및 폴리실리콘의 교번하는 층들을 포함할 수도 있다. 교번하는 층들은 재료들의 쌍들을 형성한다. 일부 경우들에서, 쌍들의 수는 적어도 약 20, 적어도 약 30, 적어도 약 40, 적어도 약 60, 또는 적어도 약 70 개일 수도 있다. 옥사이드 층들은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 나이트라이드 또는 폴리실리콘 층들은 약 20 내지 50 ㎚, 예를 들어 약 30 내지 40 ㎚의 두께를 가질 수도 있다. 교번하는 층 내로 에칭된 피처는 약 2 내지 6 ㎛, 예를 들어 약 3 내지 5 ㎛의 깊이를 가질 수도 있다. 피처는 약 50 내지 150 ㎚, 예를 들어 약 50 내지 100 ㎚의 폭을 가질 수도 있다.Another application of the disclosed methods is the context of forming a VNAND (vertical NAND, also referred to as 3D NAND) device. In this case, the material from which the features are etched may have a repeatedly stacked structure. For example, the material is oxide (e.g., SiO 2) and the nitride layers alternating (e.g., SiN), or oxide (e.g., SiO 2) and comprise alternating layers of polysilicon It is possible. Alternating layers form pairs of materials. In some cases, the number of pairs may be at least about 20, at least about 30, at least about 40, at least about 60, or at least about 70. The oxide layers may have a thickness of about 20 to 50 nm, for example about 30 to 40 nm. The nitride or polysilicon layers may have a thickness of about 20 to 50 nm, for example about 30 to 40 nm. The features etched into alternating layers may have a depth of about 2 to 6 microns, for example, about 3 to 5 microns. The features may have a width of about 50 to 150 nm, for example about 50 to 100 nm.

III. 에칭/증착 프로세스들 III. Etch / Deposition Processes

도 2는 반도체 기판 내에 에칭된 피처를 형성하는 방법 (200) 의 플로우차트를 제공한다. 도 2에 도시된 동작들은 피처가 에칭될 때 부분적으로 제조된 반도체 기판을 도시하는 도 3a 내지 도 3d와 관련하여 기술된다. 도 2의 방법 (200) 의 특정한 실시예는 도 3e 내지 도 3i를 참조하여 이하에 기술된다. 동작 201에서, 피처 (302) 가 재료 (303) 및 패터닝된 마스크 층 (306) 을 갖는 기판에 제 1 깊이로 에칭된다. 재료 (303) 는 단일 재료 또는 재료들의 스택일 수도 있다. 재료 (303) 는 종종 유전체 재료의 하나 이상의 층들을 포함한다. 제 1 깊이 피처의 최종 목표된 깊이의 분율 (fraction) 일 뿐이다. 피처를 에칭하는데 사용된 화학물질은 플루오로카본계 화학물질 (CxFy) 일 수도 있다. 다른 에칭 화학물질들이 사용될 수도 있다. 이 에칭 동작 201은 제 1 측벽 코팅 (304) 의 형성을 발생시킬 수도 있다. 제 1 측벽 코팅 (304) 은 도 1에 관해 기술된 바와 같이, 폴리머 측벽 코팅일 수도 있다. 제 1 측벽 코팅 (304) 은 제 1 깊이를 향해 연장하지만, 많은 경우들에서, 제 1 측벽 코팅 (304) 은 피처 (302) 의 하단에 실제로 도달하지 않는다. 특히, 많은 경우들에서 제 1 측벽 코팅 (304) 은 보우가 형성되는 피처의 영역에 도달하지 않는다.Figure 2 provides a flow chart of a method 200 of forming an etched feature in a semiconductor substrate. The operations shown in FIG. 2 are described with reference to FIGS. 3A through 3D illustrating a partially fabricated semiconductor substrate when a feature is etched. Specific embodiments of the method 200 of Figure 2 are described below with reference to Figures 3e-3i. At act 201, a feature 302 is etched to a first depth into a substrate having a material 303 and a patterned mask layer 306. The material 303 may be a single material or a stack of materials. Material 303 often comprises one or more layers of dielectric material. And is only a fraction of the final desired depth of the first depth feature. The chemical used to etch the features may be a fluorocarbon-based chemical (C x F y ). Other etch chemistries may be used. This etching operation 201 may also result in the formation of the first sidewall coating 304. The first sidewall coating 304 may be a polymer sidewall coating, as described with respect to FIG. The first sidewall coating 304 extends toward the first depth, but in many cases, the first sidewall coating 304 does not actually reach the bottom of the features 302. In particular, in many cases, the first sidewall coating 304 does not reach the area of the feature in which the bow is formed.

제 1 측벽 코팅 (304) 은 특정한 플루오로카본 종/단편들이 피처의 측벽들 상에 증착될 때 CxFy 에칭 화학물질로부터 간접적으로 형성된다 (즉, 특정한 플루오로카본 종은 제 1 측벽 코팅 (304) 을 위한 전구체들이다). 제 1 측벽 코팅 (304) 이 피처 (302) 에 하단에 도달하지 않는 일 이유는 코팅을 형성하는 전구체들의 부착 계수와 관련될 수도 있다. 특히, 특정한 에천트들에 대한 이들 제 1 측벽 코팅 전구체들의 부착 계수는 매우 높다고 여겨지고, 이는 전구체 분자들 상당수 대부분으로 하여금 피처로 들어가자마자 측벽들에 부착되게 한다. 이와 같이, 측벽 보호가 가장 유리한 피처 내로 측벽 코팅 전구체 분자들은 거의 보다 깊게 침투할 수 없다. 따라서 제 1 측벽 코팅 (304) 은 피처 (302) 의 측벽들의 오버-에칭에 대해 부분적인 보호만을 제공한다. 일부 구현예들에서, 에칭 조건들은 측벽 보호를 거의 제공하지 않는다.The first sidewall coating 304 is formed indirectly from the C x F y etch chemistry when certain fluorocarbon species / fragments are deposited on the sidewalls of the feature (i.e., the particular fluorocarbon species is deposited on the sidewalls of the first sidewall coating (304). The reason why the first sidewall coating 304 does not reach the bottom of the features 302 may be related to the adhesion coefficient of the precursors forming the coating. In particular, the adhesion coefficient of these first sidewall coating precursors to particular etchants is considered to be very high, which allows a majority of the precursor molecules to attach to the sidewalls as soon as they enter the feature. As such, sidewall coating precursor molecules can hardly penetrate deeper into the most beneficial side wall protection features. Thus, the first sidewall coating 304 provides only partial protection against over-etching of the sidewalls of the features 302. In some embodiments, the etching conditions provide little sidewall protection.

다음에, 동작 203에서 에칭 프로세스가 중단된다. 에칭이 중단된 후, 제 2 측벽 코팅 (310) 이 동작 205에서 증착된다. 일부 경우들에서, 제 2 측벽 코팅 (310) 은 사실상 제 1 측벽 코팅일 수도 있다. 제 2 측벽 코팅 (310) 은 종종 보호용 막 또는 보호용 층으로 참조된다. 이 증착은 이로 제한되지 않지만, (플라즈마 보조될 수도 있고 또는 열적으로 구동될 수도 있는) CVD (chemical vapor deposition) 방법들 및 ALD 방법들, 분자 층 증착 (MLD) 방법들, 및 SAM (self-assembled monolayer) 방법들을 포함하는 다양한 반응 메커니즘들을 통해 발생할 수도 있다. 분자 층 증착 방법들은 미국 특허 제 9,384,998 호에 논의되고, SAM 증착 방법들은 미국 특허 출원번호 제 15/225,489 호에 더 논의되고, 각각은 본 명세서에 참조로서 인용된다.Next, in operation 203, the etching process is stopped. After the etching is stopped, a second sidewall coating 310 is deposited at operation 205. In some cases, the second sidewall coating 310 may be substantially a first sidewall coating. Second side wall coating 310 is often referred to as a protective film or protective layer. This deposition is not limited thereto, but may be applied to chemical vapor deposition (CVD) methods and ALD methods (such as plasma assisted or thermally driven), molecular layer deposition (MLD) RTI ID = 0.0 > monolayer < / RTI > methods. Molecular layer deposition methods are discussed in U.S. Patent No. 9,384,998, and SAM deposition methods are further discussed in U.S. Patent Application No. 15 / 225,489, each of which is incorporated herein by reference.

ALD 및 다른 흡착-기반 방법들은 피처들의 측벽들을 라이닝하거나 부분적으로 라이닝하도록 목표된 레벨의 컨포멀도로 막들을 형성하는데 특히 잘 맞다. 예를 들어, 특정한 흡착-기반 증착 방법들은 이러한 방법들의 흡착-구동 특성으로 인해 피처들 내로 깊게 반응물질들을 전달함으로써 매우 컨포멀한 막들을 형성하는데 유용하다. 컨포멀한 막들에서, 증착된 막 두께는 피처의 모든 영역에서 상대적으로 균일하다. 반대로, 반-컨포멀한 막 증착, 막은 피처의 상단부 근방에서 상대적으로 보다 두껍고 피처의 하단부 근방에서 상대적으로 보다 얇게 증착된다 (또는 증착되지 않는다). 슈퍼-컨포멀한 막 증착을 위해, 막은 피처의 상단부 근방에서 상대적으로 보다 얇고 피처의 하단부 근방에서 상대적으로 보다 두껍게 증착된다. 이들 타입들의 증착들 각각은 본 명세서에 기술된 하나 이상의 증착 프로세스들에 유용할 수도 있다. 컨포멀한 막, 반-컨포멀한 막, 그리고 슈퍼-컨포멀한 보호용 막이 특정한 애플리케이션에 대해 목표된 바에 따라 조합될 수 있다. 비-흡착-기반 증착 기법들 (예를 들어, CVD) 이 또한 일부 경우들에서 컨포멀한 막, 반-컨포멀한 막, 및/또는 슈퍼-컨포멀한 보호용 막을 형성하도록 사용될 수도 있다.ALD and other adsorption-based methods are particularly well suited to form the desired level of conformal road films to lining or partially lining the sidewalls of the features. For example, certain adsorption-based deposition methods are useful for forming highly conformal films by transferring reactants deep into the features due to the adsorption-drive nature of these methods. In conformal films, the deposited film thickness is relatively uniform in all areas of the feature. Conversely, a semi-conformal film deposition, the film is relatively thick near the top of the feature and relatively thin (or not) deposited near the bottom of the feature. For super-conformal film deposition, the film is relatively thin near the top of the feature and relatively thicker near the bottom of the feature. Each of these types of depositions may be useful for one or more of the deposition processes described herein. Conformal membranes, semi-conformal membranes, and super-conformal protective membranes can be combined as desired for a particular application. Non-adsorption-based deposition techniques (e.g., CVD) may also be used to form a conformal film, a semi-conformal film, and / or a super-conformal protective film in some cases.

본 명세서에 사용된 바와 같이, 컨포멀도는 식 1에 따라 계산될 수 있다.As used herein, the conformal degree can be calculated according to Equation (1).

식 1:

Figure pat00001
Equation 1:
Figure pat00001

본 명세서에 사용된 바와 같이, 컨포멀한 막 또는 매우 컨포멀한 막은 약 1.0 내지 1.5의 컨포멀도를 갖는 막이다. 반-컨포멀한 막은 적어도 약 1.5의 컨포멀도를 갖는 막이다. 일부 경우들에서, 반-컨포멀한 막은 적어도 약 2.5의 컨포멀도를 가질 수도 있다. 슈퍼-컨포멀한 막은 약 1.0 이하의 컨포멀도를 갖는 막이다. 이들 컨포멀도들은 상기 식 1에 따라 계산되었다.As used herein, a conformal film or highly conformal film is a film having a conformality of about 1.0 to 1.5. The semi-conformal film is a film having a conformality of at least about 1.5. In some cases, the semi-conformal film may have a conformality of at least about 2.5. The super-conformal film is a film having a conformality of about 1.0 or less. These conformances were calculated according to Equation (1) above.

특정한 실시예들에서, 제 2 측벽 코팅 (310) 이 증착 동작들 (205 및/또는 215) 의 하나 이상의 반복들 동안) 상대적으로 저 부착 계수를 갖는 반응물질 (예를 들어, 실리콘-함유 반응물질 및/또는 붕소-함유 반응물질) 을 사용하여 증착된다. 부착 계수는 반응물질이 전달될 때 측벽들 상에 존재하는 종에 대해 낮을 수도 있다 (예를 들어, 부착 계수는 본래 (native) 측벽들 및/또는 측벽들 상에 존재하는 임의의 종에 대해 낮을 수도 있다). 또한, 관련된 부착 계수는 측벽들을 실제로 콘택트하는 종의 부착 계수이고; 이러한 종은 챔버로 들어가는 반응물질이 아닐 수도 있다. 제 2 측벽 코팅 (310) 이 ALD 방법들을 통해 증착되는 일 실시예에서, 동작 (205 및/또는 동작 215) 에서의 증착은: (a) 반응 챔버 내로 저 부착 계수 반응물질을 흘리고 반응물질로 하여금 기판의 표면 상에 흡착하게 하여, 흡착된 전구체 층 (312) 을 형성하는 단계; (b) 선택가능하게 반응 챔버를 퍼지하는 단계 (예를 들어, 퍼지 가스로 스윕핑함으로써, 반응 챔버를 배기함으로써, 또는 둘 다에 의해); (c) 제 2 측벽 코팅 (310) 의 층 (이 제 2 측벽 코팅 (310) 은 통상적으로 에칭 내성 막임) 을 형성하기 위해 표면 반응을 구동하도록 산소-함유 및/또는 질소-함유 반응물질 (종종 또한 수소와 함께 제공됨) 로부터 생성된 플라즈마에 기판을 노출하는 단계; (d) 선택가능하게 반응 챔버를 퍼지하는 단계; 및 (e) 제 2 측벽 코팅 (310) 의 부가적인 층들을 형성하도록 단계 (a) 내지 단계 (d) 를 반복하는 단계를 포함한다. 흡착된 전구체 층 (312) 은 도 3b에 도시되고, 제 2 측벽 코팅 (310) 은 도 3c에 도시된다. 전구체 흡착 (도 3b) 및 막 형성 (도 3c) 은 목표된 두께를 갖는 막을 형성하도록 다수회 순환될 수도 있다.In certain embodiments, the second sidewall coating 310 may include a reactive material (e.g., a silicon-containing reactive material) having a relatively low deposition coefficient (e.g., during one or more repetitions of deposition operations 205 and / And / or boron-containing reactants). The adhesion coefficient may be low for species present on the sidewalls when the reactants are delivered (e.g., the adhesion coefficient is low for any species present on the native sidewalls and / or sidewalls ). Also, the related adhesion coefficient is the adhesion coefficient of the species actually contacting the sidewalls; Such species may not be the reactants entering the chamber. In one embodiment in which the second sidewall coating 310 is deposited via ALD methods, the deposition at operation 205 and / or operation 215 may include: (a) flowing a low adhesion coefficient reactant into the reaction chamber, Adsorbing on the surface of the substrate to form an adsorbed precursor layer (312); (b) selectively purging the reaction chamber (e.g., by sweeping with purge gas, evacuating the reaction chamber, or both); (c) an oxygen-containing and / or nitrogen-containing reactant (often referred to as a second sidewall coating 310) to drive a surface reaction to form a second sidewall coating 310 (this second sidewall coating 310 is typically an etch- Exposing the substrate to a plasma generated from hydrogen (also provided with hydrogen); (d) selectively purging the reaction chamber; And (e) repeating steps (a) through (d) to form additional layers of the second sidewall coating 310. The adsorbed precursor layer 312 is shown in Figure 3B and the second sidewall coating 310 is shown in Figure 3C. Precursor adsorption (Figure 3b) and film formation (Figure 3c) may be cycled a number of times to form a film having a desired thickness.

제 2 측벽 코팅 (310) 이 CVD 방법들을 통해 증착된 또 다른 실시예에서, 증착은, 기판을 플라즈마에 노출하는 동안 선택가능하게 공-반응물질 (예를 들어, 산소-함유 반응물질 및/또는 질소-함유 반응물질, 선택가능하게 수소와 함께 제공됨) 과 함께 반응 챔버 내로 저 부착 계수 반응물질을 흘리는 단계를 포함할 수도 있다. 플라즈마는 제 2 측벽 코팅 (310) 의 증착을 발생시키는 가스 상 반응을 구동한다. 이 예에서, 방법은 도 3a, 도 3c, 및 도 3d에 의해 나타낸다 (흡착된 전구체 층 (312) 이 형성되지 않고, 따라서 도 3b는 생략된다).In another embodiment, in which the second sidewall coating 310 is deposited via CVD methods, the deposition may include selectively depositing a co-reactant material (e.g., an oxygen-containing reactant and / Nitrogen-containing reactant, optionally provided with hydrogen) into the reaction chamber. The plasma drives a gas phase reaction that results in the deposition of the second sidewall coating 310. In this example, the method is illustrated by Figures 3a, 3c, and 3d (the adsorbed precursor layer 312 is not formed and thus Figure 3b is omitted).

부착 계수는 동일한 시간 기간 동안 표면 상에 충돌하는 종의 총 수에 비교하여 표면에 흡착/부착하는 흡착 종 (예를 들어, 원자들 또는 분자들) 의 수의 비를 기술하도록 사용된 용어이다. 심볼 Sc가 때때로 부착 계수를 지칭하도록 사용된다. Sc 의 값은 0 (종이 부착되지 않음을 의미) 과 1 (충돌하는 모든 종이 부착하는 것을 의미) 사이이다. 충돌하는 종의 타입, 표면 온도, 표면 커버리지, 표면의 구조적 상세들, 및 충돌하는 종의 운동 에너지를 포함하는 다양한 인자들이 부착 계수에 영향을 준다. 특정한 종은 본질적으로 다른 종들보다 "끈적끈적하여 (sticky)", 종이 표면 상에 충돌할 때마다 표면에 보다 흡착하기 쉽게 한다. 이들 보다 끈적끈적한 종은 보다 큰 부착 계수들을 갖고 (모든 다른 인자들은 동일), 보다 낮은 부착 계수들을 갖는 보다 덜 끈적끈적한 종과 비교하여 리세스된 피처의 입구 근방에 보다 흡착하기 쉽다. 관례적인 에칭 프로세스들에 채용된 바와 같은 (그리고 제 1 측벽 코팅 (304) 을 형성할 수도 있는) 플루오로카본 종은 상대적으로 고 부착 계수들을 갖고, 따라서 측벽들 상에 먼저 충돌하는 피처 (302) 의 상단 근방에 집중되게 된다. 비교에 의해, 보다 낮은 부착 계수들을 갖는 종은, 측벽들의 상단부 근방 표면 상에 충돌할지라도, 충돌 각각 동안 보다 덜 흡착할 것이고, 따라서 피처 (302) 내로 보다 깊게 도달하는 보다 큰 확률을 갖는다.Adhesion coefficient is a term used to describe the ratio of the number of adsorbed species (e.g., atoms or molecules) adsorbed / attached to a surface compared to the total number of species impacting on the surface during the same time period. The symbol S c is sometimes used to refer to the adhesion coefficient. The value of S c is between 0 (meaning no paper attachment) and 1 (meaning attaching all conflicting paper). Various factors, including the type of colliding species, surface temperature, surface coverage, structural details of the surface, and kinetic energy of the conflicting species, affect the adhesion coefficient. Certain species are essentially "sticky" than other species, making them more susceptible to adsorption on the surface each time they hit the paper surface. These more sticky species have greater adhesion coefficients (all other factors are the same) and are more susceptible to adsorption near the entrance of the recessed feature compared to less sticky species with lower adhesion coefficients. The fluorocarbon species as employed in conventional etch processes (and which may form the first sidewall coating 304) have relatively high adhesion coefficients, and thus have a feature 302 that first collides on the sidewalls, As shown in FIG. By comparison, species with lower adhesion coefficients will have less probability of adsorbing during each of the impacts, and therefore a greater probability of reaching deeper into the features 302, even if they impinge on the surface near the upper end of the sidewalls.

특정한 실시예들에서, 실리콘-함유 반응물질들 및 붕소-함유 반응물질들이 제 2 측벽 코팅 (310) 을 형성하도록 사용되고 제 1 측벽 코팅 (304) 을 형성하는 플루오로카본 종보다 낮은 부착 계수들을 갖는다. 이와 같이, 이들 반응물질들은 에칭된 피처의 하단부에 도달하는 보호용 코팅을 형성하기 알맞다. 또한, 특정한 흡착-기반 ALD 방법들은 반응물질이 피처의 전체 측벽들을 실질적으로 코팅할 때까지 반응물질이 전달될 수 있기 때문에 에칭된 피처의 하단부에 도달하는 제 2 측벽 코팅을 형성하기 특히 알맞다. 반응물질은 반응물질의 모노레이어만이 통상적으로 사이클 각각 동안 표면 상에 흡착하기 때문에, 피처의 상단부 근방에 구축되지 않는다.In certain embodiments, the silicon-containing reactants and the boron-containing reactants are used to form the second sidewall coating 310 and have lower adhesion coefficients than the fluorocarbon species forming the first sidewall coating 304 . As such, these reactive materials are suitable for forming a protective coating that reaches the bottom of the etched features. In addition, certain adsorption-based ALD methods are particularly suitable for forming a second sidewall coating that reaches the bottom of the etched features, since the reactants can be delivered until the reactant material substantially coats the entire sidewalls of the feature. The reactive material is not built near the top of the feature, since only the monolayer of reactant is typically adsorbed on the surface during each cycle.

도 2를 다시 참조하면, 방법은 증착 프로세스가 중단되는 동작 207로 계속된다. 이어서 방법은 기판 내에 피처를 부분적으로 에칭하는 동작 (동작 201과 유사한 동작 211), 에칭을 중단하는 동작 (동작 203과 유사한 동작 213), 부분적으로 에칭된 피처들의 측벽들 상에 보호용 코팅을 증착하는 동작 (동작 205와 유사한 동작 215), 및 증착을 종료하는 동작 (동작 207과 유사한 동작 217) 을 반복한다.Referring again to FIG. 2, the method continues at operation 207 where the deposition process is interrupted. The method may then include an act of partially etching the features in the substrate (act 211 similar to act 201), stopping the etch (act 213 similar to act 203), depositing a protective coating on the sidewalls of the partially etched features (Operation 215 similar to operation 205), and terminating the deposition (operation 217 similar to operation 207).

동작 각각에 사용된 프로세싱 조건들은 상이한 반복들 사이에 균일하거나 상이할 수도 있다. 예를 들어, 제 1 에칭 동작을 위한 에칭 조건들은 제 2 에칭 동작을 위한 에칭 조건들과 상이할 수도 있다. 유사하게, 제 1 증착 동작을 위한 증착 조건들은 제 2 증착 동작을 위한 증착 조건들과 상이할 수도 있다. 조건들을 변화시키는 것은 피처가 보다 깊게 에칭되기 때문에 피처 형상을 변화시키는 것을 수용할 수도 있다. 예를 들어, 피처 내 보우 영역의 상대적인 위치는 피처가 보다 깊게 에칭되기 때문에 변화된다. 부가적인 에칭 및/또는 증착 반복들이 수행될 때 에칭 조건들 및/또는 증착 조건들을 변화시킴으로써, 반복 각각에 대한 프로세싱 조건들은 순간적인 피처 형상에 대해 맞춤되고 (tailored)/최적화될 수 있다. 이는 피처 내 임의의 깊이에서 보우 영역의 보호를 가능하게 한다 (따라서 에칭 동안 보우가 성장하는 정도를 최소화한다). 도 3e 내지 도 3i와 관련하여 또한 설명된 일 예에서, 증착 조건들은 증착 동작들의 적어도 2 반복들 사이에서 상이하다. 특정한 예에서, 압력, 반응물질 플로우 레이트, 반응물질 도즈 시간, RF 시간, RF 전력, 및/또는 RF 듀티 사이클은 예를 들어 동작 각각에서 증착되는 보호용 막의 상이한 레벨의 컨포멀도를 달성하도록, 2 번의 증착 동작들 사이에서 상이할 수도 있다. 증착 각각에 대해 컨포멀도를 맞춤함으로써, 보호용 막이 가장 유용한 곳 (예를 들어, 보우가 달리 형성될) 에 보호용 막 각각이 증착될 수 있다. The processing conditions used in each of the operations may be uniform or different between different iterations. For example, the etching conditions for the first etching operation may be different from the etching conditions for the second etching operation. Similarly, the deposition conditions for the first deposition operation may be different from the deposition conditions for the second deposition operation. Changing the conditions may accommodate changing the feature shape because the feature is etched deeper. For example, the relative position of the bow region in the feature changes because the feature is etched deeper. By varying the etching conditions and / or the deposition conditions when additional etching and / or deposition repetitions are performed, the processing conditions for each iteration can be tailored / optimized for the instantaneous feature shape. This allows the protection of the bow region at any depth in the feature (thus minimizing the extent to which the bow grows during etching). In one example further described with reference to Figures 3e-3i, the deposition conditions are different between at least two iterations of the deposition operations. In a particular example, the pressure, the reactant flow rate, the reactant dose time, the RF time, the RF power, and / or the RF duty cycle may be adjusted to achieve a different level of conformality of the protective film deposited, for example, Lt; RTI ID = 0.0 > deposition operations. ≪ / RTI > By aligning the conformations for each of the depositions, each of the protective films can be deposited where the protective film is most useful (e.g., the bow will be otherwise formed).

도 2를 다시 참조하면, 동작 219에서, 피처가 완전히 에칭되는지 여부가 결정된다. 피처가 완전히 에칭되지 않으면, 방법은 보호용 코팅들의 부가적인 에칭 및 증착과 함께 동작 211로부터 반복된다. 에칭 동작 211은 동작들 205 및 215에서 증착된 막보다 에칭 내성이 훨씬 높은 막을 형성하기 위해 제 2 측벽 코팅 (310) 을 변경시킬 수도 있다. 일 예에서, 증착 동작 205는 붕소 나이트라이드의 층을 형성하고 (예를 들어 BCl3 및 N2+H2를 교번적으로 순환시키고 플라즈마에 노출함으로써), 에칭 동작 211은 붕소 옥사이드를 형성하도록 (예를 들어, 플루오로카본(들) 및 산소의 조합을 갖는 화학물질을 사용하여) 붕소 나이트라이드 막과 반응한다. 일단 피처가 완전히 에칭되면, 방법은 종료된다.Referring again to FIG. 2, at operation 219, it is determined whether the feature is completely etched. If the features are not completely etched, the method is repeated from operation 211 with additional etching and deposition of protective coatings. The etch operation 211 may change the second sidewall coating 310 to form a film with a much higher etch resistance than the films deposited at operations 205 and 215. [ In one example, the deposition operation 205 forms a layer of boron nitride (e.g., by alternately circulating BCl 3 and N 2 + H 2 and exposing to the plasma), the etching operation 211 may be performed to form a boron oxide (E.g., using a chemical having a combination of fluorocarbon (s) and oxygen) to react with the boron nitride film. Once the features are completely etched, the method ends.

다양한 실시예들에서, 에칭 동작 201 및 보호용 측벽 코팅 증착 동작 205는 다수 회 순환적으로 반복된다. 예를 들어, 이들 동작들은 각각 적어도 2회 (도 2에 도시된 바와 같이), 예를 들어 적어도 약 3회, 또는 적어도 약 5회 발생할 수도 있다. 일부 경우들에서, 사이클들의 수 (사이클 각각은 에칭 동작 201 및 보호용 측벽 코팅 증착 동작 205를 포함하고, 에칭 동작 211 및 증착 동작 215는 제 2 사이클로 카운팅됨) 는 약 2 내지 10, 예를 들어 약 2 내지 5이다. 에칭 동작이 발생할 때마다, 에칭 깊이는 증가한다. 에칭된 거리는 사이클들 사이에서 균일할 수도 있고, 또는 불균일할 수도 있다. 특정한 실시예들에서, 사이클 각각에서 에칭된 거리는 부가적인 에칭들이 수행됨에 따라 감소된다 (즉, 나중에 수행된 에칭 동작들은 앞서 수행된 에칭 동작들보다 덜 광범위하게 에칭될 수도 있다). 증착 동작 205 각각에서 증착된 제 2 측벽 코팅 (310) 은 사이클들 사이에서 균일할 수도 있고, 또는 이러한 코팅들의 두께는 가변할 수도 있다. 사이클 각각 동안 제 2 측벽 코팅 (310) 에 대한 예시적인 두께는 약 1 내지 10 ㎚, 예를 들어 약 3 내지 5 ㎚의 범위일 수도 있다. 유사하게, 제 2 측벽 코팅 (310) 의 컨포멀도는 균일할 수도 있고, 또는 도 3e 내지 도 3i와 관련하여 설명된 바와 같이 사이클들 사이에서 가변할 수도 있다. 또한, 형성되는 코팅의 타입은 사이클들 사이에서 균일할 수도 있고, 또는 가변할 수도 있다.In various embodiments, the etching operation 201 and the protective sidewall coating deposition operation 205 are repeated cyclically many times. For example, these operations may each occur at least twice (as shown in FIG. 2), for example at least about three times, or at least about five times. In some cases, the number of cycles (each of the cycles includes an etching operation 201 and a protective sidewall coating deposition operation 205, wherein the etching operation 211 and the deposition operation 215 are counted in a second cycle) is about 2 to 10, 2 to 5. Every time an etching operation occurs, the etching depth increases. The etched distance may be uniform between cycles, or may be non-uniform. In certain embodiments, the etched distance in each cycle is reduced as additional etchings are performed (i.e., later etch operations may be etched less extensively than previously performed etch operations). The second sidewall coating 310 deposited in each of the deposition operations 205 may be uniform between cycles, or the thickness of such coatings may vary. An exemplary thickness for the second sidewall coating 310 during each cycle may range from about 1 to 10 nm, for example from about 3 to 5 nm. Similarly, the conformality of the second sidewall coating 310 may be uniform or may vary between cycles as described in connection with Figs. 3e-3i. In addition, the type of coating to be formed may be uniform between cycles, or may vary.

에칭 동작 201 및 증착 동작 205는 동일한 반응 챔버에서 또는 상이한 반응 챔버들에서 발생할 수도 있다. 일 예에서, 에칭 동작 201은 제 1 반응 챔버에서 발생하고 증착 동작 205는 제 2 반응 챔버에서 발생하고, 제 1 반응 챔버 및 제 2 반응 챔버는 함께 클러스터 툴과 같은 멀티-챔버 프로세싱 장치를 형성한다. 로드록들 및 다른 적절한 진공 시일들이 특정한 경우들에서 관련된 챔버들 사이에서 기판을 이송하기 위해 제공될 수도 있다. 기판은 로봇 암 또는 다른 기계적 구조체에 의해 이송될 수도 있다. 에칭 (및 일부 경우들에서 증착) 을 위해 사용된 반응 챔버는 예를 들어 CA, Fremont 소재의 Lam Research Corporation으로부터 입수가능한 2300® Flex™ 제품군으로부터의 Flex™ 반응 챔버일 수도 있다. 증착을 위해 사용된 반응 챔버는 모두 Lam Research Corporation으로부터 입수가능한 Vector® 제품군 또는 Altus® 제품군으로부터의 챔버일 수도 있다. 에칭 및 증착 모두를 위해 결합된 반응기의 사용은 기판을 이송할 필요성이 방지됨에 따라 특정한 실시예들에서 유리할 수도 있다. 에칭 및 증착을 위해 상이한 반응기들의 사용은 반응기들이 동작 각각에 대해 특히 최적화되는 것이 목표되는 다른 실시예들에서 유리할 수도 있다. 관련된 반응 챔버들이 또한 이하에 논의된다.The etching operation 201 and the deposition operation 205 may occur in the same reaction chamber or in different reaction chambers. In one example, an etching operation 201 occurs in a first reaction chamber and a deposition operation 205 occurs in a second reaction chamber, and the first reaction chamber and the second reaction chamber together form a multi-chamber processing apparatus such as a cluster tool . Load locks and other suitable vacuum seals may be provided for transferring the substrate between the associated chambers in certain instances. The substrate may be transported by a robot arm or other mechanical structure. The reaction chamber used for etching (and in some cases, deposition) may be, for example, a Flex ™ reaction chamber from the 2300 ® Flex ™ family of products available from Lam Research Corporation of Fremont, CA. The reaction chambers used for the deposition may all be chambers from the Vector ® family or from the Altus ® family, available from Lam Research Corporation. The use of combined reactors for both etching and deposition may be advantageous in certain embodiments as the need to transport the substrate is avoided. The use of different reactors for etching and deposition may be advantageous in other embodiments where it is desired that the reactors be particularly optimized for each of the operations. Related reaction chambers are also discussed below.

주지된 바와 같이, 증착 동작은 에칭 동작 동안 피처의 측방향 에칭을 최소화하거나 방지하는 관련된 측벽 위치들에 보호용 층을 형성함으로써 에칭 동작을 최적화하는 것을 보조한다. 이는 보우가 거의 없거나 전혀 없는 매우 수직 측벽들을 갖는 에칭된 피처들의 형성을 촉진한다. 특정한 구현예들에서, 적어도 약 80의 종횡비를 갖는 최종 에칭된 피처는 (피처 위 가장 넓은 CD-가장 좁은 CD/피처 아래 가장 좁은 CD *100로 측정된) 약 60 ％ 미만의 보우를 갖는다. 예를 들어, 50 ㎚의 가장 넓은 CD 및 40 ㎚의 가장 좁은 CD (피처 내에서 40 ㎚ CD는 50 ㎚ CD 아래에 위치됨) 를 갖는 피처는 25 ％ (100*(50 ㎚-40 ㎚)/40 ㎚ = 25 ％) 의 보우를 갖는다. 또 다른 구현예들에서, 적어도 약 40의 종횡비를 갖는 최종 에칭된 피처는 약 20 ％ 미만의 보우를 갖는다.As is well known, the deposition operation assists in optimizing the etching operation by forming a protective layer at the relevant side wall locations that minimizes or prevents lateral etching of the features during the etching operation. This facilitates the formation of etched features with very vertical sidewalls with little or no bow. In certain embodiments, the final etched feature with an aspect ratio of at least about 80 has a bow of less than about 60% (measured as the broadest CD on the feature - the narrowest CD * 100 below the feature). For example, a feature with a largest CD of 50 nm and the narrowest CD of 40 nm (where 40 nm CD is located below the 50 nm CD) is 25% (100 * (50 nm-40 nm) / 40 nm = 25%). In yet other embodiments, the final etched feature having an aspect ratio of at least about 40 has a bow of less than about 20%.

특정한 구현예들에서, 증착 조건들은 특정한 증착 동작을 위해 튜닝될 수도 있다. 예를 들어, 조건들 제 1 증착 동작에 사용된 제 1 세트의 증착 조건들은 제 2 증착 동작에서 사용된 제 2 세트의 증착 조건들로부터 가변하도록 튜닝될 수도 있다. 증착 조건들의 차이들은 막 두께, 컨포멀도, 밀도, 조성, 등의 차를 야기할 수도 있다. 도 3e 내지 도 3i는 보호용 막의 컨포멀도가 상이한 증착 동작들에 대해 튜닝되는 실시예에서 프로세싱 동안 상이한 지점들에서 부분적으로 에칭된 기판을 예시한다. 컨포멀도의 이러한 튜닝은 보호용 막으로 하여금 보호용 막이 가장 유용한 (예를 들어, 보우가 달리 형성될) 곳의 피처 깊이들에 형성되게 한다.In certain embodiments, the deposition conditions may be tuned for a particular deposition operation. For example, the first set of deposition conditions used in the first deposition operation may be tuned to vary from the second set of deposition conditions used in the second deposition operation. Differences in deposition conditions may cause differences in film thickness, conformality, density, composition, etc. Figures 3e-3i illustrate a partially etched substrate at different points during processing in an embodiment in which the conformality of the protective film is tuned for different deposition operations. This tuning of the conformality allows the protective film to be formed at feature depths where the protective film is most useful (e.g., where the bow will otherwise be formed).

도 3e는 재료 (303) 위에 패터닝된 마스크 층 (306) 을 포함하는 부분적으로 에칭된 기판을 예시한다. 상기 기술된 바와 같이, 재료 (303) 는 단일 재료로서 또는 재료들의 스택으로서 제공될 수도 있고, 그리고 하나 이상의 유전체 재료들을 포함할 수도 있다. 피처 (302) 가 기판 내에 형성된다. 도 3e 내지 도 3i에서, 에칭 동작 동안 형성되는 모든 보호용 막 층 (예를 들어, 도 3a 내지 도 3d의 제 1 측벽 코팅 (304)) 은 도면에서 생략되었다. 이러한 층은 에칭 동작 동안 형성될 수도 있고 또는 형성되지 않을 수도 있다. 도 3e 내지 도 3i에서 애스터리스크 (*) 는 보호용 막이 측벽들 상에 증착되지 않으면 보우가 달리 형성될 측벽들의 영역을 강조한다. 일부 실시예들에서, 보호용 막이 제공되더라도 보우가 실제로 이 영역에 형성될 수도 있다 (보우가 보호용 막이 없을 때보다 작을 수 있지만). 도 3e에 도시된 바와 같이 피처 (302) 가 부분적으로 에칭된 후, 제 1 보호용 막 (320a) 이 도 3f에 도시된 바와 같이 피처 (302) 의 측벽들 상에 증착된다. 이 예에서, 제 1 보호용 막 (320a) 은 매우 컨포멀하고, 실질적으로 측벽들의 전체 길이를 따라 증착된다. 제 1 보호용 막 (320a) 은 사용된 증착 조건들 및 피처의 형상에 따라, 피처의 하단 표면 상에 형성될 수도 있고 또는 형성되지 않을 수도 있다.FIG. 3E illustrates a partially etched substrate comprising a patterned mask layer 306 over a material 303. FIG. As described above, the material 303 may be provided as a single material or as a stack of materials, and may include one or more dielectric materials. A feature 302 is formed in the substrate. In Figures 3E-3I, all of the protective film layers (e.g., the first sidewall coating 304 of Figures 3A-3D) formed during the etching operation are omitted from the drawings. This layer may or may not be formed during the etching operation. The asterisk (*) in Figures 3e-3i highlights the area of the sidewalls on which the bow will otherwise be formed if a protective film is not deposited on the sidewalls. In some embodiments, a bow may actually be formed in this area, even though a protective film is provided (although the bow may be smaller than without a protective film). After the features 302 are partially etched, as shown in FIG. 3E, a first protective film 320a is deposited on the sidewalls of the features 302 as shown in FIG. 3F. In this example, the first protective film 320a is highly conformal and is deposited substantially along the entire length of the sidewalls. The first protective film 320a may or may not be formed on the bottom surface of the feature, depending on the deposition conditions used and the shape of the feature.

다음에, 도 3g에 도시된 바와 같이 피처는 보다 깊은 깊이로 에칭된다. 제 1 보호용 막 (320a) 은 이 에칭 동작 동안 부분적으로, 또는 실질적으로 또는 전체적으로 에칭될 수도 있다. 특히, 제 1 보호용 막 (320a) 은 애스터리스크 (*) 로 마킹된 영역에 도달하도록 충분히 깊게 제공되고, 제 1 보호용 막 (320a) 이 이 영역을 커버하지 않으면 보우가 달리 형성될 것이다. 에칭 후에, 도 3h에 도시된 바와 같이, 제 2 보호용 막 (320b) 이 증착된다. 이 예에서, 제 2 보호용 막 (320b) 은 반-컨포멀하고, 피처 (302) 의 개구부 근방의 측벽들 상에 보다 두꺼운 두께로 증착되고 피처 (302) 의 하단부 근방의 측벽들 상에서 보다 얇은 (또는 없는) 두께로 증착된다는 것을 의미한다. 제 2 보호용 막 (320b) 은 애스터리스크 (*) 로 마킹된 영역을 커버하기 충분하게 깊게 증착되고, 제 2 보호용 막 (320b) 이 이 영역을 커버하지 않으면 보우가 달리 형성될 것이다. 제 2 보호용 막 (320b) 의 형성 후, 도 3i에 도시된 바와 같이, 피처 (302) 가 또한 에칭된다.Next, the feature is etched to a deeper depth, as shown in Figure 3g. The first protective film 320a may be partially, or substantially or entirely, etched during this etching operation. In particular, the first protective film 320a is provided deep enough to reach the area marked with the asterisk (*), and the bow will otherwise be formed unless the first protective film 320a covers this area. After etching, a second protective film 320b is deposited, as shown in FIG. 3H. In this example, the second protective film 320b is semi-conformal and deposited to a greater thickness on the sidewalls near the openings of the features 302 and thinner on the sidewalls near the lower end of the features 302 Or not) < / RTI > thickness. The second protective film 320b will be deposited deep enough to cover the area marked with the asterisk (*) and the bow will otherwise be formed unless the second protective film 320b covers this area. After formation of the second protective film 320b, the features 302 are also etched, as shown in Figure 3i.

도 3j는 기판 (330) 에 형성된 부분적으로 에칭된 피처 (302) 를 예시한다. 이 예에서, 이전 에칭 동작 동안 보우가 피처 내로 에칭되었다. 보우는 애스터리스크에 근접하게 위치된다. 보호용 막 (320c) 이 반-컨포멀한 방식으로 증착된다. 보호용 막 (320c) 은 보우의 깊이를 지나 증착되지만, 피처의 하단부까지는 아니다. 이러한 방식으로, 보호용 막 (320c) 은 가장 유용한 곳에 타깃팅된다. 후속하는 에칭 동작에서, 보호용 막 (320c) 은 보우 영역을 측방향으로 에칭하는 정도를 최소화하거나 방지할 것이다. 보호용 막 (320c) 은 나중의 에칭 동작에서 희생적 재료로서 작용하고, 피처의 측벽들이 이 영역에서 오버-에칭되지 않는다는 것을 보장한다. 보호용 막 (320c) 의 반-컨포멀한 특성은 또한 피처의 하단부가 (나중의 에칭 동작들에서 상대적으로 보다 혹독/보다 빠른 에칭 조건들의 사용을 허용하는) 개방된 채로 남아 있고, 프로세싱 시간들을 감소시킬 수도 있고 쓰루풋을 상승시킬 수도 있다.FIG. 3J illustrates a partially etched feature 302 formed in a substrate 330. In this example, the bow was etched into the feature during a previous etching operation. The bow is located close to the asterisk. The protective film 320c is deposited in a semi-conformal manner. The protective film 320c is deposited over the depth of the bow, but not to the bottom of the feature. In this manner, the protective film 320c is targeted to the most useful place. In a subsequent etching operation, the protective film 320c will minimize or prevent the extent to laterally etching the bow region. The protective film 320c acts as a sacrificial material in later etching operations and ensures that the sidewalls of the features are not over-etched in this region. The semi-conformal nature of the protective film 320c also allows the bottom of the feature to remain open (allowing use of relatively harsher / faster etch conditions in later etch operations) and reduce processing times Or increase the throughput.

다양한 실시예들에서, 보호용 막과 연관된 이점은 (보호용 막 증착의 결과로서) 보우 영역에서 CD의 감소가 피처의 하단부에 근접한 CD의 감소와 비교하여 큰 경우들에서 가장 크다. 즉, 보호용 막은 보우가 형성되거나 달리 형성될 영역 (보우가 형성되는 영역 아래 영역들과 반대로) 에 타깃된 방식으로 증착되는 경우 가장 유용할 수도 있다. 보우는 (예를 들어, 보우 영역에서) 피처의 최대 CD 대 보우 아래 가장 좁은 영역 간의 차의 척도이기 때문에, 보호용 층은 보우 영역 아래 측벽들을 보호하지 않고 (또는 과-보호하지 않고) 보우 영역을 보호하는 경우들에서 가장 유리하다. 보호용 막이 보우가 달리 형성되는 영역들 (보다 낮은 측벽들) 아래 영역들에 증착되는 경우들에서, 보호용 막은 보다 낮은 측벽들을 너무 많이 보호할 수도 있고, 피처의 하단부에 근접하여 바람직하지 않게 작은 CD들을 야기하고 후속하는 에칭 프로세스를 제한한다.In various embodiments, an advantage associated with the protective film is that the reduction of the CD in the bow region (as a result of protective film deposition) is greatest in large cases as compared to the reduction of the CD proximate the bottom of the feature. That is, the protective film may be most useful when deposited in such a manner that the bow is formed or targeted in a region to be otherwise formed (as opposed to regions below the region where the bow is formed). Because the bow is a measure of the difference between the largest CD underneath Bow and the narrowest area below the feature (e.g., in the bow area), the guard layer does not protect (or over-protect) the sidewalls below the bow area, It is most advantageous in case of protection. In cases where a protective film is deposited in regions below the regions (lower sidewalls) where the bow is otherwise formed, the protective film may protect too much of the lower sidewalls, and undesirably small CDs close to the bottom of the feature Thereby limiting the subsequent etching process.

상이한 증착 동작들을 위한 보호용 막의 컨포멀도를 맞추는 것의 또 다른 장점은 에칭 프로세스로 하여금 보다 공격적인 방식 (예를 들어, 피처의 하단 측벽들이 보우가 형성되거나 형성될 영역 아래 영역들의 보호용 막에 의해 커버되지 않고 남아 있을 수도 있기 때문에) 으로 피처의 하단을 개방/에칭하기 위해 최적화되게 하는 것이다. 또한 상이한 증착 동작들에서 증착된 보호용 막들의 컨포멀도를 튜닝하는 것과 연관된 이점은 피처의 하단부의 형상이 개선될 수도 있다는 것이다. 다양한 경우들에서, 보호용 막이 항상 매우 컨포멀한 방식으로 증착되는 경우들과 비교하여, 보호용 막의 컨포멀도가 상이한 보호용 막 증착들 동안 튜닝/가변될 때 피처 하단부들은 보다 사각형이다 (그리고 보다 덜 라운드된다).Another advantage of conforming the conformal coating of the protective film for different deposition operations is that the etching process can be used in a more aggressive manner (e.g., the lower sidewalls of the feature are not covered by the protective film So that the bottom of the feature is optimized for opening / etching. Also, an advantage associated with tuning the conformality of the deposited protective films in different deposition operations is that the shape of the bottom of the features may be improved. In various cases, as compared to cases where the protective film is always deposited in a highly conformal manner, the bottoms of the features are more square when the conformality of the protective film is tuned / varied during the different protective film depositions (and less round do).

관련하여, 개시된 실시예들은 거의 테이퍼되지 않은 것을 나타내는 매우 바람직한 (예를 들어, 매우 수직인) 피처 프로파일들의 형성을 발생시킨다. 종종, 모든 보호용 층들이 매우 컨포멀한 경우들에서, 발생되는 피처는, 과-보호되고 매우 컨포멀한 보호용 층의 결과로서 불충분하게 에칭 개방되는 피처의 하단 부분으로 인해 테이퍼된 형상을 갖는다. 반대로, 보호용 막이 보우가 형성되거나 달리 형성될 영역에 타깃팅된 방식으로 증착되는 경우, 보우 아래 영역의 이 과-보호는 방지될 수 있고 보다 수직인 프로파일이 발생한다. 개시된 실시예들과 관련된 또 다른 장점은 보우의 성장 레이트가 최소화될 수도 있다는 것이다. 보호용 막이 보우가 형성되거나 달리 형성될 영역에 타깃된 방식으로 형성되기 때문에, 이 영역 아래가 아니라, 보우 영역이 보우 아래 영역들보다 큰 정도로 보호된다. 보우가 보우 영역에서 최대 CD와 보우 영역 아래 가장 좁은 CD 사이의 차로 측정될 수도 있기 때문에, 보우 아래 영역들과 비교하여 보우 영역에서 타깃된 보호는 피처 내 보우의 성장을 늦추는 결과를 발생시킨다.In this regard, the disclosed embodiments result in the formation of highly desirable (e.g., very vertical) feature profiles that indicate that they are nearly tapered. Often, in cases where all of the protective layers are highly conformal, the resulting features have a tapered shape due to the lower portion of the feature that is etched open insufficiently as a result of the over-protected and highly conformal protective layer. Conversely, if the protective film is deposited in a manner that is bowed or otherwise targeted to the area to be otherwise formed, over-protection of the area below the bow can be prevented and a more vertical profile is generated. Another advantage associated with the disclosed embodiments is that the growth rate of the bow may be minimized. Since the protective film is formed in such a way that the bow is formed or targeted in the area to be formed, the bow area is protected to a greater extent than the areas below the bow, not under this area. Since the bow may be measured as the difference between the maximum CD and the narrowest CD below the bow area, the target protection in the bow area as compared to the bow areas results in slowing the growth of the bow within the feature.

개시된 실시예들과 연관된 또 다른 장점은 피처들 내 캡핑 (capping)/클로깅 (clogging) 위험이 감소된다는 것이다. 컨포멀한 보호용 막 증착과 연관된 상대적으로 고 반응물질 플로우 레이트들 및 긴 반응물질 도즈 시간들은 증착 동안 하나 이상의 피처들의 상승된 클로깅 위험과 연관된다. 적어도 일부의 보호용 층 증착들 동안 보다 낮은 반응물질 플로우 레이트들 및/또는 보다 짧은 반응물질 도즈 시간들을 사용함으로써 (프로세싱 조건들에서 단독으로 또는 다른 변화들과 조합하여) 이러한 클로깅 위험은 최소화된다. 또한, 보호용 막 증착 동작들 중 적어도 하나 동안 반-컨포멀한 보호용 막들의 사용은 에칭 중단 또는 감속 (slow down) 을 유발하는 위험을 감소시킨다. 일부 경우들에서, 매우 컨포멀한 방식으로 측벽들 위 그리고 피처의 하단부에 증착되는 보호용 막은 피처의 추가 에칭을 방지할 수도 있다. 이 결과는 바람직하지 않다. 적어도 일부 증착 동작들에서 반-컨포멀한 방식으로 보호용 층을 증착함으로써, 이 위험은 감소된다.Another advantage associated with the disclosed embodiments is that the risk of capping / clogging in features is reduced. Relatively high reactant flow rates and long reactant dose times associated with conformal protective film deposition are associated with an increased clogging risk of one or more features during deposition. This clogging risk is minimized (either alone or in combination with other changes in processing conditions) by using lower reactant flow rates and / or shorter reactant dose times during at least some of the protective layer depositions. Also, the use of semi-conformal protective films during at least one of the protective film deposition operations reduces the risk of causing an etching break or slow down. In some cases, a protective film deposited on the sidewalls and at the bottom of the feature in a highly conformal manner may prevent further etching of the feature. This result is undesirable. By depositing the protective layer in a semi-conformal manner in at least some deposition operations, this risk is reduced.

개시된 실시예들은 다른 장점은 또한 반-컨포멀한 보호용 막들이 피처 내 상이한 깊이들에서 상이한 혼합물들의 종의 형성을 인에이블할 수도 있다는 것이다. 중성 종의 리세스된 피처 내로의 확산은 피처 내 표면들의 반응도 및 조성에 종속한다. 반-컨포멀한 보호용 막을 제공함으로써, (예를 들어, 피처의 하단 측벽들과 비교하여 피처의 상단 측벽들을 향해 선택적으로 제공되는 보호용 막과 함께) 측벽 반응도 및 조성은 상이한 피처 깊이들에서 상이할 수 있다. 이는 특정한 실시예들에서 유리할 수도 있는, 피처 내 깊이의 함수로서, 중성 종의 상이한 혼합물을 발생시킬 수도 있다. 개시된 실시예들은 상대적으로 넓은 범위의 프로세싱 온도들에 대해서도, 고품질 결과들을 발생시키는 것을 도시되었다.Another advantage of the disclosed embodiments is that the anti-conformal protective films may also enable the formation of species of different mixtures at different depths in the feature. The diffusion of neutral species into the recessed features depends on the reactivity and composition of the surfaces within the features. By providing a semi-conformal protective film, the sidewall reactivity and composition (e.g., with the protective film selectively provided toward the top sidewalls of the feature as compared to the bottom sidewalls of the feature) are different at different feature depths . This may result in different mixtures of neutral species as a function of depth in the features, which may be advantageous in certain embodiments. The disclosed embodiments are shown to generate high quality results, even for a relatively wide range of processing temperatures.

목표된 영역들 내 보호용 막의 증착 타깃팅하기 위해, 증착 조건들은 이 때의 피처의 형상/깊이에 종속하여 특정한 증착 동작을 위해 맞춤될 수도 있다. 예를 들어, 도 3e 내지 도 3i를 참조하면, 제 1 보호용 막 (320a) 은, 부분적으로 에칭된 피처 (302) 의 전체 깊이를 실질적으로 커버하도록 매우 컨포멀한 방식으로 증착된다. 증착은 제 1 보호용 막 (320a) 이 보우가 달리 형성될, 애스터리스크 (*) 로 마킹된 영역에서 측벽들을 커버한다는 것을 보장하도록 매우 컨포멀하게 맞춤된다. 반대로, 제 2 보호용 막 (320b) 은 (a) 적어도, 보우가 달리 형성될, 애스터리스크 (*) 로 마킹된 영역만큼 깊고, 그리고 (b) 피처의 하단에 도달할 정도로 깊지 않은 깊이에 도달하도록 반-컨포멀한 방식으로 증착된다. 많은 경우들에서, 반-컨포멀한 보호용 막 (320b) 은 보호용 층이 제공되지 않는다면 보우가 달리 형성될 깊이를 실질적으로 넘지 않는 깊이로 증착될 수도 있다. 일부 경우들에서, 이는 반-컨포멀한 보호용 막이 보우가 달리 형성될 깊이의 약 2 배 이하 (일부 경우들에서 약 1.5 배 이하) 인 깊이에 도달한다는 것을 의미할 수도 있다. 이들 또는 다른 경우들에서, 이는 제 2 보호용 막이 약 1 ㎛ 이하, 또는 약 0.5 ㎛ 이하, 보우가 달리 형성될 깊이 이하에 도달한다는 것을 의미할 수도 있다. 이들 또는 다른 경우들에서, 반-컨포멀한 보호용 막은 적어도 약 0.5 ㎛, 예를 들어 적어도 약 1 ㎛의 거리만큼 피처의 하단부로부터 제거되는 깊이에 도달할 수도 있다. 미리 결정된 보호용 막에 대해 목표된 깊이는 미리 결정된 시간에 피처의 기하구조 및 에칭에 사용된 조건들에 종속한다.In order to target the deposition of the protective film in the desired regions, the deposition conditions may be tailored for the particular deposition operation depending on the shape / depth of the features at this time. For example, referring to Figures 3E-3I, the first protective film 320a is deposited in a highly conformal manner to substantially cover the entire depth of the partially etched features 302. [ The deposition is highly conformal to ensure that the first protective film 320a covers the sidewalls in areas marked with an asterisk (*) where the bow will otherwise be formed. Conversely, the second protective film 320b may be (a) at least as deep as the area marked with the asterisk (*) in which the bow would otherwise be formed, and (b) reaching a depth not deep enough to reach the bottom of the feature Deposited in a semi-conformal manner. In many cases, the semi-conformal protective film 320b may be deposited to a depth that does not substantially exceed the depth at which the bow would otherwise be formed unless a protective layer is provided. In some cases, this may mean that the semi-conformal protective film reaches a depth less than about twice the depth at which the bow will otherwise be formed (in some cases about 1.5 times or less). In these or other cases, this may mean that the second protective film reaches about 1 mu m or less, or about 0.5 mu m or less, and the bow reaches a depth to be otherwise formed. In these or other instances, the semi-conformal protective film may reach a depth that is removed from the bottom of the feature by a distance of at least about 0.5 占 퐉, for example, at least about 1 占 퐉. The desired depth for the predetermined protective film depends on the geometry of the feature and the conditions used for etching at a predetermined time.

도 3e 내지 도 3i에 도시된 예는 보다 덜 컨포멀한 보호용 막을 증착하기 전에 보다 컨포멀한 보호용 막을 증착하는 것을 수반하지만, 실시예들은 이렇게 제한되지 않는다. 일부 다른 실시예들에서, 앞서 증착된 보호용 막은 나중에 증착된 보호용 막보다 덜 컨포멀할 수도 있다. 일 구현예에서, 보호용 막들은 피처가 기판 내로 더 에칭됨에 따라 보다 덜 컨포멀해진다. 상이한 구현예에서, 보호용 막들은 피처가 기판 내로 더 에칭됨에 따라 보다 컨포멀해진다. 또 다른 구현예들에서, 제 1 보호용 막은 매우 컨포멀한 방식으로 증착되고, 제 2 보호용 막은 반-컨포멀한 방식으로 증착되고, 제 3 보호용 막은 매우 컨포멀한 방식으로 증착되고, 제 1 보호용 막, 제 2 보호용 막, 및 제 3 보호용 막들은 이 순서로 증착된다. 일반적으로 말하면, 보호용 막 증착 각각은 목표된 대로 맞춤될 수 있다.The examples shown in Figures 3E-3I involve depositing a more conformal protective film before depositing the less conformal protective film, but the embodiments are not so limited. In some other embodiments, the previously deposited protective film may be less conformal than the later deposited protective film. In one embodiment, the protective films become less conformal as the features are further etched into the substrate. In a different embodiment, the protective films become more conformal as the features are further etched into the substrate. In yet other embodiments, the first protective film is deposited in a highly conformal manner, the second protective film is deposited in a semi-conformal manner, the third protective film is deposited in a highly conformal manner, The film, the second protective film, and the third protective film are deposited in this order. Generally speaking, each of the protective film depositions can be aligned as desired.

다양한 프로세싱 조건들은 증착된 보호용 막 층들의 컨포멀도 (및/또는 다른 막 특성) 을 맞추기 위해 단독으로 또는 함께 가변할 수도 있다. 상이한 보호용 막 증착들 사이에 가변할 수도 있은 예시적인 프로세싱 조건들은 압력, 반응물질 플로우 레이트, 반응물질 노출 시간, RF 시간, RF 전력, 및/또는 RF 듀티 사이클을 포함한다. RF 시간은 보호용 막이 플라즈마-기반 프로세스에서 증착되는 경우들에 대해 플라즈마를 생성/유지하도록 RF 에너지가 제공되는 지속기간을 지칭한다. RF 전력은 플라즈마를 구동하도록 사용된 RF 전력 양을 지칭한다. RF 듀티 사이클은 RF 전력이 능동적으로 인가되는 시간의 분율 (fraction) 을 지칭한다. RF 전력은 연속적인 방식 또는 펄싱된 방식으로 제공될 수도 있다.The various processing conditions may be varied alone or together to accommodate the conformality (and / or other film properties) of the deposited protective film layers. Exemplary processing conditions that may vary between different protective film depositions include pressure, reactant flow rate, reactant exposure time, RF time, RF power, and / or RF duty cycle. RF time refers to the duration that RF energy is provided to generate / sustain a plasma for those cases where the protective film is deposited in a plasma-based process. RF power refers to the amount of RF power used to drive the plasma. The RF duty cycle refers to the fraction of time that the RF power is actively applied. The RF power may be provided in a continuous or pulsed manner.

보다 높은 반응 챔버 압력이 일반적으로 보다 컨포멀한 막들을 야기한다고 여겨진다. 유사하게, 보다 높은 반응물질 플로우 레이트들 및 보다 긴 반응물질 노출 시간들은 보다 컨포멀한 막들을 야기한다고 여겨진다. 이들 인자들은 반응물질(들)이 부분적으로 에칭된 피처들에 얼마나 깊게 침투할 수 있는지에 영향을 줄 수도 있어서, 보호용 막이 얼마나 깊게 형성되는지를 제어한다. 예를 들어 반응물질들의 보다 완전한 변환으로 인해, 보다 긴 RF 시간들 및/또는 보다 높은 RF 전력들 및/또는 보다 높은 RF 듀티 사이클들이 보다 컨포멀한 막들을 야기한다고 또한 여겨진다. 이들 변수들 각각은 특정한 범위 내에서, 컨포멀도를 튜닝하는데 유효할 수도 있다. It is believed that higher reaction chamber pressures generally result in more conformal membranes. Similarly, higher reactant flow rates and longer reactant exposure times are believed to result in more conformal membranes. These factors may affect how deeply the reactive material (s) can penetrate the partially etched features, thus controlling how deep the protective film is formed. It is also believed that longer RF times and / or higher RF powers and / or higher RF duty cycles cause more conformal films, for example due to a more complete conversion of reactants. Each of these variables may be useful in tuning the conformal degree within a certain range.

순환적 증착 프로세스들에 대해, 본 명세서에 보고된 관련 프로세싱 변수들은 단일 증착 사이클 동안 사용된 변수들과 관련된다. 예를 들어, 보호용 층이 플라즈마 보조된 ALD를 통해 형성되면, RF 노출 시간 및 반응물질 전달 시간 각각은 (모든 ALD 사이클들 동안 누적되는 지속기간이 아니라) 단일 플라즈마 보조된 ALD 사이클 동안 이러한 동작들의 지속기간에 대응한다.For cyclic deposition processes, the associated processing parameters reported herein relate to the variables used during a single deposition cycle. For example, if a protective layer is formed through plasma-assisted ALD, then each of the RF exposure time and the reactant mass transfer time (not the accumulated duration for all ALD cycles) may be sustained during a single plasma assisted ALD cycle Corresponding to the period.

일 예에서, 제 1 보호용 막이 제 1 세트의 증착 조건들을 사용하여 제 1 증착 동작에서 증착되고, 제 2 보호용 막이 제 2 세트의 증착 조건들을 사용하여 제 2 증착 동작에서 증착되고, 적어도 하나의 증착 파라미터가 제 1 세트의 증착 조건들과 제 2 세트의 증착 조건들 사이에서 상이하고, 증착 파라미터는 반응 챔버 압력, 반응물질 플로우 레이트, 반응물질 도즈 시간, RF 시간 및 RF 전력으로 구성된 그룹으로부터 선택된다. 제 2 보호용 막은 제 1 보호용 막보다 낮은 압력에서 증착될 수도 있다. 제 2 보호용 막은 제 1 보호용 막보다 낮은 반응물질 플로우 레이트에서 증착될 수도 있다. 제 2 보호용 막은 제 1 보호용 막보다 짧은 반응물질 도즈 시간에서 증착될 수도 있다. 제 2 보호용 막은 제 1 보호용 막보다 짧은 RF 시간에 증착될 수도 있다. 제 2 보호용 막은 제 1 보호용 막보다 낮은 RF 전력에서 증착될 수도 있다. 제 2 보호용 막은 제 1 보호용 막보다 낮은 듀티 사이클에서 증착될 수도 있다. 특정한 예에서, 제 1 보호용 막은 연속 플라즈마를 사용하여 형성되고, 제 2 보호용 막은 펄싱된 플라즈마를 사용하여 형성된다. 제 2 보호용 막은 제 1 보호용 막 다음에 증착될 수도 있다. 다른 경우들에서, 제 2 보호용 막은 제 1 보호용 막 전에 증착될 수도 있다. 물론, 본 명세서의 방법들은 임의의 수의 상이한 증착 조건들의 세트들을 사용하여 임의의 수의 보호용 막들을 증착하도록 사용될 수 있다.In one example, a first protective film is deposited in a first deposition operation using a first set of deposition conditions, a second protective film is deposited in a second deposition operation using a second set of deposition conditions, and at least one deposition The parameters are different between the first set of deposition conditions and the second set of deposition conditions and the deposition parameters are selected from the group consisting of reaction chamber pressure, reactant flow rate, reactant dose time, RF time and RF power . The second protective film may be deposited at a lower pressure than the first protective film. The second protective film may be deposited at a lower reactant flow rate than the first protective film. The second protective film may be deposited at a shorter reagent dose time than the first protective film. The second protective film may be deposited at a shorter RF time than the first protective film. The second protective film may be deposited at a lower RF power than the first protective film. The second protective film may be deposited at a lower duty cycle than the first protective film. In a specific example, the first protective film is formed using a continuous plasma, and the second protective film is formed using pulsed plasma. The second protective film may be deposited after the first protective film. In other cases, the second protective film may be deposited before the first protective film. Of course, the methods herein can be used to deposit any number of protective films using any number of different sets of deposition conditions.

IV. 재료들 및 프로세스 동작들의 파라미터들 IV. Materials and parameters of process operations

A. 기판A. Substrate

본 명세서에 개시된 방법들은 상부에 유전체 재료들을 갖는 에칭 반도체 기판들에 대해 특히 유용하다. 예시적인 유전체 재료들은 실리콘 옥사이드들, 실리콘 나이트라이드들, 실리콘 카바이드들, 옥시나이트라이드들, 옥시카바이드들, 카보-나이트라이드들, 이들 재료들의 도핑된 (예를 들어, 붕소, 인, 등으로 도핑된) 버전들, 및 이들 재료들의 임의의 조합들로부터의 라미네이트들을 포함한다. 특정한 예시적인 재료들은 SiO2, SiN, SiON, SiOC, SiCN, 등의 화학량론적 및 비-화학량론적 제제들을 포함한다. 상기 주지된 바와 같이, 에칭되는 유전체 재료는 2 이상의 재료의 타입/층을 포함할 수도 있다. 특정한 경우들에서, 유전체 재료는 SiN 및 SiO2의 교번하는 층들 또는 폴리실리콘 및 SiO2의 교번하는 층들로 제공될 수도 있다. 다른 상세들은 상기 제공되었다. 기판은 피처들이 에칭될 곳을 규정하는 위에 놓인 (overlying) 마스크 층을 가질 수도 있다. 특정한 경우들에서, 마스크 층은 Si이고, 두께 약 500 내지 1500 ㎚의 두께를 가질 수도 있다.The methods disclosed herein are particularly useful for etching semiconductor substrates having dielectric materials on top. Exemplary dielectric materials include silicon oxides, silicon nitrides, silicon carbides, oxynitrides, oxycarbides, carbo-nitrides, doped (e.g., doped with boron, ≪ / RTI > versions), and laminates from any combination of these materials. Specific exemplary materials and stoichiometric ratio of SiO 2, SiN, SiON, SiOC , SiCN, etc. - comprises stoichiometric formulations. As noted above, the etched dielectric material may comprise more than one type / layer of material. In certain cases, the dielectric material may be provided with alternating layers of SiN and SiO 2 or alternating layers of polysilicon and SiO 2 . Other details were provided above. The substrate may have a masking layer overlying that defines where the features are to be etched. In certain instances, the mask layer is Si and may have a thickness of about 500 to 1500 nm.

B. 에칭 프로세스B. Etching process

다양한 실시예들에서, 에칭 프로세스는 반응 챔버 내로 (종종 샤워헤드를 통해) 화학적 에천트를 흘리는 단계, 그 중에서 (inter alia) 에천트로부터 플라즈마를 생성하는 단계, 및 기판을 플라즈마에 노출하는 단계를 수반하는 반응성 이온 에칭 프로세스이다. 플라즈마는 에천트 화합물(들)을 중성 종 및 이온 종 (예를 들어, CF, CF2 및 CF3과 같은 대전되거나 중성 재료들) 으로 분해한다. 플라즈마는 많은 경우들에서, 용량 결합된 플라즈마이지만, 다른 타입들의 플라즈마가 적절히 사용될 수도 있다. 플라즈마 내 이온들은 웨이퍼를 향해 지향되고 유전체 재료로 하여금 충돌시 에칭되게 한다.In various embodiments, the etching process includes flowing a chemical etchant (often through a showerhead) into the reaction chamber, creating a plasma from the etchant ( inter alia ), and exposing the substrate to a plasma Followed by a reactive ion etching process. Plasma decomposes the etchant compound (s) into neutral species and ionic species (e.g., charged or neutral materials such as CF 4 , CF 2, and CF 3 ). Plasma is, in many cases, capacitively coupled plasma, but other types of plasma may be used as appropriate. The ions in the plasma are directed towards the wafer and cause the dielectric material to be etched at impact.

에칭 프로세스를 수행하도록 사용될 수도 있는 예시적인 장치는 CA, Fremont 소재의 Lam Research Corporation으로부터 입수가능한 2300® FLEX™ 제품군의 반응성 이온 에칭 반응기들을 포함한다. 이 타입의 에칭 반응기는 또한 다음의 미국 특허들에 기술되고, 이들 각각은 본 명세서에 참조로서 인용된다: 미국 특허 제 8,552,334 호, 및 미국 특허 제 6,841,943 호.An exemplary device that may be used to perform the etching process comprises reactive ion etch reactor of 2300 ® FLEX ™ family, available from Lam Research Corporation of CA, Fremont material. Etch reactors of this type are also described in the following US patents, each of which is incorporated herein by reference: U.S. Pat. No. 8,552,334, and U.S. Pat. No. 6,841,943.

다양한 반응물질 옵션들이 피처들을 유전체 재료 내로 에칭하는데 가용하다. 특정한 경우들에서, 에칭 화학물질은 하나 이상의 플루오로카본들을 포함한다. 이들 또는 다른 경우들에서, 에칭 화학물질은 NF3과 같은 다른 에천트들을 포함할 수도 있다. 하나 이상의 공-반응물질들이 또한 제공될 수도 있다. 일부 경우들에서 산소 (O2) 가 공-반응물질로서 제공된다. 산소는 보호용 폴리머 측벽 코팅 (예를 들어, 도 3a 내지 도 3d의 제 1 측벽 코팅 (304)) 의 형성을 완화시키는 것을 보조할 수도 있다.A variety of reactive material options are available to etch the features into the dielectric material. In certain instances, the etch chemistry comprises one or more fluorocarbons. In these or other instances, the etch chemistry may include other etchants such as NF 3 . One or more co-reactants may also be provided. In some cases, oxygen (O 2 ) is provided as a co-reactant. Oxygen may assist in mitigating the formation of a protective polymer sidewall coating (e.g., the first sidewall coating 304 of Figures 3A-3D).

특정한 구현예들에서, 에칭 화학물질은 플루오로카본들 및 산소의 조합을 포함한다. 예를 들어, 일 예에서 에칭 화학물질은 C4F6, C4F8, N2, CO, CF4, 및 O2를 포함한다. 다른 관례적인 에칭 화학물질들이 또한 사용될 수도 있고, 비-관례적인 화학물질들이 사용될 수도 있다. 플루오로카본들은 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 레이트로 흐를 수도 있다. C4F6 및 C4F8이 사용되면, C4F6의 플로우는 약 10 내지 200 sccm의 범위일 수도 있고 C4F8의 플로우는 약 10 내지 200 sccm일 수도 있다. 산소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있고. 질소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. 테트라플루오로메탄의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10 내지 200 sccm의 범위일 수도 있다. 일산화탄소의 플로우는 약 0 내지 500 sccm, 예를 들어 약 10-200 sccm의 범위일 수도 있다. 이들 레이트들은 대략 50 리터의 반응기 볼륨에 적절하다.In certain embodiments, the etch chemistry comprises a combination of fluorocarbons and oxygen. For example, in one example, the etch chemistry includes C 4 F 6 , C 4 F 8 , N 2 , CO, CF 4 , and O 2 . Other conventional etching chemistries may also be used, and non-conventional chemistries may be used. The fluorocarbons may flow at rates of about 0 to 500 sccm, such as about 10 to 200 sccm. If C 4 F 6 and C 4 F 8 are used, the flow of C 4 F 6 may range from about 10 to 200 sccm, and the flow of C 4 F 8 may be between about 10 and 200 sccm. The flow of oxygen may range from about 0 to 500 sccm, for example from about 10 to 200 sccm. The flow of nitrogen may range from about 0 to 500 sccm, for example from about 10 to 200 sccm. The flow of tetrafluoromethane may range from about 0 to 500 sccm, for example from about 10 to 200 sccm. The flow of carbon monoxide may range from about 0 to 500 sccm, for example, about 10-200 sccm. These rates are appropriate for reactor volumes of approximately 50 liters.

일부 실시예들에서, 에칭 동안 기판 온도는 약 30 내지 200 ℃이다. 일부 실시예들에서, 에칭 동안 압력은 약 5 내지 80 mTorr이다. 이온 에너지는 예를 들어 약 1 내지 10 ㎸와 같이, 상대적으로 높을 수도 있다. 이온 에너지는 인가된 RF 전력에 의해 결정된다. 다양한 경우들에서, 듀얼-주파수 RF 전력이 플라즈마를 생성하도록 사용된다. 따라서, RF 전력은 제 1 주파수 컴포넌트 (예를 들어, 약 2 ㎒) 및 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 를 포함할 수도 있다. 상이한 전력들이 주파수 컴포넌트 각각에 제공될 수도 있다. 예를 들어, 제 1 주파수 컴포넌트 (예를 들어, 약 2 ㎒) 는 약 3 내지 24 ㎾, 예를 들어 약 10 ㎾의 전력에서 제공될 수도 있고, 제 2 주파수 컴포넌트 (예를 들어, 약 60 ㎒) 는 보다 낮은 전력, 예를 들어 약 0.5 내지 10 ㎾, 예를 들어 약 2 ㎾에서 제공될 수도 있다. 일부 실시예들에서, 플라즈마를 생성하기 위해 RF 전력의 3 상이한 주파수들이 사용된다. 예를 들어, 조합은 2 ㎒, 27 ㎒, 및 60 ㎒일 수 있다. 제 3 주파수 컴포넌트 (예를 들어 약 27 ㎒) 에 대한 전력 레벨들은 제 2 주파수 컴포넌트에 대해 상기 명시된 전력들과 유사할 수도 있다. 이들 전력 레벨들은 RF 전력이 단일 300 ㎜ 웨이퍼로 전달된다고 가정한다. 전력 레벨들은 부가적인 기판들에 대한 기판 면적 및/또는 다른 사이즈들의 기판들에 기초하여 선형으로 스케일링될 수 있다 (따라서 기판으로 전달된 균일한 전력 밀도를 유지한다). 일부 실시예들에서, 에칭 동안 인가된 RF 전력은 약 100 내지 40,000 ㎐의 반복 레이트로 보다 높은 전력과 보다 낮은 전력 사이에서 변조될 수도 있다.In some embodiments, the substrate temperature during etching is about 30 to 200 占 폚. In some embodiments, the pressure during etching is about 5 to 80 mTorr. The ion energy may be relatively high, such as, for example, about 1 to 10 kV. The ion energy is determined by the applied RF power. In various cases, dual-frequency RF power is used to generate the plasma. Thus, the RF power may comprise a first frequency component (e.g., about 2 MHz) and a second frequency component (e.g., about 60 MHz). Different powers may be provided for each of the frequency components. For example, a first frequency component (e.g., about 2 MHz) may be provided at a power of about 3 to 24 kW, e.g., about 10 kW, and a second frequency component (e.g., ) May be provided at lower power, for example from about 0.5 to 10 kW, for example about 2 kW. In some embodiments, three different frequencies of RF power are used to generate the plasma. For example, the combination may be 2 MHz, 27 MHz, and 60 MHz. The power levels for the third frequency component (e.g., about 27 MHz) may be similar to the specified powers for the second frequency component. These power levels assume that RF power is delivered to a single 300 mm wafer. The power levels can be linearly scaled based on the substrate area for additional substrates and / or substrates of different sizes (thus maintaining a uniform power density delivered to the substrate). In some embodiments, the RF power applied during etching may be modulated between higher power and lower power at a repetition rate of about 100 to 40,000 Hz.

에칭 프로세스의 사이클 각각은 어느 정도 유전체 재료를 에칭한다. 사이클 각각 동안 에칭된 거리는 약 10 내지 500 ㎚, 예를 들어 약 50 내지 200 ㎚일 수도 있다. 총 에칭 깊이는 특정한 애플리케이션에 종속될 것이다. 일부 경우들 (예를 들어, DRAM) 에 대해, 총 에칭 깊이는 약 1.5 내지 2 ㎛일 수도 있다. 다른 경우들 (예를 들어, 3D NAND) 에 대해, 총 에칭 깊이는 적어도 약 3 ㎛, 예를 들어 적어도 약 4 ㎛일 수도 있다. 이들 또는 다른 경우들에서, 총 에칭 깊이는 약 5 ㎛ 이하일 수도 있다.Each cycle of the etching process etches the dielectric material to some extent. The etched distance during each cycle may be from about 10 to 500 nm, for example from about 50 to 200 nm. The total etch depth will depend on the particular application. For some cases (e.g., DRAM), the total etch depth may be about 1.5 to 2 microns. For other cases (e.g., 3D NAND), the total etch depth may be at least about 3 microns, e.g., at least about 4 microns. In these or other cases, the total etch depth may be less than or equal to about 5 탆.

도 3a 내지 도 3d의 논의에 설명된 바와 같이, 에칭 프로세스는 제 1 측벽 코팅 (예를 들어, 폴리머일 수도 있는, 제 1 측벽 코팅 (304)) 을 생성할 수 있다. 그러나, 이 측벽 코팅의 깊이는 피처의 상부 부분 근방 영역으로 제한될 수도 있고, 측벽 보호가 또한 필요한, 피처 내로 전혀 연장하지 않을 수도 있다. 따라서, 본 명세서에 기술된 바와 같이, 에칭된 피처의 전체 깊이를 실질적으로 커버하는 측벽 코팅을 형성하기 위해, 별도의 증착 동작이 수행된다.As described in the discussion of FIGS. 3A-3D, the etch process may produce a first sidewall coating (e. G., A first sidewall coating 304, which may be a polymer). However, the depth of the sidewall coating may be limited to the region near the upper portion of the feature, and sidewall protection may also be required, which may not extend at all into the feature. Thus, as described herein, a separate deposition operation is performed to form a sidewall coating that substantially covers the entire depth of the etched features.

일부 프로세스들에서, 보호용 측벽 코팅 (예를 들어, 도 3c 및 도 3d의 제 2 측벽 코팅 (310)) 을 증착하는 동작은 제 1 타입의 막의 증착을 발생시키고, 에칭 동작은 제 2 타입의 막을 형성하도록 이 제 1 타입의 막을 변경한다. 제 2 타입의 막은 제 1 타입의 막보다 에칭 내성일 수도 있다. 예를 들어, 증착 동작은 붕소 나이트라이드 (BN) 막의 형성을 수반할 수도 있고, 이는 에칭 동작 동안 붕소 옥사이드 (BO) 막으로 프로세싱된다. 에칭 화학물질에 산소의 포함은 이 변화를 적어도 부분적으로 구동할 수도 있다. 붕소 옥사이드 막은 에칭에 특히 내성이 있을 수도 있어서, 측벽들을 오버-에칭하는 것에 대해 매우 우수한 보호를 제공한다.In some processes, the act of depositing a protective sidewall coating (e. G., The second sidewall coating 310 of FIGS. 3C and 3D) results in the deposition of a film of the first type, Lt; RTI ID = 0.0 > 1 < / RTI > The second type of film may be more etch resistant than the first type of film. For example, the deposition operation may involve formation of a boron nitride (BN) film, which is processed into a boron oxide (BO) film during the etching operation. The inclusion of oxygen in the etch chemistry may at least partially drive this change. The boron oxide film may be particularly resistant to etching, thus providing very good protection against over-etching the sidewalls.

C. 증착 프로세스C. Deposition Process

증착 프로세스는 에칭된 피처들 내의 측벽들 상에 보호용 층을 증착하도록 주로 수행된다. 증착 프로세스는 예를 들어, 관련된 보호용 층이 증착될 때 피처의 형상에 기초하여 특정한 증착 동작에 대해 튜닝될 수도 있다. 피처가 보다 완전히 에칭됨에 따라, 피처 형상이 변화되기 때문에, 증착 조건들은 변화하는 피처 형상을 수용하도록 변화될 수도 있다. 또한, 보호용 층의 특정한 특성들이 상이한 증착 동작들에 대해 변화될 수도 있다. 일 예에서, 보호용 층의 컨포멀도는 피처를 완전히 에칭하는 경우 가변될 수도 있다 (예를 들어, 앞서 증착된 보호용 층이 나중에 증착된 보호용 층과 상이한 컨포멀도로 형성된다). 또 다른 예에서, 보호용 층의 두께, 밀도, 및/또는 조성은 피처를 완전히 에칭하는 동안 변화할 수도 있다 (예를 들어, 앞서 증착된 보호용 층이 나중에 증착된 보호용 층과 비교하여 두께, 밀도, 또는 조성을 갖는다).The deposition process is mainly performed to deposit a protective layer on the sidewalls in the etched features. The deposition process may be tuned for a particular deposition operation, for example, based on the shape of the feature when the associated protective layer is deposited. As the features are more fully etched, since the feature shape is changed, the deposition conditions may be changed to accommodate the varying feature shapes. In addition, certain characteristics of the protective layer may be changed for different deposition operations. In one example, the conformality of the protective layer may vary when the features are completely etched (e.g., the previously deposited protective layer is formed with a conformal different from the later deposited protective layer). In yet another example, the thickness, density, and / or composition of the protective layer may vary during complete etching of the feature (e.g., the protective layer previously deposited may have a thickness, density, Or composition).

일부 경우들에서, 피처 내로 깊게 연장하는 것이 보호용 층에 유리하다. 고 종횡비 피처들 내에서 깊은 보호용 층의 형성은 상대적으로 저 부착 계수들을 갖는 반응물질들에 의해 인에이블될 수도 있다. 또한, 흡착-기반 증착에 의존하는 반응 메커니즘들 (예를 들어, ALD 반응들, MLD 반응들, 및 SAM 반응들) 은, 특히, 상대적으로 높은 압력들, 높은 반응물질 플로우 레이트들, 긴 반응물질 도즈 시간들, 긴 RF 시간들, 높은 RF 전력들, 그리고 높은 RF 듀티 사이클들에서 에칭된 피처들 내에서 깊은 보호용 층의 형성을 촉진할 수 있다. 이들 또는 다른 경우들에서, 반-컨포멀한 방식으로 증착되는 보호용 층에 대해 유리할 수도 있고, 측벽들의 상단부들 근방에서 보다 두껍게, 그리고 측벽들의 하단부 근방에서 상대적으로 보다 얇게 증착된다 (또는 증착되지 않는다) 는 것을 의미한다. 매우 컨포멀한 그리고 반-컨포멀한 보호용 층 증착들은, 예를 들어 도 3e 내지 도 3i와 관련하여 기술된 바와 같이 일부 경우들에서 단일 실시예로 조합될 수도 있다.In some cases, it is advantageous for the protective layer to extend deep into the feature. The formation of a deep protective layer within high aspect ratio features may be enabled by reactive materials having relatively low adhesion coefficients. In addition, the reaction mechanisms (e.g., ALD reactions, MLD reactions, and SAM reactions) that depend on the adsorption-based deposition can be particularly beneficial for relatively high pressures, high reactant flow rates, Dose times, long RF times, high RF powers, and high RF duty cycles can facilitate the formation of a deep protective layer within the etched features. In these or other cases, it may be advantageous for the protective layer to be deposited in a semi-conformal manner, be thicker near the tops of the sidewalls, and relatively thinner (or not) deposited near the bottom of the sidewalls ) Means that. Very conformal and semi-conformal protective layer depositions may be combined into a single embodiment in some cases, for example as described in connection with Figures 3e-3i.

보호용 층의 증착은 피처가 부분적으로 에칭된 후 시작된다. 도 2의 논의에서 주지된 바와 같이, 증착 동작은 피처가 유전체 재료 내로 보다 깊게 에칭될 때, 부가적인 측벽 보호를 형성하도록 에칭 동작과 함께 순환될 수도 있다. 일부 경우들에서, 보호용 층의 증착은 피처가 최종 깊이의 적어도 약 1/3까지 에칭된 후 또는 될 때 시작된다. 일부 실시예들에서, 보호용 층의 증착은 일단 피처가 적어도 약 2, 적어도 약 5, 적어도 약 10, 적어도 약 15, 적어도 약 20, 또는 적어도 약 30의 종횡비에 도달하면 시작된다. 이들 또는 다른 경우들에서, 증착은 피처가 약 4, 약 10, 약 15, 약 20, 약 30, 약 40, 또는 약 50의 종횡비에 도달하기 전에 시작될 수도 있다. 일부 실시예들에서, 증착은 피처가 적어도 약 1 ㎛ 깊이로, 또는 적어도 약 1.5 ㎛ 깊이가 (예를 들어, 최종 피처 깊이가 3 내지 4 ㎛인 3D NAND 실시예들에서) 된 후 시작된다. 다른 실시예들에서, 증착은 피처가 적어도 약 600 ㎚ 깊이로, 또는 적어도 약 800 ㎚ 깊이 (예를 들어, 최종 피처 깊이가 1.5 내지 2 ㎛ 깊이인 DRAM 실시예들에서) 가 된 후 시작된다. 보호용 층의 증착을 개시하기 위한 최적의 시간은 보우를 형성하기 위해 측벽들이 달리 오버에칭되기 직전이다. 정확한 이 발생 타이밍은 에칭될 피처의 형상, 에칭될 재료, 에칭 및 보호용 층을 증착하는데 사용된 화학물질, 및 관련된 재료들을 에칭 및 증착하는데 사용된 프로세스 조건들에 종속한다.Deposition of the protective layer begins after the features are partially etched. As noted in the discussion of FIG. 2, the deposition operation may be cycled with the etching operation to create additional sidewall protection when the features are etched deeper into the dielectric material. In some cases, the deposition of the protective layer begins when the feature is etched to at least about 1/3 of the final depth. In some embodiments, the deposition of the protective layer begins once the features have reached an aspect ratio of at least about 2, at least about 5, at least about 10, at least about 15, at least about 20, or at least about 30. In these or other instances, the deposition may begin before the feature reaches an aspect ratio of about 4, about 10, about 15, about 20, about 30, about 40, or about 50. In some embodiments, the deposition begins after the feature is at least about 1 占 퐉 deep, or at least about 1.5 占 퐉 depth (e.g., in 3D NAND embodiments with a final feature depth of between 3 and 4 占 퐉). In other embodiments, the deposition begins after the feature has been at least about 600 nm deep, or at least about 800 nm deep (e.g., in DRAM embodiments with a final feature depth of 1.5 to 2 탆 depth). The optimal time for initiating the deposition of the protective layer is just before the side walls are over-etched to form the bow. The exact timing of this generation depends on the shape of the feature to be etched, the material to be etched, the chemical used to deposit the etch and the protective layer, and the process conditions used to etch and deposit the related materials.

증착 프로세스 동안 형성되는 보호용 층은 다양한 조성들을 가질 수도 있다. 설명된 바와 같이, 보호용 층은 에칭된 피처 내로 깊이 침투할 수도 있고 또는 침투하지 못할 수도 있고, 종종 피처를 에칭하도록 사용된 에칭 화학물질에 상대적으로 내성이 있다. 일부 경우들에서 보호용 층 (또는 보호용 층들 중 하나) 은 세라믹 재료이거나 유기 폴리머이다. 유기, 비-폴리머 막들이 또한 사용될 수도 있다. 예시적인 무기 재료들은 이로 제한되는 것은 아니지만, 붕소-함유 재료들 예컨대 붕소 옥사이드들 (BxOy) 및 붕소 나이트라이드들 (BxNy) 의 화학량론적 또는 비-화학량론적 제제들을 포함할 수도 있다. 다른 예들은 실리콘-함유 재료들 예컨대 실리콘 옥사이드들 (SixOy), 실리콘 나이트라이드들 (SixNy), 실리콘 카바이드들 (SixCy), 실리콘 옥시나이트라이드들 (SixOyNz), 실리콘 옥시카바이드들 (SixOyCz), 실리콘 옥시설파이드들 (SixOySz) 의 화학량론적 또는 비-화학량론적 제제들을 포함한다. 다른 예들은 금속-함유 재료들 예컨대 금속 옥사이드들 , 금속 나이트라이드들 , 금속 카바이드들, 및 이들의 조합들의 화학량론적 또는 비-화학량론적 제제들을 포함한다. 다른 예들은 탄소-폴리머 막들을 포함한다.The protective layer formed during the deposition process may have various compositions. As described, the protective layer may or may not penetrate deep into the etched features, and is often relatively resistant to etch chemistries used to etch the features. In some cases, the protective layer (or one of the protective layers) is a ceramic material or an organic polymer. Organic, non-polymeric membranes may also be used. Exemplary inorganic materials may include, but are not limited to, stoichiometric or non-stoichiometric formulations of boron-containing materials such as boron oxides (B x O y ) and boron nitrides (B x N y ) have. Other examples of silicon-to-containing materials, for example silicon oxide (Si x O y), silicon nitride (Si x N y), silicon carbide the (Si x C y), silicon oxynitride (Si x O y N z ), silicon oxycarbides (Si x O y C z ), and silicon oxysulfides (Si x O y S z ). Other examples include stoichiometric or non-stoichiometric formulations of metal-containing materials such as metal oxides, metal nitrides, metal carbides, and combinations thereof. Other examples include carbon-polymer films.

예시적인 유기 재료들은 폴리올레핀들, 예를 들어 일부 경우들에서, 폴리플루오로올레핀들을 포함할 수도 있다. 일 특정한 예는 폴리테트라플루오로에틸렌이다. 어떤 폴리플루오로올레핀들을 형성하는데 사용된 전구체 단편은 매우 낮은 부착 계수를 갖고 따라서 에칭된 피처 내로 깊게 침투하는데 우수한, CF2 (특정한 경우들에서 헥사플루오로프로필렌 옥사이드 (HFPO) 로부터 나올 수도 있는) 이다. 다른 예들은 붕소 카바이드들 또는 실리콘 카바이드들의 화학량론적 및 비-화학량론적 제제들을 포함할 수도 있다. 다른 실시예들에서, 증착 프로세스 동안 형성되는 보호용 층은 금속 옥사이드, 금속 나이트라이드, 또는 금속 카바이드일 수도 있다.Exemplary organic materials may include polyolefins, for example, in some cases, polyfluoroolefins. One particular example is polytetrafluoroethylene. The precursor fragments used to form certain polyfluoroolefins are CF 2 (which may come from hexafluoropropylene oxide (HFPO) in certain cases), which has a very low coefficient of adhesion and is therefore well penetrated deep into the etched features . Other examples may include stoichiometric and non-stoichiometric formulations of boron carbides or silicon carbides. In other embodiments, the protective layer formed during the deposition process may be a metal oxide, a metal nitride, or a metal carbide.

특정한 실시예들에서, 증착 프로세스 동안 형성되는 보호용 층은 유기 폴리머이다. 일부 경우들에서 유기 폴리머는 폴리아미드 또는 폴리에스테르이다. 특정한 경우 폴리아미드 보호용 층은 아실 클로라이드 및 디아민의 조합으로부터 형성된다. 일부 다른 경우들에서, 폴리아미드 보호용 층은 산 안하이드라이드 및 디아민의 조합으로부터 형성될 수도 있다. 특정한 다른 실시예들에서, 폴리에스테르 보호용 층은 아실 클로라이드 및 디올의 조합으로부터 형성될 수도 있다. 일부 실시예들에서 폴리에스테르 보호용 층은 디올과 산 안드하이드라이드의 조합으로부터 형성될 수도 있다. 일부 구현예들에서, 보호용 층은 유기 금속 전구체 및 디아민의 조합으로부터 형성된 금속-함유 폴리머일 수도 있다. 일부 다른 구현예들에서, 보호용 층은 유기 금속 전구체 및 디올의 조합으로부터 형성된 금속-함유 폴리머일 수도 있다. 예시적인 산 안하이드라이드들은, 이로 제한되는 것은 아니지만, 말산 안하이드라이드를 포함한다. 예시적인 금속 유기 전구체들은, 이로 제한되는 것은 아니지만, 트리메틸알루미늄을 포함한다. 일부 특정한 예들에서, 보호용 층은 말로닐 디클로라이드 및 에틸렌디아민의 조합으로부터 형성된 폴리아미드 층이다. 이러한 반응물질들은 다양한 실시예들에서 보호용 층을 형성하기 위해 MLD 프로세스에 사용될 수도 있다.In certain embodiments, the protective layer formed during the deposition process is an organic polymer. In some cases, the organic polymer is a polyamide or polyester. In certain instances, the polyamide protective layer is formed from a combination of acyl chloride and diamine. In some other instances, the polyamide protective layer may be formed from a combination of acid anhydride and diamine. In certain other embodiments, the polyester protective layer may be formed from a combination of an acyl chloride and a diol. In some embodiments, the polyester protective layer may be formed from a combination of diol and acid and hydride. In some embodiments, the protective layer may be a metal-containing polymer formed from a combination of an organometallic precursor and a diamine. In some other embodiments, the protective layer may be a metal-containing polymer formed from a combination of an organometallic precursor and a diol. Exemplary acid anhydrides include, but are not limited to, malic acid anhydrides. Exemplary metalorganic precursors include, but are not limited to, trimethylaluminum. In some specific examples, the protective layer is a polyamide layer formed from a combination of malonyl dichloride and ethylenediamine. These reactive materials may be used in the MLD process to form a protective layer in various embodiments.

보호용 층이 붕소를 포함하면, 붕소-함유 반응물질이 사용될 수도 있다. 예시적인 붕소-함유 반응물질들은, 이로 제한되는 것은 아니지만, 트리이소프로필 보레이트 ([(CH3)2CHO]3B), 트리메틸붕소-d9 (B(CD3)3), 트리페닐보란 ((C6H5)3B), 및 트리스(펜타플루오로페닐)보란 ((C6F5)3B) 을 포함한다. 붕소-함유 반응물질들의 다른 예들은 붕소 트리클로라이드 (BCl3), 보란 (BH3), 디보란 (B2H6), 붕소 트리플루오라이드 (BF3), 및 트리메틸 보레이트 (B(OCH3)3) 를 포함한다. 특정한 예에서, 붕소-함유 반응물질은: B2H6, BCl3, BF3, 및 이들의 조합들로 구성된 그룹으로부터 선택된다. 순환적 ALD 또는 ALD-유사 증착 반응들이 붕소-함유 보호용 층을 증착할 수도 있다. 대안적으로, 비-순환적 프로세스들 예컨대 벌크 CVD 증착이 붕소-함유 보호용 층을 증착할 수도 있다.If the protective layer comprises boron, a boron-containing reactant may be used. Exemplary boron-containing reactants include, but are not limited to, triisopropylborate ([(CH 3 ) 2 CHO] 3 B), trimethylboron-d 9 (B (CD 3 ) 3 ), triphenylborane (C 6 H 5 ) 3 B), and tris (pentafluorophenyl) borane ((C 6 F 5 ) 3 B). Boron - Other examples of containing the reactants are boron trichloride (BCl 3), borane (BH 3), diborane (B 2 H 6), boron trifluoride (BF 3), and trimethylborate (B (OCH 3) 3 ). In a particular example, the boron-containing reactant is selected from the group consisting of: B 2 H 6 , BCl 3 , BF 3 , and combinations thereof. Cyclic ALD or ALD-like deposition reactions may also deposit a boron-containing protective layer. Alternatively, non-cyclic processes such as bulk CVD deposition may deposit a boron-containing protective layer.

보호용 층이 실리콘을 포함하면, 실리콘-함유 반응물질이 사용될 수도 있다. 실리콘-함유 반응물질은 예를 들어, 실란, 할로실란 또는 아미노실란일 수도 있다. 실란은 수소기 및/또는 탄소기를 함유하지만, 할로겐을 함유하지 않는다. 실란들의 예들은 실란 (SiH4), 디실란 (Si2H6), 및 메틸실란, 에틸실란, 이소프로필실란, t-부틸실란, 디메틸실란, 디에틸실란, 디-t-부틸실란, 아릴실란, sec-부틸실란, 덱실실란 (thexylsilane), 이소아밀실란 (isoamylsilane), t-부틸디실란, 디-t-부틸디실란, 등과 같은 유기 실란들이다. 할로실란은 적어도 하나의 할로겐기를 포함하고, 수소기 및/또는 탄소기를 포함하거나 포함하지 않을 수도 있다. 할로실란들의 예들은 요오드실란들, 브로모실란들, 클로로실란들 및 플루오로실란들이다. 할로실란들, 특히 플루오로실란들이 실리콘 재료들을 에칭할 수 있는 반응성 할라이드 종들을 형성할 수도 있지만, 본 명세서에 기술된 특정한 실시예들에서, 실리콘-함유 반응물질은 플라즈마가 점화될 때 존재하지 않는다. 구체적인 클로로실란들은 테트라클로로실란 (SiCl4), 트리클로로실란 (HSiCl3), 디클로로실란 (H2SiCl2), 모노클로로실란 (ClSiH3), 클로로아릴실란, 클로로메틸실란, 디클로로메틸실란, 클로로디메틸실란, 클로로에틸실란, t-부틸클로로실란, 디-t-부틸클로로실란, 클로로이소프로필실란, 클로로-sec-부틸실란, t-부틸디메틸클로로실란, 덱실디메틸클로로실란, 등이다. 일 특정한 브로모실란은 SiBr4이다. 아미노실란은 실리콘 원자에 결합된 적어도 하나의 질소 원자를 포함하지만, 또한 수소, 산소, 할로겐 및 탄소를 함유할 수도 있다. 아미노실란들의 예들은 모노-, 디-, 트리- 및 테트라-아미노실란 (각각 H3Si(NH2)4, H2Si(NH2)2, HSi(NH2)3 및 Si(NH2)4), 및 모노-, 디-, 트리- 및 테트라-아미노실란들, 예를 들어, t-부틸아미노실란, 메틸아미노실란, tert-부틸실란아미노, BTBAS (bis(tertiarybutylamino)silane (SiH2(NHC(CH3)3)2), tert-부틸 실릴카바메이트, SiH(CH3)-(N(CH3)2)2, SiHCl-(N(CH3)2)2, (Si(CH3)2NH)3 등으로 치환된다. 아미노실란의 다른 예는 트리실릴아민 (N(SiH3)3) 이다. 특정한 예에서, 실리콘-함유 반응물질은 SiCl4, SiH4, SiF4, SiBr4, 및 이들의 조합들로 구성된 그룹으로부터 선택된다. 순환적 ALD 또는 ALD-유사 증착 반응들 실리콘-함유 보호용 층을 증착할 수도 있다. 대안적으로, 벌크 CVD 증착과 같은 비-순환적 프로세스들은 실리콘-함유 보호용 층을 증착할 수도 있다. 특정한 실시예들에서, 실리콘 함유 전구체는 실리콘 옥사이드 보호용 코팅을 생성하도록 아산화질소 및/또는 분자 산소와 같은 산화제와 반응한다.If the protective layer comprises silicon, a silicon-containing reactive material may be used. The silicon-containing reactant may be, for example, silane, halosilane or aminosilane. The silane contains a hydrogen group and / or a carbon group, but does not contain a halogen. Examples of silanes are silane (SiH 4 ), disilane (Si 2 H 6 ), and silane such as methylsilane, ethylsilane, isopropylsilane, t-butylsilane, dimethylsilane, diethylsilane, di- Organosilanes such as silane, sec-butylsilane, thexylsilane, isoamylsilane, t-butyldisilane, di-t-butyldisilane, and the like. The halosilane contains at least one halogen group and may or may not contain a hydrogen group and / or a carbon group. Examples of halosilanes are iodosilanes, bromosilanes, chlorosilanes and fluorosilanes. While halosilanes, particularly fluorosilanes, may form reactive halide species capable of etching silicon materials, in certain embodiments described herein, the silicon-containing reactant is not present when the plasma is ignited . Specific chlorosilanes include tetrachlorosilane (SiCl 4 ), trichlorosilane (HSiCl 3 ), dichlorosilane (H 2 SiCl 2 ), monochlorosilane (ClSiH 3 ), chloroarylsilane, chloromethylsilane, dichloromethylsilane, chloro Butylsilane, dimethylsilane, chloroethylsilane, t-butylchlorosilane, di-t-butylchlorosilane, chloroisopropylsilane, chloro-sec-butylsilane, t-butyldimethylchlorosilane and decyldimethylchlorosilane. One particular bromosilane is SiBr 4 . Aminosilanes contain at least one nitrogen atom bonded to a silicon atom, but may also contain hydrogen, oxygen, halogen and carbon. Examples of aminosilanes are mono-, di-, tri- and tetra-aminosilanes (H 3 Si (NH 2 ) 4 , H 2 Si (NH 2 ) 2 , HSi (NH 2 ) 3 and Si (NH 2 ) 4 ), and mono-, di-, tri- and tetra-aminosilanes such as t-butylaminosilane, methylaminosilane, tert-butylsilanamino, bis (tertiarybutylamino) silane (SiH 2 NHC (CH 3) 3) 2 ), tert- butyl-silyl-carbamate, SiH (CH 3) - ( N (CH 3) 2) 2, SiHCl- (N (CH 3) 2) 2, (Si (CH 3 ) 2 NH) 3. Another example of an aminosilane is trisilylamine (N (SiH 3 ) 3 ). In a particular example, the silicon-containing reactant is SiCl 4 , SiH 4 , SiF 4 , SiBr 4 Cyclic processes, such as bulk CVD deposition, may be used to deposit silicon-containing protective layers, such as silicon-containing protective layers. Silicon- -Containing protective layer may also be deposited. In some embodiments, the silicon-containing precursor reacts with an oxidizing agent such as nitrous oxide and / or molecular oxygen to produce a silicon oxide protective coating.

보호용 막이 질소-예를 들어, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 또는 붕소 나이트라이드-를 함유하면, 질소-함유 반응물질이 사용될 수도 있다. 질소-함유 반응물질은 적어도 하나의 질소, 예를 들어, 질소, 암모니아, 하이드라진, 메틸아민, 디메틸아민, 에틸아민, 이소프로필아민, t-부틸아민, 디-t-부틸아민, 사이클로프로필아민, sec-부틸아민, 사이클로부틸아민, 이소아밀아민, 2 내지 메틸부탄-2-아민, 트리메틸아민, 디이소프로필아민, 디에틸이소프로필아민, 디-t-부틸하이드라진과 같은 아민들 (예를 들어, 아민 함유 탄소), 및 아닐린들, 피리딘들, 및 벤질아민둘과 같은 아민들을 함유하는 방향족을 함유한다. 아민들은 1원계, 2원계, 3원계 또는 4원계 (예를 들어, 테트라알킬암모늄 화합물들) 일 수도 있다. 질소-함유 반응물질은 질소 이외의 헤테로 원자들, 예를 들어, 히드록실아민, t-부틸옥시카르보닐 아민을 함유할 수도 있고 N-t-부틸 히드록실아민은 질소-함유 반응물질이다. 또 다른 예는 아산화질소이다.If the protective film contains nitrogen - for example, silicon nitride, silicon oxynitride, or boron nitride - a nitrogen-containing reactant may be used. The nitrogen-containing reactant may comprise at least one nitrogen, such as nitrogen, ammonia, hydrazine, methylamine, dimethylamine, ethylamine, isopropylamine, t-butylamine, di- Amines such as sec-butylamine, cyclobutylamine, isoamylamine, 2-methylbutane-2-amine, trimethylamine, diisopropylamine, diethylisopropylamine, di- , Amine containing carbon), and amines such as anilines, pyridines, and benzylamines. The amines may be monovalent, binary, ternary or quaternary (e.g., tetraalkylammonium compounds). The nitrogen-containing reactant may contain heteroatoms other than nitrogen, for example, hydroxylamine, t-butyloxycarbonylamine, and Nt-butylhydroxylamine is a nitrogen-containing reactant. Another example is nitrous oxide.

보호용 막이 산소 - 예를 들어, 실리콘 옥사이드, 붕소 옥사이드, 또는 금속 옥사이드-를 포함하면, 산소-함유 반응물질이 사용될 수도 있다. 산소-함유 반응물질들의 예들은 이로 제한되는 것은 아니지만, 산소, 오존, 아산화 질소, 일산화 질소, 이산화 질소, 일산화 탄소, 이산화 탄소, 산화 술폰, 산소-함유 하이드로카본 (CxHyOz), 물, 이들의 혼합물들, 등을 포함한다. 개시된 전구체들은 제한하는 것으로 의도되지 않는다.If the protective film comprises oxygen - for example, silicon oxide, boron oxide, or metal oxide - an oxygen-containing reactant may be used. Oxygen - for example, by containing reactants are limited to this but, oxygen, ozone, nitrous oxide, nitrogen monoxide, nitrogen dioxide, carbon monoxide, carbon dioxide, oxidation sulfone, oxygen-containing hydrocarbon (C x H y O z), Water, mixtures thereof, and the like. The disclosed precursors are not intended to be limiting.

보호용 코팅이 유기 폴리머를 함유할 때, 저 부착 계수 전구체가 사용된다. 이러한 전구체들의 예들은 CF2 단편들을 생성하는 전구체들을 포함한다.When the protective coating contains an organic polymer, a low adhesion coefficient precursor is used. Examples of such precursors include precursors that produce CF 2 fragments.

다른 반응물질들은 또한 당업자에게 공지된 바와 같이 사용될 수도 있다. 예를 들어 보호용 막이 금속 (예를 들어, 금속 옥사이드, 금속 나이트라이드, 금속 카바이드, 등) 을 포함하는 경우, 금속-함유 반응물질이 사용될 수도 있다. 예시적인 금속들은 이로 제한되는 것은 아니지만, 텅스텐, 티타늄, 탄탈, 루테늄, 알루미늄, 철 및 하프늄을 포함한다.Other reactive materials may also be used as is known to those skilled in the art. For example, if the protective film comprises a metal (e.g., metal oxide, metal nitride, metal carbide, etc.), a metal-containing reactant may be used. Exemplary metals include, but are not limited to, tungsten, titanium, tantalum, ruthenium, aluminum, iron, and hafnium.

예시적인 알루미늄-함유 반응물질들은, 이로 제한되는 것은 아니지만, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 트리이소부틸알루미늄, 트리메틸알루미늄, 및 트리스(디메틸아미도)알루미늄(III), 등을 포함한다.Exemplary aluminum-containing reactants include, but are not limited to, aluminum tris (2,2,6,6-tetramethyl-3,5-heptanedionate), triisobutyl aluminum, trimethyl aluminum, and tris Amido) aluminum (III), and the like.

예시적인 텅스텐-함유 반응물질들은, 이로 제한되는 것은 아니지만, 비스(부틸사이클로펜타디에닐)텅스텐(IV) 디이오다이드, 비스(tert-부틸이미노)비스(tert-부틸아미노)텅스텐, 비스(tert-부틸이미노)비스(디메틸아미노)텅스텐(VI), 비스(사이클로펜타디에닐)텅스텐(IV) 디클로라이드, 비스(사이클로펜타디테닐)텅스텐(IV) 디하이드라이드, 비스(이소프로필사이클로펜타디에닐)텅스텐(IV) 디하이드라이드, 사이클로펜타디에닐텅스텐(II) 트리카르보닐 하이드라이드, 테트라카르보닐(1,5-사이클로옥타디엔)텅스텐(0), 트리아민텅스텐(IV) 트리카르보닐, 텅스텐 헥사카르보닐, 등을 포함한다.Exemplary tungsten-containing reactants include, but are not limited to, bis (butylcyclopentadienyl) tungsten (IV) diiodide, bis (tert- butylamino) (cyclopentadienyl) tungsten (IV) dichloride, bis (cyclopentadienyl) tungsten (IV) dihydride, bis (dimethylamino) tungsten Tungsten (IV) dihydride, cyclopentadienyl tungsten (II) tricarbonyl hydride, tetracarbonyl (1,5-cyclooctadiene) tungsten (0), triamine tungsten Carbonyl, tungsten hexacarbonyl, and the like.

예시적인 티타늄-함유 반응물질들은, 이로 제한되는 것은 아니지만, 비스(tert-부틸사이클로펜타디에닐)티타늄(IV) 디클로라이드, 테트라키스(디에틸아미도)티타늄(IV), 테트라키스(디메틸아미도)티타늄(IV), 테트라키스(에틸메틸아미도)티타늄(IV), 티타늄(IV) 디이소프로폭사이드비스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 티타늄(IV) 이소프로폭사이드, 티타늄 테트라클로라이드, 등을 포함한다.Exemplary titanium-containing reactants include, but are not limited to, bis (tert-butylcyclopentadienyl) titanium (IV) dichloride, tetrakis (diethylamido) titanium (IV), tetrakis Titanium (IV), tetrakis (ethylmethylamido) titanium (IV), titanium (IV) diisopropoxide bis (2,2,6,6-tetramethyl-3,5-heptanedionate) , Titanium (IV) isopropoxide, titanium tetrachloride, and the like.

예시적인 탄탈-함유 반응물질들은, 이로 제한되는 것은 아니지만, 펜타키스(디메틸아미노)탄탈(V), 탄탈(V) 에톡사이드, 트리스(디에틸아미도)(tert-부틸이미도)탄탈(V), 트리스(에틸메틸아미도)(tert-부틸이미도)탄탈(V), 등을 포함한다.Exemplary tantalum-containing reactants include, but are not limited to, pentac (dimethylamino) tantalum (V), tantalum (V) ethoxide, tris (diethylamido) ), Tris (ethylmethylamido) (tert-butylimido) tantalum (V), and the like.

예시적인 루테늄-함유 반응물질들은, 이로 제한되는 것은 아니지만, 비스(사이클로펜타디에닐)루테늄(II), 비스(에틸사이클로펜타디에닐)루테늄(II), 비스(펜타메틸사이클로펜타디에닐)루테늄(II), 트리루테늄 도데카카르보닐, 등을 포함한다.Exemplary ruthenium-containing reactants include, but are not limited to, bis (cyclopentadienyl) ruthenium (II), bis (ethylcyclopentadienyl) ruthenium (II), bis (pentamethylcyclopentadienyl) ruthenium (II), triruthenium dodecacarbonyl, and the like.

예시적인 철-함유 반응물질들은, 이로 제한되는 것은 아니지만, [1,1'-비스(디페닐포스피노)페로센]테트라카르보닐몰리브덴(0), 비스(펜타메틸사이클로펜타디에닐)철(II), 1,1'-디에틸페로센, 철(0) 펜타카르보닐, 철(III) 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트), 등을 포함한다.Exemplary iron-containing reactants include, but are not limited to, [1,1'-bis (diphenylphosphino) ferrocene] tetracarbonylmolybdenum (0), bis (pentamethylcyclopentadienyl) ), 1,1'-diethylferrocene, iron (0) pentacarbonyl, iron (III) tris (2,2,6,6-tetramethyl-3,5-heptanedionate) and the like.

예시적인 하프늄-함유 반응물질들은, 이로 제한되는 것은 아니지만, 비스(tert-부틸사이클로펜타디에닐)디메틸하프늄(IV), 비스(메틸-η5-사이클로펜타디에닐)디메틸하프늄, 비스(메틸-η5-사이클로펜타디에닐)메톡시메틸하프늄, 비스(트리메틸실릴)아미도하프늄(IV) 클로라이드, 디메틸비스(사이클로펜타디에닐)하프늄(IV), 하프늄(IV) tert-부톡사이드, 하프늄 이소프로폭사이드 이소프로판올, 테트라키스(디에틸아미도)하프늄(IV), 테트라키스(디메틸아미도)하프늄(IV), 테트라키스(에틸메틸아미도)하프늄(IV), 등을 포함한다.Exemplary hafnium-containing reactants include but are not limited to bis (tert-butylcyclopentadienyl) dimethyl hafnium (IV), bis (methyl-? 5-cyclopentadienyl) dimethyl hafnium, bis (Cyclopentadienyl) hafnium (IV), hafnium (IV) tert-butoxide, hafnium isopropoxy (cyclopentadienyl) methoxymethyl hafnium, bis (trimethylsilyl) amido hafnium (Diethylamido) hafnium (IV), tetrakis (dimethylamido) hafnium (IV), tetrakis (ethylmethylamido) hafnium (IV), and the like.

유사하게, 보호용 막이 탄소를 포함하면, 탄소-함유 반응물질이 사용될 수도 있다.Similarly, if the protective film comprises carbon, a carbon-containing reactive material may be used.

반응물질 조합들의 몇몇 특정한 예들이 제공되지만, 이들 예들은 제한하는 것으로 의도되지 않는다. 일 예에서, 붕소-함유 전구체 막이 B2H6, BCl3 또는 BF3과 같은 붕소-함유 반응물질을 기판 표면에 부착함으로써 형성된다. 전구체 막은 산화 또는 질화 플라즈마로의 노출을 통해 보호용 막으로 변환된다 (예를 들어, 플라즈마는 O2, N2, NH3, N2O, H2, 및 이들의 조합들로부터 생성된다).Some specific examples of reactive material combinations are provided, but these examples are not intended to be limiting. In one example, a boron-containing precursor film is formed by attaching a boron-containing reactant such as B 2 H 6 , BCl 3, or BF 3 to the substrate surface. The precursor film is converted to a protective film by exposure to an oxidizing or nitridation plasma (e.g., the plasma is generated from O 2 , N 2 , NH 3 , N 2 O, H 2 , and combinations thereof).

특정한 예에서, BCl3는 붕소-함유 전구체 층을 형성하도록 흡착되고, 이어서 붕소 나이트라이드 보호용 막의 형성을 구동하는, 플라즈마가 N2 및 H2의 조합으로부터 생성된다. 반응이 ALD와 같은 순환적 프로세스를 통해 발생할 수도 있다. 유사한 예에서, 반응은 기판이 플라즈마에 노출되는 동안 BCl3, N2 및 H2가 모두 동시에 제공되는 CVD와 같은 연속 프로세스를 통해 발생할 수도 있다. 붕소 나이트라이드 막의 형성 후, 기판이 더 에칭될 수도 있다. 에칭 화학물질은 붕소 옥사이드를 형성하기 위해 붕소 나이트라이드 막과 반응할 수 있는, 산소 (다른 에칭 화학물질, 예를 들어, 플루오로카본들 예컨대 C4F6 및/또는 C4F8과 함께) 를 포함할 수도 있다. 붕소 옥사이드는 특히 플루오로카본계 에칭 화학물질에 특히 내성이 있어서, 오버-에칭 측벽들에 대한 우수한 보호를 제공한다.In a particular example, BCl 3 is adsorbed to form a boron-containing precursor layer, and then a plasma is generated from the combination of N 2 and H 2 , which drives the formation of a boron nitride protective film. The reaction may occur through a cyclic process such as ALD. In a similar example, the reaction may occur through a continuous process, such as CVD, in which both BCl 3 , N 2, and H 2 are simultaneously provided while the substrate is exposed to the plasma. After formation of the boron nitride film, the substrate may be further etched. The etch chemistry includes oxygen (along with other etch chemistries such as fluorocarbons such as C 4 F 6 and / or C 4 F 8 ) that can react with the boron nitride film to form the boron oxide, . ≪ / RTI > Boron oxides are particularly resistant to fluorocarbon-based etch chemistries in particular, providing excellent protection against over-etched sidewalls.

또 다른 예에서, 실리콘 함유 종 (예를 들어, SiCl4, SiH4, SiF4, SiBr4, 등) 이 실리콘-함유 전구체 막을 형성하기 위해 기판의 표면 상에 흡착된다. 실리콘-함유 전구체 막은 O2, N2, NH3, N2O, H2, 및 이들의 조합들로부터 생성된 플라즈마에 노출함으로써 실리콘 옥사이드 또는 실리콘 나이트라이드로 변환될 수도 있다. 에칭되는 유전체 재료가 실리콘 옥사이드를 포함하면, 실리콘 나이트라이드와 같은 보호용 층을 형성하는데 바람직할 수도 있다 (그리고 반대도 된다).In another example, a silicon-containing species (e.g., SiCl 4, SiH 4, SiF 4, SiBr 4, and so on) the silicon-adsorbed on the surface of the substrate to form a film containing precursor. The silicon-containing precursor film may be converted to silicon oxide or silicon nitride by exposure to a plasma generated from O 2 , N 2 , NH 3 , N 2 O, H 2 , and combinations thereof. If the etched dielectric material comprises silicon oxide, it may be desirable (and vice versa) to form a protective layer such as silicon nitride.

상기 주지된 바와 같이, 하나 이상의 보호용 층들을 형성하도록 사용된 전구체(들)는 상대적으로 낮은 부착 계수들을 가질 수도 있어서, 전구체들로 하여금 매우 컨포멀한 보호용 막을 형성하기 위해 에칭된 피처들 내로 깊게 침투하게 한다. 일부 경우들에서, (관련된 증착 조건들에서) 전구체들의 부착 계수는 적어도 하나의 보호용 층들의 형성 동안 약 0.05 이하, 예를 들어 약 0.001 이하일 수도 있다. 보다 높은 부착 계수 전구체(들)는 반-컨포멀한 보호용 막들을 형성하는 것이 바람직한 경우들에서 사용될 수도 있다.As noted above, the precursor (s) used to form one or more protective layers may have relatively low adhesion coefficients so that the precursors may penetrate deeply into the etched features to form a highly conformal protective film . In some cases, the adhesion coefficient of the precursors (in the related deposition conditions) may be about 0.05 or less, e.g., about 0.001 or less, during formation of the at least one protective layer. The higher adhesion coefficient precursor (s) may be used in cases where it is desired to form semi-conformal protective films.

반응 메커니즘은 순환적 (예를 들어, ALD) 일 수도 있고 또는 연속적 (예를 들어, CVD) 일 수도 있다. 목표된 측벽 위치들에서 보호용 측벽 막의 형성을 발생시키는 임의의 방법이 사용될 수도 있다. 언급된 바와 같이, ALD, MLD, 및 SAM 반응들은 튜닝가능한 컨포멀도 및 자기-제한된 특성들로 인해 이 목적에 특히 잘 맞을 수도 있다. 플라즈마 보조된 ALD는 튜닝가능한 컨포멀도에 특히 잘 맞을 수도 있다. 그러나, 다른 타입들의 반응들은 (특히 보호용 막이 제공되지 않는다면 보우가 형성되거나 달리 형성되는 영역들에서) 에칭된 피처의 측벽들을 보호하도록 목표된 위치들에서 형성될 수 있는 한 사용될 수도 있다. ALD 및 CVD 반응들을 위한 기본 동작들은 도 2의 동작 205과 관련하여 상기 기술되었다. 간략하게, 플라즈마 보조된 ALD 반응들은 동작들: (a) 흡착된 전구체 층을 형성하기 위해 제 1 반응물질의 전달, (b) 반응 챔버로부터 제 1 반응물질을 제거하기 위한 선택가능한 퍼지, (c) 종종 플라즈마의 형성시 제공된, 제 2 반응물질의 전달, (d) 과잉 반응물질을 제거하기 위한 선택가능한 퍼지, 및 (e) 막이 목표된 두께에 도달할 때까지 (a) 내지 (d) 를 반복하는 동작을 순환적으로 수행하는 것을 수반한다. 반응물질들은 분리된 시간들로 제공되고 반응이 표면 반응이기 때문에, 막은 흡착 제한된다. 이는 전체 리세스된 피처들을 라이닝할 수 있는 매우 컨포멀한 막들의 형성을 발생시킨다. 반대로, 플라즈마 보조된 CVD 반응들은 기판이 플라즈마에 노출되는 동안 기판에 반응물질(들)을 연속적으로 전달하는 것을 수반한다. CVD 반응들은 기판 표면 상에 반응 산물들을 증착하는 가스 상 반응들이다. 상기 언급된 바와 같이, MLD 및 SAM 반응들은 본 명세서에 참조로서 인용된 특정한 특허들 또는 특허 출원들에 더 기술된다. 간략하게, MLD 반응들은 2 번의 반-반응들을 수반하는 ALD-유사 사이클들을 사용하여 유기 폴리머의 박막들을 증착한다. SAM 반응들은 헤드 그룹 (group) 및 테일 (tail) 그룹을 갖는 단일 전구체를 사용하여 유기 재료의 흡착-제한된 박막들을 증착한다.The reaction mechanism may be cyclical (e.g., ALD) or continuous (e.g., CVD). Any method of generating the formation of the protective sidewall film at the desired sidewall locations may be used. As noted, ALD, MLD, and SAM responses may be particularly well suited for this purpose due to tunable conformality and self-limiting properties. Plasma assisted ALD may be particularly well suited for tunable conformals. However, other types of reactions may be used as long as they can be formed at the desired locations to protect the sidewalls of the etched features (in areas where the bow is formed or otherwise formed, especially if a protective film is not provided). The basic operations for ALD and CVD reactions have been described above in connection with operation 205 of FIG. Briefly, plasma-assisted ALD reactions are performed in the following order: operations: (a) transfer of a first reactant to form an adsorbed precursor layer, (b) selectable purge to remove a first reactant from the reaction chamber, (D) a selectable purge to remove the excess material, and (e) a second purge gas containing (a) through (d) until the film reaches the desired thickness. It involves carrying out the iterative operation cyclically. Since the reactants are provided in separate times and the reaction is a surface reaction, the membrane is adsorptive limited. This results in the formation of highly conformal films that can liner the entire recessed features. Conversely, plasma-assisted CVD reactions involve continuously transferring the reactant (s) to the substrate while the substrate is exposed to the plasma. CVD reactions are gas phase reactions that deposit reaction products on the substrate surface. As mentioned above, MLD and SAM reactions are further described in the specific patents or patent applications cited herein. Briefly, MLD reactions deposit thin films of organic polymers using ALD-like cycles involving two half-reactions. SAM reactions use a single precursor having a head group and a tail group to deposit adsorption-limited films of organic materials.

이하의 반응 조건들은 보호용 막의 적어도 하나의 층을 형성하기 위한 증착 반응이 ALD 방법들을 통해 발생하는 특정한 실시예들에 사용될 수도 있다. 기판 온도는 약 0 내지 500 ℃, 예를 들어 약 20 내지 200 ℃로 유지될 수도 있다. 압력은 약 100 또는 200 mTorr만큼 낮고 약 1, 2, 또는 3 Torr만큼 높게 유지될 수도 있다. 이온 에너지는, 예를 들어 약 1 ㎸ 이하로 상대적으로 낮을 수도 있다. 플라즈마를 생성하도록 사용된 RF 주파수는 약 60 ㎒일 수도 있지만, 다른 주파수들이 또한 사용될 수도 있다. RF 전력은 수 백 W, 예를 들어 약 500 W 이하, 약 400 W 이하, 또는 약 300 W 이하 (전력은 단일 300 ㎜ 웨이퍼로 전달된다고 가정하고, 부가적인 또는 상이하게 사이징된 기판들에 대해 기판 면적에 기초하여 전력 선형으로 스케일링) 일 수도 있다. ALD 사이클 각각 동안, 흡착 반응물질은 약 0.5 내지 20 초의 지속기간 동안 약 50 내지 1000 sccm의 플로우 레이트로 전달될 수도 있다. 제 1 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다. 플라즈마는 약 0.5 내지 120 초의 지속기간 동안, 약 50 내지 1000 sccm의 반응물질 (반응물질과 함께 제공된 모든 불활성 가스는 제외하고) 플로우 레이트로 기판에 노출될 수도 있다. 플라즈마 노출 동안 수소의 플로우 레이트는 약 0 내지 1000 sccm일 수도 있다. RF 후 퍼지는 약 0 내지 60 초의 지속기간을 가질 수도 있다.The following reaction conditions may be used in certain embodiments in which the deposition reaction to form at least one layer of the protective film occurs through ALD methods. The substrate temperature may be maintained at about 0 to 500 캜, for example about 20 to 200 캜. The pressure may be as low as about 100 or 200 mTorr and may be maintained as high as about 1, 2, or 3 Torr. The ion energy may be relatively low, for example below about 1 kV. The RF frequency used to generate the plasma may be about 60 MHz, although other frequencies may also be used. The RF power is assumed to be several hundred W, for example about 500 W or less, about 400 W or less, or about 300 W or less (power is delivered to a single 300 mm wafer, Scaling power linearly based on area). During each ALD cycle, the adsorbate material may be delivered at a flow rate of about 50 to 1000 sccm for a duration of about 0.5 to 20 seconds. The first spreading may have a duration of about 0 to 60 seconds. The plasma may be exposed to the substrate at a flow rate of about 50 to 1000 sccm of reactant (except for all inert gases provided with the reactants) for a duration of about 0.5 to 120 seconds. The flow rate of hydrogen during plasma exposure may be about 0 to 1000 sccm. And may have a duration of about 0 to 60 seconds after RF spreading.

다음의 반응 조건들은 보호용 막의 적어도 하나의 층을 형성하기 위한 증착 반응이 CVD 방법들을 통해 발생하는 특정한 실시예들에서 사용될 수도 있다. 기판 온도는 약 0 내지 500 ℃, 예를 들어 약 20 내지 200 ℃로 유지될 수도 있다. 압력은 약 100 내지 3000 mT로 유지될 수도 있다. 플라즈마를 생성하도록 사용된 RF 주파수는 2 내지 60 ㎒일 수도 있다. 플라즈마를 생성하도록 사용된 RF 전력은 약 50 내지 2000 W, 예를 들어 약 100 내지 800 W (단일 300 ㎜ 기판을 가정함) 일 수도 있다. 반응물질 전달 및 플라즈마 노출의 지속기간은 약 1 내지 180 초일 수도 있다. 플로우 레이트들은 특정한 반응물질들에 종속된다. 일 예에서, BCl3은 약 50 내지 1000 sccm의 플로우 레이트로 제공되고, N2는 약 50 내지 1000 sccm의 레이트, H2는 약 50 내지 1000 sccm의 레이트로 BCl3, N2 및 H2 이 제공된다. ALD 및 CVD 반응 조건들은 가이드로서 제공되고 제한하는 것으로 의도되지 않는다.The following reaction conditions may be used in certain embodiments in which the deposition reaction to form at least one layer of the protective film occurs via CVD methods. The substrate temperature may be maintained at about 0 to 500 캜, for example about 20 to 200 캜. The pressure may be maintained at about 100 to 3000 mT. The RF frequency used to generate the plasma may be 2 to 60 MHz. The RF power used to generate the plasma may be about 50 to 2000 W, for example about 100 to 800 W (assuming a single 300 mm substrate). The duration of reactive mass transfer and plasma exposure may be from about 1 to 180 seconds. The flow rates are dependent on the particular reactants. In one example, BCl 3 is provided at a flow rate of about 50 to 1000 sccm, N 2 is a rate of about 50 to 1000 sccm, H 2 is BCl 3 , N 2, and H 2 at a rate of about 50 to 1000 sccm / RTI > ALD and CVD reaction conditions are provided as a guide and are not intended to be limiting.

V. 장치 V. apparatus

본 명세서에 기술된 방법들은 임의의 적합한 장치 또는 장치의 조합에 의해 수행될 수도 있다. 적합한 장치는 프로세스 동작들을 달성하기 위한 하드웨어 및 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 실시예들에서, 하드웨어는 프로세스 툴에 포함된 하나 이상의 프로세스 스테이션들을 포함할 수도 있다. 일 프로세스 스테이션은 에칭 스테이션일 수도 있고 또 다른 프로세스 스테이션은 증착 스테이션일 수도 있다. 또 다른 실시예에서, 에칭 및 증착은 단일 스테이션/챔버에서 발생한다.The methods described herein may be performed by any suitable device or combination of devices. Suitable devices include hardware to achieve process operations and system controllers having instructions for controlling process operations according to the present invention. For example, in some embodiments, the hardware may include one or more process stations included in the process tool. One process station may be an etching station and another process station may be a deposition station. In yet another embodiment, etching and deposition occurs in a single station / chamber.

예를 들어, 도 4a 내지 도 4c는 본 명세서에 기술된 에칭 동작들을 수행하기 위해 사용될 수도 있는 조정가능한 용량 결합된 한정된 RF 플라즈마 반응기 (400) 의 실시예를 예시한다. 도시된 바와 같이, 진공 챔버 (402) 는 하부 전극 (406) 을 하우징하는 내부 공간을 둘러싸는 챔버 하우징 (404) 을 포함한다. 챔버 (402) 의 상부 부분에서, 상부 전극 (408) 은 하부 전극 (406) 으로부터 수직으로 이격된다. 상부 및 하부 전극들 (408, 606) 의 평면 표면들은 실질적으로 평행하고 전극들 사이의 수직 방향에 직교한다. 바람직하게 상부 및 하부 전극들 (408, 606) 은 원형이고 수직 축에 대해 동축이다. 상부 전극 (408) 의 하부 표면은 하부 전극 (406) 의 상부 표면과 마주본다. 이격되어 마주보는 전극 표면들은 전극 표면들 사이의 조정 가능한 갭 (410) 을 규정한다. 동작 동안, 하부 전극 (406) 에는 RF 전력 공급부 (매칭) (420) 에 의해 RF 전력이 공급된다. RF 전력은 RF 공급 도관 (422), RF 스트랩 (424) 및 RF 전력 부재 (426) 를 통해 하부 전극 (406) 에 공급된다. 접지 차폐부 (436) 는 하부 전극 (406) 에 보다 균일한 RF 장을 제공하도록 RF 전력 부재 (426) 를 둘러쌀 수도 있다. 전체 내용이 참조로서 본 명세서에 인용되는, (전체 내용이 참조로서 본 명세서에 인용된) 공동으로 소유된 미국 특허 제 7,732,728 호에 기술된 바와 같이, 웨이퍼는 웨이퍼 포트 (482) 를 통해 삽입되고 프로세싱을 위해 하부 전극 (406) 상의 갭 (410) 내에 지지되고, 프로세스 가스가 갭 (410) 에 공급되고 RF 전력에 의해 플라즈마 상태로 여기된다. 상부 전극 (408) 은 전력 공급되거나 (power) 접지될 수 있다.For example, FIGS. 4A-4C illustrate an embodiment of an adjustable capacitive coupled confined RF plasma reactor 400 that may be used to perform the etching operations described herein. As shown, the vacuum chamber 402 includes a chamber housing 404 enclosing an interior space for housing the lower electrode 406. In the upper portion of the chamber 402, the upper electrode 408 is vertically spaced from the lower electrode 406. The planar surfaces of the upper and lower electrodes 408 and 606 are substantially parallel and orthogonal to the vertical direction between the electrodes. The upper and lower electrodes 408 and 606 are preferably circular and coaxial with respect to the vertical axis. The lower surface of the upper electrode 408 faces the upper surface of the lower electrode 406. The spaced apart electrode surfaces define an adjustable gap 410 between the electrode surfaces. During operation, the lower electrode 406 is supplied with RF power by an RF power supply (matching) 420. RF power is supplied to the lower electrode 406 via the RF supply conduit 422, the RF strap 424 and the RF power member 426. The ground shield 436 may surround the RF power member 426 to provide a more uniform RF field to the lower electrode 406. As described in commonly owned U. S. Patent No. 7,732, 728 (the entire content of which is incorporated herein by reference), the entirety of which is incorporated herein by reference, a wafer is inserted through the wafer port 482 and processed And the process gas is supplied to the gap 410 and excited into the plasma state by the RF power. The upper electrode 408 may be powered or grounded.

도 4a 내지 도 4c에 도시된 실시예에서, 하부 전극 (406) 은 하부 전극 지지 플레이트 (416) 상에 지지된다. 하부 전극 (406) 과 하부 전극 지지 플레이트 (416) 사이에 개재된 절연체 링 (414) 은 지지 플레이트 (416) 로부터 하부 전극 (406) 을 절연한다.In the embodiment shown in Figs. 4A to 4C, the lower electrode 406 is supported on the lower electrode support plate 416. Fig. An insulator ring 414 interposed between the lower electrode 406 and the lower electrode support plate 416 insulates the lower electrode 406 from the support plate 416.

RF 바이어스 하우징 (430) 은 RF 바이어스 하우징 보울 (bowl) (432) 상에 하부 전극 (406) 을 지지한다. 보울 (432) 은 RF 바이어스 하우징 (430) 의 암 (434) 에 의해 도관 지지 플레이트 (438) 에 챔버 벽 플레이트 (418) 내의 개구를 통해 연결된다. 바람직한 실시예에서, RF 바이어스 하우징 보울 (432) 과 RF 바이어스 하우징 암 (434) 은 일 컴포넌트로서 일체형으로 형성되지만, 암 (434) 과 보울 (432) 은 함께 볼트 결합되거나 연결된 2 개의 별개의 컴포넌트들일 수 있다.The RF bias housing 430 supports the lower electrode 406 on an RF bias housing bowl 432. The bowl 432 is connected to the conduit support plate 438 via an opening in the chamber wall plate 418 by the arm 434 of the RF bias housing 430. In a preferred embodiment, the RF bias housing bowl 432 and the RF bias housing arm 434 are integrally formed as one component, while the arm 434 and the bowl 432 are two separate components that are bolted together or connected together .

RF 바이어스 하우징 암 (434) 은 RF 전력을 지나가게 하기 위한 하나 이상의 중공형 통로들 및 가스 냉각제, 액체 냉각제, RF 에너지, 리프트 핀 제어를 위한 케이블들, 진공 챔버 (402) 의 외부로부터 진공 챔버 (402) 의 내부로 하부 전극 (406) 의 후면 상의 공간에서의 전기적 모니터링 및 작동 신호들과 같은 설비를 포함한다. RF 공급 도관 (422) 은 RF 바이어스 하우징 암 (434) 으로부터 절연되고, RF 바이어스 하우징 암 (434) 은 RF 전력 공급부 (420) 로의 RF 전력에 대한 복귀 경로를 제공한다. 설비 도관 (440) 은 설비 컴포넌트들에 통로를 제공한다. 설비 컴포넌트들의 추가의 상세사항들은 미국 특허 제 5,948,704 호 및 제 7,732,728 호에 기술되고 기술의 간략함을 위해 여기에 도시되지 않는다. 갭 (410) 은 제한 링 어셈블리 또는 슈라우드 (미도시) 에 의해 바람직하게 둘러싸이고, 그 상세사항들은 공동으로 소유되고 본 명세서에 참조로서 인용된 미국 특허 제 7,740,736 호에서 발견될 수 있다. 진공 챔버 (402) 의 내부는 진공 포털 (portal) (480) 을 통해 진공 펌프로의 연결에 의해 저압으로 유지된다.The RF bias housing arm 434 includes one or more hollow passageways for passing RF power and cables for controlling gas coolant, liquid coolant, RF energy, lift pin, vacuum chamber 402 from the outside of the vacuum chamber 402 402, and electrical monitoring and actuation signals in the space on the back side of the lower electrode 406. [ RF supply conduit 422 is isolated from RF bias housing arm 434 and RF bias housing arm 434 provides a return path for RF power to RF power supply 420. The facility conduit 440 provides a path to the plant components. Additional details of the plant components are described in U.S. Patent Nos. 5,948,704 and 7,732,728 and are not shown here for the sake of brevity. The gap 410 is preferably surrounded by a confinement ring assembly or a shroud (not shown), the details of which are commonly owned and can be found in U.S. Patent 7,740,736, which is incorporated herein by reference. The interior of the vacuum chamber 402 is maintained at a low pressure by connection to a vacuum pump through a vacuum portal (480).

도관 지지 플레이트 (438) 는 구동 (actuation) 메커니즘 (442) 에 부착된다. 구동 메커니즘의 상세사항들은 상기와 같이 전체가 참조로서 본 명세서에 인용된 공동으로 소유된 미국 특허 제 7,732,728 호에 기술된다. 서보 기계 모터, 스텝퍼 모터 등과 같은, 구동 메커니즘 (442) 은 예를 들어, 볼 나사를 회전시키기 위한 모터 및 볼 나사와 같은 나사 기어 (446) 에 의해, 수직의 선형 베어링 (444) 에 부착된다. 갭 (410) 의 크기를 조정하기 위한 동작 동안, 구동 메커니즘 (442) 은 수직의 선형 베어링 (444) 을 따라 이동한다. 도 4a는 구동 메커니즘 (442) 이 작은 갭 (410a) 을 발생시키는 선형 베어링 (444) 상의 고 위치에 있을 때의 배열을 예시한다. 도 4b는 구동 메커니즘 (442) 이 선형 베어링 (444) 상의 중간 위치에 있을 때의 배열을 예시한다. 도시된 바와 같이, 하부 전극 (406), RF 바이어스 하우징 (430), 도관 지지 플레이트 (438), RF 전력 공급부 (420) 는 모두 챔버 하우징 (404) 및 상부 전극 (408) 에 대해 하부로 이동하고, 중간 크기 갭 (410b) 을 발생시킨다.The conduit support plate 438 is attached to an actuation mechanism 442. Details of the drive mechanism are described in commonly owned U.S. Patent No. 7,732,728, the entire disclosure of which is incorporated herein by reference in its entirety. Drive mechanism 442, such as a servo motor, stepper motor, etc., is attached to vertical linear bearing 444 by a screw gear 446, such as, for example, a motor for rotating the ball screw and a ball screw. During operation to adjust the size of the gap 410, the drive mechanism 442 moves along the vertical linear bearing 444. 4A illustrates an arrangement when the drive mechanism 442 is in a high position on a linear bearing 444 generating a small gap 410a. 4B illustrates an arrangement when the drive mechanism 442 is in an intermediate position on the linear bearing 444. [ As shown, the lower electrode 406, the RF bias housing 430, the conduit support plate 438, and the RF power supply 420 all move downwardly relative to the chamber housing 404 and the upper electrode 408 , Resulting in medium gap 410b.

도 4c는 구동 메커니즘 (442) 이 선형 베어링 상의 저 위치에 있을 때 큰 갭 (410c) 을 예시한다. 바람직하게, 상부 및 하부 전극들 (408, 406) 은 갭 조정 동안 동축으로 유지되고 갭에 걸친 상부 전극 및 하부 전극의 대면하는 표면들은 평행하게 유지된다.4C illustrates a large gap 410c when the drive mechanism 442 is in a low position on the linear bearing. Preferably, the upper and lower electrodes 408, 406 remain coaxial during gap adjustment and the facing surfaces of the upper and lower electrodes across the gap remain parallel.

이 실시예는 예를 들어, 300 ㎜ 웨이퍼들과 같은 큰 직경 기판 또는 평판 디스플레이들에 걸쳐 균일한 에칭을 유지하도록, 멀티-단계 프로세스 레시피들 (BARC, HARC, 및 STRIP, 등) 동안 CCP 챔버 (402) 내의 하부 및 상부 전극들 (406, 408) 사이의 갭 (410) 이 조정되게 한다. 특히, 이 챔버는 하부 및 상부 전극들 (406, 408) 사이에 조정 가능한 갭을 제공하는데 필수적인 선형 운동을 허용하는 기계적 장치에 속한다.This embodiment can be used in a CCP chamber (not shown) for multi-step process recipes (BARC, HARC, and STRIP, etc.) to maintain a uniform etch across large diameter substrates or flat panel displays, 402 to adjust the gap 410 between the lower and upper electrodes 406, 408. In particular, the chamber belongs to a mechanical device that allows for linear movement, which is essential to provide an adjustable gap between the lower and upper electrodes 406, 408.

도 4a는 근위 단부에서 도관 지지 플레이트 (438) 에 시일되고 원위 단부에서 챔버 벽 플레이트 (418) 의 계단형 플랜지 (428) 에 시일되는 측면으로 편향된 벨로즈 (bellows) (450) 를 예시한다. 계단형 플랜지의 내부 직경은 RF 바이어스 하우징 암 (434) 이 통과하는 챔버 벽 플레이트 (418) 내에 개구 (412) 를 규정한다. 벨로우즈 (450) 의 원위 단부는 클램프 링 (452) 에 의해 클램핑된다.4A illustrates a bellows 450 that is sealed to the conduit support plate 438 at the proximal end and laterally deflected to be sealed to the stepped flange 428 of the chamber wall plate 418 at the distal end. The inner diameter of the stepped flange defines an opening 412 in the chamber wall plate 418 through which the RF bias housing arm 434 passes. The distal end of the bellows 450 is clamped by the clamp ring 452.

측면으로 편향된 벨로즈 (450) 는 RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 구동 메커니즘 (442) 의 수직 이동을 허용하면서 진공 시일을 제공한다. RF 바이어스 하우징 (430), 도관 지지 플레이트 (438) 및 구동 메커니즘 (442) 은 캔틸레버 어셈블리로서 지칭될 수 있다. 바람직하게, RF 전력 공급부 (420) 는 캔틸레버 어셈블리와 함께 이동하고 도관 지지 플레이트 (438) 에 부착될 수 있다. 도 4b는 캔틸레버 어셈블리가 중간 위치에 있을 때 중립 위치에 있는 벨로즈 (450) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 저 위치에 있을 때 측면으로 편향된 벨로즈 (450) 를 도시한다.The laterally biased bellows 450 provides a vacuum seal while permitting vertical movement of the RF bias housing 430, the conduit support plate 438, and the drive mechanism 442. RF bias housing 430, conduit support plate 438 and drive mechanism 442 may be referred to as cantilever assemblies. Preferably, the RF power supply 420 may move with the cantilever assembly and be attached to the conduit support plate 438. 4B shows the bellows 450 in the neutral position when the cantilever assembly is in the intermediate position. 4C shows the bellows 450 deflected sideways when the cantilever assembly is in the low position.

레버린스 (labyrinth) 시일 (448) 은 벨로즈 (450) 와 플라즈마 프로세싱 챔버 하우징 (404) 의 내부 사이에 입자 배리어를 제공한다. 고정된 차폐부 (456) 는 이동식 차폐 플레이트 (458) 가 캔틸레버 어셈블리의 수직 이동을 수용하도록 수직으로 이동하는 레버린스 홈 (460) (슬롯) 을 제공하도록 챔버 벽 플레이트 (418) 에서 챔버 하우징 (404) 의 내부 내측 벽에 부동적으로 부착된다. 이동식 차폐 플레이트 (458) 의 외측 부분은 하부 전극 (406) 의 모든 수직 위치들에서 슬롯 내에 유지된다.A labyrinth seal 448 provides a particle barrier between the bellows 450 and the interior of the plasma processing chamber housing 404. The fixed shield 456 is configured to secure the chamber housing 404 404 to the chamber wall plate 418 to provide a lever rinse groove 460 (slot) in which the movable shielding plate 458 moves vertically to accommodate the vertical movement of the cantilever assembly. To the inner inner wall of the housing. The outer portion of the removable shielding plate 458 is held in the slot at all of the vertical positions of the lower electrode 406.

도시된 실시예에서, 레버린스 시일 (448) 은 레버린스 홈 (460) 을 규정하는 챔버 벽 플레이트 (418) 내의 개구 (412) 의 주변에서 챔버 벽 플레이트 (418) 의 내측 표면에 부착된 고정된 차폐부 (456) 를 포함한다. 이동식 차폐 플레이트 (458) 는 부착되고 RF 바이어스 하우징 암 (434) 으로부터 방사상으로 연장하고, 암 (434) 은 챔버 벽 플레이트 (418) 내의 개구 (412) 를 통과한다. 이동식 차폐 플레이트 (458) 는 제 1 갭만큼 고정된 차폐부 (456) 로부터 이격되고 캔틸레버 어셈블리로 하여금 수직으로 이동하게 하는 제 2 갭만큼 챔버 벽 플레이트 (418) 의 내부 표면으로부터 이격되는 동안 레버린스 홈 (460) 내로 연장한다. 레버린스 시일 (448) 은 벨로즈 (450) 로부터 스폴링된 (spalled) 입자들의 이송으로 하여금 진공 챔버 내부로 들어가는 것을 차단하고 프로세스 가스 플라즈마로부터의 라디칼들로 하여금 라디칼들이 나중에 스폴링되는 퇴적물들을 형성하는 벨로즈 (450) 로 이송되는 것을 차단한다.The lever rinse seal 448 is affixed to the inner surface of the chamber wall plate 418 at the periphery of the opening 412 in the chamber wall plate 418 defining the lever rinse groove 460. In this embodiment, Shielding portion 456. The movable shielding plate 458 is attached and extends radially from the RF bias housing arm 434 and the arm 434 passes through the opening 412 in the chamber wall plate 418. The movable shielding plate 458 is spaced apart from the shielding portion 456 fixed by the first gap and is spaced from the inner surface of the chamber wall plate 418 by a second gap that causes the cantilever assembly to move vertically, (460). The lever rinse seal 448 blocks the transfer of spalled particles from the bellows 450 into the vacuum chamber and allows the radicals from the process gas plasma to form deposits in which radicals are later spoiled To the bellows (450).

도 4a는 캔틸레버 어셈블리가 높은 위치 (작은 갭 (410a)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 레버린스 홈 (460) 내의 보다 높은 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 도 4c는 캔틸레버 어셈블리가 낮은 위치 (큰 갭 (410c)) 에 있을 때 RF 바이어스 하우징 암 (434) 위의 레버린스 홈 (460) 내의 보다 낮은 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 도 4b는 캔틸레버 어셈블리가 중간 위치 (중간 갭 (410b)) 에 있을 때 레버린스 홈 (460) 내의 중립 또는 중간 위치에 있는 이동식 차폐 플레이트 (458) 를 도시한다. 레버린스 시일 (448) 은 RF 바이어스 하우징 암 (434) 에 대해 대칭적인 것으로 도시되지만, 다른 실시예들에서, 레버린스 시일 (448) 은 RF 바이어스 암 (434) 에 대해 비대칭적일 수도 있다.4A shows a removable shielding plate 458 at a higher position within the lever rinse groove 460 on the RF bias housing arm 434 when the cantilever assembly is in a high position (small gap 410a). 4C shows the removable shielding plate 458 at a lower position in the lever rinse groove 460 on the RF bias housing arm 434 when the cantilever assembly is in a low position (large gap 410c). 4B shows the movable shielding plate 458 in the neutral or intermediate position in the lever rinse groove 460 when the cantilever assembly is in the intermediate position (middle gap 410b). The lever rinse seal 448 may be asymmetric with respect to the RF bias arm 434, although in other embodiments the lever rinse seal 448 is shown as being symmetrical with respect to the RF bias housing arm 434. [

도 5는 본 명세서에서 기술된 증착 방법들을 구현하기 위해 배열된 다양한 반응기 컴포넌트들을 도시하는 단순한 블록도를 제공한다. 도시된 바와 같이, 반응기 (500) 는 반응기의 다른 컴포넌트들을 둘러싸고 접지된 히터 블록 (520) 과 함께 동작하는 샤워헤드 (514) 를 포함하는 용량-방전 (capacitive-discharge) 타입 시스템에 의해 생성된 플라즈마를 담도록 기능하는 프로세스 챔버 (524) 를 포함한다. 고 주파수 (HF) RF 생성기 (504) 및 저 주파수 (LF) RF 생성기 (502) 는 매칭 네트워크 (506) 및 샤워헤드 (514) 에 연결될 수도 있다. 매칭 네트워크 (506) 에 의해 공급된 전력 및 주파수는 프로세스 챔버 (524) 에 공급된 프로세스 가스들로부터 플라즈마를 생성하기에 충분할 수도 있다. 예를 들어, 매칭 네트워크 (506) 는 50 W 내지 500 W의 HFRF 전력을 제공할 수도 있다. 일부 예들에서, 매칭 네트워크 (506) 는 100 W 내지 5000 W의 HFRF 전력 및 100 W 내지 5000 W의 LFRF 전력의 총 에너지를 제공할 수도 있다. 통상적인 프로세스에서, HFRF 컴포넌트는 일반적으로 5 ㎒ 내지 60 ㎒, 예를 들어, 13.56 ㎒일 수도 있다. LF 컴포넌트가 있는 동작들에서, LF 컴포넌트는 약 100 ㎑ 내지 2 ㎒, 예를 들어, 430 ㎑일 수도 있다.Figure 5 provides a simplified block diagram illustrating various reactor components arranged to implement the deposition methods described herein. As shown, the reactor 500 includes a plasma generated by a capacitive-discharge type system including a showerhead 514 that surrounds the other components of the reactor and cooperates with a grounded heater block 520 And a process chamber 524 that serves to contain a process gas. The high frequency (HF) RF generator 504 and the low frequency (LF) RF generator 502 may be coupled to the matching network 506 and the showerhead 514. The power and frequency supplied by the matching network 506 may be sufficient to generate a plasma from the process gases supplied to the process chamber 524. [ For example, the matching network 506 may provide HFRF power of 50 W to 500 W. [ In some examples, the matching network 506 may provide a total energy of 100 W to 5000 W of HFRF power and 100 W to 5000 W of LFRF power. In a typical process, the HFRF component may generally be 5 MHz to 60 MHz, e.g., 13.56 MHz. In operations with an LF component, the LF component may be from about 100 kHz to 2 MHz, for example, 430 kHz.

반응기 내에서, 웨이퍼 페데스탈 (518) 은 기판 (516) 을 지지한다. 페데스탈 (518) 은 증착 및/또는 플라즈마 처리 반응들 사이에 그리고 증착 및/또는 플라즈마 처리 반응들 동안 기판을 홀딩하고 이송하기 위한 척, 포크, 또는 리프트 핀들 (lift pins)(미도시) 을 포함할 수도 있다. 척은 산업 및/또는 연구에 사용하기 위해 사용가능한 정전 척, 기계적인 척 또는 다양한 다른 타입들의 척일 수도 있다.Within the reactor, the wafer pedestal 518 supports the substrate 516. The pedestal 518 includes chuck, fork, or lift pins (not shown) for holding and transporting the substrate between deposition and / or plasma treatment reactions and during deposition and / or plasma treatment reactions It is possible. The chuck may be an electrostatic chuck, a mechanical chuck, or a chuck of various other types available for use in industry and / or research.

다양한 프로세스 가스들은 유입구 (512) 를 통해 도입될 수도 있다. 복수의 소스 가스 라인들 (510) 이 매니폴드 (508) 에 연결된다. 가스들은 미리 혼합될 수도 있고 되지 않을 수도 있다. 적절한 밸브 및 질량 유량 제어 메커니즘들이 올바른 프로세스 가스들이 프로세스의 증착 및 플라즈마 처리 페이즈들 동안 전달되는 것을 보장하도록 채용될 수도 있다. 화학적 전구체(들)가 액체 형태로 전달되는 경우, 액체 플로우 제어 메커니즘들이 채용될 수도 있다. 이어서 이러한 액체들은 기화되고 증착 챔버에 도달하기 전에 액체 형태로 공급된 화학적 전구체의 기화점 (vaporization point) 이상으로 가열된 매니폴드 내에서의 운송 동안 프로세스 가스들과 혼합될 수도 있다.The various process gases may be introduced through the inlet 512. A plurality of source gas lines (510) are connected to the manifold (508). The gases may or may not be premixed. Appropriate valve and mass flow control mechanisms may be employed to ensure that the correct process gases are delivered during the deposition and plasma processing phases of the process. When the chemical precursor (s) are delivered in liquid form, liquid flow control mechanisms may be employed. These liquids may then be mixed with the process gases during transport in a heated manifold above the vaporization point of the chemical precursor supplied in liquid form prior to vaporization and reaching the deposition chamber.

프로세스 가스들이 유출부 (522) 를 통해 챔버 (524) 를 나온다. 진공 펌프, 예를 들어, 1단계 또는 2단계 기계적 드라이 펌프, 및/또는 터보분자 (turbomolecular) 펌프 (540) 는 프로세스 챔버 (524) 로부터 프로세스 가스들을 유출하고 (draw out), 쓰로틀 밸브 (throttle valve) 또는 진자 밸브 (pendulum valve) 와 같은 폐루프 제어된 플로우 제한 디바이스를 사용함으로써 프로세스 챔버 (524) 내에서 적합하게 저압을 유지하도록 사용될 수도 있다.Process gases exit the chamber 524 through the outlet 522. A vacuum pump, such as a one- or two-stage mechanical dry pump, and / or a turbomolecular pump 540, draws process gases out of the process chamber 524 and provides a throttle valve ) Or by using a closed loop controlled flow restriction device such as a pendulum valve to maintain a suitably low pressure within the process chamber 524.

상기에 논의된 바와 같이, 본 명세서에서 논의된 증착 기법들은 멀티-스테이션 툴 또는 단일 스테이션 툴에서 구현될 수도 있다. 특정한 구현예들에서, 4-스테이션 증착 스킴을 갖는 300 ㎜ Lam VectorTM 툴 또는 6-스테이션 증착 스킴을 갖는 200 ㎜ SequelTM 툴이 사용될 수도 있다. 일부 구현예들에서, 450 ㎜ 웨이퍼들을 프로세싱하기 위한 툴들이 사용될 수도 있다. 다양한 구현예들에서, 웨이퍼들은 매 증착 및/또는 매 증착 후 플라즈마 처리 후에 인덱싱될 수도 있고, 또는 에칭 챔버들 또는 스테이션들이 또한 동일한 툴의 일부이면, 에칭 동작들 후에 인덱싱될 수도 있고, 또는 다중 증착들 및 처리들이 웨이퍼를 인덱싱하기 전에 단일 스테이션에서 수행될 수도 있다.As discussed above, the deposition techniques discussed herein may be implemented in a multi-station tool or a single station tool. In certain embodiments, a 300 mm Lam Vector TM tool with a 4-station deposition scheme or a 200 mm Sequel TM tool with a 6-station deposition scheme may be used. In some implementations, tools for processing 450 mm wafers may be used. In various implementations, the wafers may be indexed after each deposition and / or after each plasma deposition process, or may be indexed after etch operations if etch chambers or stations are also part of the same tool, And processes may be performed in a single station before indexing the wafers.

일부 실시예들에서, 본 명세서에 기술된 기법들을 수행하도록 구성된 장치가 제공될 수도 있다. 적합한 장치는 다양한 프로세스 동작들을 수행하기 위한 하드웨어 뿐만 아니라 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기 (530) 를 포함할 수도 있다. 시스템 제어기 (530) 는 통상적으로 하나 이상의 메모리 디바이스들 및 다양한 프로세스 제어 장비, 예를 들어, 밸브들, RF 생성기들, 웨이퍼 핸들링 시스템들, 등과 통신가능하게 연결되고 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들을 포함할 것이고, 따라서 장치는 개시된 실시예들에 따른 기법을 수행할 것이다. 본 개시에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능 매체는 시스템 제어기 (530) 에 커플링될 수도 있다. 시스템 제어기 (530) 는 본 명세서에 기술된 바와 같은 증착 동작들과 연관된 다양한 프로세스 파라미터들의 제어를 용이하게 하도록, 다양한 하드웨어 디바이스들, 예를 들어, 질량 유량 제어기들, 밸브들, RF 생성기들, 진공 펌프들, 등과 통신가능하게 연결될 수도 있다.In some embodiments, an apparatus configured to perform the techniques described herein may be provided. Appropriate devices may include a system controller 530 having instructions for controlling process operations in accordance with the disclosed embodiments as well as hardware for performing various process operations. The system controller 530 typically includes one or more memory devices and one or more processors that are communicatively coupled to execute various instructions, such as valves, RF generators, wafer handling systems, And thus the device will perform the technique according to the disclosed embodiments. A machine-readable medium containing instructions for controlling process operations in accordance with the present disclosure may be coupled to the system controller 530. [ The system controller 530 may include a variety of hardware devices, such as mass flow controllers, valves, RF generators, vacuum devices, and the like, to facilitate control of various process parameters associated with deposition operations as described herein. Pumps, etc. < / RTI >

일부 실시예들에서, 시스템 제어기 (530) 는 반응기 (500) 의 모든 액티비티들을 제어할 수도 있다. 시스템 제어기 (530) 는 대용량 저장 디바이스에 저장되고 메모리 디바이스 내로 로딩되어 프로세서 상에서 실행되는 시스템 제어 소프트웨어를 실행한다. 시스템 제어 소프트웨어는 가스 플로우들의 타이밍, 웨이퍼 이동, RF 생성기 활성화, 등 뿐만 아니라 가스들의 혼합물, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, 기판 페데스탈, 척 및/또는 서셉터 (susceptor) 위치, 및 반응기 장치 (500) 에 의해서 수행되는 특정한 프로세스의 다른 파라미터들을 포함할 수 있다. 시스템 제어 소프트웨어는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 프로세스들을 실행하는데 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 작성될 수도 있다. 시스템 제어 소프트웨어는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.In some embodiments, the system controller 530 may control all of the activities of the reactor 500. The system controller 530 executes system control software stored on a mass storage device and loaded into a memory device to execute on a processor. The system control software can be used to control the temperature of the chamber and / or station, the chamber and / or station temperature, the wafer temperature, the target power levels, the RF power levels, Substrate pedestal, chuck and / or susceptor locations, and other parameters of the particular process performed by the reactor apparatus 500. [ The system control software may be configured in any suitable manner. For example, various process tool component subroutines or control objects may be written to control the operation of the process tool components required to execute the various process tool processes. The system control software may be coded in any suitable computer readable programming language.

시스템 제어기 (530) 는 통상적으로 하나 이상의 메모리 디바이스들 및 인스트럭션들을 실행하도록 구성된 하나 이상의 프로세서들을 포함할 수도 있고, 따라서 장치는 본 개시에 따른 기법을 수행할 것이다. 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능 매체는 시스템 제어기 (530) 에 커플링될 수도 있다.The system controller 530 may typically include one or more memory devices and one or more processors configured to execute instructions, such that the device will perform the techniques according to the present disclosure. A machine-readable medium containing instructions for controlling process operations in accordance with the disclosed embodiments may be coupled to the system controller 530. [

하나 이상의 프로세스 스테이션들이 멀티-스테이션 프로세싱 툴에 포함될 수도 있다. 도 6은 인바운드 로드 록 (602) 및 아웃바운드 로드 록 (604) 을 갖는 멀티-스테이션 프로세싱 툴 (600) 의 실시예의 개략도를 도시하고, 인바운드 로드 록 및 아웃바운드 로드 록 중 하나 또는 양자는 리모트 플라즈마 소스를 포함할 수도 있다. 대기압에서, 로봇 (606) 은 대기 포트 (610) 를 통해 인바운드 로드 록 (602) 으로 로딩된 카세트로부터 포드 (608) 를 통해 웨이퍼들을 이동시키도록 구성된다. 웨이퍼는 로봇 (606) 에 의해 인바운드 로드 록 (602) 내의 페데스탈 (612) 상에 위치되고, 대기 포트 (610) 는 닫히고, 로드 록 (602) 은 펌프다운된다. 인바운드 로드 록 (602) 이 리모트 플라즈마 소스를 포함하면, 웨이퍼는 프로세싱 챔버 (614) 내로 도입되기 전에 인바운드 로드 록 (602) 내의 리모트 플라즈마 처리에 노출될 수도 있다. 또한, 웨이퍼는 또한 예를 들어, 수분 및 흡착된 가스들을 제거하기 위해, 인바운드 로드 록 (602) 내에서 히팅될 수도 있다. 다음에, 프로세싱 챔버 (614) 로 챔버 이송 포트 (616) 가 개방되고, 또 다른 로봇 (미도시) 이 프로세싱을 위해 반응기 내에 도시된 제 1 스테이션의 페데스탈 상에 반응기 내로 웨이퍼를 위치시킨다. 도시된 실시예는 로드록들을 포함하지만, 일부 실시예들에서, 웨이퍼의 프로세스 스테이션 내로의 직접적인 진입이 제공될 수도 있다는 것이 이해될 것이다.One or more process stations may be included in the multi-station processing tool. 6 depicts a schematic diagram of an embodiment of a multi-station processing tool 600 having an inbound load lock 602 and an outbound load lock 604, wherein one or both of the inbound load lock and the outbound load lock is a remote plasma Source. At atmospheric pressure, the robot 606 is configured to move the wafers through the pods 608 from the cassettes loaded into the inbound load lock 602 through the standby port 610. The wafer is placed on the pedestal 612 in the inbound load lock 602 by the robot 606 and the standby port 610 is closed and the load lock 602 is pumped down. If the inbound load lock 602 includes a remote plasma source, the wafer may be exposed to remote plasma processing in the inbound load lock 602 before being introduced into the processing chamber 614. In addition, the wafer may also be heated in the inbound load lock 602, for example, to remove moisture and adsorbed gases. Next, the chamber transfer port 616 is opened to the processing chamber 614 and another robot (not shown) places the wafer into the reactor on the pedestal of the first station shown in the reactor for processing. Although the illustrated embodiment includes loadlocks, it will be appreciated that, in some embodiments, a direct entry of the wafer into the process station may be provided.

도시된 프로세싱 챔버 (614) 는 도 6에 도시된 실시예에서 1 내지 4로 번호가 붙여진, 4 개의 프로세스 스테이션들을 포함한다. 스테이션 각각은 히팅된 페데스탈 (스테이션 1에 대해 618로 도시됨), 및 가스 라인 유입부들을 갖는다. 일부 실시예들에서, 프로세스 스테이션 각각이 상이한 목적 또는 복수의 목적들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 프로세스 스테이션 1 내지 프로세스 스테이션 4는 ALD, CVD, CFD, 또는 에칭 (임의의 프로세스는 플라즈마 보조될 수도 있음) 중 하나 이상을 수행하기 위한 챔버일 수도 있다. 일 실시예에서, 프로세스 스테이션들 중 적어도 하나는 도 5에 도시된 바와 같은 반응 챔버를 갖는 증착 스테이션이고, 프로세스 스테이션들 중 적어도 다른 하나는 도 4a 내지 도 4c에 도시된 바와 같은 반응 챔버를 갖는 에칭 스테이션이다. 도시된 프로세싱 챔버 (614) 는 4 개의 스테이션들을 포함하지만, 본 개시에 따른 프로세싱 챔버는 임의의 적합한 수의 스테이션들을 가질 수도 있다는 것이 이해될 것이다. 예를 들어, 일부 실시예들에서, 프로세싱 챔버는 5 개 이상의 스테이션들을 가질 수도 있는 반면, 다른 실시예들에서 프로세싱 챔버는 3 개 이하의 스테이션들을 가질 수도 있다.The illustrated processing chamber 614 includes four process stations numbered from 1 to 4 in the embodiment shown in FIG. Each station has a heated pedestal (shown as 618 for station 1), and gas line inflows. It will be appreciated that, in some embodiments, each of the process stations may have different or multiple purposes. For example, process stations 1 to 4 may be chambers for performing one or more of ALD, CVD, CFD, or etching (any process may be plasma assisted). In one embodiment, at least one of the process stations is a deposition station having a reaction chamber as shown in Fig. 5, and at least another of the process stations is an etching station having a reaction chamber as shown in Figs. 4A to 4C Station. It will be appreciated that although the illustrated processing chamber 614 includes four stations, the processing chamber according to this disclosure may have any suitable number of stations. For example, in some embodiments, the processing chamber may have five or more stations, while in other embodiments, the processing chamber may have three or fewer stations.

도 6은 또한 프로세싱 챔버 (614) 내에서 웨이퍼들을 이송하기 위한 웨이퍼 핸들링 시스템 (690) 의 실시예를 도시한다. 일부 실시예들에서, 웨이퍼 핸들링 시스템 (690) 은 다양한 프로세스 스테이션들 사이 그리고/또는 프로세스 스테이션과 로드 록 사이에서 웨이퍼들을 이송할 수도 있다. 임의의 적합한 웨이퍼 핸들링 시스템이 채용될 수도 있다는 것이 이해될 것이다. 비-제한적인 예들은 웨이퍼 캐로절들 (carousels) 및 웨이퍼 핸들링 로봇들을 포함한다. 도 6은 또한 프로세스 툴 (600) 의 프로세스 조건들 및 하드웨어 상태들을 제어하도록 채용된 시스템 제어기 (650) 의 실시예를 도시한다. 시스템 제어기 (650) 는 하나 이상의 메모리 디바이스들 (656), 하나 이상의 대용량 저장 디바이스들 (654), 및 하나 이상의 프로세서들 (652) 을 포함할 수도 있다. 프로세서들 (652) 은 CPU 또는 컴퓨터, 아날로그 입력/출력 연결부 및/또는 디지털 입력/출력 연결부, 스텝퍼 모터 제어 보드들, 등을 포함할 수도 있다.FIG. 6 also illustrates an embodiment of a wafer handling system 690 for transferring wafers within the processing chamber 614. In some embodiments, the wafer handling system 690 may transfer wafers between various process stations and / or between the process station and the load lock. It will be appreciated that any suitable wafer handling system may be employed. Non-limiting examples include wafer carousels and wafer handling robots. Figure 6 also illustrates an embodiment of a system controller 650 that is employed to control process conditions and hardware states of the process tool 600. [ The system controller 650 may include one or more memory devices 656, one or more mass storage devices 654, and one or more processors 652. Processors 652 may include a CPU or computer, analog input / output connections and / or digital input / output connections, stepper motor control boards, and the like.

일부 구현예들에서, 제어기는 상술한 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.In some implementations, the controller is part of a system that may be part of the above examples. Such systems may include semiconductor processing equipment, including processing tools or tools, chambers or chambers, processing platforms or platforms, and / or specific processing components (wafer pedestal, gas flow system, etc.) . These systems may be integrated into an electronic device for controlling their operation before, during, and after the processing of a semiconductor wafer or substrate. Electronic devices may also be referred to as "controllers" that may control various components or sub-components of the system or systems. The controller may control the delivery of processing gases, temperature settings (e.g., heating and / or cooling), pressure settings, vacuum settings, power settings, etc., depending on the processing requirements and / , RF generator settings, RF matching circuit settings, frequency settings, flow rate settings, fluid delivery settings, location and operation settings, tools and other transport tools, and / or May be programmed to control any of the processes described herein, including wafer transfers into and out of loadlocks that are interfaced or interfaced with a particular system.

일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 동작들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다. Generally speaking, the controller includes various integrated circuits, logic, memory, and / or code that receives instructions, issues instructions, controls operations, enables cleaning operations, enables endpoint measurements, and / May be defined as an electronic device having software. The integrated circuits may be implemented as chips that are in the form of firmware that stores program instructions, digital signal processors (DSPs), chips that are defined as application specific integrated circuits (ASICs), and / or one that executes program instructions (e.g., Microprocessors, or microcontrollers. The program instructions may be instructions that are passed to the controller or to the system in the form of various individual settings (or program files) that define operating parameters for executing a particular process on a semiconductor wafer or semiconductor wafer. In some embodiments, the operating parameters may be adjusted to achieve one or more processing operations during fabrication of one or more layers, materials, metals, oxides, silicon, silicon dioxide, surfaces, circuits, and / It may be part of the recipe specified by the engineer.

제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 동작들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 동작들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.The controller, in some implementations, may be coupled to or be part of a computer that may be integrated into the system, coupled to the system, or otherwise networked to the system, or a combination thereof. For example, the controller may be all or part of a factory host computer system capable of remote access to wafer processing, or may be in a "cloud ". The computer monitors the current progress of manufacturing operations, examines the history of past manufacturing operations, examines trends or performance metrics from a plurality of manufacturing operations, changes the parameters of the current processing, Or may enable remote access to the system to start a new process. In some instances, a remote computer (e.g., a server) may provide process recipes to the system via a network that may include a local network or the Internet. The remote computer may include a user interface for enabling input or programming of parameters and / or settings to be subsequently communicated from the remote computer to the system. In some instances, the controller receives instructions in the form of data that specify parameters for each of the process operations to be performed during one or more operations. It should be appreciated that these parameters may be specific to the type of tool that is configured to control or interface with the controller and the type of process to be performed. Thus, as described above, the controllers may be distributed, for example, by including one or more individual controllers networked together and cooperating together for common purposes, e.g., for the processes and controls described herein. An example of a distributed controller for this purpose is one or more integrated on a chamber communicating with one or more integrated circuits located remotely (e. G., At the platform level or as part of a remote computer) Circuits.

비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, 분자 층 증착 (MLD) 챔버 또는 모듈, SAM (self-assembled monolayer) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.Exemplary systems include, but are not limited to, a plasma etch chamber or module, a deposition chamber or module, a spin-rinse chamber or module, a metal plating chamber or module, a cleaning chamber or module, a bevel edge etch chamber or module, A chamber or module, a chemical vapor deposition (CVD) chamber or module, an atomic layer deposition (ALD) chamber or module, a molecular layer deposition (MLD) chamber or module, a self-assembled monolayer (SAM) ) Chambers or modules, ion implantation chambers or modules, track chambers or modules, and any other semiconductor processing systems that may be used or associated with fabrication and / or fabrication of semiconductor wafers.

상술한 바와 같이, 툴에 의해서 수행될 프로세스 동작 또는 동작들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.As described above, depending on the process operations or operations to be performed by the tool, the controller may be used to transfer materials that move containers of wafers to / from tool positions and / or load ports in a semiconductor fabrication plant. May communicate with one or more of other tool circuits or modules, other tool components, cluster tools, other tool interfaces, adjacent tools, neighboring tools, tools located all over the plant, main computer, another controller or tools .

특정한 실시예들에서, 제어기는 도 2에 도시되고 도 2와 관련하여 기술된 동작들을 수행하기 위한 인스트럭션들을 갖는다. 예를 들어, 제어기는 (a) 기판 상에 피처를 부분적으로 에칭하기 위한 에칭 동작, 및 (b) 기판을 실질적으로 에칭하지 않고 에칭된 피처 내에 보호용 측벽 코팅을 증착하는 동작을 순환적으로 수행하기 위한 인스트럭션들을 가질 수도 있다. 인스트럭션들은 개시된 반응 조건들을 사용하여 이들 프로세스들을 수행하는 것과 관련될 수도 있다. 일부 경우들에서, 제 1 보호용 층을 증착하기 위한 인스트럭션들은 제 2 보호용 층을 증착하기 위한 인스트럭션들과 상이하다. 인스트럭션들은 반응 챔버 압력, 반응물질 전달 레이트, 반응물질 도즈 시간, RF 시간, RF 전력, RF 듀티 사이클, 등의 면에서 상이할 수도 있다. 제 1 보호용 층 대 제 2 보호용 층을 증착하기 위한 인스트럭션들의 차들이 컨포멀도, 두께, 밀도, 및/또는 조성과 같은 상이한 특성들을 갖는 제 1 및 제 2 보호용 층들 형성을 발생시킬 수도 있다. 인스트럭션들은 또한 일부 구현예들에서 에칭 챔버와 증착 챔버 사이에서 기판을 이송하는 것과 관련될 수도 있다.In certain embodiments, the controller has the instructions shown in FIG. 2 and for performing the operations described in connection with FIG. For example, the controller may be configured to (a) perform an etching operation to partially etch a feature on a substrate, and (b) perform a recursive operation of depositing a protective sidewall coating within the etched feature without substantially etching the substrate ≪ / RTI > The instructions may be associated with performing these processes using the disclosed reaction conditions. In some cases, the instructions for depositing the first protective layer are different from the instructions for depositing the second protective layer. The instructions may be different in terms of reaction chamber pressure, reactant mass transfer rate, reactant dose time, RF time, RF power, RF duty cycle, and so on. The differences in the instructions for depositing the first protective layer versus the second protective layer may result in the formation of the first and second protective layers having different properties such as conformality, thickness, density, and / or composition. The instructions may also relate to transferring the substrate between the etch chamber and the deposition chamber in some embodiments.

도 6의 실시예를 다시 참조하면, 일부 실시예들에서, 시스템 제어기 (650) 는 프로세스 툴 (600) 의 모든 액티비티들을 제어한다. 시스템 제어기 (650) 는 대용량 저장 디바이스 (654) 에 저장되고 메모리 디바이스 (656) 내로 로딩되어 프로세서 (652) 상에서 실행되는 시스템 제어 소프트웨어 (658) 를 실행한다. 대안적으로, 제어 로직은 시스템 제어기 (650) 내에서 하드 코딩될 수 있다. ASIC (Applications Specific Integrated Circuits), PLD (Programmable Logic Devices) (예를 들어, FPGA (field-programmable gate arrays)) 등이 이들 목적들을 위해서 사용될 수도 있다. 이하의 논의에서, "소프트웨어" 또는 "코드"가 사용될 때마다, 기능적으로 필적할만한 하드 코딩된 로직이 대신에 사용될 수도 있다. 시스템 제어 소프트웨어 (658) 는 타이밍, 가스의 혼합물, 가스 플로우의 양, 챔버 및/또는 스테이션 압력, 챔버 및/또는 스테이션 온도, 웨이퍼 온도, 타깃 전력 레벨들, RF 전력 레벨들, RF 노출 시간, 기판 페데스탈, 척 및/또는 서셉터 (susceptor) 위치, 및 프로세스 툴 (600) 에 의해서 수행되는 특정한 프로세스의 다른 파라미터들을 포함할 수 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 방식으로 구성될 수도 있다. 예를 들어, 다양한 프로세스 툴 프로세스들을 실행하는데 필요한 프로세스 툴 컴포넌트들의 동작을 제어하도록 다양한 프로세스 툴 컴포넌트 서브루틴들 또는 제어 객체들이 작성될 수도 있다. 시스템 제어 소프트웨어 (658) 는 임의의 적합한 컴퓨터 판독가능 프로그래밍 언어로 코딩될 수도 있다.Referring back to the embodiment of FIG. 6, in some embodiments, the system controller 650 controls all of the activities of the process tool 600. The system controller 650 executes system control software 658 stored on the mass storage device 654 and loaded into the memory device 656 to execute on the processor 652. [ Alternatively, the control logic may be hard-coded within the system controller 650. [ Applications Specific Integrated Circuits (ASICs), Programmable Logic Devices (PLDs) (e.g., field-programmable gate arrays), etc. may be used for these purposes. In the following discussion, whenever "software" or "code" is used, functionally comparable hard-coded logic may be used instead. The system control software 658 may be used to control the temperature of the substrate and / or the substrate temperature, the chamber temperature and / or the station temperature, the wafer temperature, the target power levels, the RF power levels, Pedestal, chuck and / or susceptor locations, and other parameters of a particular process performed by the process tool 600. The system control software 658 may be configured in any suitable manner. For example, various process tool component subroutines or control objects may be written to control the operation of the process tool components required to execute the various process tool processes. The system control software 658 may be coded in any suitable computer readable programming language.

일부 실시예들에서, 시스템 제어 소프트웨어 (658) 는 상기 기술된 다양한 파라미터들을 제어하기 위한 IOC (input/output control) 시퀀싱 (sequencing) 인스트럭션들을 포함할 수도 있다. 예를 들어, CFD 프로세스의 페이즈 각각은 시스템 제어기 (650) 에 의해 실행하기 위한 하나 이상의 인스트럭션들을 포함할 수도 있다. ALD 프로세스 페이즈를 위한 프로세스 조건들을 설정하기 위한 인스트럭션들은 대응하는 ALD 레시피 페이즈에 포함될 수도 있다. 일부 실시예들에서, ALD 레시피 페이즈들은 순차적으로 배열될 수도 있고, 따라서 ALD 프로세스 페이즈에 대한 모든 인스트럭션들이 프로세스 페이즈와 동시에 실행된다.In some embodiments, the system control software 658 may include input / output control (IOC) sequencing instructions for controlling the various parameters described above. For example, each of the phases of the CFD process may include one or more instructions to be executed by the system controller 650. Instructions for setting process conditions for the ALD process phase may be included in the corresponding ALD recipe phase. In some embodiments, the ALD recipe phases may be arranged sequentially, so that all instructions for the ALD process phase are executed concurrently with the process phase.

시스템 제어기 (650) 와 연관된 대용량 저장 디바이스 (654) 및/또는 메모리 디바이스 (656) 에 저장된 다른 컴퓨터 소프트웨어 및/또는 프로그램들이 일부 실시예들에서 채용될 수도 있다. 이 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 프로그램, 프로세스 가스 제어 프로그램, 압력 제어 프로그램, 히터 제어 프로그램, 및 플라즈마 제어 프로그램을 포함한다.Other computer software and / or programs stored in mass storage device 654 and / or memory device 656 associated with system controller 650 may be employed in some embodiments. Examples of programs or sections of programs for this purpose include a substrate positioning program, a process gas control program, a pressure control program, a heater control program, and a plasma control program.

기판 포지셔닝 프로그램은 페데스탈 (618) 상에 기판을 로딩하고 기판과 프로세스 툴 (600) 의 다른 부분들 사이의 간격을 제어하도록 사용된 프로세스 툴 컴포넌트들에 대한 프로그램 코드를 포함할 수도 있다.The substrate positioning program may include program code for the process tool components used to load the substrate on the pedestal 618 and control the spacing between the substrate and other portions of the process tool 600. [

프로세스 가스 제어 프로그램은 가스 조성 및 플로우 레이트들을 제어하기 위한 코드 및 선택가능하게 프로세스 스테이션 내 압력을 안정화시키기 위해 증착 전에 하나 이상의 프로세스 스테이션들 내로 가스를 흘리기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 제어기는 코어 층 상에 나노라미네이트 보호용 층을 증착하기 위한 인스트럭션, 및 보호용 층 위에 컨포멀한 층을 증착하기 위한 인스트럭션을 포함한다.The process gas control program may include code for controlling gas composition and flow rates and code for selectively flowing gas into one or more process stations prior to deposition to stabilize pressure in the process station. In some embodiments, the controller includes instructions for depositing a nano-laminate protective layer on the core layer, and instructions for depositing a conformal layer over the protective layer.

압력 제어 프로그램은 예를 들어, 프로세스 스테이션의 배기 시스템의 쓰로틀 밸브, 프로세스 스테이션 내로의 가스 플로우, 등을 조절함으로써, 프로세스 스테이션 내 압력을 제어하기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 제어기는 코어 층 상에 나노라미네이트 보호용 층을 증착하기 위한 인스트럭션, 및 보호용 층 위에 컨포멀한 층을 증착하기 위한 인스트럭션을 포함한다.The pressure control program may include code for controlling the pressure in the process station, for example, by adjusting the throttle valve of the exhaust system of the process station, the gas flow into the process station, and the like. In some embodiments, the controller includes instructions for depositing a nano-laminate protective layer on the core layer, and instructions for depositing a conformal layer over the protective layer.

히터 제어 프로그램은 기판을 히팅하기 위해 사용된 히팅 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안적으로, 히터 제어 프로그램은 기판으로의 (헬륨과 같은) 열 전달 가스 (heat transfer gas) 의 전달을 제어할 수도 있다. 특정한 실시예들에서, 제어기는 제 1 온도에서 나노라미네이트 보호용 층을 증착하고 제 2 온도에서 보호용 층 위에 컨포멀한 층을 증착하기 위한 인스트럭션을 포함하고, 제 2 온도는 제 1 온도보다 높다.The heater control program may include code for controlling the current to the heating unit used to heat the substrate. Alternatively, the heater control program may control the transfer of heat transfer gas (such as helium) to the substrate. In certain embodiments, the controller includes instructions for depositing a nano-laminate protective layer at a first temperature and depositing a conformal layer over the protective layer at a second temperature, wherein the second temperature is higher than the first temperature.

플라즈마 제어 프로그램은 본 명세서의 실시예들에 따라 하나 이상의 프로세스 스테이션들에서의 RF 전력 레벨들 및 노출 시간들을 설정하기 위한 코드를 포함할 수도 있다. 일부 실시예들에서, 제어기는 제 1 RF 전력 레벨 및 RF 지속기간에서 나노라미네이트 보호용 층을 증착하기 위한 인스트럭션 및 제 2 RF 전력 레벨 및 RF 지속기간에서 보호용 층 위에 컨포멀한 층을 증착하기 위한 인스트럭션을 포함한다. 제 2 RF 전력 레벨 및/또는 제 2 RF 지속기간은 전력 레벨/지속기간보다 높고/길 수도 있다.The plasma control program may include code for setting RF power levels and exposure times at one or more process stations in accordance with the embodiments herein. In some embodiments, the controller includes instructions for depositing a nanolaminate protection layer at a first RF power level and an RF duration, and instructions for depositing a conformal layer over the protection layer at a second RF power level and RF duration. . The second RF power level and / or the second RF duration may be higher / higher than the power level / duration.

일부 실시예들에서, 시스템 제어기 (650) 와 연관된 사용자 인터페이스가 있을 수도 있다. 사용자 인터페이스는 디스플레이 스크린, 장치의 그래픽적인 소프트웨어 디스플레이 및/또는 프로세스 조건들의 그래픽적인 소프트웨어 디스플레이, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등의 사용자 입력 디바이스들을 포함할 수도 있다.In some embodiments, there may be a user interface associated with the system controller 650. The user interface may include a display screen, a graphical software display of the device and / or a graphical software display of process conditions, and user input devices such as pointing devices, keyboards, touchscreens, microphones,

일부 실시예들에서, 시스템 제어기 (650) 에 의해 조정된 파라미터들은 프로세스 조건들과 관련될 수도 있다. 비제한적인 예들은 프로세스 가스 조성 및 플로우 레이트들, 온도, 압력, (RF 바이어스 전력 레벨들 및 노출 시간들과 같은) 플라즈마 조건들, 등을 포함한다. 이들 파라미터들은 사용자 인터페이스를 활용하여 입력될 수도 있는, 레시피의 형태로 사용자에게 제공될 수도 있다.In some embodiments, parameters adjusted by the system controller 650 may be related to process conditions. Non-limiting examples include process gas composition and flow rates, temperature, pressure, plasma conditions (such as RF bias power levels and exposure times), and the like. These parameters may be provided to the user in the form of a recipe, which may be entered using a user interface.

프로세스를 모니터링하기 위한 신호들은 다양한 프로세스 툴 센서들로부터 시스템 제어기 (650) 의 아날로그 입력 연결부 및/또는 디지털 입력 연결부에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 프로세스 툴 (600) 의 아날로그 출력 연결부 및/또는 디지털 출력 연결부 상에 출력될 수도 있다. 모니터링될 수도 있는 프로세스 툴 센서들의 비제한적인 예들은 질량 유량 제어기들, (압력계들 (manometers) 과 같은) 압력 센서들, 열전대들 (thermocouple), 등을 포함한다. 적절하게 프로그램된 피드백 및 제어 알고리즘들이 프로세스 조건들을 유지하기 위해 이들 센서들로부터의 데이터를 사용할 수도 있다.Signals for monitoring the process may be provided by the analog input connections and / or the digital input connections of the system controller 650 from various process tool sensors. Signals for controlling the process may be output on the analog output connection and / or the digital output connection of the process tool 600. Non-limiting examples of process tool sensors that may be monitored include mass flow controllers, pressure sensors (such as manometers), thermocouples, and the like. Properly programmed feedback and control algorithms may use data from these sensors to maintain process conditions.

시스템 제어기 (650) 는 상기 기술된 증착 프로세스들을 구현하기 위한 프로그램 인스트럭션들을 제공할 수도 있다. 프로그램 인스트럭션들은 DC 전력 레벨, RF 바이어스 전력 레벨, 압력, 온도, 등과 같은 다양한 프로세스 파라미터들을 제어할 수도 있다. 인스트럭션들은 본 명세서에 기술된 다양한 실시예들에 따른 막 스택들의 인-시츄 증착을 동작시키기 위한 파라미터들을 제어할 수도 있다.The system controller 650 may provide program instructions for implementing the deposition processes described above. The program instructions may control various process parameters such as DC power level, RF bias power level, pressure, temperature, and so on. The instructions may control parameters for operating the in-situ deposition of the film stacks according to the various embodiments described herein.

시스템 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이고, 장치가 개시된 실시예들에 따른 방법을 수행할 것이다. 개시된 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능 비일시적인 매체는 시스템 제어기에 커플링될 수도 있다.The system controller will typically include one or more memory devices and one or more processors, and the apparatus will perform the method according to the disclosed embodiments. A machine-readable non-volatile medium including instructions for controlling process operations in accordance with the disclosed embodiments may be coupled to the system controller.

상기 기술된 다양한 하드웨어 및 방법 실시예들은 예를 들어, 반도체 디바이스들, 디스플레이들, LEDs, 광전 패널들 등의 제조 또는 제작을 위해, 리소그래피 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그런 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비 내에서 함께 이용되거나 수행될 것이다.The various hardware and method embodiments described above may be used in conjunction with lithographic patterning tools or processes, for example, for the fabrication or fabrication of semiconductor devices, displays, LEDs, photoelectric panels, and the like. Typically, but not necessarily, these tools / processes will be used or performed together in a common manufacturing facility.

도 7은 VTM (vacuum transfer module) (738) 과 인터페이싱하는 다양한 모듈들을 갖는 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들 사이에서 기판들을 "이송"하기 위한 이송 모듈들 및 프로세스 모듈들의 장치는 "클러스터 툴 아키텍처" 시스템으로 지칭될 수도 있다. 또한 로드록 또는 이송 모듈로 공지된 에어록 (730) 이 4 개의 프로세싱 모듈들 (720a 내지 720d) 을 갖는 VTM (738) 내에 도시되고, 프로세싱 모듈들은 다양한 제조 프로세스들을 수행하도록 개별적으로 최적화될 수도 있다. 예로서, 프로세싱 모듈들 (720a 내지 720d) 은 기판 에칭, 증착, 이온 주입, 기판 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들 뿐만 아니라 레이저 계측학 및 다른 디펙트 검출 및 디펙트 식별 방법들을 수행하도록 구현될 수도 있다. 하나 이상의 프로세싱 모듈들 (720a 내지 720d 중 어느 하나) 이 본 명세서에 개시된 바와 같이, 즉, 기판들 내로 리세스된 피처들을 에칭하고, 리세스된 피처들의 측벽들 상에 보호용 막들을 증착하기 위해, 그리고 개시된 실시예들에 따른 다른 적합한 기능들을 위해 구현될 수도 있다. 에어록 (730) 및 프로세스 모듈들 (720a 내지 720d) 은 "스테이션들"로 지칭될 수도 있다. 스테이션 각각은 스테이션을 VTM (738) 에 인터페이싱하는 패싯 (736) 을 갖는다. 패싯들 내부에서, 센서들 (1 내지 18) 은 기판이 각각의 스테이션들 사이에서 이동할 때 기판 (726) 의 통과를 검출하도록 사용된다.FIG. 7 shows a semiconductor process cluster architecture with various modules for interfacing with a vacuum transfer module (VTM) The devices of the transport modules and process modules for "transporting " substrates between a plurality of storage facilities may be referred to as a" cluster tool architecture "system. Also shown in the VTM 738 with four processing modules 720a through 720d is an airlock 730 known as a load lock or transfer module, and the processing modules may be individually optimized to perform various manufacturing processes . By way of example, processing modules 720a through 720d may be configured to perform laser metrology and other defect detection and defect identification methods as well as substrate etching, deposition, ion implantation, substrate cleaning, sputtering, and / . One or more of the processing modules 720a through 720d may be used to etch the recessed features into the substrates, as described herein, and to deposit protective films on the sidewalls of the recessed features, And other suitable functions in accordance with the disclosed embodiments. The air lock 730 and process modules 720a through 720d may be referred to as "stations ". Each of the stations has a facet 736 that interfaces the station to the VTM 738. Within the facets, sensors 1 through 18 are used to detect the passage of substrate 726 as the substrate moves between respective stations.

로봇 (722) 이 스테이션들 사이에서 기판들을 이송한다. 일 구현예에서, 로봇은 하나의 암을 가질 수도 있고, 또 다른 구현예에서, 로봇은 2 개의 암들을 가질 수도 있고, 암 각각은 이송을 위해 기판들을 피킹하기 위해 엔드 이펙터 (724) 를 갖는다. ATM (atmospheric transfer module) (740) 의 프론트엔드 로봇 (732) 이 LPM (Load Port Module) (742) 의 FOUP (Front Opening Unified Pod) (734) 또는 카세트로부터 에어록 (730) 으로 기판들을 이송하도록 사용될 수도 있다. 프로세스 모듈들 (720a 내지 720d) 내부의 모듈 중심 (728) 은 기판을 배치하기 위한 일 위치일 수도 있다. ATM (740) 내 얼라이너 (744) 가 기판들을 정렬하기 위해 사용될 수도 있다.A robot 722 transports substrates between stations. In one implementation, the robot may have one arm, and in another embodiment, the robot may have two arms, each of which has an end effector 724 for picking up the substrates for transfer. A front end robot 732 of an ATM (atmospheric transfer module) 740 transfers substrates from a Front Opening Unified Pod (FOUP) 734 of a LPM (Load Port Module) 742 or a cassette to an air lock 730 . The module center 728 within the process modules 720a through 720d may be a position for disposing the substrate. An aligner 744 in the ATM 740 may be used to align the substrates.

예시적인 프로세싱 방법에서, 기판은 LPM (742) 내 FOUP들 (734) 중 하나에 배치된다. 프론트엔드 로봇 (732) 은 FOUP (734) 로부터 기판 (726) 으로 하여금 에칭되거나 그 위에 증착되거나, 달리 프로세싱되기 전에 적절히 중심에 위치되게 하는, 얼라이너 (744) 로 기판을 이송한다. 정렬된 후, 기판 (726) 은 프론트엔드 로봇 (732) 에 의해 에어록 (730) 내로 이동된다. 에어록 모듈들이 ATM와 VTM 사이의 분위기를 매칭하는 능력을 갖기 때문에, 기판 (726) 은 손상되지 않고 두 압력 분위기들 사이에서 이동할 수 있다. 에어록 모듈 (730) 로부터, 기판 (726) 은 로봇 (722) 에 의해 VTM (738) 을 통해 프로세싱 모듈들 (720a 내지 720d) 중 하나 예를 들어 프로세스 모듈 (720a) 내로 이동된다. 이 기판 이동을 달성하기 위해, 로봇 (722) 은 암들 각각의 엔드 이펙터들 (724) 을 사용한다. 프로세스 모듈 (720a) 내에서, 기판은 부분적으로 에칭된 피처를 형성하기 위해 본 명세서에 기술된 바와 같이 에칭을 겪는다. 다음에, 로봇 (722) 은 프로세싱 모듈들 (720a) 로부터 VTM (738) 내로, 그리고 이어서 상이한 프로세싱 모듈 (720b) 로 기판을 이동시킨다. 프로세싱 모듈 (720b) 내에서, 보호용 막이 부분적으로 에칭된 피처의 측벽들 상에 증착된다. 이어서 로봇 (722) 은 프로세싱 모듈 (720b) 로부터, VTM (738) 내로, 그리고 에칭된 피처가 더 에칭되는 프로세싱 모듈 (720a) 내로 기판을 이동시킨다. 에칭/증착은 피처가 완전히 에칭될 때까지 반복될 수 있다.In an exemplary processing method, the substrate is disposed in one of the FOUPs 734 in the LPM 742. The front end robot 732 transfers the substrate from the FOUP 734 to the aligner 744 which causes the substrate 726 to be etched or deposited thereon or properly centered before being otherwise processed. After alignment, the substrate 726 is moved into the air lock 730 by the front end robot 732. Because the airlock modules have the ability to match the atmosphere between the ATM and the VTM, the substrate 726 can move between two pressure environments without being damaged. From the airlock module 730, the substrate 726 is moved by the robot 722 through the VTM 738 into one of the processing modules 720a through 720d, e.g., the process module 720a. To accomplish this substrate movement, the robot 722 uses the end effectors 724 of each of the arms. Within process module 720a, the substrate undergoes etching as described herein to form a partially etched feature. Next, the robot 722 moves the substrate from the processing modules 720a into the VTM 738 and then to the different processing module 720b. Within the processing module 720b, a protective film is deposited on the sidewalls of the partially etched features. The robot 722 then moves the substrate from the processing module 720b into the VTM 738 and into the processing module 720a where the etched features are further etched. The etching / deposition can be repeated until the feature is completely etched.

기판 이동을 제어하는 컴퓨터가 클러스터아키텍처에 대해 국부적일 수 있고, 또는 제조 현장에서 클러스터 아키텍처 외부에 위치될 수 있고, 또는 리모트 위치에 위치되고 네트워크를 통해 클러스터 아키텍처에 연결될 수 있다는 것을 주의해야 한다.It should be noted that the computer controlling substrate movement may be local to the cluster architecture, or may be located outside the cluster architecture at the manufacturing site, or may be located at a remote location and connected to the cluster architecture via the network.

막의 리소그래픽 패터닝은 통상적으로 동작들 각각이 다수의 가능한 툴들을 사용하여 인에이블되는, 이하의 동작들: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 예를 들어, 그 위에 실리콘 나이트라이드가 형성된 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 그 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계의 일부 또는 전부를 포함한다. 일부 실시예들에서, (비정질 탄소층과 같은) 애싱가능한 하드 마스크층 및 (반사방지층과 같은) 다른 적합한 하드 마스크가 포토레지스트를 도포하기 전에 증착될 수도 있다.Lithographic patterning of the film typically involves the following operations: (1) spin-on or spray-on tools, each of which is enabled using a number of possible tools Applying a photoresist on a workpiece, for example, a substrate on which silicon nitride is formed; (2) curing the photoresist using a hot plate or furnace or other suitable curing tool; (3) exposing the photoresist to visible or UV or x-ray light using a tool such as a wafer stepper; (4) developing the resist to pattern the resist by selectively removing the resist using a tool such as a wet bench or spray developer; (5) transferring the resist pattern into the underlying film or workpiece by using a dry or plasma assisted etching tool; And (6) removing the resist using a tool such as a RF or microwave plasma resist stripper. In some embodiments, an ashtable hard mask layer (such as an amorphous carbon layer) and another suitable hard mask (such as an antireflective layer) may be deposited prior to applying the photoresist.

실험 및 Experiment and 모델링modelling 결과들 Results

도 8a 내지 도 8c는 고 종횡비 실린더들에서 컨포멀한 (도 8a), 슈퍼-컨포멀한 (도 8b) 그리고 반-컨포멀한 (도 8c) 증착 레짐들을 도시한다. 도면 각각은 교번하는 옥사이드 및 폴리실리콘 층들로 형성되고, 실리콘 나이트라이드 (SiN) 층 및 AHM (ashable hard mask) 으로 덮힌, 피처의 측벽들 상에 형성된 보호용 막을 도시한다. 도 8d 내지 도 8f는 증착이 컨포멀한 (도 8d, 도 8a의 실시예에 대응), 슈퍼-컨포멀한 (도 8e, 도 8b의 실시예에 대응), 또는 반-컨포멀한 (도 8f, 도 8c의 실시예에 대응) 상이한 피처 깊이들에서 보호용 막의 두께를 도시하는 그래프들을 제공한다. 도 8a 내지 도 8f는 실험 또는 모델링 결과들과 관련되지 않고, 일반적으로 상이한 증착 레짐들을 기술한다. 컨포멀한 레짐은 때때로 "매우 컨포멀"로 참조되고, 막 두께가 전체 피처 도처에서 상대적으로 균일한 것을 의미하는 것으로 이해된다. 슈퍼-컨포멀한 막들에 대해, 막은 피처의 하단 측벽들 근방에서 상대적으로 보다 두껍고 피처의 상단 측벽들 근방에서 보다 얇게 증착된다. 반대로, 반-컨포멀한 막들에 대해, 막은 피처의 상단 측벽들 근방에서 상대적으로 보다 두껍고 피처의 하단 측벽들 근방에서 보다 얇게 증착된다 (또는 증착되지 않는다).Figures 8A-8C illustrate conformal (Figure 8A), super-conformal (Figure 8B), and semi-conformal (Figure 8C) deposition regimes in high aspect ratio cylinders. Each of the figures shows a protective film formed on the sidewalls of the feature, which is formed of alternating oxide and polysilicon layers and is covered with a silicon nitride (SiN) layer and an ashable hard mask (AHM). FIGS. 8d-8f illustrate that the deposition is conformal (corresponding to the embodiment of Figures 8d and 8a), super-conformal (corresponding to the embodiment of Figures 8e and 8b), or semi-conformal 8f, corresponding to the embodiment of FIG. 8c). FIGS. 8A and 8B are graphs illustrating the thickness of the protective film at different feature depths. Figures 8A-8F generally describe different deposition regimes, not related to experimental or modeling results. Conformal regimes are sometimes referred to as "highly conformal" and are understood to mean that the film thickness is relatively uniform throughout the feature. For super-conformal films, the film is relatively thick near the bottom sidewalls of the feature and is deposited thinner near the top sidewalls of the feature. Conversely, for semi-conformal films, the film is relatively thick near the top sidewalls of the feature and is deposited (or not) thinner near the bottom sidewalls of the feature.

본 명세서의 특정한 실시예들은 보호용 층들에 대한 컨포멀한 증착, 슈퍼-컨포멀한 증착, 그리고/또는 반-컨포멀한 증착의 조합을 사용할 수도 있다. 일 예에서, 적어도 하나의 보호용 막은 매우 컨포멀하고 적어도 하나의 다른 보호용 막은 반-컨포멀하다. 또 다른 예에서, 적어도 하나의 보호용 막은 반-컨포멀하고, 적어도 하나의 다른 보호용 막은 보다 큰 정도로 반-컨포멀하다 (예를 들어, 순간적인 피처 깊이의 백분율로서 피처 내로 보다 덜 깊게 연장한다).Certain embodiments herein may use a combination of conformal deposition, super-conformal deposition, and / or semi-conformal deposition for the protective layers. In one example, the at least one protective film is highly conformal and the at least one other protective film is semi-conformable. In another example, at least one protective film is semi-conformable and at least one other protective film is semi-conformal to a greater degree (e. G., Less deeply into the feature as a percentage of the instantaneous feature depth) .

도 9a는 반-컨포멀한 증착 레짐에 따라 에칭된 피처들에 대해 평균 임계 직경 대 에칭 깊이를 도시하는 모델링 결과들을 예시한다. 상부 라인은 에칭 프로세스 후 그리고 피처의 측벽들의 보호용 막의 증착 전에 피처들의 평균 임계 직경을 도시한다. 하부 라인은 측벽들 상의 보호용 막의 증착 후 피처들의 평균 임계 직경을 도시한다. 특히, 보호용 막은 (증착 전에 CD가 가장 큰) 피처의 상단 근방에서 보다 두껍게 증착되고, 피처의 하단 근방에서 보다 얇게 증착된다. 보호용 막의 두께는 증착 전 보호용 막의 평균 CD와 증착 후 평균 CD 간의 차에 대응한다. 예를 들어, 보호용 막은 마스크 층 아래 영역, 스택의 상단 근방 (보우 영역에서 대략 200 ㎚ 깊이) 에서 약 5 ㎚ 두께이다. 피처 내로 막이 보다 깊을수록 (예를 들어, 대략 600 ㎚의 에칭 깊이에서), 보호용 막은 보다 얇고, 약 3.5 ㎚의 평균 두께를 갖는다. 피처의 하단 근방에서 (예를 들어, 대략 1200 ㎚의 에칭 깊이에서), 보호용 막은 실질적으로 보다 얇고, 약 0.7 ㎚만의 평균 두께를 갖는다. 이들 결과들은 반-컨포멀한 막들은 본 명세서에 기술된 관련 피처 기하구조들에서 형성될 수 있다는 것을 암시한다. 더욱이, 이 결과들은 반-컨포멀한 막들이 특히 보우 영역 (및 위) 에서 상대적으로 두껍게 증착되도록 타깃팅될 수 있는 한편, 보우 영역 아래에서 상대적으로 얇게 증착된다 (또는 증착되지 않는다) 는 것을 암시한다. 에칭 및 증착의 몇몇 반복들 후에, 이 결과는 상대적으로 곧은/수직 프로파일을 갖는 에칭된 피처이다. 반대로, 보호용 막이 항상 컨포멀한 방식으로 증착되는 경우들에서, 발생되는 피처는 통상적으로 테이퍼된 프로파일을 갖는다 (피처는 상단 근방에서 보다 두껍고 하단 근방에서 보다 좁다).9A illustrates modeling results illustrating the average critical diameter versus etch depth for etched features in accordance with a semi-conformal deposition regime. The top line shows the average critical diameter of the features after the etching process and prior to deposition of the protective film of the sidewalls of the feature. The bottom line shows the average critical diameter of the features after deposition of the protective film on the sidewalls. In particular, the protective film is deposited thicker near the top of the feature (CD is largest before deposition) and thinner than near the bottom of the feature. The thickness of the protective film corresponds to the difference between the average CD of the protective film before deposition and the average CD after deposition. For example, the protective film is about 5 nm thick in the region below the mask layer, near the top of the stack (about 200 nm depth in the bow region). The deeper the film into the feature (e.g., at an etch depth of about 600 nm), the protective film is thinner and has an average thickness of about 3.5 nm. At the bottom of the feature (e.g., at an etch depth of approximately 1200 nm), the protective film is substantially thinner and has an average thickness of only about 0.7 nm. These results imply that semi-conformal films can be formed in the relevant feature geometries described herein. Moreover, these results imply that the semi-conformal films can be targeted to be deposited relatively thick, especially in the bow region (and above), while being relatively thinly deposited (or not deposited) below the bow region . After several iterations of etching and deposition, the result is an etched feature with a relatively straight / vertical profile. Conversely, in those cases where the protective film is always deposited in a conformal manner, the resulting features typically have a tapered profile (the features are thicker in the vicinity of the top and narrower in the vicinity of the bottom).

테이퍼된 프로파일은 보호용 막이 피처 측벽들의 모든 영역들 상에 동일한 두께로 형성되기 때문에, 보호용 막이 컨포멀하게 형성되는 경우들에서 발생할 수도 있다. 도 9b는 컨포멀한 레짐에 따라 증착되는 보호용 층들에 대한 에칭 깊이의 함수로서 보호용 막의 두께를 도시하는 모델링 결과들을 예시한다. 상기 기술된 바와 같이, 두께는 도 9b에 도시된 증착 막들 둘다에 대한 전체 피처 도처에서 상대적으로 일정하다. 이 경우, 보우 영역은 보우 영역 아래 영역들과 대략 동일한 정도로 보호된다. 그러나, 후속하는 에칭 동작들에서, 프로세스 조건들은 보우 영역에서 가장 엄격하고 (예를 들어, 피처 기하 구조 및 에칭 프로세스의 지향성으로 인해), 피처는 이 영역에서 가장 실질적으로 에칭된다. 이 결과는 에칭/증착의 몇몇 반복들을 통해, 보우 영역은 보우 아래 영역들에 상대적으로 성장하도록 계속된다는 것이다. 보우가 보호용 막 없이 신속하게 성장하지 않기 때문에, 동일하게 잘 보호되지 않고 보다 덜 엄격한 에칭 조건들을 직면하는, 보우 아래 영역들과 비교하여 계속해서 성장한다. 반-컨포멀한 보호용 막들의 사용은 보호용 막으로 하여금 가장 유용한 위치에 (예를 들어 에칭 조건들이 가장 엄격한 보우 영역) 타깃팅되게 한다. 실제로, 보호용 막은, 에칭 동작 각각 동안 전체적으로 또는 부분적으로 에칭될 수도 있는 희생적 재료로서 작용한다.The tapered profile may also occur in the case where the protective film is formed conformally, since the protective film is formed with the same thickness on all regions of the feature sidewalls. Figure 9b illustrates modeling results showing the thickness of the protective film as a function of etch depth for the protective layers deposited according to the conformal regime. As described above, the thickness is relatively constant throughout the entire feature for both of the deposition films shown in FIG. 9B. In this case, the bow area is protected to about the same extent as the areas under the bow area. However, in subsequent etching operations, the process conditions are the most stringent in the bow region (e.g. due to the orientation of the feature geometry and etch process) and the feature is most substantially etched in this region. The result is that through some iterations of etching / deposition, the bow region continues to grow relative to the bow down regions. Because the bow does not grow quickly without a protective film, it continues to grow compared to areas below the bow, which are equally unprotected and face less stringent etching conditions. The use of semi-conformal protective films allows the protective film to be targeted in the most useful locations (e.g., the bow region where the etching conditions are the most stringent). In practice, the protective film acts as a sacrificial material that may be etched in whole or in part during each of the etching operations.

본 명세서에 기술된 구성들 및/또는 접근 방법들은 본질적으로 예시적이고, 이들 구체적인 실시예들 또는 예들은 다수의 변동들이 가능하기 때문에 제한하는 의미로 간주되지 않는다는 것이 이해된다. 본 명세서에 기술된 특정한 루틴들 또는 방법들은 임의의 수의 프로세싱 전략들 중 하나 이상을 대표할 수도 있다. 이와 같이, 예시된 다양한 작용들은 예시된 순서로, 다른 순서로, 병렬적으로 수행될 수도 있고, 또는 일부 경우들에서 생략된다. 유사하게, 상기 기술된 프로세스들의 순서는 변화될 수도 있다.It is to be understood that the arrangements and / or approaches described herein are exemplary in nature, and that these specific embodiments or examples are not to be considered limiting because many variations are possible. The particular routines or methods described herein may represent one or more of any number of processing strategies. As such, the various actions illustrated may be performed in the order shown, in a different order, in parallel, or omitted in some cases. Similarly, the order of the processes described above may be varied.

본 개시의 주제는 다양한 프로세스들, 시스템들 및 구성들 및 다른 피처들, 기능들, 작용들, 및/또는 본 명세서에 개시된 특성들의 모든 신규하고 불명확한 조합들 및 서브-조합들 뿐만 아니라 이의 임의의 그리고 모든 등가물들을 포함한다.The subject matter of this disclosure is not limited to all novel and obfuscated combinations and sub-combinations of the various processes, systems and configurations and other features, functions, acts, and / And all equivalents thereof.

Claims (21)

유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법에 있어서,
(a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 상기 제 1 플라즈마에 노출하고, 그리고 상기 기판 내에서 피처를 부분적으로 에칭하는 단계;
(b) 상기 단계 (a) 후에, 상기 피처의 측벽들 상에 보호용 막을 증착하는 단계; 및
(c) 상기 피처가 최종 깊이까지 에칭될 때까지, 상기 단계 (a) 내지 상기 단계 (b) 를 반복하는 단계로서, 상기 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖고, 그리고 상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막보다 컨포멀한, 상기 단계 (a) 내지 상기 단계 (b) 를 반복하는 단계를 포함하는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.A method of forming an etched feature in a substrate comprising a dielectric material,
(a) generating a first plasma comprising an etch reactant, exposing the substrate to the first plasma, and partially etching the features in the substrate;
(b) after step (a), depositing a protective film on the sidewalls of the feature; And
(c) repeating said steps (a) to (b) until said features are etched to a final depth, said features having an aspect ratio of at least about 5 at a final depth, and said step (b) (A) to (b), wherein the protective film deposited in the first iteration of step (b) is more conformal than the protective film deposited in the second iteration of step (b) A method for forming an etched feature in a substrate comprising a material. 제 1 항에 있어서,
상기 단계 (b) 의 제 1 반복은 상기 단계 (b) 의 제 2 반복 전에 수행되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.The method according to claim 1,
Wherein the first repetition of step (b) is performed prior to the second repetition of step (b). 제 1 항에 있어서,
상기 단계 (b) 의 제 1 반복은 상기 단계 (b) 의 제 2 반복 후에 수행되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.The method according to claim 1,
Wherein the first repetition of step (b) is performed after the second repetition of step (b). 제 1 항에 있어서,
상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 컨포멀하고, 그리고 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막은 반-컨포멀 (sub-conformal) 한, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.The method according to claim 1,
Wherein the protective film deposited in the first iteration of step (b) is conformal, and the protective film deposited in the second iteration of step (b) comprises a dielectric material that is sub-conformal RTI ID = 0.0 > etched < / RTI > 제 4 항에 있어서,
상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막은 상기 부분적으로 에칭된 피처의 하단으로 연장하지 않는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.5. The method of claim 4,
Wherein the protective film deposited in the second iteration of step (b) does not extend to the bottom of the partially etched feature. 제 1 항에 있어서,
상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 압력에서 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.The method according to claim 1,
Wherein the protective film deposited in the first iteration of step (b) is deposited at a higher pressure as compared to the protective film deposited in the second iteration of step (b) ≪ / RTI > 제 1 항에 있어서,
상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 낮은 반응물질 전달 레이트로 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.The method according to claim 1,
Wherein the protective film deposited in the first iteration of step (b) is deposited at a lower reactant transfer rate compared to the protective film deposited in the second iteration of step (b) To form an etched feature. 제 1 항에 있어서,
상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 짧은 반응물질 전달 지속기간에 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.The method according to claim 1,
Wherein the protective film deposited in the first iteration of step (b) is deposited for a shorter duration of reactive material delivery as compared to the protective film deposited in the second iteration of step (b) ≪ / RTI > 제 1 항에 있어서,
상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 짧은 플라즈마 노출 지속기간에 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.The method according to claim 1,
Wherein the protective film deposited in the first iteration of step (b) is deposited in a shorter plasma exposure duration compared to the protective film deposited in the second iteration of step (b) To form an etched feature. 제 1 항에 있어서,
상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 RF 전력으로 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.The method according to claim 1,
Wherein the protective film deposited in the first iteration of step (b) is deposited with a higher RF power as compared to the protective film deposited in the second iteration of step (b) ≪ / RTI > 제 1 항에 있어서,
상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막과 비교하여 보다 높은 RF 듀티 사이클로 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.The method according to claim 1,
Wherein the protective film deposited in the first iteration of step (b) is deposited with a higher RF duty cycle as compared to the protective film deposited in the second iteration of step (b). ≪ / RTI > 제 1 항에 있어서,
상기 단계 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 제 1 세트의 증착 조건들을 사용하여 증착되고, 상기 단계 (b) 의 제 2 반복에서 증착된 상기 보호용 막은 제 2 세트의 증착 조건들을 사용하여 증착되고, 상기 제 1 세트의 증착 조건들 및 상기 제 2 세트의 증착 조건들은: 압력, 반응물질 전달 레이트, 반응물질 전달 지속기간, 플라즈마 노출 지속기간, RF 전력, 및 RF 듀티 사이클로 구성된 그룹으로부터 선택된 적어도 2 개의 파라미터들에 대해 상이한, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.The method according to claim 1,
Wherein the protective film deposited in the first iteration of step (b) is deposited using a first set of deposition conditions, and the protective film deposited in the second iteration of step (b) uses a second set of deposition conditions Wherein the first set of deposition conditions and the second set of deposition conditions are selected from the group consisting of: pressure, reactant mass transfer rate, reactant mass transfer duration, plasma exposure duration, RF power, and RF duty cycle Wherein the etched features are different for at least two selected parameters. 제 12 항에 있어서,
상기 제 1 세트의 증착 조건들은 보다 낮은 반응물질 전달 레이트 및 (i) 보다 짧은 반응물질 전달 지속기간, 및/또는 (ii) 보다 짧은 플라즈마 노출 지속기간을 갖는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.13. The method of claim 12,
The first set of deposition conditions may include a lower reactive material transfer rate and / or a shorter reactive material delivery duration, and / or (ii) a shorter plasma exposure duration, ≪ / RTI > 제 1 항에 있어서,
상기 단계 (a) 의 적어도 1 반복은 상기 피처 내 보우 (bow) 의 형성을 발생시키고, 그리고 후속하는 상기 단계 (b) 의 반복은 적어도 상기 보우만큼 깊지만 상기 피처만큼 깊지 않은 상기 보호용 막의 형성을 발생시키는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.The method according to claim 1,
Wherein at least one iteration of step (a) results in the formation of bow in the feature, and the subsequent iteration of step (b) comprises forming the protective film at least as deep as the bow but not as deep as the feature ≪ / RTI > wherein the etched features are formed in a substrate comprising a dielectric material. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 보호용 막은 열적 ALD (atomic layer deposition) 반응 또는 플라즈마 보조된 ALD 반응을 통해 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.15. The method according to any one of claims 1 to 14,
Wherein the protective film is deposited through a thermal ALD (atomic layer deposition) reaction or a plasma assisted ALD reaction. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 보호용 막은 분자 층 증착 (molecular layer deposition) 반응을 통해 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.15. The method according to any one of claims 1 to 14,
Wherein the protective film is deposited via a molecular layer deposition reaction. ≪ RTI ID = 0.0 > 11. < / RTI > 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 보호용 막은 셀프-어셈블된 모노레이어 (self-assembled monolayer) 반응을 통해 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.15. The method according to any one of claims 1 to 14,
Wherein the protective film is deposited through a self-assembled monolayer reaction. ≪ Desc / Clms Page number 17 > 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 보호용 막은 열적 CVD (chemical vapor deposition) 반응 또는 PECVD (plasma enhanced chemical vapor deposition) 반응을 통해 증착되는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 방법.15. The method according to any one of claims 1 to 14,
Wherein the protective film is deposited via a thermal CVD (chemical vapor deposition) reaction or a PECVD (plasma enhanced chemical vapor deposition) reaction. 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치에 있어서,
하나 이상의 반응 챔버들로서, 적어도 하나의 반응 챔버가 에칭을 수행하도록 설계되거나 구성되고, 그리고 적어도 하나의 반응 챔버는 증착을 수행하도록 설계되거나 구성되고, 반응 챔버 각각은,
상기 반응 챔버로 프로세스 가스들을 도입하기 위한 유입부, 및
상기 반응 챔버로부터 재료를 제거하기 위한 유출부를 포함하는, 상기 하나 이상의 반응 챔버들, 및
제어기로서,
(a) 에칭 반응물질을 포함하는 제 1 플라즈마를 생성하고, 기판을 상기 제 1 플라즈마에 노출하고, 그리고 상기 기판 내에서 피처를 부분적으로 에칭하기 위한 인스트럭션으로서, 상기 인스트럭션 (a) 는 에칭을 수행하도록 설계되거나 구성된 상기 반응 챔버 내에서 수행되는, 상기 인스트럭션;
(b) 상기 인스트럭션 (a) 후에, 상기 피처의 측벽들 상에 보호용 막을 증착하기 위한 인스트럭션으로서, 상기 인스트럭션 (b) 는 증착을 수행하도록 설계되거나 구성된 상기 반응 챔버 내에서 수행되는, 상기 인스트럭션; 및
(c) 상기 피처가 최종 깊이까지 에칭될 때까지, 상기 인스트럭션 (a) 내지 상기 인스트럭션 (b) 를 반복하는 단계로서, 상기 피처는 최종 깊이에서 약 5 이상의 종횡비를 갖고, 그리고 상기 인스트럭션 (b) 의 제 1 반복에서 증착된 상기 보호용 막은 상기 인스트럭션 (b) 의 제 2 반복에서 증착된 상기 보호용 막보다 컨포멀한, 상기 인스트럭션 (a) 내지 상기 인스트럭션 (b) 를 반복하기 위한 인스트럭션을 갖는, 상기 제어기를 포함하는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치.An apparatus for forming an etched feature in a substrate comprising a dielectric material,
Wherein at least one reaction chamber is designed or configured to perform etching and at least one reaction chamber is designed or configured to perform deposition,
An inlet for introducing process gases into the reaction chamber, and
An outlet for removing material from the reaction chamber; and at least one reaction chamber
As a controller,
(a) instructions for generating a first plasma comprising an etch reactant, exposing a substrate to the first plasma, and partially etching the features in the substrate, wherein the instruction (a) Said instructions being performed in said reaction chamber designed or configured to perform the steps of:
(b) instructions for depositing a protective film on the sidewalls of the feature after the instruction (a), wherein the instruction (b) is performed in the reaction chamber designed or configured to perform the deposition; And
(c) repeating the instructions (a) through (b) until the feature is etched to a final depth, the feature having an aspect ratio of at least about 5 at a final depth, and wherein the instruction (b) Wherein the protective film deposited in the first iteration of the instruction (b) has instructions to repeat the instructions (a) through (b) that are more conformal than the protective film deposited in the second iteration of the instruction (b) A device for forming an etched feature in a substrate comprising a dielectric material, the device comprising a controller. 제 19 항에 있어서,
상기 인스트럭션 (a) 및 상기 인스트럭션 (b) 모두가 동일한 반응 챔버 내에서 발생하도록, 상기 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 상기 증착을 수행하도록 설계되거나 구성된 반응 챔버와 동일한, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치.20. The method of claim 19,
A reaction chamber designed or configured to perform said etching such that both said instruction (a) and said instruction (b) occur in the same reaction chamber, comprises the same reaction chamber as the reaction chamber designed or constructed to perform said deposition A device for forming an etched feature in a substrate. 제 19 항에 있어서,
상기 에칭을 수행하도록 설계되거나 구성된 반응 챔버는 상기 증착을 수행하도록 설계되거나 구성된 반응 챔버와 상이하고, 그리고 상기 제어기는 상기 에칭을 수행하도록 설계되거나 구성된 반응 챔버와 상기 증착을 수행하도록 설계되거나 구성된 반응 챔버 사이에서 상기 기판을 이송하기 위한 인스트럭션들을 더 포함하는, 유전체 재료를 포함하는 기판 내에 에칭된 피처를 형성하는 장치.20. The method of claim 19,
Wherein the reaction chamber designed or configured to perform the etching is different from the reaction chamber designed or configured to perform the deposition and the controller includes a reaction chamber designed or configured to perform the etching and a reaction chamber designed or configured to perform the deposition, Further comprising instructions for transferring the substrate between the substrate and the substrate.
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