KR20180080116A - System and Method for gas-phase passivation of a semiconductor surface - Google Patents
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Abstract
Description
< 관련 출원에 대한 상호 참조><Cross reference to related application>
본 출원은 2013년 7월 12일 "SYSTEM AND METHOD FOR GAS-PHASE SULFUR PASSIVATION OF A SEMICONDUCTOR SURFACE"라는 명칭으로 출원된 출원 일련 번호 13/941,216호의 일부 계속 출원(Continuation-In-Part)이며, 이것은 2012년 7월 27일 "SYSTEM AND METHOD FOR GAS-PHASE SULFUR PASSIVATION OF A SEMICONDUCTOR SURFACE"라는 명칭으로 출원된 예비 출원 일련 번호 61/676,829호의 이익 및 우선권을 주장하고 있으며, 그리하여 상기 출원들의 내용들은 그 내용들이 본 개시와 상충하지 않는 범위까지 참조로써 통합된다.This application is a continuation-in-part application serial number 13 / 941,216 filed on July 12, 2013 entitled " SYSTEM AND METHOD FOR GAS-PHASE SULFUR PASSIVATION OF A SEMICONDUCTOR SURFACE & 61 / 676,829, filed on July 27,2007, entitled " SYSTEM AND METHOD FOR GAS-PHASE SULFUR PASSIVATION OF A SEMICONDUCTOR SURFACE ", the contents of which are incorporated herein by reference in their entirety Are incorporated by reference to the extent not inconsistent with the present disclosure.
본 개시는 일반적으로 반도체 소자들을 제조하기 위해 사용된 방법들 및 시스템들과, 상기 시스템들 및 방법들을 사용하여 형성된 소자들에 관한 것이다. 보다 상세하게는, 본 개시의 예시적인 실시예들은 반도체 표면의 기상(gas-phase) 칼코겐(예를 들어, 황, 텔루륨, 및/또는 셀레늄) 패시베이션을 위한 시스템들 및 방법들에 관한 것이다.This disclosure relates generally to methods and systems used to fabricate semiconductor devices and to devices formed using such systems and methods. More particularly, exemplary embodiments of the present disclosure relate to systems and methods for gas-phase chalcogen (e.g., sulfur, tellurium, and / or selenium) passivation of semiconductor surfaces .
게르마늄 및 실리콘 게르마늄 IV 족 반도체들, 및 화합물 반도체들(예를 들어, III-V 화합물 반도체들)과 같은 고 이동도(high-mobility) 반도체들은 그들의 상대적으로 높은 전자 및/또는 홀 이동도 때문에 반도체 소자들의 제조에 사용하는 것이 바람직할 수 있다. 고 이동도 반도체 재료로 형성된 소자들은 이론적으로 실리콘과 같은 저 이동도(lower-mobility) 반도체로 형성된 유사한 소자들에 비해 더 우수한 성능, 더 빠른 속도, 감소된 전력 소비 및 더 높은 항복 전계(breakdown field)를 가질 수 있다.High-mobility semiconductors, such as germanium and silicon germanium IV semiconductors, and compound semiconductors (e.g., III-V compound semiconductors), have a relatively high electron and / or hole mobility, It may be desirable to use it in the manufacture of devices. Devices formed from high mobility semiconductor materials may theoretically have better performance, faster speed, reduced power consumption, and higher breakdown field (breakdown field) compared to similar devices formed with lower-mobility semiconductors such as silicon ).
고 이동도 반도체 재료는 예를 들어, 금속 산화물 전계 효과(MOSFET) 디바이스들을 제조하는데 사용될 수 있다. 전형적인 MOSFET 디바이스는 각각 반도체 재료로 형성된 소오스 영역, 드레인 영역 및 채널 영역을 포함한다. MOSFET은 또한 채널 영역 위에 놓이는 유전성 재료(게이트 유전체) 및 도전성 재료(예를 들어, 금속)를 포함한다. 유전체 재료 및 도전성 재료는 화학 기상 퇴적, 플라즈마 강화 화학 기상 퇴적, 원자층 퇴적, 물리적 기상 퇴적 등과 같은 진공 또는 기상 퇴적 기술들을 사용하여 각각의 재료들을 퇴적함으로써 형성된다.High mobility semiconductor materials can be used, for example, to fabricate metal oxide field effect (MOSFET) devices. Typical MOSFET devices each comprise a source region, a drain region and a channel region formed of a semiconductor material. The MOSFET also includes a dielectric material (a gate dielectric) and a conductive material (e.g., metal) overlying the channel region. Dielectric and conductive materials are formed by depositing respective materials using vacuum or vapor deposition techniques such as chemical vapor deposition, plasma enhanced chemical vapor deposition, atomic layer deposition, physical vapor deposition, and the like.
불행하게도, 게르마늄, 실리콘 게르마늄, 및 III-V 반도체 재료들과 같은 고 이동도 반도체 재료, 및 게이트 유전체(예를 들어, 고 유전상수(k) 재료들)로 형성된 디바이스의 채널 영역 사이의 인터페이스는 일반적으로 큰 인터페이스 트랩 밀도(Dit)가 포함된다. 높은 Dit 값들은 고 이동도 반도체 재료의 표면에서 공극들 및 댕글링 본드들(dangling bonds)로 인한 것으로 생각되며, 높은 Dit 값들은 고 이동도 재료들로 형성된 디바이스들의 성능에 해로운 영향을 주며, 이러한 고 이동도 반도체 재료들을 사용하는 상보형 금속 산화물 반도체(CMOS; Complementary Metal Oxide Semiconductor) 디바이스들의 개발에 대한 기술적 도전이 되어왔다.Unfortunately, the interface between the channel regions of high mobility semiconductor materials such as germanium, silicon germanium, and III-V semiconductor materials, and devices formed with gate dielectrics (e.g., high dielectric constant (k) materials) Generally, a large interface trap density (D it ) is included. High Dit values are believed to be due to voids and dangling bonds at the surface of the high mobility semiconductor material and high Dit values have a detrimental effect on the performance of devices formed of high mobility materials, (CMOS) devices using high-mobility semiconductor materials have been the technical challenges to the development of complementary metal oxide semiconductor (CMOS) devices.
감소된 인터페이스 트랩 밀도들을 달성하기 위해, 유전체 퇴적 이전에 고 이동도 반도체 표면을 패시베이션하기 위한 다양한 방법이 시도되었다. 예를 들어, 습식 케미컬(NH4)2S 용액에 상기 재료들을 침지시킴으로써(immersing) 황으로 패시베이션화된 Ⅲ-Ⅴ 반도체 재료들은 개선된 인터페이스 특성을 나타내어, 디바이스 성능을 향상시킨다. 그러나, 침지 기반 패시베이션 공정은 후속하는 유전체 재료 퇴적에 사용되는 진공 또는 기상 퇴적 시스템에 통합하기가 어렵다. 결과적으로, 습식 화학 용액 기술을 사용하는 황 패시베이션 이후 그리고 유전체 재료의 후속하는 퇴적 이전에 바람직하지 않은 공기 노출 시간이 있다. 상기 패시베이션 층이 이 노출 동안 산화물 재성장을 완전히 방지할 수 없기 때문에 이 공기 노출은 디바이스 성능에 심각한 영향을 줄 수 있으며, 게르마늄 및 III-V 반도체 표면 상의 산화물 성장은 일반적으로 Dit를 증가시킨다. 또한, 상승된 온도(예를 들어,> 100 ℃)에서 용액 기반 패시베이션을 수행하는 것은 문제가 되며, 따라서 (NH4)2S의 반응성은 제한적으로 된다.In order to achieve reduced interface trap densities, various methods have been attempted to passivate high mobility semiconductor surfaces prior to dielectric deposition. For example, III-V semiconductor materials passivated with sulfur by immersing the materials in a wet chemical (NH 4 ) 2 S solution exhibit improved interface characteristics, improving device performance. However, the immersion-based passivation process is difficult to integrate into a vacuum or vapor deposition system used in subsequent dielectric material deposition. As a result, there is undesirable air exposure time after sulfur passivation using wet chemical solution techniques and before subsequent deposition of dielectric material. This air exposure can have a significant impact on device performance because the passivation layer can not completely prevent oxide regrowth during this exposure, and oxide growth on germanium and III-V semiconductor surfaces generally increases D it . Furthermore, elevated temperatures (e.g.,> 100 ℃) is to perform a solution based on the passivation is a problem, therefore, (NH 4) 2 S reactivity is limited.
따라서, 고 이동도 반도체 재료들의 표면을 패시베이션하기 위한 개선된 방법들 및 시스템들, 그리고 상기 방법들 및 시스템들을 사용하여 형성된 디바이스들이 요구된다.Accordingly, there are a need for improved methods and systems for passivating the surface of high mobility semiconductor materials, and devices formed using the methods and systems.
본 발명의 다양한 실시 예들은 기상(gas-phase) 칼코겐 전구체(고체, 액체 또는 기체 상으로서 유래할 수 있는)를 사용하여 반도체의 표면을 패시베이션하기위한 개선된 시스템들 및 방법들을 제공하며, 그리고 상기 시스템들 및/또는 방법들을 사용하여 형성된 디바이스들을 제공한다. 종래 기술의 다양한 단점들이 아래에서 더욱 상세하게 논의되는 방식들에도 불구하고, 일반적으로, 상기 시스템들 및 방법들은 비교적 낮은 Dit 값들을 갖는 고 이동도 반도체 재료들을 사용하여 반도체 디바이스들을 제조하기 위해 사용될 수 있다.Various embodiments of the present invention provide improved systems and methods for passivating the surface of a semiconductor using a gas-phase chalcogen precursor (which may result from a solid, liquid, or gaseous phase), and And devices formed using the above systems and / or methods. Notwithstanding the various disadvantages of the prior art discussed in greater detail below, the systems and methods are generally used to fabricate semiconductor devices using high mobility semiconductor materials with relatively low D it values .
본 발명의 다양한 실시 예에 따르면, 시스템은 진공 및/또는 기상(예를 들어, 대기 기상) 반응기 및 상기 반응기와 유체 연통하는 칼코겐 전구체 소스를 포함하며, 여기서 상기 칼코겐 전구체 소스은 상기 반응기의 반응 챔버 내에 기상의 칼코겐 전구체를 제공한다.According to various embodiments of the present invention, a system includes a vacuum and / or a vapor (e.g., atmospheric) reactor and a source of chalcogen precursor in fluid communication with the reactor, wherein the source of chalcogen precursor reacts Providing a gaseous chalcogen precursor within the chamber.
본 발명의 또 다른 실시 예에 따르면, 고 이동도 반도체의 표면을 패시베이션화 하는 방법은 상기 반도체 표면을 반응기의 챔버에 제공하는 단계와, 고 이동도 반도체의 표면을 기상 칼코겐 전구체에 노출시키는 단계, 및 패시베이션화된 고 이동도 반도체 표면을 형성하기 위해 상기 기상 칼코겐 전구체를 사용하여 상기 고이동도 반도체의 표면을 패시베이션하는 단계를 포함한다.According to another embodiment of the present invention, a method of passivating a surface of a high mobility semiconductor includes providing the semiconductor surface to a chamber of a reactor, exposing the surface of the high mobility semiconductor to a gas phase chalcogen precursor And passivating the surface of the high mobility semiconductor using the gas phase chalcogen precursor to form a passivated high mobility semiconductor surface.
본 발명의 또 다른 실시 예에 따르면, 디바이스가 진공 및/또는 기상 반응기 및 상기 반응기에 유체적으로 연결된 칼코겐 전구체 소스를 포함하는 시스템을 사용하여 형성되며, 여기서, 상기 칼코겐 전구체 소스는 상기 반응기의 반응 챔버 내에서 기상 칼코겐 전구체를 제공한다.According to another embodiment of the present invention, a device is formed using a system comprising a vacuum and / or a gas phase reactor and a source of chalcogen precursor fluidly coupled to the reactor, wherein the source of the chalcogen precursor Lt; RTI ID = 0.0 > of < / RTI > the gas phase chalcogen precursor.
그리고, 추가 실시 예에 따르면, 디바이스가 고 이동도 반도체 표면을 반응기의 반응 챔버 내의 기상 칼코겐 전구체에 노출시키는 단계를 포함하는 방법을 이용하여 형성된다.And, according to a further embodiment, the device is formed using a method comprising exposing a high mobility semiconductor surface to a gas phase chalcogen precursor in a reaction chamber of the reactor.
전술 한 요약 및 다음의 상세한 설명은 모두 단지 예시적이고 설명적인 것이며 본 발명을 제한하지 않는다.The foregoing summary and the following detailed description are exemplary and explanatory only and are not restrictive of the invention.
본 발명의 실시 예들에 대한 보다 완전한 이해는 이하의 예시적인 도면들과 관련하여 고려될 때 상세한 설명 및 청구 범위를 참조함으로써 도출될 수 있다.
도 1은 본 발명의 다양한 실시 예들에 따른 예시적 시스템을 보여준다.
도 2는 기상 및 액상(aqueous-phase) 패시베이션 공정들로 처리된 고 이동도 반도체 표면들의 표면 상에서의 칼코겐의 양의 비교를 보여준다.
도 3(a), 3(b), 및 3(c)는 기상 칼코겐 전구체로 패시베이션된 반도체 표면의 XPS 그래프들을 보여준다.
도 4(a), 4(b), 4(c), 및 4(d)는 패시베이션된 및 비-패시베이션된 고 이동도 반도체 표면들을 포함하는 구조들의 정전용량-전압 특성을 보여준다.
도 5(a), 5(b), 및 5(c)는 패시베이션된 및 비-패시베이션된 고 이동도 반도체 표면들을 포함하는 구조들의 부가적인 정전용량-전압 특성을 보여준다.
도 6(a), 6(b), 및 6(c)는 패시베이션된 및 비-패시베이션된 고 이동도 반도체 표면들을 포함하는 게르마늄 구조들의 부가적인 정전용량-전압 특성을 보여준다.
도 7(a), 및 7(b)는 패시베이션된 및 비-패시베이션된 표면들을 포함하는 실리콘 게르마늄 구조들의 정전용량-전압 특성을 보여준다.
도면들의 구성 요소들은 간략화 및 명료성을 위해 도시되며, 반드시 축척대로 도시된 것은 아님을 알 것이다. 예를 들어, 도면들 중 일부 구성 요소들의 치수들은 본 발명의 예시된 실시 예들의 이해를 돕기 위해 다른 구성 요소들에 비해 과장될 수 있다.A more complete understanding of embodiments of the invention may be had by reference to the following detailed description and claims when considered in connection with the following exemplary drawings.
Figure 1 shows an exemplary system in accordance with various embodiments of the present invention.
Figure 2 shows a comparison of the amount of chalcogen on the surface of high mobility semiconductor surfaces treated with vapor-phase and aqueous-phase passivation processes.
Figures 3 (a), 3 (b), and 3 (c) show XPS graphs of semiconductor surfaces passivated with a vapor phase chalcogen precursor.
Figures 4 (a), 4 (b), 4 (c), and 4 (d) show the capacitance-voltage characteristics of structures including passivated and non-passivated high mobility semiconductor surfaces.
Figures 5 (a), 5 (b), and 5 (c) show additional capacitance-voltage characteristics of structures including passivated and non-passivated high mobility semiconductor surfaces.
Figures 6 (a), 6 (b), and 6 (c) show additional capacitance-voltage characteristics of germanium structures including passivated and non-passivated high mobility semiconductor surfaces.
Figures 7 (a) and 7 (b) show the capacitance-voltage characteristics of silicon germanium structures including passivated and non-passivated surfaces.
It should be understood that the components of the figures are shown for simplicity and clarity and are not necessarily drawn to scale. For example, the dimensions of some of the elements in the figures may be exaggerated relative to other elements to help illustrate the illustrated embodiments of the present invention.
이하에 제공되는 시스템들, 방법들 및 디바이스들의 예시적인 실시 예들의 설명은 단지 예시적인 것이며 단지 설명만을 위한 것이며; 다음의 설명은 본 발명의 범위를 제한하도록 의도되지 않는다. 또한, 언급된 특징들을 갖는 다수의 실시 예들의 기재는 추가적인 특징들을 갖는 다른 실시 예들 또는 언급된 특징들의 상이한 조합들을 통합하는 다른 실시 예들을 배제하는 것으로 의도되지 않는다.The description of exemplary embodiments of the systems, methods, and devices provided below is illustrative only and is for illustrative purposes only; The following description is not intended to limit the scope of the invention. In addition, the description of a number of embodiments having the stated features is not intended to exclude other embodiments having additional features or other embodiments incorporating different combinations of the mentioned features.
아래에서 보다 상세히 설명되는 바와 같이, 본 명세서에 기술된 시스템들 및 방법들은 반도체(예를 들어, 게르마늄(Ge), 실리콘 게르마늄(SiGe) 또는 III-V 반도체)의 표면을 패시베이션하기 위해 사용될 수 있다. 본 명세서에 사용된 "표면(surface)"은 노출된 반도체 표면의 임의의 부분을 의미한다. 예를 들어, 상기 표면은 반도체 웨이퍼 및/또는 층의 전체 외부 또는 반도체 웨이퍼 및/또는 층의 상부 표면 및/또는 그 상부의 층 또는 그 일부일 수 있다.As described in more detail below, the systems and methods described herein can be used to passivate the surface of a semiconductor (e.g., germanium (Ge), silicon germanium (SiGe), or III-V semiconductor) . As used herein, " surface " means any portion of the exposed semiconductor surface. For example, the surface may be the entire exterior of the semiconductor wafer and / or layer or the top surface of the semiconductor wafer and / or layer and / or a layer thereon or a portion thereof.
이제 도 1을 참조하면, 반도체 표면을 패시베이션하기 위한 시스템(100)이 도시되어 있다. 시스템(100)은 반응 챔버(103), 기판 홀더(104) 및 가스 분배 시스템(106)을 포함하는 반응기 (102); 칼코겐 전구체 소스(108); 캐리어 또는 퍼지 가스 소스(110); 및 상기 소스들(108, 110)과 반응기(102) 사이에 개재된 밸브들(112, 114)을 포함한다.Referring now to FIG. 1, a
반응기(102)는 독립형 반응기이거나 클러스터 툴의 일부일 수 있다. 또한, 반응기(102)는 본 명세서에 기술된 바와 같은 표면 패시베이션 공정에 전용될 수 있거나, 또는 반응기(102)는 예를 들어, 층 퇴적 및/또는 에칭 처리와 같은 다른 공정에 사용될 수 있다. 예를 들어, 반응기(102)는 화학 기상 퇴적(CVD) 및/또는 원자층 퇴적(ALD) 처리를 위해 통상적으로 사용되는 반응기를 포함할 수 있으며, 직접 플라즈마 및/또는 원격 플라즈마 장치를 포함할 수 있다. 패시베이션 공정 동안 플라즈마를 사용하는 것은 칼코겐 전구체의 반응성을 향상시킬 수 있다. 또한, 반응기(102)는 진공 또는 거의 대기압 하에서 작동할 수 있다. 일례로서, 반응기(102)는 기판(116) 상에 유전체 재료의 후속적인 ALD 퇴적에 적합한 반응기를 포함한다. 시스템(100)에 적합한 예시적인 ALD 반응기는 미국 특허 제 8,152,922호에 기술되어 있으며, 그 내용은 본 발명과 충돌하지 않는 범위까지 본 명세서에 참조로서 통합된다.
기판 홀더(104)는 프로세싱 중에 반도체 표면을 갖는 기판 또는 작업물 (116)을 정위치에 유지하도록 설계된다. 다양한 예시적인 실시 예들에 따라, 홀더(104)는 직접 플라즈마 회로의 일부를 형성할 수 있다. 부가적으로 또는 대안적으로, 홀더(104)는 처리 중에 가열되거나, 냉각되거나 또는 주변의 공정 온도일 수 있다.The
가스 분배 시스템(106)은 블록 형태로 도시되어 있지만, 가스 분배 시스템(106)은 상대적으로 복잡하고, 가스 혼합물을 반응기(102)의 나머지에 배분하기에 앞서서, 칼코겐 전구체 소스(108)로부터의 증기(가스) 및 가스 소스(110)와 같은 하나 이상의 소스들로부터의 캐리어/퍼지 가스를 혼합하도록 설계될 수 있다. 또한, 시스템(106)은 가스의 수직 흐름(도시된 바와 같이) 또는 수평 흐름을 반도체 표면에 제공하도록 구성될 수 있다. 예시적인 가스 분배 시스템은 미국 특허 제8,152,922호에 기술되어 있다.Although
칼코겐 전구체 소스(108)는 반도체 표면을 패시베이션하기에 적합한 칼코겐-함유 물질의 액체, 고체 또는 가스 소스일 수 있다. 반도체 표면을 패시베이션하기에 적합한 예시적인 칼코겐들은 하나 이상의 황(S), 셀레늄(Se) 및 텔루륨(Te)을 포함하는 화합물들을 포함한다. 칼코겐 전구체 소스(108)가 액체 또는 고체인 경우, 소스 물질은 반응 챔 (103)에 들어가기 전에 기화된다. 소스(108)를 위한 예시적인 칼코겐 전구체들은, (NH4)2S 용액)(예컨데, 수용액의 (NH4)2S - 예를 들어, 22% 용액), (NH4)2Se, 또는 (NH4)2Te과 같은 암모늄 칼코겐화물, H2S, H2Se 또는 H2Te 가스와 같은 수소 칼코겐화물, NH4HS, NH4HSe 고체와 같은 다른 암모늄 칼코겐화물, 티오우레아(thiourea), SC(NH2)2, SeC(NH2)2과 같은 유기 칼코겐화물, 그리고 이러한 화합물들의 조합들을 포함한다.The
칼코겐 전구체(108)는 다양한 반도체 물질 표면을 패시베이션화시키는데 사용될 수 있다. 예를 들어, 전구체는 도핑되거나 또는 도핑되지 않은 고 이동도 반도체들, 예를 들어 게르마늄 및 실리콘 게르마늄과 같은 Ⅳ족 반도체들, GaAs, InGaAs와 같은 Ⅲ-Ⅴ족 반도체들, Ga 및/또는 As를 포함하는 다른 III-V 반도체들, 그리고 다른 Ⅲ-Ⅴ 물질들을 패시베이션화하기 위해 사용될 수 있다. 예로서, 시스템(100)은 In0 . 53Ga0 . 47As와 같은 도핑되거나 도핑되지 않은 InGaAs를 포함하는 반도체 표면 또는 게르마늄 또는 실리콘 게르마늄을 포함하는 표면을 패시베이션하기 위해 사용될 수 있다.The
캐리어 또는 퍼지 가스 소스(110)는 반도체 표면의 칼코겐 퍼시베이션 이전 및/또는 이후에 반응기(102)를 퍼지하기에 적합한 임의의 가스 및/또는 소스(108)로부터의 칼코겐 전구체와 혼합하기에 적합한 임의의 적절한 캐리어 가스를 포함 할 수 있다. 본 발명의 예시적인 실시 예들에 따르면, 퍼지 가스는 질소, 아르곤, 헬륨, 수소 또는 이들의 조합 일 수 있다. 캐리어 가스는 질소, 아르곤, 헬륨, 수소 또는 이들의 조합일 수 있다.The carrier or
시스템(100)은 또한 패시베이션 전에 반도체 표면을 세정하기 위한 고체, 액체 또는 기체 상 화학 물질들을 포함하는 크리닝 소스(116)를 포함할 수 있다. 예를 들어, 소스(116)는 반도체 표면으로부터 자연 산화물들을 제거하기 위해 챔버 (103)에 들어갈 때 기체 상인 화학 물질들을 포함할 수 있다. 소스(116)에 적합한 예시적인 화학 물질들은 HCl, HF, NH4OH, H2 및 수소 활성 종들(예를 들어, 열적 활성화 및/또는 플라즈마 활성화에 의해 생성된)을 포함한다.The
도 1에 도시된 바와 같이, 소스들(108,110,116)은 공급 라인들(120-124)을 사용하여 반응기(102)에 각각의 소스 물질들의 흐름, 혼합 및 분배를 제어하는데 사용될 수 있는 밸브들(112,114,118)를 통해 반응기(102)와 유체 연통되어 있다.As shown in FIG. 1, the
반도체 표면 패시베이션 공정 동안, 웨이퍼 또는 작업물(116)은 반응기(102)의 챔버(103)에 배치되고, 반응기(102)는 진공 펌프(126)을 사용하여 원하는 압력(예를 들어, 약 0.5 내지 약 760 Torr, 약 0.5 내지 약 750 Torr, 또는 약 1 내지 약 10 Torr)으로 되게 한다. 사용된 경우, 인-시튜(in-situ) 세정 공정은 크리닝 소스(116)로부터의 하나 이상의 화학 물질들을 사용할 수 있다. 작동 압력 및 온도는 패시베이션화될 표면의 재료에 따라 변할 수 있다. 예를 들어, 패시베이션화될 표면이 InGaAs를 포함하거나 InGaAs인 경우, 온도는 약 200℃와 약 400℃의 범위 일 수 있으며; 표면이 SiGe 또는 Ge를 포함하거나 SiGe 또는 Ge인 경우, 온도는 약 300℃ 내지 약 550℃의 범위일 수 있다. 세정 공정의 압력은 패시베이션 공정 동안 사용된 압력과 동일할 수 있다. 패시베이션 공정 동안에, 소스(108)로부터의 칼코겐 전구체 물질은 반응기(102)의 반응 챔버(103) 속으로 유입된다. 필요하다면, 소스(110)로부터의 캐리어 가스가 챔버(103)로 들어가는 칼코겐 전구체에 앞서, 예를 들어 가스 분배 시스템(106)을 사용하여 칼코겐 전구체와 혼합될 수 있다.During the semiconductor surface passivation process, the wafer or
패시베이션 공정 조건들은 예를 들어, 기판 크기, 기판 유형, 이전 기판 처리 단계들, 반응기의 유형, 반응기의 크기 및 칼코겐 전구체를 포함하는 다수의 요인들에 따라 변할 수 있다. 하기 표 1은 열적 및 플라즈마 패시베이션 공정들에 대한 예시적인 공정 조건들을 보여준다.The passivation process conditions may vary depending on a number of factors including, for example, substrate size, substrate type, previous substrate processing steps, reactor type, reactor size, and chalcogen precursor. Table 1 below illustrates exemplary process conditions for thermal and plasma passivation processes.
패시베이션 공정의 온도는 작업물(116)의 후속 공정(예를 들어, 고 유전상수 물질과 같은 유전체 물질의 퇴적)에 사용되는 온도와 동일할 수 있으며, 이 경우 패시베이션 공정 및 유전체 물질 퇴적 공정은 동일한 반응기/챔버에서 발생할 수 있다. 동일한 반응기에서 두 단계를 수행하는 것이 유리할 수 있는데, 그 이유는 이후의 퇴적이 진공 조건들을 파괴하지 않고 수행될 수 있기 때문이다. 따라서 작업물(116)은 공기 또는 산화 환경에 노출되는 것이 감소될 수 있다. 그러나, 패시베이션 공정은 별도의 챔버에서 수행될 수도 있으며, 패시베이션 공정의 공정 온도가 후속되는 작업물(116) 공정을 위해 사용된 온도와 다른 경우 별도의 챔버를 사용하는 것이 바람직할 수 있다.The temperature of the passivation process may be equal to the temperature used for subsequent processing of the workpiece 116 (e.g., deposition of a dielectric material such as a high dielectric constant material), wherein the passivation process and the dielectric material deposition process are the same Can occur in the reactor / chamber. It may be advantageous to carry out two steps in the same reactor, since subsequent deposition can be carried out without destroying the vacuum conditions. Thus, the
상기 방법은 또한 패시베이션화된 반도체 표면 상에 하이-k 유전 재료와 같은 유전체 재료를 퇴적하는 단계를 포함할 수 있는데, 상기한 바와 같이 상기 가스-상 패시베이션 공정과 동일한 반응기 또는 상이한 반응기에서 수행될 수 있다. 별도의 반응기들에서 이루어진다면, 상기 반응기들은 동일한 클러스터 툴이거나 또는 그 일부일 수 있다.The method may also include depositing a dielectric material, such as a high-k dielectric material, on the passivated semiconductor surface, which may be performed in the same reactor as the gas-phase passivation process or in a different reactor as described above have. If done in separate reactors, the reactors may be the same cluster tool or part thereof.
상기 패시베이션화된 표면 상에 퇴적될 수 있는 예시적인 하이-k 물질은 약 7보다 큰 유전 상수(k 값)를 갖는 금속 산화물들의 형태를 포함한다. 이러한 물질들은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 지르코늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 탄탈륨 실리콘 산화물(TaSiO), 바륨 스트론튬 티타네이트(BST), 스트론튬 비스무트 탄탈레이트(SBT) 및 란탄나이드 산화물들, 실리콘 질화물(SiN) 뿐만 아니라 스칸듐(Sc), 이트륨(Y), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Te), 디스프로슘(Dy), 홀뮴(Er), 어븀(Er), 툴륨(Tm), 이터븀(Yb) 및 루테튬(Lu)과 같은 물리적으로 안정된 희토류 원소들의 산화물들을 포함한다.Exemplary high-k materials that may be deposited on the passivated surface include forms of metal oxides having a dielectric constant (k value) greater than about 7. These materials may be selected from the group consisting of magnesium oxide (MgO), aluminum oxide (Al 2 O 3 ), zirconium oxide (HfO 2 ), tantalum oxide (Ta 2 O 5 ), tantalum silicon oxide (TaSiO), barium strontium titanate Bismuth tantalate (SBT) and lanthanide oxides, silicon nitride (SiN), as well as scandium (Sc), yttrium (Y), lanthanum (La), cerium (Ce), praseodymium (Pr), neodymium (Sm), europium (Eu), gadolinium (Gd), terbium (Te), dysprosium (Dy), holmium (Er), erbium (Er), thulium (Tm), ytterbium And oxides of the same physically stable rare earth elements.
가스 상(gas-phase) 패시베이션 공정을 사용하는 것은 습식 용액 패시베이션 공정에 비해 몇 가지 이점들을 갖는다. 예를 들어, 패시베이션과 유전체 재료의 퇴적 사이에서 공기에 대한 노출은 가스 상 공정을 사용하여 상당히 감소되거나 또는 제거되거나 또는 거의 제거 될 수 있다. 결과적으로 Dit 값이 훨씬 낮은 그리고 결과적으로 성능이 더욱 우수한 디바이스들이 본 명세서에 설명된 기술들 및 시스템을 사용하여 만들어질 수 있다. The use of a gas-phase passivation process has several advantages over the wet solution passivation process. For example, exposure to air between deposition of passivation and dielectric material can be significantly reduced or eliminated or nearly eliminated using a gas phase process. As a result, devices with much lower values of D it and consequently better performance can be made using the techniques and systems described herein.
<특정 실시예들>≪ Specific Embodiments >
이하의 비-제한적인 실시 예들은 고 이동도 반도체 재료의 표면을 패시베이션화하는 공정 및 이 공정을 사용하여 형성된 디바이스 또는 구조물을 설명한다. 이들 실시 예들은 단지 예시적인 것이며, 본 발명이 실시 예들에 한정되는 것을 의도하는 것은 아니다.The following non-limiting embodiments describe a process for passivating the surface of a high mobility semiconductor material and a device or structure formed using the process. These embodiments are merely illustrative, and the invention is not intended to be limited to the embodiments.
<비교예 1>≪ Comparative Example 1 &
n-도핑된 In0 . 53Ga0 . 47As 반도체 표면을 2 인치 InP 기판 위에 에피택셜 성장시켰다. In0 . 53Ga0 . 47As 표면 상의 자연 산화물은 약 60 초 동안 실온에서 희석 HCl 용액(탈이온수로 10배 희석된 37 % HCl)을 사용하여 제거되었다. 이어서, 샘플들을 탈이온수로 15초/린스로 2회 린스하고 질소 건으로 건조시켰다. 표면은 (NH4)2S의 액체 용액에 작업물을 담금으로써 패시베이션화 되었다.n-doped In 0 . 53 Ga 0 . 47 As semiconductor surface was epitaxially grown on a 2 inch InP substrate. In 0 . 53 Ga 0 . The native oxide on the 47 As surface was removed using a dilute HCl solution (37% HCl diluted 10-fold with deionized water) at room temperature for about 60 seconds. The samples were then rinsed twice with deionized water for 15 seconds / rinse and dried with nitrogen gun. Surface (NH 4) were passivation by immersing the workpiece in a liquid solution of S 2.
이어서 ALD Al2O3 층은 전구체들로서 트리메틸 알루미늄(TMA) 및 H2O를 사용하여 패시베이션화된 작업물 표면 상에 퇴적되었다. Al2O3 층의 두께는 XPS 분석의 경우 약 1nm이고 전기적 특성화 샘플들의 경우 약 5nm였다. 전기 특성화에 사용된 샘플들의 경우, 유전체 재료는 질소 환경에서 10% 수소에서 약 5분 동안 약 400℃에서 어닐링 되었다.The ALD Al 2 O 3 layer was then deposited on the passivated work surface using trimethylaluminum (TMA) and H 2 O as precursors. The thickness of the Al 2 O 3 layer was about 1 nm for the XPS analysis and about 5 nm for the electrically characterized samples. For the samples used for electrical characterization, the dielectric material was annealed at about 400 DEG C for about 5 minutes at 10% hydrogen in a nitrogen environment.
<실시예 1>≪ Example 1 >
n- 도핑된 In0 . 53Ga0 . 47As 반도체 표면은 2 인치 InP 기판 상에 에피택셜 성장되었다. In0 . 53Ga0 . 47As 표면 상의 자연 산화물을 비교예 1에 기재된 희석된 HCl 용액을 사용하여 제거하고, 상기 표면이 주변 공기에 노출되는 시간의 양을 제어하기 위해 샘플들을 세정 완료 후 5분 이내에 반응 챔버에 로딩하였다.n-doped In 0 . 53 Ga 0 . The 47 As semiconductor surface was epitaxially grown on a 2 inch InP substrate. In 0 . 53 Ga 0 . The native oxide on the 47 As surface was removed using the diluted HCl solution described in Comparative Example 1 and the samples were loaded into the reaction chamber within 5 minutes after completion of cleaning to control the amount of time the surface was exposed to ambient air .
캐리어 가스(질소) 및 황 전구체 소스(22 % (NH4)2S 용액 소스)의 혼합물에 표면을 노출시킴으로써 표면을 황으로 패시베이션화 시켰다. 반응기 챔버 온도는 약 300℃이고, 반응 시간은 약 5 분이고, 챔버 압력은 약 4 Torr이다.The surface was passivated with sulfur by exposing the surface to a mixture of a carrier gas (nitrogen) and a sulfur precursor source (22% (NH 4 ) 2 S solution source). The reactor chamber temperature is about 300 占 폚, the reaction time is about 5 minutes, and the chamber pressure is about 4 Torr.
이어서, 패시베이션 및 유전체 물질 퇴적 단계들 사이에서 진공을 파괴함이없이, 전구체들로서 TMA 및 H2O를 사용하여 패시베이션화된 작업물 표면 상에 인 시튜 ALD Al2O3 층을 증착시켰다. Al2O3 층의 두께는 XPS 분석의 경우 약 1nm이고 전기적 특성화 샘플들의 경우 약 5nm였다. 전기 특성화에 사용된 샘플들의 경우, 유전체 재료를 질소 환경에서 10% 수소에서 약 5분 동안 약 400℃에서 어닐링 하였다.Subsequently, an in situ ALD Al 2 O 3 layer was deposited on the passivated work surface using TMA and H 2 O as precursors, without destroying the vacuum between the passivation and dielectric material deposition steps. The thickness of the Al 2 O 3 layer was about 1 nm for the XPS analysis and about 5 nm for the electrically characterized samples. For the samples used for electrical characterization, the dielectric material was annealed at about 400 DEG C for about 5 minutes at 10% hydrogen in a nitrogen environment.
도 2는 샘플들의 XPS 분석을 나타내며, 수분 침지 패시베이션 공정으로 처리된 반도체 표면과 비교하여, 인 시튜 증기 패시베이션 공정을 사용하여 처리된 작업물들의 반도체 표면들 상에 보다 많은 양의 황이 검출되었음을 나타낸다.Figure 2 shows an XPS analysis of the samples showing that a greater amount of sulfur was detected on the semiconductor surfaces of the processed workpieces using the in situ vapor passivation process compared to the semiconductor surface treated with the moisture immersion passivation process.
도 3a 내지 3c는 실시예 1의 인 시튜 황 증기 처리를 사용하여 In0 . 53Ga0 . 47As 상에 퇴적된 1 nm의 Al2O3의 XPS 분석 결과를 나타낸다. 특히, 도 3a는 단일 피크 인듐 3d를 도시한다. 도 3b는 비소 3d에 대한 단일 피크를 도시한다. 도 3c는 갈륨 3p에 대한 다수의 XPS 피크들을 도시하며, 이들 모두는 반도체 표면과 유전체층 사이의 계면에서 산소의 부족을 나타낸다.Figures 3a-3c are schematic diagrams of In 0 . 53 Ga 0 . The result of XPS analysis of 1 nm Al 2 O 3 deposited on 47 As is shown. In particular, Figure 3a shows a
<실시예 2>≪ Example 2 >
n- 도핑된 In0 . 53Ga0 . 47As 반도체 표면을 2 인치 InP 기판 상에 에피택셜 성장시켰다. In0 . 53Ga0 . 47As 표면 상의 자연 산화물을 실시예 1에서 설명한 바와 같이 희석된 HCl 용액을 사용하여 제거하였다. 표면을 엑 시튜(ex situ) (NH4)2S 증기에 의해 패시베이션화 시켰다. 이어서 ALD Al2O3 층은 전구체로서 TMA 및 H2O를 사용하여 패시베이션화된 작업물 표면 상에 퇴적된다. Al2O3 층의 두께는 XPS 분석의 경우 약 1nm이고 전기적 특성화 샘플들의 경우 약 5nm였다. 전기 특성화에 사용된 샘플들의 경우, 유전체 재료를 이어서 질소 환경에서 10% 수소에서 약 5분 동안 약 400℃에서 어닐링 하였다. 또한, 도 4a -4c는 비교예 1 및 패시베이션이 없는 샘플들과 비교하여, 실시예 1 및 2에 따라 형성된 디바이스들의 개선된 주파수 분산 커패시턴스-전압(C-V) 특성을 도시한다. 상기 C-V 분산 측정들은 트랩 밀도들을 추출하기 위해 실온 및 77K에서 약 100 Hz 내지 약 1 MHz 범위의 주파수에서 수행되었다.n-doped In 0 . 53 Ga 0 . 47 As semiconductor surface was epitaxially grown on a 2 inch InP substrate. In 0 . 53 Ga 0 . The native oxide on the 47 As surface was removed using diluted HCl solution as described in Example 1. [ The surface was passivated by ex situ (NH 4 ) 2 S vapor. The ALD Al 2 O 3 layer is then deposited on the passivated work surface using TMA and H 2 O as precursors. The thickness of the Al 2 O 3 layer was about 1 nm for the XPS analysis and about 5 nm for the electrically characterized samples. For the samples used for electrical characterization, the dielectric material was then annealed at about 400 DEG C for about 5 minutes at 10% hydrogen in a nitrogen environment. 4A-4C also show improved frequency-dispersive capacitance-voltage (CV) characteristics of devices formed according to Examples 1 and 2, as compared to Comparative Example 1 and passivation-free samples. The CV dispersion measurements were performed at room temperature and at a frequency ranging from about 100 Hz to about 1 MHz at 77 K to extract the trap densities.
표 2는 무 패시베이션, 비교예 1 그리고 실시예 1 및 2를 사용하여 형성된 구조물/디바이스들의 공핍 및 축적 영역들(depletion and accumulation regions)에서의 커패시턴스 분산을 열거한 것이다. 패시베이션된 모든 샘플들은 패시베이션이없는 샘플들에 비해 개선된 특성들을 나타낸다. 엑-시튜(ex-situ) 증기 패시베이션 처리는 가장 낮은 분산을 나타내지만, 인-시튜 증기 및 용액-기반 패시베이션 처리는 약간 더 높은 값들을 산출한다. 밴드 갭을 가로 질러 계면 상태를 맵핑하기 위해, 77 K에 이르기까지의 온도에서 CV 곡선들이 생성되었다. 표 3은 중간 갭 및 전도 밴드 에지에서의 Dit값들을 보여준다. 표 3에 열거된 Dit값들은 300 K(중간 갭 근처)에서 77 K(밴드 에지에 가까운)에서 이끄는(conduce) 방법을 사용하여 추출되었다. 패시베이션된 샘플들의 Dit값들은 1E12/cm2eV 오더 상의 수준으로 감소된다. Dit의 이러한 낮은 값들은 더 나은 성능을 가진 고 이동도 트랜지스터 디바이스들을 생산할 것으로 기대된다.Table 2 lists the capacitance variance in the depletion and accumulation regions of the structures / devices formed using passivation, comparative example 1 and
process
<실시예 3>≪ Example 3 >
n- 도핑된 In0 . 53Ga0 . 47As 반도체 표면은 2 인치 InP 기판 상에 에피택셜 성장되었다. In0 . 53Ga0 . 47As 표면 상의 자연 산화물을 비교예 1에 기재된 희석된 HCl 용액을 사용하여 제거하고, 상기 표면이 주변 공기에 노출되는 시간의 양을 제어하기 위해 샘플들을 세정 완료 후 5분 이내에 반응 챔버에 로딩하였다.n-doped In 0 . 53 Ga 0 . The 47 As semiconductor surface was epitaxially grown on a 2 inch InP substrate. In 0 . 53 Ga 0 . The native oxide on the 47 As surface was removed using the diluted HCl solution described in Comparative Example 1 and the samples were loaded into the reaction chamber within 5 minutes after completion of cleaning to control the amount of time the surface was exposed to ambient air .
캐리어 가스(질소) 및 황 전구체 소스(22 % (NH4)2S 용액 소스)의 혼합물에 표면을 노출시킴으로써 표면을 황으로 패시베이션화 시켰다. 반응기 챔버 온도는 약 300℃이고, 반응 시간은 약 5 분이고, 챔버 압력은 약 4 Torr이다.The surface was passivated with sulfur by exposing the surface to a mixture of a carrier gas (nitrogen) and a sulfur precursor source (22% (NH 4 ) 2 S solution source). The reactor chamber temperature is about 300 占 폚, the reaction time is about 5 minutes, and the chamber pressure is about 4 Torr.
이어서, 패시베이션 및 유전체 물질 퇴적 단계들 사이에서 진공을 파괴함이없이, 전구체들로서 TMA 및 H2O를 사용하여 패시베이션화된 작업물 표면 상에 인 시튜 ALD Al2O3 층을 증착시켰다. 이어서 전구체들로서 HfCl 및 물을 사용하여 상기 알루미늄 산화물층 위에 놓이는 인-시튜 하프늄 산화물이 형성된다. 상기 Al2O3 층의 두께는 약 1nm이었고, 상기 하프늄 산화물 층 두께는 약 3nm였다. 상기 샘플들은 질소 환경에서 10% 수소에서 약 5분 동안 약 400℃에서 어닐링 하였다.Subsequently, an in situ ALD Al 2 O 3 layer was deposited on the passivated work surface using TMA and H 2 O as precursors, without destroying the vacuum between the passivation and dielectric material deposition steps. In-situ hafnium oxide is then formed over the aluminum oxide layer using HfCl and water as precursors. The thickness of the Al 2 O 3 layer was about 1 nm and the thickness of the hafnium oxide layer was about 3 nm. The samples were annealed at about 400 DEG C for about 5 minutes at 10% hydrogen in a nitrogen environment.
<실시예 4><Example 4>
상기 알루미늄 산화물 및 하프늄 산화물 퇴적 단계들 이전에 상기 HCl-세정된 표면을 패시베이션화하기 위해 질소 캐리어 가스에 H2S가 사용된다는 것을 제외하고, 실시예 3에 따른 구조물들이 제공된다. Structures according to embodiment 3 are provided, except that H 2 S is used in the nitrogen carrier gas to passivate the HCl-cleaned surface prior to the aluminum oxide and hafnium oxide deposition steps.
아래의 표 4 및 도 5a 내지 5c는 상기 알루미늄 산화물 및 하프늄 산화물 퇴적 이전에 HCl-세정된 표면 및 무 패시베이션 처리를 갖는 샘플들 그리고 실시예 3 및 4에 따라 형성된 샘플들의 전기적 특성들을 보여준다. 도 5a 내지 5c에서 도시된 바와 같이, 실시예들 3 및 4에 따라 형성된 구조물들은 무 패시베이션 샘플(도 5a)과 비교하여 개선된 주파수 분산 커패시턴스-전압(C-V) 특성을 보여준다. C-V 분산 측정들이 수행되었고, Dit 값들을 전술한 기술들을 사용하여 추출하였다. 패시베이션화된 샘플들의 Dit 값들은 약 1.8E12/cm2eV(실시예 3) 및 1.6E12/cm2eV(실시예 4)의 수준으로, 또는 패시베이션 단계 없이 유사하게 형성된 Dit의 약 60%(실시예 3) 및 53%(실시예 4)로 감소되었다. Dit의 이러한 낮은 값들은 더 나은 성능을 가진 고 이동도 트랜지스터 디바이스들을 생산할 것으로 기대된다.The following Table 4 and Figures 5a-5c show the electrical properties of the samples with HCl-cleaned surfaces and passivation treatment prior to the aluminum oxide and hafnium oxide deposition and samples formed according to Examples 3 and 4. [ As shown in Figs. 5A to 5C, the structures formed according to Embodiments 3 and 4 show improved frequency dispersive capacitance-voltage (CV) characteristics compared to passivation samples (Fig. 5A). CV dispersion measurements were performed and the D it values were extracted using the techniques described above. The D it values of passivated samples were measured at levels of about 1.8E12 / cm 2 eV (Example 3) and 1.6E12 / cm 2 eV (Example 4), or about 60% of the similarly formed D it without passivation step, (Example 3) and 53% (Example 4). These low values of D it are expected to produce high mobility transistor devices with better performance.
(/eVcm2)Dit @ middle gap
(/ eVcm 2 )
<비교예 2>≪ Comparative Example 2 &
p-도핑된 실리콘 게르마늄(SiGe) 반도체 표면을 실리콘(Si) 기판 위에 에피택셜 성장시켰다. SiGe 표면 상의 자연 산화물은 약 60 초 동안 실온에서 희석된 불화수소산 용액(탈이온수에서 0.7%)을 사용하여 제거되었다. 이어서, 샘플들을 탈이온수로 15초/린스로 2회 린스하고 질소 건으로 건조시켰다. 표면은 패시베이션화 되지 않았다.A p-doped silicon germanium (SiGe) semiconductor surface was epitaxially grown on a silicon (Si) substrate. The native oxide on the SiGe surface was removed using a dilute hydrofluoric acid solution (0.7% in deionized water) at room temperature for about 60 seconds. The samples were then rinsed twice with deionized water for 15 seconds / rinse and dried with nitrogen gun. The surface was not passivated.
이어서 ALD Al2O3 층은 전구체들로서 트리메틸 알루미늄(TMA) 및 H2O를 사용하여 작업물 표면 상에 퇴적되었다. Al2O3 층의 두께는 약 1nm이었다. 이어서 상기 Al2O3 층 위에 놓이는 하프늄 산화물(HfO) 층이 ALD(예를 들어, 전구체로서 HfCl4 및 H2O)를 사용하여 형성되었다. 상기 유전체 재료는 질소 환경에서 10% 수소에서 약 5분 동안 약 400℃에서 어닐링 되었다.The ALD Al 2 O 3 layer was then deposited on the work surface using trimethylaluminum (TMA) and H 2 O as precursors. The thickness of the Al 2 O 3 layer was about 1 nm. Then it was formed by using the Al 2 O 3 layer of hafnium oxide (HfO) layer ALD (HfCl 4 and H 2 O as an example, a precursor) overlying. The dielectric material was annealed at about 400 DEG C for about 5 minutes at 10% hydrogen in a nitrogen environment.
<실시예 7>≪ Example 7 >
p-도핑된 SiGe 반도체 표면이 Si 기판 위에 에피택셜 성장되었다. SiGe 표면상의 자연 산화물을 비교예 2에 기재된 바와 같이 희석된 HF 용액을 사용하여 제거하고, 상기 표면이 주변 공기에 노출되는 시간의 양을 제어하기 위해, 샘플들을 세정 완료 후 5분 이내에 반응기 챔버에 로딩하였다.The p-doped SiGe semiconductor surface was epitaxially grown on the Si substrate. The native oxide on the SiGe surface was removed using a diluted HF solution as described in Comparative Example 2 and the samples were placed in the reactor chamber within 5 minutes after completion of cleaning to control the amount of time the surface was exposed to ambient air Lt; / RTI >
표면은 캐리어 가스(질소) 및 칼코겐 전구체 소스(H2S 소스)의 혼합물에 표면을 노출시킴으로써 칼코겐으로 패시베이션되었다. 반응기 챔버 온도는 약 400℃이고, 반응 시간은 약5 분이고, 챔버 압력은 약 4 Torr이다.The surface was passivated to the chalcogen by exposing the surface to a mixture of a carrier gas (nitrogen) and a chalcogen precursor source (H 2 S source). The reactor chamber temperature is about 400 ° C, the reaction time is about 5 minutes, and the chamber pressure is about 4 Torr.
이어서, 상기 패시베이션과 유전체 물질 퇴적 단계들 사이에서 진공을 파괴하지 않으면서, 전구체로서 TMA 및 H2O를 사용하여 패시베이션화된 작업물 표면 상에 인 시튜 ALD Al2O3 층을 퇴적시켰다. Al2O3 층의 두께는 XPS 분석의 경우 약 1nm이고, 전기적 특성화 샘플들의 경우 약 1nm였다. 전기 특성화에 사용된 샘플들의 경우, 유전체 재료를 질소 환경에서 10% 수소에서 약 5분 동안 약 400℃에서 어닐링 하였다. 측정된 Dit@ 중간갭(/eVcm2)은 비교예 2에 따라 준비된 샘플들에 대해 4.1E13인 것과 비교하여 실시예 7의 샘플에 대해서는 2.7E12이며, 이것은 본 명세서에 기재된 방법을 사용하여 Dit의 상당한 감소를 나타낸다.Subsequently, an in situ ALD Al 2 O 3 layer was deposited on the passivated work surface using TMA and H 2 O as precursors, without breaking the vacuum between the passivation and dielectric material deposition steps. The thickness of the Al 2 O 3 layer was about 1 nm for the XPS analysis and about 1 nm for the electrically characterized samples. For the samples used for electrical characterization, the dielectric material was annealed at about 400 DEG C for about 5 minutes at 10% hydrogen in a nitrogen environment. The measured D it @ mid gap (/ eV cm 2 ) is 2.7E12 for the sample of Example 7 compared to 4.1E13 for the samples prepared according to Comparative Example 2, It shows a significant reduction of.
본 발명의 예시적인 실시 예들이 본 명세서에 설명되었지만, 이것은 본 발명이 그것으로 제한되는 것은 아님을 인식해야 한다. 예를 들어, 시스템들, 방법들, 디바이스들 및 구조물들이 다양한 공정 파라미터들과 관련하여 기술되었지만, 본 발명은 그것으로 제한되지 않는다. 이하의 청구항들 및 그 균등물들에 기재된 본 발명의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 설명된 시스템 및 방법의 다양한 변형들, 변경들 및 개선들이 이루어질 수 있을 것이다.Although exemplary embodiments of the invention have been described herein, it should be appreciated that the invention is not limited thereto. For example, although systems, methods, devices, and structures have been described in connection with various process parameters, the present invention is not so limited. Various modifications, changes, and improvements of the systems and methods described herein may be made without departing from the spirit and scope of the invention as set forth in the following claims and equivalents thereof.
Claims (20)
반응기의 반응 챔버로 상기 반도체의 표면을 제공하는 단계,
상기 반도체의 표면을 상기 반응 챔버 내에서 기상의(gas-phase) 칼코겐 전구체에 노출시키는 단계; 및
패시베이션된 반도체 표면을 형성하기 위해 상기 기상의 칼코겐 전구체를 사용하여 상기 반응 챔버 내에서 상기 반도체의 표면을 패시베이션시키는 단계;를 포함하는 반도체의 표면을 패시베이션하는 방법.A method of passivating a surface of a semiconductor,
Providing a surface of the semiconductor to a reaction chamber of the reactor,
Exposing the surface of the semiconductor to a gas-phase chalcogen precursor in the reaction chamber; And
And passivating the surface of the semiconductor in the reaction chamber using the gaseous chalcogen precursor to form a passivated semiconductor surface.
상기 칼코겐 전구체의 소스는 암모늄 칼코겐화물, 수소 칼코겐화물, 유기칼 코겐 화합물, SC(NH2)2 및 SeC(NH2)2의 수용액으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 방법.The method according to claim 1,
A source of the chalcogen precursor is the surface of the semiconductor, characterized in that is selected from ammonium chalcogenides, hydrogen chalcogenide, an organic chalcogenide, SC (NH 2) 2 and SeC (NH 2) group consisting of an aqueous solution of 2 Lt; / RTI >
패시베이션된 상기 반도체 표면 상에 유전체 재료를 퇴적하는 단계를 더 포함하는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 방법.The method according to claim 1,
Further comprising depositing a dielectric material on the passivated semiconductor surface. ≪ Desc / Clms Page number 13 >
상기 유전체 재료를 퇴적하는 단계 및 상기 반도체의 표면을 기상의 칼코겐 전구체에 노출시키는 단계는 동일 반응기 내에서 수행되는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 방법.The method of claim 3,
Wherein depositing the dielectric material and exposing the surface of the semiconductor to a gaseous chalcogen precursor are performed in the same reactor.
상기 유전체 재료를 퇴적하는 단계 및 상기 반도체의 표면을 기상의 칼코겐 전구체에 노출시키는 단계는 별도의 반응기들 내에서 수행되는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 방법.The method of claim 3,
Wherein depositing the dielectric material and exposing the surface of the semiconductor to a gaseous chalcogen precursor are performed in separate reactors. ≪ RTI ID = 0.0 > 8. < / RTI >
상기 유전체 재료를 퇴적하는 단계는 알루미늄 산화물을 퇴적하는 단계를 포함하는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 방법.The method of claim 3,
Wherein depositing the dielectric material comprises depositing aluminum oxide. ≪ RTI ID = 0.0 > 8. < / RTI >
상기 반도체는 게르마늄, 실리콘 게르마늄, 및 III-V 반도체 재료들로 구성되는 그룹으로부터 선택된 고-이동도 반도체인 것을 특징으로 하는 반도체의 표면을 패시베이션하는 방법.The method according to claim 1,
Wherein the semiconductor is a high-mobility semiconductor selected from the group consisting of germanium, silicon germanium, and III-V semiconductor materials.
상기 반도체의 표면을 기상의 칼코겐 전구체에 노출시키는 단계 이전에, 인-시튜(in-situ) 기상 공정을 사용하여 상기 반도체의 표면을 세정하는 단계를 더 포함하는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 방법.The method according to any one of claims 1 to 7,
Further comprising the step of cleaning the surface of the semiconductor using an in-situ vapor phase process prior to exposing the surface of the semiconductor to the gaseous chalcogen precursor. How to passivate.
상기 반도체의 표면을 노출시키는 단계는 상기 반도체의 표면을 플라즈마 공정에 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 방법.The method according to any one of claims 1 to 7,
Wherein exposing the surface of the semiconductor comprises exposing the surface of the semiconductor to a plasma process.
반응기의 반응 챔버로 상기 반도체의 표면을 제공하는 단계는 상기 반도체의 표면을 원자층 퇴적 반응기 내로 제공하는 단계를 포함하는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 방법.The method according to any one of claims 1 to 7,
Wherein providing the surface of the semiconductor to a reaction chamber of the reactor comprises providing a surface of the semiconductor into an atomic layer deposition reactor.
캐리어 가스를 제공하는 단계 및 상기 캐리어 가스를 상기 기상의 칼코겐 전구체와 혼합시키는 단계를 더 포함하는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 방법.The method according to any one of claims 1 to 7,
Providing a carrier gas and mixing the carrier gas with the gaseous chalcogen precursor. ≪ RTI ID = 0.0 > 8. < / RTI >
반응기; 및
상기 반응기에 유체적으로 결합된 칼코겐 전구체 소스;를 포함하며,
상기 칼코겐 전구체 소스는 상기 반응기의 반응 챔버로 기상의 칼코겐 전구체를 제공하는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 시스템.A system for passivating a surface of a semiconductor,
A reactor; And
A source of chalcogen precursors fluidly coupled to the reactor,
Wherein the chalcogen precursor source provides a gaseous chalcogen precursor to the reaction chamber of the reactor.
상기 칼코겐 전구체 소스는 암모늄 칼코겐화물, 수소 칼코겐화물, 유기칼코겐 화합물, SC(NH2)2 및 SeC(NH2)2의 수용액으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 시스템.The method of claim 12,
The chalcogen precursor source is a surface of the semiconductor, characterized in that is selected from ammonium chalcogenides, hydrogen chalcogenide, an organic chalcogenide, SC (NH 2) 2 and SeC (NH 2) group consisting of an aqueous solution of 2 Passivation system.
상기 반응기에 유체적으로 결합된 세정 소스를 더 포함하는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 시스템.The method according to claim 12 or 13,
≪ / RTI > further comprising a cleaning source fluidly coupled to the reactor.
상기 세정 소스는 HCl, HF, NH4OH, H2 및 수소 플라즈마로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 시스템.15. The method of claim 14,
Wherein the cleaning source is selected from the group consisting of HCl, HF, NH 4 OH, H 2, and a hydrogen plasma.
상기 반응기는 원자층 퇴적 반응기를 포함하는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 시스템.The method of claim 12,
≪ / RTI > wherein the reactor comprises an atomic layer deposition reactor.
플라즈마 장치를 더 포함하는 것을 특징으로 하는 반도체의 표면을 패시베이션하는 시스템.The method of claim 12,
≪ / RTI > further comprising a plasma device.
상기 반도체의 표면 위에 놓이는 유전체 층을 포함하는 구조물.A structure formed using the method of claim 1,
And a dielectric layer overlying the surface of the semiconductor.
상기 구조물은 약 1.8e12(/cm2eV) 미만의 중간갭에서의 Dit를 나타내는 것을 특징으로 하는 구조물.19. The method of claim 18,
Wherein the structure exhibits D it at an intermediate gap of less than about 1.8e 12 (/ cm 2 eV).
상기 구조물은 약 1e12(/cm2eV) 미만의 밴드 에지 부근의 Dit를 나타내는 것을 특징으로 하는 구조물.
19. The method of claim 18,
Wherein the structure exhibits D it in the vicinity of a band edge of less than about 1e 12 (/ cm 2 eV).
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