KR20180079102A

KR20180079102A - Light emitting display device

Info

Publication number: KR20180079102A
Application number: KR1020160184496A
Authority: KR
Inventors: 장용호; 천광일
Original assignee: 엘지디스플레이 주식회사
Priority date: 2016-12-30
Filing date: 2016-12-30
Publication date: 2018-07-10
Also published as: KR102662343B1

Abstract

The present invention provides a light emitting display device capable of increasing an aperture ratio and realizing a high resolution. The light emitting display device comprises: a display panel including a plurality of pixels each provided in a pixel region defined by a plurality of gate lines, a plurality of data lines and a plurality of driving power supply lines arranged in parallel with the gate lines; and a pixel driving voltage supply unit connected to at least one of one end and the other end of each of the plurality of driving power supply lines and selectively supplying a high potential driving voltage and a low potential driving voltage to each of the plurality of driving power supply lines, wherein pixel columns provided along the longitudinal direction of the gate lines share adjacent driving power supply lines.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}[0001] LIGHT EMITTING DISPLAY DEVICE [0002]

본 출원은 발광 표시 장치에 관한 것이다.The present invention relates to a light emitting display.

발광 표시 장치는 응답속도가 빠르고, 발광효율이 높은 휘도를 표현할 수 있으며 시야각이 큰 장점이 있다.The light emitting display device has advantages of high response speed, high luminance efficiency, and large viewing angle.

종래의 발광 표시 장치는 복수의 게이트 라인과 복수의 데이터 라인 및 복수의 데이터 라인과 나란하게 배치된 복수의 화소 구동 전원 라인에 의해 정의되는 화소 영역에 각각에 마련된 복수의 화소를 갖는다.A conventional light emitting display device has a plurality of pixels provided in each of pixel regions defined by a plurality of gate lines, a plurality of data lines, and a plurality of pixel driving power supply lines arranged in parallel with a plurality of data lines.

복수의 화소 각각은 해당하는 게이트 라인에 공급되는 스캔 펄스에 의해서 턴-온되는 트랜지스터를 이용하여 데이터 라인에 공급되는 데이터 전압을 구동 트랜지스터의 게이트 전극에 인가하여 커패시터에 충전하고, 발광 제어 신호를 이용하여 스토리지 커패시터에 충전된 데이터 전압을 출력함으로써 발광 소자를 발광시킨다.Each of the plurality of pixels applies a data voltage supplied to the data line to the gate electrode of the driving transistor using the transistor turned on by the scan pulse supplied to the corresponding gate line to charge the capacitor to the gate electrode of the driving transistor, And outputs the charged data voltage to the storage capacitor to emit the light emitting element.

이와 같은, 종래의 발광 표시 장치는 대한민국 공개특허공보 제10-2016-0019627호(이하, "선행특허문헌")에 개시된다.Such a conventional light emitting display device is disclosed in Korean Patent Laid-Open Publication No. 10-2016-0019627 (hereinafter referred to as "prior patent document").

그러나 선행특허문헌에 개시된 종래의 발광 표시 장치는 샘플링 기간과 라이팅 기간을 합쳐서 1 수평 기간을 넘지 못하기 때문에 표시 패널의 해상도가 높아질수록 보상에 필요한 샘플링 시간이 짧아 고해상도의 표시 패널을 구현하는데 어려움이 있으며, 화소마다 발광 제어 트랜지스터 및 발광 제어 신호 라인이 배치되므로 개구율이 감소하여 고해상도의 표시 패널을 구현하는데 어려움이 있다.However, since the conventional light emitting display device disclosed in the prior patent document can not exceed one horizontal period by combining the sampling period and the lighting period, the higher the resolution of the display panel becomes, the shorter the sampling time required for compensation becomes, Since the emission control transistor and the emission control signal line are disposed for each pixel, the aperture ratio is reduced and it is difficult to realize a high resolution display panel.

본 출원은 배경이 되는 기술의 문제점을 해결하기 위한 것으로, 개구율이 증가되고 고해상도 구현이 가능한 발광 표시 장치를 제공하는 것을 기술적 과제로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the background art, and it is an object of the present invention to provide a light emitting display capable of increasing the aperture ratio and realizing a high resolution.

본 출원은 배경이 되는 기술의 문제점을 해결하기 위한 것으로, 고해상도 구현이 가능하면서 구동 트랜지스터의 문턱전압 보상이 가능한 발광 표시 장치를 제공하는 것을 기술적 과제로 한다.The present invention provides a light emitting display device capable of realizing a high resolution and compensating a threshold voltage of a driving transistor while solving the problem of the background art.

전술한 기술적 과제를 달성하기 위한 본 출원에 따른 발광 표시 장치는 복수의 게이트 라인, 복수의 데이터 라인, 및 상기 게이트 라인과 나란한 복수의 구동 전원 라인에 의해 정의되는 화소 영역에 각각 마련된 복수의 화소를 포함하는 표시 패널, 복수의 구동 전원 라인 각각의 일단 및 타단 중 적어도 하나에 연결되고 복수의 구동 전원 라인 각각에 고전위 구동 전압과 저전위 구동 전압을 선택적으로 공급하는 화소 구동 전압 공급부를 구비하며, 게이트 라인의 길이 방향을 따라 마련된 화소열은 인접한 구동 전원 라인을 공유한다.According to an aspect of the present invention, there is provided a light emitting display including a plurality of pixels arranged in a pixel region defined by a plurality of gate lines, a plurality of data lines, and a plurality of driving power supply lines aligned with the gate lines, And a pixel driving voltage supply unit connected to at least one end of each of the plurality of driving power supply lines and selectively supplying a high potential driving voltage and a low potential driving voltage to each of the plurality of driving power supply lines, The pixel columns provided along the longitudinal direction of the gate lines share the adjacent driving power supply lines.

상기 과제의 해결 수단에 의하면, 본 출원에 따른 발광 표시 장치는 개구율이 증가하고 이로 인하여 고해상도화가 가능하게 되며, 고해상도 구현이 가능하면서 구동 트랜지스터의 문턱전압 보상이 가능하다는 효과가 있다.According to the solution of the above problem, the light emitting display according to the present application has an effect of increasing the aperture ratio, thereby enabling a high resolution, and realizing a high resolution and compensating the threshold voltage of the driving transistor.

위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.In addition to the effects of the present application discussed above, other features and advantages of the present application will be set forth below, or may be apparent to those skilled in the art to which the present application belongs from such description and description.

도 1은 본 출원의 일 예에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 일 예에 따른 화소를 설명하기 위한 도면으로서, 이는 표시 패널에 마련된 i번째 화소 열을 나타낸 것이다.
도 3은 도 1에 도시된 i번째 화소 열의 일 예를 나타내는 도면이다.
도 4는 도 1에 도시된 일 예에 따른 화소 구동 전압 공급부를 설명하기 위한 도면이다.
도 5는 도 1에 도시된 일 예에 따른 화소 구동 전압 공급부를 설명하기 위한 도면이다.
도 6은 도 5에 도시된 i번째 전압 공급 회로를 설명하기 위한 도면이다.
도 7은 도 1에 도시된 게이트 구동 회로를 설명하기 위한 도면이다.
도 8은 도 7에 도시된 게이트 구동 회로의 입출력 신호를 나타내는 파형도이다.
도 9는 도 7에 도시된 i번째 스테이지를 나타내는 도면이다.
도 10은 도 1에 도시된 게이트 구동 회로를 설명하기 위한 도면이다.
도 11은 도 10에 도시된 i번째 스테이지를 나타내는 도면이다.
도 12는 본 출원의 일 예에 따른 발광 표시 장치를 설명하기 위한 도면이다.
도 13은 도 4에 도시된 화소의 구동 방법을 설명하기 위한 구동 파형도이다.1 is a view schematically showing a light emitting display according to an example of the present application.
FIG. 2 is a view for explaining a pixel according to the example shown in FIG. 1, which shows an i-th pixel column provided in the display panel.
3 is a diagram showing an example of the i-th pixel train shown in Fig.
4 is a view for explaining a pixel driving voltage supply unit according to the example shown in FIG.
5 is a view for explaining a pixel driving voltage supply unit according to the example shown in FIG.
FIG. 6 is a view for explaining the i-th voltage supply circuit shown in FIG.
7 is a view for explaining the gate driving circuit shown in Fig.
8 is a waveform diagram showing an input / output signal of the gate driving circuit shown in Fig.
9 is a diagram showing the i-th stage shown in Fig.
10 is a diagram for explaining the gate driving circuit shown in FIG.
11 is a view showing the i-th stage shown in Fig.
12 is a view for explaining a light emitting display according to an example of the present application.
13 is a driving waveform diagram for explaining the driving method of the pixel shown in FIG.

본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 일 예들을 참조하면 명확해질 것이다. 그러나 본 출원은 이하에서 개시되는 일 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 출원의 일 예들은 본 출원의 개시가 완전하도록 하며, 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 출원은 청구항의 범주에 의해 정의될 뿐이다.Brief Description of the Drawings The advantages and features of the present application, and how to accomplish them, will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. It should be understood, however, that this application is not limited to the examples disclosed herein, but may be embodied in many different forms and should not be construed as limited to the specific embodiments set forth herein, To fully disclose the scope of the invention to those skilled in the art, and this application is only defined by the scope of the claims.

본 출원의 일 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 출원이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. The shapes, sizes, ratios, angles, numbers, and the like described in the drawings for describing an example of the present application are illustrative, and thus the present application is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the description of the present application, a detailed description of known related arts will be omitted if it is determined that the gist of the present application may be unnecessarily obscured.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. Where the terms "comprises," "having," "consisting of," and the like are used in this specification, other portions may be added as long as "only" is not used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, if the temporal relationship is described by 'after', 'after', 'after', 'before', etc., May not be continuous unless they are not used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성요소는 본 출원의 기술적 사상 내에서 제2 구성요소일 수도 있다.The first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are used only to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the scope of the present application.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. It should be understood that the term "at least one" includes all possible combinations from one or more related items. For example, the meaning of "at least one of the first item, the second item and the third item" means not only the first item, the second item or the third item, but also the second item and the second item among the first item, May refer to any combination of items that may be presented from more than one.

본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.Each of the features of the various embodiments of the present application may be combined or combined with each other partially or entirely, technically various interlocking and driving are possible, and the examples may be independently performed with respect to each other, .

이하에서는 본 출원에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표기되더라도 가능한 한 동일한 부호를 가질 수 있다Hereinafter, preferred embodiments of the light emitting display according to the present application will be described in detail with reference to the accompanying drawings. In adding reference numerals to the constituent elements of each drawing, the same constituent elements may have the same sign as possible even if they are indicated on other drawings

도 1은 본 출원의 일 예에 따른 발광 표시 장치를 개략적으로 나타내는 도면이다.1 is a view schematically showing a light emitting display according to an example of the present application.

도 1을 참조하면, 본 발명의 실시 예에 따른 발광 표시 장치는 표시 패널(100), 타이밍 제어부(200), 데이터 구동 회로(300), 게이트 구동 회로(400), 및 화소 구동 전압 공급부(500)를 포함한다.1, a light emitting display according to an embodiment of the present invention includes a display panel 100, a timing controller 200, a data driving circuit 300, a gate driving circuit 400, and a pixel driving voltage supplier 500 ).

상기 표시 패널(100)은 대향 합착된 제 1 및 제 2 기판을 포함한다.The display panel 100 includes a first substrate and a second substrate facing each other.

상기 제 1 기판은 표시 영역(AA) 및 표시 영역(AA)의 주변에 마련된 비표시 영역(IA)을 포함한다.The first substrate includes a display area AA and a non-display area IA provided around the display area AA.

상기 표시 영역(AA)은 복수의 데이터 라인(DL1 내지 DLm), 복수의 게이트 라인(GL1 내지 GLn), 복수의 구동 전원 라인(PL1 내지 PLn), 및 복수의 화소(P)를 포함한다.The display area AA includes a plurality of data lines DL1 to DLm, a plurality of gate lines GL1 to GLn, a plurality of driving power supply lines PL1 to PLn, and a plurality of pixels P.

상기 복수의 데이터 라인(DL1 내지 DLm)은 제 1 기판의 전면(前面) 상에 마련되는 것으로, 제 1 수평 축 방향(X)을 따라 일정한 간격으로 이격되면서 제 2 수평 축 방향(Y)을 따라 길게 연장된다. 여기서, 제 1 수평 축 방향(X)은 제 1 기판의 제 1 길이 방향(X), 예를 들어 복수의 게이트 라인(GL1 내지 GLn), 제 1 기판의 장변 길이 방향 또는 가로 방향과 나란할 수 있고, 제 2 수평 축 방향(Y)은 제 1 기판의 제 2 길이 방향(Y), 예를 들어 제 1 기판의 단변 길이 방향 또는 세로 방향과 나란할 수 있다.The plurality of data lines DL1 to DLm are provided on the front surface of the first substrate and are spaced apart from each other along the first horizontal axis direction X and extend along the second horizontal axis direction Y It extends long. Here, the first horizontal axis direction X may be parallel to the first longitudinal direction X of the first substrate, for example, the plurality of gate lines GL1 to GLn, the longitudinal direction of the first substrate, And the second horizontal axis direction Y may be parallel to the second longitudinal direction Y of the first substrate, for example, the longitudinal direction or the longitudinal direction of the short side of the first substrate.

상기 복수의 게이트 라인(GL1 내지 GLn) 각각은 복수의 데이터 라인(DL1 내지 DLm)과 교차하도록 제 1 기판의 전면(前面) 상에 마련되는 것으로, 제 1 수평 축 방향(X)을 따라 길게 연장되면서 제 2 수평 축 방향(Y)을 따라 일정한 간격으로 이격된다.Each of the plurality of gate lines GL1 to GLn is provided on the front surface of the first substrate so as to intersect with the plurality of data lines DL1 to DLm and extends in the first horizontal axis direction X And are spaced at regular intervals along the second horizontal axis direction (Y).

상기 복수의 구동 전원 라인(PL1 내지 PLn)은 복수의 게이트 라인(GL1 내지 GLn) 각각과 나란하도록 제 1 기판 상에 마련되는 것으로, 복수의 게이트 라인(GL1 내지 GLn) 각각과 함께 형성될 수 있다. 예를 들어, 하나의 구동 전원 라인(PL)은 화소(P)를 사이에 두고 게이트 라인(GL1 내지 GLn)과 나란하게 배치된다.The plurality of driving power lines PL1 to PLn are provided on the first substrate so as to be parallel to the plurality of gate lines GL1 to GLn and may be formed together with each of the plurality of gate lines GL1 to GLn . For example, one driving power supply line PL is arranged in parallel with the gate lines GL1 to GLn with the pixel P therebetween.

상기 복수의 화소(P) 각각은 복수의 데이터 라인(DL1 내지 DLm)과 복수의 게이트 라인(GL1 내지 GLn)의 교차에 의해 정의되는 화소 영역에 각각 마련된다. 이러한 복수의 화소(P) 각각은 연결된 게이트 라인(GL1 내지 GLn)으로부터 공급되는 스캔 펄스와 연결된 데이터 라인(DL1 내지 DLm)으로부터 공급되는 데이터 전압에 따른 발광 소자의 발광을 통해 영상을 표시한다. Each of the plurality of pixels P is provided in a pixel region defined by the intersection of the plurality of data lines DL1 to DLm and the plurality of gate lines GL1 to GLn. Each of the plurality of pixels P displays an image through light emission of the light emitting device according to a data voltage supplied from the data lines DL1 to DLm connected to the scan pulse supplied from the connected gate lines GL1 to GLn.

상기 제 2 기판은 상기 비표시 영역(IA)의 일부를 제외한 나머지 제 1 기판 전체를 덮는다. 이때, 상기 각 화소(P)의 발광 소자가 백색 광을 방출하는 경우, 제 2 기판에는 각 화소(P)에 중첩되는 컬러 필터층이 형성될 수 있다.The second substrate covers the entire first substrate excluding a part of the non-display area IA. At this time, when the light emitting element of each pixel P emits white light, a color filter layer overlapping each pixel P may be formed on the second substrate.

상기 타이밍 제어부(200)는 입력되는 영상 데이터(Idata)를 표시 패널(100)의 구동에 알맞도록 정렬하여 화소별 데이터(Pdata)를 생성함과 아울러 입력되는 타이밍 동기 신호(TSS)를 기반으로 데이터 제어 신호(DCS)를 생성해 데이터 구동 회로(300)에 제공한다. 상기 타이밍 제어부(200)는 타이밍 동기 신호(TSS)를 기반으로 게이트 스타트 신호, 복수의 게이트 쉬프트 클럭, 및 복수의 캐리 쉬프트 클럭을 포함하는 게이트 제어 신호(GCS)를 생성해 게이트 구동 회로(400)에 제공한다. 일 예에 따른 타이밍 제어부(200)는 화소(P)를 1 프레임 동안 초기화 기간, 샘플링 기간, 데이터 어드레스 기간, 및 발광 기간으로 나누어 구동하기 위한 데이터 제어 신호(DCS)와 게이트 제어 신호(PCS)를 생성할 수 있다. 선택적으로, 타이밍 제어부(200)는 화소(P)의 구동 기간에 따라 화소 구동 전압 공급부(500)로부터 구동 전원 라인(PL1 내지 PLn)에 공급되는 화소 구동 전압의 전압 레벨을 제어하기 위한 전원 제어 신호를 추가로 생성할 수 있다.The timing controller 200 generates pixel-by-pixel data Pdata by aligning the input image data Idata so as to be suitable for driving the display panel 100 and generates data Pdata for each pixel based on the input timing synchronization signal TSS. And provides the control signal DCS to the data driving circuit 300. The timing controller 200 generates a gate control signal GCS including a gate start signal, a plurality of gate shift clocks, and a plurality of carry shift clocks based on the timing synchronization signal TSS, . The timing controller 200 according to an exemplary embodiment includes a data control signal DCS and a gate control signal PCS for driving the pixel P divided into an initialization period, a sampling period, a data address period, and a light emission period for one frame Can be generated. Alternatively, the timing controller 200 may control the voltage level of the pixel driving voltage supplied from the pixel driving voltage supply unit 500 to the driving power supply lines PL1 to PLn in accordance with the driving period of the pixel P, Can be generated.

상기 데이터 구동 회로(300)는 표시 패널(100)에 마련된 복수의 데이터 라인(DL1 내지 DLm)과 연결된다. 이러한 데이터 구동 회로(300)는 타이밍 제어부(200)로부터 제공되는 화소별 데이터 신호(Pdata)와 데이터 제어 신호(DCS) 및 복수의 기준 감마 전압을 이용하여 화소별 데이터 신호(Pdata)를 아날로그 형태의 화소별 데이터 전압으로 변환하고, 변환된 화소별 데이터 전압을 해당 데이터 라인(DL1 내지 DLm)에 공급한다. 일 예에 따른 데이터 구동 회로(300)는 데이터 제어 신호(DCS)에 응답하여 화소(P)의 데이터 어드레스 기간 동안 화소별 데이터 전압을 해당 데이터 라인(DL)에 공급할 수 있다. 선택적으로, 일 예에 따른 데이터 구동 회로(300)는 데이터 제어 신호(DCS)에 응답하여 화소(P)의 초기화 기간 및 샘플링 기간의 일부 기간 동안 기설정된 초기화 데이터 신호(Pdata)에 대응되는 초기화 전압을 생성하여 해당 데이터 라인(DL)에 공급하고, 화소(P)의 데이터 어드레스 기간 동안 화소별 데이터 전압을 해당 데이터 라인(DL)에 공급할 수 있다.The data driving circuit 300 is connected to a plurality of data lines DL1 to DLm provided on the display panel 100. [ The data driving circuit 300 receives the pixel-by-pixel data signal Pdata, the data control signal DCS, and the plurality of reference gamma voltages, supplied from the timing controller 200, Pixel data voltage, and supplies the converted data voltage for each pixel to the data lines DL1 to DLm. The data driving circuit 300 according to an example may supply the pixel-by-pixel data voltage to the corresponding data line DL during the data address period of the pixel P in response to the data control signal DCS. Alternatively, in response to the data control signal DCS, the data driving circuit 300 may supply an initialization voltage Vdata corresponding to a predetermined initialization data signal Pdata during the initialization period of the pixel P and a part of the sampling period, And supplies the pixel data voltages to the corresponding data lines DL during the data address period of the pixels P. [

상기 게이트 구동 회로(400)는 화소의 박막 트랜지스터의 제조 공정과 함께 제 1 기판(210)의 좌측 비표시 영역에 마련된다. 이러한 게이트 구동 회로(400)는 스캔 펄스를 정해진 순서에 해당하는 게이트 라인(GL1 내지 GLn)에 공급한다. 일 예에 따른 게이트 구동 회로(400)는 타이밍 제어부(200)로부터 제공되는 게이트 제어 신호(GCS)에 따라 스캔 펄스를 생성하여 정해진 순서에 따라 해당하는 게이트 라인(GL1 내지 GLn)에 공급한다. 예를 들어, 게이트 구동 회로(400)는 게이트 제어 신호(GCS)에 응답하여 데이터 어드레싱 기간 동안 스캔 펄스를 해당하는 게이트 라인(GL1 내지 GLn)에 공급한다. The gate driving circuit 400 is provided in the left non-display region of the first substrate 210 together with the manufacturing process of the thin film transistor of the pixel. The gate driving circuit 400 supplies the scan pulses to the gate lines GL1 to GLn corresponding to the predetermined order. The gate driving circuit 400 according to an exemplary embodiment generates scan pulses in accordance with a gate control signal GCS provided from the timing controller 200 and supplies the generated scan pulses to corresponding gate lines GL1 to GLn in a predetermined sequence. For example, the gate driving circuit 400 supplies scan pulses to the corresponding gate lines GL1 to GLn during the data addressing period in response to the gate control signal GCS.

상기 화소 구동 전압 공급부(500)는 복수의 구동 전원 라인(PL1 내지 PLn) 각각의 일단에 연결되어 복수의 구동 전원 라인(PL1 내지 PLn) 각각에 고전위 구동 전압과 저전위 구동 전압을 선택적으로 공급한다. 즉, 화소 구동 전압 공급부(500)는 게이트 구동 회로(400)와 인접한 제 1 기판의 좌측 비표시 영역에 마련되어 복수의 구동 전원 라인(PL1 내지 PLn) 각각의 좌측 끝단에 전기적으로 연결된다. 이러한 화소 구동 전압 공급부(500)는 타이밍 제어부(200)로부터에 전원 선택 신호 또는 게이트 구동 회로(400)로부터의 전원 선택 신호에 응답하여, 복수의 구동 전원 라인(PL1 내지 PLn) 각각에 고전위 구동 전압과 저전위 구동 전압을 선택적으로 공급한다. 일 예에 따른 화소 구동 전압 공급부(500)는 전원 제어 신호에 응답하여 화소(P)의 초기화 기간 동안 저전위 구동 전압을 해당하는 구동 전원 라인(PL1 내지 PLn)에 공급하고, 화소(P)의 샘플링 기간과 데이터 어드레스 기간 및 발광 기간 동안 고전위 구동 전압을 해당하는 구동 전원 라인(PL)에 공급한다.The pixel driving voltage supplier 500 is connected to one end of each of the plurality of driving power lines PL1 to PLn to selectively supply a high potential driving voltage and a low potential driving voltage to the plurality of driving power lines PL1 to PLn, do. That is, the pixel driving voltage supply unit 500 is provided in the left non-display region of the first substrate adjacent to the gate driving circuit 400 and is electrically connected to the left end of each of the plurality of driving power supply lines PL1 to PLn. The pixel driving voltage supplying unit 500 applies high voltage driving to each of the plurality of driving power lines PL1 to PLn in response to a power source selecting signal from the timing controller 200 or a power source selecting signal from the gate driving circuit 400 Voltage and a low-potential driving voltage. The pixel driving voltage supplier 500 according to an exemplary embodiment supplies the low potential driving voltage to the corresponding driving power supply lines PL1 to PLn during the initialization period of the pixel P in response to the power source control signal, And supplies the high potential driving voltage to the corresponding driving power supply line PL during the sampling period, the data address period, and the light emission period.

이와 같은, 본 예에 따른 발광 표시 장치는 복수의 구동 전원 라인(PL1 내지 PLn)이 데이터 라인들(DL) 대비 상대적으로 적은 개수를 갖는 게이트 라인들(GL)과 나란하게 배치하고 화소 구동 전압 공급부(500)를 통해서 복수의 구동 전원 라인(PL1 내지 PLn)에 화소 구동 전압을 선택적으로 공급함으로써 화소(P)의 개구율이 증가될 수 있다. 특히, 본 예에 따른 발광 표시 장치는 종래의 화소와 비교하여 발광 제어 트랜지스터 및 발광 제어 신호 라인이 제거되므로 개구율이 증가하고 이로 인하여 고해상도화가 가능하게 된다.In the light emitting display according to this example, the plurality of driving power lines PL1 to PLn are arranged in parallel with the gate lines GL having a relatively small number of data lines DL, The aperture ratio of the pixel P can be increased by selectively supplying the pixel driving voltage to the plurality of driving power supply lines PL1 to PLn through the pixel driving circuit 500. [ In particular, since the emission control transistor and the emission control signal line are removed as compared with the conventional pixel, the light emitting display according to the present embodiment increases the aperture ratio, thereby enabling high resolution.

도 2는 도 1에 도시된 일 예에 따른 화소를 설명하기 위한 도면으로서, 이는 표시 패널에 마련된 i번째 화소 열을 나타낸 것이다.FIG. 2 is a view for explaining a pixel according to the example shown in FIG. 1, which shows an i-th pixel column provided in the display panel.

도 1 및 도 2를 참조하면, 본 예에 따른 i번째 화소 열에 마련된 복수의 화소(P)는 복수의 데이터 라인(DL1 내지 DLm)과 일대일로 연결되고 i번째 게이트 라인(GLi)을 공유하면서 i번째 화소 구동 전원 라인(PLi)을 공유한다.1 and 2, a plurality of pixels P provided in an i-th pixel column according to the present example are connected in a one-to-one manner to a plurality of data lines DL1 to DLm and share an i-th gate line GLi, i Th pixel driving power supply line PLi.

일 예에 따른 복수의 화소(P) 각각은 화소 회로(PC) 및 발광 소자(ELD)를 포함한다.Each of the plurality of pixels P according to an example includes a pixel circuit PC and a light emitting element ELD.

상기 화소 회로(PC)는 스위칭 박막 트랜지스터(Tsw), 구동 박막 트랜지스터(Tdr), 및 커패시터(Cst)를 포함한다.The pixel circuit PC includes a switching thin film transistor Tsw, a driving thin film transistor Tdr, and a capacitor Cst.

상기 스위칭 박막 트랜지스터(Tsw)는 i번째 게이트 라인(GLi)에 연결된 게이트 전극, 데이터 라인(DL1 내지 DLm)에 연결된 제 1 전극, 및 제 1 노드(N1)를 통하여 구동 박막 트랜지스터(Tdr)의 게이트 전극에 연결된 제 2 전극을 포함한다. 여기서, 스위칭 박막 트랜지스터(Tsw)의 제 1 및 제 2 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 스위칭 박막 트랜지스터(Tsw)는 i번째 게이트 라인(GLi)에 공급되는 스캔 펄스(SP)에 따라 스위칭되어 데이터 라인(DL1 내지 DLm)에 공급되는 데이터 전압(Vdata)을 제 1 노드(N1)에 공급한다.The switching thin film transistor Tsw includes a gate electrode connected to the i-th gate line GLi, a first electrode connected to the data lines DL1 to DLm and a gate electrode of the driving thin film transistor Tdr through a first node N1. And a second electrode connected to the electrode. Here, the first and second electrodes of the switching thin film transistor Tsw may be a source electrode or a drain electrode depending on the direction of current. This switching thin film transistor Tsw is switched according to the scan pulse SP supplied to the i-th gate line GLi to supply the data voltage Vdata supplied to the data lines DL1 to DLm to the first node N1 Supply.

상기 구동 박막 트랜지스터(Tdr)는 제 1 노드(N1)의 전압에 의해 턴-온됨으로써 구동 전원 라인(PL1 내지 PLn)으로부터 발광 소자(ELD)에 인가되는 전압(또는 전류)를 제어한다. 이를 위해, 일 예에 따른 구동 박막 트랜지스터(Tdr)는 스위칭 박막 트랜지스터(Tsw)의 제 2 전극(N1)에 연결된 게이트 전극, i번째 구동 전원 라인(PLi)에 연결된 드레인 전극, 및 제 2 노드(N2)를 통해서 발광 소자(ELD)에 연결되는 소스 전극을 포함한다. 이러한 구동 박막 트랜지스터(Tdr)는 스위칭 박막 트랜지스터(Tsw)로부터 공급되는 데이터 전압(Vdata)을 기반으로 게이트-소스 간의 전압 차에 의해 턴-온되어 i번째 구동 전원 라인(PLi)으로부터 발광 소자(ELD)에 흐르는 전류를 제어한다.The driving thin film transistor Tdr is turned on by the voltage of the first node N1 to control a voltage (or current) applied from the driving power supply lines PL1 to PLn to the light emitting element ELD. For this, the driving thin film transistor Tdr according to an example includes a gate electrode connected to the second electrode N1 of the switching thin film transistor Tsw, a drain electrode connected to the i-th driving power supply line PLi, And a source electrode connected to the light emitting element ELD through the N2. The driving thin film transistor Tdr is turned on by a voltage difference between the gate and the source based on the data voltage Vdata supplied from the switching thin film transistor Tsw to be supplied to the light emitting element ELD ) Of the current flowing through the capacitor.

상기 커패시터(Cst)는 구동 박막 트랜지스터(Tdr)의 게이트 전극(N1)과 소스 전극(N2) 사이의 중첩 영역에 마련되고, 구동 박막 트랜지스터(Tdr)의 게이트 전극과 소스 전극 간의 차 전압을 저장하고, 저장된 전압으로 구동 박막 트랜지스터(Tdr)를 턴-온시킨다.The capacitor Cst is provided in an overlapped region between the gate electrode N1 and the source electrode N2 of the driving thin film transistor Tdr and stores the difference voltage between the gate electrode and the source electrode of the driving thin film transistor Tdr , And turns on the driving thin film transistor Tdr with the stored voltage.

상기 발광 소자(ELD)는 화소 회로(PC)와 공통 전원 전극(VSS) 사이에 연결된다. 즉, 발광 소자(ELD)는 화소 회로(PC)에 마련된 제 2 노드(N2)를 통해서 구동 박막 트랜지스터(Tdr)의 소스 전극에 전기적으로 연결된다. 일 예에 따른 발광 소자(ELD)는 구동 박막 트랜지스터(Tdr)의 소스 전극에 연결된 제 1 전극, 공통 전원 전극에 연결된 제 2 전극, 및 제 1 전극과 제 2 전극 사이에 형성된 전자 발광체를 포함한다. 여기서, 전자 발광체는 유기 발광체, 양자점 발광체, 또는 양자점 발광체 등을 포함하는 무기 발광체일 수 있다. 이러한 발광 소자(ELD)는 구동 박막 트랜지스터(Tdr)로부터 공급되는 전압(또는 전류)에 의해 발광한다.The light emitting device ELD is connected between the pixel circuit PC and the common power supply electrode VSS. That is, the light emitting element ELD is electrically connected to the source electrode of the driving thin film transistor Tdr through the second node N2 provided in the pixel circuit PC. The light emitting device ELD according to an example includes a first electrode connected to the source electrode of the driving thin film transistor Tdr, a second electrode connected to the common power supply electrode, and an electron emitter formed between the first electrode and the second electrode . Here, the electron emitter may be an organic emitter, a quantum dot emitter, or an inorganic emitter including a quantum dot emitter. The light emitting element ELD emits light by the voltage (or current) supplied from the driving thin film transistor Tdr.

도 3은 도 1에 도시된 i번째 화소 열의 일 예를 나타내는 도면이다.3 is a diagram showing an example of the i-th pixel train shown in Fig.

상기 스위칭 박막 트랜지스터(Tsw)는 i번째 게이트 라인(GLi)에 연결된 게이트 전극, 데이터 라인(DL1 내지 DLm)에 연결된 제 1 전극, 및 제 1 노드(N1)를 통하여 구동 박막 트랜지스터(Tdr)의 게이트 전극에 연결된 제 2 전극을 포함한다. 여기서, 스위칭 박막 트랜지스터(Tsw)의 제 1 및 제 2 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 스위칭 박막 트랜지스터(Tsw)는 게이트 구동 회로(400)로부터 i번째 게이트 라인(GLi)에 공급되는 i번째 스캔 펄스(SPi)에 따라 스위칭되어 데이터 라인(DL1 내지 DLm)에 공급되는 데이터 전압(Vdata)을 제 1 노드(N1)에 공급한다.The switching thin film transistor Tsw includes a gate electrode connected to the i-th gate line GLi, a first electrode connected to the data lines DL1 to DLm and a gate electrode of the driving thin film transistor Tdr through a first node N1. And a second electrode connected to the electrode. Here, the first and second electrodes of the switching thin film transistor Tsw may be a source electrode or a drain electrode depending on the direction of current. The switching thin film transistor Tsw is switched according to the i-th scan pulse SPi supplied from the gate driving circuit 400 to the i-th gate line GLi to generate a data voltage Vdata To the first node N1.

상기 구동 박막 트랜지스터(Tdr)는 제 1 노드(N1)의 전압에 의해 턴-온됨으로써 게이트 구동 회로(400)로부터 i번째 구동 전원 라인(PLi)에 공급되는 화소 구동 전압(EVDD)을 기반으로 발광 소자(ELD)에 인가되는 전압(또는 전류)를 제어한다. 이를 위해, 일 예에 따른 구동 박막 트랜지스터(Tdr)는 스위칭 박막 트랜지스터(Tsw)의 제 2 전극(N1)에 연결된 게이트 전극, i번째 구동 전원 라인(PLi)에 연결된 드레인 전극, 및 제 2 노드(N2)를 통해서 발광 소자(ELD)에 연결되는 소스 전극을 포함한다. 이러한 구동 박막 트랜지스터(Tdr)는 스위칭 박막 트랜지스터(Tsw)로부터 공급되는 데이터 전압(Vdata)을 기반으로 게이트-소스 간의 전압 차에 의해 턴-온되어 i번째 구동 전원 라인(PLi)으로부터 발광 소자(ELD)에 흐르는 전류를 제어한다.The driving thin film transistor Tdr is turned on by the voltage of the first node N1 to emit light based on the pixel driving voltage EVDD supplied from the gate driving circuit 400 to the i th driving power supply line PLi, And controls the voltage (or current) applied to the element ELD. For this, the driving thin film transistor Tdr according to an example includes a gate electrode connected to the second electrode N1 of the switching thin film transistor Tsw, a drain electrode connected to the i-th driving power supply line PLi, And a source electrode connected to the light emitting element ELD through the N2. The driving thin film transistor Tdr is turned on by a voltage difference between the gate and the source based on the data voltage Vdata supplied from the switching thin film transistor Tsw to be supplied to the light emitting element ELD ) Of the current flowing through the capacitor.

추가적으로, 본 예에 따른 화소(P)의 회소 회로(PC)는 제 2 노드(N2)와 직류 전원 사이에 형성된 보조 커패시터를 더 포함할 수 있다. 상기 보조 커패시터는 커패시터(Cst)의 전압 충전시 커패시터(Cst)의 전압 충전량을 증가시킨다. 일 예에 따른 보조 커패시터는 커패시터(Cst)보다 작은 정전 용량을 갖는다. 선택적으로, 보조 커패시터는 발광 소자(ELD)와 전기적으로 병렬로 연결될 수도 있다.In addition, the pixel circuit PC of the pixel P according to the present example may further include an auxiliary capacitor formed between the second node N2 and the DC power source. The auxiliary capacitor increases the charge amount of the capacitor Cst when charging the voltage of the capacitor Cst. The auxiliary capacitor according to an example has a smaller capacitance than the capacitor Cst. Alternatively, the auxiliary capacitor may be electrically connected in parallel with the light emitting element ELD.

이와 같은, 본 예에 따른 화소(P)는 구동 전원 라인(PL1 내지 PLn)이 게이트 라인(GL1 내지 GLn)과 나란하게 배치됨으로써 개구율이 증가될 수 있으며, 종래의 화소와 비교하여 발광 제어 트랜지스터 및 발광 제어 신호 라인이 제거되므로 개구율이 더욱 증가될 수 있다.As described above, the pixel P according to the present embodiment can increase the aperture ratio by disposing the driving power supply lines PL1 to PLn in parallel with the gate lines GL1 to GLn, Since the emission control signal line is removed, the aperture ratio can be further increased.

도 3은 도 1에 도시된 일 예에 따른 화소를 설명하기 위한 도면으로서, 이는 표시 패널에 마련된 i번째 화소 열을 나타낸 것이다.FIG. 3 is a view for explaining a pixel according to an example shown in FIG. 1, which shows an i-th pixel column provided in a display panel.

도 1 및 도 3을 참조하면, 본 출원에 따른 표시 패널(100)은 복수의 데이터 라인(DL1 내지 DLm) 각각과 나란하게 마련된 복수의 초기화 전압 라인(IL1 내지 ILm)을 더 포함한다.Referring to FIGS. 1 and 3, the display panel 100 according to the present application further includes a plurality of initialization voltage lines IL1 to ILm arranged in parallel with a plurality of data lines DL1 to DLm, respectively.

본 예에 따른 i번째 화소 열에 마련된 복수의 화소(P)는 복수의 데이터 라인(DL1 내지 DLm)과 복수의 초기화 전압 라인(IL1 내지 ILm) 각각과 일대일로 연결되고 i번째 게이트 라인(GLi)을 공유하면서 i번째 화소 구동 전원 라인(PLi)을 공유한다.The plurality of pixels P provided in the i-th pixel column according to the present example are connected in a one-to-one manner to the plurality of data lines DL1 to DLm and the plurality of initialization voltage lines IL1 to ILm, respectively, Sharing the i-th pixel driving power supply line PLi while sharing.

상기 화소 회로(PC)는 스위칭 박막 트랜지스터(Tsw), 초기화 박막 트랜지스터(Tini), 구동 박막 트랜지스터(Tdr), 및 커패시터(Cst)를 포함한다.The pixel circuit PC includes a switching thin film transistor Tsw, an initial thin film transistor Tini, a driving thin film transistor Tdr, and a capacitor Cst.

상기 초기화 박막 트랜지스터(Tini)는 i-1번째 게이트 라인(GLi-1)에 연결된 게이트 전극, 초기화 전압 라인(IL1 내지 ILm)에 연결된 제 1 전극, 및 제 1 노드(N1)를 통하여 구동 박막 트랜지스터(Tdr)의 게이트 전극에 연결된 제 2 전극을 포함한다. 여기서, 초기화 박막 트랜지스터(Tini)의 제 1 및 제 2 전극은 전류의 방향에 따라 소스 전극 또는 드레인 전극이 될 수 있다. 이러한 초기화 박막 트랜지스터(Tini)는 게이트 구동 회로(400)로부터 i-1번째 게이트 라인(GLi-1)에 공급되는 i-1번째 스캔 펄스(SPi-1)에 따라 스위칭되어 초기화 전압 라인(IL1 내지 ILm)에 공급되는 초기화 전압(Vini)을 제 1 노드(N1)에 공급한다.The initialization thin film transistor Tini includes a gate electrode connected to the i-1th gate line GLi-1, a first electrode connected to the initialization voltage lines IL1 through ILm, And a second electrode connected to the gate electrode of the second transistor Tdr. Here, the first and second electrodes of the initialization thin film transistor Tini may be a source electrode or a drain electrode depending on the direction of current. The initialization thin film transistor Tini is switched according to the (i-1) th scan pulse SPi-1 supplied from the gate driving circuit 400 to the (i-1) th gate line GLi-1, And supplies the initialization voltage Vini to the first node N1.

상기 커패시터(Cst)는 구동 박막 트랜지스터(Tdr)의 게이트 전극(N1)과 소스 전극(N2) 사이의 중첩 영역에 마련되고, 구동 박막 트랜지스터(Tdr)의 게이트 전극과 소스 전극에 각각 공급되는 데이터 전압(Vdata)과 초기화 전압(Vini)의 차 전압(Vdata-Vini)을 저장하고, 저장된 전압으로 구동 트랜지스터(Tdr)를 턴-온시킨다.The capacitor Cst is provided in an overlapping region between the gate electrode N1 and the source electrode N2 of the driving thin film transistor Tdr and is connected to the gate electrode of the driving thin film transistor Tdr and the source electrode N2, (Vdata-Vini) between the initialization voltage Vdata and the initialization voltage Vini, and turns on the driving transistor Tdr with the stored voltage.

도 4는 도 1에 도시된 일 예에 따른 화소 구동 전압 공급부를 설명하기 위한 도면이다.4 is a view for explaining a pixel driving voltage supply unit according to the example shown in FIG.

도 4를 도 1과 결부하면, 일 예에 따른 화소 구동 전압 공급부(500)는 복수의 구동 전원 라인(PL1 내지 PLn) 각각과 일대일로 연결된 복수의 전압 공급 회로(5001 내지 500n)를 포함한다.Referring to FIG. 4, a pixel driving voltage supplier 500 according to an exemplary embodiment includes a plurality of voltage supply circuits 5001 to 500n connected to a plurality of driving power lines PL1 to PLn, respectively, on a one-to-one basis.

상기 복수의 전압 공급 회로(5001 내지 500n) 각각은 제 1 전원 제어 트랜지스터(PT1) 및 제 2 전원 제어 트랜지스터(PT2)를 포함한다.Each of the plurality of voltage supply circuits 5001 to 500n includes a first power control transistor PT1 and a second power control transistor PT2.

상기 제 1 전원 제어 트랜지스터(PT1)는 복수의 구동 전원 라인(PL1 내지 PLn) 각각의 일단, 게이트 구동 회로와 표시 영역 사이에 마련되는 것으로, 화소(P)에 마련된 박막 트랜지스터와 동일한 구조로 마련될 수 있다.The first power source control transistor PT1 is provided between one end of each of the plurality of driving power source lines PL1 to PLn and the gate driving circuit and the display region and is provided in the same structure as the thin film transistor provided in the pixel P .

일 예에 따른 제 1 전원 제어 트랜지스터(PT1)는 제 1 전원 선택 신호(PSS1 내지 PSSn)에 따라 화소(P)의 샘플링 기간과 데이터 어드레싱 기간 및 발광 기간 동안 해당하는 구동 전원 라인(PL1 내지 PLn)에 고전위 구동 전압(EVDD_H)을 공급한다. 여기서, 제 1 전원 선택 신호(PSS1 내지 PSSn)는 타이밍 제어부(200)로부터 공급되는 전원 선택 신호이다. 일 예에 따른 제 1 전원 제어 트랜지스터(PT1)는 제 1 전원 선택 신호(PSS1 내지 PSSn)가 공급되는 게이트 전극, 고전위 구동 전압(EVDD_H)이 공급되는 고전위 구동 전압 라인에 연결된 드레인 전극, 및 출력단(Nt)을 통해서 구동 전원 라인(PL1 내지 PLn)의 일단에 연결된 소스 전극을 포함한다. 여기서, 제 1 전원 제어 트랜지스터(PT1)의 소스 전극과 드레인 전극은 전류의 방향에 따라 서로 바뀔 수도 있다. The first power source control transistor PT1 according to an exemplary embodiment may include driving power supply lines PL1 to PLn corresponding to the sampling period of the pixel P, the data addressing period, and the light emission period according to the first power source selection signals PSS1 to PSSn, (EVDD_H). Here, the first power supply selection signals PSS1 to PSSn are power supply selection signals supplied from the timing controller 200. [ The first power source control transistor PT1 according to an example includes a gate electrode to which the first power source selection signals PSS1 to PSSn are supplied, a drain electrode connected to the high potential driving voltage line to which the high potential driving voltage EVDD_H is supplied, And a source electrode connected to one end of the driving power supply lines PL1 to PLn through an output terminal Nt. Here, the source electrode and the drain electrode of the first power source control transistor PT1 may be switched according to the direction of the current.

상기 제 2 전원 제어 트랜지스터(PT2)는 구동 전원 라인(PL1 내지 PLn)의 길이 방향 또는 게이트 라인을 따라 제 1 전원 제어 트랜지스터(PT1)와 나란하게 마련되는 것으로, 제 1 전원 제어 트랜지스터(PT1)와 동일한 구조로 마련될 수 있다.The second power source control transistor PT2 is provided in parallel with the first power source control transistor PT1 along the longitudinal direction or the gate line of the driving power source lines PL1 to PLn and includes a first power source control transistor PT1, Can be provided in the same structure.

일 예에 따른 제 2 전원 제어 트랜지스터(PT2)는 제 2 전원 선택 신호(BPSS1 내지 BPSSn)에 따라 화소(P)의 초기화 기간에만 해당하는 구동 전원 라인(PL)에 저전위 구동 전압(EVDD_L)을 공급함으로써 화소(P)의 발광 소자에 공급되는 고전위 구동 전압(EVDD_H)을 차단하여 발광 소자의 발광을 중지시킨다. 여기서, 제 2 전원 선택 신호(BPSS1 내지 BPSSn)는 타이밍 제어부(200)로부터 공급되는 전원 선택 신호와 상반(또는 반전)된 로직 전압 레벨을 갖는다. 일 예에 따른 제 2 전원 제어 트랜지스터(PT2)는 제 2 전원 선택 신호(BPSS1 내지 BPSSn)가 공급되는 게이트 전극, 저전위 구동 전압(EVDD_L)이 공급되는 저전위 구동 전압 라인에 연결된 드레인 전극, 및 출력단(Nt)을 통해서 구동 전원 라인(PL1 내지 PLn)의 일단에 연결된 소스 전극을 포함한다. 여기서, 제 2 전원 제어 트랜지스터(PT2)의 소스 전극과 드레인 전극은 전류의 방향에 따라 서로 바뀔 수도 있다.The second power source control transistor PT2 according to an exemplary embodiment applies a low potential driving voltage EVDD_L to the driving power source line PL corresponding only to the initialization period of the pixel P in accordance with the second power source selection signals BPSS1 to BPSSn The high-potential driving voltage EVDD_H supplied to the light-emitting element of the pixel P is cut off to stop the light emission of the light-emitting element. Here, the second power supply selection signals BPSS1 to BPSSn have logic voltage levels that are opposite (or inverted) to the power supply selection signal supplied from the timing controller 200. [ The second power source control transistor PT2 according to one example includes a gate electrode to which the second power selection signals BPSS1 to BPSSn are supplied, a drain electrode connected to the low potential driving voltage line to which the low potential driving voltage EVDD_L is supplied, And a source electrode connected to one end of the driving power supply lines PL1 to PLn through an output terminal Nt. Here, the source electrode and the drain electrode of the second power source control transistor PT2 may be switched according to the direction of the current.

선택적으로, 제 1 전원 선택 신호(PSS1 내지 PSSn)와 제 2 전원 선택 신호(BPSS1 내지 BPSSn)는 타이밍 제어부(200)로부터 제공되지 않고, 별도의 전원 선택 신호 생성부로부터 제공될 수 있다. 전원 선택 신호 생성부는 타이밍 제어부(200)로부터의 전원 제어 신호에 응답하여 제 1 전원 선택 신호(PSS1 내지 PSSn)를 각각 생성하고, 생성된 제 1 전원 선택 신호(PSS1 내지 PSSn) 각각을 인버터 회로로 논리 반전시켜 제 2 전원 선택 신호(BPSS1 내지 BPSSn)를 생성할 수 있다.Alternatively, the first power selection signals PSS1 to PSSn and the second power selection signals BPSS1 to BPSSn may not be provided from the timing controller 200, but may be provided from a separate power selection signal generator. The power selection signal generation unit generates the first power selection signals PSS1 to PSSn in response to the power control signal from the timing controller 200 and supplies the generated first power selection signals PSS1 to PSSn to the inverter circuit The second power selection signals BPSS1 to BPSSn can be generated.

이와 같은, 본 예에 따른 화소 구동 전압 공급부(500)는 화소(P)의 구동 기간에 대응되도록 공급되는 제 1 전원 선택 신호(PSS1 내지 PSSn)와 제 2 전원 선택 신호(BPSS1 내지 BPSSn)에 응답하여 해당하는 구동 전원 라인(PL1 내지 PLn)에 고전위 구동 전압(EVDD_H)과 저전위 구동 전압(EVDD_L)을 선택적으로 공급함으로써 종래의 발광 제어 트랜지스터의 역할과 각 화소(P)에 고전위 구동 전압(EVDD_H)을 공급하는 역할을 한다. 따라서, 본 예에 따른 화소 구동 전압 공급부(500)는 화소(P)의 개구율을 증가시켜 표시 패널(200)의 고해상도화가 가능하도록 한다.The pixel driving voltage supplying unit 500 according to this example has the same structure as that of the pixel driving method in response to the first power selecting signals PSS1 to PSSn and the second power selecting signals BPSS1 to BPSSn And the high potential driving voltage EVDD_H and the low potential driving voltage EVDD_L are selectively supplied to the corresponding driving power supply lines PL1 to PLn and the role of the conventional emission control transistor and the high potential driving voltage (EVDD_H). Therefore, the pixel driving voltage supplier 500 according to the present embodiment increases the aperture ratio of the pixel P, thereby enabling the display panel 200 to have a high resolution.

도 5는 도 1에 도시된 일 예에 따른 화소 구동 전압 공급부를 설명하기 위한 도면이고, 도 6은 도 5에 도시된 i번째 전압 공급 회로를 설명하기 위한 도면이다.FIG. 5 is a view for explaining a pixel driving voltage supply unit according to the example shown in FIG. 1, and FIG. 6 is a view for explaining the i-th voltage supply circuit shown in FIG.

도 5를 도 1과 결부하면, 일 예에 따른 화소 구동 전압 공급부(500)는 복수의 구동 전원 라인(PL1 내지 PLn) 각각과 일대일로 연결된 복수의 전압 공급 회로(5101 내지 510n)를 포함한다.Referring to FIG. 5, a pixel driving voltage supplier 500 according to an exemplary embodiment includes a plurality of voltage supply circuits 5101 to 510n connected to a plurality of driving power lines PL1 to PLn, respectively.

상기 복수의 전압 공급 회로(5101 내지 510n) 각각은 출력단(Nt), 제 1 전압 공급부(511), 제 2 전압 공급부(513), 제 1 전원 제어 트랜지스터(PT1), 및 제 2 전원 제어 트랜지스터(PT2)를 포함한다. 이하에서는, i번째 전압 공급 회로(510i)를 예로 들어 복수의 전압 공급 회로(5101 내지 510n) 각각의 구성을 설명하기로 한다.Each of the plurality of voltage supply circuits 5101 to 510n includes an output terminal Nt, a first voltage supply unit 511, a second voltage supply unit 513, a first power supply control transistor PT1, PT2). Hereinafter, the configuration of each of the plurality of voltage supply circuits 5101 to 510n will be described taking the i-th voltage supply circuit 510i as an example.

상기 출력단(Nt)는 i번째 구동 전원 라인(PLi)의 일단과 전기적으로 연결된다.The output terminal Nt is electrically connected to one end of the i-th driving power supply line PLi.

상기 제 1 전압 공급부(511)는 노드 제어 신호(NCS)에 응답하여 고전위 로직 전압 라인으로부터 공급되는 고전위 로직 전압(Vdd)을 내부 노드(Ni)에 공급함으로써 내부 노드(Ni)를 고전위 로직 전압(Vdd)으로 충전한다. 일 예에 따른 제 1 전압 공급부(511)는 제 1 전원 공급 트랜지스터(M1)를 포함한다.The first voltage supply unit 511 supplies the internal node Ni with a high potential logic voltage Vdd supplied from the high potential logic voltage line to the internal node Ni in response to the node control signal NCS, To the logic voltage (Vdd). The first voltage supply unit 511 according to an example includes a first power supply transistor M1.

상기 제 1 전원 공급 트랜지스터(M1)는 노드 제어 신호(NCS)에 의해 턴-온 또는 턴-오프되며, 턴-온시 고전위 로직 전압 라인으로부터 공급되는 고전위 로직 전압(Vdd)을 내부 노드(No)에 공급한다. 일 예에 따른 제 1 전원 공급 트랜지스터(M1)은 노드 제어 신호(NCS)가 공급되는 게이트 전극, 고전위 로직 전압 라인에 연결된 드레인 전극, 및 내부 노드(Ni)에 연결된 소스 전극을 포함한다. 여기서, 제 1 전원 공급 트랜지스터(M1)의 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수도 있다.The first power supply transistor Ml is turned on or off by the node control signal NCS and is turned on by turning on the high potential logic voltage Vdd supplied from the high potential logic voltage line to the internal node No . The first power supply transistor M1 according to an example includes a gate electrode to which a node control signal NCS is supplied, a drain electrode connected to the high potential logic voltage line, and a source electrode connected to the internal node Ni. Here, the drain electrode and the source electrode of the first power supply transistor M1 may be mutually changed depending on the direction of the current.

상기 노드 제어 신호(NCS)는 로우 전압과 하이 전압이 일정한 주기로 순환 반복하는 교류 전압 또는 일정한 전압 레벨을 유지하는 직류 전압일 수 있다. 노드 제어 신호(NCS)가 교류 전압일 경우, 출력단(Nt)으로부터 출력되는 고전위 구동 전압(EVDD_H)의 라이징 시점을 조절할 수 있다.The node control signal (NCS) may be an alternating voltage repeatedly circulated in a period of a low voltage and a high voltage or a direct voltage maintaining a constant voltage level. When the node control signal NCS is an AC voltage, the rising point of the high potential driving voltage EVDD_H output from the output node Nt can be adjusted.

선택적으로, 제 1 전원 공급 트랜지스터(M1)는 고전위 로직 전압 라인에 게이트 전극과 드레인 전극이 함께 연결된 다이오드 연결 구조를 가질 수도 있다. 이 경우, 노드 제어 신호(NCS)는 생략된다.Alternatively, the first power supply transistor M1 may have a diode connection structure in which a gate electrode and a drain electrode are coupled together to a high-potential logic voltage line. In this case, the node control signal NCS is omitted.

상기 제 2 전압 공급부(513)는 i번째 전원 선택 신호(PSSi)에 응답하여 저전위 로직 전압 라인에 공급되는 저전위 로직 전압(VL)을 내부 노드(Ni)에 공급함으로써 내부 노드(Ni)의 전압을 저전위 로직 전압 라인으로 방전시킨다. 일 예에 따른 제 2 전압 공급부(513)는 제 2-1 전원 공급 트랜지스터(M2a), 제 2-2 전원 공급 트랜지스터(M2b), 및 제 2-3 전원 공급 트랜지스터(M2c)를 포함한다.The second voltage supply unit 513 supplies the internal node Ni with a low potential logic voltage VL supplied to the low potential logic voltage line in response to the i-th power supply select signal PSSi, And discharges the voltage to a low-potential logic voltage line. The second voltage supply unit 513 according to one example includes a 2-1 power supply transistor M2a, a 2-2 power supply transistor M2b, and a 2-3 power supply transistor M2c.

상기 제 2-1 전원 공급 트랜지스터(M2a)는 i번째 전원 선택 신호(PSSi)에 의해 턴-온 또는 턴-온되며, 턴-온시 내부 노드(Ni)와 중간 노드(Nm) 간의 전압을 전달한다. 일 예에 따른 제 2-1 전원 공급 트랜지스터(M2a)는 i번째 전원 선택 신호(PSSi)가 공급되는 게이트 전극, 내부 노드(Ni)에 연결된 드레인 전극, 및 저전위 로직 전압 라인에 연결된 소스 전극을 포함한다. 여기서, 제 2-1 전원 공급 트랜지스터(M2a)의 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수도 있다.The second power supply transistor M2a is turned on or turned on by the i-th power supply select signal PSSi and transmits a voltage between the internal node Ni and the intermediate node Nm at the turn-on time . The 2-1 power supply transistor M2a according to an example includes a gate electrode to which the i-th power supply select signal PSSi is supplied, a drain electrode connected to the internal node Ni, and a source electrode connected to the low potential logic voltage line . Here, the drain electrode and the source electrode of the (2-1) power supply transistor M2a may be switched according to the direction of the current.

상기 제 2-2 전원 공급 트랜지스터(M2b)는 i번째 전원 선택 신호(PSSi)에 의해 턴-온 또는 턴-온되며, 턴-온시 저전위 로직 전압 라인에 공급되는 저전위 로직 전압(VL)을 내부 노드(Ni)에 공급한다. 일 예에 따른 제 2-2 전원 공급 트랜지스터(M2b)는 i번째 전원 선택 신호(PSSi)가 공급되는 게이트 전극, 중간 노드(Nm)에 연결된 드레인 전극, 및 저전위 로직 전압 라인에 연결된 소스 전극을 포함한다. 여기서, 제 2-2 전원 공급 트랜지스터(M2b)의 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수도 있다.The second-second power supply transistor M2b is turned on or turned on by the i-th power supply selection signal PSSi, and the low-potential logic voltage VL supplied to the low-potential logic voltage line at turn- And supplies it to the internal node Ni. The 2-2 power supply transistor M2b according to an example includes a gate electrode to which the i-th power supply selection signal PSSi is supplied, a drain electrode connected to the intermediate node Nm, and a source electrode connected to the low- . Here, the drain electrode and the source electrode of the second-second power supply transistor M2b may be switched according to the direction of the current.

상기 제 2-3 전원 공급 트랜지스터(M2c)는 내부 노드(Ni)의 전압에 의해 턴-온 또는 턴-온되며, 턴-온시 고전위 구동 전압(EVDD_H)을 중간 노드(Nm)에 공급함으로써 제 2-1 전원 공급 트랜지스터(M2a)와 제 2-2 전원 공급 트랜지스터(M2b) 각각의 턴-오프 상태를 안정적으로 유지시키고, 내부 노드(Ni)의 전류 누설을 방지한다. 일 예에 따른 제 2-3 전원 공급 트랜지스터(M2c)는 내부 노드(Ni)에 연결된 게이트 전극, 고전위 구동 전압(EVDD_H)이 공급되는 고전위 구동 전압 라인에 연결된 드레인 전극, 및 중간 노드(Nm)에 연결된 소스 전극을 포함한다. 여기서, 제 2-3 전원 공급 트랜지스터(M2c)의 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수도 있다.The second power supply transistor M2c is turned on or turned on by the voltage of the internal node Ni and supplies the high potential driving voltage EVDD_H to the intermediate node Nm during turn- Thereby stably maintaining the turn-off state of each of the 2-1 power supply transistor M2a and the 2-2 power supply transistor M2b and preventing current leakage of the internal node Ni. The second power supply transistor M2c according to an exemplary embodiment includes a gate electrode connected to the internal node Ni, a drain electrode connected to the high potential driving voltage line to which the high potential driving voltage EVDD_H is supplied, And a source electrode connected to the source electrode. Here, the drain electrode and the source electrode of the second power supply transistor M2c may be switched according to the direction of the current.

상기 i번째 전원 선택 신호(PSSi)는 i번째 화소 열에 마련된 화소(P)들의 구동 기간 중 초기화 기간 동안만 게이트 오프 전압 레벨을 가지며, 나머지 기간에는 게이트 온 전압 레벨을 가질 수 있다. 이러한 i번째 전원 선택 신호(PSSi)는 게이트 구동 회로(400)로부터 제공될 수 있다.The i-th power supply selection signal PSSi may have a gate-off voltage level only during an initialization period of the driving period of the pixels P provided in the i-th pixel column, and may have a gate-on voltage level during the remaining period. This i-th power supply selection signal PSSi may be provided from the gate driving circuit 400. [

상기 제 1 전원 제어 트랜지스터(PT1)는 내부 노드(Ni)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 고전위 구동 전압(EVDD_H)을 출력단(Nt)으로 출력함으로써 i번째 구동 전원 라인(PLi)에 고전위 구동 전압(EVDD_H)을 공급한다. 일 예에 따른 제 1 전원 제어 트랜지스터(PT1)는 내부 노드(Ni)에 연결된 게이트 전극, 고전위 구동 전압(EVDD_H)이 공급되는 고전위 구동 전압 라인에 연결된 드레인 전극, 및 출력단(Nt)에 연결된 소스 전극을 포함한다.The first power source control transistor PT1 is turned on or off by the voltage of the internal node Ni and outputs the high potential driving voltage EVDD_H at the output terminal Nt, And supplies a high potential driving voltage (EVDD_H) to the line PLi. The first power source control transistor PT1 according to an exemplary embodiment includes a gate electrode connected to the internal node Ni, a drain electrode connected to a high potential driving voltage line to which a high potential driving voltage EVDD_H is supplied, Source electrode.

상기 제 2 전원 제어 트랜지스터(PT2)는 내부 노드(Ni)의 전압에 의해 턴-온 또는 턴-오프되며, 턴-온시 고전위 구동 전압(EVDD_H)을 출력단(Nt)으로 출력함으로써 i번째 구동 전원 라인(PLi)에 고전위 구동 전압(EVDD_H)을 공급한다. 일 예에 따른 제 1 전원 제어 트랜지스터(PT1)는 는 i번째 전원 선택 신호(PSSi)가 공급되는 게이트 전극, 저전위 구동 전압(EVDD_L)이 공급되는 저전위 구동 전압 라인에 연결된 드레인 전극, 및 출력단(Nt)에 연결된 소스 전극을 포함한다.The second power control transistor PT2 is turned on or off by the voltage of the internal node Ni and outputs the high potential driving voltage EVDD_H at the output terminal Nt at the turn- And supplies a high potential driving voltage (EVDD_H) to the line PLi. The first power source control transistor PT1 according to an example includes a gate electrode to which an i-th power source selection signal PSSi is supplied, a drain electrode connected to a low-potential driving voltage line to which a low-potential driving voltage EVDD_L is supplied, (Nt).

이와 같은, 본 예에 따른 화소 구동 전압 공급부(500)는 화소(P)의 구동 기간에 대응되도록 공급되는 전원 선택 신호(PSS1 내지 PSSn)에 응답하여 해당하는 구동 전원 라인(PL1 내지 PLn)에 고전위 구동 전압(EVDD_H)과 저전위 구동 전압(EVDD_L)을 선택적으로 공급함으로써 종래의 발광 제어 트랜지스터의 역할과 각 화소(P)에 고전위 구동 전압(EVDD_H)을 공급하는 역할을 한다. 따라서, 본 예에 따른 화소 구동 전압 공급부(500)는 화소(P)의 개구율을 증가시켜 표시 패널(200)의 고해상도화가 가능하도록 한다.The pixel driving voltage supply unit 500 according to the present embodiment applies the driving power to the corresponding driving power lines PL1 to PLn in response to the power selection signals PSS1 to PSSn supplied to correspond to the driving period of the pixel P. [ And supplies the high potential driving voltage EVDD_H to each pixel P by selectively supplying the upper driving voltage EVDD_H and the low potential driving voltage EVDD_L. Therefore, the pixel driving voltage supplier 500 according to the present embodiment increases the aperture ratio of the pixel P, thereby enabling the display panel 200 to have a high resolution.

도 7은 도 1에 도시된 게이트 구동 회로를 설명하기 위한 도면이고, 도 8은 도 7에 도시된 게이트 구동 회로의 입출력 신호를 나타내는 파형도이며, 도 9는 도 7에 도시된 i번째 스테이지를 나타내는 도면이다.FIG. 7 is a view for explaining the gate driving circuit shown in FIG. 1, FIG. 8 is a waveform chart showing input / output signals of the gate driving circuit shown in FIG. 7, and FIG. Fig.

도 7 내지 도 9을 도 1과 결부하면, 일 예에 따른 게이트 구동 회로(400)는 복수의 게이트 라인(GL1 내지 GLn)에 일대일로 연결되면서 화소 구동 전압 공급부와 연결되며, 복수의 게이트 쉬프트 클럭(GCLK1 ~ GCLK4)과 복수의 캐리 쉬프트 클럭(CCLK1 ~ CCLK4)이 공급되는 복수의 클럭 라인에 선택적으로 접속된 제 1 내지 제 n 스테이지(ST1 내지 STn)를 포함한다.7 to 9, the gate driving circuit 400 according to an exemplary embodiment is connected to a plurality of gate lines GL1 to GLn in a one-to-one manner and connected to a pixel driving voltage supply unit, (ST1 to STn) selectively connected to a plurality of clock lines to which a plurality of carry shift clocks (CCLK1 to CCLK4) and a plurality of carry shift clocks (CCLK1 to CCLK4) are supplied.

상기 복수의 게이트 쉬프트 클럭(GCLK1 ~ GCLK4) 각각은 트랜지스터의 게이트 온 전압 레벨(H)을 갖는 하이 기간과 트랜지스터의 게이트 오프 전압 레벨(L)을 갖는 로우 기간이 일정한 주기로 순환 반복한다. 이러한 복수의 게이트 쉬프트 클럭(GCLK1 ~ GCLK4) 각각의 하이 구간은 표시 패널(100)의 1 수평 기간 이하, 예를 들어, 1 수평 기간의 2/3로 설정될 수 있으며, 1 수평 기간 단위로 쉬프트될 수 있다. 그리고, 복수의 캐리 쉬프트 클럭(CCLK1 ~ CCLK4) 각각은 복수의 게이트 쉬프트 클럭(GCLK1 ~ GCLK4) 각각과 동일한 형태를 가지되, 복수의 게이트 쉬프트 클럭(GCLK1 ~ GCLK4) 각각보다 1 수평 기간의 1/2만큼 앞선다. 예를 들어, 제 1 게이트 쉬프트 클럭(GCLK1)은 제 1 캐리 쉬프트 클럭(CCLK1)의 라이징 시점에서 1 수평 기간의 1/2 이후에 라이징될 수 있다.Each of the plurality of gate shift clocks GCLK1 to GCLK4 cyclically repeats a high period having a gate on voltage level H of the transistor and a low period having a gate off voltage level L of the transistor at a constant period. The high period of each of the plurality of gate shift clocks GCLK1 to GCLK4 may be set to one horizontal period or less of the display panel 100, for example, two thirds of one horizontal period, . Each of the plurality of carry shift clocks CCLK1 to CCLK4 has the same form as that of each of the plurality of gate shift clocks GCLK1 to GCLK4 and is connected to one of the plurality of gate shift clocks GCLK1 to GCLK4, 2. For example, the first gate shift clock GCLK1 may be incremented after 1/2 of one horizontal period at the rising time of the first carry shift clock CCLK1.

상기 제 1 내지 제 n 스테이지(ST1 내지 STn) 각각은 게이트 스타트 펄스(Vst)에 따라 종속적으로 구동되어 스캔 펄스(SP) 및 전원 선택 신호(PSS)를 출력한다. 여기서, 게이트 스타트 신호(Vst)는 제 1 스테이지(ST1)에 공급된다. 제 2 내지 제 n 스테이지(ST2 내지 STn) 각각은 이전 단 스테이지(ST1 내지 STn-1)의 스캔 펄스(SP1 내지 SPn-1)를 게이트 스타트 신호(Vst)로 공급받게 된다. 그리고, 제 1 내지 제 n-1 스테이지(ST1 내지 STn-1) 각각은 다음 단 제 2 내지 제 n 스테이지(ST2 내지 STn)로부터 출력되는 스캔 펄스(SP2 내지 SPn)를 리셋 신호(Vrst)로 공급받는다. Each of the first to n-th stages ST1 to STn is driven dependent on the gate start pulse Vst to output the scan pulse SP and the power source selection signal PSS. Here, the gate start signal Vst is supplied to the first stage ST1. Each of the second to n-th stages ST2 to STn receives the scan pulses SP1 to SPn-1 of the previous single stage ST1 to STn-1 as the gate start signal Vst. Each of the first to n-1 stages ST1 to STn-1 supplies the scan pulses SP2 to SPn output from the second to n-th stages ST2 to STn to the reset signal Vrst Receive.

일 예에 따른 제 1 내지 제 n 스테이지(ST1 내지 STn) 각각은 제 1 출력부(410), 제 2 출력부(430), 제 1 노드 제어부(450), 및 제 2 노드 제어부(470)를 포함한다. 이하에서는, i번째 스테이지(STi)를 예로 들어 제 1 내지 제 n 스테이지(ST1 내지 STn) 각각의 구성을 설명하기로 한다.Each of the first to n-th stages ST1 to STn according to an example includes a first output unit 410, a second output unit 430, a first node control unit 450, and a second node control unit 470 . Hereinafter, the configuration of each of the first to n-th stages ST1 to STn will be described taking the i-th stage STi as an example.

상기 제 1 출력부(410)는 제 1 노드(Q)의 전압에 따라 복수의 게이트 쉬프트 클럭 라인 중 해당하는 게이트 쉬프트 클럭 라인으로부터 공급되는 제 a 게이트 쉬프트 클럭(GCLKa)을 i번째 스캔 펄스(SPi)로 출력하고 제 2 노드(QB)의 전압에 따라 제 1 게이트 오프 전압(Vss1)을 출력한다.The first output unit 410 outputs the a-th gate shift clock GCLKa supplied from the corresponding gate shift clock line of the plurality of gate shift clock lines according to the voltage of the first node Q to the i-th scan pulse SPi And outputs the first gate-off voltage Vss1 according to the voltage of the second node QB.

일 예에 따른 제 1 출력부(410)는 제 1 노드(Q)의 전압에 응답하여 제 a 게이트 쉬프트 클럭(GCLKa)을 게이트 출력 노드(No1)로 출력하는 제 1 풀-업 박막 트랜지스터(Tu1), 및 제 2 노드(QB)의 전압에 응답하여 제 1 게이트 오프 전압(Vss1)을 게이트 출력 노드(No1)로 출력하는 제 1 풀-다운 박막 트랜지스터(Td1)를 포함한다.The first output unit 410 according to an exemplary embodiment includes a first pull-up thin film transistor Tu1 for outputting a first gate shift clock GCLKa to the gate output node No1 in response to a voltage of the first node Q, And a first pull-down thin film transistor Td1 for outputting a first gate-off voltage Vss1 to the gate output node No1 in response to the voltage of the second node QB.

상기 제 1 풀-업 박막 트랜지스터(Tu1)는 제 1 노드(Q)에 연결된 게이트 전극, 제 a 게이트 쉬프트 클럭 라인에 연결된 드레인 전극, 및 게이트 출력 노드(No1)에 연결된 소스 전극을 포함한다. 여기서, 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수 있다. 이러한 제 1 풀-업 박막 트랜지스터(Tu1)는 제 1 노드(Q)의 전압에 따라 턴-온되어 제 a 게이트 쉬프트 클럭(GCLKa)으로 이루어지는 i번째 스캔 펄스(SPi)를 게이트 출력 노드(No1)를 통해서 i번째 게이트 라인에 공급한다.The first pull-up thin film transistor Tu1 includes a gate electrode connected to the first node Q, a drain electrode connected to the a-th gate shift clock line, and a source electrode connected to the gate output node No1. Here, the drain electrode and the source electrode may be mutually changed depending on the direction of the current. The first pull-up thin film transistor Tu1 is turned on according to the voltage of the first node Q to turn on the i-th scan pulse SPi made up of the a-th gate shift clock GCLKa to the gate output node No1, To the i-th gate line.

상기 제 1 풀-다운 박막 트랜지스터(Td1)는 제 2 노드(QB)에 연결된 게이트 전극, 제 1 게이트 오프 전압(Vss1)이 공급되는 제 1 게이트 오프 전압 라인에 연결된 소스 전극, 및 게이트 출력 노드(No1)에 연결된 드레인 전극을 포함한다. 여기서, 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수 있다. 이러한 제 1 풀-업 박막 트랜지스터(Tu1)는 제 2 노드(QB)의 전압에 따라 턴-온되어 제 1 게이트 오프 전압(Vss1)을 게이트 출력 노드(No1)를 통해서 i번째 게이트 라인에 공급한다.The first pull-down thin film transistor Td1 includes a gate electrode connected to the second node QB, a source electrode connected to the first gate-off voltage line to which the first gate-off voltage Vss1 is supplied, No1). Here, the drain electrode and the source electrode may be mutually changed depending on the direction of the current. The first pull-up thin film transistor Tu1 is turned on according to the voltage of the second node QB to supply the first gate-off voltage Vss1 to the i-th gate line via the gate output node No1 .

상기 제 2 출력부(430)는 제 1 노드(Q)의 전압에 따라 복수의 캐리 쉬프트 클럭 라인 중 해당하는 캐리 쉬프트 클럭 라인으로부터 공급되는 제 a 캐리 쉬프트 클럭(CCLKa)을 i번째 전원 선택 신호(PSSi)로 출력하고 제 2 노드(QB)의 전압에 따라 제 2 게이트 오프 전압(Vss2)을 출력한다.The second output unit 430 outputs the a-carry shift clock CCLKa supplied from the corresponding carry shift clock line among the plurality of carry shift clock lines according to the voltage of the first node Q, PSSi and outputs the second gate-off voltage Vss2 according to the voltage of the second node QB.

일 예에 따른 제 2 출력부(430)는 제 1 노드(Q)의 전압에 응답하여 제 a 캐리 쉬프트 클럭(CCLKa)을 캐리 출력 노드(No2)로 출력하는 제 2 풀-업 박막 트랜지스터(Tu2), 및 제 2 노드(QB)의 전압에 응답하여 제 2 게이트 오프 전압(Vss2)을 캐리 출력 노드(No2)로 출력하는 제 2 풀-다운 박막 트랜지스터(Td1)를 포함한다.The second output unit 430 according to an exemplary embodiment includes a second pull-up thin film transistor Tu2 for outputting the a-carry shift clock CCLKa to the carry output node No2 in response to the voltage of the first node Q, And a second pull-down thin film transistor Td1 for outputting the second gate-off voltage Vss2 to the carry output node No2 in response to the voltage of the second node QB.

상기 제 2 풀-업 박막 트랜지스터(Tu2)는 제 1 노드(Q)에 연결된 게이트 전극, 제 a 캐리 쉬프트 클럭 라인에 연결된 드레인 전극, 및 캐리 출력 노드(No2)에 연결된 소스 전극을 포함한다. 여기서, 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수 있다. 이러한 제 2 풀-업 박막 트랜지스터(Tu2)는 제 1 노드(Q)의 전압에 따라 턴-온되어 제 a 캐리 쉬프트 클럭(CCLKa)으로 이루어지는 i번째 전원 제어 신호(PSSi)를 캐리 출력 노드(No2)를 통해서 도 5 및 오 6에 도시된 화소 구동 전압 공급부(500)의 i번째 전압 공급 회로(500i)에 공급한다.The second pull-up thin film transistor Tu2 includes a gate electrode connected to the first node Q, a drain electrode connected to the a-th carry shift clock line, and a source electrode connected to the carry output node No2. Here, the drain electrode and the source electrode may be mutually changed depending on the direction of the current. The second pull-up thin film transistor Tu2 is turned on in accordance with the voltage of the first node Q to turn on the i-th power supply control signal PSSi made up of the a-carry shift clock CCLKa to the carry output node No2 To the i < th > voltage supply circuit 500i of the pixel drive voltage supply unit 500 shown in Figs. 5 and 6.

상기 제 2 풀-다운 박막 트랜지스터(Td2)는 제 2 노드(QB)에 연결된 게이트 전극, 제 2 게이트 오프 전압(Vss2)이 공급되는 제 2 게이트 오프 전압 라인에 연결된 소스 전극, 및 캐리 출력 노드(No2)에 연결된 드레인 전극을 포함한다. 여기서, 드레인 전극과 소스 전극은 전류의 방향에 따라 서로 바뀔 수 있다. 이러한 제 2 풀-업 박막 트랜지스터(Tu2)는 제 2 노드(QB)의 전압에 따라 턴-온되어 제 2 게이트 오프 전압(Vss2)을 캐리 출력 노드(No2)를 통해서 도 5 및 오 6에 도시된 화소 구동 전압 공급부(500)의 i번째 전압 공급 회로(500i)에 공급한다.The second pull-down thin film transistor Td2 includes a gate electrode connected to the second node QB, a source electrode connected to the second gate-off voltage line to which the second gate-off voltage Vss2 is supplied, No2). Here, the drain electrode and the source electrode may be mutually changed depending on the direction of the current. The second pull-up thin film transistor Tu2 is turned on according to the voltage of the second node QB to turn on the second gate-off voltage Vss2 via the carry output node No2 in Figs. 5 and 6 To the i < th > voltage supply circuit 500i of the pixel driving voltage supplier 500. [

상기 제 1 노드 제어 회로(450)는 게이트 스타트 펄스(Vst)(또는 전단 이전 스테이지들 중 어느 하나로부터 전단 출력 신호)와 다음 스테이지들 중 어느 하나로부터의 후단 출력 신호)에 응답하여 제 1 노드(Q)와 제 2 노드(QB) 각각의 전압을 제어한다.The first node control circuit 450 is responsive to the gate start pulse Vst (or a previous output signal from any of the pre-previous stages) and a subsequent output signal from any of the following stages) Q) and the second node (QB).

일 예에 따른 제 1 노드 제어 회로(450)는 게이트 스타트 펄스(Vst)에 응답하여 고전위 로직 전압(Vdd)을 제 1 노드(Q)에 충전시키는 제 1 스위칭 박막 트랜지스터(T1), 다음 스테이지로부터의 후단 출력(Vrst)에 응답하여 제 1 노드(Q)의 전압을 제 3 게이트 오프 전압(Vss3)으로 방전시키는 제 2 스위칭 박막 트랜지스터(T2)를 포함한다.The first node control circuit 450 according to an exemplary embodiment includes a first switching thin film transistor T1 for charging the first node Q with a high potential logic voltage Vdd in response to a gate start pulse Vst, And a second switching thin film transistor T2 for discharging the voltage of the first node Q to the third gate-off voltage Vss3 in response to the rear output Vrst from the first node Q2.

상기 제 1 스위칭 박막 트랜지스터(T1)는 제 1 노드(Q)의 전압을 고전위 로직 전압(Vdd)으로 설정하는 제 1 세트 회로로 구성하고, 제 2 스위칭 박막 트랜지스터(T2)는 제 1 노드(Q)의 전압을 리셋시키는 제 1 리셋 회로로 구성한다.The first switching thin film transistor Tl constitutes a first set circuit for setting the voltage of the first node Q to a high potential logic voltage Vdd and the second switching thin film transistor T2 comprises a first node Q of the first reset circuit.

상기 제 2 노드 제어 회로(470)는 하이 전압(VH)과 로우 전압(VL)을 이용하여 제 1 노드(Q)의 전압에 따라 제 1 노드(Q)의 전압과 상반되는 전압을 제 2 노드(QB)에 공급한다. 일 예에 따른 제 2 노드 제어 회로(450)는 인버터 회로로 구성될 수 있다.The second node control circuit 470 uses a high voltage VH and a low voltage VL to generate a voltage which is opposite to the voltage of the first node Q according to the voltage of the first node Q, (QB). The second node control circuit 450 according to one example may be configured as an inverter circuit.

도 8 및 도 9를 도 6과 결부하면, 일 예에 따른 i번째 스테이지의 동작을 설명하면 다음과 같다.8 and 9 with FIG. 6, the operation of the i-th stage according to an example will be described.

먼저, 제 1 기간(t1)에서, 제 1 노드(Q)는 스타트 펄스(Vst)(또는 전단 출력 신호)에 응답하여 턴-온된 제 1 박막 트랜지스터(T1)에 의해 고전위 로직 전압(Vdd)으로 예비 충전되고, 제 2 노드(QB)의 전압은 제 2 노드 제어 회로(470)에 의해 제 1 노드(Q)의 전압과 상반되는 로우 전압(VL)으로 방전된다. 이에 따라, 제 1 노드(Q)의 전압에 따라 제 1 풀-업 박막 트랜지스터(Tu1) 및 제 2 풀-업 박막 트랜지스터(Tu2) 각각이 턴-온되고, 이로 인해 게이트 온 전압 레벨(H)을 갖는 제 a 캐리 쉬프트 클럭(CCLKa)는 턴-온된 제 2 풀-업 박막 트랜지스터(Tu2)와 캐리 출력 노드(No2)를 통해서 i번째 전원 선택 신호(PSSi)로서 i번째 전압 공급 회로(500i)에 공급된다. 따라서, i번째 전압 공급 회로(500i)는 i번째 전원 선택 신호(PSSi)에 따라 i번째 구동 전원 라인(PLi)에 저전위 구동 전압(EVDD_L)을 공급한다. 이때, 제 1 노드(Q)의 전압에 따라 턴-온된 제 1 풀-업 박막 트랜지스터(Tu1)는 게이트 오프 전압 레벨(L)이 게이트 쉬프트 클럭(GCLKa)을 게이트 출력 노드(No1)를 통해서 i번째 게이트 라인에 공급한다.First, in the first period t1, the first node Q is driven by the high-potential logic voltage Vdd by the first thin film transistor T1 turned on in response to the start pulse Vst (or the front end output signal) And the voltage of the second node QB is discharged to the low voltage VL which is opposite to the voltage of the first node Q by the second node control circuit 470. [ Accordingly, the first pull-up thin film transistor Tu1 and the second pull-up thin film transistor Tu2 are turned on according to the voltage of the first node Q, The a-carry shift clock CCLKa having the i-th power supply selection signal PSSi through the second pull-up thin film transistor Tu2 and the carry output node No2, which are turned on, . Therefore, the i-th voltage supply circuit 500i supplies the low potential driving voltage EVDD_L to the i-th driving power supply line PLi according to the i-th power supply selecting signal PSSi. At this time, the first pull-up thin film transistor Tu1 turned on in accordance with the voltage of the first node Q is turned on when the gate-off voltage level L reaches the gate shift clock GCLKa through the gate output node No1 Th gate line.

이어서, 제 2 기간(t2)에서, 제 1 노드(N1)는 제 1 박막 트랜지스터(T1)의 턴-오프로 인하여 플로팅되고, 게이트 온 전압 레벨(H)을 갖는 제 a 게이트 쉬프트 클럭(GCLKa)는 제 1 풀-업 박막 트랜지스터(Tu1)의 드레인 전극에 공급되고, 게이트 온 전압 레벨(H)을 갖는 제 a 캐리 쉬프트 클럭(CCLKa)는 제 2 풀-업 박막 트랜지스터(Tu2)의 드레인 전극에 공급된다. 이에 따라, 제 1 풀-업 박막 트랜지스터(Tu1)의 게이트 전극 및 소스 전극 사이에 마련된 커패시터에 의해 제 1 노드(Q)의 전압이 증폭됨으로써 제 1 풀-업 박막 트랜지스터(Tu1)는 보다 안정적으로 턴-온되어 제 a 게이트 쉬프트 클럭(GCLKa)의 게이트 온 전압을 갖는 i번째 스캔 펄스(SPi)를 게이트 출력 노드(No1)로 출력하고, 이와 동시에, 제 2 풀-업 박막 트랜지스터(Tu2)는 제 1 노드(Q)의 전압에 따라 제 1 기간(t1)의 동작 상태를 유지한다.Then, in the second period t2, the first node N1 is floated due to the turn-off of the first thin film transistor T1, and the a-gate shift clock GCLKa having the gate-on voltage level H, Is supplied to the drain electrode of the first pull-up thin film transistor Tu1 and the a-th carry shift clock CCLKa having the gate on voltage level H is supplied to the drain electrode of the second pull- . Accordingly, the voltage of the first node Q is amplified by the capacitor provided between the gate electrode and the source electrode of the first pull-up thin film transistor Tu1, so that the first pull-up thin film transistor Tu1 is more stable The second pull-up thin film transistor Tu2 is turned on to output the i-th scan pulse SPi having the gate-on voltage of the a-th gate shift clock GCLKa to the gate output node No1, And maintains the operating state of the first period (t1) according to the voltage of the first node (Q).

이어서, 제 3 기간(t3)에서, 제 a 게이트 쉬프트 클럭(GCLKa)이 게이트 오프 전압으로 폴링함에 따라 제 1 노드(Q)의 전압은 제 a 게이트 쉬프트 클럭(GCLKa)의 폴링에 따라 고전위 로직 전압(Vdd)으로 하강한다. 이러한 제 1 노드(Q)의 전압에 따라 제 1 풀-업 박막 트랜지스터(Tu1) 및 제 2 풀-업 박막 트랜지스터(Tu2) 각각이 턴-온 상태를 유지함으로써 게이트 쉬프트 클럭(GCLKa)의 게이트 오프 전압 레벨(L)이 게이트 출력 노드(No1)를 통해서 i번째 게이트 라인에 공급되고, 이와 동시에 제 a 캐리 쉬프트 클럭(CCLKa)의 게이트 오프 전압 레벨(L)이 캐리 출력 노드(No2)를 통해서 i번째 전압 공급 회로(500i)에 공급된다. 따라서, i번째 전압 공급 회로(500i)는 i번째 전원 선택 신호(PSSi)에 따라 i번째 구동 전원 라인(PLi)에 고전위 구동 전압(EVDD_H)을 공급한다.Subsequently, in the third period t3, as the a-gate shift clock GCLKa polls to the gate-off voltage, the voltage of the first node Q becomes higher than the high-potential logic GCLKa according to the polling of the a-gate shift clock GCLKa. And falls to the voltage Vdd. The first pull-up thin film transistor Tu1 and the second pull-up thin film transistor Tu2 maintain the turn-on state of each of the first pull-up thin film transistor Tu1 and the second pull-up thin film transistor Tu2 according to the voltage of the first node Q, The voltage level L is supplied to the i-th gate line via the gate output node No1 and at the same time the gate off voltage level L of the a-carry shift clock CCLKa is supplied to the i- Th voltage supply circuit 500i. Therefore, the i-th voltage supply circuit 500i supplies the high potential driving voltage EVDD_H to the i-th driving power supply line PLi according to the i-th power supply selecting signal PSSi.

이어서, 제 4 기간(t4)에서, 후단 출력 신호(Vrst)(또는 리셋 펄스)에 응답하여 턴-온된 제 2 박막 트랜지스터(T2)에 의해 제 1 노드(Q)의 전압이 제 3 게이트 오프 전압(Vss3)으로 방전되어 제 1 및 제 2 풀-업 박막 트랜지스터(Tu1, Tu2) 각각이 턴-오프된다. 이때, 제 2 노드(QB)의 전압은 제 2 노드 제어 회로(470)에 의해 제 1 노드(Q)의 전압과 상반되는 하이 전압(VH)으로 충전된다. 이에 따라, 제 1 및 제 2 풀-다운 박막 트랜지스터(Td1, Td2) 각각은 제 2 노드(QB)의 전압에 의해 턴-온됨으로써 제 1 게이트 오프 전압(Vss1)이 게이트 출력 노드(No1)를 통해서 i번째 게이트 라인에 공급되고, 제 2 게이트 오프 전압(Vss1)이 캐리 출력 노드(No2)를 통해서 i번째 전압 공급 회로(500i)에 공급된다. 따라서, i번째 전압 공급 회로(500i)는 제 2 게이트 오프 전압(Vss1)의 i번째 전원 선택 신호(PSSi)에 따라 i번째 구동 전원 라인(PLi)에 고전위 구동 전압(EVDD_H)을 공급한다.Subsequently, in the fourth period t4, the voltage of the first node Q is lowered to the third gate-off voltage V2 by the second thin film transistor T2 turned on in response to the output signal Vrst (or the reset pulse) (Vss3) and the first and second pull-up thin film transistors Tu1 and Tu2 are turned off. At this time, the voltage of the second node QB is charged to the high voltage VH which is opposite to the voltage of the first node Q by the second node control circuit 470. Thus, each of the first and second pull-down thin film transistors Td1 and Td2 is turned on by the voltage of the second node QB, so that the first gate-off voltage Vss1 becomes the gate output node No1 And the second gate-off voltage Vss1 is supplied to the i-th voltage supply circuit 500i through the carry output node No2. Therefore, the i-th voltage supply circuit 500i supplies the high potential driving voltage EVDD_H to the i-th driving power supply line PLi according to the i-th power supply selecting signal PSSi of the second gate-off voltage Vss1.

이와 같은, 본 예에 따른 게이트 구동 회로(400)는 복수의 게이트 쉬프트 클럭(GCLK1 내지 GCLK4)을 기반으로 스캔 펄스(SP1 내지 SPn)를 생성하여 게이트 라인(GL1 내지 GLn) 각각에 공급함과 동시에 복수의 캐리 쉬프트 클럭(CCLK1 내지 CCLK4)을 기반으로 전원 선택 신호(PSS1 내지 PSSn)를 생성하여 화소 구동 전압 공급부(500)에 공급할 수 있다. 따라서, 본 예는 도 4에 도시된 화소 구동 전압 공급부(500)에 전원 선택 신호를 공급하기 위한 회로 구성을 단순화할 수 있다.The gate driving circuit 400 according to this embodiment generates scan pulses SP1 to SPn based on the plurality of gate shift clocks GCLK1 to GCLK4 and supplies the generated scan pulses SP1 to SPn to the gate lines GL1 to GLn, The power supply selection signals PSS1 to PSSn may be generated and supplied to the pixel driving voltage supplier 500 based on the carry shift clocks CCLK1 to CCLK4 of FIG. Accordingly, this example can simplify the circuit configuration for supplying the power supply selection signal to the pixel driving voltage supply unit 500 shown in FIG.

도 10은 도 1에 도시된 게이트 구동 회로를 설명하기 위한 도면이고, 도 11은 도 10에 도시된 i번째 스테이지를 나타내는 도면으로서, 이는 화소 구동 전압 공급부를 게이트 구동 회로에 내장한 것이다.Fig. 10 is a diagram for explaining the gate driving circuit shown in Fig. 1, and Fig. 11 is a diagram showing the i-th stage shown in Fig. 10, which embeds the pixel driving voltage supply in the gate driving circuit.

도 10 및 도 11을 도 1과 결부하면, 본 예에 따른 게이트 구동 회로(400)는 스캔 펄스를 복수의 게이트 라인(GL1 내지 GLn) 각각에 공급하고 화소 구동 전압(EVDD)을 복수의 구동 전원 라인(PL1 내지 PLn) 각각에 공급한다. 즉, 게이트 구동 회로(400)는 복수의 게이트 라인(GL1 내지 GLn)을 구동하면서 복수의 구동 전원 라인(PL1 내지 PLn)에 화소 구동 전압(EVDD)을 공급한다. 일 예에 따른 게이트 구동 회로(400)는 타이밍 제어부(200)로부터 제공되는 게이트 제어 신호(GCS)에 따라 스캔 펄스를 생성하여 정해진 순서에 따라 해당하는 게이트 라인(GL)에 공급하고, 스캔 펄스를 기반으로 스캔 펄스와 동기되는 화소 구동 전압을 생성하여 해당하는 구동 전원 라인(PL1 내지 PLn)에 공급한다.10 and 11 are combined with FIG. 1, the gate driving circuit 400 according to the present example supplies a scan pulse to each of the plurality of gate lines GL1 to GLn, and supplies the pixel driving voltage EVDD to the plurality of driving power To each of the lines PL1 to PLn. That is, the gate driving circuit 400 supplies the pixel driving voltage EVDD to the plurality of driving power supply lines PL1 to PLn while driving the plurality of gate lines GL1 to GLn. The gate driving circuit 400 according to an exemplary embodiment generates scan pulses in accordance with a gate control signal GCS provided from the timing controller 200 and supplies the generated scan pulses to corresponding gate lines GL in a predetermined sequence, And supplies the generated pixel driving voltage to the corresponding driving power supply lines PL1 to PLn.

본 예에 따른 게이트 구동 회로(400)는 복수의 게이트 라인(GL1 내지 GLn)에 일대일로 연결되면서 복수의 구동 전원 라인(PL1 내지 PLn)과 일대일로 연결되며, 복수의 게이트 쉬프트 클럭(GCLK1 ~ GCLK4)과 복수의 캐리 쉬프트 클럭(CCLK1 ~ CCLK4)이 공급되는 복수의 클럭 라인에 선택적으로 접속된 제 1 내지 제 n 스테이지(ST1 내지 STn)를 포함한다.The gate driving circuit 400 according to the present embodiment is connected in one-to-one relation to a plurality of gate power lines PL1 to PLn while being connected in one-to-one relation to a plurality of gate lines GL1 to GLn, and a plurality of gate shift clocks GCLK1 to GCLK4 And first through n-th stages ST1 through STn selectively connected to a plurality of clock lines to which a plurality of carry shift clocks CCLK1 through CCLK4 are supplied.

일 예에 따른 제 1 내지 제 n 스테이지(ST1 내지 STn) 각각은 게이트 신호 생성부(480) 및 전압 공급 회로(490)를 포함한다. 이하에서는, i번째 스테이지(STi)를 예로 들어 제 1 내지 제 n 스테이지(ST1 내지 STn) 각각의 구성을 설명하기로 한다.Each of the first to n < th > stages ST1 to STn according to an example includes a gate signal generation unit 480 and a voltage supply circuit 490. [ Hereinafter, the configuration of each of the first to n-th stages ST1 to STn will be described taking the i-th stage STi as an example.

상기 게이트 신호 생성부(480)는 제 1 출력부(410), 제 2 출력부(430), 제 1 노드 제어부(450), 및 제 2 노드 제어부(470)를 포함한다. 이러한 구성을 갖는 게이트 신호 생성부(480)는 도 7에 도시된 i번째 스테이지(STi)와 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략하기로 한다.The gate signal generator 480 includes a first output unit 410, a second output unit 430, a first node controller 450, and a second node controller 470. The gate signal generator 480 having such a configuration has the same configuration as that of the i-th stage STi shown in FIG. 7, and a duplicate description thereof will be omitted.

상기 전압 공급 회로(490)는 출력단(Nt), 제 1 전압 공급부(511), 제 2 전압 공급부(513), 제 1 전원 제어 트랜지스터(PT1), 및 제 2 전원 제어 트랜지스터(PT2)를 포함한다. 이러한 구성을 갖는 전압 공급 회로(490)는 도 5에 도시된 i번째 전압 공급 회로(500i)와 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략하기로 한다.The voltage supply circuit 490 includes an output terminal Nt, a first voltage supply unit 511, a second voltage supply unit 513, a first power supply control transistor PT1 and a second power supply control transistor PT2 . The voltage supply circuit 490 having such a configuration has the same configuration as that of the i-th voltage supply circuit 500i shown in FIG. 5, and a duplicate description thereof will be omitted.

이와 같은, 본 예에 따른 게이트 구동 회로(400)는 화소 구동 전압 공급부를 내장함으로써 복수의 구동 전원 라인(PL1 내지 PLn)에 고전위 구동 전압(EVDD_H)과 저전위 구동 전압(EVDD_L)을 공급하기 위한 회로 구성을 더욱 단순화할 수 있다.The gate driving circuit 400 according to the present embodiment as described above supplies the high potential driving voltage EVDD_H and the low potential driving voltage EVDD_L to the plurality of driving power supply lines PL1 to PLn by embedding the pixel driving voltage supply unit The circuit configuration for the second embodiment can be further simplified.

도 12는 본 출원의 일 예에 따른 발광 표시 장치를 설명하기 위한 도면이다. 12 is a view for explaining a light emitting display according to an example of the present application.

도 12를 참조하면, 본 예에 따른 발광 표시 장치는 표시 패널(100), 타이밍 제어부(200), 데이터 구동 회로(300), 제 1 게이트 구동 회로(400a), 제 2 게이트 구동 회로(400b), 제 1 화소 구동 전압 공급부(500a), 및 제 2 화소 구동 전압 공급부(500b)를 포함한다.12, the light emitting display according to this example includes a display panel 100, a timing controller 200, a data driving circuit 300, a first gate driving circuit 400a, a second gate driving circuit 400b, A first pixel drive voltage supplier 500a, and a second pixel drive voltage supplier 500b.

상기 표시 패널(100)과 타이밍 제어부(200) 및 데이터 구동 회로(300) 각각은 도 1에 도시된 표시 패널과 타이밍 제어부 및 데이터 구동 회로와 각각 동일한 구성을 가지므로, 이들에 대한 중복 설명은 생략하기로 한다.Each of the display panel 100, the timing controller 200, and the data driver circuit 300 has the same configuration as the display panel, the timing controller, and the data driver circuit shown in FIG. 1, .

상기 제 1 게이트 구동 회로(400a)는 화소(P)의 박막 트랜지스터의 제조 공정과 함께 제 1 기판(210)의 좌측 비표시 영역에 마련되는 것으로, 이는 도 1 및 도 7 내지 도 11에 도시된 게이트 구동 회로(400)와 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략하기로 한다.The first gate driving circuit 400a is provided in the left non-display region of the first substrate 210 together with the manufacturing process of the thin film transistor of the pixel P, The gate driving circuit 400 has the same configuration as that of the gate driving circuit 400, and a duplicate description thereof will be omitted.

상기 제 2 게이트 구동 회로(400b)는 화소(P)의 박막 트랜지스터의 제조 공정과 함께 제 1 기판(210)의 우측 비표시 영역에 마련되는 것으로, 이는 제 1 기판(210)의 우측 비표시 영역에 마련되는 것을 제외하고는 도 1 및 도 7 내지 도 11에 도시된 게이트 구동 회로(400)와 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략하기로 한다.The second gate driving circuit 400b is provided in the right side non-display region of the first substrate 210 along with the manufacturing process of the thin film transistor of the pixel P, And the gate driving circuit 400 shown in FIG. 1 and FIG. 7 to FIG. 11 except for that the gate driving circuit 400 shown in FIG.

상기 제 1 화소 구동 전압 공급부(500a)는 복수의 구동 전원 라인(PL1 내지 PLn) 각각의 일단에 연결되어 복수의 구동 전원 라인(PL1 내지 PLn) 각각에 고전위 구동 전압과 저전위 구동 전압을 선택적으로 공급하는 것으로, 이는 도 4 내지 도 6에 도시된 화소 구동 전압 공급부(500)과 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략하기로 한다. 선택적으로, 제 1 화소 구동 전압 공급부(500a)는 도 10 및 도 11에 도시된 바와 같이 제 1 게이트 구동 회로(400a)에 내장될 수 있다.The first pixel driving voltage supplier 500a is connected to one end of each of the plurality of driving power lines PL1 through PLn to selectively supply a high potential driving voltage and a low potential driving voltage to the plurality of driving power lines PL1 through PLn, And it has the same configuration as the pixel driving voltage supplier 500 shown in FIG. 4 to FIG. 6, so that a duplicate description thereof will be omitted. Alternatively, the first pixel drive voltage supply part 500a may be embedded in the first gate drive circuit 400a as shown in FIGS.

상기 제 2 화소 구동 전압 공급부(500b)는 복수의 구동 전원 라인(PL1 내지 PLn) 각각의 타단에 연결되어 복수의 구동 전원 라인(PL1 내지 PLn) 각각에 고전위 구동 전압과 저전위 구동 전압을 선택적으로 공급하는 것으로, 이는 제 1 화소 구동 전압 공급부(500a)와 동일한 구성을 가지므로, 이에 대한 중복 설명은 생략하기로 한다. 선택적으로, 제 2 화소 구동 전압 공급부(500b)는 도 10 및 도 11에 도시된 바와 같이 제 2 게이트 구동 회로(400b)에 내장될 수 있다.The second pixel driving voltage supplier 500b is connected to the other end of each of the plurality of driving power lines PL1 to PLn to selectively supply a high potential driving voltage and a low potential driving voltage to the plurality of driving power lines PL1 to PLn, And it has the same configuration as the first pixel drive voltage supplier 500a, and thus a duplicate description thereof will be omitted. Alternatively, the second pixel driving voltage supply part 500b may be embedded in the second gate driving circuit 400b as shown in FIGS.

이와 같은, 본 예에 따른 발광 표시 장치는 복수의 구동 전원 라인(PL1 내지 PLn)의 양측에서 고전위 구동 전압(EVDD_H)과 저전위 구동 전압(EVDD_L)을 공급함으로써 복수의 구동 전원 라인(PL1 내지 PLn) 각각에서 위치에 따른 전압 편차를 최소화할 수 있다.The light emitting display device according to this example as described above supplies the high potential driving voltage EVDD_H and the low potential driving voltage EVDD_L on both sides of the plurality of driving power supply lines PL1 to PLn to the plurality of driving power supply lines PL1 to PLn, PLn) can be minimized.

도 13은 도 4에 도시된 화소의 구동 방법을 설명하기 위한 구동 파형도이다.13 is a driving waveform diagram for explaining the driving method of the pixel shown in FIG.

도 13을 도 4와 결부하여 본 출원의 일 예에 따른 화소의 구동 방법을 설명하면 다음과 같다.Referring to FIG. 13 and FIG. 4, a method of driving a pixel according to an exemplary embodiment of the present invention will be described.

먼저, 화소(P)는 초기화 기간(Ti), 샘플링 기간(Ts), 데이터 어드레싱 기간(Tw), 및 발광 기간(Te)으로 구동될 수 있다.First, the pixel P may be driven in the initialization period Ti, the sampling period Ts, the data addressing period Tw, and the light emission period Te.

상기 초기화 기간(Ti)에서는, 제 1 노드(N1)와 제 2 노드(N2) 사이의 커패시터(Cst)에 일정 전압을 인가한다. 즉, 전원 선택 신호에 따라 구동 전원 라인(PLi)에 저전위 구동 전압(EVDD_L)을 공급하고, i-1번째 스캔 펄스(SPi-1)에 따라 턴-온된 초기화 박막 트랜지스터(Tini)를 통해 초기화 전압(Vini)을 제 1 노드(N1)에 공급함으로써 커패시터(Cst)를 초기화한다.In the initialization period Ti, a constant voltage is applied to the capacitor Cst between the first node N1 and the second node N2. That is, the low potential driving voltage EVDD_L is supplied to the driving power supply line PLi according to the power source selection signal, and the initialization thin film transistor Tini is turned on according to the (i-1) th scanning pulse SPi- And initializes the capacitor Cst by supplying the voltage Vini to the first node N1.

이어서, 샘플링 기간(Ts)에서는, 초기화 박막 트랜지스터(Tini)의 턴-온 상태를 유지하여 제 1 노드(N1)에 공급되는 초기화 전압(Vini)을 그대로 유지하고, 전원 선택 신호에 따라 구동 전원 라인(PLi)에 고전위 구동 전압(EVDD_H)을 공급함으로써 구동 박막 트랜지스터(Tdr)의 문턱전압을 커패시터(Cst)에 샘플링한다. 즉, 제 1 노드(N1)의 전압이 초기화 전압(Vini)으로 유지되고 있고 구동 전원 라인(PLi)에 공급되는 고전위 구동 전압(EVDD_H)으로 인하여 제 2 노드(N2)의 전압이 초기화 전압(Vini)과 구동 박막 트랜지스터(Tdr)의 문턱전압 간의 차전압(Vini-Vth)으로 변화되므로, 커패시터(Cst)에는 구동 박막 트랜지스터(Tdr)의 문턱전압에 대응되는 전압이 저장되게 된다.Then, in the sampling period Ts, the initialization voltage Vini supplied to the first node N1 is maintained as it is by maintaining the turn-on state of the initialization thin film transistor Tini, And supplies the high potential driving voltage EVDD_H to the capacitor PLi to sample the threshold voltage of the driving thin film transistor Tdr into the capacitor Cst. That is, since the voltage of the first node N1 is maintained at the initializing voltage Vini and the voltage of the second node N2 is increased to the initializing voltage Vdd due to the high potential driving voltage EVDD_H supplied to the driving power supply line PLi Vini between the threshold voltage of the driving thin film transistor Tdr and the threshold voltage of the driving thin film transistor Tdr so that the voltage corresponding to the threshold voltage of the driving thin film transistor Tdr is stored in the capacitor Cst.

이어서, 데이터 어드레싱 기간(Tw)에서는, i-1번째 스캔 펄스(SPi-1)에 따라 초기화 박막 트랜지스터(Tini)를 턴-오프시키고, i번째 스캔 펄스(SPi)에 따라 턴-온된 스위칭 박막 트랜지스터(Tsw)를 통해 제 1 노드(N1)에 데이터 전압(Vdata)을 인가한다. 이에 따라, 커패시터(Cst)에는 저장된 전압과 데이터 전압 간의 커플링에 의해서 Va(Vdata-Vini)+Vth에 해당되는 전압이 유도된다. 여기서, Va는 보조 커패시터에 인가되는 보조 전압이다.Then, in the data addressing period Tw, the initial thin film transistor Tini is turned off according to the (i-1) th scan pulse SPi-1, the switching thin film transistor Tini turned on according to the i- (Vdata) to the first node (N1) through the second node (Tsw). Accordingly, a voltage corresponding to Va (Vdata-Vini) + Vth is induced in the capacitor Cst by coupling between the stored voltage and the data voltage. Here, Va is an auxiliary voltage applied to the auxiliary capacitor.

이어서, 발광 기간(Te)에서는, 커패시터(Cst)에 유도된 전압에 의해 구동 박막 트랜지스터(Tdr)가 턴-온되어 전류가 흘러 제 2 노드(N2)의 전압이 상승하게 되고, i번째 스캔 펄스(SPi)에 따라 스위칭 박막 트랜지스터(Tsw)가 턴-오프하게 되면 제 1 노드(N1)의 전압이 제 2 노드(N2)의 전압 상승에 따른 커플링에 의해 상승하고, 이러한 커패시터(Cst)의 전압에 의해 구동 박막 트랜지스터(Tdr)의 턴-온 상태가 유지됨으로써 발광 소자(ELD)가 다음 프레임의 초기화 기간(Ti)까지 발광하게 된다.In the light emission period Te, the driving thin film transistor Tdr is turned on by the voltage induced in the capacitor Cst so that the voltage of the second node N2 rises, The voltage of the first node N1 is raised by the coupling of the voltage of the second node N2 when the switching thin film transistor Tsw is turned off according to the voltage level SPi of the capacitor Cst, The turn-on state of the driving thin film transistor Tdr is maintained by the voltage so that the light emitting element ELD emits light in the initializing period Ti of the next frame.

이와 같은, 본 예에 따른 발광 표시 장치는 샘플링 기간(Ts)에 구동 박막 트랜지스터(Tdr)의 문턱 전압을 커패시터(Cst)에 저장함으로써 구동 박막 트랜지스터(Tdr)의 문턱 전압을 보상할 수 있고, 전원 선택 신호를 통해 초기화 기간(Ti)과 샘플링 기간(Ts)을 조절함으로써 초기화 기간(Ti)과 샘플링 기간(Ts)의 합 기간을 1수평 기간 이상으로 확보할 수 있으며, 이를 통해 고해상도의 구현이 가능하다.The light emitting display according to this example can compensate the threshold voltage of the driving thin film transistor Tdr by storing the threshold voltage of the driving thin film transistor Tdr in the capacitor Cst during the sampling period Ts, By adjusting the initialization period (Ti) and the sampling period (Ts) through the selection signal, the sum period of the initialization period (Ti) and the sampling period (Ts) can be secured over one horizontal period, Do.

이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of. Therefore, the scope of the present application is to be defined by the appended claims, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present application.

100: 표시 패널 200: 타이밍 제어부
300: 데이터 구동 회로 400: 게이트 구동 회로
410: 제 1 출력부 430: 제 2 출력부
450: 제 1 노드 제어부 470: 제 2 노드 제어부
480: 게이트 신호 생성부 490: 전압 공급 회로
500: 화소 구동 전압 공급부 511: 제 1 전압 공급부
513: 제 2 전압 공급부100: display panel 200: timing controller
300: Data driving circuit 400: Gate driving circuit
410: first output unit 430: second output unit
450: first node controller 470: second node controller
480: Gate signal generator 490: Voltage supply circuit
500: Pixel driving voltage supply unit 511: First voltage supply unit
513: Second voltage supply unit

Claims

복수의 게이트 라인, 복수의 데이터 라인, 및 상기 게이트 라인과 나란한 복수의 구동 전원 라인에 의해 정의되는 화소 영역에 각각 마련된 복수의 화소를 포함하는 표시 패널;
상기 복수의 데이터 라인 각각에 해당하는 데이터 전압을 공급하는 데이터 구동 회로;
상기 복수의 게이트 라인 각각에 스캔 펄스를 공급하는 게이트 구동 회로;
상기 복수의 구동 전원 라인 각각의 일단 및 타단 중 적어도 하나에 연결되고, 상기 복수의 구동 전원 라인 각각에 고전위 구동 전압과 저전위 구동 전압을 선택적으로 공급하는 화소 구동 전압 공급부를 구비하며,
상기 게이트 라인의 길이 방향을 따라 마련된 화소열은 인접한 구동 전원 라인을 공유하는, 발광 표시 장치.A display panel including a plurality of pixels each provided in a pixel region defined by a plurality of gate lines, a plurality of data lines, and a plurality of driving power supply lines aligned with the gate lines;
A data driving circuit for supplying a data voltage corresponding to each of the plurality of data lines;
A gate driving circuit for supplying a scan pulse to each of the plurality of gate lines;
And a pixel driving voltage supply unit connected to at least one of the one end and the other end of each of the plurality of driving power supply lines and selectively supplying a high potential driving voltage and a low potential driving voltage to each of the plurality of driving power supply lines,
And pixel lines provided along the longitudinal direction of the gate lines share adjacent driving power lines.

제 1 항에 있어서,
상기 복수의 화소 각각은,
해당하는 화소 영역에 인접한 게이트 라인과 데이터 라인 및 구동 전원 라인에 연결된 화소 회로; 및
상기 화소 회로와 공통 전원 전극 사이에 연결된 발광 소자를 포함하는, 발광 표시 장치.The method according to claim 1,
Wherein each of the plurality of pixels comprises:
A pixel circuit connected to a gate line, a data line, and a driving power supply line adjacent to the pixel region; And
And a light emitting element connected between the pixel circuit and the common power supply electrode.

제 2 항에 있어서,
상기 화소 회로는,
상기 게이트 라인에 연결된 게이트 전극과 상기 데이터 라인에 연결된 제 1 전극 및 제 1 노드에 연결된 제 2 전극을 갖는 스위칭 박막 트랜지스터;
상기 제 1 노드에 연결된 게이트 전극과 상기 구동 전원 라인에 연결된 드레인 전극 및 제 2 노드를 통해서 상기 발광 소자에 연결된 소스 전극을 갖는 구동 박막 트랜지스터; 및
상기 제 1 노드와 상기 제 2 노드 사이에 형성된 커패시터를 포함하는, 발광 표시 장치.3. The method of claim 2,
The pixel circuit includes:
A switching thin film transistor having a gate electrode connected to the gate line, a first electrode connected to the data line and a second electrode connected to the first node;
A driving thin film transistor having a gate electrode connected to the first node, a drain electrode connected to the driving power supply line, and a source electrode connected to the light emitting element through a second node; And
And a capacitor formed between the first node and the second node.

제 2 항에 있어서,
상기 표시 패널은 상기 복수의 데이터 라인 각각과 나란한 복수의 초기화 전압 라인을 더 포함하며,
상기 화소 회로는,
상기 게이트 라인에 연결된 게이트 전극과 상기 데이터 라인에 연결된 제 1 전극 및 제 1 노드에 연결된 제 2 전극을 갖는 스위칭 박막 트랜지스터;
전단 게이트 라인에 연결된 게이트 전극과 상기 초기화 전압 라인에 연결된 제 1 전극 및 제 1 노드에 연결된 제 2 전극을 갖는 초기화 박막 트랜지스터;
상기 제 1 노드에 연결된 게이트 전극과 상기 구동 전원 라인에 연결된 드레인 전극 및 제 2 노드를 통해서 상기 발광 소자에 연결된 소스 전극을 갖는 구동 박막 트랜지스터; 및
상기 제 1 노드와 상기 제 2 노드 사이에 형성된 커패시터를 포함하는, 발광 표시 장치.3. The method of claim 2,
The display panel further comprises a plurality of initialization voltage lines arranged in parallel with each of the plurality of data lines,
The pixel circuit includes:
A switching thin film transistor having a gate electrode connected to the gate line, a first electrode connected to the data line and a second electrode connected to the first node;
An initialization thin film transistor having a gate electrode connected to the previous gate line, a first electrode connected to the initialization voltage line, and a second electrode connected to the first node;
A driving thin film transistor having a gate electrode connected to the first node, a drain electrode connected to the driving power supply line, and a source electrode connected to the light emitting element through a second node; And
And a capacitor formed between the first node and the second node.

제 4 항에 있어서,
상기 복수의 화소 각각은 초기화 기간과 샘플링 기간과 데이터 어드레싱 기간 및 발광 기간으로 구동되며,
상기 화소 구동 전압 공급부는,
상기 초기화 기간 동안 상기 구동 전원 라인에 저전위 구동 전압을 공급하고,
상기 샘플링 기간과 상기 데이터 어드레싱 및 상기 발광 기간 동안 상기 구동 전원 라인에 고전위 구동 전압을 공급하는, 발광 표시 장치.5. The method of claim 4,
Wherein each of the plurality of pixels is driven by an initialization period, a sampling period, a data addressing period, and a light emission period,
Wherein the pixel driving voltage supply unit includes:
Supplying a low potential driving voltage to the driving power supply line during the initialization period,
And supplies a high potential driving voltage to the driving power supply line during the sampling period, the data addressing and the light emission period.

제 5 항에 있어서,
상기 화소 구동 전압 공급부는 상기 복수의 구동 전원 라인 각각에 연결된 복수의 전압 공급 회로를 포함하고,
상기 복수의 전압 공급 회로 각각은,
제 1 전원 선택 신호에 따라 상기 샘플링 기간과 상기 데이터 어드레싱 기간 및 상기 발광 기간 동안 해당하는 구동 전원 라인에 상기 고전위 구동 전압을 공급하는 제 1 전원 제어 트랜지스터; 및
제 2 전원 선택 신호에 따라 상기 초기화 기간 동안에만 해당하는 구동 전원 라인에 상기 저전위 구동 전압을 공급하는 제 2 전원 제어 트랜지스터를 포함하는, 발광 표시 장치.6. The method of claim 5,
Wherein the pixel driving voltage supply unit includes a plurality of voltage supply circuits connected to each of the plurality of driving power supply lines,
Wherein each of the plurality of voltage supply circuits comprises:
A first power supply control transistor for supplying the high potential driving voltage to a corresponding driving power supply line during the sampling period, the data addressing period and the light emission period according to a first power supply selection signal; And
And a second power supply control transistor for supplying the low potential driving voltage to a corresponding driving power supply line only during the initialization period according to a second power supply selection signal.

제 5 항에 있어서,
상기 화소 구동 전압 공급부는 상기 복수의 구동 전원 라인 각각에 연결된 복수의 전압 공급 회로를 포함하고,
상기 복수의 전압 공급 회로 각각은,
해당하는 구동 전원 라인에 연결된 출력단;
내부 노드에 고전위 로직 전압을 공급하는 제 1 전압 공급부;
전원 선택 신호에 응답하여 저전위 로직 전압을 상기 내부 노드에 공급하는 제 2 전압 공급부;
상기 내부 노드의 전압에 응답하여 상기 고전위 구동 전압을 상기 출력단에 공급하는 제 1 전원 제어 트랜지스터; 및
상기 전원 선택 신호에 응답하여 상기 저전위 구동 전압을 상기 출력단에 공급하는 제 2 전원 제어 트랜지스터를 포함하는, 발광 표시 장치.6. The method of claim 5,
Wherein the pixel driving voltage supply unit includes a plurality of voltage supply circuits connected to each of the plurality of driving power supply lines,
Wherein each of the plurality of voltage supply circuits comprises:
An output terminal connected to the corresponding driving power supply line;
A first voltage supply for supplying a high potential logic voltage to the internal node;
A second voltage supply for supplying a low potential logic voltage to the internal node in response to the power supply selection signal;
A first power supply control transistor for supplying the high potential driving voltage to the output terminal in response to a voltage of the internal node; And
And a second power source control transistor which supplies the low potential driving voltage to the output terminal in response to the power source selection signal.

제 7 항에 있어서,
상기 초기화 기간과 상기 샘플링 기간 각각은 제 1 및 제 2 기간을 가지며,
상기 초기화 박막 트랜지스터는 상기 초기화 기간의 제 2 기간과 상기 샘플링 기간의 제 1 기간에만 턴-온되고,
상기 스위칭 박막 트랜지스터는 상기 데이터 어드레싱 기간에 턴-온되고,
상기 제 1 전원 제어 트랜지스터는 상기 샘플링 기간과 상기 데이터 어드레싱 기간 및 상기 발광 기간 동안 턴-온되며,
상기 제 2 전원 제어 트랜지스터는 상기 초기화 기간 동안 턴-온되는, 발광 표시 장치.8. The method of claim 7,
Wherein each of the initialization period and the sampling period has a first period and a second period,
The initializing thin film transistor is turned on only during a second period of the initialization period and a first period of the sampling period,
The switching thin film transistor is turned on in the data addressing period,
The first power control transistor is turned on during the sampling period, the data addressing period and the light emitting period,
And the second power source control transistor is turned on during the initialization period.

제 8 항에 있어서,
상기 제 1 전압 공급부는 노드 제어 신호에 응답하여 고전위 로직 전압을 상기 내부 노드에 공급하는 제 1 트랜지스터를 포함하는, 발광 표시 장치9. The method of claim 8,
Wherein the first voltage supply comprises a first transistor for supplying a high potential logic voltage to the internal node in response to a node control signal,

제 8 항에 있어서,
상기 제 2 전압 공급부는,
상기 전원 선택 신호에 따라 상기 내부 노드를 중간 노드에 연결하는 제 2-1 트랜지스터;
상기 전원 선택 신호에 따라 상기 저전위 로직 전압을 상기 중간 노드에 공급하는 제 2-2 트랜지스터; 및
상기 내부 노드의 전압에 따라 상기 고전위 구동 전압을 상기 중간 노드에 공급하는 제 2-3 박막 트랜지스터를 포함하는, 발광 표시 장치.9. The method of claim 8,
Wherein the second voltage supply unit includes:
A 2-1 transistor for connecting the internal node to an intermediate node according to the power supply selection signal;
A second 2-2 transistor for supplying the low potential logic voltage to the intermediate node according to the power supply selection signal; And
And a second thin film transistor for supplying the high potential driving voltage to the intermediate node in accordance with the voltage of the internal node.

제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 게이트 구동 회로는 복수의 스테이지를 포함하며,
상기 복수의 스테이지 각각은,
제 1 노드의 전압에 따라 복수의 게이트 쉬프트 클럭 라인 중 어느 하나로부터 공급되는 게이트 쉬프트 클럭을 상기 스캔 펄스로 출력하고 제 2 노드의 전압에 따라 게이트 오프 전압을 출력하는 제 1 출력부;
상기 제 1 노드의 전압에 따라 복수의 캐리 쉬프트 클럭 라인 중 어느 하나로부터 공급되는 캐리 쉬프트 클럭을 상기 전원 선택 신호로 출력하고 상기 제 2 노드의 전압에 따라 게이트 오프 전압을 출력하는 제 2 출력부;
이전 단 스테이지로부터 출력되는 스캔 펄스를 기반으로 상기 제 1 노드의 전압을 제어하는 제 1 노드 제어부; 및
상기 제 1 노드의 전압을 기반으로 상기 제 2 노드의 전압을 제어하는 제 2 노드 제어부를 포함하는, 발광 표시 장치.11. The method according to any one of claims 7 to 10,
Wherein the gate drive circuit includes a plurality of stages,
Wherein each of the plurality of stages includes:
A first output unit for outputting a gate shift clock supplied from one of the plurality of gate shift clock lines according to a voltage of the first node as the scan pulse and outputting a gate off voltage according to a voltage of the second node;
A second output unit for outputting a carry shift clock supplied from one of the plurality of carry shift clock lines according to a voltage of the first node to the power supply selection signal and outputting a gate off voltage according to a voltage of the second node;
A first node controller for controlling the voltage of the first node based on a scan pulse output from the previous stage; And
And a second node control unit for controlling the voltage of the second node based on the voltage of the first node.

제 11 항에 있어서,
상기 화소 구동 전압 공급부는 상기 게이트 구동 회로에 내장되고,
상기 복수의 전압 공급 회로는 상기 복수의 스테이지와 일대일로 연결된, 발광 표시 장치.
12. The method of claim 11,
Wherein the pixel driving voltage supply unit is built in the gate driving circuit,
And the plurality of voltage supply circuits are connected one-to-one with the plurality of stages.