KR20180056242A - Laminate chip bead - Google Patents

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KR20180056242A
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하영진
임정환
전소영
정현주
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삼성전기주식회사
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Abstract

An embodiment of the present invention provides a laminate chip bead which includes: a body on which a plurality of first to third magnetic layers are laminated; first and second external electrodes formed on both cross sections of the body in a first direction; a first coil electrode layer formed on the first magnetic layer; and a second coil electrode layer formed on the second magnetic layer. When a group including the first and second coil electrode layers is referred to as a coil group, the third magnetic layer is arranged between the adjacent coil groups among the coil groups. Accordingly, the present invention can reduce stray capacitance between coil electrodes.

Description

적층 칩 비드{LAMINATE CHIP BEAD}Laminated chip beads {LAMINATE CHIP BEAD}

본 발명은 적층 칩 비드에 관한 것이다.The present invention relates to a multilayer chip bead.

최근 휴대전화 등 디지털 기기의 고속화에 따라 탑재되는 부품에 대한 고주파화의 필요성이 대두되고 있으며, 노이즈 대책 부품인 적층 칩 비드에도 고주파화에 대한 요구가 높아지고 있다. In recent years, there has been a need to increase the frequency of components mounted on high-speed digital devices such as cellular phones, and there is a growing demand for high-frequency multilayer chip beads as countermeasures against noise.

최근 그러한 요구는 GHz대역까지 높아졌으며 수GHz의 고주파 대역에서 높은 임피던스를 요구한다. Recently, such demands have been raised to the GHz band and require high impedance in the high frequency band of several GHz.

적층 칩 비드가 양호한 고주파 특성을 가지기 위해서는 외부전극과 코일 전극 사이에 발생하는 부유용량을 작게 만들어야 하는 것이 중요하다. It is important that the stray capacitance generated between the external electrode and the coil electrode should be made small so that the multilayer chip bead has good high-frequency characteristics.

적층 칩 비드의 부유용량을 억제하기 위해서는 실장면에 대해 코일이 수직하게 배치도록 하는 것이 일반적이나, 실장면에 대해 코일이 수직하게 배치도록 하는 경우에는 비드의 성능을 확보하기 위하여 적층수가 많아지고, 절단의 고정밀도가 요구되며, 제품의 강도가 떨어지는 등의 단점이 발생한다.In order to suppress the stray capacitance of the multilayer chip beads, the coils are vertically arranged with respect to the mounting surface. In the case where the coils are arranged vertically with respect to the mounting surface, the number of layers is increased in order to secure the performance of the beads, High precision of cutting is required, and the strength of the product is lowered.

일본 공개특허공보 제1999-195608호Japanese Laid-Open Patent Publication No. 1999-195608 대한민국 등록특허공보 제10-1147904호Korean Patent Registration No. 10-1147904

본 발명의 일 목적 중 하나는, 코일을 2개 이상 포함하는 적층 칩 비드에 있어서, 코일 전극 사이의 부유 용량을 낮출 수 있는 적층 칩 비드를 제공하는 것에 있다.One of the objects of the present invention is to provide a multilayer chip bead including two or more coils, which can lower the stray capacitance between the coil electrodes.

상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 구조의 적층 칩 비드를 제안하고자 하며, 구체적으로, 복수의 제1 내지 제3 자성층이 적층된 바디; 상기 바디의 제1 방향의 양 단면에 형성되는 제1 및 제2 외부전극; 상기 제1 자성층에 형성되는 제1 코일 전극층; 및 상기 제2 자성층에 형성되는 제2 코일 전극층;을 포함하고, 상기 제1 및 제2 코일 전극층을 포함하는 그룹을 코일 그룹이라고 할 때, 상기 코일 그룹 중 인접 하는 코일 그룹의 사이에 배치되는 상기 제3 자성층이 배치된다.In order to solve the above problems, the present invention proposes a multilayer chip bead having a novel structure through an example, and more particularly, to a multilayer chip bead having a body having a plurality of first to third magnetic layers stacked thereon; First and second external electrodes formed on both end faces of the body in a first direction; A first coil electrode layer formed on the first magnetic layer; And a second coil electrode layer formed on the second magnetic layer, wherein when a group including the first and second coil electrode layers is referred to as a coil group, A third magnetic layer is disposed.

상술한 과제를 해결하기 위한 방법으로, 본 발명은 다른 예를 통하여 신규한 구조의 적층 칩 비드를 제안하고자 하며, 구체적으로, 복수의 제1 및 제2 자성층이 적층된 바디; 상기 바디의 제1 방향의 양 단면에 형성되는 제1 및 제2 외부전극; 상기 제1 자성층에 형성되는 제1 코일 전극층; 및 상기 제2 자성층에 형성되는 제2 코일 전극층;을 포함하고, 상기 제1 및 제2 자성층을 포함하는 그룹을 코일 그룹이라고 할 때, 상기 제1 자성층의 두께는 상기 제2 자성층의 두께보다 두껍다.In order to solve the above-mentioned problems, the present invention proposes a multilayer chip bead having a novel structure through another example, and more specifically, a multilayer chip bead having a structure in which a plurality of first and second magnetic layers are stacked; First and second external electrodes formed on both end faces of the body in a first direction; A first coil electrode layer formed on the first magnetic layer; And a second coil electrode layer formed on the second magnetic layer, wherein when a group including the first and second magnetic layers is referred to as a coil group, the thickness of the first magnetic layer is thicker than the thickness of the second magnetic layer .

본 발명의 일 실시예에 따른 적층 칩 비드는 제1 및 제2 코일 전극층을 포함하는 코일 그룹의 사이의 거리를 증가시켜 코일 전극 사이의 부유 용량을 감소시킬 수 있다.The multilayer chip bead according to an embodiment of the present invention may increase the distance between the coil groups including the first and second coil electrode layers to reduce the stray capacitance between the coil electrodes.

또한, 본 발명의 일 실시예에 따른 적층 칩 비드의 부유 용량이 감소됨에 따라 고주파에서 노이즈 제거 능력이 향상된다. Further, as the stray capacitance of the multilayer chip bead according to an embodiment of the present invention is reduced, the noise removing ability at high frequencies is improved.

도 1은 본 발명의 일 실시예에 따른 적층 칩 비드의 사시도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 적층 칩 비드의 분해 사시도를 개략적으로 도시한 것이다.
도 3은 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이다.
도 4는 비교예에 따른 적층 칩 비드 및 본 발명의 일 실시예에 따른 적층 칩 비드의 주파수에 따른 임피던스 변화를 측정한 것을 나타낸 것이다.
도 5는 본 발명의 일 실시예에 따른 적층 칩 비드 중 코일의 턴수가 2턴인 경우의 분해 사시도를 개략적으로 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 적층 칩 비드 중 코일의 턴수가 2턴인 경우의 단면도를 개략적으로 도시한 것이다.
도 7은 본 발명의 다른 실시예에 따른 적층 칩 비드의 사시도를 개략적으로 도시한 것이다.
도 8은 본 발명의 다른 실시예에 따른 적층 칩 비드의 분해 사시도를 개략적으로 도시한 것이다.
도 9은 도 7의 II-II`에 따른 단면도를 개략적으로 도시한 것이다.
도 10은 본 발명의 다른 실시예에 따른 적층 칩 비드 중 코일의 턴수가 2턴인 경우의 분해 사시도를 개략적으로 도시한 것이다.
도 11은 본 발명의 다른 실시예에 따른 적층 칩 비드 중 코일의 턴수가 2턴인 경우의 단면도를 개략적으로 도시한 것이다.FIG. 1 schematically shows a perspective view of a multilayer chip bead according to an embodiment of the present invention.
FIG. 2 is a schematic exploded perspective view of a multilayer chip bead according to an embodiment of the present invention.
Fig. 3 schematically shows a cross-sectional view taken along II 'of Fig.
4 is a graph illustrating changes in impedance of the multilayer chip bead according to the comparative example and the impedance of the multilayer chip bead according to an embodiment of the present invention.
FIG. 5 is a schematic exploded perspective view of a laminated chip bead according to an embodiment of the present invention when the number of turns of the coil is two turns. FIG.
FIG. 6 is a schematic cross-sectional view of a laminated chip bead according to an embodiment of the present invention when the number of turns of the coil is two turns.
7 schematically shows a perspective view of a multilayer chip bead according to another embodiment of the present invention.
8 is a schematic exploded perspective view of a multilayer chip bead according to another embodiment of the present invention.
Fig. 9 schematically shows a cross-sectional view taken along line II-II of Fig. 7. Fig.
FIG. 10 is a schematic exploded perspective view of a laminated chip bead according to another embodiment of the present invention when the number of turns of the coil is two turns. FIG.
11 schematically shows a cross-sectional view of a laminated chip bead according to another embodiment of the present invention when the number of turns of the coil is two turns.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the following embodiments.

또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.The shape and size of elements in the drawings may be exaggerated for clarity.

또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.In the drawings, like reference numerals are used to designate like elements that are functionally equivalent to the same reference numerals in the drawings.

도 1은 본 발명의 일 실시예에 따른 적층 칩 비드의 사시도를 개략적으로 도시한 것이며, 도 2는 본 발명의 일 실시예에 따른 적층 칩 비드의 분해 사시도를 개략적으로 도시한 것이고, 도 3은 도 1의 I-I`에 따른 단면도를 개략적으로 도시한 것이다.FIG. 1 is a schematic perspective view of a multilayer chip bead according to an embodiment of the present invention. FIG. 2 is a schematic exploded perspective view of a multilayer chip bead according to an embodiment of the present invention, 1 schematically shows a cross-sectional view taken along the line II 'in FIG.

도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 적층 칩 비드(100)의 구조를 설명하도록 한다.1 to 3, the structure of the multilayer chip bead 100 according to an embodiment of the present invention will be described.

도 1을 참조하면, 본 발명의 일 실시예에 따른 적층 칩 비드(100)는 바디(110)와 바디(110)의 외측에 배치되는 외부전극(141, 142)을 포함한다.Referring to FIG. 1, a multilayer chip bead 100 according to an embodiment of the present invention includes a body 110 and external electrodes 141 and 142 disposed outside the body 110.

바디(110)는 복수의 자성층(111, 112, 113)이 제1 방향, 즉 높이 방향(Z)으로 적층되어 형성될 수 있다. 바디(110)의 하부에는 제1 커버층(151)이 배치되며, 상부에는 제2 커버층(152)이 배치된다.The body 110 may be formed by stacking a plurality of magnetic layers 111, 112, and 113 in a first direction, that is, a height direction Z. A first cover layer 151 is disposed under the body 110, and a second cover layer 152 is disposed thereon.

자성층(111, 112, 113)은 Fe2O3, NiO, ZnO, CuO 등으로 구성되는 자성체를 포함할 수 있으며, 예를 들어 자성층(111, 112, 113)은 Ni-Cu-Zn계 페라이트를 포함할 수 있다.A magnetic layer (111, 112, 113) is Fe 2 O 3, NiO, ZnO, may include a magnetic body that is composed of CuO or the like, for example, a magnetic layer (111, 112, 113) is a Ni-Cu-Zn ferrite .

외부전극(141, 142)은 바디(110)에 제1 방향(Z)에 수직한 제2 방향(X)의 양 단면에 도전성 입자를 포함하는 도전성 페이스트 등을 이용하여 전극층을 형성한 후 전극층에 도금층을 형성함으로써 형성될 수 있다.The external electrodes 141 and 142 are formed by forming an electrode layer on the body 110 using conductive paste containing conductive particles or the like on both end faces in the second direction X perpendicular to the first direction Z, And may be formed by forming a plating layer.

도전성 페이스트에 포함되는 도전성 입자는 구리, 니켈, 은, 팔라듐 등 도전성이 뛰어는 금속 입자 중 선택되는 어느 하나 또는 이들의 혼합물일 수 있으나, 이에 제한되는 것은 아니다.The conductive particles included in the conductive paste may be any one selected from metal particles having high conductivity such as copper, nickel, silver, and palladium, or a mixture thereof, but the present invention is not limited thereto.

도금층은 니켈 도금층과 주석 도금층을 전해 또는 무전해 도금으로 형성할 수 있다. 예를 들어, 도금층의 최외층은 주석 도금층이며, 주석 도금층과 전극층 사이에는 니켈 전극층이 배치될 수 있다.The plating layer may be formed by electrolytic or electroless plating of a nickel plating layer and a tin plating layer. For example, the outermost layer of the plating layer may be a tin plating layer, and a nickel electrode layer may be disposed between the tin plating layer and the electrode layer.

외부전극(141, 142)은 제1 외부전극(141) 및 제2 외부전극(142)을 포함할 수 있다.The external electrodes 141 and 142 may include a first external electrode 141 and a second external electrode 142.

제1 및 제2 외부전극(141, 142)은 각각 후술하는 제1 및 제2 코일의 양 단부와 접속할 수 있다.The first and second external electrodes 141 and 142 may be connected to both ends of the first and second coils, respectively, which will be described later.

제1 자성층(111)에는 제1 코일 전극층(121)이 배치되고, 제2 자성층(112)에는 제2 코일 전극층(122)이 배치된다.A first coil electrode layer 121 is disposed on the first magnetic layer 111 and a second coil electrode layer 122 is disposed on the second magnetic layer 112.

코일 전극층(121, 122)은 은(Ag) 등의 도전성이 뛰어난 도전성 입자를 포함하는 도전성 페이스트를 인쇄하여 형성되거나, 도금 등의 방법으로 형성될 수 있다.The coil electrode layers 121 and 122 may be formed by printing a conductive paste containing conductive particles having excellent conductivity such as silver (Ag), or by plating or the like.

제1 코일 전극층(121)은 나선형의 제1 코일 패턴(121a)과 제1 리드 패턴(121b)을 포함하고, 제2 코일 전극층(122)은 나선형의 제2 코일 패턴(122a)과 제2 리드 패턴(122b)을 포함한다.The first coil electrode layer 121 includes a spiral first coil pattern 121a and a first lead pattern 121b and the second coil electrode layer 122 includes a spiral second coil pattern 122a and a second lead pattern 121b. Pattern 122b.

제1 코일 전극층(121)은 제1 리드 패턴(121b)을 통해 제1 및 제2 외부전극(141, 142)과 접속하며, 제2 코일 전극층(122)은 제2 리드 패턴(122b)을 통해 제1 및 제2 외부전극(141, 142)과 접속한다.The first coil electrode layer 121 is connected to the first and second external electrodes 141 and 142 through the first lead pattern 121b and the second coil electrode layer 122 is connected to the first and second external electrodes 141 and 142 through the second lead pattern 122b And is connected to the first and second external electrodes 141 and 142.

제1 코일 패턴(121a)의 일 단부에는 제1 리드 패턴(121b)이 배치되고, 제1 코일 패턴(121a)의 타 단부에는 연결 패턴(125)이 배치된다. 인접하는 제1 코일 패턴(121a)은 연결 패턴(125)이 도전성 비아에 의해 서로 연결된다. 즉, 복수의 제1 코일 전극층(121)이 비아에 의해 서로 연결됨으로써, 나선형의 제1 코일이 형성된다.A first lead pattern 121b is disposed at one end of the first coil pattern 121a and a connection pattern 125 is disposed at the other end of the first coil pattern 121a. The connecting patterns 125 of the adjacent first coil patterns 121a are connected to each other by the conductive vias. That is, a plurality of first coil electrode layers 121 are connected to each other by vias, thereby forming a spiral first coil.

제2 코일 패턴(122a)의 일 단부에는 제2 리드 패턴(122b)이 배치되고, 제2 코일 패턴(122a)의 타 단부에는 연결 패턴(125)이 배치된다. 인접하는 제2 코일 패턴(122a)은 연결 패턴(125)이 도전성 비아에 의해 서로 연결된다. 즉, 복수의 제2 코일 전극층(122)이 비아에 의해 서로 연결됨으로써, 나선형의 제2 코일이 형성된다.A second lead pattern 122b is disposed at one end of the second coil pattern 122a and a connection pattern 125 is disposed at the other end of the second coil pattern 122a. The adjacent second coil patterns 122a are connected to each other by the conductive vias. That is, the plurality of second coil electrode layers 122 are connected to each other by vias, thereby forming a helical second coil.

상기 도전성 비아는 제1 및 제2 자성층(111, 112)의 연결 패턴(125)에 대응하는 위치에 관통홀을 형성하고, 은(Ag)과 같은 도전성 물질을 충전하여 형성될 수 있다.The conductive vias may be formed by forming a through hole at a position corresponding to the connection pattern 125 of the first and second magnetic layers 111 and 112 and filling a conductive material such as silver (Ag).

제1 코일의 양단부는 제1 및 제2 외부전극(141, 142)에 접속되고, 제2 코일의 양 단부도 제1 및 제2 외부전극(141, 142)에 접속된다.Both ends of the first coil are connected to the first and second external electrodes 141 and 142, and both ends of the second coil are also connected to the first and second external electrodes 141 and 142.

즉, 제1 및 제2 코일은 제1 및 제2 외부전극(141, 142)에 대하여 병렬로 연결된다.That is, the first and second coils are connected in parallel to the first and second external electrodes 141 and 142.

바디(110)는 복수의 코일 그룹(G1, G2)을 포함한다.The body 110 includes a plurality of coil groups G1 and G2.

하나의 코일 그룹은 제1 및 제2 코일 전극층(121, 122)을 포함한다. 또한, 하나의 코일 그룹은 제1 및 제2 자성층(111, 112)을 포함한다.One coil group includes first and second coil electrode layers 121 and 122. In addition, one coil group includes first and second magnetic layers 111 and 112. [

도 2를 참조하면, 같은 코일 그룹에 포함되는 제1 및 제2 코일 전극층(121, 122)의 형상은 서로 동일할 수 있다.Referring to FIG. 2, the shapes of the first and second coil electrode layers 121 and 122 included in the same coil group may be the same.

복수의 코일 그룹(G1, G2)은 제1 코일 그룹(G1)과 제2 코일 그룹(G2)을 포함한다.The plurality of coil groups G1 and G2 includes a first coil group G1 and a second coil group G2.

전술한 바와 같이, 제1 코일 전극층(121) 중 서로 다른 상기 코일 그룹에 속하는 제1 코일 전극층(121)이 도전성 비아를 통해 서로 연결되어 제1 코일이 형성된다. 또한, 제2 코일 전극층(122) 중 서로 다른 상기 코일 그룹에 속하는 제2 코일 전극층(122)이 도전성 비아를 통해 서로 연결되어 제2 코일이 형성된다.As described above, the first coil electrode layers 121 belonging to the different coil groups of the first coil electrode layers 121 are connected to each other through the conductive vias to form the first coil. In addition, the second coil electrode layers 122 belonging to the different coil groups of the second coil electrode layers 122 are connected to each other through the conductive vias to form the second coil.

복수의 코일 그룹(G1, G2) 중 인접 하는 코일 그룹의 사이에는 제3 자성층(113)이 배치된다. 예를 들어, 본 발명의 일 실시예에 따른 적층 칩 비드는 제1 코일 그룹(G1)과 제2 코일 그룹(G2)의 사이에 제3 자성층(113)이 배치된다.The third magnetic layer 113 is disposed between adjacent coil groups of the plurality of coil groups G1 and G2. For example, in the multilayer chip bead according to an embodiment of the present invention, the third magnetic layer 113 is disposed between the first coil group G1 and the second coil group G2.

인접하는 코일 그룹(G1, G2)의 코일 전극을 서로 연결하기 위하여, 제3 자성층(113)은 비아홀(130)을 포함한다. 즉, 비아홀(130)에 은(Ag)과 같은 도전성 물질을 충전하여 인접하는 코일 그룹(G1, G2)의 코일 전극을 서로 연결할 수 있다.In order to connect the coil electrodes of the adjacent coil groups G1 and G2 to each other, the third magnetic layer 113 includes a via hole 130. [ That is, the via holes 130 may be filled with a conductive material such as silver (Ag) to connect the coil electrodes of the adjacent coil groups G1 and G2 to each other.

적층 칩 비드가 복수의 코일을 포함하는 경우, 코일 전극 사이에 기생 커패시턴스에 의한 부유 용량이 발생하게 된다.When the multilayer chip beads include a plurality of coils, a stray capacitance due to parasitic capacitance is generated between the coil electrodes.

이와 같은, 부유 용량은 적층 칩 비드의 고주파에서의 노이즈 제거 효과를 저하시키는 원인이 된다.Such a stray capacitance is a cause of lowering the noise removing effect at the high frequency of the multilayer chip bead.

하지만, 본 발명의 일 실시예에 따른 적층 칩 비드(100)는 복수의 코일 그룹(G1, G2) 중 인접 하는 코일 그룹의 사이에는 제3 자성층(113)이 배치되기 때문에, 코일 그룹 사이의 거리를 증가시킴으로써 코일 전극 사이의 기생 커패시턴스에 의한 부유 용량을 감소시킬 수 있다.However, in the multilayer chip bead 100 according to the embodiment of the present invention, since the third magnetic layer 113 is disposed between adjacent coil groups of the plurality of coil groups G1 and G2, The stray capacitance due to the parasitic capacitance between the coil electrodes can be reduced.

도 4는 비교예에 따른 적층 칩 비드(가는 선) 및 본 발명의 일 실시예에 따른 적층 칩 비드(굵은 선)의 주파수에 따른 임피던스 변화를 측정한 것을 나타낸 것이다.Fig. 4 shows measurement of impedance change according to the frequency of the multilayer chip bead (thin line) according to the comparative example and the multilayer chip bead (bold line) according to the embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 적층 칩 비드(100)는 복수의 코일 그룹(G1, G2) 중 인접 하는 코일 그룹의 사이에는 제3 자성층(113)이 배치되기 때문에, 코일 그룹 사이의 거리를 증가시킴으로써 코일 전극 사이의 기생 커패시턴스에 의한 부유 용량을 감소시킴으로써, 비교예보다 자기공진주파수(SRF)가 고주파 영역으로 이동하는 것을 확인할 수 있다. 이에 따라 본 발명의 일 실시예에 따른 적층 칩 비드(100)는 고주파 제거영역이 넓어지게 되었으며, 고주파에서의 용량도 증가하여 노이즈 제거능력도 향상되는 것을 확인 할 수 있다.4, in the multilayer chip bead 100 according to the embodiment of the present invention, since the third magnetic layer 113 is disposed between adjacent coil groups of the plurality of coil groups G1 and G2, It can be confirmed that the self resonant frequency SRF is shifted to the high frequency region by reducing the stray capacitance due to the parasitic capacitance between the coil electrodes by increasing the distance between the groups, as compared with the comparative example. Accordingly, it can be seen that the multilayer chip bead 100 according to the embodiment of the present invention has a wider area for removing a high frequency component and an increased capacity at a high frequency to improve the noise removing ability.

도 5는 본 발명의 일 실시예에 따른 적층 칩 비드(100`) 중 코일의 턴수가 2턴인 경우의 분해 사시도를 개략적으로 도시한 것이며, 도 6은 본 발명의 일 실시예에 따른 적층 칩 비드(100`) 중 코일의 턴수가 2턴인 경우의 단면도를 개략적으로 도시한 것이다.FIG. 5 is a schematic exploded perspective view of a multilayer chip bead 100 'according to an embodiment of the present invention when the turn number of the coil is two turns. FIG. 6 is a cross- And the number of turns of the coil in the coil 100 'is two turns.

도 1 내지 3을 참조하여 설명한 구성과 동일한 구성에 대해서는 설명을 생략하도록 한다.Description of the same configuration as that described with reference to Figs. 1 to 3 will be omitted.

본 발명의 일 실시예에 따른 적층 칩 비드(100`) 중 코일의 턴수가 2턴인 경우에는 제1 내지 제4 코일 그룹(G1, G2, G3, G4)을 포함한다.The first to fourth coil groups G1, G2, G3 and G4 when the turn number of the coil among the laminated chip beads 100 'according to the embodiment of the present invention is two turns.

제1 및 제4 코일 그룹(G1, G4)은 제1 및 제2 리드 패턴(121b, 122b)를 포함하는 제1 및 제2 코일 전극층(121, 122)을 포함한다. 하지만, 제2 및 제3 코일 그룹(G2, G3)의 제1 및 제2 코일 전극층(121, 122)은 양단부에 연결 패턴(125)이 형성된 제1 및 제2 코일 패턴(121a, 122a)를 포함한다. 즉, 양단부에 연결 패턴(125)이 형성된 제1 및 제2 코일 패턴(121a, 122a)에 의해 제1 및 제2 코일의 턴수를 증가시킬 수 있다. The first and fourth coil groups G1 and G4 include first and second coil electrode layers 121 and 122 including first and second lead patterns 121b and 122b. However, the first and second coil electrode layers 121 and 122 of the second and third coil groups G2 and G3 have first and second coil patterns 121a and 122a having connection patterns 125 formed at both ends thereof . That is, the number of turns of the first and second coils can be increased by the first and second coil patterns 121a and 122a having the connection patterns 125 formed at both ends thereof.

제1 및 제2 코일의 턴수를 2를 초과하도록 증가시키는 경우, 제2 및 제3 코일 그룹(G2, G3)을 제1 및 제4 코일 그룹(G1, G4) 사이에 추가할 수 있다.The second and third coil groups G2 and G3 may be added between the first and fourth coil groups G1 and G4 when the number of turns of the first and second coils is increased to more than two.

제1 내지 제4 코일 그룹(G1, G2, G3, G4)의 사이의 적어도 일부에는 제3 자성층(113)이 배치될 수 있다. 예를 들어, 제1 내지 제4 코일 그룹(G1, G2, G3, G4) 사이의 전부에 제3 자성층(113)이 배치되는 것도 가능하다.The third magnetic layer 113 may be disposed at least partially between the first through fourth coil groups G1, G2, G3, and G4. For example, it is also possible that the third magnetic layer 113 is disposed on all of the first to fourth coil groups G1, G2, G3 and G4.

도 7은 본 발명의 다른 실시예에 따른 적층 칩 비드의 사시도를 개략적으로 도시한 것이며, 도 8은 본 발명의 다른 실시예에 따른 적층 칩 비드의 분해 사시도를 개략적으로 도시한 것이고, 도 9은 도 7의 II-II`에 따른 단면도를 개략적으로 도시한 것이다.FIG. 7 is a schematic perspective view of a multilayer chip bead according to another embodiment of the present invention, FIG. 8 is a schematic exploded perspective view of a multilayer chip bead according to another embodiment of the present invention, 7 is a cross-sectional view taken along line II-II of FIG. 7; FIG.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 적층 칩 비드(200)는 바디(210)와 바디(210)의 외측에 배치되는 외부전극(241, 242)을 포함한다.7, a multilayer chip bead 200 according to another embodiment of the present invention includes a body 210 and external electrodes 241 and 242 disposed on the outside of the body 210.

바디(210)는 복수의 자성층(211, 212)이 제1 방향, 즉 높이 방향(Z)으로 적층되어 형성될 수 있다. 바디(210)의 하부에는 제1 커버층(251)이 배치되며, 상부에는 제2 커버층(252)이 배치된다.The body 210 may be formed by stacking a plurality of magnetic layers 211 and 212 in a first direction, that is, in a height direction Z. [ A first cover layer 251 is disposed below the body 210, and a second cover layer 252 is disposed above the body 210.

자성층(211, 212)은 Fe2O3, NiO, ZnO, CuO 등으로 구성되는 자성체를 포함할 수 있으며, 예를 들어 자성층(211, 212)은 Ni-Cu-Zn계 페라이트를 포함할 수 있다.A magnetic layer (211, 212) is Fe 2 O 3, NiO, ZnO, may include a magnetic body that is composed of CuO or the like, for example, magnetic layers 211 and 212 may comprise a Ni-Cu-Zn ferrite .

외부전극(241, 242)은 바디(210)에 제1 방향(Z)에 수직한 제2 방향(X)의 양 단면에 도전성 입자를 포함하는 도전성 페이스트 등을 이용하여 전극층을 형성한 후 전극층에 도금층을 형성함으로써 형성될 수 있다.The external electrodes 241 and 242 are formed on the body 210 by forming an electrode layer on both ends of the body 210 in a second direction X perpendicular to the first direction Z using a conductive paste containing conductive particles, And may be formed by forming a plating layer.

도전성 페이스트에 포함되는 도전성 입자는 구리, 니켈, 은, 팔라듐 등 도전성이 뛰어는 금속 입자 중 선택되는 어느 하나 또는 이들의 혼합물일 수 있으나, 이에 제한되는 것은 아니다.The conductive particles included in the conductive paste may be any one selected from metal particles having high conductivity such as copper, nickel, silver, and palladium, or a mixture thereof, but the present invention is not limited thereto.

도금층은 니켈 도금층과 주석 도금층을 전해 또는 무전해 도금으로 형성할 수 있다. 예를 들어, 도금층의 최외층은 주석 도금층이며, 주석 도금층과 전극층 사이에는 니켈 전극층이 배치될 수 있다.The plating layer may be formed by electrolytic or electroless plating of a nickel plating layer and a tin plating layer. For example, the outermost layer of the plating layer may be a tin plating layer, and a nickel electrode layer may be disposed between the tin plating layer and the electrode layer.

외부전극(241, 242)은 제1 외부전극(241) 및 제2 외부전극(242)을 포함할 수 있다.The external electrodes 241 and 242 may include a first external electrode 241 and a second external electrode 242.

제1 및 제2 외부전극(241, 242)은 각각 후술하는 제1 및 제2 코일의 양 단부와 접속할 수 있다.The first and second external electrodes 241 and 242 can be connected to both ends of the first and second coils, respectively, which will be described later.

제1 자성층(211)에는 제1 코일 전극층(221)이 배치되고, 제2 자성층(212)에는 제2 코일 전극층(222)이 배치된다.A first coil electrode layer 221 is disposed on the first magnetic layer 211 and a second coil electrode layer 222 is disposed on the second magnetic layer 212.

코일 전극층(221, 222)은 은(Ag) 등의 도전성이 뛰어난 도전성 입자를 포함하는 도전성 페이스트를 인쇄하여 형성되거나, 도금 등의 방법으로 형성될 수 있다.The coil electrode layers 221 and 222 may be formed by printing a conductive paste containing conductive particles having excellent conductivity such as silver (Ag), or by plating or the like.

제1 코일 전극층(221)은 나선형의 제1 코일 패턴(221a)과 제1 리드 패턴(221b)을 포함하고, 제2 코일 전극층(222)은 나선형의 제2 코일 패턴(222a)과 제2 리드 패턴(222b)을 포함한다.The first coil electrode layer 221 includes a spiral first coil pattern 221a and a first lead pattern 221b and the second coil electrode layer 222 includes a spiral second coil pattern 222a, Pattern 222b.

제1 코일 전극층(221)은 제1 리드 패턴(221b)을 통해 제1 및 제2 외부전극(241, 242)과 접속하며, 제2 코일 전극층(222)은 제2 리드 패턴(222b)을 통해 제1 및 제2 외부전극(241, 242)과 접속한다.The first coil electrode layer 221 is connected to the first and second external electrodes 241 and 242 via the first lead pattern 221b and the second coil electrode layer 222 is connected to the second lead electrode 222b through the second lead pattern 222b And is connected to the first and second external electrodes 241 and 242.

제1 코일 패턴(221a)의 일 단부에는 제1 리드 패턴(221b)이 배치되고, 제1 코일 패턴(221a)의 타 단부에는 연결 패턴(225)이 배치된다. 인접하는 제1 코일 패턴(221a)의 연결 패턴(225)는 도전성 비아에 의해 서로 연결된다. 즉, 복수의 제1 코일 전극층(221)이 비아에 의해 서로 연결됨으로써, 나선형의 제1 코일이 형성된다.A first lead pattern 221b is disposed at one end of the first coil pattern 221a and a connection pattern 225 is disposed at the other end of the first coil pattern 221a. The connection patterns 225 of the adjacent first coil patterns 221a are connected to each other by the conductive vias. That is, a plurality of first coil electrode layers 221 are connected to each other by vias, thereby forming a spiral first coil.

제2 코일 패턴(222a)의 일 단부에는 제2 리드 패턴(222b)이 배치되고, 제2 코일 패턴(222a)의 타 단부에는 연결 패턴(225)이 배치된다. 인접하는 제2 코일 패턴(222a)의 연결 패턴(225)는 도전성 비아에 의해 서로 연결된다. 즉, 복수의 제2 코일 전극층(222)이 비아에 의해 서로 연결됨으로써, 나선형의 제2 코일이 형성된다.A second lead pattern 222b is disposed at one end of the second coil pattern 222a and a connection pattern 225 is disposed at the other end of the second coil pattern 222a. The connection patterns 225 of the adjacent second coil patterns 222a are connected to each other by the conductive vias. That is, the plurality of second coil electrode layers 222 are connected to each other by vias, thereby forming a helical second coil.

상기 도전성 비아는 제1 및 제2 자성층(211, 212)의 연결 패턴(225)에 대응하는 위치에 관통홀을 형성하고, 은(Ag)과 같은 도전성 물질을 충전하여 형성될 수 있다.The conductive vias may be formed by forming through holes at positions corresponding to the connection patterns 225 of the first and second magnetic layers 211 and 212 and filling a conductive material such as silver (Ag).

제1 코일의 양단부는 제1 및 제2 외부전극(241, 242)에 접속되고, 제2 코일의 양 단부도 제1 및 제2 외부전극(241, 242)에 접속된다.Both ends of the first coil are connected to the first and second external electrodes 241 and 242, and both ends of the second coil are also connected to the first and second external electrodes 241 and 242.

즉, 제1 및 제2 코일은 제1 및 제2 외부전극(241, 242)에 대하여 병렬로 연결된다.That is, the first and second coils are connected in parallel to the first and second external electrodes 241 and 242.

바디(210)는 복수의 코일 그룹(G1, G2)을 포함한다.The body 210 includes a plurality of coil groups G1 and G2.

하나의 코일 그룹은 제1 및 제2 코일 전극층(221, 222)을 포함한다. 또한, 하나의 코일 그룹은 제1 및 제2 자성층(211, 212)을 포함한다. 하나의 코일 그룹에서 제1 자성층(211)이 하부에 위치하도록 배치하고, 제2 자성층(212)은 제1 자성층(211)의 상부에 위치하도록 배치할 수 있다.One coil group includes first and second coil electrode layers 221 and 222. Further, one coil group includes the first and second magnetic layers 211 and 212. The first magnetic layer 211 may be disposed at a lower position in one coil group and the second magnetic layer 212 may be disposed at an upper position of the first magnetic layer 211.

도 8을 참조하면, 같은 코일 그룹에 포함되는 제1 및 제2 코일 전극층(221, 222)의 형상은 서로 동일할 수 있다.Referring to FIG. 8, the shapes of the first and second coil electrode layers 221 and 222 included in the same coil group may be the same.

복수의 코일 그룹(G1, G2)은 제1 코일 그룹(G1)과 제2 코일 그룹(G2)을 포함한다.The plurality of coil groups G1 and G2 includes a first coil group G1 and a second coil group G2.

전술한 바와 같이, 제1 코일 전극층(221) 중 서로 다른 상기 코일 그룹에 속하는 제1 코일 전극층(221)이 도전성 비아를 통해 서로 연결되어 제1 코일이 형성된다. 또한, 제2 코일 전극층(222) 중 서로 다른 상기 코일 그룹에 속하는 제2 코일 전극층(222)이 도전성 비아를 통해 서로 연결되어 제2 코일이 형성된다.As described above, the first coil electrode layers 221 belonging to the different coil groups of the first coil electrode layers 221 are connected to each other through the conductive vias to form the first coil. In addition, the second coil electrode layers 222 belonging to the different coil groups of the second coil electrode layers 222 are connected to each other through the conductive vias to form the second coil.

본 발명의 다른 실시예에 따른 적층 칩 비드(200)는 제1 자성층(211)의 두께(t1)가 제2 자성층(212)의 두께(t2)보다 두껍다.The thickness t 1 of the first magnetic layer 211 is thicker than the thickness t 2 of the second magnetic layer 212 in the multilayer chip bead 200 according to another embodiment of the present invention.

하나의 코일 그룹에는 제1 및 제2 자성층(211, 212)가 포함되는데, 하부에 제1 자성층(211)에 배치될 때, 제1 자성층(211)의 두께(t1)가 제2 자성층(212)의 두께(t2)보다 두껍기 때문에 코일 그룹 사이의 거리를 증가시킴으로써 코일 전극 사이의 기생 커패시턴스에 의한 부유 용량을 감소시킬 수 있다.One coil group includes first and second magnetic layers 211 and 212. When the first magnetic layer 211 is disposed on the first magnetic layer 211 at a lower portion thereof, the thickness t 1 of the first magnetic layer 211 is greater than the thickness t 1 of the second magnetic layer 212) it is possible to reduce the stray capacitance due to parasitic capacitance between the coil electrode by increasing the distance between the coil group since thicker than the thickness (t 2) of the.

도 10은 본 발명의 다른 실시예에 따른 적층 칩 비드 중 코일의 턴수가 2턴인 경우의 분해 사시도를 개략적으로 도시한 것이며, 도 11은 본 발명의 다른 실시예에 따른 적층 칩 비드 중 코일의 턴수가 2턴인 경우의 단면도를 개략적으로 도시한 것이다.FIG. 10 is a schematic exploded perspective view of a multilayer chip bead according to another embodiment of the present invention when the number of turns of the coil is two turns. FIG. 11 is a cross- And the number of turns is two turns.

도 7 내지 9를 참조하여 설명한 구성과 동일한 구성에 대해서는 설명을 생략하도록 한다.Description of the same configuration as that described with reference to Figs. 7 to 9 will be omitted.

본 발명의 다른 실시예에 따른 적층 칩 비드(200`) 중 코일의 턴수가 2턴인 경우에는 제1 내지 제4 코일 그룹(G1, G2, G3, G4)을 포함한다.The first to fourth coil groups G1, G2, G3 and G4 when the number of turns of the coil among the laminated chip beads 200 'according to another embodiment of the present invention is two turns.

제1 및 제4 코일 그룹(G1, G4)은 제1 및 제2 리드 패턴(221b, 222b)를 포함하는 제1 및 제2 코일 전극층(221, 222)을 포함한다. 하지만, 제2 및 제3 코일 그룹(G2, G3)의 제1 및 제2 코일 전극층(221, 222)은 양단부에 연결 패턴(225)이 형성된 제1 및 제2 코일 패턴(221a, 222a)를 포함한다. 즉, 양단부에 연결 패턴(225)이 형성된 제1 및 제2 코일 패턴(221a, 222a)에 의해 제1 및 제2 코일의 턴수를 증가시킬 수 있다. The first and fourth coil groups G1 and G4 include first and second coil electrode layers 221 and 222 including first and second lead patterns 221b and 222b. However, the first and second coil electrode layers 221 and 222 of the second and third coil groups G2 and G3 have first and second coil patterns 221a and 222a formed with connection patterns 225 at both ends thereof . That is, the number of turns of the first and second coils can be increased by the first and second coil patterns 221a and 222a having the connection patterns 225 formed at both ends thereof.

제1 및 제2 코일의 턴수를 2를 초과하도록 증가시키는 경우, 제2 및 제3 코일 그룹(G2, G3)을 제1 및 제4 코일 그룹(G1, G4) 사이에 추가할 수 있다.The second and third coil groups G2 and G3 may be added between the first and fourth coil groups G1 and G4 when the number of turns of the first and second coils is increased to more than two.

제1 내지 제4 코일 그룹(G1, G2, G3, G4)에 포함되는 제1 자성층(211)의 두께(t1)는 제2 자성층(212)의 두께(t2)보다 두껍다.The thickness t 1 of the first magnetic layer 211 included in the first to fourth coil groups G1, G2, G3 and G4 is thicker than the thickness t 2 of the second magnetic layer 212.

하나의 코일 그룹에는 제1 및 제2 자성층(211, 212)가 포함되는데, 하부에 제1 자성층(211)에 배치될 때, 제1 자성층(211)의 두께(t1)가 제2 자성층(212)의 두께(t2)보다 두껍기 때문에 코일 그룹 사이의 거리를 증가시킴으로써 코일 전극 사이의 기생 커패시턴스에 의한 부유 용량을 감소시킬 수 있다.One coil group includes first and second magnetic layers 211 and 212. When the first magnetic layer 211 is disposed on the first magnetic layer 211 at a lower portion thereof, the thickness t 1 of the first magnetic layer 211 is greater than the thickness t 1 of the second magnetic layer 212) it is possible to reduce the stray capacitance due to parasitic capacitance between the coil electrode by increasing the distance between the coil group since thicker than the thickness (t 2) of the.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

100: 적층 칩 비드
111, 112, 113: 자성층
121, 122: 코일 전극층
121a, 122a: 코일 패턴
121b, 122b: 리드 패턴
125: 연결패턴
130: 비아홀
151, 152: 커버층100: Laminated chip beads
111, 112, 113: magnetic layer
121 and 122: coil electrode layer
121a, 122a: Coil pattern
121b, 122b: lead pattern
125: Connection pattern
130: Via hole
151, 152: a cover layer

Claims (13)

복수의 제1 내지 제3 자성층이 적층된 바디;
상기 바디의 제1 방향의 양 단면에 형성되는 제1 및 제2 외부전극;
상기 제1 자성층에 형성되는 제1 코일 전극층; 및
상기 제2 자성층에 형성되는 제2 코일 전극층;을 포함하고,
상기 제1 및 제2 코일 전극층을 포함하는 그룹을 코일 그룹이라고 할 때,
상기 코일 그룹 중 인접 하는 코일 그룹의 사이에 배치되는 상기 제3 자성층이 배치되는 적층 칩 비드.
A body in which a plurality of first to third magnetic layers are stacked;
First and second external electrodes formed on both end faces of the body in a first direction;
A first coil electrode layer formed on the first magnetic layer; And
And a second coil electrode layer formed on the second magnetic layer,
When the group including the first and second coil electrode layers is referred to as a coil group,
And the third magnetic layer disposed between adjacent coil groups of the coil groups is disposed.
제1항에 있어서,
상기 제1 및 제2 코일 전극층 중에서 같은 상기 코일 그룹에 포함되는 상기 제1 및 제2 코일 전극층은 동일한 형상인 적층 칩 비드.
The method according to claim 1,
Wherein the first and second coil electrode layers included in the same coil group among the first and second coil electrode layers have the same shape.
제1항에 있어서,
상기 제3 자성층은 상기 제3 자성층을 관통하는 비아홀을 포함하는 적층 칩 비드.
The method according to claim 1,
And the third magnetic layer includes a via hole passing through the third magnetic layer.
제1항에 있어서,
상기 제1 코일 전극층 중 서로 다른 상기 코일 그룹에 속하는 상기 제1 코일 전극층이 도전성 비아를 통해 서로 연결되어 형성되는 제1 코일; 및
상기 제2 코일 전극층 중 서로 다른 상기 코일 그룹에 속하는 상기 제2 코일 전극층이 도전성 비아를 통해 서로 연결되어 형성되는 제2 코일;을 포함하는 적층 칩 비드.
The method according to claim 1,
A first coil formed by connecting the first coil electrode layers belonging to different coil groups among the first coil electrode layers to each other via conductive vias; And
And a second coil formed on the first coil electrode layer and the second coil electrode layer, the second coil electrode layers belonging to different coil groups being connected to each other through conductive vias.
제4항에 있어서,
상기 제1 코일의 양단부는 각각 상기 제1 및 제2 외부전극과 접속하고,
상기 제2 코일의 양단부는 각각 상기 제1 및 제2 외부전극과 접속하는 적층 칩 비드.
5. The method of claim 4,
Both ends of the first coil are connected to the first and second external electrodes, respectively,
And both ends of the second coil are connected to the first and second external electrodes, respectively.
제4항에 있어서,
상기 제1 및 제2 코일은 상기 제1 및 제2 외부전극에 대해 병렬로 연결되는 적층 칩 비드.
5. The method of claim 4,
Wherein the first and second coils are connected in parallel to the first and second external electrodes.
제4항에 있어서,
상기 제1 및 제2 코일은 턴수가 2 이상인 적층 칩 비드.
5. The method of claim 4,
Wherein the first and second coils have a turn number of 2 or more.
복수의 제1 및 제2 자성층이 적층된 바디;
상기 바디의 제1 방향의 양 단면에 형성되는 제1 및 제2 외부전극;
상기 제1 자성층에 형성되는 제1 코일 전극층; 및
상기 제2 자성층에 형성되는 제2 코일 전극층;을 포함하고,
상기 제1 및 제2 자성층을 포함하는 그룹을 코일 그룹이라고 할 때,
상기 제1 자성층의 두께는 상기 제2 자성층의 두께보다 두꺼운 적층 칩 비드.
A body in which a plurality of first and second magnetic layers are stacked;
First and second external electrodes formed on both end faces of the body in a first direction;
A first coil electrode layer formed on the first magnetic layer; And
And a second coil electrode layer formed on the second magnetic layer,
When a group including the first and second magnetic layers is referred to as a coil group,
Wherein the thickness of the first magnetic layer is thicker than the thickness of the second magnetic layer.
제8항에 있어서,
상기 제1 및 제2 코일 전극층 중에서 같은 상기 코일 그룹에 포함되는 상기 제1 및 제2 코일 전극층은 동일한 형상인 적층 칩 비드.
9. The method of claim 8,
Wherein the first and second coil electrode layers included in the same coil group among the first and second coil electrode layers have the same shape.
제8항에 있어서,
상기 제1 코일 전극층 중 서로 다른 상기 코일 그룹에 속하는 상기 제1 코일 전극층이 도전성 비아를 통해 서로 연결되어 형성되는 제1 코일; 및
상기 제2 코일 전극층 중 서로 다른 상기 코일 그룹에 속하는 상기 제2 코일 전극층이 도전성 비아를 통해 서로 연결되어 형성되는 제2 코일;을 포함하는 적층 칩 비드.
9. The method of claim 8,
A first coil formed by connecting the first coil electrode layers belonging to different coil groups among the first coil electrode layers to each other via conductive vias; And
And a second coil formed on the first coil electrode layer and the second coil electrode layer, the second coil electrode layers belonging to different coil groups being connected to each other through conductive vias.
제10항에 있어서,
상기 제1 코일의 양단부는 각각 상기 제1 및 제2 외부전극과 접속하고,
상기 제2 코일의 양단부는 각각 상기 제1 및 제2 외부전극과 접속하는 적층 칩 비드.
11. The method of claim 10,
Both ends of the first coil are connected to the first and second external electrodes, respectively,
And both ends of the second coil are connected to the first and second external electrodes, respectively.
제10항에 있어서,
상기 제1 및 제2 코일은 상기 제1 및 제2 외부전극에 대해 병렬로 연결되는 적층 칩 비드.
11. The method of claim 10,
Wherein the first and second coils are connected in parallel to the first and second external electrodes.
제10항에 있어서,
상기 제1 및 제2 코일은 턴수가 2 이상인 적층 칩 비드.
11. The method of claim 10,
Wherein the first and second coils have a turn number of 2 or more.
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