KR20180049839A - 이방 도전성 시트 - Google Patents

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KR20180049839A
KR20180049839A KR1020160145734A KR20160145734A KR20180049839A KR 20180049839 A KR20180049839 A KR 20180049839A KR 1020160145734 A KR1020160145734 A KR 1020160145734A KR 20160145734 A KR20160145734 A KR 20160145734A KR 20180049839 A KR20180049839 A KR 20180049839A
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솔브레인멤시스(주)
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Abstract

본 발명은 이방 도전성 시트에 관한 것으로서, 더욱 상세하게는 검사용 회로 기판으로부터 피검사 디바이스로 전류를 더욱 안정적으로 흐르게 하기 위해, 도전부의 도전물질 형태를 더욱 효과적으로 개선한 이방 도전성 시트에 관한 것이다.
본 발명에 의하면, 본 발명은 반도체 테스트용 포고핀과 기존 이방전도성 시트의 상기 문제점을 해결하기 위하여 이방전도성 시트의 하중을 감소 또는 분산시키는 구조를 가지며, BGA 디바이스의 솔더볼(solder ball) 재질에 상처를 주지 않는 이방 도전성 시트를 제공하며, 또한 도전부 내의 도전성 물질을, 금속입자에 한정하지 않고, 길이를 가지는 형태의 도전물질 또는 다공성 형태의 도전물질 등과 같이 다양한 형태로 제안하여, 검사를 위한 도전 성능이 더욱 향상된 이방 도전성 시트를 제공한다.

Description

이방 도전성 시트{ANISOTROPIC CONDUCTIVE SHEET}
본 발명은 이방 도전성 시트에 관한 것으로서, 더욱 상세하게는 검사용 회로 기판으로부터 피검사 디바이스로 전류를 더욱 안정적으로 흐르게 하기 위해, 도전부의 도전물질 형태를 더욱 효과적으로 개선한 이방 도전성 시트에 관한 것이다.
기존 포고핀의 경우 BGA(ball grid array) 디바이스의 볼(ball) 손상을 유발하며, 이방 전도성 고분자시트의 경우 1개의 도전부만 불량이 나더라도 시트의 부재를 모두 폐기해야하는 문제점을 가지고 있다. 또한 이방 전도성 시트의 경우 BGA ball 수가 많아질수록 하중을 제어하기 어려운 문제를 가지고 있다.
또한 종래의 도전부 형성 기술은 탄성 절연체와 금속입자를 혼합하여 도전부를 형성했으나, 피검사 디바이스의 미세화로 인하여 이에 대한 개선이 필요하다. 그러나 종래의 기술을 이용하면서 금속입자 수만을 줄이게 된다면 오히려 도전부의 저항이 크게 늘어서 도전 성능이 매우 떨어지게 되는 문제가 있었다.
KR 10-2009-0077991 A
본 발명은 이와 같은 문제점을 해결하기 위해 창안된 것으로서, 본 발명은 반도체 테스트용 포고핀과 기존 이방전도성 시트의 상기 문제점을 해결하기 위하여 이방전도성 시트의 하중을 감소 또는 분산시키는 구조를 가지며, BGA 디바이스의 솔더볼(solder ball) 재질에 상처를 주지 않는 이방 도전성 시트를 제공하는데 그 목적이 있다.
또한 도전부 내의 도전성 물질을, 금속입자에 한정하지 않고, 길이를 가지는 형태의 도전물질 또는 다공성 형태의 도전물질 등과 같이 다양한 형태로 제안하여, 검사를 위한 도전 성능이 더욱 향상된 이방 도전성 시트를 제공하는데 다른 목적이 있다.
이와 같은 목적을 달성하기 위하여 본 발명에 따른 고분자 베이스와 전도부 핀이 일체화 된 이방 도전성 시트는, 일정 두께를 가지는 판형의 고분자 베이스 및, 상기 고분자 베이스를 관통하여 상기 고분자 베이스와 수직하게 고정 설치된, 피검사 디바이스 검사를 위한 다수의 전도부 핀을 구비하는 전도부 핀 시트; 및, 상기 다수의 전도부 핀이 삽입될 전도부 홀을 구비하는 고정부재를 포함하고, 상기 고정부재의 각 전도부 홀에 상기 전도부 핀 시트의 각 전도부 핀이 삽입되어 형성된다.
상기 고분자 베이스의 경도를 N, 상기 고정부재의 경도를 N1이라 할 경우, 상기 고정부재는, 상기 전도부 핀 시트의 하중을 감소시키도록, N > N1 을 만족하는 재질로 구성될 수 있다.
상기 고분자 베이스의 경도를 M, 상기 고정부재의 경도를 M1이라 할 경우, 상기 고정부재는, 상하 압력에 따른 변형에 의하여 상기 고정부재가 각 전도부 핀의 좌우에 가하게 되는 수평 압력을 작게함으로써, 전도부 핀이 낮은 전기적 저항값을 가지도록, M < M1 을 만족하는 재질로 구성될 수 있다.
고분자베이스의 열변화에 따른 시트의 변형을 방지하기 위하여, 상기 고정부재는, 열변화율이 기 설정된 값 이하인 내열성 소재로 구성될 수 있다.
상기 전도부 핀 시트의 전도부 핀이 이루는 각 열과 열 사이에는, 상기 전도부 핀이 이루는 열과 평행하고, 상기 고정부재의 일정 깊이까지 파임으로써 상기 고정부재의 휘어짐을 견디며, 이방 도전성 시트의 열변화율을 최소화시킬 수 있도록 해 주는 고정부재 홀을 구비할 수 있다.
본 발명의 다른 측면에 따르면, 이방 도전성 시트는, 실리콘 본체; 상기 실리콘 본체와 결합되어 상기 실리콘 본체를 지지하는 프레임; 상기 검사용 회로 기판으로부터, 상기 피검사 디바이스로 전류가 전달되는 통로인 도전부를 포함하고, 상기 도전부는, 도전부 홀에 전도성을 가지는 탄성 박막을 일정 형태없이 밀집되도록 밀어넣음으로써, 피검사 디바이스에 의한 가압시에 다수의 도전 경로(path)를 형성하도록 구성된다.
본 발명의 또 다른 측면에 따르면, 이방 도전성 시트는, 실리콘 본체; 상기 실리콘 본체와 결합되어 상기 실리콘 본체를 지지하는 프레임; 상기 검사용 회로 기판으로부터, 상기 피검사 디바이스로 전류가 전달되는 통로인 도전부를 포함하고, 상기 도전부는, 도전부 홀에, 도전부 홀의 길이 이하의 길이를 가지는 도전물질이 수직으로 배열된 형태이다.
상기 길이를 가지는 도전물질은, 전도성 박막이고, 상기 전도성 박막은, 하나 또는 다수개가 수직으로 연결되어 하나의 가닥을 이루고, 각 도전부마다 하나 또는 둘 이상의 가닥으로 형성되며, 상기 각 전도성 박막에는 금속입자가 더 결합되어 있을 수 있다.
상기 길이를 가지는 도전물질은, 전도성 와이어(wire)이고, 상기 전도성 와이어는, 하나 또는 다수개가 수직으로 연결되어 하나의 가닥을 이루고, 각 도전부마다 하나 또는 둘 이상의 가닥으로 형성될 수 있다.
상기 이방 도전성 시트는, 상기 프레임 하부 및 상기 실리콘 본체 하부에 부착되어, 검사용 회로 기판에서의 전기적 단락 현상을 방지하는 절연필름을 더 포함할 수 있다.
상기 이방 도전성 시트는, 상기 실리콘 본체 상부 표면에 부착되어, 피검사 디바이스가 실리콘 본체와 밀착되는 경우 상기 피검사 디바이스 표면 또는 상기 실리콘 본체 상부 표면으로 흐르는 누설전류를 방지하는 보호필름을 더 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 상기 이방 도전성 시트를 제조하는 방법으로서, (a) 피검사 디바이스과 접촉하는 상면에 보호필름이 부착되고, 검사용 회로 기판과 접촉하는 하면에 절연필름이 부착되며, 프레임에 의해 지지되는 실리콘 본체에, 상기 검사용 회로 기판으로부터 상기 피검사 디바이스로 전류가 흐르는 도전부가 형성될 다수의 도전부 홀을 형성시키는 단계; (b) 길이를 가지는 도전물질 위에 평판형의 몰드를 위치시키는 단계; (c) 상기 평판형 몰드 위에 자석을 배치하여, 상기 평판형 몰드 하면의, 상기 각 도전부 홀에 대응하는 위치에, 상기 평판형 몰드와 수직인 형태로 일자형의 도전물질 가닥을 형성하는 단계; (d) 상기 단계(c)에서 상기 자석, 상기 평판형 몰드 및, 상기 평판형 몰드 하면에 형성된 도전물질 가닥의 어레이를 일체로 상기 단계(a)의 실리콘 본체 위로 이동하여, 상기 각 도전물질 가닥이, 대응하는 각 도전부 홀 위에 위치되는 단계; (e) 상기 각 도전물질 가닥이, 대응하는 각 도전부 홀에 삽입되는 단계; 및 (f) 상기 평판형 몰드 및 자석을 제거하는 단계를 포함한다.
상기 길이를 가지는 도전물질은, 전도성 박막이고, 상기 전도성 박막은, 하나 또는 다수개가 수직으로 연결되어 하나의 일자형 가닥을 이루고, 각 도전부마다 하나 또는 둘 이상의 가닥으로 형성되며, 상기 각 전도성 박막에는 금속입자가 더 결합되어 있을 수 있다.
상기 길이를 가지는 도전물질은, 전도성 와이어(wire)이고, 상기 전도성 와이어는, 하나 또는 다수개가 수직으로 연결되어 하나의 일자형 가닥을 이루고, 각 도전부마다 하나 또는 둘 이상의 가닥으로 형성될 수 있다.
본 발명의 또 다른 측면에 따르면, 다공성 형태의 도전물질을 이용한 이방 도전성 시트는, 실리콘 본체; 상기 실리콘 본체와 결합되어 상기 실리콘 본체를 지지하는 프레임; 상기 검사용 회로 기판으로부터, 상기 피검사 디바이스로 전류가 전달되는 통로인 도전부를 포함하고, 상기 도전부는, 전도성을 가지는 다공성 형태의 물질이 실리콘과 함께 삽입되어 이루어진다.
상기 전도성을 가지는 다공성 형태의 물질에는, 전도성 입자가 고르게 분산되어 결합되어 있을 수 있다.
상기 다공성 형태의 도전물질을 이용한 이방 도전성 시트는, 상기 프레임 하부에 및 상기 실리콘 본체 하부에 부착되어, 검사용 회로 기판에서의 전기적 단락 현상을 방지하는 절연필름을 더 포함할 수 있다.
상기 다공성 형태의 도전물질을 이용한 이방 도전성 시트는, 상기 실리콘 본체 상부 표면에 부착되어, 피검사 디바이스가 실리콘 본체와 밀착되는 경우 상기 피검사 디바이스 표면 또는 상기 실리콘 본체 상부 표면으로 흐르는 누설전류를 방지하는 보호필름을 더 포함할 수 있다.
본 발명에 의하면, 본 발명은 반도체 테스트용 포고핀과 기존 이방전도성 시트의 상기 문제점을 해결하기 위하여 이방전도성 시트의 하중을 감소 또는 분산시키는 구조를 가지며, BGA 디바이스의 솔더볼(solder ball) 재질에 상처를 주지 않는 이방 도전성 시트를 제공하며, 또한 도전부 내의 도전성 물질을, 금속입자에 한정하지 않고, 길이를 가지는 형태의 도전물질 또는 다공성 형태의 도전물질 등과 같이 다양한 형태로 제안하여, 검사를 위한 도전 성능이 더욱 향상된 이방 도전성 시트를 제공하는 효과가 있다.
도 1은 고분자 베이스와 전도부 핀이 일체화되어 이루어지는 이방 도전성 시트를 도시한 도면.
도 2는 고분자 베이스와 전도부 핀이 일체화되어 이루어지는 이방 도전성 시트에서, 고정부재의 일정 깊이까지 파인 고정부재 홀을 구비한 경우의 실시예를 도시한 도면.
도 3은 탄성 페이스트로 구성된 전도부를 구비하는 이방 도전성 시트를 도시한 도면.
도 4는 전도성을 가지는 탄성 박막이 일정 형태없이 밀집되도록 밀어넣어짐으로써 형성된 전도부를 구비하는 이방 도전성 시트를 도시한 도면.
도 5는 금속입자가 결합된 전도성 박막이 다수개의 가닥으로 수직 배열된 형태의 전도부를 구비하는 이방 도전성 시트를 도시한 도면.
도 6은 전도성 와이어가 다수개의 가닥으로 수직 배열된 형태의 전도부를 구비하는 이방 도전성 시트를 도시한 도면.
도 7은 도 5 및 도 6의 이방 도전성 시트를 제조하는 방법의 순서도를 도시한 도면.
도 8은 전도성을 가지는 다공성 형태의 물질이 실리콘과 함께 삽입되어 형성된 전도부를 구비하는 이방 도전성 시트를 도시한 도면.
도 9는 도 8의 다공성 형태의 물질에 전도성 입자가 고르게 분산 결합되어 형성된 전도부를 구비하는 이방 도전성 시트를 도시한 도면.
이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 고분자 베이스와 전도부 핀이 일체화되어 이루어지는 이방 도전성 시트(100)를 도시한 도면이다.
먼저 실리콘 재질로서 일정 두께를 가지는 판형의 고분자 베이스(111)에, 피검사 디바이스 검사를 위한 다수의 전도부 핀(112)을 수직으로 고정시킨 전도부 핀 시트(110)를 형성한다. 고분자 베이스(111)는, 탄성을 가지는 절연성 재료로 구성되는데, 실리콘 소재, 절연성을 띄는 에폭시, 우레탄, 합성수지, PDMS 등의 고분자 절연물, 또는 성형이 가능한 합성고무 등의 소재를 사용할 수 있다. 이하에서 '고분자 베이스'라 할 때, 편의상 이와 같은 소재로 이루어진 베이스(111)를 총칭하는 것으로 한다.
이와 같이 형성된 전도부 핀 시트(110)의 각 전도부 핀(112)을, 고정부재(120)에 미리 형성시킨 각 전도부 홀(hole)(121)에 삽입시킴으로써, 고분자 베이스와 전도부 핀 일체형 이방 도전성 시트를 형성한다.
전도부 핀 시트(110)를 제조하는 방법으로는, 첫째, 금형에 갭을 두어 전도성 입자와 탄성 고분자를 섞어 강한 자력으로 당겨 기둥을 세우는 방법과, 둘째, 이미 타공이 되어 있는 고분자 소재에 금속 페이스트를 섞어 채운 후, 고분자 소재를 떼어내거나 녹여내는 방식을 채택할 수 있다.
종래 이방 도전성 시트는 전도부 핀 중 하나의 핀이 고장나더라도 전체 시트를 교체해야 하는 문제점이 있었으나, 이하에 설명하는 바와 같이 전도부 핀 세트만을 용이하게 교체할 수 있도록 하여 이와 같은 문제점을 개선하였다.
즉, 다수의 전도부 핀(112)으로 이루어진 전도부 핀 어레이가 수직으로 하나의 고분자 베이스(111)에 고정되어 형성된 전도부 핀 시트(110)는, 이방 도전성 시트에서의 전도부 핀 교환시, 교환작업이 매우 용이할 뿐만 아니라, 교환 작업시간을 크게 단축시켜 주는 효과가 있다. 또한 기존에 사용되는 포고핀의 경우는 날카로운 핀끝으로 말미암아, 고분자 베이스(111) 상면에 놓여지는 피검사 디바이스의 BGA(ball grid array)의 전기적 접촉점인 볼 손상을 유발할 가능성이 높으나, 본 발명의 전도부 핀의 접촉점은 부드러운 핀끝으로 인해 그와 같은 위험을 감소시켰다.
한편으로는, 고분자 베이스(111) 상면에 놓여지는 피검사 디바이스의 BGA(ball grid array)의 전기적 접촉점인 볼(ball) 수가 많아짐에 따라 그 하중을 제어하기 어려운 문제점이 있다. 본 발명의 이방 도전성 시트에서, 고분자 베이스(111)의 경도를 N, 상기 고정부재(120)의 경도를 N1이라 할 경우, 고정부재(120)는, 전도부 핀 시트(110)의 하중을 감소시키도록, N > N1 을 만족하는 재질로 구성되는 것이 바람직하다.
또는, 전도부 핀이 낮은 전기적 저항값을 가지도록 하기 위한 목적을 위해서는 위와 반대로 구성할 수도 있다. 즉, 고분자 베이스(111)의 경도를 M, 고정부재(120)의 경도를 M1이라 할 경우에, 고정부재(120)는, 상하 압력에 따른 변형에 의하여 상기 고정부재가 각 전도부 핀의 좌우에 가하게 되는 수평 압력을 작게함으로써, 전도부 핀이 낮은 전기적 저항값을 가지도록, M < M1 을 만족하는 재질로 구성되도록 할 수도 있다. 즉, 고분자 베이스(111)의 경도가 고정부재(120)의 경도보다 클 경우에는, 고분자 베이스(111)를 끼웠을 경우, 고분자 베이스(111)가 고정부재(120)에 가하는 상하 압력에 의해 고정부재(120)의 수평방향으로의 변형이 더욱 커지게 된다. 이로 인해 각 전도부 핀은, 고정부재(120)에 의해 좌우에서 가해지는 압력에 의해 폭이 좁아지게 되어 전기적 저항값이 더욱 커지게 되는 것이다. 이를 방지하기 위해서는 전술한 바와 같이 고분자 베이스(111)의 경도를 고정부재(120)의 경도보다 작게 함으로써, 상하 압력에 의한 고정부재(120)의 수평방향의 변형을 감소할 수 있는 것이다.
또한 고온 안정성이 필요한 이방 도전성 시트의 경우에는, 고분자 베이스(111)의 열변화에 따른 시트의 변형을 방지하기 위하여, 고정부재(120)는, 열변화율이 기 설정된 값 이하인 내열성 소재로 구성되는 것이 바람직하다. 내열성 소재는 폴리이미드, 에폭시, 우레탄, 세라믹, 탄소기반 소재, 금속소재 등과 같이 고온 안정성을 가진 소재를 사용하는 것이 좋다.
또한 유연성이 필요한 이방 도전성 시트의 경우에는 PI 필름과 같이 휘어짐이 자유로운, 즉 기 설정된 값 이상의 탄성을 가지는 소재를 고정부재(120)에 사용할 수도 있다.
도 2는 고분자 베이스와 전도부 핀이 일체화되어 이루어지는 이방 도전성 시트(200)에서, 고정부재의 일정 깊이까지 파인 고정부재 홀을 구비한 경우의 실시예를 도시한 도면이다.
도 1을 참조하여 전술한 바와 같이, 유연성이 필요한 이방 도전성 시트의 경우에는 PI 필름과 같이 휘어짐이 자유로운 소재, 즉, 기 설정된 값 이상의 탄성을 가지는 소재를 고정부재(120)에 사용할 수도 있다. 즉, 예를 들어 고분자 탄성소재, 세라믹 소재 등일 수 있다.
또한 도 1 또는 도 2의 이방 도전성 시트를 위에서 바라보면, 전도부 핀 시트(110)의 다수의 전도부 핀(112) 상부 접촉점이 어레이(array) 형태로 배열되어 있다. 이 경우, 도 2의 실시예에서는, 전도부 핀 시트의 전도부 핀이 이루는 각 열과 열 사이에, 전도부 핀이 이루는 열과 평행하고, 고정부재의 일정 깊이까지 파인 고정부재 홀(130)을 구비하고 있다. 도 2는 이러한 이방 도전성 시트를 측면에서 바라본 단면 형상을 나타낸다. 고정부재(120)가 전술한 바와 같은 탄성 소재로 구성되면서, 이러한 고정부재 홀(130)을 구비하는 경우, 화살표(1,2) 방향으로의 이방 도전성 시트의 휘어짐을 수용할 수 있게 되어, 더욱 유연성을 가지게 될 뿐만 아니라, 이방 도전성 시트의 열변화율을 최소화시킬 수 있도록 한다.
도 3은 탄성 페이스트로 구성된 전도부를 구비하는 이방 도전성 시트(300)를 도시한 도면이다.
종래 이방 도전성 시트에서 도전부는 금속 소켓이 시트 본체에 끼워진 형태이었다. 이 경우 도전부에 탄성재질이 존재하지 않아, 이방 도전성 시트에 가해지는 힘에 취약하였다. 그러나 본 발명의 이방 도전성 시트에서는 도전부(330)가 탄성을 가지는 페이스트 재질로 구성되어, 이방 도전성 시트에 가해지는 힘을 흡수하여 충격을 완화시키거나, 또는 변형을 방지할 수 있다. 도 3의 실시예에서는 탄성 페이스트(332), 예를 들어 실리콘에, 도전물질(331)이 함유된 형태의 도전부(330)가 도시되어 있다. 또한 도 3의 실시예에서는 실리콘 본체 없이 절연필름(310) 및 보호필름(310)에 도전부(330)가 형성되어 있는 이방 도전성 시트를 도시하고 있다.
도 4는 전도성을 가지는 탄성 박막이 일정 형태없이 밀집되도록 밀어넣어짐으로써 형성된 전도부를 구비하는 이방 도전성 시트(400)를 도시한 도면이다.
도 4의 이방 도전성 시트(400)는, 실리콘 본체(420), 실리콘 본체(420) 둘레에서 상기 실리콘 본체와 결합되어 상기 실리콘 본체를 지지하는 프레임(430), 프레임(430) 하부에 부착되어, 검사용 회로 기판에서의 전기적 단락 현상을 방지하는 절연필름(410), 실리콘 본체(420) 상부면에 부착되어, 피검사 디바이스가 실리콘 본체(420)와 밀착되는 경우 상기 피검사 디바이스 표면 또는 상기 실리콘 본체(420) 상부 표면으로 흐르는 누설전류를 방지하는 보호필름(440) 및, 절연필름(410) 하부에 배치되는 검사용 회로 기판으로부터, 보호필름(440) 위에 놓여지는 피검사 디바이스로 전류가 전달되는 통로인 도전부(452)를 구비한다.
프레임(430)은 금속 재질로 구성될 수도 있으나, 반드시 이에 한정되는 것은 아니며, 후술하는 실리콘 본체(420)를 지지하기 위하여 금속 이외의 다양한 경질의 소재, 예를 들어 세라믹 등으로 구성되는 것도 가능하다. 절연필름(410) 접착시, 프레임(430)이 금속인 경우에는 금속과 친화성이 있는 실란 커플링제 등을 먼저 처리해 준 후, 고분자 베이스의 접착제를 얇게 도포하여 접착할 수도 있다.
실리콘 본체(420)는 탄성을 가지는 절연성 재료로 구성되는데, 반드시 '실리콘' 소재만으로 한정되는 것은 아니며, 절연성을 띄는 에폭시, 우레탄, 합성수지, PDMS 등의 고분자 절연물, 또는 성형이 가능한 합성고무 등도 본체(420)의 소재로 사용될 수 있다. 다만, 이하에서는 이와 같은 소재들 중의 하나로 형성되는 본체(420)를, 편의상 총칭하여 '실리콘 본체(420)'로 칭하기로 하며, 실리콘 본체(420)의 소재를 '실리콘'으로 칭할 경우, 그 '실리콘'은 실리콘 본체(420)의 소재로 사용가능한 상기 소재들을 총칭하는 용어로 사용하는 것으로 한다.
도 4의 이방 도전성 시트(400)의 도전부(452)는, 도전부 홀(451)에 탄성을 가지는 전도성 박막(452)이 일정한 형태없이 밀집되도록 밀어넣어진 상태로 형성된다.
이와 같이 형성된 도전부의 전도성 박막(452)은, 기본적으로 하나의 박막으로서 전류가 흐르는 하나의 경로(one path)를 이루어 전류 전달이 이루어질 뿐만 아니라, 전술한 바와 같이 도전부 홀(451) 내에서 전도성 박막(452)이 밀집되어 구겨진 것과 같은 상태를 이룸으로써, 피검사 디바이스에 의한 가압시에, 전도성 박막 각 부분이 접촉함에 의해 전류가 흐르는 더욱 많은 도전 경로(path)를 형성하게 되어 더욱 전류 전달이 원활하게 되도록 한다.
도 5는 금속입자가 결합된 전도성 박막이 다수개의 가닥으로 수직 배열된 형태의 전도부를 구비하는 이방 도전성 시트(500)를 도시한 도면이다.
도 5의 이방 도전성 시트(500)는, 실리콘으로 구성된 실리콘 본체(520), 실리콘 본체(520) 둘레에서 상기 실리콘 본체와 결합되어 상기 실리콘 본체를 지지하는 프레임(530), 프레임(530) 하부에 부착되어, 검사용 회로 기판에서의 전기적 단락 현상을 방지하는 절연필름(510), 실리콘 본체(520) 상부면에 부착되어, 피검사 디바이스가 실리콘 본체(520)와 밀착되는 경우 상기 피검사 디바이스 표면 또는 상기 실리콘 본체(520) 상부 표면으로 흐르는 누설전류를 방지하는 보호필름(540) 및, 절연필름(510) 하부에 배치되는 검사용 회로 기판으로부터, 보호필름(540) 위에 놓여지는 피검사 디바이스로 전류가 전달되는 통로인 도전부(550)를 구비한다.
도 5에서의 도전부(550)는, 도전부 홀(551)에 길이를 가지는 도전물질이 수직으로 배열된 형태로 구성된다. 이러한 도전물질의 길이는 도전부 홀의 길이 이하의 길이를 가진다. 특히 도 5의 실시예에서 길이를 가지는 도전물질은, 전도성 박막(552)이고, 이와 같은 전도성 박막(552)이 상부 접촉점부터 하부 접촉점까지 수직으로 배열된 형태로 이루어진다. 또한 도 5의 실시예에서는, 전도성 박막(552)에 금속입자(553)가 부착된 형태를 이루어 더욱 전기 전도성이 좋게 된다.
이와 같이 금속입자(553)가 부착된 전도성 박막(552) 하나가 도전부 홀(551) 내에서 상부 접촉점부터 하부 접촉점까지 하나의 가닥을 이루게 할 수도 있고, 금속입자(553)가 부착된 짧은 길이의 전도성 박막(552) 다수개가 도전부 홀(551) 내에서 상부 접촉점부터 하부 접촉점까지 수직으로 연결된 하나의 가닥을 이루게 할 수도 있다. 또한 각 도전부 홀(551)에는 이와 같이 이루어진 금속입자(553)가 부착된 전도성 박막(552) 가닥은 하나가 구비되거나, 또는 다수개의 가닥이 배열될 수도 있다. 도 5의 이방 도전성 시트(500)에서는 다수개의 가닥(550)이 각 도전부 홀(551) 내에 배치된 실시예를 나타낸다.
도 6은 전도성 와이어가 다수개의 가닥으로 수직 배열된 형태의 전도부를 구비하는 이방 도전성 시트(600)를 도시한 도면이다.
도 6은, 도 5의 경우와 유사하나, 도전부를 이루는 물질의 형태 및 재질이 다르다. 즉 도 5의 경우는 길이를 가지는 도전물질(550)이, 금속입자(553)가 부착된 평평한 형태의 전도성 박막(552)이며, 도 6에서는 실과 같은 형태의 전도성 와이어(650)이다.
도 5와 마찬가지로, 전도성 와이어(650) 하나가 도전부 홀(651) 내에서 상부 접촉점부터 하부 접촉점까지 하나의 가닥을 이루게 할 수도 있고, 전도성 와이어(650) 다수개가 도전부 홀(651) 내에서 상부 접촉점부터 하부 접촉점까지 수직으로 연결된 하나의 가닥을 이루게 할 수도 있다. 또한 각 도전부 홀(651)에는 이와 같이 이루어진 전도성 와이어(650) 가닥은 하나가 구비되거나, 또는 다수개의 가닥이 배열될 수도 있다. 도 6의 이방 도전성 시트(600)에서는 다수개의 가닥(650)이 각 도전부 홀(651) 내에 배치된 실시예를 나타낸다.
도 7은 도 5 및 도 6의 이방 도전성 시트(500,600)를 제조하는 방법의 순서도를 도시한 도면이다.
먼저 피검사 디바이스과 접촉하는 상면에 보호필름(540,640)이 부착되고, 검사용 회로 기판과 접촉하는 하면에 절연필름(510,610)이 부착되며, 프레임(530,630)에 의해 지지되는 실리콘 본체(520,620)에, 상기 검사용 회로 기판으로부터 상기 피검사 디바이스로 전류가 흐르는 도전부가 형성될 다수의 도전부 홀(551,651)을 형성시킨다. 여기까지의 과정을 '이방 전도성 시트 본체 형성 단계'(S701)라 칭하기로 한다.
이후, 길이를 가지는 도전물질(550,650) 위에 평판형의 몰드(20)를 위치시킨다(S702, 도 5 및 도 6의 (a)). 이때 도 5에서의 길이를 가지는 도전물질(550)은 금속입자(553)가 결합된 전도성 박막(552)을 의미하며, 도 6에서의 길이를 가지는 도전물질(650)은 전도성 와이어(650)를 의미한다.
평판형 몰드(20) 위에 자석(10)을 배치하여, 평판형 몰드(20) 하면의, 각 도전부 홀(551,651)에 대응하는 위치에, 상기 평판형 몰드(20)와 수직인 형태로 일자형의 도전물질(550,650) 가닥을 형성한다(S703, 도 5 및 도 6의 (b)). 이와 같이 각 도전부 홀(551,651)에 대응하는 위치에, 도전물질(550,650) 가닥을 평판형 몰드(20)에 수직으로 형성하기 위해, 평판형 몰드(20)에는 자기장을 통과시키는 자성물질부(21)와 자기장을 통과시키지 않는 비자성물질부(22)가 구비된다. 즉, 도전물질(550,650) 가닥이 평판형 몰드(20)에 수직으로 형성될 지점에는 평판형 몰드(20)의 자성물질부(21)가 위치하고, 도전물질(550,650) 가닥이 형성되지 않을 지점에는 평판형 몰드(20)의 비자성물질부(22)가 위치하게 된다. 또는 도전물질(550,650) 가닥을, 자성물질부(21)의 자기력에 의하지 아니하고, 평판형 몰드(20)에 수직으로 각각 개별적으로 삽입하여 넣는 방법을 사용할 수도 있다.
이와 같이 도전물질(550,650) 가닥이 평판형 몰드 하부에 수직으로 형성된 상태에서, 자석(10), 상기 평판형 몰드(20) 및, 상기 평판형 몰드 하면에 형성된 도전물질 가닥의 어레이(550,650)를 일체로(도 5 및 도 6의 (b)) 상기 단계 S701에서 형성한 이방 전도성 시트 본체 위로 이동하여, 상기 각 도전물질 가닥을, 대응하는 각 도전부 홀 위에 위치시키고(S704), 각 도전물질 가닥을, 대응하는 각 도전부 홀(551,651)에 삽입시킨 후(S705), 자석(10) 및 상기 평판형 몰드(20)를 제거하여, 본 발명의 이방 도전성 시트(500,600, 도 5 및 도 6의 (c))를 최종 형성하게 된다(S706).
도 8은 전도성을 가지는 다공성 형태의 물질(854)이 실리콘과 함께 삽입되어 형성된 전도부를 구비하는 이방 도전성 시트(800)를 도시한 도면이고, 도 9는 도 8의 다공성 형태의 물질(854)에 전도성 입자(855)가 고르게 분산 결합되어 형성된 전도부를 구비하는 이방 도전성 시트(900)를 도시한 도면이다.
도 8의 실시예가 도 5 및 도 6과 다른 점은 전도부의 구성이다. 즉, 도 8에서의 전도부는, 도전부 홀(851)에 전도성을 가지는 다공성 형태의 물질(854)이 실리콘과 함께 삽입되어 이루어진다.
이방 도전성 시트의 전도부는, 피검사 회로의 미세화로 인하여 더욱 작게 만드는 것이 필요하다. 그러나 이를 위해 탄성 절연체와 금속입자가 혼합된 형태의 도전부에서 금속입자를 줄이게 된다면, 도전부의 저항이 크게 증가하여 피검사 디바이스에 대한 검사시 문제가 발생한다. 도 8의 실시예는 이와 같은 경우의 문제점을 개선한 것으로서, 전도성을 가지는 다공성 물질을 도전물질로 사용함으로써 매우 많은 전류 경로(path)를 확보하게 됨으로써, 좁은 공간에서도 높은 도전 효율을 가질 수 있는 장점이 있다. 또한 실리콘에 금속입자를 첨가하는 경우에 비해 도전입자의 손상이 적은 장점이 있다.
도 9의 실시예에서는 도 8의 다공성 물질(854)에, 전도성 입자(855)가 고르게 분산되어 결합되어 있어, 더욱 높은 도전 효율을 갖게 된다. 예를 들어 금도금이 되어 있는 다공성 물질(854)에 금속입자(855)를 고르게 분산시켜 다공성 물질의 공간 사이로 침투할 수 있도록 한다. 단, 금속입자(855)는, 다공성 물질(854)을 포함하는 실리콘과 같은 탄성 절연부와 혼합한 것이 아니고, 전도성 고분자 페이스트를 코팅처리한 물질을 합성하여 사용하며, 이를 다공성 물질(854)에 고르게 분산시킨 후, 다공성 물질(854)을 잘게 부수어 도전부 홀에 충진시키게 된다.
100,200: 이방 도전성 시트
110: 전도부 핀 시트
111: 전도부 핀 시트의 고분자 베이스
112: 전도부 핀 시트의 전도부 핀
120: 고정부재
121: 전도부 홀(hole)
130: 고정부재 홀
1,2: 이방 도전성 시트의 휘어짐 방향
300: 이방 도전성 시트
310: 절연필름
320: 보호필름
330: 도전부
331: 도전물질
332: 도전물질이 포함된 탄성페이스트
400: 이방 도전성 시트
410: 절연필름
420: 실리콘 본체
430: 프레임
440: 보호필름
451: 도전부 홀
452: 전도성 박막
453: 도금처리된 접촉부
10: 자석
20: 평판형 몰드
21: 평판형 몰드에서 자성물질부
22: 평판형 몰드에서 비자성물질부
500: 이방 도전성 시트
510: 절연필름
520: 실리콘 본체
530: 프레임
540: 보호필름
550: 금속입자와 결합된 전도성 박막
551: 도전부 홀
552: 전도성 박막
553: 금속입자
600: 이방 도전성 시트
610: 절연필름
620: 실리콘 본체
630: 프레임
640: 보호필름
650: 전도성 와이어(wire)
651: 도전부 홀
800: 이방 도전성 시트
810: 절연필름
820: 실리콘 본체
830: 프레임
840: 보호필름
851: 도전부 홀
852: 피검사 디바이스 접촉전극
853: 검사용 회로 기판 접촉전극
854: 다공성 형태의 전도성 물질
855: 전도성 입자가 분산 결합된 다공성 형태의 전도성 물질
900: 이방 도전성 시트

Claims (18)

  1. 고분자 베이스와 전도부 핀이 일체화 된 이방 도전성 시트로서,
    일정 두께를 가지는 판형의 고분자 베이스 및, 상기 고분자 베이스를 관통하여 상기 고분자 베이스와 수직하게 고정 설치된, 피검사 디바이스 검사를 위한 다수의 전도부 핀을 구비하는 전도부 핀 시트; 및,
    상기 다수의 전도부 핀이 삽입될 전도부 홀을 구비하는 고정부재
    를 포함하고,
    상기 고정부재의 각 전도부 홀에 상기 전도부 핀 시트의 각 전도부 핀이 삽입되어 형성되는, 고분자 베이스와 전도부 핀 일체형 이방 도전성 시트.
  2. 청구항 1에 있어서,
    상기 고분자 베이스의 경도를 N, 상기 고정부재의 경도를 N1이라 할 경우,
    상기 고정부재는,
    상기 전도부 핀 시트의 하중을 감소시키도록, N > N1 을 만족하는 재질로 구성되는 것
    을 특징으로 하는 고분자 베이스와 전도부 핀 일체형 이방 도전성 시트.
  3. 청구항 1에 있어서,
    상기 고분자 베이스의 경도를 M, 상기 고정부재의 경도를 M1이라 할 경우,
    상기 고정부재는,
    상하 압력에 따른 변형에 의하여 상기 고정부재가 각 전도부 핀의 좌우에 가하게 되는 수평 압력을 작게함으로써, 전도부 핀이 낮은 전기적 저항값을 가지도록, M < M1 을 만족하는 재질로 구성되는 것
    을 특징으로 하는 고분자 베이스와 전도부 핀 일체형 이방 도전성 시트.
  4. 청구항 1에 있어서,
    고분자베이스의 열변화에 따른 시트의 변형을 방지하기 위하여,
    상기 고정부재는,
    열변화율이 기 설정된 값 이하인 내열성 소재로 구성되는 것
    을 특징으로 하는 고분자 베이스와 전도부 핀 일체형 이방 도전성 시트.
  5. 청구항 1에 있어서,
    상기 전도부 핀 시트의 전도부 핀이 이루는 각 열과 열 사이에는,
    상기 전도부 핀이 이루는 열과 평행하고, 상기 고정부재의 일정 깊이까지 파임으로써 상기 고정부재의 휘어짐을 견디며, 이방 도전성 시트의 열변화율을 최소화시킬 수 있도록 해 주는 고정부재 홀을 구비하는 것
    을 특징으로 하는 고분자 베이스와 전도부 핀 일체형 이방 도전성 시트.
  6. 이방 도전성 시트로서,
    실리콘 본체;
    상기 실리콘 본체와 결합되어 상기 실리콘 본체를 지지하는 프레임;
    상기 검사용 회로 기판으로부터, 상기 피검사 디바이스로 전류가 전달되는 통로인 도전부
    를 포함하고,
    상기 도전부는,
    도전부 홀에 전도성을 가지는 탄성 박막을 일정 형태없이 밀집되도록 밀어넣음으로써, 피검사 디바이스에 의한 가압시에 다수의 도전 경로(path)를 형성하도록 구성된,
    이방 도전성 시트.
  7. 이방 도전성 시트로서,
    실리콘 본체;
    상기 실리콘 본체와 결합되어 상기 실리콘 본체를 지지하는 프레임;
    상기 검사용 회로 기판으로부터, 상기 피검사 디바이스로 전류가 전달되는 통로인 도전부
    를 포함하고,
    상기 도전부는,
    도전부 홀에, 도전부 홀의 길이 이하의 길이를 가지는 도전물질이 수직으로 배열된 형태인,
    이방 도전성 시트.
  8. 청구항 7에 있어서,
    상기 길이를 가지는 도전물질은,
    전도성 박막이고,
    상기 전도성 박막은,
    하나 또는 다수개가 수직으로 연결되어 하나의 가닥을 이루고, 각 도전부마다 하나 또는 둘 이상의 가닥으로 형성되며,
    상기 각 전도성 박막에는 금속입자가 더 결합되어 있는 것
    을 특징으로 하는 이방 도전성 시트.
  9. 청구항 7에 있어서,
    상기 길이를 가지는 도전물질은,
    전도성 와이어(wire)이고,
    상기 전도성 와이어는,
    하나 또는 다수개가 수직으로 연결되어 하나의 가닥을 이루고, 각 도전부마다 하나 또는 둘 이상의 가닥으로 형성되는 것
    을 특징으로 하는 이방 도전성 시트.
  10. 청구항 6 또는 청구항 7에 있어서,
    상기 프레임 하부 및 상기 실리콘 본체 하부에 부착되어, 검사용 회로 기판에서의 전기적 단락 현상을 방지하는 절연필름
    을 더 포함하는 것을 특징으로 하는 이방 도전성 시트.
  11. 청구항 6 또는 청구항 7에 있어서,
    상기 실리콘 본체 상부 표면에 부착되어, 피검사 디바이스가 실리콘 본체와 밀착되는 경우 상기 피검사 디바이스 표면 또는 상기 실리콘 본체 상부 표면으로 흐르는 누설전류를 방지하는 보호필름
    을 더 포함하는 것을 특징으로 하는 이방 도전성 시트.
  12. 청구항 7의 이방 도전성 시트를 제조하는 방법으로서,
    (a) 피검사 디바이스과 접촉하는 상면에 보호필름이 부착되고, 검사용 회로 기판과 접촉하는 하면에 절연필름이 부착되며, 프레임에 의해 지지되는 실리콘 본체에, 상기 검사용 회로 기판으로부터 상기 피검사 디바이스로 전류가 흐르는 도전부가 형성될 다수의 도전부 홀을 형성시키는 단계;
    (b) 길이를 가지는 도전물질 위에 평판형의 몰드를 위치시키는 단계;
    (c) 상기 평판형 몰드 위에 자석을 배치하여, 상기 평판형 몰드 하면의, 상기 각 도전부 홀에 대응하는 위치에, 상기 평판형 몰드와 수직인 형태로 일자형의 도전물질 가닥을 형성하는 단계;
    (d) 상기 단계(c)에서 상기 자석, 상기 평판형 몰드 및, 상기 평판형 몰드 하면에 형성된 도전물질 가닥의 어레이를 일체로 상기 단계(a)의 실리콘 본체 위로 이동하여, 상기 각 도전물질 가닥이, 대응하는 각 도전부 홀 위에 위치되는 단계;
    (e) 상기 각 도전물질 가닥이, 대응하는 각 도전부 홀에 삽입되는 단계; 및
    (f) 상기 평판형 몰드 및 자석을 제거하는 단계
    를 포함하는, 이방 도전성 시트 제조방법.
  13. 청구항 12에 있어서,
    상기 길이를 가지는 도전물질은,
    전도성 박막이고,
    상기 전도성 박막은,
    하나 또는 다수개가 수직으로 연결되어 하나의 일자형 가닥을 이루고, 각 도전부마다 하나 또는 둘 이상의 가닥으로 형성되며,
    상기 각 전도성 박막에는 금속입자가 더 결합되어 있는 것
    을 특징으로 하는, 이방 도전성 시트 제조방법.
  14. 청구항 12에 있어서,
    상기 길이를 가지는 도전물질은,
    전도성 와이어(wire)이고,
    상기 전도성 와이어는,
    하나 또는 다수개가 수직으로 연결되어 하나의 일자형 가닥을 이루고, 각 도전부마다 하나 또는 둘 이상의 가닥으로 형성되는 것
    을 특징으로 하는, 이방 도전성 시트 제조방법.
  15. 다공성 형태의 도전물질을 이용한 이방 도전성 시트로서,
    실리콘 본체;
    상기 실리콘 본체와 결합되어 상기 실리콘 본체를 지지하는 프레임;
    상기 검사용 회로 기판으로부터, 상기 피검사 디바이스로 전류가 전달되는 통로인 도전부
    를 포함하고,
    상기 도전부는,
    전도성을 가지는 다공성 형태의 물질이 실리콘과 함께 삽입되어 이루어지는,
    다공성 형태의 도전물질을 이용한 이방 도전성 시트.
  16. 청구항 15에 있어서,
    상기 전도성을 가지는 다공성 형태의 물질에는,
    전도성 입자가 고르게 분산되어 결합되어 있는 것
    을 특징으로 하는 다공성 형태의 도전물질을 이용한 이방 도전성 시트.
  17. 청구항 15에 있어서,
    상기 프레임 하부에 및 상기 실리콘 본체 하부에 부착되어, 검사용 회로 기판에서의 전기적 단락 현상을 방지하는 절연필름
    을 더 포함하는 것을 특징으로 하는 다공성 형태의 도전물질을 이용한 이방 도전성 시트.
  18. 청구항 15에 있어서,
    상기 실리콘 본체 상부 표면에 부착되어, 피검사 디바이스가 실리콘 본체와 밀착되는 경우 상기 피검사 디바이스 표면 또는 상기 실리콘 본체 상부 표면으로 흐르는 누설전류를 방지하는 보호필름
    을 더 포함하는 것을 특징으로 하는 다공성 형태의 도전물질을 이용한 이방 도전성 시트.
KR1020160145734A 2016-11-03 2016-11-03 이방 도전성 시트 KR20180049839A (ko)

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