KR20180047150A - Display device and its driving method - Google Patents

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Abstract

The present invention relates to a display device and a driving method thereof which prevent screen quality degradation such as DC afterimages or the like even if polarity information supplied from a timing controller is not present. According to the present invention, each of a plurality of source drive ICs uses a polarity signal to periodically change a polarity of a data voltage if a lock signal determining whether each of the plurality of source drive ICs normally receives data is in a low logic level for a prescribed period of time or longer. An embodiment of the present invention generates a polarity signal even if polarity information supplied from a timing controller is not present. Accordingly, the polarity of the data voltage can be changed. Accordingly, the display device prevents screen quality degradation such as DC afterimages or the like.

Description

표시 장치 및 이의 구동 방법{DISPLAY DEVICE AND ITS DRIVING METHOD}DISPLAY DEVICE AND ITS DRIVING METHOD [0002]

본 발명의 일 예는 표시 장치 및 이의 구동 방법에 관한 것이다.One example of the present invention relates to a display device and a driving method thereof.

정보화 사회에서 시각 정보를 영상 또는 화상으로 표시하기 위한 표시 장치(Display Device) 분야에서 관련 기술이 많이 개발되고 있다. 표시 장치는 화상을 표시하는 화소들이 마련된 표시영역과 표시영역의 외곽에 배치되어 화상을 표시하지 않는 비표시 영역을 갖는 표시 패널, 화소들에 게이트 신호를 입력하는 게이트 구동부, 화소들에 데이터 전압을 입력하는 복수의 소스 드라이브 집적 회로(Integrated Circuit, 이하 "IC"라 한다), 및 게이트 구동부와 복수의 소스 드라이브 IC들을 제어하는 신호를 입력하는 타이밍 컨트롤러(Timing Controller)를 포함한다.BACKGROUND ART [0002] A lot of related technologies are being developed in the field of display devices for displaying visual information as images or images in an information society. The display device includes a display panel having a display area provided with pixels for displaying an image and a non-display area disposed at a periphery of the display area and not displaying an image, a gate driver for inputting a gate signal to the pixels, A plurality of source drive integrated circuits (hereinafter referred to as "ICs ") to be input, and a timing controller for inputting signals for controlling gate drive units and a plurality of source drive ICs.

소스 드라이브 IC는 타이밍 컨트롤러로부터 정상적으로 디지털 비디오 데이터를 수신하기 위하여 디지털 비디오 데이터를 수신한 후, 다음 디지털 비디오 데이터를 수신할 준비를 하는 시간인 잠금 기간(Locking Time)이 필요하다. 잠금 기간은 전원 노이즈(Power Noise) 유입이 이루어지는 경우 등 비정상적인(Abnormal) 환경에서는 오래 지속될 수도 있다.The source drive IC needs a Locking Time, which is the time to prepare for receiving the next digital video data after receiving the digital video data in order to normally receive the digital video data from the timing controller. The lockout period may last long in an abnormal environment, such as when a power noise is introduced.

구체적인 하나의 경우로서, 종래의 EPI 패킷 프로토콜(Embedded Clock Point to Point Packet Protocol) 전송 환경에서는 정상적인 디지털 비디오 데이터의 송수신이 불가능할 경우, 락(LOCK) 신호가 로우 로직 레벨로 되고, 이를 이용하여 소스 드라이브 IC에서 타이밍 컨트롤러로 피드백(Feedback) 정보가 전송된다.In a specific case, when normal digital video data transmission / reception is impossible in the conventional EPI packet transmission protocol environment, the LOCK signal is set to a low logic level, Feedback information is sent from the IC to the timing controller.

락 신호가 로우 로직 레벨인 경우, 타이밍 컨트롤러는 소스 드라이브 IC의 클럭 데이터 복원(Clock Data Revovery, CDR)을 통한 재잠금(Re-Locking)을 위하여 제 1 페이즈(Phase-Ⅰ) 클럭 패턴을 전송하게 된다. 이 경우, 더 이상 디지털 비디오 데이터의 전송은 이루어지지 않는다.When the lock signal is at a low logic level, the timing controller transmits a first phase (Phase-I) clock pattern for re-locking through the clock data recovery (CDR) of the source drive IC do. In this case, the digital video data is no longer transferred.

이 경우, 잠금 기간 직전에 저장된 디지털 비디오 데이터에 기초하여 특정 데이터 전압의 출력은 가능하다. 그러나, 출력되는 데이터 전압에 대한 극성(Polarity) 정보가 없기 때문에, 직류(DC) 전압이 출력된다.In this case, it is possible to output a specific data voltage based on the digital video data stored immediately before the lock period. However, since there is no polarity information on the output data voltage, a direct current (DC) voltage is output.

구체적으로, 소스 드라이브 IC는 출력 극성에 대한 결정을 타이밍 컨트롤러로부터 입력되는 극성 정보에 따른다. 하지만, 상술한 제 1 페이즈(Phase-Ⅰ)클럭 패턴과 같은 구간에서는 극성 정보가 전송되지 않는다. 극성 정보가 없는 경우, 소스 드라이브 IC의 출력은 임의의 특정한 극성으로 고정된다. 이에 따라, 표시 패널에 직류 전압이 지속적으로 충전(Charging)되어 DC 잔상 등과 같은 화면 품질 저하를 야기할 수 있다.Specifically, the source drive IC depends on the polarity information input from the timing controller to determine the output polarity. However, the polarity information is not transmitted in the same period as the above-described first phase (Phase-I) clock pattern. In the absence of polarity information, the output of the source drive IC is fixed at any particular polarity. As a result, the DC voltage is constantly charged in the display panel, which may cause deterioration of the screen quality such as a DC afterimage.

본 발명의 일 예는 타이밍 컨트롤러로부터 공급되는 극성 정보가 없는 경우에도 DC 잔상 등과 같은 화면 품질 저하가 발생하지 않는 표시 장치 및 이의 구동 방법을 제공하고자 한다.An example of the present invention is to provide a display device and a driving method thereof that do not cause deterioration of screen quality such as a DC afterglow, even when there is no polarity information supplied from a timing controller.

본 발명의 표시 장치는 화상을 표시하는 표시 패널, 표시 패널에 데이터 전압을 공급하는 복수의 소스 드라이브 IC들, 및 복수의 소스 드라이브 IC들에 디지털 비디오 데이터와 데이터 구동부 제어 신호를 공급하는 타이밍 컨트롤러를 포함한다.A display device of the present invention includes a display panel for displaying an image, a plurality of source drive ICs for supplying data voltages to the display panel, and a timing controller for supplying digital video data and a data driver control signal to the plurality of source drive ICs .

본 발명의 표시 장치의 구동 방법은 타이밍 컨트롤러가 복수의 소스 드라이브 IC들에 디지털 비디오 데이터와 데이터 구동부 제어 신호를 공급하는 단계, 소스 드라이브 IC들이 표시 패널에 데이터 전압을 공급하는 단계, 및 표시 패널에서 화상을 표시하는 단계를 포함한다.A method of driving a display device according to the present invention is characterized in that the timing controller supplies digital video data and a data driver control signal to a plurality of source drive ICs, the source drive ICs supply a data voltage to the display panel, And displaying the image.

본 발명의 복수의 소스 드라이브 IC들 각각은 복수의 소스 드라이브 IC들 각각의 정상적인 데이터 수신 여부를 판단하는 락 신호가 일정 기간 이상 로우 로직 레벨인 경우, 극성 신호를 이용하여 데이터 전압의 극성을 주기적으로 변경시킨다.Each of the plurality of source drive ICs according to the present invention periodically outputs the polarity of the data voltage using the polarity signal when the lock signal for determining whether or not normal data is received by each of the plurality of source drive ICs is at a logic level lower than a predetermined period Change it.

본 발명의 일 예는 타이밍 컨트롤러로부터 공급되는 극성 정보가 없는 경우에도 자체적으로 극성 신호를 생성하고, 이에 따라 데이터 전압의 극성을 변경시킬 수 있다. 이에 따라, 본 발명에 따른 표시 장치는 DC 잔상 등과 같은 화면 품질 저하가 발생하지 않는다.One example of the present invention is to generate a polarity signal by itself even when there is no polarity information supplied from the timing controller, thereby changing the polarity of the data voltage. Thus, the display device according to the present invention does not cause deterioration of screen quality such as a DC afterimage or the like.

도 1은 본 발명의 일 예에 따른 표시 장치가 액정 표시 장치인 경우의 평면도이다.
도 2는 본 발명의 일 예에 따른 표시 장치가 액정 표시 장치인 경우의 화소를 상세히 보여주는 회로도이다.
도 3은 본 발명의 제 1 실시예에 따른 소스 드라이브 IC의 일 예를 나타내는 회로도이다.
도 4는 본 발명의 제 2 실시예에 따른 소스 드라이브 IC의 다른 예를 나타내는 회로도이다.
도 5는 본 발명의 일 예에 따른 표시 장치의 락 신호, 디지털 비디오 데이터, 및 극성 신호의 파형도이다.
도 6은 본 발명의 일 예에 따른 표시 장치의 구동 방법의 흐름도이다.1 is a plan view of a liquid crystal display device according to an exemplary embodiment of the present invention.
2 is a circuit diagram showing a pixel in a case where the display device according to an exemplary embodiment of the present invention is a liquid crystal display device in detail.
3 is a circuit diagram showing an example of a source drive IC according to the first embodiment of the present invention.
4 is a circuit diagram showing another example of the source drive IC according to the second embodiment of the present invention.
5 is a waveform diagram of a lock signal, digital video data, and polarity signals of a display device according to an example of the present invention.
6 is a flowchart of a method of driving a display device according to an embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.Where the terms "comprises," "having," "consisting of," and the like are used in this specification, other portions may be added as long as "only" is not used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, if the temporal relationship is described by 'after', 'after', 'after', 'before', etc., May not be continuous unless they are not used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.The first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.

"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다. The terms "X-axis direction "," Y-axis direction ", and "Z-axis direction" should not be construed solely by the geometric relationship in which the relationship between them is vertical, It may mean having directionality.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. It should be understood that the term "at least one" includes all possible combinations from one or more related items. For example, the meaning of "at least one of the first item, the second item and the third item" means not only the first item, the second item or the third item, but also the second item and the second item among the first item, May refer to any combination of items that may be presented from more than one.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other, partially or wholly, technically various interlocking and driving, and that the embodiments may be practiced independently of each other, It is possible.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 일 예에 따른 표시 장치는 데이터 전압이 정극성(Positive Polarity)과 부극성(Negative Polarity)을 가지며, 하나의 프레임(Frame) 내에서 또는 프레임마다 주기적으로 극성이 바뀌면서 데이터 전압이 공급되는 인버전(Inversion) 방식의 표시 장치에 적용할 수 있다. 이러한 표시 장치 중에서는 액정 표시 장치(Liquid Crystal Display, LCD)가 대표적이므로, 이하에서는 본 발명의 일 예에 따른 표시 장치가 액정 표시 장치인 경우를 중심으로 설명하기로 한다.A display device according to an exemplary embodiment of the present invention has a positive polarity and a negative polarity in a data voltage, and a data voltage is supplied in one frame or periodically with a polarity change for each frame The present invention can be applied to an inversion display device. Among these display devices, a liquid crystal display (LCD) is a typical example. Therefore, the following description will focus on the case where the display device according to an exemplary embodiment of the present invention is a liquid crystal display device.

도 1은 본 발명의 일 예에 따른 표시 장치가 액정 표시 장치인 경우의 평면도이다. 도 1에서 설명의 편의를 위해 제1 수평 축 방향(X)은 게이트 라인과 나란한 방향이고, 제2 수평 축 방향(Y)은 데이터 라인과 나란한 방향이며, 수직 축 방향(Z)은 표시 장치의 두께(또는 높이) 방향인 것을 중심으로 설명하였다.1 is a plan view of a liquid crystal display device according to an exemplary embodiment of the present invention. 1, the first horizontal axis direction X is a direction parallel to the gate lines, the second horizontal axis direction Y is a direction parallel to the data lines, and the vertical axis direction Z is a direction Thickness (or height) direction.

본 발명의 일 예에 따른 표시 장치는 표시 패널(110), 게이트 구동부(120), 소스 드라이브 집적회로(integrated circuit, 이하 "IC"라 칭함)(131), 연성 회로 필름(140), 제어 인쇄회로기판(Control Printed Circuit Board, C-PCB)(150), 및 타이밍 컨트롤러(Timing Controller, Tcon)(160)를 포함한다.A display device according to an exemplary embodiment of the present invention includes a display panel 110, a gate driver 120, a source driver integrated circuit (IC) 131, a flexible circuit film 140, A control printed circuit board (C-PCB) 150, and a timing controller (Tcon) 160.

표시 패널(110)은 박막 트랜지스터 기판(111), 대향 기판(112), 및 박막 트랜지스터 기판(111)과 대향 기판(112) 사이에 개재된 액정층을 포함한다. 박막 트랜지스터 기판(111)은 서로 교차하여 배치된 복수의 게이트 라인과 복수의 데이터 라인을 포함한다.The display panel 110 includes a thin film transistor substrate 111, a counter substrate 112 and a liquid crystal layer interposed between the thin film transistor substrate 111 and the counter substrate 112. The thin film transistor substrate 111 includes a plurality of gate lines and a plurality of data lines arranged to cross each other.

복수의 게이트 라인은 박막 트랜지스터 기판(111)의 제1 수평 축 방향(X)을 따라 길게 연장되고, 제1 수평 축 방향(X)과 수평 교차하는 제2 수평 축 방향(Y)을 따라 일정한 간격으로 이격된다. 복수의 데이터 라인은 복수의 게이트 라인과 교차하고, 제2 수평 축 방향(Y)을 따라 길게 연장되고, 제1 수평 축 방향(X)을 따라 일정한 간격으로 이격된다.The plurality of gate lines extend along the first horizontal axis direction X of the thin film transistor substrate 111 and extend at regular intervals along the second horizontal axis direction Y crossing the first horizontal axis direction X . The plurality of data lines intersect the plurality of gate lines, extend long along the second horizontal axis direction Y, and are spaced apart at regular intervals along the first horizontal axis direction X. [

도 2는 본 발명의 일 예에 따른 표시 장치가 액정 표시 장치인 경우의 화소(P)를 상세히 보여주는 회로도이다. 도 2에서는 설명의 편의를 위해 제j(j는 1≤j≤q을 만족하는 양의 정수) 데이터 라인(DLj), 및 제j 공통 라인(Lj)에 접속된 화소(P)만을 도시하였다.2 is a circuit diagram showing a pixel P in detail when the display device according to an exemplary embodiment of the present invention is a liquid crystal display device. In FIG. 2, only the data line DLj and the pixel P connected to the j-th common line Lj are shown for j (j is a positive integer satisfying 1? J? Q) for convenience of explanation.

화소(P)들은 데이터 라인(DLj)들과 게이트 라인(GLk)들의 교차부들에 각각 배치된다. 화소(P)들 각각은 데이터 라인(DLj)과 게이트 라인(GLk)에 연결된다. 화소(P)들 각각은 박막 트랜지스터(T), 화소 전극(PE), 공통 전극(CE), 액정층(LC) 및 스토리지 커패시터(Cst)를 포함한다. 박막 트랜지스터(T)는 게이트 라인(GLk)의 게이트 신호에 의해 턴-온된다. 턴-온된 박막 트랜지스터(T)는 데이터 라인(DLj)의 데이터 전압을 화소 전극(PE)에 공급한다. 공통 전극(CE)은 공통 라인(Lj)에 연결되어 공통 라인(Lj)으로부터 공통 전압을 공급받는다.The pixels P are arranged at the intersections of the data lines DLj and the gate lines GLk, respectively. Each of the pixels P is connected to the data line DLj and the gate line GLk. Each of the pixels P includes a thin film transistor T, a pixel electrode PE, a common electrode CE, a liquid crystal layer LC, and a storage capacitor Cst. The thin film transistor T is turned on by the gate signal of the gate line GLk. The turn-on thin film transistor T supplies the data voltage of the data line DLj to the pixel electrode PE. The common electrodes CE are connected to the common line Lj and are supplied with a common voltage from the common line Lj.

화소(P)들 각각은 화소 전극(PE)에 공급된 데이터 전압과 공통 전극(CE)에 공급된 공통 전압의 전위차에 의해 발생한 전계에 의해 액정층(LC)의 액정을 구동한다. 전계의 유무와 전계의 세기에 따라 액정의 배열이 변화하여, 백라이트 유닛으로부터 입사되는 광의 투과량을 조정할 수 있다. 그 결과, 화소(P)들은 데이터 전압에 따른 계조를 갖는 화상을 표시할 수 있다. 스토리지 커패시터(Cst)는 화소 전극(PE)과 공통 전극(CE) 사이에 배치된다. 스토리지 커패시터(Cst)는 화소 전극(PE)과 공통 전극(CE) 간의 전위차를 일정하게 유지한다.Each of the pixels P drives the liquid crystal of the liquid crystal layer LC by an electric field generated by a potential difference between a data voltage supplied to the pixel electrode PE and a common voltage supplied to the common electrode CE. The arrangement of liquid crystals changes according to the presence or absence of an electric field and the intensity of an electric field, and the amount of light transmitted from the backlight unit can be adjusted. As a result, the pixels P can display an image having a gradation corresponding to the data voltage. The storage capacitor Cst is disposed between the pixel electrode PE and the common electrode CE. The storage capacitor Cst maintains a constant potential difference between the pixel electrode PE and the common electrode CE.

공통 전극(CE)은 TN(Twisted Nematic) 모드 또는 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식에서는 대향 기판(112) 상에 배치된다. 공통 전극은 IPS(In Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식에서는 화소 전극(PE)과 함께 박막 트랜지스터 기판(111) 상에 배치된다. 표시 패널(110)의 액정 모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정 모드로도 구현될 수 있다.The common electrode CE is disposed on the counter substrate 112 in a vertical field driving system such as a TN (Twisted Nematic) mode or a VA (Vertical Alignment) mode. The common electrode is disposed on the thin film transistor substrate 111 together with the pixel electrode PE in a horizontal electric field driving method such as an IPS (In Plane Switching) mode or an FFS (Fringe Field Switching) mode. The liquid crystal mode of the display panel 110 may be implemented in any liquid crystal mode as well as the TN mode, the VA mode, the IPS mode, and the FFS mode described above.

박막 트랜지스터 기판(111)은 표시 영역(DA)과 비표시 영역을 포함한다. 표시 영역(DA)에는 게이트 라인들과 데이터 라인들이 서로 교차하여 배치된다. 게이트 라인들과 데이터 라인들의 교차영역들은 각각 화소영역을 정의한다.The thin film transistor substrate 111 includes a display region DA and a non-display region. In the display area DA, the gate lines and the data lines are arranged to cross each other. The intersection regions of the gate lines and the data lines define a pixel region, respectively.

비표시 영역은 표시 영역(DA)의 외곽에 배치된다. 보다 구체적으로, 비표시 영역은 박막 트랜지스터 기판(111)에서 표시 영역(DA)을 제외한 나머지 영역을 의미한다. 예를 들어, 비표시 영역은 박막 트랜지스터 기판(111)의 상하좌우 테두리 부분일 수 있다. 대향 기판(112)은 블랙 매트릭스(black matrix)와 컬러 필터(color filter) 등을 포함한다. 컬러 필터들은 블랙 매트릭스에 의해 가려지지 않는 개구부에 배치될 수 있다. 표시 패널(110)이 COT(Color filter On TFT) 구조를 갖는 경우, 블랙 매트릭스와 컬러 필터들은 박막 트랜지스터 기판(111)에 배치될 수 있다.The non-display area is disposed at the outer periphery of the display area DA. More specifically, the non-display region means the remaining region of the thin film transistor substrate 111 excluding the display region DA. For example, the non-display region may be the upper, lower, left, and right edge portions of the thin film transistor substrate 111. The counter substrate 112 includes a black matrix, a color filter, and the like. The color filters may be disposed in openings that are not covered by the black matrix. When the display panel 110 has a color filter on TFT (COT) structure, the black matrix and the color filters may be disposed on the thin film transistor substrate 111.

박막 트랜지스터 기판(111)과 대향 기판(112) 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 마련될 수 있다. 박막 트랜지스터 기판(111)과 대향 기판(112) 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 마련될 수 있다.An alignment film may be provided on each of the thin film transistor substrate 111 and the counter substrate 112 to attach a polarizing plate and set a pre-tilt angle of the liquid crystal. A spacer may be provided between the thin film transistor substrate 111 and the counter substrate 112 to maintain a cell gap of the liquid crystal layer.

게이트 구동부(120)는 타이밍 컨트롤러(160)로부터 공급되는 게이트 구동부 제어 신호(GCS)에 따라 게이트 신호를 생성하여 게이트 라인에 공급한다. 본 발명의 일 예에 따른 게이트 구동부(120)는 박막 트랜지스터 기판(111)의 비표시 영역에 GIP(Gate in Panel) 회로로 마련될 수 있다. GIP 회로는 화소의 트랜지스터와 함께 박막 트랜지스터 기판(111)의 비표시 영역에 내장된다. 예를 들어, GIP 회로로 이루어진 게이트 구동부(120)는 표시 영역(DA)의 일 측 또는 타 측 비표시 영역, 또는 표시 영역(DA)의 양 측 비표시 영역에 마련될 수 있지만, 이에 한정되지 않고, 게이트 라인에 게이트 신호를 공급할 수 있는 임의의 비표시 영역에 마련된다.The gate driver 120 generates a gate signal according to the gate driver control signal GCS supplied from the timing controller 160 and supplies the gate signal to the gate line. The gate driver 120 according to an exemplary embodiment of the present invention may be provided with a gate in panel (GIP) circuit in a non-display region of the TFT substrate 111. The GIP circuit is embedded in the non-display region of the thin film transistor substrate 111 together with the transistor of the pixel. For example, the gate driver 120 formed of a GIP circuit may be provided on one side or the other non-display area of the display area DA, or on both sides of the display area DA, but is not limited thereto And is provided in an arbitrary non-display region capable of supplying a gate signal to the gate line.

도 1에서는 본 발명의 일 예에 따른 게이트 구동부(120)가 GIP 회로로 마련된 경우를 예시하였다. 그러나, 이에 한정되지 않으며, 게이트 구동부(120)는 복수의 게이트 드라이브 집적회로(Gate Drive Integrated circuit, GDIC)로 구현될 수 있다.In FIG. 1, a gate driver 120 according to an exemplary embodiment of the present invention is provided as a GIP circuit. However, the present invention is not limited thereto, and the gate driver 120 may be implemented as a plurality of gate drive integrated circuits (GDIC).

데이터 구동부(130)는 타이밍 컨트롤러(160)로부터 공급되는 디지털 비디오 데이터(DATA)와 데이터 구동부 제어 신호(DCS)에 따라 데이터 전압들을 생성하여 데이터 라인에 공급한다. 데이터 구동부(130)는 복수의 소스 드라이브 IC들(131)로 구현된다. 복수의 소스 드라이브 IC(131)들 각각은 연성 회로 필름(140)에 실장된다. 복수의 소스 드라이브 IC(131)들 각각은 타이밍 컨트롤러(160)로부터 공급되는 디지털 비디오 데이터(DATA)와 데이터 구동부 제어 신호(DCS)를 수신하고, 데이터 구동부 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압으로 변환하여 데이터 라인들에 공급한다. 소스 드라이브 IC(131)가 구동 칩으로 제작되는 경우, 소스 드라이브 IC(131)들 각각은 칩 온 필름(Chip On Film, COF) 또는 칩 온 플라스틱(Chip On Plastic, COP) 방식으로 연성 회로 필름(140)에 실장될 수 있다. 칩 온 필름은 폴리이미드(polyimide)와 같은 베이스 필름과 베이스 필름 상에 마련된 복수의 도전성 리드선들을 포함할 수 있다.The data driver 130 generates data voltages according to the digital video data DATA and the data driver control signal DCS supplied from the timing controller 160 and supplies the data voltages to the data lines. The data driver 130 is implemented with a plurality of source drive ICs 131. Each of the plurality of source drive ICs 131 is mounted on the flexible circuit film 140. Each of the plurality of source drive ICs 131 receives the digital video data DATA and the data driver control signal DCS supplied from the timing controller 160 and outputs the digital video data DATA) into analog data voltages and supplies them to the data lines. In the case where the source drive IC 131 is fabricated from a drive chip, each of the source drive ICs 131 is connected to a flexible circuit film (COF) by a chip on film (COF) or a chip on plastic 140, respectively. The chip-on film may include a base film such as polyimide and a plurality of conductive lead wires provided on the base film.

복수의 연성 회로 필름(140)들 각각은 박막 트랜지스터 기판(111)과 제어 인쇄회로기판(150)에 부착될 수 있다. 구체적으로, 복수의 연성 회로 필름(140) 각각은 박막 트랜지스터 기판(111)에 마련된 패드부에 부착된다. 이때, 복수의 연성 회로 필름(140) 각각은 이방성 도전 필름(antisotropic conducting film, ACF)을 이용하여 패드들 상에 부착된다. 이로 인해 소스 드라이브 IC(131)들은 데이터 라인들(DL1~DLq)에 연결될 수 있다. 이러한 복수의 연성 회로 필름(140) 각각은 소스 드라이브 IC(131)들로부터 공급되는 데이터 전압을 패드부를 통해서 데이터 라인에 공급한다. 또한, 복수의 연성 회로 필름(140) 중 적어도 하나는 타이밍 컨트롤러(160)로부터 공급되는 게이트 구동부 제어 신호(GCS)를 게이트 구동부(120)에 공급한다. 연성 회로 필름(140)들 각각은 휘어지거나 구부러질 수 있다.Each of the plurality of flexible circuit films 140 may be attached to the thin film transistor substrate 111 and the control printed circuit board 150. Specifically, each of the plurality of flexible circuit films 140 is attached to a pad portion provided on the thin film transistor substrate 111. At this time, each of the plurality of flexible circuit films 140 is attached to the pads using an anisotropic conductive film (ACF). As a result, the source drive ICs 131 can be connected to the data lines DL1 to DLq. Each of the plurality of flexible circuit films 140 supplies a data voltage supplied from the source drive ICs 131 to the data line through the pad portion. At least one of the plurality of flexible circuit films 140 supplies the gate driver control signal GCS supplied from the timing controller 160 to the gate driver 120. [ Each of the flexible circuit films 140 may be bent or bent.

제어 인쇄회로기판(150)은 복수의 연성 회로 필름(140)과 연결된다. 제어 인쇄회로기판(150)은 구동 칩들로 구현된 다수의 회로를 지지한다. 예를 들어, 제어 인쇄회로기판(150)에는 타이밍 컨트롤러(160)가 실장 될 수 있다. 제어 인쇄회로기판(150)은 인쇄회로기판(printed circuit board, PCB) 또는 연성 인쇄회로기판(flexible printed circuit board, FPCB)일 수 있다.The control printed circuit board 150 is connected to a plurality of flexible circuit films 140. The control printed circuit board 150 supports a plurality of circuits implemented with driving chips. For example, a timing controller 160 may be mounted on the control printed circuit board 150. [ The control printed circuit board 150 may be a printed circuit board (PCB) or a flexible printed circuit board (FPCB).

타이밍 컨트롤러(160)는 제어 인쇄회로기판(150)에 실장되어 외부의 시스템 보드로부터 디지털 비디오 데이터와 타이밍 동기 신호들(Timing Signal)을 수신한다. 여기서, 타이밍 동기 신호들은 1 프레임 기간을 정의하는 수직 동기 신호(Vertical Sync Signal, Vsync), 1 수평 기간을 정의하는 수평 동기 신호(Horizontal Sync Signal, Hsync), 유효한 데이터 여부를 지시하는 데이터 인에이블 신호(Data Enable Signal, DE), 및 소정의 주기를 갖는 클럭 신호인 도트 클럭(Dot Clock, DCLK)을 포함한다.The timing controller 160 is mounted on the control printed circuit board 150 and receives digital video data and timing synchronization signals (Timing Signals) from an external system board. Here, the timing synchronization signals include a vertical synchronization signal (Vsync) defining one frame period, a horizontal synchronization signal (Hsync) defining one horizontal period, a data enable signal (Data Enable Signal, DE), and a dot clock (Dot Clock, DCLK) which is a clock signal having a predetermined period.

타이밍 컨트롤러(160)는 타이밍 동기 신호들에 기초하여 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 구동부 제어 신호(GCS)와 소스 드라이브 IC(131)들을 제어하기 위한 데이터 구동부 제어 신호(DCS)를 생성한다. 본 발명의 일 예에 따른 데이터 구동부 제어 신호(DCS)는 극성 신호(POL)를 포함한다. 극성 신호(POL)는 소스 드라이브 IC(131)에서 출력하는 데이터 전압의 극성(Polarity)을 결정한다. 또한, 극성 신호(POL)가 타이밍 컨트롤러(160)에서 공급되는 경우, 타이밍 컨트롤러 극성 신호(POLT)라고 정의할 수 있다. 타이밍 컨트롤러(160)는 게이트 구동부 제어 신호(GCS)를 게이트 구동부(120)에 공급하고, 데이터 구동부 제어 신호(DCS)를 복수의 소스 드라이브 IC(131)들에 공급한다.The timing controller 160 generates a gate driver control signal GCS for controlling the operation timing of the gate driver 120 and a data driver control signal DCS for controlling the source driver ICs 131 based on the timing synchronization signals. . The data driver control signal DCS according to an exemplary embodiment of the present invention includes a polarity signal POL. The polarity signal POL determines the polarity of the data voltage output from the source drive IC 131. [ When the polarity signal POL is supplied from the timing controller 160, it can be defined as a timing controller polarity signal POLT. The timing controller 160 supplies the gate driver control signal GCS to the gate driver 120 and the data driver control signal DCS to the plurality of source driver ICs 131.

도 3은 본 발명의 제 1 실시예에 따른 소스 드라이브 IC(131)의 일 예를 나타내는 회로도이다. 본 발명의 제 1 실시예에 따른 소스 드라이브 IC(131)는 래칭(Latching) 회로(210), 포지티브 디코더(Decoder)(221), 네거티브 디코더(222), 제1 멀티플렉서(Multiplexer, MUX)(230), 및 출력 버퍼(Output Buffer)(240)를 포함한다.3 is a circuit diagram showing an example of the source drive IC 131 according to the first embodiment of the present invention. The source drive IC 131 according to the first embodiment of the present invention includes a latching circuit 210, a positive decoder 221, a negative decoder 222, a first multiplexer 230 ), And an output buffer (240).

래칭 회로(210)는 타이밍 컨트롤러(160)로부터 디지털 비디오 데이터(DATA)를 순차적으로 공급받는다. 래칭 회로(210)는 디지털 비디오 데이터(DATA)를 누적시키면서 저장한다. 래칭 회로(210)는 누적된 디지털 비디오 데이터(DATA)를 정해진 타이밍에 따라 포지티브 디코더(221)와 네거티브 디코더(222)로 공급한다.The latching circuit 210 sequentially receives the digital video data (DATA) from the timing controller 160. The latching circuit 210 accumulates and stores the digital video data DATA. The latching circuit 210 supplies the accumulated digital video data DATA to the positive decoder 221 and the negative decoder 222 according to a predetermined timing.

포지티브 디코더(221)는 래칭 회로(210)로부터 디지털 비디오 데이터(DATA)를 공급받는다. 포지티브 디코더(221)는 디지털 비디오 데이터(DATA)가 정극성(Positive Polarity)의 전압을 출력하도록 디지털 비디오 데이터(DATA)를 변조하여 포지티브 데이터(PDATA)를 생성한다. 포지티브 디코더(221)는 지티브 데이터(PDATA)를 제1 멀티플렉서(230)로 출력한다.The positive decoder 221 receives the digital video data (DATA) from the latching circuit 210. The positive decoder 221 generates positive data PDATA by modulating the digital video data DATA so that the digital video data DATA outputs a positive polarity voltage. The positive decoder 221 outputs the jitic data PDATA to the first multiplexer 230.

네거티브 디코더(222)는 래칭 회로(210)로부터 디지털 비디오 데이터(DATA)를 공급받는다. 네거티브 디코더(222)는 디지털 비디오 데이터(DATA)가 부극성(Negative Polarity)의 전압을 출력하도록 디지털 비디오 데이터(DATA)를 변조하여 네거티브 데이터(NDATA)를 생성한다. 네거티브 디코더(222)는 네거티브 데이터(NDATA)를 제1 멀티플렉서(230)로 출력한다.The negative decoder 222 receives the digital video data (DATA) from the latching circuit 210. The negative decoder 222 generates negative data NDATA by modulating the digital video data DATA so that the digital video data DATA outputs a negative polarity voltage. The negative decoder 222 outputs the negative data NDATA to the first multiplexer 230.

제1 멀티플렉서(230)는 포지티브 디코더(221)에서 포지티브 데이터(PDATA)를 공급받는다. 제1 멀티플렉서(230)는 네거티브 디코더(222)에서 네거티브 데이터(NDATA)를 공급받는다. 제1 멀티플렉서(230)는 타이밍 컨트롤러(160)로부터 공급되는 극성 신호인 타이밍 컨트롤러 극성 신호(POLT)를 공급받는다. 타이밍 컨트롤러 극성 신호(POLT)는 제1 멀티플렉서(230)가 포지티브 데이터(PDATA) 또는 네거티브 데이터(NDATA) 중 어느 데이터를 선택할지를 선택하도록 제어한다.The first multiplexer 230 receives the positive data PDATA from the positive decoder 221. The first multiplexer 230 receives the negative data NDATA from the negative decoder 222. The first multiplexer 230 receives the timing controller polarity signal POLT, which is a polarity signal supplied from the timing controller 160. The timing controller polarity signal POLT controls the first multiplexer 230 to select which of the positive data PDATA and the negative data NDATA to select.

제1 멀티플렉서(230)는 타이밍 컨트롤러 극성 신호(POLT)에 기초하여, 포지티브 데이터(PDATA) 또는 네거티브 데이터(NDATA) 중 출력하고자 하는 극성에 대응하도록 선택한다. 제1 멀티플렉서(230)는 포지티브 데이터(PDATA)와 네거티브 데이터(NDATA)를 조합하여 생성한 디지털 비디오 데이터(DATA)를 출력 버퍼(240)에 공급한다. 구체적으로, 제1 멀티플렉서(230)는 타이밍 컨트롤러 극성 신호(POLT)가 정극성 전압을 출력하도록 하는 정보를 포함하는 경우, 정극성 전압을 출력하도록 변조된 디지털 비디오 데이터(DATA)를 출력 버퍼(240)에 공급한다. 또한, 제1 멀티플렉서(230)는 타이밍 컨트롤러 극성 신호(POLT)가 부극성 전압을 출력하도록 하는 정보를 포함하는 경우, 부극성 전압을 출력하도록 변조된 디지털 비디오 데이터(DATA)를 출력 버퍼(240)에 공급한다.The first multiplexer 230 selects the positive data PDATA or the negative data NDATA to correspond to the polarity to be output based on the timing controller polarity signal POLT. The first multiplexer 230 supplies the output buffer 240 with the digital video data DATA generated by combining the positive data PDATA and the negative data NDATA. Specifically, when the first multiplexer 230 includes information for causing the timing controller polarity signal POLT to output a positive voltage, the first multiplexer 230 outputs digital video data (DATA) modulated to output a positive voltage to the output buffer 240 . Also, the first multiplexer 230 outputs the digital video data (DATA) modulated to output a negative voltage to the output buffer 240 when the timing controller polarity signal POLT includes information for outputting a negative voltage. .

출력 버퍼(240)는 제1 멀티플렉서(230)로부터 정극성 전압 또는 부극성 전압을 출력하도록 변조된 디지털 비디오 데이터(DATA)를 공급받는다. 출력 버퍼(240)는 디지털 비디오 데이터(DATA)를 기초로 표시 패널(110) 상에 마련된 화소(P)들에 공급할 데이터 전압(VDATA)을 생성한다. 출력 버퍼(240)는 데이터 전압(VDATA)을 증폭시켜서 출력한다.The output buffer 240 is supplied with digital video data (DATA) modulated to output a positive voltage or a negative voltage from the first multiplexer 230. The output buffer 240 generates a data voltage VDATA to be supplied to the pixels P provided on the display panel 110 based on the digital video data DATA. The output buffer 240 amplifies and outputs the data voltage VDATA.

본 발명의 제 1 실시예는 포지티브 디코더(221)와 네거티브 디코더(222)를 이용하여 디지털 비디오 데이터(DATA)가 정극성 전압 또는 부극성 전압을 출력할 수 있도록 변조시키고, 극성 신호(POL)을 이용하여 2가지의 디지털 비디오 데이터(DATA) 중 하나를 선택한다. 이 경우, 타이밍 컨트롤러(160)에서 극성 신호(POL)를 공급받지 못하는 경우에도 두 가지 종류의 극성을 갖는 디지털 비디오 데이터(DATA)에 의해서 데이터 전압을 생성할 수 있다. 이에 따라, DC 전압 쏠림 문제가 완화된다.The first embodiment of the present invention modulates the digital video data DATA so as to output a positive voltage or a negative voltage using the positive decoder 221 and the negative decoder 222 and outputs the polarity signal POL And selects one of the two types of digital video data (DATA). In this case, even when the timing controller 160 does not receive the polarity signal POL, the data voltage can be generated by the digital video data DATA having two kinds of polarities. As a result, the DC voltage leaning problem is alleviated.

도 4는 본 발명의 제 2 실시예에 따른 소스 드라이브 IC(131)의 다른 예를 나타내는 회로도이다. 본 발명의 제 2 실시예에 따른 소스 드라이브 IC(131)는 발진기(Oscillator)(310), 카운터(Counter)(320), 제2 멀티플렉서(330), 및 디지털-아날로그 컨버터(Digital-Analog Converter)(340)를 포함한다.4 is a circuit diagram showing another example of the source drive IC 131 according to the second embodiment of the present invention. The source drive IC 131 according to the second embodiment of the present invention includes an oscillator 310, a counter 320, a second multiplexer 330, and a digital-analog converter (ADC) (340).

발진기(310)는 소스 드라이브 IC(131)에 내장된다. 발진기는 VCO 클럭(VCO)을 생성한다. VCO 클럭(VCO)은 소스 드라이브 IC(131) 내부에서 사용하는 클럭이다. 발진기(310)는 수정 발진기, 압전 물질 발진기, LC 공진 회로 발진기 등으로 구현 가능하다.The oscillator 310 is embedded in the source drive IC 131. The oscillator generates a VCO clock (VCO). The VCO clock (VCO) is a clock used in the source drive IC 131. The oscillator 310 may be implemented by a crystal oscillator, a piezoelectric material oscillator, an LC resonant circuit oscillator, or the like.

카운터(320)는 VCO 클럭(VCO)을 공급받는다. 카운터(320)는 VCO 클럭(VCO)을 이용하여 내부 극성 신호(Internal POL, POLI)를 생성한다. 내부 극성 신호(POLI)는 극성 신호(POL)와 동일하게, 소스 드라이브 IC(131)에서 출력하는 데이터 전압의 극성(Polarity)을 결정하는 역할을 수행할 수 있다.The counter 320 receives the VCO clock VCO. The counter 320 generates an internal polarity signal (Internal POL, POLI) using the VCO clock (VCO). The internal polarity signal POLI can perform the role of determining the polarity of the data voltage output from the source drive IC 131 in the same manner as the polarity signal POL.

보다 구체적으로, 카운터(320)는 VCO 클럭(VCO)을 이용하여 비트를 증가시킨다. 예를 들어, 카운터(320)는 VCO 클럭(VCO)이 10회 진동한 경우 내부의 저장 비트가 1비트 증가하도록 설정될 수 있다. 이 경우, 카운터(320)는 최상위 비트(Most Significant Bit, MSB)을 가지게 된다. 예를 들어, 카운터 내부에 8개 비트가 있는 경우, 최상위 비트는 제일 왼쪽 자리인 2의 7제곱인 128의 값을 갖는 비트이다. 이 경우, VCO 클럭이 1280회 진동할 때마자 최상위 비트가 바뀌게 된다. 카운터(320)는 최상위 비트의 출력을 이용하여 내부 극성 신호(POLI)를 생성한다. 예를 들어, 카운터(320)는 최상위 비트가 0일 경우에는 부극성 전압, 최상위 비트가 1일 경우에는 정극성 전압을 출력하도록 제어하는 내부 극성 신호(POLI)를 생성할 수 있다.More specifically, counter 320 uses a VCO clock (VCO) to increment the bit. For example, the counter 320 may be set such that the internal storage bit is increased by one bit when the VCO clock (VCO) oscillates ten times. In this case, the counter 320 has a Most Significant Bit (MSB). For example, if there are eight bits in the counter, the most significant bit is a bit with a value of 128, which is the seventh power of two, the leftmost digit. In this case, the most significant bit changes as soon as the VCO clock oscillates 1280 times. The counter 320 generates the internal polarity signal POLI using the output of the most significant bit. For example, the counter 320 may generate an internal polarity signal POLI to output a negative voltage when the most significant bit is 0 and a positive voltage when the most significant bit is 1.

제2 멀티플렉서(330)는 내부 극성 신호(POLI)와 데이터 구동부 제어 신호(DCS)에 포함된 타이밍 컨트롤러 극성 신호(POLT)에 기초하여 극성 신호(POL)를 생성한다. 구체적으로, 제2 멀티플렉서(330)는 정상적인 경우에는 타이밍 컨트롤러 극성 신호(POLT)를 극성 신호(POL)로 사용하고, 타이밍 컨트롤러 극성 신호(POLT)가 공급되지 않는 경우에는 내부 극성 신호(POLI)를 극성 신호(POL)로 사용한다.The second multiplexer 330 generates the polarity signal POL based on the internal polarity signal POLI and the timing controller polarity signal POLT included in the data driver control signal DCS. Specifically, the second multiplexer 330 uses the timing controller polarity signal POLT as the polarity signal POL in the normal case and the internal polarity signal POLI when the timing controller polarity signal POLT is not supplied It is used as the polarity signal (POL).

디지털-아날로그 컨버터(340)는 극성 신호(POL)에 기초하여 데이터 전압(VDATA)의 극성을 결정한다. 디지털-아날로그 컨버터(340)는 결정한 극성에 따라 데이터 전압(VDATA)을 생성하여 출력한다.The digital-to-analog converter 340 determines the polarity of the data voltage VDATA based on the polarity signal POL. The digital-to-analog converter 340 generates and outputs the data voltage VDATA in accordance with the determined polarity.

도 5는 본 발명의 일 예에 따른 표시 장치의 락 신호(LOCK), 디지털 비디오 데이터(DATA), 및 극성 신호(POL)의 파형도이다.5 is a waveform diagram of a lock signal (LOCK), digital video data (DATA), and a polarity signal (POL) of a display device according to an example of the present invention.

제 1 페이즈(Phase-Ⅰ) 내지 제 3 페이즈(Phase-Ⅲ)는 구간의 종류에 따라 타이밍 컨트롤러(160)와 소스 드라이브 IC(131) 간의 데이터 이동 형태를 나타낸, 일종의 클럭 패턴이다.The first phase (Phase-I) to the third phase (Phase-III) are a kind of clock pattern showing the data movement type between the timing controller 160 and the source drive IC 131 according to the type of the section.

제 1 페이즈(Phase-Ⅰ)는 디지털 비디오 데이터(DATA)를 송수신할 준비를 하는 구간이다. 제 1 페이즈(Phase-Ⅰ)에서는 타이밍 컨트롤러(160)로부터 디지털 비디오 데이터(DATA)의 전송이 이루어지지 않는다. 외부로부터 디지털 비디오 데이터(DATA)의 전송이 이루어지지 않는 경우, 소스 드라이브 IC(131)에서는 디지털 비디오 데이터(DATA)가 임의의 주기를 가지면서 하이 로직 레벨과 로우 로직 레벨을 갖는 플로팅(floating) 상태가 된다.The first phase (Phase-I) is a section for preparing to transmit and receive digital video data (DATA). In the first phase (Phase-I), the digital video data (DATA) is not transmitted from the timing controller 160. In the case where digital video data (DATA) is not transmitted from the outside, the source drive IC 131 supplies the digital video data DATA in a floating state having a high logic level and a low logic level, .

제 2 페이즈(Phase-Ⅱ)는 디지털 비디오 데이터(DATA) 중 제어 신호(Control Signal, CTR)들을 송수신하는 구간이다. 제 3 페이즈(Phase-Ⅲ)는 디지털 비디오 데이터(DATA) 중 RGB 데이터(RGB)들을 송수신하는 구간이다.The second phase (Phase-II) is a period for transmitting / receiving control signals (CTRs) among the digital video data (DATA). The third phase (Phase-III) is a period for transmitting and receiving RGB data (RGB) among digital video data (DATA).

제 1 페이즈(Phase-Ⅰ)에서는 락 신호(LOCK)가 로우 로직 레벨을 갖는다. 제 2 페이즈(Phase-Ⅱ)와 제 3 페이즈(Phase-Ⅲ)에서는 락 신호(LOCK)가 하이 로직 레벨을 갖는다.In the first phase (Phase-I), the lock signal (LOCK) has a low logic level. In the second phase (Phase-II) and the third phase (Phase-III), the lock signal (LOCK) has a high logic level.

EPI 패킷 프로토콜(Embedded Clock Point to Point Packet Protocol) 전송 환경에서는 정상적인 디지털 비디오 데이터의 송수신이 불가능할 경우, 락 신호(LOCK)가 로우 로직 레벨로 된다. 락 신호(LOCK)는 소스 드라이브 IC(131)의 정상적인 데이터 수신 여부를 판단하는 신호이다. 락 신호(LOCK)를 이용하여 소스 드라이브 IC(131)에서 타이밍 컨트롤러(160)로 정상적인 데이터 수신 여부가 피드백(feedback)된다.In the transmission environment of the EPI packet protocol (Embedded Clock Point to Point Packet Protocol), when normal digital video data transmission / reception is impossible, the lock signal (LOCK) becomes a low logic level. The lock signal LOCK is a signal for determining whether the source drive IC 131 receives normal data. Whether the normal data is received or not is fed back from the source drive IC 131 to the timing controller 160 using the lock signal LOCK.

보다 구체적으로, 락 신호(LOCK)는 클럭 데이터 복원(Clock Data Revovery, CDR) 작업 가능 여부를 알리는 신호이다. 클럭 데이터 복원은 입력 신호를 기준으로 내부 기준 클럭을 복원하고, 이를 기준으로 정상적인 데이터 수신을 수행하는 작업을 정의한다. 락 신호(LOCK)가 하이 로직 레벨인 경우에는 클럭 데이터 복원 작업을 정상적으로 수행할 수 있다. 락 신호(LOCK)가 로우 로직 레벨인 경우에는 클럭 데이터 복원 작업을 정상적으로 수행할 수 없다.More specifically, the lock signal LOCK is a signal indicating whether or not the clock data recovery (CDR) operation is possible. Clock data recovery restores the internal reference clock based on the input signal and defines the operation to perform normal data reception based on the internal reference clock. When the lock signal LOCK is at a high logic level, the clock data restoration operation can be normally performed. When the lock signal LOCK is at a low logic level, the clock data restoration operation can not be normally performed.

락 신호(LOCK)가 로우 로직 레벨인 경우, 타이밍 컨트롤러(160)는 소스 드라이브 IC(131)의 클럭 데이터 복원을 통한 재잠금(Re-Locking)을 위하여 제 1 페이즈(Phase-Ⅰ) 클럭 패턴을 전송하게 된다. 이 경우, 타이밍 컨트롤러(160)에서는 타이밍 컨트롤러 극성 신호(POLT)를 전송할 수 없게 된다.When the lock signal LOCK is at a low logic level, the timing controller 160 generates a first phase-I clock pattern for re-locking through restoring the clock data of the source drive IC 131 . In this case, the timing controller 160 can not transmit the timing controller polarity signal POLT.

본 발명의 일 예와 같이 내부 극성 신호(POLI)를 극성 신호(POL)로 사용할 수 있는 경우, 타이밍 컨트롤러 극성 신호(POLT)가 공급되지 않는 경우에도 극성 정보를 소스 드라이브 IC(131) 내에서 생성하여, 직류 전압이 아닌 주기적으로 극성이 변화하는 전압을 공급할 수 있다. 이에 따라, 디지털 비디오 데이터(DATA) 역시 제 1 페이즈(Phase-Ⅰ)에서 주기적으로 교번할 수 있다.In the case where the internal polarity signal POLI can be used as the polarity signal POL as in the example of the present invention, even when the timing controller polarity signal POLT is not supplied, the polarity information is generated in the source drive IC 131 So that it is possible to supply a voltage whose polarity changes periodically instead of a direct current voltage. Accordingly, the digital video data (DATA) can also be periodically alternated in the first phase (Phase-I).

즉, 제 1 페이즈(Phase-Ⅰ)에서는 내부 극성 신호(POLI)를 극성 신호(POL)로 사용한다. 제 2 페이즈(Phase-Ⅱ)와 제 3 페이즈(Phase-Ⅲ)에서는 타이밍 컨트롤러 극성 신호(POLT)를 극성 신호(POL)로 사용한다. 제 2 페이즈(Phase-Ⅱ)와 제 3 페이즈(Phase-Ⅲ)에서는 종래의 경우와 같은 극성 신호(POL)를 가진다. 제 1 페이즈(Phase-Ⅰ)에서는 종래의 경우 계속 하나의 극성만을 가지게 되었으나, 본 발명에서는 일정한 주기를 갖는 극성 신호(POL)를 가질 수 있다.That is, in the first phase (Phase-I), the internal polarity signal POLI is used as the polarity signal POL. In the second phase (Phase-II) and the third phase (Phase-III), the timing controller polarity signal POLT is used as the polarity signal POL. The second phase (Phase-II) and the third phase (Phase-III) have the same polarity signal POL as the conventional case. In the first phase (Phase-I), the polarity signal (POL) having a constant period has the polarity only in the conventional case.

극성 신호(POL)의 주기는 표시 패널(110) 상에 직류 전압에 의한 스트레스가 쌓이지 않도록 하는 임의의 주기가 될 수 있다. 도 5에서는 극성 신호(POL)의 주기가 디지털 비디오 데이터(DATA)가 교번하는 주기의 2배인 경우를 가정하였다. 그러나 이에 한정되지 않으며, 극성 신호(POL)의 주기는 이보다 길거나 짧을 수 있다. 다만, 극성 신호(POL)의 주기가 너무 긴 경우에는 1주기 동안 DC 전압 스트레스가 발생할 수 있으므로, 극성 신호(POL)의 주기는 제 1 페이즈(Phase-Ⅰ)에서 디지털 비디오 데이터(DATA)가 교번하는 주기의 10배를 넘지 않는 것이 바람직하다.The period of the polarity signal POL may be an arbitrary period for preventing the stress due to the DC voltage from being accumulated on the display panel 110. [ In FIG. 5, it is assumed that the period of the polarity signal POL is twice the period of alternating digital video data DATA. However, the present invention is not limited to this, and the period of the polarity signal POL may be longer or shorter. However, if the period of the polarity signal POL is too long, the DC voltage stress may occur during one period. Therefore, the period of the polarity signal POL may be such that the digital video data DATA is alternated in the first phase It is preferable not to exceed 10 times as long as the period.

정리하면, 본 발명의 복수의 소스 드라이브 IC(131)들 각각은 복수의 소스 드라이브 IC(131)들 각각의 정상적인 데이터 수신 여부를 판단하는 락 신호(LOCK)가 설정된 기간 이상 로우 로직 레벨인 경우, 데이터 전압(VDATA)의 극성을 제어하는 극성 신호(POL)를 이용하여 데이터 전압(VDATA)의 극성을 주기적으로 변경시킨다. 이에 따라, 본 발명은 락 신호(LOCK)가 설정된 기간 이상 로우 로직 레벨이어도 종래와 같이 표시 패널(110)에 직류 전압이 지속적으로 충전(Charging)되어 DC 잔상 등과 같은 화면 품질 저하가 발생하는 것을 방지할 수 있다.In summary, when each of the plurality of source drive ICs 131 of the present invention has a lock signal LOCK for determining whether or not normal data of each of the plurality of source drive ICs 131 is received, The polarity of the data voltage VDATA is periodically changed using the polarity signal POL that controls the polarity of the data voltage VDATA. Accordingly, even when the lock signal LOCK is at a low logic level or higher than the set period, the DC voltage is constantly charged in the display panel 110 as in the conventional art, can do.

본 발명은 복수의 소스 드라이브 IC(131)들 각각에서 극성 신호(POL)를 내부에서 자체적으로 생성한다. 본 발명은 타이밍 컨트롤러(160)에서 디지털 비디오 데이터(DATA)와 극성 신호(POL)를 공급받을 수 없는 비정상적인 상황에서도 극성 신호(POL)를 이용하여 데이터 전압(VDATA)의 극성을 주기적으로 변경시킬 수 있다. 이에 따라, 본 발명은 제 1 페이즈(Phase-Ⅰ)에서 직류 전압이 지속적으로 충전(Charging)되어 DC 잔상 등과 같은 화면 품질 저하가 발생하는 것을 방지할 수 있다.The present invention internally generates the polarity signal (POL) in each of the plurality of source drive ICs (131). The present invention can periodically change the polarity of the data voltage VDATA by using the polarity signal POL even in an abnormal situation in which the timing controller 160 can not receive the digital video data DATA and the polarity signal POL have. Accordingly, the present invention can prevent the DC voltage from being continuously charged in the first phase (Phase-I), thereby preventing the degradation of the screen quality such as the afterglow of the DC image.

본 발명의 복수의 소스 드라이브 IC(131)들 각각은 내부에서 VCO 클럭(VCO)을 생성하는 발진기(310), VCO 클럭(VCO)을 이용하여 내부 극성 신호(POLI)를 생성하는 카운터(320), 및 내부 극성 신호(POLI)와 데이터 구동부 제어 신호(DCS)에 포함된 타이밍 컨트롤러 극성 신호(POLT)에 기초하여 극성 신호(POL)를 생성하는 멀티플렉서(330)를 포함한다. 이 경우, 원래 소스 드라이브 IC(131) 내부에 있던 VCO 클럭(VCO)을 이용하여 내부 극성 신호(POLI)를 생성하므로 추가적인 제조 비용 없이 내부 극성 신호(POLI)를 생성할 수 있다. 또한, 내부 극성 신호(POLI)를 생성하여 타이밍 컨트롤러 극성 신호(POLT)가 없는 경우 극성 신호(POL)가 아예 생성되지 않던 문제 또한 해결할 수 있다.Each of the plurality of source drive ICs 131 of the present invention includes an oscillator 310 generating an internal VCO clock VCO, a counter 320 generating an internal polarity signal POLI using a VCO clock VCO, And a multiplexer 330 that generates a polarity signal POL based on a timing controller polarity signal POLT included in the internal polarity signal POLI and the data driver control signal DCS. In this case, the internal polarity signal POLI is generated using the VCO clock VCO existing in the original source drive IC 131, so that the internal polarity signal POLI can be generated without any additional manufacturing cost. It is also possible to solve the problem that the polarity signal POL is not generated when the internal polarity signal POLI is generated and there is no timing controller polarity signal POLT.

본 발명의 카운터(320)는 VCO 클럭(VCO)을 이용하여 비트를 증가시키고, 카운터(320)의 최상위 비트의 출력을 이용하여 내부 극성 신호(POLI)를 생성한다. 이에 따라, 일정한 주기마다 극성이 변화하는 내부 극성 신호(POLI)를 생성할 수 있다.The counter 320 of the present invention uses the VCO clock VCO to increase the bit and generates the internal polarity signal POLI using the output of the most significant bit of the counter 320. [ Accordingly, it is possible to generate the internal polarity signal POLI whose polarity changes every predetermined period.

본 발명의 복수의 소스 드라이브 IC(131)들 각각은 극성 신호(POL)에 기초하여 데이터 전압(VDATA)의 극성을 결정하고, 그에 따라 데이터 전압(VDATA)을 생성하여 출력하는 디지털-아날로그 컨버터(340)를 더 포함한다. 이에 따라, 본 발명은 실질적으로 데이터 전압(VDATA)의 극성을 일정한 주기마다 교번시킬 수 있어, 표시 패널(110) 상에 직류 전압이 지속적으로 충전(Charging)되어 DC 잔상 등과 같은 화면 품질 저하가 발생하는 것을 방지할 수 있다.Each of the plurality of source drive ICs 131 of the present invention includes a digital-to-analog converter (ADC) 131 which determines the polarity of the data voltage VDATA based on the polarity signal POL and generates and outputs the data voltage VDATA accordingly 340). Accordingly, the present invention can substantially alternate the polarity of the data voltage VDATA every predetermined period, and the DC voltage is continuously charged on the display panel 110, thereby causing a deterioration in the screen quality such as a DC afterimage Can be prevented.

도 6은 본 발명의 일 예에 따른 표시 장치의 구동 방법의 흐름도이다.6 is a flowchart of a method of driving a display device according to an embodiment of the present invention.

첫 번째로, 락 신호(LOCK)가 로우 로직 레벨임을 감지(Detect)한다. 락 신호(LOCK)가 로우 로직 레벨을 갖는 경우, 클럭 데이터 복원 작업이 정상적으로 수행되지 못하는 상태임을 나타낸다. 즉, 디지털 비디오 데이터(DATA)의 전송이 이루어지지 않고 있음을 감지할 수 있다. 또한, 타이밍 컨트롤러(160)로부터 타이밍 컨트롤러 극성 신호(POLT)의 전송이 이루어지지 않고 있음을 감지할 수 있다. (도 6의 S1)First, it detects that the lock signal (LOCK) is at a low logic level. When the lock signal LOCK has a low logic level, it indicates that the clock data recovery operation is not normally performed. That is, it can be detected that the digital video data (DATA) is not transmitted. In addition, it is possible to detect that the timing controller polarity signal POLT is not transmitted from the timing controller 160. (S1 in Fig. 6)

두 번째로, VCO 클럭(VCO)을 이용한 카운터(320)를 구동한다. (도 6의 S2)Second, the counter 320 using the VCO clock (VCO) is driven. (S2 in Fig. 6)

세 번째로, 내부 극성 신호(POLI)를 출력한다. 내부 극성 신호(POLI)는 카운터(320)에서 최상위 비트를 이용하여 출력할 수 있다. (도 6의 S3)Third, it outputs the internal polarity signal POLI. The internal polarity signal POLI can be output by using the most significant bit in the counter 320. [ (S3 in Fig. 6)

네 번째로, 락 신호(LOCK)를 이용한 최종 극성 신호(POL)을 선택한다. 최종 극성 신호(POL)는 내부 극성 신호(POLI)과 타이밍 컨트롤러 극성 신호(POLT)를 기초로 하여 생성한다. 정상적인 경우에는 타이밍 컨트롤러 극성 신호(POLT), 비정상적으로 타이밍 컨트롤러(160)로부터 데이터를 공급받지 못하는 경우에는 내부 극성 신호(POLI)를 선택하여 극성 신호(POL)로 사용한다. (도 6의 S4)Fourth, the final polarity signal POL using the lock signal LOCK is selected. The final polarity signal POL is generated based on the internal polarity signal POLI and the timing controller polarity signal POLT. In the normal case, the timing controller polarity signal POLT is selected and when the data is not received from the timing controller 160 abnormally, the internal polarity signal POLI is selected and used as the polarity signal POL. (S4 in Fig. 6)

다섯 번째로, 소스 드라이브 IC(131) 내부의 디지털-아날로그 컨버터(340)에서 출력하는 데이터 전압(VDATA)의 극성(Polarity)을 주기적으로 변경한다. (도 6의 S5)Fifthly, the polarity of the data voltage VDATA output from the digital-analog converter 340 in the source drive IC 131 is periodically changed. (S5 in Fig. 6)

본 발명의 표시 장치의 구동 방법은 타이밍 컨트롤러(160)가 복수의 소스 드라이브 IC(131)들에 디지털 비디오 데이터(DATA)와 데이터 구동부 제어 신호(DCS)를 공급하는 단계, 소스 드라이브 IC(131)들이 표시 패널(110)에 데이터 전압(VDATA)을 공급하는 단계, 및 표시 패널(110)에서 화상을 표시하는 단계를 포함한다. 본 발명의 복수의 소스 드라이브 IC(131)들 각각은 복수의 소스 드라이브 IC들(131) 각각의 정상적인 데이터 수신 여부를 판단하는 락 신호(LOCK)가 일정 기간 이상 로우 로직 레벨인 경우, 극성 신호(POL)를 이용하여 데이터 전압(VDATA)의 극성을 주기적으로 변경시킨다. 이에 따라, 본 발명은 락 신호(LOCK)가 설정된 기간 이상 로우 로직 레벨이어도 종래와 같이 표시 패널(110)에 직류 전압이 지속적으로 충전(Charging)되어 DC 잔상 등과 같은 화면 품질 저하가 발생하는 것을 방지할 수 있다.The method of driving a display device of the present invention is characterized in that the timing controller 160 supplies digital video data (DATA) and a data driver control signal (DCS) to a plurality of source drive ICs 131, Supplying a data voltage VDATA to the display panel 110, and displaying an image on the display panel 110. [ Each of the plurality of source drive ICs 131 of the present invention is configured such that when the lock signal LOCK for determining whether or not normal data is received from each of the plurality of source drive ICs 131 is at a logic level lower than a predetermined period, POL) to periodically change the polarity of the data voltage VDATA. Accordingly, even when the lock signal LOCK is at a low logic level or higher than the set period, the DC voltage is constantly charged in the display panel 110 as in the conventional art, can do.

본 발명의 소스 드라이브 IC(131)들이 표시 패널(110)에 데이터 전압(VDATA)을 공급하는 단계는 락 신호(LOCK)가 로우 로직 레벨인지 여부를 감지하는 단계 및 락 신호(LOCK)가 로우 로직 레벨인 경우, 소스 드라이브 IC(31) 내부의 발진기(310)로부터 생성된 VCO 클럭(VCO)을 이용하여 카운터(320)에서 내부 극성 신호(POLI)를 생성하는 단계를 포함한다. 이에 따라, 본 발명은 락 신호(LOCK)가 로우 로직 레벨인 경우 타이밍 컨트롤러 극성 신호(POLT)를 대체할 수 있는 내부 극성 신호(POLI)를 생성할 수 있다.The step of the source drive ICs 131 of the present invention supplying the data voltage VDATA to the display panel 110 includes the steps of sensing whether the lock signal LOCK is at a low logic level and detecting whether the lock signal LOCK is low logic Level, the internal polarity signal POLI is generated in the counter 320 using the VCO clock VCO generated from the oscillator 310 in the source drive IC 31. In this case, Accordingly, the present invention can generate an internal polarity signal POLI that can replace the timing controller polarity signal POLT when the lock signal LOCK is a low logic level.

본 발명의 카운터(320)는 VCO 클럭(VCO)을 이용하여 비트를 증가시키고, 카운터(320)의 최상위 비트의 출력을 이용하여 내부 극성 신호(POLI)를 생성한다. 이에 따라, 본 발명의 카운터(320)는 원래 있던 클럭을 이용하여 추가적인 제조 비용이 없으면서도, 일정한 주기를 갖는 내부 극성 신호(POLI)를 생성할 수 있다.The counter 320 of the present invention uses the VCO clock VCO to increase the bit and generates the internal polarity signal POLI using the output of the most significant bit of the counter 320. [ Accordingly, the counter 320 of the present invention can generate the internal polarity signal POLI having a constant period without any additional manufacturing cost by using the original clock.

본 발명은 락 신호(LOCK), 내부 극성 신호(POLI), 및 타이밍 컨트롤러 극성 신호(POLT)에 기초하여 소스 드라이브 IC(131) 내부의 멀티플렉서(330)에서 극성 신호(POL)를 생성하는 단계를 더 포함한다. 이에 따라, 본 발명은 락 신호(LOCK)를 통해 내부 극성 신호(POLI)를 이용하는 경우와 타이밍 컨트롤러 극성 신호(POLT)를 이용하는 경우를 구분하고, 상황에 맞는 신호를 이용할 수 있다. 이 경우, 극성 신호(POL)의 이상에 따른 DC 스트레스 현상을 더욱 효과적으로 방지할 수 있다.The present invention includes a step of generating a polarity signal POL at a multiplexer 330 inside a source drive IC 131 based on a lock signal LOCK, an inner polarity signal POLI and a timing controller polarity signal POLT . Accordingly, the present invention can distinguish the case of using the internal polarity signal POLI through the lock signal LOCK and the case of using the timing controller polarity signal POLT, and can use a signal suitable for the situation. In this case, the DC stress phenomenon due to the abnormality of the polarity signal POL can be prevented more effectively.

본 발명의 소스 드라이브 IC(131)들이 표시 패널(110)에 데이터 전압(VDATA)을 공급하는 단계는 소스 드라이브 IC(131) 내부의 디지털-아날로그 컨버터(340)에서 극성 신호(POL)에 기초하여 데이터 전압(VDATA)의 극성을 결정하고, 그에 따라 데이터 전압(VDATA)을 생성하여 출력한다. 이에 따라, 본 발명은 표시 패널(110) 상에서 DC 스트레스 현상이 발생하는 것을 방지할 수 있다.The step of supplying the data voltage VDATA to the display panel 110 by the source drive ICs 131 of the present invention is based on the polarity signal POL at the digital-analog converter 340 inside the source drive IC 131 Determines the polarity of the data voltage VDATA, and generates and outputs the data voltage VDATA accordingly. Accordingly, the present invention can prevent the DC stress phenomenon from occurring on the display panel 110.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 따라서, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in detail with reference to the accompanying drawings, it is to be understood that the present invention is not limited to those embodiments and various changes and modifications may be made without departing from the scope of the present invention. . Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. Accordingly, it should be understood that the above-described embodiments are illustrative and non-restrictive in every respect. The scope of protection of the present invention should be construed according to the claims, and all technical ideas within the scope of equivalents should be interpreted as being included in the scope of the present invention.

110: 표시 패널 111: 박막 트랜지스터 기판
112: 대향 기판 120: 게이트 구동부
130: 데이터 구동부 131: 소스 드라이브 IC
140: 연성 회로 필름 150: 제어 인쇄회로기판
160: 타이밍 컨트롤러 210: 래칭 회로
221: 포지티브 디코더 222: 네거티브 디코더
230: 제1 멀티플렉서 240: 출력 버퍼
310: 발진기 320: 카운터
330: 제2 멀티플렉서 340: 디지털-아날로그 컨버터110: display panel 111: thin film transistor substrate
112: opposing substrate 120: gate driver
130: Data driver 131: Source drive IC
140: flexible circuit film 150: control printed circuit board
160: timing controller 210: latching circuit
221: Positive decoder 222: Negative decoder
230: first multiplexer 240: output buffer
310: Oscillator 320: Counter
330: second multiplexer 340: digital-to-analog converter

Claims (10)

화상을 표시하는 표시 패널;
상기 표시 패널에 데이터 전압을 공급하는 복수의 소스 드라이브 IC들; 및
상기 복수의 소스 드라이브 IC들에 디지털 비디오 데이터와 데이터 구동부 제어 신호를 공급하는 타이밍 컨트롤러를 포함하며,
상기 복수의 소스 드라이브 IC들 각각은 상기 복수의 소스 드라이브 IC들 각각의 정상적인 데이터 수신 여부를 판단하는 락 신호가 설정된 기간 이상 로우 로직 레벨인 경우, 데이터 전압의 극성을 제어하는 극성 신호를 이용하여 상기 데이터 전압의 극성을 주기적으로 변경시키는 표시 장치.A display panel for displaying an image;
A plurality of source drive ICs for supplying data voltages to the display panel; And
And a timing controller for supplying digital video data and a data driver control signal to the plurality of source drive ICs,
Wherein each of the plurality of source drive ICs uses a polarity signal for controlling a polarity of a data voltage when a lock signal for determining whether or not normal data is received from each of the plurality of source drive ICs is at a low logic level, Wherein the polarity of the data voltage is periodically changed. 제 1 항에 있어서,
상기 복수의 소스 드라이브 IC들 각각은 상기 극성 신호를 내부에서 자체적으로 생성하는 표시 장치.The method according to claim 1,
Wherein each of the plurality of source drive ICs generates the polarity signal internally therein. 제 1 항에 있어서, 상기 복수의 소스 드라이브 IC들 각각은
내부에서 VCO 클럭을 생성하는 발진기;
상기 VCO 클럭을 이용하여 내부 극성 신호를 생성하는 카운터; 및
상기 내부 극성 신호와 상기 데이터 구동부 제어 신호에 포함된 타이밍 컨트롤러 극성 신호에 기초하여 상기 극성 신호를 생성하는 멀티플렉서를 포함하는 표시 장치.2. The method of claim 1, wherein each of the plurality of source drive ICs
An oscillator for generating a VCO clock therein;
A counter for generating an internal polarity signal using the VCO clock; And
And a multiplexer for generating the polarity signal based on the internal polarity signal and a timing controller polarity signal included in the data driver control signal. 제 3 항에 있어서,
상기 카운터는 상기 VCO 클럭을 이용하여 비트를 증가시키고, 상기 카운터의 최상위 비트의 출력을 이용하여 상기 내부 극성 신호를 생성하는 표시 장치.The method of claim 3,
Wherein the counter uses the VCO clock to increment the bit and generates the internal polarity signal using the output of the most significant bit of the counter. 제 3 항에 있어서, 상기 복수의 소스 드라이브 IC들 각각은
상기 극성 신호에 기초하여 상기 데이터 전압의 극성을 결정하고, 그에 따라 상기 데이터 전압을 생성하여 출력하는 디지털-아날로그 컨버터를 더 포함하는 표시 장치.4. The method of claim 3, wherein each of the plurality of source drive ICs
Further comprising a digital-to-analog converter for determining the polarity of the data voltage based on the polarity signal, and generating and outputting the data voltage accordingly. 타이밍 컨트롤러가 복수의 소스 드라이브 IC들에 디지털 비디오 데이터와 데이터 구동부 제어 신호를 공급하는 단계;
상기 소스 드라이브 IC들이 표시 패널에 데이터 전압을 공급하는 단계; 및
상기 표시 패널에서 화상을 표시하는 단계를 포함하며,
상기 복수의 소스 드라이브 IC들 각각은 상기 복수의 소스 드라이브 IC들 각각의 정상적인 데이터 수신 여부를 판단하는 락 신호가 일정 기간 이상 로우 로직 레벨인 경우, 극성 신호를 이용하여 상기 데이터 전압의 극성을 주기적으로 변경시키는 표시 장치의 구동 방법.The timing controller supplying digital video data and a data driver control signal to a plurality of source drive ICs;
Supplying the data voltage to the display panel by the source drive ICs; And
And displaying an image on the display panel,
Wherein each of the plurality of source drive ICs periodically outputs the polarity of the data voltage using a polarity signal when a lock signal for determining whether or not normal data is received by each of the plurality of source drive ICs is a logic level lower than a predetermined period Wherein the display device is a display device. 제 6 항에 있어서, 상기 소스 드라이브 IC들이 표시 패널에 데이터 전압을 공급하는 단계는,
상기 락 신호가 로우 로직 레벨인지 여부를 감지하는 단계; 및
상기 락 신호가 로우 로직 레벨인 경우, 상기 소스 드라이브 IC 내부의 발진기로부터 생성된 VCO 클럭을 이용하여 카운터에서 내부 극성 신호를 생성하는 단계를 포함하는 표시 장치의 구동 방법.7. The method of claim 6, wherein the source drive ICs supply a data voltage to a display panel,
Sensing whether the lock signal is at a low logic level; And
And generating an internal polarity signal at the counter using the VCO clock generated from the oscillator in the source drive IC when the lock signal is at a low logic level. 제 7 항에 있어서,
상기 카운터는 상기 VCO 클럭을 이용하여 비트를 증가시키고, 상기 카운터의 최상위 비트의 출력을 이용하여 상기 내부 극성 신호를 생성하는 표시 장치의 구동 방법.8. The method of claim 7,
Wherein the counter increases the bit using the VCO clock and generates the internal polarity signal using the output of the most significant bit of the counter. 제 7 항에 있어서,
상기 락 신호, 상기 내부 극성 신호, 및 타이밍 컨트롤러 극성 신호에 기초하여 상기 소스 드라이브 IC 내부의 멀티플렉서에서 상기 극성 신호를 생성하는 단계를 더 포함하는 표시 장치의 구동 방법.8. The method of claim 7,
And generating the polarity signal in a multiplexer inside the source drive IC based on the lock signal, the internal polarity signal, and the timing controller polarity signal. 제 8 항에 있어서, 상기 소스 드라이브 IC들이 표시 패널에 데이터 전압을 공급하는 단계는,
상기 소스 드라이브 IC 내부의 디지털-아날로그 컨버터에서 상기 극성 신호에 기초하여 상기 데이터 전압의 극성을 결정하고, 그에 따라 상기 데이터 전압을 생성하여 출력하는 표시 장치의 구동 방법.9. The method of claim 8, wherein the source drive ICs supply a data voltage to a display panel,
Wherein the digital-to-analog converter in the source drive IC determines the polarity of the data voltage based on the polarity signal, and generates and outputs the data voltage accordingly.
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