KR20180037151A - 세라믹 전자부품 및 이의 제조방법 - Google Patents

세라믹 전자부품 및 이의 제조방법 Download PDF

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KR20180037151A
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Abstract

본 발명은 세라믹 전자 부품 및 이의 제조방법에 관한 것으로, 본 발명의 일 실시형태에 따른 세라믹 전자 부품은 세라믹 소체; 및 상기 세라믹 소체 내부에 형성되며, 0.5㎛이하의 두께를 가지고, 내부에 비전극 영역이 형성된 내부 전극층;을 포함하며, 상기 내부 전극층의 단면에 있어서, 내부 전극층의 전극영역 면적에 대한 비전극 영역의 면적 비가 0.1 내지 10%이고, 상기 비전극 영역은 세라믹 성분을 포함할 수 있다.

Description

세라믹 전자부품 및 이의 제조방법{Ceramic electronic component and method for manufacturing the same}
본 발명은 세라믹 전자부품 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 신뢰성이 우수한 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자부품은 세라믹 재료로 이루어진 세라믹 소체, 세라믹 소체 내부에 형성된 내부전극층 및 상기 내부전극층과 접속되도록 세라믹 소체 표면에 설치된 외부전극을 구비한다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 일 유전체층을 사이에 두고 대향 배치되는 내부전극층, 상기 내부전극층에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근 전기, 전자기기 산업의 고성능화 및 경박단소화에 따라 전자부품에 있어서도 소형, 고성능 및 저가격화가 요구되고 있다. 특히 CPU의 고속화, 기기의 소형 경량화, 디지털화 및 고기능화가 진전됨에 따라, 적층 세라믹 커패시터도 소형화, 박층화, 고용량화, 고주파영역에서의 저임피던스화 등의 특성을 구현하기 위한 연구 개발이 활발히 진행되고 있다.
본 발명의 목적은 신뢰성이 우수한 세라믹 전자부품 및 이의 제조방법을 제공하는 것이다.
본 발명의 일 실시형태는 세라믹 소체; 및 상기 세라믹 소체 내부에 형성되며, 0.5㎛이하의 두께를 가지고, 내부에 비전극 영역이 형성된 내부 전극층;을 포함하며, 상기 내부 전극층의 단면에 있어서, 내부 전극층의 전극영역 면적에 대한 비전극 영역의 면적 비가 0.1 내지 10%이고, 상기 비전극 영역은 세라믹 성분을 포함하는 세라믹 전자부품을 제공한다.
상기 내부 전극층의 두께는 0.5㎛이하일 수 있다.
상기 내부 전극층은 내부전극의 전체 길이에 대한 내부전극의 실제 길이의 비(내부전극의 실제 길이/내부전극의 전체 길이)로 정의되는 내부전극의 연결성이 90%이상일 수 있다.
상기 내부 전극층은 금속 분말, 상기 금속 분말에 대한 입경비가 1/5를 초과하는 세라믹 공재 분말을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 비전극 영역은 내부전극을 형성하는 도전성 페이스트의 소성을 30℃/60s 내지 50℃/60s의 승온 속도로 수행하여 형성될 수 있다.
본 발명의 다른 실시형태는 복수의 유전체층이 적층된 세라믹 소체; 및 상기 일 유전체층을 사이에 두고 형성되며, 0.5㎛이하의 두께를 가지는 내부 전극층;을 포함하며, 상기 내부 전극층의 단면에 있어서, 전극영역 면적에 대한 내부 전극층 내에 트랩된 비전극 영역 면적의 비가 0.1 내지 10%이고, 내부전극의 연결성이 90% 이상인 세라믹 전자부품을 제공한다.
상기 비전극 영역은 내부 전극을 형성하는 금속 분말에 대한 입경비가 1/5를 초과하는 세라믹 공재 분말을 포함할 수 있다.
상기 내부 전극층은 금속 분말, 세라믹 공재 분말을 포함하는 도전성 페이스트의 소성 온도를 조절하여 형성될 수 있다.
본 발명의 또 다른 실시형태는 세라믹 소체; 및 상기 세라믹 소체 내부에 형성되는 내부 전극층;을 포함하며, 상기 내부 전극층의 단면에 있어서, 내부 전극층의 전극영역 면적에 대한 비전극 영역 면적의 비가 0.1 내지 10%일 수 있다.
상기 내부 전극층의 두께는 0.5㎛이하일 수 있다.
상기 내부 전극층은 내부전극의 전체 길이에 대한 실제 내부전극의 길이의 비로 정의되는 내부전극의 연결성이 90%이상일 수 있다.
상기 비전극 영역은 내부 전극층의 금속 입자 계면 내에 트랩된 영역일 수 있다.
상기 비전극 영역은 세라믹 공재 분말을 포함할 수 있다.
상기 내부 전극층은 금속 분말, 상기 금속 분말에 대한 입경비가 1/5를 초과하는 세라믹 공재 분말을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.
상기 비전극 영역은 내부전극을 형성하는 도전성 페이스트의 소성 온도를 조절하여 형성될 수 있다.
본 발명의 다른 실시형태는 세라믹 그린시트를 마련하는 단계; 금속 분말 및 상기 금속 분말에 대한 입경비가 1/5를 초과하는 세라믹 공재 분말을 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계; 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계; 상기 세라믹 적층체를 소성하여, 전극영역 면적에 대한 비전극 영역 면적의 비가 0.1 내지 10%인 내부 전극층을 형성하는 단계;를 포함하는 세라믹 전자부품의 제조 방법을 제공한다.
상기 세라믹 적층체의 소성은 30℃/60s 내지 50℃/60s의 승온 속도로 수행될수 있다.
상기 도전성 페이스트에 포함된 금속 분말은 소결이 1000℃까지 억제될 수 있다.
상기 내부 전극층의 연결성은 90%이상일 수 있다.
상기 내부 전극층의 두께는 0.5㎛이하일 수 있다.
상기 비전극 영역은 상기 내부 전극 패턴의 소성 과정에서 상기 내부 전극 내에 트랩될 수 있다.
상기 비전극 영역은 상기 세라믹 성분을 포함할 수 있다.
상기 비전극 영역은 상기 소성 후에 잔류한 바인더 또는 용제를 포함할 수 있다.
본 발명의 일 실시형태에 따르면 내부 전극층 내의 비전극 영역의 면적비를 제어하여 내부전극의 연결성을 확보할 수 있다.
적층 세라믹 커패시터가 소형 및 고적층화될수록 내부 전극층은 박층화되고, 내부전극층이 박층화될수록 소결 과정에서 내부 전극층이 끊기기 쉬워 내부 전극의 연결성을 확보하기 어려우나, 본 발명의 일 실시형태에 따르면, 내부전극 내에 비전극 영역을 형성하고, 비전극 영역의 비율을 조절하여 내부 전극층의 연결성을 확보할 수 있다.
본 발명의 일 실시 형태에 따르면, 세라믹 공재 분말은 금속 입자의 소결 시 금속 입자 사이에 배치되어 금속 입자의 입성장을 억제할 수 있고, 내부전극층 내에 트랩되어 내부 전극층의 연결성을 확보할 수 있다.
본 발명의 일 실시형태에 따르면, 소성 후 크랙과 같은 세라믹 전자부품의 내부구조 결함을 방지할 수 있다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터의 용량을 확보할 수있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 단면을 개략적으로 나타내는 일부 확대도이다.
도 4은 본 발명의 일 실시형태에 따른 내부 전극층을 개략적으로 나타내는 일부 확대도이다.
도 5a 및 도 5b는 본 발명의 일 실시형태에 따른 내부 전극층의 소결 수축 거동을 개략적으로 나타내는 모식도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다. 다만, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
본 발명의 일 실시형태는 세라믹 전자부품에 관한 것으로, 세라믹 재료를 사용하는 전자부품은 커패시터, 인덕터, 압전체 소자, 바리스터, 또는 서미스터 등이 있다. 하기에서는 세라믹 전자부품의 일례로서 적층 세라믹 커패시터에 관하여 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 개략적인 사시도이고, 도 2는 도 1의 A-A'선을 따라 취한 적층 세라믹 커패시터를 나타내는 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 본 실시형태에 따른 적층 세라믹 커패시터는 세라믹 소체(110), 상기 세라믹 소체 내부에 형성된 내부 전극층(121, 122), 상기 세라믹 소체(110)의 외표면에 형성되는 외부 전극(131, 132)을 포함할 수 있다.
본 발명의 일 실시 형태에서, 적층 세라믹 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층를 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 세라믹 소체(110)의 형상에 특별히 제한은 없지만, 본 발명의 일 실시형태에 따르면 육면체 형상을 가질 수 있다.
상기 세라믹 소체(110)는 복수 개의 유전체층(111)이 적층되어 형성될 수 있다. 상기 세라믹 소체(110)를 구성하는 복수의 유전체층(111)은 소결된 상태로써, 인접하는 유전체층끼리의 경계는 확인할 수 없을 정도로 일체화되어 있을 수 있다.
상기 유전체층(111)은 세라믹 분말을 포함하는 세라믹 그린시트의 소결에 의하여 형성될 수 있다.
상기 세라믹 분말은 당업계에서 일반적으로 사용되는 것이면 특별히 제한되지 않는다. 이에 제한되는 것은 아니나, 예를 들면 BaTiO3계 세라믹 분말을 포함할 수 있다. 상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다.
또한, 상기 세라믹 그린시트는 상기 세라믹 분말과 함께 전이금속, 희토류 원소, Mg, Al 등을 포함할 수 있다.
상기 일 유전체층(111)의 두께는 적층 세라믹 커패시터의 용량 설계에 맞추어 적절히 변경될 수 있다. 이에 제한되는 것은 아니나, 예를 들면 소결 후 인접하는 2개의 내부 전극층 사이에 형성된 유전체층(111)의 두께는 1.0㎛이하 일 수 있다.
상기 세라믹 소체(110) 내부에는 내부 전극층(121, 122)이 형성될 수 있다. 상기 내부 전극층(121, 122)은 세라믹 그린시트 상에 형성되어 적층되고, 소결에 의하여 일 유전체층을 사이에 두고, 상기 세라믹 소체(110) 내부에 형성될 수 있다.
상기 내부 전극층은 서로 다른 극성을 갖는 제1 내부전극층(121) 및 제2 내부전극층(122)을 한 쌍으로 할 수 있으며, 유전체층의 적층 방향에 따라 대향 배치될 수 있다.
도 2에 도시된 바와 같이, 상기 제1 및 제2 내부 전극층(121, 122)의 말단은 세라믹 소체(110)의 길이 방향의 일면으로 교대로 노출될 수 있다.
또한, 도시되지 않았으나, 본 발명의 일 실시형태에 따르면 제1 및 제2 내부 전극층은 리드부를 갖고, 리드부를 통하여 세라믹 소체의 동일 면으로 노출될 수 있다. 또는 제1 및 제2 내부 전극층은 리드부를 갖고 리드부를 통하여 세라믹 소체의 하나 이상의 면으로 노출될 수 있다.
상기 일 내부 전극층(121, 122)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면, 0.5㎛이하 일 수 있다. 또는 일 내부 전극층(121, 122)의 두께는 0.1 내지 0.5㎛일 수 있다. 또는 일 내부 전극층(121, 122)의 두께는 0.3 내지 0.5㎛일 수 있다.
본 발명의 일 실시형태에 따르면 내부 전극층이 형성된 유전체층은 200층 이상 적층될 수 있다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
본 발명의 일 실시형태에 따르면, 세라믹 소체(110)의 외표면에는 외부 전극(131, 132)이 형성될 수 있고, 상기 외부전극(131, 132)은 내부 전극층(121, 122)과 전기적으로 연결될 수 있다. 보다 구체적으로, 상기 세라믹 소체(110)의 일면으로 노출된 제1 내부 전극(121)과 전기적으로 연결된 제1 외부전극(131)과 상기 세라믹 소체(110)의 타면으로 노출된 제2 내부 전극(122)과 전기적으로 연결된 제2 외부전극으로 구성될 수 있다.
또한 도시되지 않았으나, 세라믹 소체로 노출되는 제1 및 제2 내부 전극층과연결되기 위하여 복수 개의 외부전극이 형성될 수 있다.
상기 외부 전극(131, 132)은 금속 분말을 포함하는 도전성 페이스트로 형성될 수 있다. 상기 도전성 페이스트에 포함되는 금속 분말은 특별히 제한되지 않으며, 예를 들면 Ni, Cu, 또는 이들 합금을 사용할 수 있다. 상기 외부 전극(131, 132)의 두께는 용도 등에 따라 적절히 결정할 수 있는데, 예를 들면 10 내지 50㎛ 정도일 수 있다.
도 3은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 단면 중 일부를 개략적으로 나타내는 일부 확대도이다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 내부 전극층(121, 122)은 내부 전극층 내에 비전극 영역(N)을 포함할 수 있다. 본 발명의 일 실시형태에 따르면, 내부전극에서 비전극 영역(N)을 제외한 부분은 전극영역(E)으로 이해될 수 있다.
본 발명의 일 실시형태에 따르면, 상기 비전극 영역(N)은 내부전극층의 소성 과정에서 형성될 수 있으며, 상기 비전극 영역(N)은 내부 전극층을 형성하는 도전성 페이스트의 조성물에 의하여 형성될 수 있다. 이에 제한되는 것은 아니나, 비전극 영역(N)은 세라믹 성분을 포함할 수 있다. 본 발명의 일 실시형태에 따르면 비전극 영역(N)은 도전성 페이스트에 포함된 성분 중 도전성 금속이 아닌 성분으로 형성될 수 있으며, 예를 들면 세라믹 분말에 의하여 형성될 수 있다. 또한, 비전극 영역(N)을 형성하는 물질은 예를 들면 세라믹 공재 분말, 바인더, 용제 등일 수 있다. 상기 바인더 및 용제는 소성에 의하여 잔류한 카본계 성분으로 존재할 수 있다. 또한 상기 비전극 영역(N)은 기공 일 수 있다.
본 발명의 일 실시형태에 따르면, 도전성 페이스트의 조성물에 포함되는 물질은 소성 중에 내부 전극층을 이루는 금속 입자(grain)의 계면 즉, 입계(grain boundary)에 트랩될 수 있다. 이는 후술하는 내부 전극층의 형성과정에 의하여 보다 명확해 질 수 있다.
본 발명의 일 실시형태에 따르면, 내부 전극층의 일 단면에서 내부 전극의 전극영역(E)의 면적에 대한 비전극 영역(N)의 면적의 비는 0.1 내지 10%일 수 있다.
도 2에 도시된 바와 같이, 적층 세라믹 커패시터는 길이 방향으로 절단되고,상기 길이 방향의 절단면에서 내부 전극의 면적, 전극영역(E)의 면적, 비전극 영역(N)의 면적이 측정될 수 있다.
본 발명의 일 실시형태에서 내부 전극의 면적, 전극영역(E)의 면적 및 비전극 영역(N)의 면적은 적층 세라믹 커패시터의 단면을 광학 현미경으로 이미지를 스캔하여 측정할 수 있다.
이하, 도 3 및 도 4를 참조하여, 내부 전극의 면적, 전극영역(E)의 면적 및 비전극 영역(N)의 면적의 측정 과정을 설명한다.
본 발명의 일 실시형태에서 내부 전극의 면적은 내부 전극이 연속적으로 형성된 영역을 의미하며, 내부전극이 단절된 부분은 포함되지 않는다. 도 3을 참조하면, 내부전극의 면적은 내부전극 사이에 형성된 갭(G, gap)은 제외된다. 본 발명의 일 실시형태에서 상기 갭(G, gap)은 내부 전극층을 관통한 기공을 의미하며, 내부전극 표면의 일부에만 형성되거나, 내부전극 내부에 형성된 기공은 포함되지 않는다.
광학 이미지에서 내부 전극층과 유전체층은 구별될 수 있으며, 내부전극의 면적이 측정될 수 있다. 광학 이미지에서 내부전극 내부에 형성된 비전극 영역(N)과 전극영역(E)은 다른 명암으로 표현되어 구별될 수 있다. 이에 제한되는 것은 아니나, 시그마 스캔 프로(SigmaScan Pro) 등의 컴퓨터 프로그램을 사용하여 내부전극의 면적, 전극영역의 면적, 비전극 영역의 면적 등을 측정할 수 있다.
본 발명의 일 실시형태에서 전극 영역(E)의 면적은 내부전극의 면적에서 비전극 영역(N)의 면적을 제외한 값으로 이해될 수 있다.
본 발명의 일 실시형태에 따르면, 적층 세라믹 커패시터의 길이 방향으로 절단한 내부전극 층의 단면에서 내부 전극의 전극영역(E)의 면적에 대한 비전극 영역(N)의 면적의 비는 0.1 내지 10%일 수 있다.
본 발명의 일 실시형태에 따르면, 비전극 영역의 면적비를 조절함에 따라, 내부전극의 연결성은 90%이상 일 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극의 연결성은 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비(내부전극 전체 길이/실제 내부전극이 형성된 부분의 길이)로 정의될 수 있다.
내부전극 전체 길이 및 실제 내부전극이 형성된 부분의 길이는 상기와 같이 적층 세라믹 커패시터를 절단한 단면을 스캔한 광학 이미지를 이용하여 측정될 수 있다.
보다 구체적으로, 세라믹 소체의 폭 방향의 중앙부에서 절단한 길이 방향의 단면을 스캔한 이미지에서 내부전극의 전체 길이에 대한 실제 내부전극이 형성된 부분의 길이의 비를 측정할 수 있다.
본 발명의 일 실시형태에서 내부전극 전체 길이는 일 내부전극에서 내부전극 사이에 형성된 갭(G, gap)을 포함한 길이를 의미할 수 있고, 실제 내부전극이 형성된 부분의 길이는 일 내부전극에서 내부전극 사이에 형성된 갭(G, gap)을 제외한 길이를 의미할 수 있다. 상술한 바와 같이 상기 갭(G, gap)은 내부 전극층을 관통한 기공을 의미하며, 내부전극 표면의 일부에만 형성되거나, 내부전극 내부에 형성된 기공은 포함되지 않는다.
본 발명의 일 실시형태에 따르면, 도 4에 도시된 바와 같이, 광학 이미지의 일부를 취하여 내부전극 전체 길이, 내부전극 실제 길이를 측정할 수 있다. 보다 구체적으로, 내부전극(121)의 일부 지점에서 기공을 포함한 내부전극 전체 길이를 T, 실제 내부 전극이 형성된 부분의 길이를 t1, t2, t3, ··· tn으로 규정하면, 상기 내부전극의 연결성은 (t1 + t2 + t3 +·+ tn) /T로 표현될 수 있다. 도 4에서는 실제 내부전극이 형성된 부분을 t1, t2, t3 및 t4 로 표현하였으나, 실제 전극이 형성된 부분의 수는 특별히 제한되지 않는다.
본 발명의 일 실시형태에 따르면, 실제 내부전극의 길이는 내부전극의 전체길이(T)에서 갭(G)의 길이를 뺀 값으로 측정될 수 있다.
본 발명의 일 실시형태에 따르면, 일 내부 전극층(121, 122)의 두께는 0.5㎛이하 일 수 있다. 또는 일 내부 전극층(121, 122)의 두께는 0.1 내지 0.5㎛일 수 있다. 또는 일 내부 전극층(121, 122)의 두께는 0.3 내지 0.5㎛일 수 있다.
본 발명의 일 실시형태에서 내부 전극층의 두께는 상기와 같이 적층 세라믹 커패시터의 단면을 광학 현미경으로 이미지를 스캔하여 측정할 수 있다. 스캔된 이미지에서 일부를 취하여 내부 전극층의 두께를 구할 수 있다.
본 발명의 일 실시형태에서 내부 전극층의 두께는 실제 내부전극 길이에 대한 내부전극 면적의 비(내부전극 면적/실제 내부전극의 길이)로 계산될 수 있다.
상기 내부전극 면적은 전극영역(E) 및 비전극 영역(N)을 포함하는 면적을 의미하고, 상기 실제 내부전극의 길이는 내부전극 사이에 형성된 갭(G, gap)을 제외한 길이일 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극의 면적, 전극영역(E)의 면적 및 비전극 영역(N)의 면적, 실제 내부전극의 길이는 한 개의 내부전극 층에서 측정되고, 적층수 만큼 곱하여 적층 세라믹 커패시터 전체로 일반화될 수 있다.
적층 세라믹 커패시터는 제1 및 제2 내부 전극층의 중첩되는 영역에 의하여 정전용량이 형성될 수 있다.
일반적으로 내부 전극층은 소결 과정에서 내부 전극이 뭉쳐서 끊기는 현상이 발생할 수 있다. 이에 따라 내부 전극층에 의하여 형성되는 정전 용량이 감소할 수 있고, 정전용량이 불규칙하게 형성될 수 있으며, 신뢰성이 저하될 수 있다. 따라서, 고용량을 구현하기 위해서는 내부 전극의 연결성을 확보할 필요가 있다.
그러나, 적층 세라믹 커패시터가 소형 및 고적층화될수록 내부 전극층은 박층화되고, 내부전극층이 박층화될수록 소결 과정에서 내부 전극층이 끊기기 쉬워 내부 전극의 연결성을 확보하기 어렵다.
그러나, 본 발명의 일 실시형태에 따르면, 내부전극 내에 비전극 영역을 포함하여 내부 전극층의 연결성을 확보할 수 있다. 본 발명의 일 실시형태에 따르면, 내부 전극층이 내부에 비전극 영역을 포함하여 내부전극의 박층화를 보상할 수 있다. 또한, 내부전극의 소성 과정에서 금속 분말의 소성 수축을 억제하여 내부전극이 끊기는 현상을 방지할 수 있다. 내부 전극의 전극 영역에 대한 비전극 영역의 비율이 작으면 내부전극의 연결성을 확보하기 어렵고, 내부전극의 전극 영역에 대한 비전극 영역의 비율이 지나치게 크면 오히려 내부전극의 연결성이 저하될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시형태에 따른 내부 전극층의 소결 수축 거동을 개략적으로 나타내는 모식도로써, 이를 참조하여 설명한다.
본 발명의 일 실시형태에 따르면, 내부 전극층은 금속 분말(21); 및 세라믹 공재 분말(22)을 포함하는 도전성 페이스트로 형성될 수 있다.
본 발명의 일 실시형태에 따르면, 내부 전극층을 형성하는 금속 분말(21)의 종류는 특별히 제한되지 않으며, 예를 들면 비금속(base metal)을 사용할 수 있다. 이에 제한되는 것은 아니나, 예를 들면 Ni, Mn, Cr, Co, Al 또는 이들의 합금이 있고, 이들을 하나 이상 포함할 수 있다.
또한, 상기 금속 분말(21)의 평균 입경은 특별히 제한되지 않으나, 예를 들면 400nm이하일 수 있다. 보다 구체적으로 상기 금속 분말(21)의 평균 입경은 50 내지 400nm일 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 공재 분말(22)은 유전체층을 형성하는 세라믹 분말(11)과 동일한 종류를 사용할 수 있다. 세라믹 공재 분말(22)은 소성과정에서 내부 전극층에서 유전체층으로 이동할 수 있으며, 유전체층의 특성을 저하시키지 않기 위하여 유전체층을 형성하는 세라믹 분말과 동일한 종류를 사용할 수 있다. 이에 제한되는 것은 아니나, 상기 세라믹 공재 분말(22)은 예를 들면 BaTiO3계 세라믹 분말일 수 있다. 상기 BaTiO3계 세라믹 분말은 이에 제한되는 것은 아니며, 예를 들면, BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다.
상기 세라믹 공재 분말(22)의 입경은 상기 금속 분말(21)보다 입경이 작을 수 있다. 이에 제한되는 것은 아니나, 예를 들면 상기 금속 분말(21)의 입경에 대한 세라믹 공재 분말의 입경의 비(세라믹 공재 분말/금속 분말)는 1/5를 초과할 수 있다. 또한, 본 발명의 일 실시형태에 따르면, 금속 분말(21)의 입경에 대한 세라믹 공재 분말의 입경의 비(세라믹 공재 분말/금속 분말)는 1/3 내지 1/4일 수 있다.
본 발명의 일 실시형태에 따르면, 금속 분말(21) 및 세라믹 공재 분말(22)의 입경은 평균 입경으로 측정될 수 있다. 본 발명의 일 실시형태에 따르면, 금속 분말, 세라믹 공재 분말의 평균 입경은 ASTM(American Society for Testing and Materials) 에서 규정하는 평균 입경 측정 방법으로 측정할 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 공재 분말(22)의 입경은 금속 분말(21)의 입경보다 작아 세라믹 공재 분말(22)은 금속 분말(21) 사이에 분포될 수 있다.
본 발명의 일 실시형태에 따르면, 금속 분말의 입경에 대한 상기 세라믹 공재 분말의 입경의 비(세라믹 공재 분말/금속 분말)가 1/5 이하이면 세라믹 공재 분말이 금속 입자의 수축을 효율적으로 억제하기 어려울 수 있다. 세라믹 공재 분말은 금속 입자의 소결 시 금속 입자 사이에 배치되어 금속 입자의 입성장을 억제할 수 있다. 금속 입자의 소결시 형성되는 기공의 크기보다 작은 세라믹 공재 분말은 금속 입자의 접촉을 제한하기 어려워 금속 입자의 입성장을 방해하는 역할을 수행하기 어려울 수 있다. 이에 대한 보다 구체적인 사항은 후술하도록 한다.
본 발명의 일 실시형태에 따르면, 상기 내부 전극층을 형성하는 도전성 페이스트 조성물은 바인더, 용제 및 기타의 첨가제 등을 더 포함할 수 있다.
상기 바인더는 이에 제한되는 것은 아니나, 폴리비닐부티랄, 셀룰로오스계 수지 등을 사용할 수 있다. 상기 폴리비닐부티랄은 접착력이 강한 특성을 도전성 페이스트와 세라믹 그린시트의 접착 강도를 향상시킬 수 있다.
상기 셀룰로오스계 수지는 의자형 구조를 가지는 것으로 변형이 발생하였을 경우에 탄성에 의한 회복이 빠른 특성을 가지고 있다. 셀룰로오스 수지를 포함함에 따라 평탄한 인쇄면의 확보가 가능하다.
상기 용제는 특별히 제한되지 않으며, 예를 들면, 부틸카르비톨, 케로신 또는 테르피네올계 용제를 사용할 수 있다. 상기 테르피네올계 용제의 구체적인 종류는 이에 제한되는 것은 아니나, 디하이드로테르피네올(dehydro terpineol), 디하이드로터피닐아세테이트 등을 사용할 수 있다.
본 발명의 일 실시형태에 따르면, 내부 전극층의 소성 과정에서 도전성 페이스트 조성물이 트랩되어 내부 전극층 내에 비전극 영역(N)을 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 도전성 페이스트의 조성물에 포함되는 물질은 소성 중에 내부 전극층을 이루는 금속 입자(grain)의 계면 즉, 입계(grain boundary)에 트랩될 수 있다. 또한, 내부 전극층의 소성과정에서 금속 입자의 계면에는 기공이 형성될 수 있으며, 상기 기공은 도 3 및 도 4에 도시된 갭(G, gap)과 달리 내부 전극에 트랩된 형태로 내부전극층 내부에 형성될 수 있다.
일반적으로 도전성 페이스트는 세라믹 그린시트에 인쇄되고, 적층 등의 과정을 거친 후 세라믹 그린시트와 동시에 소성될 수 있다.
또한, 내부 전극층으로 비금속을 사용하는 경우 대기 중에서 소성을 행하면 내부 전극층이 산화될 수 있다. 따라서, 세라믹 그린시트와 내부 전극층의 동시 소성은 환원성 분위기에서 수행될 수 있다.
적층 세라믹 커패시터의 유전체 층은 약 1100℃ 이상의 고온에서 세라믹 그린시트를 소성하여 형성될 수 있다. 내부 전극층으로 Ni 등의 비금속을 사용하는 경우 저온인 400℃부터 산화가 일어나면서 소결 수축이 되고, 1000℃ 이상에서 급격히 수축될 수 있다. 내부 전극층이 급격히 소성되면 내부 전극층의 과소성으로 인하여 전극이 뭉치거나 끊어질 수 있으며, 내부 전극층의 연결성이 저하되어 적층세라믹 커패시터의 용량이 저하될 수 있다. 또한 소성 후 크랙과 같은 적층 세라믹 커패시터의 내부구조 결함이 발생할 수 있다.
따라서 400 내지 500℃의 비교적 낮은 온도에서 소결이 시작되는 금속 분말의 소결 개시 온도를 최대한 지연시켜 유전체와의 수축율 차이를 최소화하여 내부전극층의 연결성을 향상시킬 필요가 있다.
도 5a는 소성 공정의 초기를 나타내는 것으로, 금속 분말(21)의 소결 수축이 개시되기 전이고, 도 5b는 온도가 상승하여 금속 분말(21)의 소결 수축이 진행되고 있는 상태를 개략적으로 도시한 것이다.
도 5a 및 도 5b에서 세라믹 분말(11)은 소결 과정을 거쳐 도 2에 도시된 유전체층(111)을 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 소성 공정의 초기단계에서 금속 분말(21)이 수축하고, 세라믹 공재 분말(22)은 금속 분말 사이에서 배치되어 금속 입자 간의 접촉을 제한할 수 있다.
일반적으로 유전체층을 형성하는 세라믹 분말(11)이 수축하기 전에 금속 분말이 소결되어 내부 전극층을 형성하고, 세라믹 분말(11)이 수축되는 과정에서 내부 전극층이 뭉쳐 내부전극의 연결성이 저하될 수 있다.
그러나, 본 발명의 일 실시형태에 따르면 내부전극층 내의 비전극 영역의 면적비를 제어하여 내부전극의 연결성을 확보할 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 공재 분말(22)의 입경비를 제어하여 금속 분말(21) 사이에 분산시키면 약 1000℃ 이상까지 금속 분말(21)의 소결이 억제될 수 있다. 일정온도까지 금속 분말(21)의 소결이 최대한 억제되고, 유전체층을 형성하는 세라믹 분말(11)의 소결이 개시될 수 있다. 유전체층을 형성하는 세라믹 분말(11)의 치밀화가 진행되면 내부 전극층도 치밀화가 개시되면서 급속도로 소결이 진행될 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 공재 분말(22)은 금속 분말(21)의 소결 수축 개시 온도를 늦추고, 금속 분말(22)의 소결 수축을 억제할 수 있다. 입경비가 제어된 세라믹 공재 분말(22)은 금속 분말의 소결 수축시 금속 분말 간의 접촉을 막아 금속 분말의 입성장을 억제할 수 있고, 내부 전극의 뭉침 현상을 억제할 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 공재 분말(22) 중 일부는 내부 전극층의 표면으로 밀려나 유전체층을 형성하는 세라믹 분말(11)과 함께 소결되나, 세라믹 공재 분말(22) 중 일부는 소결이 완료될 때까지 금속 분말(21) 사이에서 빠져나가지 못하고, 도 3에 도시된 바와 같이 금속 입자의 경계(grain boundary)에 트랩될 수 있다. 이에 따라 세라믹 공재 분말은 내부전극 내부에 비전극 영역(N)을 형성할 수 있다.
본 발명의 일 실시형태에 따르면, 세라믹 공재 분말(22) 중 일부는 내부 전극층의 표면으로 밀려나 유전체층을 형성하는 세라믹 분말(11)과 함께 소결되나, 소성 공정의 승온 속도를 조절하면, 세라믹 공재 분말(22) 중 일부는 금속 분말(21) 사이에서 빠져나가지 못하고 도 3에 도시된 바와 같이 금속의 입자 경계(grain boundary)에 트랩될 수 있다.
본 발명의 일 실시형태에 따르면, 내부전극을 형성하는 도전성 페이스트 조성물에 포함되는 바인더, 용제 및 기타의 첨가제는 소성 중 제거되나 소성 공정의 승온 속도를 조절하면, 바인더, 용제 및 기타의 첨가제 중 일부는 완전히 제거되지 않고, 도 3에 도시된 바와 같이 금속의 입자 경계(grain boundary)에 트랩될 수 있다. 이에 따라, 바인더, 용제 및 기타의 첨가제는 내부전극 내부에 비전극 영역(N)을 형성할 수 있다.
상술한 바와 같이, 본 발명의 일 실시형태에 따르면, 내부전극층의 일 단면에서 내부 전극의 전극영역(E)의 면적에 대한 비전극 영역(N)의 면적의 비는 0.1 내지 10%일 수 있다.
최근 적층 세라믹 커패시터가 소형화 및 경량화됨에 따라 내부 전극층은 보다 박층화되고 있다. 박층의 내부 전극층을 형성하기 위하여 보다 미립의 금속 분말을 사용할 수 있으나, 이러한 경우 금속 분말의 소결 수축을 제어하기 어렵고, 내부전극의 연결성을 확보하기 어렵다.
그러나 본 발명의 일 실시형태에 따르면, 내부 전극 내에 비전극 영역을 형성하고, 비전극 영역의 비율을 조절하여 금속 분말의 소결 수축을 억제할 수 있다. 또한, 내부 전극 내에 형성되는 비전극 영역의 비율을 조절하여 내부 전극층의 연결성을 향상시킬 수 있다.
이하, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.
본 발명의 일 실시예에 따라, 복수의 세라믹 그린시트가 마련될 수 있다. 상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제 등을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다. 상기 세라믹 그린시트는 이후 소결되어 도 2에 도시된 바와 같이 일 유전체층(111)을 형성할 수 있다.
다음으로, 상기 세라믹 그린시트 상에 내부전극용 도전성 페이스트를 도포하여 내부전극 패턴을 형성할 수 있다. 상기 내부전극 패턴은 스크린 인쇄법 또는 그라비아 인쇄법에 의하여 형성될 수 있다.
이후, 상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여, 압착시킬 수 있다. 이에 따라 내부전극 패턴이 형성된 세라믹 적층체를 제조할 수 있다.
다음으로, 세라믹 적층체를 1개의 커패시터에 대응하는 영역마다 절단하여 칩화할 수 있다. 이때, 내부전극 패턴의 일단이 측면을 통하여 교대로 노출되도록 절단할 수 있다. 이 후, 칩화한 적층체를 소성하여 세라믹 소체를 제조할 수 있다. 상술한 바와 같이 상기 소성 공정은 환원 분위기에서 수행될 수 있다. 또한, 소성 공정은 승온 속도를 조절하여 수행될 수 있다. 이에 제한되는 것은 아니나, 상기 승온 속도는 30℃/60s 내지 50℃/60s일 수 있다.
다음으로, 세라믹 소체의 측면을 덮으며, 세라믹 소체의 측면으로 노출된 내부전극층과 전기적으로 연결되도록 외부전극을 형성할 수 있다. 이 후, 외부 전극의 표면에 니켈, 주석 등의 도금처리를 실시할 수 있다.
본 발명의 일 실시형태에 따르면, 싱술한 바와 같이 내부전극 내에 형성되는 비전극 영역의 비율이 0.1 내지 10%가 되도록 형성될 수 있다. 이에 따라 내부 전극층의 연결성이 우수해질 수 있고, 고용량을 구현할 수 있다.
본 발명의 일 실시예에 따라 하기 표1 에 기재된 바와 같이 세라믹 공재 분말(BT, BaTiO3 분말)과 금속 분말(Ni)의 사이즈를 조절하여 적층 세라믹 커패시터를 제조하였다.
BT 입경/Ni 입경 AN/AE(%) 내부전극 두께(㎛) 전극 연결성
1* 1/5 0.08% 0.41 86.3%
2 1/4.5 0.1% 0.44 90.2%
3 1/4 0.11% 0.42 92.1%
4* 1/6 0.57% 0.55 90.2%
5 1/4 1.2% 0.39 90.8%
6 1/4 2.5% 0.47 92.9%
7 1/4 3.1% 0.47 93.2%
8* 1/4 4.4% 0.53 92.7%
9 1/4 5.7% 0.50 94.3%
10 1/4 6.5% 0.43 92.7%
11 1/4 7.6% 0.41 91.9%
12* 1/4 8.3% 0.52 90.3%
13 1/4 9.6% 0.37 90.4%
14 1/4 9.9% 0.44 90.2%
15* 1/4 10.1% 0.45 89.3%
16* 1/4 11.3% 0.43 87.5%
17 1/3 5.3% 0.41 90.1%
18 1/3.5 6.2% 0.46 90.5%
19 1/3.5 4.3% 0.44 90.2%
20 1/4 6.5% 0.43 92.7%
21 1/4 2.5% 0.47 92.9%
22* 1/5 0.5% 0.45 82.2%
23* 1/5 5.2% 0.56 83.5%
24* 1/6 6.3% 0.61 81.2%
[평가]1. 내부전극의 전극 영역 면적에 대한 비전극 영역의 면적비(AN/AE(%))
적층 세라믹 커패시터의 길이 방향으로 절단한 후 단면을 광학 현미경으로 이미지를 스캔하였다. 광학 이미지에서 10㎛X5㎛(가로X세로)를 취하여 내부 전극의 면적, 전극영역의 면적(AE)및 비전극 영역의 면적(AN)을 측정하였다. 내부 전극의 면적은 내부전극을 관통한 갭(G, gap)을 제외하고 측정하였다. 광학 이미지에서 내부전극 내부에 형성된 비전극 영역의 면적(AN)을 측정하고, 내부전극 면적에서 뺀 값을 전극영역의 면적(AE)으로 설정하였다.
2. 내부전극의 두께
상기 10㎛X5㎛(가로X세로)로 취해진 광학 이미지에서 내부전극의 실제 길이를 측정하고, 내부전극 실제 길이에 대한 내부전극 면적의 비(내부전극 면적/내부전극의 실제 길이)를 계산하여 내부전극의 두께를 측정하였다. 내부전극의 실제 길이는 내부전극의 중앙부에서 측정되었으며, 내부전극 사이에 형성된 갭(G, gap)은 제외하여 측정하였다.
3. 내부전극의 연결성
상기 10㎛X5㎛(가로X세로)로 취하진 광학 이미지에서 내부전극의 전체 길이를 측정하였다. 내부전극의 전체 길이는 내부전극 사이에 형성된 갭(G, gap)을 포함한 길이로 측정하였다. 내부전극의 연결성은 내부전극의 전체 길이에 대한 실제 내부전극의 길이의 비(실제 내부전극의 길이/내부전극의 전체 길이)로 계산하였다.
상기 표 1을 참조하면, 시료 22, 23, 24는 BT/Ni 입경비가 1/5 이하로써 세라믹 공재 분말의 크기가 너무 작아 니켈 분말의 수축을 억제하지 못한 것으로 판단되며, 이에 따라 내부전극의 연결성이 90% 미만을 나타내었다.
시료 1을 참조하면, BT/Ni 입경비가 1/5이고, AN/AE(%)의 비가 0.1% 미만으로 전극 연결성이 90% 미만을 나타내었다.
시료 15 및 16을 참조하면, BT/Ni 입경비가 1/4이나, AN/AE(%)의 비가 10%를초과하여 전극 연결성이 90% 미만을 나타내었다.
또한 시료 4, 시료 8, 시료 23, 시료 24를 참조하면 내부전극층의 두께가 0.5㎛ 이상인 경우에는 BT/Ni 입경비에 관계없이 내부전극의 연결성이 90% 이상을 나타내거나 90% 이하를 나타내었다. 또한 내부 전극층의 두께가 0.5㎛ 이상이면 적층수를 확보하기 어려워 동일한 조건에서 고용량을 구현하기 어렵다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
110: 세라믹 소체 111: 유전체층
121, 122: 내부전극층 131, 132: 외부전극
11: 세라믹 분말 21: 금속 분말
22: 세라믹 공재 분말

Claims (23)

  1. 세라믹 소체; 및
    상기 세라믹 소체 내부에 형성되며, 내부에 비전극 영역이 형성된 내부 전극층;을 포함하며,
    상기 내부 전극층의 단면에 있어서, 내부 전극층의 전극영역 면적에 대한 비전극 영역의 면적 비가 0.1 내지 10%이고, 상기 비전극 영역은 세라믹 성분을 포함하는 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 내부 전극층의 두께는 0.5㎛이하인 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 내부 전극층은 내부전극의 전체 길이에 대한 실제 내부전극의 길이의 비(실제 내부전극의 길이/내부전극의 전체 길이)로 정의되는 내부전극의 연결성이 90%이상인 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 내부 전극층은 금속 분말, 상기 금속 분말에 대한 입경비가 1/5를 초과하는 세라믹 공재 분말을 포함하는 도전성 페이스트에 의하여 형성되는 세라믹 전자부품.
  5. 제1항에 있어서,
    상기 비전극 영역은 내부전극을 형성하는 도전성 페이스트의 소성을 30℃/60s 내지 50℃/60s의 승온 속도로 수행하여 형성되는 세라믹 전자부품.
  6. 복수의 유전체층이 적층된 세라믹 소체; 및
    상기 일 유전체층을 사이에 두고 형성되며, 0.5㎛이하의 두께를 가지는 내부 전극층;을 포함하며,
    상기 내부 전극층의 단면에 있어서, 전극영역 면적에 대한 내부 전극층 내에 트랩된 비전극 영역 면적의 비가 0.1 내지 10%이고, 내부전극의 연결성이 90% 이상인 세라믹 전자부품.
  7. 제6항에 있어서,
    상기 비전극 영역은 내부 전극을 형성하는 금속 분말에 대한 입경비가 1/5를 초과하는 세라믹 공재 분말을 포함하는 세라믹 전자부품.
  8. 제6항에 있어서,
    상기 내부 전극층은 금속 분말, 세라믹 공재 분말을 포함하는 도전성 페이스트의 소성 온도를 조절하여 형성되는 세라믹 전자부품.
  9. 세라믹 소체; 및
    상기 세라믹 소체 내부에 형성되는 내부 전극층;을 포함하며,
    상기 내부 전극층의 단면에 있어서, 내부 전극층의 전극영역 면적에 대한 비전극 영역 면적의 비가 0.1 내지 10%인 세라믹 전자부품.
  10. 제9항에 있어서,
    상기 내부 전극층의 두께는 0.5㎛이하인 세라믹 전자부품.
  11. 제9항에 있어서,
    상기 내부 전극층은 내부전극의 전체 길이에 대한 실제 내부전극의 길이의 비로 정의되는 내부전극의 연결성이 90%이상인 세라믹 전자부품.
  12. 제9항에 있어서,
    상기 비전극 영역은 내부 전극층의 금속 입자 계면 내에 트랩된 세라믹 전자부품.
  13. 제9항에 있어서,
    상기 비전극 영역은 세라믹 공재 분말을 포함하는 세라믹 전자부품.
  14. 제9항에 있어서,
    상기 내부 전극층은 금속 분말, 상기 금속 분말에 대한 입경비가 1/5를 초과하는 세라믹 공재 분말을 포함하는 도전성 페이스트에 의하여 형성되는 세라믹 전자부품.
  15. 제9항에 있어서,
    상기 비전극 영역은 내부전극을 형성하는 도전성 페이스트의 소성 온도를 조절하여 형성되는 세라믹 전자부품.
  16. 세라믹 그린시트를 마련하는 단계;
    금속 분말 및 상기 금속 분말에 대한 입경비가 1/5를 초과하는 세라믹 공재 분말을 포함하는 도전성 페이스트로 내부전극 패턴을 형성하는 단계;
    상기 내부전극 패턴이 형성된 세라믹 그린시트를 적층하여 세라믹 적층체를 형성하는 단계;
    상기 세라믹 적층체를 소성하여, 전극영역 면적에 대한 비전극 영역 면적의 비가 0.1 내지 10%인 내부 전극층을 형성하는 단계;
    를 포함하는 세라믹 전자부품의 제조 방법.
  17. 제16항에 있어서,
    상기 세라믹 적층체의 소성은 30℃/60s 내지 50℃/60s의 승온 속도로 수행되는 세라믹 전자부품의 제조 방법.
  18. 제16항에 있어서,
    상기 도전성 페이스트에 포함된 금속 분말은 소결이 1000℃까지 억제되는 세라믹 전자부품의 제조 방법.
  19. 제16항에 있어서,
    상기 내부 전극층의 연결성은 90%이상인 세라믹 전자부품의 제조 방법.
  20. 제16항에 있어서,
    상기 내부 전극층의 두께는 0.5㎛이하인 세라믹 전자부품의 제조 방법.
  21. 제16항에 있어서,
    상기 비전극 영역은 상기 내부 전극 패턴의 소성 과정에서 상기 내부 전극 내에 트랩되는 세라믹 전자부품의 제조 방법.
  22. 제16항에 있어서,
    상기 비전극 영역은 상기 세라믹 성분을 포함하는 세라믹 전자부품의 제조 방법.
  23. 제16항에 있어서,
    상기 비전극 영역은 상기 소성 후에 잔류한 바인더 또는 용제를 포함하는 세라믹 전자부품의 제조방법.
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