KR20180019269A - A semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는, 픽셀들 사이의 크로스 전도(cross conduction)를 줄이기 위한 포토-디텍터 구조물의 패시베이션에 관한 것이다.The present invention relates to semiconductor devices and, more particularly, to passivation of photo-detector structures to reduce cross conduction between pixels.
참고자료Resources
현재 개시된 주제에 대한 배경지식으로서 관련 있는 것으로 고려되는 참고자료가 아래에 나열된다.Below is a list of references that are considered relevant as a background to the current topic.
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[18] J. Schuster and E.Bellotti, Proceedings of SPIE 8704, 87042Q (2013)[18] J. Schuster and E. Bellotti, Proceedings of SPIE 8704, 87042Q (2013)
본 명세서의 상기 참고자료의 인지(acknowledgement)는 이들이 임의의 방식으로 현재 개시된 주제의 특허성과 관련된 의미로 추론되지 않는다.The acknowledgment of the above references herein is not inferred in any way as being related to the patentability of the presently disclosed subject matter.
포토다이오드는 광선을 센싱하는데 널리 사용된다. 많은 활용예가 있는데, 여기서, 센싱되도록 요구되는 광의 레벨이 매우 낮아서, 상기 포토다이오드의 민감도는 중요한 요구사항이다.Photodiodes are widely used for sensing light rays. There are many applications where the level of light required to be sensed is so low that the sensitivity of the photodiode is an important requirement.
포토다이오드로부터(및 다른 많은 전자 부품으로부터) 얻어질 수 있는 신호-대-잡음(signal-to-noise) 비율은 "열 잡음"의 레벨에 의해 제한되고, 이는 결국 부품의 온도와 관련된다는 것은 기술 분야에서 잘 알려져 있다. 용어 "암 전류(dark current)"는 전체 암 조건(dark condition) 동안에, 포토다이오드에서 흐르는 전류를 정의하기 위해, 기술 분야에서 흔히 사용된다. 포토다이오드에서 신호-대-잡음 비율은 전형적으로 부품을 냉각함에 의해 개선되는데, 일부 경우에서는 0˚K에 근접하는 매우 낮은 온도까지 내려간다. 그러나, 포토다이오드에서 이처럼 낮은 온도로 냉각하고 유지하기 위한 수단은 다루기 힘들고 비싸며, 어떤 경우에는, 제한된 값까지만 잡음을 줄일수 있다.The signal-to-noise ratio that can be obtained from the photodiode (and from many other electronic components) is limited by the level of "thermal noise ", which in turn is related to the temperature of the component Is well known in the field. The term "dark current" is commonly used in the art to define the current flowing in a photodiode during a total dark condition. The signal-to-noise ratio in a photodiode is typically improved by cooling the part, which in some cases goes down to a very low temperature close to 0 ° K. However, the means for cooling and maintaining such a low temperature in the photodiode is cumbersome and expensive, and in some cases can only reduce noise to a limited value.
이상적인 포토다이오드에서, 암 전류는 일반적으로 두 개의 주요 성분으로 구성된다. 제1 성분은 본 명세서에서 "확산(diffusion)" 암 전류라고 하는데, 캐리어의 열 여기(thermal excitation) 때문에, 포토다이오드의 포톤 흡수 물질의 완전한 에너지 밴드 갭을 가로지른 후에, 소수 캐리어의 확산, 그래서 공핍 영역(depletion region)이 생성된다. 암 전류의 레벨에 영향을 주는 제2 성분은 "생성-재결합(Generation-Recombination)" 전류이고, 본 명세서에서는 "G-R" 암 전류라고 한다. 다이오드에 인가된 역바이어스는 포토다이오드의 공핍 영역에서 이들 G-R 센터를 활성화시켜서, 이들은 밴드 갭의 가운데에 근접한 에너지 레벨을 제공할 수 있다. 그 결과, 공핍 영역에서 가전자 밴드에서 전도 밴드까지 전자(전하 캐리어)를 여기시키는데 필요한 열 에너지 또는 "활성화 에너지"는 확산 전류 프로세스에 비해 대략 절반이다. 게다가, 전자-홀 쌍이 이러한 방식으로 생성될 때, 이들은 공핍 영역의 전기장에 의해 즉시 제거되어서, G-R 전류를 위한 강한 드라이빙 메카니즘을 제공한다. G-R 암 전류의 레벨이 냉각에 의해 감소될 수 있는 반면, 더 작은 활성화 에너지 때문에, G-R 암 전류는 확산 전류보다 더 느린 속도로 감소된다. 낮은 온도에서, 확산 암 전류의 레벨이 충분히 감소되면, G-R 암 전류는 일반적으로 암 전류의 가장 지배적인 성분이 된다. 열 잡음의 레벨을 줄이려는 많은 시도가 이루어 졌다. 그러나, G-R 전류를 줄이기 위한 이러한 많은 노력은 알려져 있지 않다.In an ideal photodiode, dark current generally consists of two main components. The first component is referred to herein as a " diffusion "dark current, which, due to the thermal excitation of the carrier, traverses the complete energy band gap of the photon absorption material of the photodiode, A depletion region is created. The second component that affects the level of dark current is the " Generation-Recombination "current and is referred to herein as the" G-R "dark current. The reverse bias applied to the diodes activates these G-R centers in the depletion region of the photodiode so that they can provide an energy level close to the center of the bandgap. As a result, the thermal energy or "activation energy" required to excite electrons (charge carriers) from the valence band to the conduction band in the depletion region is roughly half that of the diffusion current process. In addition, when electron-hole pairs are generated in this manner, they are immediately removed by the electric field of the depletion region, providing a strong driving mechanism for the G-R current. While the level of the G-R dark current can be reduced by cooling, because of the smaller activation energy, the G-R dark current is reduced at a slower rate than the diffusion current. At low temperatures, if the level of the diffusion arm current is sufficiently reduced, the G-R dark current is generally the dominant component of the dark current. Many attempts have been made to reduce the level of thermal noise. However, many such efforts to reduce the G-R current are not known.
실제 포토다이오드에서, 현실적으로 기생적인 암 전류에 대한 제3 성분이 종종 있다. 이러한 성분은 장치의 공핍 영역의 레지스턴스를 션트(shunt)하는 작용을 하는 원치 않은 표면 누설 전류 때문이다. 이러한 전류는 종종 온도에 비교적 덜 민감하여서, 장치를 냉각시킴에 의해 완전히 제거될 수 없다. 접합 영역에서 장치의 노출된 표면에 적절한 패시베이션 처리(passivation treatment)를 가함에 의해 대개 억제되나, 이러한 처리의 효율성은 사용되는 물질에 따라 가변할 수 있다.In a real photodiode, there is often a third component for practically parasitic dark current. These components are due to unwanted surface leakage currents that act to shunt the resistance of the device's depletion region. Such currents are often less sensitive to temperature, and can not be completely removed by cooling the device. Although it is largely suppressed by applying an appropriate passivation treatment to the exposed surface of the device in the junction area, the efficiency of such treatment may vary depending on the material used.
중간 파장 적외선(MWIR) 대기 투과 창(atmospheric transmission window)(대략 2.9-5.4 ㎛)에 잘 매칭되는 InSb와 같은 물질에 기초하고, 널리 사용되는 III-V 적외선 디텍터 포토다이오드에서, 암 전류는 G-R 메카니즘 때문에 불변하다. 최근에, 새로운 유형의 포토디텍터가 증명되었는데, 여기서, 헤테로구조물이 사용되어서 포토디텍터의 배리어층에서의 공핍 영역의 밴드 갭을 증가시킨다. 결과적으로, G-R 전류는 강하게 억제되어서, 확산 전류가 지배적으로 된다. 그리고 나서, 디텍터의 암 전류 잡음은 매우 낮다. 이들 장치는 XBn 또는 XBp 디텍터로 언급된다.In a widely used III-V infrared detector photodiode based on a material such as InSb that is well matched to a medium wavelength infrared (MWIR) atmospheric transmission window (approximately 2.9-5.4 μm) Therefore, it is invariable. Recently, a new type of photodetector has been demonstrated, where a heterostructure is used to increase the bandgap of the depletion region in the barrier layer of the photodetector. As a result, the G-R current is strongly suppressed, and the diffusion current becomes dominant. Then, the dark current noise of the detector is very low. These devices are referred to as XBn or XBp detectors.
XBn 및 XBp 포토-디텍터는 많은 적외선 디텍터 시스템으로 현재 통합되는 전통적인 포토다이오드 디텍터에 대안책으로서 개발된 적외선 포토-디텍터의 부류에 관한 것이다. 4개의 서로 다른 아키텍처가 본 출원의 양수인에게 양수된 미국 특허 7,795,640 및 8,004,012 내의 XBn 또는 XBp 포토-디텍터를 위해 제안되었다. XBn/XBp 디텍터 과의 디텍터는 포톤 흡수층, 배리어층 및 적합한 리드아웃 회로에 연결될 금속 접촉부가 그 위이 위치되는 접촉층을 포함한다. XBn/XBp 디텍터에서, 포톤 흡수층과 배리어층은 동일혼 도핑 극성(XBn 장치에서는 n-타입 그리고 XBp 장치에서는 p-타입)을 가져서, 배리어층과 포톤 흡수층 사이의 접합부에서 공핍층이 형성되지 않는다([08] 참조). XBn 포토디텍터에서, 배리어층은 무시할 정도의 가전자 밴드 에너지 오프셋(가령, 조금의 kBTop 미만, 여기서, kB 는 볼츠만 상수이고, Top는 디텍터 동작 온도) 및 포톤 흡수층과의 큰 전도 밴드 에너지 오프셋(가령, 포톤 흡수층의 밴드 갭 이상)을 가지도록 되고, 접촉층의 가전자 밴드는 배리어층의 가전자 밴드에 근접하거나 그 위에 놓인다. XBp 포토디텍터는 반전된 밴드 구조물도 가진, XBn 포토디텍터의 극성이 반전된 버전이다. 따라서, XBn/XBp 포토디텍터에서, 접촉층에서의 다수 캐리어는 큰 에너지 배리어에 의해 배리어층에 진입하는 것이 방해되는 반면, 이러한 디텍터의 동작 바이어스에서, 포톤 흡수층에서의 소수 캐리어(XBn에서의 홀 그리고 XBp에서의 전자)는 배리어층으로 자유롭게 확산될 수 있는데, 이들은 공핍된 배리어층에서의 전기장의 영향하에서 상기 배리어층으로부터 접촉층내로 드리프트한다. XBn/XBp 장치는 일반적으로 포톤 흡수층의 공핍이 없도록 설계되어서(가령, 포톤 흡수 및 배리어층 모두가 동일한 도핑 극성을 가지기 때문에), G-R 전류가 억제되고, 암 전류의 주요 소스는 확산 전류로 구성된다. 그러므로, 이러한 XBn/XBp 에서의 암 전류는 동일한 포톤 흡수 물질로 제조된 종래의 포토다이오드에서의 암 전류보다 더 낮다. [07]에, XBn 및 XBp 포토디텍터 장치의 밴드 구조물이 기술된다.The XBn and XBp photo-detectors relate to a class of infrared photo-detectors that have been developed as an alternative to traditional photodiode detectors that are now integrated into many infrared detector systems. Four different architectures have been proposed for XBn or XBp photo-detectors in U.S. Patent Nos. 7,795,640 and 8,004,012, all of which are assigned to the assignee of the present application. The detector with the XBn / XBp detector includes a photon absorbing layer, a barrier layer and a contact layer over which the metal contacts to be connected to the appropriate lead-out circuit are located. In the XBn / XBp detector, the photon absorption layer and the barrier layer have the same horn doping polarity (n-type in XBn device and p-type in XBp device) and no depletion layer is formed at the junction between the barrier layer and the photon absorption layer [08]). In the XBn photodetector, the barrier layer has negligible valence band energy offset (e.g., less than a small k B T op , where k B Is a Boltzmann constant, T op is the detector operating temperature) and a large conduction band energy offset (e.g., above the bandgap of the photon absorption layer) with the photon absorption layer, and the valence band of the contact layer is the valence band of the barrier layer Or above it. The XBp photodetector is a reversed version of the XBn photodetector, which also has an inverted band structure. Thus, in an XBn / XBp photodetector, many carriers in the contact layer are prevented from entering the barrier layer by a large energy barrier, while in the operating bias of such a detector, the minority carriers in the photon absorption layer (holes in XBn and Electrons in XBp) can freely diffuse into the barrier layer, which drifts from the barrier layer into the contact layer under the influence of an electric field in the depleted barrier layer. The XBn / XBp devices are generally designed to be free of depletion of the photon absorption layer (e.g., because both the photon absorption and the barrier layer have the same doping polarity), the GR current is suppressed and the main source of dark current is composed of the diffusion current . Therefore, the dark current in this XBn / XBp is lower than the dark current in a conventional photodiode made of the same photon absorption material. [07], a band structure of XBn and XBp photodetector devices is described.
nBn/pBp로 알려진 디텍터는 XBn/XBp 포토디텍터의 특별한 케이스를 나타내는데, 접촉층은 포톤 흡수층과 동일한 물질로 제조되고, 동일한 극성으로 도핑된다. 참고 자료 [09] 및 [10]는 포톤 흡수층, 배리어층 및 접촉층을 포함하는 디텍터의 버전을 개시하는데, 여기서 배리어층은 도핑되지 않는다. 상기 기술된 XBn/XBp 컨피규레이션에서, 그것은 포톤 흡수층과 동일한 도핑 극성으로 도핑된다. 도핑되지 않은 배리어를 가진 장치/디텍터는 종종 포톤 흡수층의 도핑과 반대인 배리어층에서의 배경 도핑을 가질 수 있는데(즉, XBn에서의 p-타입 배리어 그리고 XBp에서의 n-타입 배리어), 이는 포톤 흡수층으로부터 G-R 전류를 공급받는 공핍 영역을 형성할 것이고, 이러한 장치로부터의 암 전류는 상기 기술된 XBn 장치의 케이스에서와 같이 제한된 확산이 아닐 것이다.A detector known as nBn / pBp represents a special case of an XBn / XBp photodetector in which the contact layer is made of the same material as the photon absorption layer and is doped with the same polarity. Reference [09] and [10] disclose a version of a detector including a photon absorption layer, a barrier layer and a contact layer, wherein the barrier layer is not doped. In the XBn / XBp configuration described above, it is doped with the same doping polarity as the photon absorption layer. Devices / detectors with undoped barrier can often have background doping in the barrier layer opposite to doping of the photon absorption layer (i.e., p-type barrier at XBn and n-type barrier at XBp) Will form a depletion region that is supplied with the GR current from the absorber layer and the dark current from such a device will not be a limited diffusion as in the case of the XBn device described above.
미국 특허 공개 2012/0273838는 HgCdTe 적외선 디텍터 및 어레이에 기초한 소수 캐리어를 기술한다.U.S. Patent Publication No. 2012/0273838 describes a minority carrier based on an HgCdTe infrared detector and array.
미국 특허 4,679,063는 배리어 구조물(이하, mBn 구조물의 대안 설계를 제안하는데, 배리어층은 포톤 흡수층과 반대의 도핑 극성을 가지고, 접촉층은 금속으로 대체/형성된다.U.S. Patent No. 4,679,063 proposes an alternative design of a barrier structure (hereinafter, an mBn structure in which the barrier layer has a doping polarity opposite that of the photon absorption layer, and the contact layer is replaced / formed of metal.
집적 장치의 다양한 부품(가령, 픽셀/모듈)들 사이의 "열악한 전기적 분리"(가령, 크로스 전도)과 관련된 표면 전류 누설을 방지/줄이기 위해, 집적 구조물의 패시베이션(passivation)을 위한 새로운 접근법을 사용하는 집적 반도체 장치의 제조 방법 및 새로운 집적 반도체 장치(포토디텍터와 같은)에 대한 기술 분야에서의 필요성이 있다.A new approach for passivation of integrated structures is used to prevent / reduce surface current leakage associated with "poor electrical separation" (eg, cross conduction) between various components of an integrated device (eg, pixels / modules) And a new integrated semiconductor device (such as a photodetector).
이와 관련하여, 하기 내용이 이해되어야 한다. 상기 기술된 XBn 또는 XBp 디텍터 아키텍쳐의 성공은 임의의 표면 누설 전류의 없어서, 확산 전류는 지배적인 암 전류 성분을 유지하는 것에 의존한다. 표면 패시베이션은 일반적으로 표면 전도 및 누설을 방지/줄이는데 사용된다.In this regard, the following should be understood. The success of the XBn or XBp detector architectures described above is due to the absence of any surface leakage currents, so that the diffusion current depends on maintaining the dominant dark current component. Surface passivation is commonly used to prevent / reduce surface conduction and leakage.
패시베이션을 위한 가장 흔한 접근법은 패시베이션 물질의 엑스-시추 증착물(ex-situ deposition)이고, 이는 반도체 장치의 결정화된 반도체층의 성장 이후에 수행된다. 도 1a 및 1b에 실시예가 도시된다. 포토다이오드의 경우에, 이는, 리소그래픽적으로 준비된 마스크(도 1a의 50)를 통한 이온 주입 또는 원자 확산 또는 접합의 에피텍셜 성장 이후의 리소그래픽적으로 준비된 마스크(도 1b의 51)를 사용하여 다시 메사 구조물의 에칭에 의해, p-n 접합이 좁은 밴드 갭 포톤 흡수층(40)에서 형성된다는 것을 의미한다. 제1 패시베이션 물질(70)은 접합의 노출된 모서리에 증착된다. 접합을 형성하기 위해 이온-주입이 사용된다면, 패시베이션 물질을 통해 주입함에 의해 종종 수행된다. 유전층(10)은 종종 제1 패시베이션층의 상단에 증착되고, 이는 패시베이션의 일부로서(제1 페시베이션층과 함께) 또는 외부 대기와의 반응에 대한 제1 패시베이션층의 보호책으로서의 역할을 한다. 도 1a 및 1b의 것과 유사한 방법에 의해 제조된 패시베이트된 다이오드 구조물의 실시예가 아티클 [3] 및 [4]에 각각 증명된다.The most common approach for passivation is an ex-situ deposition of passivation material, which is performed after the growth of the crystallized semiconductor layer of the semiconductor device. The embodiment is shown in Figures 1A and 1B. In the case of a photodiode, this is achieved by using a lithographically prepared mask (51 in FIG. 1B) after ion implantation through a lithographically prepared mask (50 in FIG. 1A) or after epitaxial growth of atomic diffusion or junction By etching the mesa structure again, it means that the pn junction is formed in the narrow band gap photon absorption layer 40. A first passivation material 70 is deposited at the exposed edges of the junction. If ion-implantation is used to form the junction, it is often carried out by implantation through the passivation material. The dielectric layer 10 is often deposited on top of the first passivation layer, which serves as a protection for the first passivation layer (as with the first passivation layer) or for reaction with the external atmosphere. Embodiments of a passivated diode structure fabricated by methods similar to those of FIGS. 1a and 1b are demonstrated in articles [3] and [4], respectively.
일부 반도체 헤테로-구조 기술([5] 및 [6] 참조)은, 패시베이션을 위해 제공되는 넓은 밴드 갭층을 통한 마스크를 통해 확산 또는 불순물의 주입에 의해 형성되는 p-n 접합(50)을 포함한다.Some semiconductor heterostructure techniques (see [5] and [6]) include p-n junctions 50 formed by diffusion or impurity implantation through a mask through a wide bandgap layer provided for passivation.
접합의 확산이나 주입이 XBn/XBp 장치의 경우에서 사용되지 않을 때, 각각의 XBn/XBp 장치/모듈을 분리하는데 사용되는 기술(억제/방지 표면 누설/전류)은 접촉층을 통해 메사의 에칭이다(가령, [01] 및 [02] 참조). [10] 및 [02]는 에칭이 배리어층에서 정지하는 장치를 개시한다. 이러한 경우에, 배리어층이 표면 누설/전류를 억제/방지하는 자체 패시베이션층으로서의 역할을 한다면, 패시베이션층/구조물에 대한 필요성이 제거될 수 있다. 그러나, 노출된 배리어층의 표면 상태가 자유 캐리어를 끌어당기는 축적되거나 반전된 표면을 가지는 경우에, 배리어층은 패시베이션 기능을 수행할 수 없고, 추가적인 패시베이션층/구조물이 필요하다.When the diffusion or implantation of junctions is not used in the case of XBn / XBp devices, the technique (inhibiting / preventing surface leakage / current) used to isolate each XBn / XBp device / module is the etching of the mesa through the contact layer (See, for example, [01] and [02]). [10] and [02] disclose an apparatus in which etching stops at the barrier layer. In this case, the need for a passivation layer / structure can be eliminated if the barrier layer serves as its own passivation layer to suppress / prevent surface leakage / current. However, when the surface state of the exposed barrier layer has an accumulated or inverted surface that attracts free carriers, the barrier layer can not perform the passivation function, and an additional passivation layer / structure is needed.
그러나, 종래에 성장 챔버(가령, 여기서 층은 분자선 에피텍시와 같은 에피텍셜 성장 방법에 의해 성장됨)내의 장치의 결정화된 층의 제작/증착 및 기능적 장치 접합의 제작 이후에, 엑스-시추 패시베이션(ex-situ passivation)은 집적된 구조물/장치의 표면을 패시베이트하는데 사용된다. 그러나, 일부 경우에, 엑스-시추 패시베이션의 기술은 덜 적절하고, 열악한 결과를 제공할 수 있는데, 왜냐하면 적절한 부착성 및 벌크의 적절한 분산 및 표면 전도를 방지할 수 있는 표면 상태인 적절한 물질을 찾을 수 없기 때문이다.However, conventionally, after fabrication / deposition of a crystallized layer of the device in a growth chamber (e.g., where the layer is grown by an epitaxial growth method such as molecular beam epitaxy) and fabrication of functional device junctions, x- (ex-situ passivation) is used to passivate the surface of the integrated structure / device. However, in some cases, the technique of x-drill passivation may be less suitable and may provide poor results, since it is necessary to find suitable materials that are surface conditions that can prevent proper adhesion and proper dispersion of bulk and surface conduction It is because there is not.
본 발명은 다음의 발명자의 생각에 기초한다. 표면 전류 누설은 일반적으로, 장치 층 구조물의 노출/에칭된 표면에서 평형 페르미 레벨이 장치 층 구조물의 밴드 갭 영역에 고정된다면, 방지/감소될 수 있다. 여기서, 용어 장치 층(들) 또는 장치 층 구조물은 배리어층, 포톤 흡수층등과 같은, 하나 이상의 기능적 층에 의해 형성된 구조물을 지칭하는 것으로 사용된다. 평형 페르미 레벨의 이러한 고정(pinning)은 표면 전류 누설을 방치/감소할 수 있는데, 왜냐하면, 이러한 경우에 장치 층 구조물은 그 자체적인 패시베이션으로서의 역할을 할 수 있기 때문이다. 그러나, 장치 층 구조물의 노출/에칭된 표면에서의 평형 페르미 레벨(가령, 메사들 사이)이 밴드 갭 영역(글루 언더-필의 사용의 결과일 수 있음)에 고정되지 않는 경우에, 노출/에칭된 표면은 전도/누설 전류여서(가령, 형성된 메사(mesa)는 집적 장치의 서로 다른 모듈/픽셀 사이를 분리시키는데 충분하지 않거나, 공통 접촉부로의 누설을 막지 못할 것임), 이러한 경우에 추가적인 패시베이션 처리/구조물/층이 필요할 것이다.The present invention is based on the following inventors' idea. Surface current leakage can generally be prevented / reduced if the equilibrium Fermi level at the exposed / etched surface of the device layer structure is fixed at the bandgap region of the device layer structure. Here, the term device layer (s) or device layer structure is used to refer to a structure formed by one or more functional layers, such as a barrier layer, a photon absorption layer, and the like. This pinning of the balanced Fermi level can negate / reduce the surface current leakage, because in this case the device layer structure can act as its own passivation. However, if the equilibrium Fermi level (e.g., between mesas) at the exposed / etched surface of the device layer structure is not fixed to the bandgap region (which may be the result of the use of glue underfill), exposure / (E.g., the mesa formed is not sufficient to separate between the different modules / pixels of the integrated device or may not prevent leakage to the common contact), in which case the additional passivation process / Structure / layer will be needed.
그러므로, 본 발명은 집적 장치의 인-시추 패시베이션을 위한, 특히 금속 접촉부가 비교적 큰 밴드 갭을 가진 장치 층 구조물의 배리어층에 전기적으로 연결되는 장치를 패시베이트하기 위한 새로운 기술을 제공한다. 일반적으로, 여기, 그리고 이하에서, 용어 인-시추(구체적으로 층의 인-시추 성장과 관련하여, 및/또는 인-시추 패시베이션 층을 언급할 때)는, 분자선 에피택시(MBE) 성장 기계로부터 물질을 제거하기 이전에, 다른 성장된 층의 상단에서 (분자선 에피택시(MBE)에 의해) 성장(결정화)되는 반도체 장치/구조물의 성장을 지칭하는데 사용된다. 또한, 층 성장과 관련된 용어는 물질의 결정화된 층의 성장(반도체 물질의 층이든 아니든)과 관련된다는 것도 유의해야 한다.The present invention therefore provides a new technique for passivating a device for in-situ passivation of an integrated device, in particular a device in which the metal contact is electrically connected to the barrier layer of a device layer structure having a relatively large bandgap. Generally, here and in the following, the term phosphorus-boron (particularly when referring to phosphorus-boron growth of layers and / or when referring to phosphorus-borne passivation layers) is derived from a molecular beam epitaxy (MBE) growth machine Is used to refer to the growth of a semiconductor device / structure that is grown (crystallized) by molecular beam epitaxy (MBE) at the top of another grown layer prior to removal of the material. It should also be noted that the term associated with layer growth relates to the growth of the crystallized layer of the material (whether or not it is a layer of semiconductor material).
인-시추 성장된 패시베이션층 및/또는 패시베이션층 구조물(이하 본 명세서에서 패시베이션 구조물이라고도 함)의 사용은 타입 II 초격자(T2SL)를 패시베이팅하는데, 및/또는 타입/그룹 III-V의 반도체 물질의 층을 패시베이팅하는데 특히 중요하다는 것을 유의해야 한다. 후자인 타입/그룹 III-V 물질은, 주기표의 그룹 III으로부터의 인디움, 갈륨 및 알루미늄(In, Ga 및 Al)의 하나 이상과 (사전 설계된 에너지 밴드 구조물이 있는 T2SL과 같은) 초격자 층을 형성하기 위해 제작될 수 있는 그룹 V으로부터의 안티모니와 아세닉(Sb 및 As)의 하나 이상의 조합을 가진 반도체 합금을 포함할 수 있다. 본 명세서에서 프레이즈 패시베이션(phrase passivation)은 표면/인터페이스를 통해 전기적 전도를 방지하는 것을 줄이려는 (가령, 표면 전류를 방지), 반도체 층의 표면/인터페이스의 전기적 패시베이션과 관련되고, 어떤 경우에서는, 외부 대기에서의 산화/퇴화로부터 표면/인터페이스의 보호와도 관련된다는 것으로 이해되어야 한다.The use of in-drilled grown passivation layers and / or passivation layer structures (hereinafter also referred to as passivation structures) passivates the Type II superlattice (T2SL), and / or the Type / Group III- It is particularly important to passivate the layer of material. The latter type / Group III-V material comprises a superlattice layer (such as T2SL with a previously designed energy band structure) and at least one of indium, gallium and aluminum (In, Ga and Al) (Sb and As) from group V that may be fabricated to form one or more of the antimony and silicones (Sb and As). Phrase passivation is used herein to refer to the electrical passivation of the surface / interface of the semiconductor layer to reduce the prevention of electrical conduction through the surface / interface (e.g., to prevent surface current), and in some cases, But also to the protection of surfaces / interfaces from oxidation / degeneration in the atmosphere.
T2SL로 형성되는 많은 경우에서, 타입/그룹 III-V 반도체 물질은 포토-디텍터 어레이의 제작에서 사용되는 많은 경우에 있는데, 왜냐하면, 디텍터가 민감해야하는 원하는 파장을 검출 및 흡수하기 위한 포톤 흡수층의 밴드 구조물을 설계하기 위한 능력 때문이다. 상기에 나타난 바와 같이, 이러한 포토-디텍터에서 서로 다른 디텍터 모듈(픽셀)의 분리는, 전도 접촉층의 증착/성장에 의해, 그리고 금속 접촉 패드가 부착되고 전기적으로 분리된 메사를 형성하기 위한 접촉층을 에칭함에 의해 달성된다.In many cases formed with T2SL, type / group III-V semiconductor materials are used in many cases in the production of photo-detector arrays because the band structure of the photon absorption layer for detecting and absorbing the desired wavelength, Because of the ability to design. As indicated above, the separation of the different detector modules (pixels) in these photo-detectors can be achieved by deposition / growth of the conductive contact layer and by the contact layer for forming the electrically isolated mesa, Lt; / RTI >
그러나, 미국 특허 제4,679,063호에 개시된 mBn 장치와 같이, 접촉층이 금속에 의해 대체/형성된 장치의 중요한 이점은 장치 층의 상단(배리어층의 상단과 같은)에 접촉층을 성장시키고, 그 위에 금속 접촉부/패드를 증착시킬 필요가 없다는 것이다. 대신에, 접촉 금속/패드는 상단 장치층(가령, 배리어층의 상단)에 직접 증착된다. 이는, 일반적으로 가령 nBn 구조물이 필요한 바와 같이, 접촉층의 모두를 통한 메사 구조물을 에칭함에 의해 개별 장치(가령, 픽셀)를 형성할 필요성을 제거한다.However, an important advantage of the device in which the contact layer is replaced / formed by metal, such as the mBn device disclosed in U.S. Patent No. 4,679,063, is that the contact layer is grown on the top of the device layer (such as the top of the barrier layer) It is not necessary to deposit the contact / pad. Instead, the contact metal / pad is deposited directly on the top device layer (e.g., the top of the barrier layer). This generally eliminates the need to form individual devices (e.g., pixels) by etching the mesa structure through all of the contact layers, for example, as required for the nBn structure.
그러나, 접촉층을 사용하는 것 및/또는 메사를 에칭하는 것의 필요성을 제거하기 위하여, 장치층(들)(적어도 상단, 가령, 일부 포토-디텍터 장치의 배리어층)을 패시베이팅하기 위한 적절하고 신뢰성 있는 기술이 요구된다. 이는, 장치층(들)(적어도 상단에서)이 T2SL 층 및/또는 타입/그룹 III-V 반도체 물질을 포함하는 반도체 장치를 고려할 때, 특히 중요하다. 왜냐하면, 이러한 물질 및/또는 초격자 구조물을 패시베이트하는 기술은 현재 부족하기 때문이다. 이는 냉각된 적외선 포토-디텍터와 같은 포토-디텍터 장치에 맞는데, 에너지 밴드 구조물 또는 노출된 표면의 표면 전위가 장치의 리드아웃-회로(ROIC)와 반도체층 사이에서 사용되는 글루 언더-필(glue under-fill)에 의한 영향을 받을 수 있고, 및/똔는 큰 응력/전단 응력이 존재한다(가령, ROIC와 반도체층 사이, 그리고 이들과 글루 언더-필 자체 사이에서의 열 팽창 계수의 부정합에 의해 야기된). 이러한 영향에 의해 야기된 에너지 밴드 구조물 및/똔느 표면 전위에서의 변화가 사용된 종래의 패시베이션 기술의 동작을 손상시킬수 있어서, 퇴화된 장치 성능으로 이어질 수 있기 때문이다.However, in order to eliminate the need to use the contact layer and / or to etch the mesa, the device layer (s) (suitable for passivating at least the top, e.g., the barrier layer of some photo-detector devices) Reliable technology is required. This is particularly important when considering the device layer (s) (at least at the top) a semiconductor device comprising a T2SL layer and / or type / group III-V semiconductor material. Because there is currently a lack of technology to passivate such materials and / or superlattice structures. This corresponds to a photo-detector device, such as a cooled infrared photo-detector, in which the surface potential of the energy band structure or the exposed surface is glued under which is used between the semiconductor's lead-out circuit (ROIC) (e. g., due to mismatches in the thermal expansion coefficient between the ROIC and the semiconductor layer and between them and the glue under-fill itself), and / or there is a large stress / ). Changes in the energy band structures and / or surface potentials caused by such effects can impair the operation of conventional passivation techniques used, leading to degraded device performance.
일부 알려진 포토-디텍터 장치(가령, 미국 특허 공개 제2012/0273838호 참조)는 반도체 HgCdTe 물질로 제조되고, 동일한 n-도핑 극성을 가진 배리어층 및 포톤 흡수층을 사용하는데, 접촉층은 배리어층에 증착되고 낮은 양의 Cd(가령, 15% 이하)를 가진 동일한 물질 족 HgCdTe로 제조되고, 우수한 접착성을 가진 상단에 금속 접촉층을 가진다. 각각의 픽셀은 기능적 장치층의 전부(즉, 상단 접촉층, 배리어층 및 포톤 흡수층)를 통한 에칭에 의해 분리되고, 기판상에 배치된 바닥 공통 접촉층으로 내려와서, 모든 픽셀에 걸쳐 연장되고, 이는 엑스-시추 패시베이션층이 자연발생 산화물에 의해, 또는 CdTe 또는 ZnS와 같은 물질의 증기 증착에 의해, 노출된 측벽에 형성된 이후이다. 효과적인 엑스-시추 패시베이션 처리는, 에칭 단계 이전에, 사용된 패시베이션 물질이 HgCdTe 물질 족(family)에만 적합하기 때문에, 불균일성 없이, 또는 표면 오염 없이, 실제로 달성하기 어렵다는 것을 유의해야 한다. 또한, 이러한 특허 공개에서의 장치에 대해, 포톤 흡수층과 배리어층 사이의 인터페이스에서 소수 캐리어로의 큰 배리어가 있고, 상기 소수 캐리어만이 상기 배리어에 걸친 열이온 발산에 의해 포톤 흡수층의 밖으로 통과할 수 있다.Some known photo-detector devices (see, for example, U.S. Patent Publication No. 2012/0273838) are made of semiconductor HgCdTe materials and use barrier layers and photon absorption layers with the same n-doped polarity, And made of the same material HgCdTe with a low amount of Cd (e.g., 15% or less), and has a top metal contact layer with good adhesion. Each pixel is separated by etching through all of the functional device layers (i. E., Top contact layer, barrier layer, and photon absorption layer), down to the bottom common contact layer disposed on the substrate, This is after the x-drilled passivation layer is formed on the exposed sidewalls by naturally occurring oxides, or by vapor deposition of a material such as CdTe or ZnS. It should be noted that effective x-drill passivation treatment is actually difficult to achieve, without any non-uniformity, or surface contamination, because the passivation material used is only suitable for the HgCdTe material family prior to the etching step. Further, for the device in this patent disclosure, there is a large barrier to the minority carrier at the interface between the photon absorption layer and the barrier layer, and only the minority carrier can pass out of the photon absorption layer by thermal ion emission across the barrier have.
본 발명의 발명자는 미국 제4,679,063호에 개시된 이러한 mBn 장치 및 역 도핑 극성(mBp)을 가진 유사한 장치의 주요한 결점은, 배리어층과 포톤 흡수층이 반대 도핑 극성(mBn에서 배리어는 p-타입이고 포톤 흡수층은 n-타입)을 각각 가진다는 점에서 파생된다는 것으로 이해한다. 정말로, 배리어층이 p-타입이고, 포톤 흡수층이 n-타입(반대의 컨피규레이션도 마찬가지)일 때, 포톤 흡수층의 도너(반대의 컨피규레이션에 대해서는 억셉터) 레벨이 배리어층의 억셉터(반대의 컨피규레이션에 대해서는 도너) 레벨에 대한 에너지 정렬 때문에 이온화되어야 하기 때문에, 포톤 흡수층은 배리어층 근처에서 공핍된다. 포톤 흡수층에서의 공핍 영역의 결점은 이 영역으로부터 G-R 전류의 증가(잡음과 관련된)를 야기한다.The main disadvantage of such an mBn device and a similar device with reverse doping polarity (mBp) disclosed in US 4,679,063 is that the barrier layer and the photon absorption layer have opposite doping polarities (mBn, barrier is p- N-type), respectively. Indeed, when the barrier layer is p-type and the photon absorption layer is n-type (and vice versa), the donor of the photon absorption layer (the acceptor for the opposite configuration) level is the acceptor of the barrier layer , The photon absorption layer is depleted near the barrier layer, since it must be ionized due to the energy alignment to the donor) level. The drawback of the depletion region in the photon absorption layer causes an increase in the G-R current (related to noise) from this region.
금속 패드들 사이의 평형 페르미 레벨이 패드들 사이의 배리어층의 밴드 갭 영역에 고정되면, 배리어층의 공핍된 영역이 포토디텍터 장치의 개별 픽셀/측면-영역들 사이(가령, 배리어상에 위치된 분리된 금속 접촉 패드들 사이)의 전기적 분리를 제공할 수 있다는 점을 더욱 이해해야 한다. 평형 페르미 레벨이 배리어층의 밴드 갭 영역의 이러한 에너지 영역에 고정되지 않으면, 자유로운 전하의 축적 또는 반전층은 배리어층의 표면/경계상에 형성되어서, 포토디텍터 장치의 픽셀/측면-영역들 사이의 전도 경로를 제공하여, 이들의 분리(즉, 이들 사이의 누설 전류를 야기/이들 사이의 크로스 전도를 야기)를 파괴할 것이다. 게다가, 그리고 나서, 이들 모든 픽셀들은 단일 결함성 픽셀을 통해 공통 접촉부로 단락될 수 있다. 이러한 경우에, 배리어층의 표면/경계의 적절한 패시베이션은 페르미 레벨의 정확한 고정을 제공한다.When the equilibrium Fermi level between the metal pads is fixed in the bandgap region of the barrier layer between the pads, the depleted region of the barrier layer is located between the individual pixels / side-regions of the photodetector device (e.g., Between the separate metal contact pads) may be provided. If an equilibrium Fermi level is not fixed in this energy region of the bandgap region of the barrier layer, a free charge accumulation or inversion layer is formed on the surface / boundary of the barrier layer so that the pixel / side-regions of the photodetector device Will provide a conduction path to break them apart (i. E., Cause leakage current between them / cause cross conduction between them). Furthermore, then all these pixels can be shorted to a common contact via a single defective pixel. In this case, proper passivation of the surface / boundary of the barrier layer provides an accurate fixation of the Fermi level.
이를 위해, 본 발명의 특정 실시예는 집적 장치 구조물 및 이를 제작하기 위한 공정을 기술하는데, 이는 접촉부로서 사용하기 위해 금속 패드가 배리어층상에 위치/증착되도록 하면서, 또한, 금속 패드들 사이의 평형 페르미 레벨이 금속 패드들 사이의 우수한 분리를 보장하기 위하여, 정확한 에너지(가령, 배리어층의 밴드 갭 이내)에 고정되도록 보장한다. 본 발명의 특정한 실시예에서, 이는 배리어층의 상단의 패시베이션층/구조물(결정화된 패시베이션 구조물)의 인-시추 증착을 사용함에 의해 및 패시베이션 구조물이 없는(에칭/제거된) 배리어층의 영역에서 금속 패드/접촉부를 증착/위치시킴에 의해 달성된다. 배리어층상에 증착된 인-시추 패시베이tus층/구조물은 반도체 배리어층의 밴드 갭 이내에 있고, 반도체 배리어층의 전도 및 가전자 밴드에서 멀어지게 평형 페르미 레벨을 고정하도록 구성되어서, 금속 접촉부들 사이의 표면 전류/누설을 방지/억제한다.To this end, certain embodiments of the present invention describe an integrated device structure and a process for fabricating the same, which allows a metal pad to be positioned / deposited on the barrier layer for use as a contact, Ensuring that the level is fixed at the correct energy (e.g., within the bandgap of the barrier layer) to ensure good separation between the metal pads. In a particular embodiment of the present invention, this is accomplished by using in-drilling deposition of the passivation layer / structure (crystallized passivation structure) at the top of the barrier layer and by depositing metal < RTI ID = 0.0 > / ≪ / RTI > pad / contact. The in-situ passive tus layer / structure deposited on the barrier layer is configured to be within a bandgap of the semiconductor barrier layer and to fix the balanced Fermi level away from the conductance of the semiconductor barrier layer and the valence band, Prevent / suppress surface current / leakage.
본 발명의 특정한 실시예는 또한, 배리어층과 유사한 도핑 극성을 가진 반도체 포톤 흡수층의 상단에 형성/증착된 반도체 배리어층에 의해 형성된 헤테로-접합을 포함하는 신규의 포토디텍터 장치를 제공하는데, 여기서, 접촉층은 금속(가령, 금속 접촉부/패드)에 의해 대체/형성되고, 배리어층상에 직접 증착된다. 본 발명의 이러한 실시예의 포토디텍터 장치는 또한, 배리어층의 산단의 반도체 접촉층의 성장을 요하지 아니하고, 접촉층의 모두를 통한 메사 구조물을 에칭에 의해 개별 장치(가령, 픽셀)를 형성할 필요도 없다. 본 실시예의 포토디텍터 장치의 또 다른 이점은 포톤 흡수층과 배리어층에 동일한 도핑 극성의 사용으로부터 파생된다. 이는 포톤 흡수층에서 공핍 영역을 제거/억제하여서, 포톤 흡수층으로부터 나온 낮고, 확산 제한된 암 전류 잡음을 초래하는, 포톤 흡수층으로부터의 암 G-R 전류 성분의 생성을 억제/제거한다. 정말로, 배리어층은 공핍된다(포톤 흡수층과 배리어층의 헤테로-접합 컨피규레이션 때문임. 이는 배리어층의 도너/억셉터 에너지 레벨(들)이 포톤 흡수층 내에 다수 캐리어의 에너지에 대해 정렬된 이들의 에너지 때문에 이온화되어야 함). 그러나, G-R 프로세스는 또한, 배리어층의 큰 밴드 갭 때문에, 배리어층에서 억제되는데, 이는 이러헌 G-R 프로세스의 발생 확률을 극단적으로 감소시킨다. 이는 배리어층으로부터의 낮은 암 전류 잡음을 초래하는, 배리어층으로부터의 G-R 전류를 위한 소스를 실제로 억제한다.A particular embodiment of the present invention also provides a novel photodetector device comprising a hetero-junction formed by a semiconductor barrier layer formed / deposited on top of a semiconductor photon absorption layer having a doping polarity similar to the barrier layer, The contact layer is replaced / formed by a metal (e.g., metal contact / pad) and deposited directly on the barrier layer. The photodetector device of this embodiment of the present invention also requires neither the growth of the semiconductor contact layer of the acid layer of the barrier layer nor the need to form an individual device (e.g., a pixel) by etching the mesa structure through all of the contact layer none. Another advantage of the photodetector device of this embodiment is derived from the use of the same doping polarity for the photon absorption layer and the barrier layer. This removes / suppresses the depletion region in the photon absorption layer, thereby suppressing / eliminating the generation of the arm G-R current component from the photon absorption layer, resulting in a low, diffusion-limited dark current noise from the photon absorption layer. Indeed, the barrier layer is depleted (due to the hetero-junction configuration of the photon absorption layer and the barrier layer, because the donor / acceptor energy level (s) of the barrier layer) Ionized). However, the G-R process is also suppressed in the barrier layer due to the large bandgap of the barrier layer, which drastically reduces the probability of occurrence of this G-R process. This effectively suppresses the source for the G-R current from the barrier layer, resulting in low dark current noise from the barrier layer.
따라서, 본 발명의 하나의 넓은 양태에 따르면, 포토-디텍터가 제공되는데, 이는,Thus, according to one broad aspect of the present invention, a photo-detector is provided,
(i) 제1 에너지 밴드 갭을 가진 반도체 물질을 포함하는 포톤 흡수층과,(i) a photon absorption layer comprising a semiconductor material having a first energy band gap, and
(ii) 제2 에너지 밴드 갭을 가진 제2 반도체 물질을 포함하는 배리어층과,(ii) a barrier layer comprising a second semiconductor material having a second energy band gap,
(iii) 제3 에너지 밴드 갭을 가지고, 상기 배리어층상에 위치된 적어도 하나의 층을 포함하는 패시베이션 구조물을 포함하고,(iii) a passivation structure having a third energy band gap and including at least one layer located on the barrier layer,
(iv) 상기 포토-디텍터의 픽셀을 형성하는 하나 이상의 금속 접촉부는, 상기 패시베이션 구조물이 없는 배리어층의 노출된 영역(가령, 비아에서)에서, 상기 배리어층에 전기적으로 연결된다.(iv) one or more metal contacts forming the pixels of the photo-detector are electrically connected to the barrier layer in an exposed region of the barrier layer without the passivation structure (e.g., in a via).
본 발명의 이러한 양태에서, 패시베이션 구조물은 고밀도의 표면 상태를 가진 물질을 포함하여서, 상기 제3 에너지 밴드 갭 이내 및 배리어층의 전도 및 가전자 밴드로부터 멀어지도록 상기 패시베이션 구조물의 평형 페르미 레벨을 고정시킨다. 이는 표면 전류 누설을 줄이고 포토-디텍터의 픽셀을 형성하는 하나 이상의 금속 접촉부들 사이의 전기적 전도를 막는다.In this aspect of the invention, the passivation structure includes a material having a high density of surface states to fix the equilibrium Fermi level of the passivation structure within the third energy band gap and away from the conduction and barrier band of the barrier layer . This prevents electrical conduction between one or more metal contacts that reduces surface current leakage and forms pixels of the photo-detector.
일부 실시예에서, 포톤 흡수층과 배리어층의 반도체 물질은 유사한 도핑 극성으로 도핑된다. 이는 포톤 흡수층의 공핍을 없도록 하여서, 상기 포톤 흡수층으로부터의 G-R 전류를 억제하고, 상기 포토-디텍터에서의 확산 제한된 암 전류를 활성화시킨다.In some embodiments, the semiconductor material of the photon absorption layer and the barrier layer is doped with similar doping polarity. This prevents the depletion of the photon absorption layer, thereby suppressing the G-R current from the photon absorption layer and activating the diffusion-limited dark current in the photo-detector.
일부 실시예에서, 배리어층의 제2 에너지 밴드 갭은 포톤 흡수층의 제1 에너지 밴드 갭보다 커서, 특정 전기적 극성의 동작 바이어스 전압을 금속 접촉부에 인가하는 것은 배리어층의 공핍된 영역에 걸친 상기 공핍되지 않은 포톤 흡수층으로부터 상기 금속 접촉부까지 소수 캐리어의 인력을 야기한다.In some embodiments, the second energy band gap of the barrier layer is greater than the first energy band gap of the photon absorption layer, so that applying an operating bias voltage of a specific electrical polarity to the metal contact causes the depletion of the depletion region of the barrier layer Causing attraction of minority carriers from the non-photon absorption layer to the metal contact.
예를 들어, 배리어층의 소수 캐리어을 전도시키는 에너지 밴드는 포톤 흡수층의 소수 캐리어을 전도시키는 에너지 밴드에 근접하게 놓여서, 소수 캐리어는 포톤 흡수층으로부터 배리어까지 통과할 수 있다.For example, the energy band that conducts the minority carrier of the barrier layer is placed close to the energy band that conducts the minority carrier of the photon absorption layer so that the minority carrier can pass from the photon absorption layer to the barrier.
본 발명의 특정 실시예에서, 배리어층의 제2 에너지 밴드 갭은 포톤 흡수층의 제1 에너지 밴드 갭보다 커서, 배리어층의 G-R 프로세스는 감소되어서, 배리어층으로부터의 암 G-R 전류는 억제된다. 이는 포토-디텍터에서 확산 제한된 암 전류를 활성화시킨다.In a specific embodiment of the present invention, the second energy band gap of the barrier layer is greater than the first energy band gap of the photon absorption layer, so that the G-R process of the barrier layer is reduced so that the arm G-R current from the barrier layer is suppressed. This activates the diffusion-limited dark current in the photo-detector.
본 발명의 일부 실시예에 따르면, 포토-디텍터는 백 조명 포토디텍터로서 작동한다. 포토디텍터는 버퍼층(및/또는 기판층)을 포함할 수 있는데, 이는 포톤 흡수층 옆에 있고, 디텍터의 동작 스펙트럴 범위에서 포톤에 투과성이다. 버퍼층은 반도체 물질을 포함할 수 있고, 포톤 흡수층은 그 위에서 성장된다.According to some embodiments of the present invention, the photo-detector operates as a backlight photo-detector. The photodetector may comprise a buffer layer (and / or a substrate layer), which is next to the photon absorption layer and is transparent to photons in the operating spectral range of the detector. The buffer layer may comprise a semiconductor material, and a photon absorption layer is grown thereon.
일부 실시예에서, 버퍼층은 포톤 흡수층을 향해 소수 캐리어를 다시 반사시켜서, 이들이 포톤 흡수층에서 떠나는 것을 방지하도록 구성된다. 일부 실시예에서, 버퍼층이 성장된 기판의 표면은 20 ㎛ 미만의 두께로 기판을 폴리싱함에 의해 노출되어서, 20 ㎛ 미만의 두께의 일부만 남거나 기판이 남지않는다. 일부 실시예에서, 안티반사 코팅물이 폴리싱에 의해 노출된 표면상의, 디텍터의 후면에 도포된다.In some embodiments, the buffer layer is configured to reflect the minority carriers back toward the photon absorption layer to prevent them from leaving the photon absorption layer. In some embodiments, the surface of the substrate on which the buffer layer has been grown is exposed by polishing the substrate to a thickness of less than 20 占 퐉 so that only a portion of the thickness less than 20 占 퐉 remains or the substrate remains. In some embodiments, an anti-reflective coating is applied to the backside of the detector, on the surface exposed by polishing.
본 발명의 특정한 실시예에서, 포토-디텍터의 포톤 흡수층은 벌크 합금과 초격자 구조물 중 적어도 하나를 포함한다. 포톤 흡수층은 가령, 1-10 ㎛의 두께를 가질 수 있다. 포톤 흡수층은 가령, 그룹 III-V 반도체 물질을 포함하거나 형성될 수 있다. 포톤 흡수층은 가령, InGaAlAsSb 물질의 서로 다른 구성요소로 형성된 복수의 반복된 초격자 유닛을 포함하는 초격자 구조물(가령, 타입 II 초격자, T2SL)을 포함할 수 있다.In a particular embodiment of the invention, the photon absorbing layer of the photo-detector comprises at least one of a bulk alloy and a superlattice structure. The photon absorption layer may have a thickness of, for example, 1-10 占 퐉. The photon absorption layer may, for example, comprise or be formed of Group III-V semiconductor material. The photon absorption layer may comprise, for example, a superlattice structure (e.g., type II superlattice, T2SL) comprising a plurality of repeated superlattice units formed of different components of the InGaAlAsSb material.
본 발명의 특정한 실시예에서, 포토-디텍터의 배리어층은 벌크 합금과 초격자 구조물 중 적어도 하나를 포함한다. 배리어층은 가령, 0.1-1 ㎛의 두께를 가질 수 있다. 배리어층은 가령, 그룹/타입 III-V 반도체 물질을 포함할 수 있다. 배리어층은 가령, InGaAlAsSb 물질의 서로 다른 구성요소로 형성된 복수의 반복된 초격자 유닛을 포함하는 초격자 구조물(가령, 타입 II 초격자, T2SL)을 포함하거나 형성될 수 있다.In a particular embodiment of the invention, the barrier layer of the photo-detector comprises at least one of a bulk alloy and a superlattice structure. The barrier layer may have a thickness of, for example, 0.1-1 탆. The barrier layer may comprise, for example, a group / type III-V semiconductor material. The barrier layer may comprise or be formed, for example, of a superlattice structure (e.g., Type II superlattice, T2SL) comprising a plurality of repeated superlattice units formed of different components of the InGaAlAsSb material.
본 발명의 일부 실시예에서, 패시베이션 구조물은 적어도 하나의 층(즉, 패시베이션층, 가령 결정화된)을 포함하는데, 이는 배리어층상에 위치되고, 벌크 합금과 초격자 구조물 중 하나를 포함한다. 상기 배리어층상에 위치된 패시베이션 구조물의 패시베이션층은 벌크 합금으로, 또는 초격자 구조물로 형성된 그룹 III-V 반도체 물질(들)을 포함할 수 있는데, 이는 III-V 반도체 물질의 서로 다른 구성요소로 형성된 복수의 반복된 초격자 유닛을 포함한다. 패시베이션층의 III-V 반도체 물질(들)은 패시베이션 구조물의 제3 에너지 밴드 갭과 관련되고, 제2 에너지 밴드 갭을 가진 배리어층의 구성요소와 상이한 물질 구성요소로 형성될 수 있다. 일부 경우에, 패시베이션 구조물의 패시베이션층은 0.02 - 1 ㎛의 두께를 가지고, 세제곱 센티미터당 1014 < p < 1017 범위의 억셉터로 도핑하는 p-타입 반도체 물질을 포함한다.In some embodiments of the present invention, the passivation structure comprises at least one layer (i.e., a passivation layer, e.g., crystallized), which is located on the barrier layer and includes one of a bulk alloy and a superlattice structure. The passivation layer of the passivation structure located on the barrier layer may comprise a group III-V semiconductor material (s) formed of a bulk alloy or of a superlattice structure, which is formed of different components of the III-V semiconductor material And includes a plurality of repeated superlattice units. The III-V semiconductor material (s) of the passivation layer may be formed of a material component that is associated with a third energy band gap of the passivation structure and that is different from a component of the barrier layer having a second energy band gap. In some cases, the passivation layer of the passivation structure has a thickness of 0.02-1 占 퐉 and includes a p-type semiconductor material doped with acceptors ranging from 10 14 <p <10 17 per cubic centimeter.
본 발명의 일부 실시예에서, 제1 에너지 밴드 갭을 가진 포톤 흡수층 및 제2 에너지 밴드 갭을 가진 배리어층은 III-V 반도체 물질의 서로 다른 구성요소를 각각 포함하여서, 그들 사이에 헤테로-접합을 형성한다.In some embodiments of the present invention, the photon absorption layer with the first energy bandgap and the barrier layer with the second energy bandgap each include different components of the III-V semiconductor material so as to provide a hetero-junction between them .
본 발명의 일부 실시예에서, 금속 접촉부는 배리어층에 연결되어서, 배리어층을 떠나는 소수 캐리어를 수집하는 쇼트키 접합/접촉을 형성한다.In some embodiments of the present invention, the metal contacts are connected to a barrier layer to form a Schottky junction / contact that collects the minority carriers leaving the barrier layer.
일부 실시예에서, 패시베이션 구조물의 하나의 층(패시베이션층)은 결정화되고, 배리어층과 매칭되는(가령, 기판에 수직인 방향으로) 격자를 가진다.In some embodiments, one layer (passivation layer) of the passivation structure is crystallized and has a lattice matched with the barrier layer (e.g., in a direction perpendicular to the substrate).
일부 실시예에서, 패시베이션 구조물은 성장 챔버에서 인-시추 증착에 의해 제조된 하나의 얇은 알루미늄 층을 배리어층의 상단에 알루미늄의 10개의 단일층까지 포함하고, 성장 챔버로부터 제거된 이후에, 알루미늄 산화물로 알루미늄의 산화한다.In some embodiments, the passivation structure comprises a single thin aluminum layer made by in-situ deposition in a growth chamber up to ten monolayers of aluminum on top of the barrier layer, and after removal from the growth chamber, To oxidize aluminum.
본 발명의 일부 실시예에서, 패시베이션 구조물은 배리어층과 유사한 물질로 형성되는 층(패시베이션층)을 포함하여서, 패시베이션 구조물의 노출된 표면의 추가적인 패시베이션에 대한 필요성을 제거하고, 비아의 사용 또는 감소된 깊이를 가진 얇은 비아의 사용을 제거하도록 활성화한다.In some embodiments of the present invention, the passivation structure includes a layer (passivation layer) formed of a material similar to the barrier layer, thereby eliminating the need for additional passivation of the exposed surface of the passivation structure, Activate to remove the use of thin vias with depth.
본 발명의 일부 실시예에서, 패시베이션 구조물은 고밀도의 표면 상태를 가진 InGaAlSbAs의 얇은 벌크층을 포함하는 캡층을 포함한다. 예를 들어, 캡층은 0.004 - 0.1 ㎛의 범위의 두께를 가지고, 주요 성분이 InAs, GaSb 및 GaSbAs 중 적어도 하나를 포함하는 2개 또는 합금 반도체 물질로 제조될 수 있다.In some embodiments of the invention, the passivation structure comprises a cap layer comprising a thin bulk layer of InGaAlSbAs with a high density of surface states. For example, the cap layer may be made of a two or alloy semiconductor material having a thickness in the range of 0.004 - 0.1 [mu] m and wherein the major component comprises at least one of InAs, GaSb and GaSbAs.
본 발명의 일부 실시예에서, 포토디텍터는 금속을 포함하는 반사층을 포함한다. 반사층은 포톤 흡수층을 두 번 통과하기 위해, 충돌하는 복사선의 대부분을 다시 반사하도록 구성된다. 일부 경우에서, 하나 이상의 금속 접촉부/패드는 배리어층의 노출된 영역에 광학적으로 연결되어서, 포톤 흡수층을 두 번 통과하기 위해, 충돌하는 복사선의 대부분을 반사한다.In some embodiments of the invention, the photodetector comprises a reflective layer comprising a metal. The reflective layer is configured to again reflect the majority of the impinging radiation to pass through the photon absorbing layer twice. In some cases, the one or more metal contacts / pads are optically coupled to the exposed areas of the barrier layer to reflect most of the impinging radiation to pass through the photon absorption layer twice.
본 발명의 일부 실시예에서, 포토-디텍터는 이하의 순서로 이하의 층의 스택을 포함한다. 이는 포톤 흡수층, 배리어층 및 패시베이션 구조물의 하나 이상의 층(들)이다. 층의 스택은 결정화되고, 분자선 에피택시와 같은 에피택셜 성장 방법에 의해 인-시추로 성장된다.In some embodiments of the present invention, the photo-detector comprises a stack of the following layers in the following order: It is one or more layer (s) of a photon absorption layer, a barrier layer and a passivation structure. The stack of layers is crystallized and grown in-situ by epitaxial growth methods such as molecular beam epitaxy.
본 발명의 일부 실시예에서, 포톤 흡수층, 배리어층 및 패시베이션 구조물의 제1 층은 p-타입 반도체 물질을 포함한다. 예를 들어, 포톤 흡수층 및 배리어층은 세제곱 센티미터당 1014 < p < 1017 범위의 억셉터로 도핑하는 p-타입 반도체 물질이다.In some embodiments of the present invention, the first layer of the photon absorption layer, the barrier layer and the passivation structure comprises a p-type semiconductor material. For example, the photon absorption layer and the barrier layer are p-type semiconductor materials doped with acceptors in the range of 10 14 < p < 10 17 per cubic centimeter.
일부 실시예에서, 포토-디텍터는 얇은 절연 유전체 물질로 인캡슐레이트되고, 금속 접촉부는 얇은 절연 유전체 물질내에서 개방된 비아에서, 배리어에 연결된다. 일부 경우에서, 금속 접촉부의 금속 물질은 픽셀 영역의 큰 영역에 걸쳐 유전체 물질의 상단에서 연장되어서, 포톤 흡수층을 두 번 통과하기 위해, 충돌하는 복사선의 대부분의 반사를 활성화시킨다.In some embodiments, the photo-detector is encapsulated with a thin insulating dielectric material, and the metal contacts are connected to the barrier, in open vias in the thin insulating dielectric material. In some cases, the metal material of the metal contacts extends from the top of the dielectric material over a large area of the pixel area, thus activating most of the reflected radiation to pass through the photon absorption layer twice.
본 발명의 일부 실시예에서, 포토-디텍터는, 픽셀의 금속 접촉부를 실리콘 집적 리드아웃 회로의 리드아웃 금속 접촉부에 전기적으로 연결하는 인디움 기둥을 포함한다. 인디움 기둥을 둘러싸는 개방 공간은 글루 언더-필로 채워질 수 있다.In some embodiments of the invention, the photo-detector includes an indium column that electrically connects the metal contact of the pixel to the lead-out metal contact of the silicon integrated lead-out circuit. The open space surrounding the indium pillars can be filled with glue underfill.
또 다른 넓은 양태에서, 본 발명은, 특정한 에너지 밴드 갭을 가진 적어도 하나의 초격자 반도체층을 포함하는 III-V 반도체 구조물에 부착된 신규의 실리콘 집적 회로 장치를 제공한다. III-V 반도체 구조물은 더 큰 에너지 밴드 갭을 가진 반도체 벌크 또는 초격자 배리어층 및 배리어층상에 위치된 적어도 하나의 층을 포함하는 패시베이션 구조물을 포함한다. 본 발명의 이러한 양태에 따르면, 패시베이션 구조물의 적어도 하나의 층은 결정화되고, 초격자 반도체층 및/또는 배리어층과 매칭되는 격자를 가진다. 또한, 본 발명의 이러한 양태에 따르면, 패시베이션 구조물은 고밀도의 표면 상태를 가진 물질/층을 포함하는데, 이는 반도체 배리어층의 밴드 갭 이내 및 반도체 배리어층의 전도 및 가전자 밴드러부터 멀어지도록 상기 패시베이션 구조물의 평형 페르미 레벨을 고정시킨다.In yet another broad aspect, the present invention provides a novel silicon integrated circuit device attached to a III-V semiconductor structure comprising at least one superlattice semiconductor layer having a specific energy bandgap. The III-V semiconductor structure includes a semiconductor bulk or superlattice barrier layer with a larger energy band gap and a passivation structure comprising at least one layer located on the barrier layer. According to this aspect of the invention, at least one layer of the passivation structure is crystallized and has a grating that matches the superlattice semiconductor layer and / or the barrier layer. In addition, according to this aspect of the invention, the passivation structure comprises a material / layer having a high density surface state, which is within the bandgap of the semiconductor barrier layer and away from the conduction of the semiconductor barrier layer, Fix the equilibrium Fermi level of the structure.
일부 실시예에서, 패시베이션 구조물은 반도체 초격자 배리어층과 유사한 물질을 가져서, 패시베이션 구조물의 노출된 표면의 추가적인 패시베이션에 대한 필요성을 제거한다.In some embodiments, the passivation structure has a material similar to the semiconductor superlattice barrier layer, eliminating the need for additional passivation of the exposed surface of the passivation structure.
일부 실시예에서, 패시베이션 구조물의 적어도 하나의 층은 III-V 반도체 물질을 포함한다. 예를 들어, InGaAlAsSb 물질의 서로 다른 구성요소로 형성된 복수의 반복된 초격자 유닛으 포함하는 벌크 InGaAlAsSb 합금 또는 초격자 구조물을 포함할 수 있다.In some embodiments, at least one layer of the passivation structure comprises a III-V semiconductor material. For example, a bulk InGaAlAsSb alloy or superlattice structure comprising a plurality of repeated superlattice units formed of different components of an InGaAlAsSb material.
일부 실시예에서, 패시베이션 구조물의 적어도 하나의 층은 인-시추로 성장된 결정화된 층이고, 반도체 배리어층의 상단에서 격자와 매칭된다.In some embodiments, at least one layer of the passivation structure is a crystallized layer grown by phosphorus-drilling and is matched with a grating at the top of the semiconductor barrier layer.
일부 실시예에서, 패시베이션 구조물은 반도체 배리어층의 상단에 알루미늄의 단일 층의 인-시추 증착에 의해 제조된 알루미늄의 산화물의 층을 포함하고, 알루미늄의 상기 단일 층의 산화를 한다.In some embodiments, the passivation structure comprises a layer of an oxide of aluminum made by in-situ deposition of a single layer of aluminum on top of the semiconductor barrier layer, and the oxidation of said single layer of aluminum.
일부 실시예에서, 패시베이션 구조물은 고밀도의 표면 상태를 가진 캡층을 포함한다.In some embodiments, the passivation structure comprises a cap layer having a high density surface state.
본 발명의 또 다른 넓은 양태에서, 초격자 층과 그룹 III-V 반도체 물질의 층 중 하나인 반도체 장치의 결정화된 층을 패시베이트하기 위한 신규의 방법이 제공된다. 본 방법은 패시베이션 구조물의 하나 이상의 층을 증착하는 단계를 포함하고, 상기 증착하는 단계는 반도체 장치의 결정화된 층의 상단에, 성장 챔버내의 인-시추로 결정화된 형태인 적어도 하나의 패시베이션층을 성장시키는 단계를 포함하여서, 패시베이션층은 격자 매칭되고, 반도체 장치의 상기 결정화된 층과 정렬되고 고정된 밴드를 가진다. 본 방법은 초격자로 형성된 및/또는 그룹 III-V 반도체 물질로형성된 층으로 형성된 결정화된 층을 패시베이팅하기 위한 유용한 기술을 제공한다. 본 발명의 방법에 따르면, 패시베이션 구조물의 하나 이상의 층을 증착하는 단계는 고밀도의 표면 상태를 가진 물질의 적어도 하나의 층을 증착하는 단계를 포함하는데, 이는 표면이 반도체 장치의 결정화된 층의 특정한 밴드 갭 이내에 평형 페르미 레벨을 고정시키도록 한다.In yet another broad aspect of the present invention, a novel method is provided for passivating a crystallized layer of a semiconductor device that is one of a superlattice layer and a layer of Group III-V semiconductor material. The method includes depositing one or more layers of a passivation structure, wherein the depositing comprises depositing, on top of the crystallized layer of the semiconductor device, at least one passivation layer in a form crystallized in-situ in a growth chamber The passivation layer is lattice matched and has a band aligned and aligned with the crystallized layer of the semiconductor device. The present method provides a useful technique for passivating a crystallized layer formed of a layer formed of a superlattice and / or formed of a group III-V semiconductor material. According to the method of the present invention, depositing at least one layer of a passivation structure comprises depositing at least one layer of a material having a high-density surface state, the surface of which is deposited on a particular band of the crystallized layer of the semiconductor device Fix the balanced Fermi level within the gap.
본 발명의 일부 실시예에서, 본 방법은 반도체 장치의 결정화된 층의 노출된 영역상에 하나 이상의 금속 접촉부를 위치시키는 단계를 포함한다. 패시베이션 구조물은 상기 금속 접촉부들 사이의 전기적 전류의 전도를 막거나 억제한다. 일부 실시예에서, 금속 접촉부를 위치시키는 단계는 상기 금속 접촉부가 위치된 상기 결정화된 층의 영역을 노출시키기 위해 상기 패시베이션 구조물을 에칭하는 단계 및 상기 노출된 영역에 금속 물질을 증착하는 단계를 포함한다.In some embodiments of the present invention, the method includes positioning at least one metal contact on an exposed area of a crystallized layer of a semiconductor device. The passivation structure prevents or inhibits conduction of electrical current between the metal contacts. In some embodiments, positioning the metal contact includes etching the passivation structure to expose a region of the crystallized layer where the metal contact is located, and depositing a metal material on the exposed region .
일부 실시예에서, 결정화된 층의 노출된 영역상에 위치된 상기 금속 접촉부는 결정화된 층에서 떠나는 소수 캐리어를 수집하는 쇼트키 접합/접촉으로 구성된다.In some embodiments, the metal contact positioned on the exposed region of the crystallized layer is comprised of a Schottky junction / contact that collects the minority carriers leaving the crystallized layer.
일부 실시예에서, 적어도 하나의 패시베이션층은 패시베이트된 반도체 장치의 상기 결정화된 층의 에너지 밴드 갭 보다 더 넓은 에너지 밴드 갭으로 성장된다.In some embodiments, the at least one passivation layer is grown with an energy band gap wider than the energy band gap of the crystallized layer of the passivated semiconductor device.
본 발명의 또 다른 실시예에 따르면, 초격자층 및 그룹 III-V 반도체 물질의 층 중 하나가 되는 결정화된 층을 포함하는 장치층을 포함을 포함하는 신규의 반도체 장치가 제공된다. 또한, 반도체 장치는 하나 이상의 층을 포함하는 패시베이션 구조물도 포함하는데, 본 발명의 양태에 따르면,According to another embodiment of the present invention, there is provided a novel semiconductor device comprising a device layer comprising a crystallized layer that is one of a superlattice layer and a layer of a Group III-V semiconductor material. The semiconductor device also includes a passivation structure that includes one or more layers, according to aspects of the present invention,
(i) 하나 이상의 층을 포함하는 패시베이션 구조물은 상기 장치층의 상단에서 결정화된 형태로 인-시추로 성장된 패시베이션층이고,(i) a passivation structure comprising at least one layer is a passivation layer grown in-situ in a crystallized form at the top of the device layer,
(ii) 패시베이션 구조물의 상기 하나 이상의 층들 중 하나는, 장치층의 특정 밴드 갭 이내이고, 장치층의 전도 및 가전자 밴드에서 멀어지도록, 평형 페르미 레벨의 표면 고정하도록 하는 고밀도의 표면 상태를 가진 캡층 물질을 포함/역할을 한다.(ii) one of the one or more layers of the passivation structure is within a specific bandgap of the device layer, and the cap layer has a high density surface state that allows the surface to be equilibrium Fermi level so that it is away from the device layer conduction and the valence band Contains / acts a substance.
일부 실시예에서, 반도체 장치에서 패시베이션층이 산화되어서, 고밀도의 표면 상태를 가진 캡층으로서 역할을 하는 비정형/비결정화된 층이 된다.In some embodiments, the passivation layer in a semiconductor device is oxidized to an amorphous / non-crystallized layer that serves as a cap layer with a high density of surface states.
일부 실시예에서, 캡층은 추가의 결정화된 또는 고밀도의 표면 상태를 가진 비정형/비결정화된 층이고, 이는 패시베이션 구조물의 패시베이션층의 상단에서 증착된다.In some embodiments, the cap layer is an amorphous / non-crystallized layer with additional crystallized or dense surface states, which is deposited at the top of the passivation layer of the passivation structure.
본 발명의 추가적인 양태에 따르면, 포토-디텍터가 제공되는데, 이는,According to a further aspect of the present invention, a photo-detector is provided,
(i) 제1 에너지 밴드 갭을 가진 제1 도핑 극성의 제1 반도체 물질을 포함하는 포톤 흡수층과,(i) a photon absorption layer comprising a first semiconductor material of a first doping polarity having a first energy band gap, and
(ii) 상기 제1 에너지 밴드 갭보다 더 큰 제2 에너지 밴드갭을 가지고, 상기 제1 도핑 극성으로 도핑된, 상기 제1 반도체 물질과 상이한 제2 반도체 물질을 포함하는 배리어층과,(ii) a barrier layer comprising a second semiconductor material having a second energy band gap greater than the first energy band gap and doped with the first doping polarity, the second semiconductor material being different from the first semiconductor material;
(iii) 배리어층의 상단에 직접 증착되는 하나 이상의 금속 접촉부를 포함한다.(iii) one or more metal contacts deposited directly on top of the barrier layer.
본 발명의 이러한 양태에 따르면, 제1 및 제2 반도체 물질이 구성되어서, 헤테로접합이 포톤 흡수층과 배리어층 사이에서 형성된다. 또한, 배리어층의 제2 반도체 물질상의 금속 접촉부는 포토-디텍터 장치의 픽셀을 형성하는 쇼트키 접합을 형성한다. 쇼트키 접합은 배리어층을 떠나는 소수 캐리어를 수집한다.According to this aspect of the invention, the first and second semiconductor materials are configured such that a heterojunction is formed between the photon absorption layer and the barrier layer. In addition, the metal contacts on the second semiconductor material of the barrier layer form a Schottky junction that forms the pixels of the photo-detector device. Schottky junctions collect minority carriers leaving the barrier layer.
본 명세서에 개시된 주제를 더욱 잘 이해하고, 실제로 어떻게 수행되는지 예시화하기 위하여, 실시예가 첨부 도면을 참조하여 오직 비제한적인 예시로서 이제 기술될 것이다.
도 1a 및 1b는 엑스-시추 패시베이션을 가진 p-n 포토-다이오드의 예시도를 도시한다.
도 2a-2f는 종래의 pBp 반도체 디텍터의 컨피규레이션과 동작을 개략적으로 도시하는데, 도 2a는 장치의 반도체층의 구조를 도시하고, 도 2b는 게이트 제어된 pBp 디텍터를 도시하며, 도 2c 및 2d는 도 2b의 게이트 제어된 pBp 디텍터의 게이트 전압의 서로 다른 값에 대하여, 측정된 암 전류의 로그스케일 대 78 K의 온도에서의 장치 바이어스의 플롯을 도시하는데, 이는, 경화된 에폭시 글루 언더-필이 게이트 제어된 pBp 디텍터와 인쇄 회로 사이의 공간 내에 도입되고, 뒤이어 폴리싱에 의해 기판의 대부분이 제거된 이전과 이후에, 인디움 범프에 의해 실리콘 팬-아웃 인쇄 회로에 부착되고, 75x75 ㎛2로 구성되고, 도 2e 및 2f는 도 2a의 장치의 두 메사들 사이에서, 글루 언더-필이 있고 없는, 단면 라인 D-C`를 따른 에너지 밴드 프로필을 예시화하는 각각의 에너지 밴드 다이어그램이다.
도 3a-3c는 인-시추 패시베이션 구조물을 포함하는 본 발명의 실시예에 따른 포토-반도체 장치(본 명세서에서 βBp 구조물/디텍터라고 함)의 컨피규레이션과 동작을 개략적으로 도시하는데, 도 3a는 본 발명의 실시예에 따른 βBp 반도체층 구조물의 기능성 층의 예시적 다이어그램을 도시하고, 도 3b 및 3c는 비교적 작고 큰 작은 금속 일-함수를 가지고, βBp 반도체층 구조물의 배리어층에 부착된 금속 접촉 패드의 중앙을 통과하는 단면선 A-B를 따른 동작 바이어스에서 전도 및 가전자 밴드 에지 프로필을 예시하는 다이어그램이고, 도 3d는 βBp 반도체층 구조물의 패시베이션 구조물 β을 통한 금속 접촉 패드들 사이를 통과하는 단면 라인 D-C를 따른 전도 및 가전자 밴드 프로필을 예시화하는 다이어그램이다.
도 4a-4c는 본 발명의 또 다른 실시예에 따른 βBp 포토-디텍터의 컨피규레이션과 동작을 개략적으로 나타내는데, 여기서, 반도체 도핑 극성은 도 3a-3d에 나타난 βBp 포토-디텍터에 비해 반대이다. 큰 금속 일 함수의 경우에만 도시된다(도 4b).
도 5a 및 5b는 본 발명의 실시예에 따른 포토-디텍터 장치로 구성되고 동작하는 βBp 반도체 장치의 컨피규레이션과 에너지 밴드 구조를 개략적으로 나타내는데, 여기서, β-구조는 InAs의 얇은 층으로 캡 씌워진 AlSbAs 층으로 제조된다.
도 5c는 인디움 범프를 가진 실리콘 리드아웃 집적 회로(ROIC)에 연결/본딩된, 도 5a에 도시된 βBp 디텍터 구조물의 컨피규레이션과 동작을 개략적으로 도시한다.
도 6a 내지 6c는 βBp 디텍터의 포톤 흡수 층을 통한 두 번 통과를 위해, 충돌하는 복사선을 다시 반사하도록 구성된 반사층을 포함하는 도 5a 및 5c에 도시된 βBp 디텍터의 실시예를 개략적으로 도시한다.
도 7a 내지 7c는 본 발명의 또 다른 실시예에 따른 βBp 디텍터 구조물/포토-디텍터의 컨피규레이션 및 에너지 밴드 프로필을 개략적으로 나타내는데, 여기서, β-구조는 GaSbAs의 얇은 층으로 캡 씌워진 AlSbAs 층으로 제조된다.
도 8a-8c는 본 발명의 또 다른 실시예에 따른 βBp 구조물/포토-디텍터의 컨피규레이션 및 에너지 밴드 프로필을 개략적으로 나타내는데, 여기서, p-타입 배리어층은 p-타입 포톤 흡수층의 상단에서 성장되고(둘 다는 동일한 도핑 극성을 가짐), 인-시추 패시베이션 구조물(β-구조물)은 배리어층의 표면상에 알루미늄 산화물(AlOx)의 몇몇 단일층에 의해 형성된다.
도 9a 내지 9c는 본 발명의 또 다른 실시예에 따른 구조물/포토-디텍터의 컨피규레이션 및 에너지 밴드 프로필을 개략적으로 도시한다.In order to better understand the subject matter disclosed herein and to illustrate how it is carried out in practice, an embodiment will now be described, by way of non-limiting example only, with reference to the accompanying drawings.
Figures 1A and 1B show illustrations of pn photo-diodes with x-drill passivation.
Figures 2a-2f schematically illustrate the configuration and operation of a conventional pBp semiconductor detector, wherein Figure 2a shows the structure of the semiconductor layer of the device, Figure 2b shows a gate controlled pBp detector, Figures 2c and 2d show For different values of the gate voltage of the gate controlled pBp detector of Figure 2b, plot of the device bias at a log scale of the measured dark current versus a temperature of 78 K shows that the cured epoxy glue under- is introduced into the space between the gate controlled pBp detector and a printed circuit, before and after a subsequent most of the substrate is removed by polishing, by indium-bump silicon fans - is attached to the out of the printed circuit, made up of 75x75 ㎛ 2 And Figs. 2e and 2f show, between two mesas of the device of Fig. 2a, the respective energy vanes < RTI ID = 0.0 > A diagram.
3A-3C schematically illustrate the configuration and operation of a photo-semiconductor device (referred to herein as a? Bp structure / detector) according to an embodiment of the present invention including a phosphorus-passivation structure, 3B and 3C show an exemplary diagram of a functional layer of a? Bp semiconductor layer structure according to an embodiment of the present invention, with a relatively small and large small metal work- FIG. 3D is a diagram illustrating a conduction and a valence band edge profile at an operating bias along a cross-section line AB passing through the center, and FIG. 3D is a diagram illustrating a cross-sectional line DC passing between metal contact pads through a passivation structure? Is a diagram illustrating a conduction and a valence band profile according to the present invention.
Figures 4A-4C schematically illustrate the configuration and operation of a βBp photo-detector in accordance with another embodiment of the present invention, wherein the semiconductor doping polarity is opposite to the βBp photo-detector shown in Figures 3A-3D. Is shown only for the large metal work function (Fig. 4B).
5a and 5b schematically illustrate the configuration and energy band structure of a? Bp semiconductor device constructed and operative in accordance with an embodiment of the present invention wherein the? -Structure comprises an AlSbAs layer capped with a thin layer of InAs .
FIG. 5C schematically illustrates the configuration and operation of the? Bp detector structure shown in FIG. 5A, which is coupled / bonded to a silicon lead-out integrated circuit (ROIC) with indium bumps.
Figures 6a to 6c schematically illustrate an embodiment of the [beta] Bp detector shown in Figures 5a and 5c, including a reflective layer configured to reflect back the conflicting radiation, for a double pass through the photon absorption layer of the [beta] Bp detector.
Figures 7a to 7c schematically illustrate the configuration and energy band profile of a? Bp detector / photo-detector according to another embodiment of the present invention wherein the? -Structure is made of an AlSbAs layer capped with a thin layer of GaSbAs .
8A-8C schematically illustrate the configuration and energy band profile of a? Bp structure / photo-detector according to another embodiment of the present invention, wherein a p-type barrier layer is grown on top of a p-type photon absorption layer Both have the same doping polarity), a phosphorus-passivation structure (beta -structure) is formed by several single layers of aluminum oxide (AlO x ) on the surface of the barrier layer.
Figures 9A-9C schematically illustrate the configuration and energy band profile of a structure / photo-detector according to another embodiment of the present invention.
도 1a 및 1b는 엑스-시추 패시베이션을 가진 p-n 포토-다이오드로 알려진 예시적인 다이어그램에 관하여 상기에서 기술하였다.1a and 1b have been described above with respect to an exemplary diagram known as a p-n photo-diode with x-drill passivation.
InAs/GaSb 포톤 흡수층(PAL), InAs/AlSb 배리어층(BL) 및 InAs/GaSb 접촉층(CL)을 포함하는 종래의 XBn 또는 XBp 장치(100)의 층 구조물의 개략도인 도 2a를 참조한다.2A, which is a schematic view of a layer structure of a conventional XBn or
좀 더 구체적으로, 본 예시에서, 장치(100)는 실제로 pBp 장치이고, 여기서 모든 층(CL, BL 및 PAL)은 p-타입 도핑된다. 금속 접촉부(MC)는 접촉층의 분리된 메사 구조물과 관련된 장치의 형성된 분리 모듈/픽셀에서 접촉층(CL)상에 증착된다. 메사 구조물은 배리어층(BL)까지 아래로 접촉층(CL)을 에칭함에 의해 형성된다. 이는 서로 다른 메사 구조물에서 분리된 모듈/픽셀들 사이에서의 전도를 억제하기 위해 필요하다.More specifically, in this example,
도 2b는 게이트 전극(MG)을 가진, 도 2a에 도시된 pBp 장치(100)의 게이트 제어된 버전의 개략도이다. 여기서, pBp 장치는 75x75 ㎛2으로 구성되고, 인디움 범프에 의해 실리콘 팬-아웃 인쇄 회로에 본딩된다. 이하에 기술되는 바와 같이, 게이트 전극(MG)과 공통 전극(COM) 사이에 게이트 전압(VGate)를 인가하는 것은 배리어 구조물/층의 노출된 표면의 패시베이션에 대한 필요성이 있는지를 구축하는데 사용된다.Figure 2B is a schematic diagram of a gate controlled version of the
도 2b의 이러한 특정한 예시에서, 장치(100)는 InAs/GaSb 타입 II 초격자(T2SL)에 의해 제조된 p-타입 포톤 흡수층(PAL)을 제작/성장시키고, 그리고 나서, InAs/AlSb T2SL에 의해 제조된 p-타입 배리어층(BL)위에 제작/성장시킴에 의해 제조된 pBp 구조물이다. 기술 분야의 당업자에 의해 인식되는 바와 같이, 어구 타입 II는 반도체 헤테로-구조물의 두 개의 초격자 물질의 에너지 밴드 갭의 어긋난(staggered) 정렬을 말한다. T2SL 주기의 평균 인-플레인(기판에 평행함) 격자 파라미터는 T2SL이 성장된 GaSb 구조물의 것에 매우 근접하도록 설계되어서, 고품질 성장은, 정렬된 결정 구조물에 대해 매우 적은 탈구(dislocation) 또는 다른 분열이 적게 수행될 수 있다. p-타입 접촉층(CL)은 또한, InAs/GaSb T2SL로부터 배리어층(BL)의 상단에서 제조/성장되고, 배리어층(BL)까지 아래로 에칭된다. SU8과 같은 얇은 절연 유전층(DL)은 메사를 에칭하는 단계이후에, 접촉부 및 배리어층의 노출된 표면상에 증착된다. 금속 접촉부(들)(MC)은 비아(들)가 유전층(DL)을 통해 개방된 장소에서, 메사(들)의 상단(메사(들)에서의 접촉층(CL)의 상단)에서 증착된다. 금속 게이트(MG)는 또한, 메사의 상단 에지, 메사 벽 및 배리어층 표면을 커버하는 유전체(DL)의 표면상에 증착된다. 금속 게이트(MG)는 작은 갭에 의해 금속 접촉부(MC)로부터 분리된다. 배리어 표면상에서, 금속 게이트(MG)는 메사 벽에서 멀리 연장된다(메사 측면이 75 미크론일 때, 전형적으로 수백 미크론임)In this particular example of FIG. 2B, the
장치(100)는 75 ㎛의 정사각형 메사 측면 치수를 가지고, 인디움 범프를 사용하여 실리콘 인쇄 회로(가령, "팬-아웃" 회로(FOC))에 부착되어서, 게이트 및 바이어스 전압(VGate 및 VBias)은, 금속 게이트(MG) 및 접촉층(CL)의 금속 접촉부(MC)에 각각 별도로 인가될 수 있다.
발명자에 의해 수행된 실험에서, 78K의 동작 온도에서, 도 2b에 도시된 장치의 암 전류-전압(JD-V) 특징이 측정되었다. 도 2c 및 2d는 78K의 동작 온도에서, 도 2b에 도시된 장치(100)의 금속 접촉부(MC)를 통해 암 전류(JD)의 그래프를 도시하는데, 이는 금속 게이트 전극(MG)을 통해 인가된 게이트 전압(VGate)의 서로 다른 값에 대하여, 금속 접촉부(MC)에 인가된 바이어스 전압(VBias)의 함수이다.In the experiments performed by the inventors, at the operating temperature of 78K, the dark current-voltage (J D -V) characteristic of the device shown in FIG. 2B was measured. Figures 2c and 2d show a graph of the dark current J D through the metal contact MC of the
도 2c는 글루 언더 필의 주입 없이/이전 및 제로 게이트 바이어스로 동작하는 도 2b의 장치(100)를 나타내는데, 이는 확산 제한된 암 전류와 관련 있는 평평하고, 바이어스 독립 안정을 가진 최적의 암 전류-전압 JD-V 특징을 초래한다. 바이어스 독립 안정(bias independent plateau)은, 게이트 전압(VGate)이 0V일 때, 약 0.6V < VBias < 1.1V의 범위의 동작 바이어스 전압에서 연장된다. 이는 본질적으로, 게이트가 없는 도 2a의 장치(100)와 같은 표준 장치의 동작에 해당한다. 암 전류는 장치(100)의 바이어스(동작) 전압(VBias)의 변동에 영향을 받지 않는 것이 바람직하여서, 바이어스/동작 전압(VBias)의 변동은 잡음을 가져오지 않는다고 이해된다. 이를 위해, 장치(100)의 동작 전압(VBias)은 암 전류가 동작 전압에서의 작은 변화에 의해 영향을 받지 않는 안정기에 있어야 한다. 또한(가령 [08] 참조), 안정 영역의 시작점은 포톤 흡수층에서 배리어층으로 흐르는 확산 전류로의 정전기적 배리어의 제거를 나타내고(배리어층에서 이온화된 도펀트의 공간 전하에 의해 야기되는 정전기적 배리어), 그리고 나서, 안정기의 시작점 보다 더 큰 바이어스를 사용하는 것이 디텍터의 최대 퀀텀 효율성/반응성을 달성하는데 필요하다.FIG. 2C shows
+2V 또는 -4V의 게이트 전압을 인가할 때, 암 전류 안정기는 퇴화되기 시작한다는 것이 도 2c에 도시된다. 바이어스의 안정 영역에서 더 이상 평평하지 않고, 및/또는 바이어스의 절대값이 증가하기 시작한다. 이러한 변화는 양 또는 음의 게이트 바이어스에 의한 배리어층의 표면에 각각 이끌리는 자유 표면 전자 또는 자유 표면 홀에 의해 야기된다.When applying a gate voltage of + 2V or -4V, it is shown in Fig. 2C that the dark current stabilizer begins to degenerate. It is no longer flat in the stable region of the bias, and / or the absolute value of the bias begins to increase. This change is caused by free surface electrons or free surface holes respectively attracted to the surface of the barrier layer by positive or negative gate biases.
도 2d는 표준 글루 언더-필의 주입 및 경화 이후에, 도 2b의 장치(100)의 암 전류-전압(JD-V) 특징을 도시한다. 글루 언더-필은 집적 장치에서 종래적으로 사용되는데, 인디움 범프 주위의 빈 공간을 채워서 장치 어셈블리를 충분히/좀 더 강건하게 하여서, 베이스/버퍼/기판 층의 씨닝(가령, 에칭이나 폴리싱에 의해 수행된)을 가능하게 하도록하고, 장치의 반도체 층(가령, PAL, BL 및 CL 층)이 상기 베이스/버퍼/기판 층위에서 성장된다(가령, 약 10 ㎛ 이하의 두께로 기판 층을 씨닝함). IR 디텍터로서의 기능을 위해 장치(100)를 설계할 때, 그 장치의 동작 온도는 낮은 온도/극저온일 수 있다는 점에 유의한다. 이러한 경우에, 글루 언더-필은 III-V 디텍터 구조물의 표면상에 큰 응력/전단 응력을 제공하여서, 그 측면을 제약하여 실리콘 리드-아웃-집적-회로(ROIC)의 측면 치수와 매칭하고, 이는 열 팽창의 낮은 계수를 가진다. 버퍼/기판 층이 더 많이 제거/씨닝될 수록, 디텍터 구조물/층과 ROIC 사이의 응력/전단 응력은 작아진다. 그러므로, 글루 언더-필의 사용, 그리고 나서 작은 최종 두께로 기판을 씨닝하는 것은 많은 IR 디텍터에서 바람직하다.Figure 2D shows the dark current-voltage (J D -V) characteristics of the
그러나, 도 2d에서 볼 수 있는 바와 같이, 글루 언더-필을 주입하고, 약 10 미크론의 두께로 기판 층의 씨닝 이후에, 제로 게이트 전압, VGate = 0V에서 장치 암 전류는 세자리수 이상 증가한다. 더욱 구체적으로, 도 2c 및 2d와 비교하면, 제로 게이트 전압에서, 글루 언더-필 없이(도 2c), 암 전류의 안정기는 대략 10-5A/㎠의 암 전류 밀도에 있으나, 글루 언더-필이 있으면(도 2d) 암 전류의 안정기는 대략 10-2A/㎠의 암 전류 밀도에 있다. 정말로, (도 2d 참조) 게이트 바이어스가 -15V에 가까이 인가되면, 동작 바이어스(약 0.6V < VBias < 1.1V)에서의 암 전류 안정기는 회복될 수 있다. 그러나, 이러한 높은 게이트 전압의 사용은 예를 들어 다음과 같은 이유로 상업용 장치에서 바람직하지 않다.However, as can be seen in Figure 2D, after implanting a glue under-fill and thinning the substrate layer to a thickness of about 10 microns, the device dark current at the zero gate voltage, Vgate = 0 V, increases by more than three orders of magnitude . More specifically, as compared to Figures 2c and 2d, at a zero gate voltage, without a glue under-fill (Figure 2c), the ball current stabilizer is at a dark current density of approximately 10-5 A / cm & (Fig. 2D), the dark current stabilizer is at a dark current density of approximately 10 < -2 & gt ; A / cm < 2 >. Indeed, if the gate bias is applied close to -15V (see Fig. 2d), the dark current stabilizer at the operating bias (about 0.6V <V Bias <1.1V) can be restored. However, the use of such a high gate voltage is undesirable in commercial devices, for example for the following reasons.
1) 디텍터 성능은 공간을 해소시키기 위해 타협하지 안으면, 게이트를 바이어스하기 위한 여분의 인디움 범프를 위한 상업용 어레이 디텍터 내에 대개 공간이 충분하지 않다.1) Detector performance is usually not sufficient in commercial array detectors for extra indium bumps to bias the gate, unless compromised to eliminate space.
2) 하나의 큰 게이트가 사용되어서 바이어스를 인가하면(가령, 어레이 영역의 에지에서 단일 범프 연결부를 사용), 누설되는 적어도 하나의 결함 픽셀이 있는 경우(흔히 있음), 포톤 흡수층에 단락 회로(공통 COM에 연결되는)가 되어서, 바이어스되는 것을 방지한다.2) When one large gate is used to apply a bias (for example, using a single bump connection at the edge of the array region), there is at least one defective pixel leaked (often) COM), thereby preventing it from being biased.
도 2e 및 2f는 도 2a의 장치의 반도체 장치의 두 메사들 사이에서, 글루 언더-필이 있고 없는, 단면 라인 D-C`를 따른 에너지 밴드 프로필을 예시화하는 각각의 에너지 밴드 다이어그램이다. 배리어층(BL)내의 이온화된 억셉터는 "마이너스" 사인이 안에 있는 원으로, 도며에 도시된다. 도 2e에서, 글루 언더-필이 없는 경우에 해당하며, 배리어층(BL)의 표면(S)는 벌크 포톤 흡수층과 평형에 있고, 평형 페르미 레벨은 EF(PAL)로부터 전도 밴드(EC)의 약간 아래에 있는 에너지에 고정된 표면(S)까지 지난다. 표준 글루 언더-필이 존재하는 경우에 해당하는 도 2f에서, 표면(S)에서의 전도 밴드(EC)는 EF(PAL)로부터 지나는 평형 페르미 레벨 아래로 꺽이고, 이는 표면 전류 누설을 초래한다.Figures 2e and 2f are respective energy band diagrams illustrating the energy band profile along the section line DC` with and without glue underfill between two mesas of the semiconductor device of the device of Figure 2a. The ionized acceptor in the barrier layer (BL) is shown in the figure with a circle with a "minus" sign inside. 2E, the surface S of the barrier layer BL is in equilibrium with the bulk photon absorption layer and the equilibrium Fermi level is in the range from E F (PAL) to the conduction band (E C ) To the energy-immobilized surface S, which is slightly below the surface. In Fig. 2F, where there is a standard glue under-fill, the conducting band (E C ) at surface S breaks below the equilibrium Fermi level going from EF (PAL), which results in surface current leakage .
도 2b 내지 2d를 참조하여 기술된 실험 결과는, 언더-필의 존재 때문에 응력/전단 응력이 배리어층상의 큰 양의 표면 전위를 생성한다는 것을 개시한다. 양의 전위는 자유 전자의 반전층을 이끌고, 이는 다른 장치로 및 공통 접촉부로의 단락 회로를 생성한다(COM에 연결된 포톤 흡수층으로 누설되는 결함 픽셀에도 불구하고). 이는 왜냐하면, 언더-필이 존재할 때, 전형적인 pBp 장치(게이트 없음) 내의 전도 및 가전자 밴드 에지의 프로필이 실제로 도 2f에서 도시된 것이기 때문이다. 에칭된 메사 접촉부들 사이를 지나는 단면 라인 DC`를 따라서, 배리어 표면(S)에서의 평형 페르미 레벨은 배리어층(BL)의 전도 밴드내로 지나고, 전자 반전층을 생성한다. 다른 한 편으로, 언더-필이 없다면, 반전층이 없고, 전도 및 가전자 밴드 에지의 전형적인 프로필은 도 2e에 도시된 것이어야 한다. 이러한 경우에, 표면(S)에서의 평형 페르미 레벨은 배리어층(BL)의 전도 밴드에 근접하나 그 밑에 있다. 이를 위해, 표준 언더-필이 사용되는 경우에, 장치/디텍터(100)의 픽셀/모듈들 사이의 표면 전루 누설을 억제하기 위해(가령, 자유 전자의 표면 반전 층을 제거함) 패시베이션 처리는 필수적이다.The experimental results described with reference to Figures 2b to 2d disclose that the stress / shear stress produces a large positive surface potential on the barrier layer due to the presence of under-pil. A positive potential leads to an inversion layer of free electrons, which creates a short circuit to other devices and common contacts (despite the defective pixel leaking into the photon absorption layer connected to COM). This is because the profile of the conduction and the valence band edge in a typical pBp device (no gate) when the under-fill is present is actually what is shown in Figure 2f. Following the cross-section line DC ' passing between the etched mesa contacts, the equilibrium Fermi level at the barrier surface S passes into the conductive band of the barrier layer BL and creates an electron reversal layer. On the other hand, if there is no under-fill, there is no inversion layer and the typical profile of the conduction and valence band edge should be as shown in Figure 2e. In this case, the balanced Fermi level at the surface S is close to but below the conductive band of the barrier layer BL. To this end, in the case where a standard under-fill is used, a passivation process is necessary to suppress the surface current leakage between the pixels / modules of the device / detector 100 (e.g., removing the surface inversion layer of free electrons) .
이하에서는, 반도체 구조물/장치의 다양한 실시예가 도 3a-9c를 참조하여 기술된다. 이들 실시예/도면의 일부에서, 반도체 장치의 기능적 장치-층 구조물의 일부분만 도시된다. 예를 들어, 일부 도면은 장치의 기능적 반도체 층의 특정 부분만 도시한다. 예를 들어, 도면/실시예의 일부는 종래적으로 사용되고, 기능적 장치 층이 성장되는 기판 및/또는 버퍼층을 도시하지 않고, 및/또는 리드아웃 회로와 같이, 이러한 장치에 추가/연결될 수 있는 다른 소자를 도시하지 않는데, 이는 범프를 통해 반도체 장치/구조물에 본딩될 수 있고, 및/또는 반도체 층 구조물상에 증착될 수 있는 안티-반사 코팅물 및/또는 유전층과 같은 코팅물을 도시하지 않을 수 있다. 그럼에도 불구하고, 이러한 종래의 소자/층이 아래에 구체적으로 도시/기술되지 않더라도, 종래의 소자/층은 본 발명의 임의의 실시예에 도시된 반도체 층 구조물/장치에 포함되거나, 그 일부가 될 수 있다. 예를 들어, 아래 모든 실시예에서, 포톤 흡수층(PAL) 및/또는 배리어층(BL) 및/또는 인-시추 패시베이션 구조물(β)의 층(들)과 같은 반도체 장치 층(도면에 ISPS로 표시됨)은 개선된 결정 구조(결정 결함이 덜함)를 갖기 위해, 기판 층 및/또는 기판상에서 성장되는 버퍼층상에서 성장된다. 이하의 실시예는 가령 GaSb 기판 및/또는 GaSb 버퍼 또는 GaAs, Si, InSb, CdTe, InAs 또는 InP 기판상에 성장된 유사한 인-플레인 격자 파라미터를 가진 버퍼상에서 성장될 수 있다. 성장 방법은 분자선 에피택시(MBE) 또는 또 다른 에피택셜 방법(가령, 금속 유기 증기상 에피택시)일 수 있다.In the following, various embodiments of semiconductor structures / devices are described with reference to Figures 3a-9c. In these embodiments / parts of the drawings, only a portion of the functional device-layer structure of the semiconductor device is shown. For example, some of the figures show only certain portions of the functional semiconductor layer of the device. For example, some of the figures / embodiments are conventionally used and do not illustrate the substrate and / or buffer layer on which the functional device layer is grown and / or other devices that may be added / connected to such devices, such as lead- Reflective coating and / or a dielectric layer, which may be bonded to the semiconductor device / structure via the bump and / or deposited on the semiconductor layer structure . Nonetheless, although such conventional elements / layers are not specifically shown / described below, conventional elements / layers may be included in, or be part of, the semiconductor layer structures / devices illustrated in any embodiment of the present invention . For example, in all of the embodiments below, a semiconductor device layer (denoted ISPS in the drawings), such as a layer of a photon absorption layer (PAL) and / or a barrier layer (BL) and / or a phosphorus- Are grown on a substrate layer and / or a buffer layer grown on the substrate to have an improved crystal structure (less crystal defects). The following embodiments can be grown on a buffer having a similar in-plane lattice parameter, for example grown on a GaSb substrate and / or a GaSb buffer or a GaAs, Si, InSb, CdTe, InAs or InP substrate. The growth method may be molecular beam epitaxy (MBE) or another epitaxial method (e.g., metal organic vapor phase epitaxy).
아래에 기술된 본 발명의 많은 실시예는 포토-디텍터 어레이(본 명세서에서는 이하 포토디텍터라고 함)로서 구체적으로 적외선 영역에서 작동하기 위해 구성된 반도체 층의 스택에 관한 것이다. 이하에 특히 명시되지 않더라도 이하에 기술된 실시예에 대한 공통사항은 본 발명의 이하의 특징의 조합에 모두 포함된다고 이해해야 한다.Many embodiments of the invention described below relate to a photo-detector array (hereinafter referred to as a photodetector), specifically a stack of semiconductor layers configured to operate in the infrared region. It is to be understood that the common description of the embodiments described below is included in all combinations of the following features of the present invention.
(1) 포톤 흡수층(PAL) 및 배리어층(BL)은 둘 사이에 p-n 접합을 형성하지 않도록 하기 위해 동일한 도픽 극성의 반도체 물질로 형성되어서 포톤 흡수층(PAL)은 공핍되지 않는다.(1) The photon absorption layer (PAL) and the barrier layer (BL) are formed of semiconductor materials of the same doping polarity so as not to form a p-n junction therebetween, so that the photon absorption layer (PAL) is not depleted.
(2) 포톤 흡수층(PAL) 및 배리어층(BL)은 선택된 서로 다른 물질/구성요소로 형성되는데, 배리어층(BL)은 더 높은 밴드 갭을 가져서, 헤테로-접합이 포톤 흡수층(PAL)과 배리어층(BL) 사이에서 형성되어서 배리어층이 공핍되도록 한다.(2) The photon absorption layer (PAL) and the barrier layer (BL) are formed of different materials / components selected, and the barrier layer (BL) has a higher bandgap so that the hetero- And is formed between the layers BL to deplete the barrier layer.
(3) 장치의 금속 접촉부/패드는 배리어층(BL)의 표면에 직접 증착/위치/연결되어서, 쇼트키 접합/접촉이 이들 사이에서 형성된다. 포워드 바잉어스가 인가될 때, 이러한 접합/접촉은 소수 캐리어(가령, BL/PAL이 p-타입일 때 전자, BL/PAL이 n-타입일 때 홀)를 BL/PAL 내로 주입시킬 수 있다. 본 발명의 실시예에 따른 디텍터 컨피규레이션에서, 접촉부의 쇼트키 접합은 역바이어스와 연결/관련되어서, 접합/접촉부는 배리어층(BL)을 떠나는 소수 캐리어를 수집하고, 낮은 암 전류 상태가 존재한다.(3) The metal contacts / pads of the device are directly deposited / positioned / connected to the surface of the barrier layer (BL), so that Schottky junction / contact is formed therebetween. When forwarding barrier is applied, this junction / contact can inject a small number of carriers (e. G., Holes when BL / PAL is p-type and holes when BL / PAL is n-type) into BL / PAL. In the detector configuration according to an embodiment of the present invention, the Schottky junction of the contact is connected / associated with a reverse bias such that the junction / contact collects a minority carrier leaving the barrier layer BL, and a low dark current condition exists.
(4) 인-시추 패시베이션 구조물 "β"(이하 ISPS로 표시됨). 일부 실시예에서, 적어도 하나의 결정화된 패시베이션층(PL)이 장치의 배리어층(BL)과 같은 또 다른 층상에, 인 시추로 성장된 넓은 밴드갭을 가지고 포함된다. 일부 실시예에서, 패시베이션층(PL)상에 인-시추로 성장된 배리어층(BL)은 사전결정된 넓은 밴드갭을 가진 T2SL 층으로 형성된다. 패시베이션층은 배리어층(BL)과 동일한 도핑 극성을 가져서, 이들 사이에 p-n 접합이 형성되지 않는다.(4) In-drilling passivation structure "β" (hereinafter referred to as ISPS). In some embodiments, at least one crystallized passivation layer PL is included with a wide bandgap grown in-situ, on another layer, such as the barrier layer (BL) of the device. In some embodiments, the barrier layer (BL) grown in-situ on the passivation layer (PL) is formed of a T2SL layer with a predetermined wide bandgap. The passivation layer has the same doping polarity as the barrier layer BL, and no p-n junction is formed therebetween.
일부 실시예에서, 그 위에 인-시추로 성장된 패시베이션층(PL)은 Al의 결정 성장에 의해 형성되고(가령, 일부 적은 알루미늄 단일층), 성장이 완료된 이후에, 알루미늄 산화물(AlOx)로 산화된다.In some embodiments, a passivation layer PL grown in-situ on top of it is formed by crystal growth of Al (e.g., some small aluminum single layer), and after growth is completed, aluminum oxide (AlO x ) Oxidized.
일부 실시예에서, 인-시추 패시베이션 구조물 "β"은 패시베이션층(PL)의 상단에서 성장된 적어도 하나의 층(캡층, CAPL)을 포함하는데, 상기 패시베이션층은 평형 페르미 레벨을 결정화된 층의 에너지 밴드 갭 이내에 있는 표면에 고정(및 배리어층의 밴드 갭의 아주 이내)하도록 구성되어서, 표면 전류를 방지한다. 캡층은 결정화되어서, 기저층과 깨끗한/오염되지 않은 접합을 형성하고, 잘 형성된 밴드 구조물과 표면 특성 때문에 선택된다.In some embodiments, the in-hole passivation structure "β" includes at least one layer (cap layer, CAPL) grown at the top of the passivation layer PL, the passivation layer having an equilibrium Fermi level at the energy of the crystallized layer (And very close to the bandgap of the barrier layer) on the surface within the bandgap, thereby preventing surface currents. The cap layer is crystallized to form a clean / uncontaminated bond with the base layer and is selected for its well-formed band structure and surface properties.
일부 실시예에서, 평형 페르미 레벨은 패시베이션층(PL) 자체에 의해 표면에 고정된다(가령, AlOx 층의 경우에서와 같이).In some embodiments, the balanced Fermi level is fixed to the surface by the passivation layer PL itself (e.g., as in the case of an AlO x layer).
일부 실시예에서, (가령, 글루 언더-필의 사용을 요하지 아니할 때) 배리어층(BL)은 그 자체로 인-시추 패시베이션으로서의 역할을 하도록 구성된다(도 9a-9c 참조).In some embodiments, the barrier layer BL itself is configured to serve as in-drill passivation (e.g., when no use of a glue under-fill is required) (see Figures 9a-9c).
이하의 설명에서, 상기 특징 (1) 내지 (4)의 조합을 나타내는 본 발명에 따라 구성되 장치는 "βBp" 또는 "βBn" 구조물이라하고, 여기서, "β"는 패시베이션층(PL) 및 가능하면 캡츠(CAPL)을 포함하는 패시베이션 구조물을 상징하고, "B"는 배리어층(BL)을 상징하며, "p" 또는 "n"은 각각 포톤 흡수층(PAL) 및 패시베이션 및 배리어층의 도핑의 타입을 각각 나타낸다는 것에 유의해야 한다. 특징 (1) 내지 (4)의 조합을 나타내는 장치는, 배리어층(BL)이 그 자체 인-시추 패시베이션으로서의 역할을 할 때, "βBp" 또는 "βBn" 구조물의 수정예로서 보여질 수 있는데, 여기서, 패시베이션층(PL)은 배리어층(BL)의 물질 구성요소와 동일하다.In the following description, an apparatus constituted according to the present invention showing the combination of the above features (1) to (4) is referred to as a "βBp" or "βBn" structure, where "β" Quot; p "or" n "represents a passivation structure including a capping layer (CAPL) Respectively. The device showing the combination of the features (1) to (4) can be seen as a modification of the "βBp" or "βBn" structure when the barrier layer BL serves as its own in-hole passivation, Here, the passivation layer PL is the same as the material component of the barrier layer BL.
이하의 실시예/도면의 일부는 기능적 포토디텍션 반도체 층(또한, 장치 층으로표시됨, 가령 "βBp" 또는 "βBn" 구조물을 포함함)만을 기술/도시한다. 다른 실시예는 하나 이상의 이하의 특징/요소를 가진 본 발명에 따른 특정한 βBp 또는 βBn 구조물의 조합을 도시한다.The following embodiments / portions only describe / illustrate functional photodetection semiconductor layers (also denoted as device layers, including, for example, "βBp" or "βBn" structures). Other embodiments illustrate a particular combination of? Bp or? Bn structures according to the present invention with one or more of the following features / elements.
(1) 포토디텍션 구조물에 적절하게 본딩된 리드아웃 회로(ROIC)(가령, 인디움 범프를 사용하고, 글루 언더-필을 사용하거나 사용하지 않음).(1) a lead-out circuit (ROIC) suitably bonded to the photodetection structure (e.g., using an indium bump, with or without glue under-fill).
(2) 장치가 백 조명된 포토디텍터로 구성될 때, 및 글루-언더-필이 ROIC와 포토디텍션/장치 층 사이에서 사용될 때, 기판 및/또는 버퍼층은 씨닝(폴리싱/에칭)되어서, 이들의 투과성을 개선하고, 냉각될 때 응력을 감소시킨다. 가능하면, 안티반사성 코팅물은 기판 및/또는 버퍼층의 후면에 추가될 수 있다.(2) When the device is configured as a back illuminated photodetector, and when a glue-under-fill is used between the ROIC and the photodetection / device layer, the substrate and / or buffer layer is thinned (polished / etched) Improve permeability, and reduce stress when cooled. If possible, an anti-reflective coating may be added to the back side of the substrate and / or the buffer layer.
(3) 반사성 층(들)(가령, 금속 물질의)은 포톤 흡수층을 두 번 통과시키기 위해, 충돌하는 포톤을 반사시키기 위해 결정화된 반도체 층 구조물/스택위에 위치 시킬 수 있다.(3) The reflective layer (s) (e.g., of a metallic material) may be placed on the crystallized semiconductor layer structure / stack to reflect the photons that impinge to pass the photon absorption layer twice.
특정한 βBp 및/또는 βBn 반도체 구조물/장치와 조합하여 아래 기술된, 상기 특징/요소 (1) 내지 (3)은 본 발명의 βBp 및/또는 βBn 반도체 구조물/장치의 다른 임의의 실시예와 통합될 수 있다는 것은, 기술 분야의 당업자에 의해 용이하게 이해되어야 한다(가령, 이들 특징이 구체적으로 기술/도시되지 않은 아래의 실시예에도 이들 특징이 통합될 수 있음).The features / elements (1) - (3) described below in combination with a specific? Bp and / or? Bn semiconductor structure / device can be integrated with any other embodiment of? Bp and / or? (E.g., these features may also be incorporated in the embodiments below where these features are not specifically described / illustrated).
도 3a는 본 발명의 일부 실시예에 따른 βBp 반도체 장치(500)의 βBp 층 구조물의 개략도이고, 이는 배리어층(BL)의 표면(S)을 통한 전류 누설과 관련된 문제의 해결책을 제공하도록 구성된다(장치 층 구조물, 즉, 장치의 기능적 부분의 적어도 일부를 구성함).3A is a schematic diagram of a? Bp layered structure of a?
본 발명의 실시예에 따르면, βBp 반도체 장치(500)는, 특정한 에너지 밴드 갭을 가진 장치층(DEVL)인 적어도 하나의 타입 III-V 반도체 초격자층, 장치층(DEVL)의 특정한 에너지 밴드 갭보다 더 큰 에너지 밴드 갭을 가진 반도체 벌크 물질 또는 초격자를 포함하는 배리어층(BL), 배리어층(BL) 위에(가령, 직접적으로 그 상단에) 인-시추로 성장된 인-시추 패시베이션 물질/층/구조물(ISPS) 및 패시베이션 구조물이 없는(에칭된) 장소에서 배리어층(BL)상에 직접 위치된 금속 접촉부(MC)(패드)(이는 대개 배리어층(BL)상에 성장된 종래의 접촉층을 대신함)를 포함한다. 여기서, 장치층(DEVL), 배리어층(BL) 및 패시베이션 구조물은 동일한 도핑 극성(이 경우에 p-타입)을 가진다는 것에 유의해야 한다.According to an embodiment of the present invention, the?
도 3a 내지 9c의 이하의 실시예에서, 포토-디텍터로 동작될 수 있는 반도체 장치가 도시된다. 장치층(DEVL)이 구성되고, 포톤 흡수층(PAL)로서 동작하여, 이에 따라, 일반성을 결여하지 않고, 이하에서 장치층(DEVL)은 포톤 흡수층(PAL)으로도 언급될 것이다. 그러나, 본 발명의 원리는, 특히 장치의 하나 이상의 층의 인-시추 패시베이션을 위해 발생할 필요가 있을 때(가령, 표면 전류를 억제하기 위해), 그리고 심지어, 타입 III-V 반도체 물질의 초격자와 같은 초격자 층/구조물을 패시베이트할 때, 다양한 다른 집적 구조물에 적용될 수 있다는 것도 이해되어야 한다.In the following embodiments of Figures 3A-9C, a semiconductor device that can be operated as a photo-detector is shown. The device layer DEVL is constructed and operates as a photon absorbing layer PAL and thus does not lack the generality and the device layer DEVL will hereinafter also be referred to as a photon absorbing layer PAL. However, the principles of the present invention are particularly applicable to in-situ passivation of one or more layers of devices (e.g., to suppress surface currents), and even to superlattices of type III-V semiconductor materials It should also be understood that when passivating the same superlattice layer / structure, it can be applied to various other integrated structures.
좀 더 구체적으로, 초격자층 및/또는 타입 III-V 반도체 물질의 층으로 반도체 장치를 패시베이트하기 위한 본 발명의 방법은 포토-센싱의 분야에서 반드시 필요하지 않은 다양한 반도체 장치를 제작하는데 사용될 수 있다. 일반적으로, 이러한 반도체층의 패시베이션을 위한 본 발명의 방법은, 장치의 초격자층 및/또는 그룹 III-V의 반도체 물질로 형성된 장치의 층 중 하나인, 패시베이트된 반도체 장치의 결정화된 층의 상단에 패시베이션 구조물의 하나 이상의 층을 증착하는 단계를 포함한다. 본 발명의 방법에 따르면, 증착은 (i) 성장 챔버내에서 인-시추로, 결정화된 형태로 패시베이션 구조물(β)의 적어도 하나의 패시베이션층을 성장시켜서, 패시베이트될 장치의 결정화된 층(초격자 및/또는 타입 III-V 층)의 상단에 위치된, 결정화된 패시베이션층으로 구성되고, (ii) 결정화된 패시베이션층이 성장되어서, 결정화된 초격자 및/또는 장치의 타입 III-V 층과 매칭되는 격자를 가지고, (iii) 증착은 고밀도의 표면 상태를 가진 물질의 적어도 하나의 층을 증착하는 단계를 포함하는데, 이는 장칭의 결정화된 층(초격자 및/또는 타입 III-V 층)의 특정한 밴드 갭 이내이고, 전도 및 가전자 밴드로부터 멀어지도록 평형 페르미 레벨의 고정 한다. 적어도 하나의 층은 결정화된 패시베이션층의 상단에 위치된 추가적인 층일 수 있고, 혹은 어떤 경우에서는, 패시베이션층 자체가 평형 페르미 레벨의 고정하도록 하는데 요구되는 고밀도의 표면 상태를 가질 수 있다. 본 발명의 일부 실시예에서, 적어도 하나의 패시베이션층은 패시베이트될 반도체 장치의 결정화된 층의 에너지 밴드 갭보다 더 넓은 에너지 밴드 갭을 가지고 성장된다는 점에 유의해야 한다. 본 방법은 반도체 장치의 상기 결정화된 층의 노출된 영역상의 하나 이상의 금속 접촉부를 위치시키는 단계를 포함할 수 있는데, 패시베이션 구조물은 상기 금속 접촉부들 사이의 전기적 전류의 전도를 방지 또는 억제한다. 금속 접촉부는 반도체 장치로부터 흐르는 소수 캐리어를 수집하는 "역-바이어스된" 쇼트키 접합/접촉부로서의 역할을 할 수 있다. 본 발명의 방법의 다른 특징 및 이점은 패시베이션 방법을 실행하는 본 발명의 반도체 장치를 참조하여 이하에 기술된다.More particularly, the inventive method for passivating a semiconductor device with a layer of superlattice layer and / or type III-V semiconductor material can be used to fabricate a variety of semiconductor devices that are not essential in the field of photo- have. In general, the method of the present invention for passivation of such a semiconductor layer can be used for the passivation of a crystallized layer of a passivated semiconductor device, which is one of the layers of the device formed of a superlattice layer and / or a group III- And depositing one or more layers of a passivation structure on top of the passivation structure. According to the method of the present invention, the deposition is performed by (i) growing at least one passivation layer of the passivation structure (?) In a crystallized form by in-drilling in a growth chamber to form a crystallized layer of the device to be passivated (Ii) a crystallized passivation layer is grown to form a crystalline superlattice and / or a Type III-V layer of the device and (Iii) depositing comprises depositing at least one layer of a material having a high-density surface state, wherein the deposition of a layer of crystallized (superlattice and / or type III-V layer) Within a specific band gap, the equilibrium Fermi level is fixed so that it is away from the conduction and the valence band. At least one layer can be an additional layer located at the top of the crystallized passivation layer or in some cases can have a high density surface state required to allow the passivation layer itself to have a fixed Fermi level. It should be noted that, in some embodiments of the present invention, at least one passivation layer is grown with an energy band gap wider than the energy band gap of the crystallized layer of the semiconductor device to be passivated. The method can include positioning at least one metal contact on an exposed area of the crystallized layer of the semiconductor device, wherein the passivation structure prevents or inhibits conduction of electrical current between the metal contacts. The metal contact may serve as a "reverse-biased" Schottky junction / contact that collects the minority carriers flowing from the semiconductor device. Other features and advantages of the method of the present invention are described below with reference to a semiconductor device of the present invention that performs a passivation method.
도 3a로 돌아와서, 포토-디텍터 장치(500)의 포톤 흡수층(PAL)이 구성되고, 장치의 원하는 동작 스펙트럴 밴드(가령, 적외선 영역에서의 스펙트럴 밴드)에서 동작하며, 이는 그 스펙트럴 밴드에서의 포톤을 흡수하는데 적합한 제1 에너지 밴드 갭을 가진 반도체 물질을 포함한다. 배리어층(BL)은 제2 에너지 밴드 갭을 가진 제2 반도체 물질을 포함하고, 패시베이션 구조물(ISPS)은 배리어층(BL)상에 위치된 적어도 하나의 층(PL)을 포함하며 제3 에너지 밴드 갭을 가진다. 패시베이션 구조물(ISPS)은 패시베이션 구조물(ISPS)의 표면에 평형 페르미 레벨(EFL)의 고정하여, EFL이 페시베이션 구조물(ISPS)의 제3 에너지 밴드 갭 이내에 있고, 배리어층(BL)의 전도 및 가전자 밴드로부터 멀어지게 하는 고밀도의 표면 상태를 가진 물질을 포함한다는 것에 유의해야 한다. 이는 표면 누설을 줄이고, 배리어층의 표면을 따라 전기적 전도를 방지/억제한다. 아래에 좀 더 자세히 기술되는 도 3d는 도 3a의 단면 라인 D-C를 따라 얻은, 포톤 흡수층(PAL), 배리어층(BL) 및 본 발명의 포토-디텍터 장치(500)의 패시베이션 구조물(ISPS)의 에너지 밴드의 개략도이다.3A, a photon absorbing layer (PAL) of the photo-
도 3a의 실시예에서, 포토-디텍터(500)의 픽셀을 형성하는 하나 이상의 금속 접촉부(MC)는 배리어층(BL)의 노출된 영역이고, 패시베이션 구조물(ISPS)가 없는 영역에서 배리어층(BL)에 전기적으로 연결된다. 픽셀은 가령 p-타입 배리어층(BL)까지 아래로 패시베이션 구조물(ISPS)을 통한 비아(VIA)를 에칭함에 의해, 그리고 노출된 배리어 표면으로 큰 일 함수 또는 작은 일 함수를 가진 금속 패드를 증착함에 의해 형성된다. 이들 금속 패드들 사이에는, 배리어층(BL)의 상단 표면과 접촉하고, 그 위에 인 시추로 증착/성장되었던 에칭되지 않고 p-타입 인-시추 패시베이션층(PL)이 있다.3A, at least one metal contact MC forming the pixels of the photo-
인 시추 패시베이션층(PL)은 금속 패드들 사이의 전도를 방지/억제하기 위해 넓은 에너지 밴드 갭으로 구성된다. 좀 더 구체적으로, 패시베이션층(PL)이 구성되어서, 평형 페르미 레벨(EFL)은 그 밴드 갭을 통과하고, 바람직하게는, 그 가전자 및 전도 밴드가 EFL로부터 적어도 각각 10 kBTop 떨어져서, 이들이 금속 패드들 사이의 전도하는데 충분한 캐리어를 포함하지 않도록 한다.The in-hole passivation layer PL is comprised of a wide energy band gap to prevent / inhibit conduction between the metal pads. More specifically, being configured the passivation layer (PL), the equilibrium Fermi level (EFL) is passed through the band-gap and, preferably, the valence and conduction bands are at least respectively 10 k B T op off the EFL, So that they do not include a sufficient carrier to conduct between the metal pads.
또한, 본 실시예에서, 추가적인 캡층(CAPL)은 패시베이션층(PL)상에 포함/증착/성장된다. 캡층(CAPL)은 패시베이션 구조물의 제3 에너지 밴드 갭 이내의 특정 에너지에 완전한 구조물(ISPS)의 상단 표면에서의 평형 페르미 레벨을 고정할 수 있는 고밀도의 표면 상태를 제공하여서, 픽셀들 사이의 표면 전도를 방지/줄일 수 있는 물질(들)을 포함한다. 도 3a는 포톤 흡수층에 전기적으로 연결되고, 모든 픽셀에 대해 공통 접촉부로서의 역할을 하는 표준 공통 금속 접촉부(COM)를 도시한다.Further, in this embodiment, an additional cap layer (CAPL) is included / deposited / grown on the passivation layer PL. The cap layer (CAPL) provides a high density surface state that can fix the equilibrium Fermi level at the top surface of the complete structure (ISPS) to a specific energy within the third energy band gap of the passivation structure, (S) that can prevent / reduce the disease. Figure 3A shows a standard common metal contact (COM) that is electrically connected to the photon absorption layer and serves as a common contact for all pixels.
본 발명의 일부 실시예에서, 픽셀은, 픽셀의 이웃하는 금속 접촉부(MC)들 사이(가령, 동일 거리)에서 패시베이션 구조물(ISPS)(및 포톤 흡수층(PAL) 및/또는 도 6a에 도시된 금속 반사층(MR)과 같은 패시베이션 구조물의 상단에 증착될 수 있는 추가적인 임의의 층으로 연장될 수 있음) 내에 형성된 좁은 트렌치(도면에 구체적로 도시되지 않음)에 의해 추가로 형성된다. 좁은 트렌치는 에칭에 의해 형성될 수 있고, 포톤 흡수층(PAL)의 대부분이나 전부를 통해 연장되는 거의 수직인 측벽을 가질 수 있다. 이는 소수 캐리어들이 여기된 것으로부터 다양한 픽셀들로 확산되는 소수 캐리어의 비율을 줄이고, 특히 피치(픽셀들 사이의 분리)가 작을 때, 이웃하는 픽셀들 사이의 크로스토크를 줄여서, 어레이 디텍터의 이미지 품질을 개선하는데 사용될 수 있다.In some embodiments of the present invention, the pixels are arranged in a passivation structure (ISPS) (and a photon absorption layer (PAL) and / or a metal shown in Fig. 6A) between neighboring metal contacts MC (e.g., (Which may be extended to any additional layer that may be deposited on top of a passivation structure, such as a reflective layer MR). The narrow trenches may be formed by etching and have substantially vertical sidewalls extending through most or all of the photon absorption layer (PAL). This reduces the fraction of the fractional carriers from which the minority carriers are diffused to the various pixels from being excited and reduces the crosstalk between neighboring pixels, especially when the pitch (separation between pixels) is small, Lt; / RTI >
도 3a에서 도시된 장치(500)의 라인(D-C)를 따른 예시적인 에너지 밴드 프로필을 나타내는 도 3d를 참조하면, 포톤 흡수층(PAL), 배리어층(BL) 및 패시베이션 구조물(ISPS)의 제1, 제2 및 제3 에너지 밴드 갭이 도시된다. 층의 스택을 통한 가전자 및 전도 밴드의 에너지 프로필(EV 및 EC)도 도시된다. 배리어층 및 ISPL 내의 이온화된 억셉터는 "마이너스"사인이 안에 있는 원으로 도시된다. EBM은 패시베이션 구조물(ISPS)의 표면(SC)에서 평형 페르미 레벨의 고정함에 의해 야기되는 밴드 꺽임 때문에, 위로 꺽이게 도시된 배리어층(BL)의 표면(S)에서의 전도 밴드 에너지를 나타낸다(좀 더 일반적으로 에너지를 지정하는데, 소수 캐리어는 BL의 표면(S)를 통해 전류를 전도시키도록 해야함).Referring to FIG. 3D, which depicts an exemplary energy band profile along line DC of the
이러한 도면에 도시된 바와 같이, 평형 페르미 레벨은 BL 및 PL의 밴드 에지로부터 멀리 지나고, 고정(pinning)은 장치의 글루 언더-필의 영향에 대한 민감도를 줄인다. 넓은 밴드 갭(PL) 층에서의 전도 밴드(EC)는 배리어층(BL)의 번도 밴드 위에 놓이고, 그 가전자(EV)는 배리어층(bL)의 아래에 놓이도록 도시되나, 이들의 정확한 위치는 임의적이다(선택된 물질에 의존함). 그러나, 이들은 표면 전도를 방지하기 위하여, 라인 DC를 따라 평형 페르미 레벨(EFL)을 통해 적어도 10kBTop 로 각각 유지된다.As shown in this figure, the balanced Fermi level goes far from the band edges of BL and PL, and pinning reduces the sensitivity to glue under-fill effects of the device. The conduction band E C in the wide bandgap (PL) layer lies on the even band of the barrier layer BL and its electromagnet E V is shown to lie under the barrier layer bL, (Depending on the selected material). They are, however, in order to prevent surface inversion, are each held at least 10k B T op with the equilibrium Fermi level (EFL) along the line DC.
패시베이션 구조물(ISPS)의 캡층(CAPL)은 (가령, 물질 구성요소 및 도핑 농도의 적절한 선택에 의해) 에너지(ESC)의 그 표면(SC)에서 평형 페르미 레벨(EFL)을 고정하는 에너지(ESC) 근처의 매우 고밀도 상태를 가지도록 구성된다. 캡층(CAPL)은 CAPL의 에너지 레벨(ESC) 근처의 고밀도의 상태가 표면 누설을 줄이고, 포토-디텍터 픽셀을 형성하는 하나 이상의 금속 접촉부(MC)들 사이의 BL의 표면(S)를 통한 전기적 전도를 방지/억제하여서, 이에 따라 픽셀들 사이의 적절한 전기적 분리가 있다. 벌크에서, 평형 페르미 레벨(EFL)은 포톤 흡수층의 페르미 레벨, EF (PAL), 따라서, EF(PAL) = ESC이다. 따라서, 캡층(CAPL)을 구성하여 고밀도의 상태 에너지 레벨(ESC)은 배리어층(BL)의 표면(S)에서의 전도 밴드 에너지 아래에 있어서(p-타입 도핑의 경우), ESC < EBM - mkBTOP (m > 10)는 평형 페르미 레벨로부터 멀어진 그들의 밴드 에지로 공핍된 배리어층(BL) 및 패시베이션층(PL)을 초래한다. 이는 표면 전도를 방지/실질적으로 억제한다.The cap layer CAPL of the passivation structure ISPS is formed by an energy E E that fixes the equilibrium Fermi level EFL on its surface SC of energy E SC (e.g., by appropriate choice of material component and doping concentration) RTI ID = 0.0 > SC ). ≪ / RTI > The cap layer CAPL is formed by a high density state near the energy level E SC of the CAPL to reduce surface leakage and reduce the electrical leakage through the surface S of the BL between one or more metal contacts MC forming the photo- Preventing / suppressing conduction, thereby resulting in a proper electrical separation between the pixels. In bulk, the equilibrium Fermi level (EFL) is the Fermi level of the photon absorption layer, E F (PAL) , and thus E F (PAL) = E SC . Therefore, the cap layer CAPL is constructed so that the high density state energy level ESC is lower than the conduction band energy at the surface S of the barrier layer BL (in the case of p-type doping) by E SC < E BM - mk B T OP (m > 10) results in a barrier layer (BL) and a passivation layer (PL) depleted at their band edges away from the equilibrium Fermi level. This prevents / substantially suppresses surface conduction.
도 3b 및 3c는 장치(500)의 금속 접촉부(MC)을 통과하는 라인(A-B)을 따른, 동작 바이어스에서의 예시적인 밴드 프로필을 도시하는데, 도 3b는 금속 접촉부(MC)의 금속 물질(들)이 비교적 작은 일 함수(가령, 약 4.9eV 이하, 이는 대략 T2SL 전도 밴드의 에너지 깊이임)를 가지는 경우에 관한 것이고, 도 3c는 금속 접촉부(MC)의 금속 물질(들)이 비교적 큰 일 함수(가령, 약 4.9eV)를 가지는 경우에 관한 것이다. 금속 EF(metal)의 페르미 레벨이 도면에 도시된다. 큰 일 함수를 가진 금속은 작은 일 함수를 가진 금속 보다 더 큰 동작 바이어스, VOP를 초래한다. 이러한 도면에서, p-타입 포톤 흡수층(PAL)에서의 밴드는 평평하다는 것에 유의한다. 포톤 흡수층(PAL) 및 배리어층(BL)은 동일한 도핑 극성(이 경우에 p-타입)으로 도핑되어서, 포톤 흡수층(PAL)은 공핍되지 않는다. 그러므로, 포톤 흡수층(PAL)으로부터의 디텍터 암 전류는 실질적으로(주로/오직) 이러한 층으로부터의 전자의 확산 전류 때문이고, G-R 전류는 억제되는데, 왜냐하면 공핍 영역이 더 넓은 밴드 갭 p-타입 배리어층(BL) 내에 제한되기 때문이다. 배리어층(BL)의 밴드 갭(제2 에너지 밴드 갭)이 크고(포톤 흡수층(PAL)의 밴드 갭(제1 에너지 밴드 갭) 보다 실질적으로 더 넓음), 전하 캐리어를 생성하는 G-R 프로세스는 배리어층(BL)에서 억제되고, 따라서, 이 층으로부터의 G-R 전류도 억제된다. 포톤-흡수층(PAL)로부터의 G-R 전류가 억제되고 배리어층의 G-R 프로세스가 억제되는 장치(500)의 컨피규레이션은 실질적으로 확산 제한된 암 전류를 가진 포토-디텍터를 제공한다.Figures 3b and 3c illustrate an exemplary band profile at an operating bias along a line AB through the metal contact MC of the
배리어층(BL) 내의 소수 캐리어(이들 도면에서 예시된 장치에서, 장치의 층은 p-타입이고, 소수 캐리어를 전도하는 에너지 밴드는 전도 밴드임)를 전도하는 에너지 밴드는 포톤 흡수층(PAL) 내의 소수 캐리어를 전도하는 에너지 밴드(여기서 전도 밴드)에 가까이 놓여서, 소수 캐리어가 포톤 흡수층(PAL)으로부터 배리어층(BL)까지 자유로이 지날 수 있는 것에 유의해야 한다. 제2 에너지 밴드 갭(배리어층(BL)의)은 제1 에너지 밴드 갭(포톤 흡수층(PAL)의)보다 더 넓기 때문에, 금속 접촉부에 특정 전기 극성의 동작 바이어스 전압의 인가는 공핍되지 않은 포톤 흡수층(PAL)로부터 배리어층의 공핍된 영역에 걸쳐 금속 접촉부로의 소수 캐리어의 이끌림을 야기/초래하여, 장치(500)의 포토디텍션 기능을 동작시킬 것이다.The energy band that conducts the minority carriers in the barrier layer BL (in the devices illustrated in these figures, the layers of the device are p-type and the energy band conducting the minority carrier is the conduction band) It should be noted that the minority carriers can be freely moved from the photon absorption layer (PAL) to the barrier layer (BL) by being close to the energy band (conduction band here) that conducts the minority carriers. Since the second energy band gap (of the barrier layer BL) is wider than the first energy band gap (of the photon absorption layer PAL), the application of the operating bias voltage of a specific electrical polarity to the metal contact, Resulting in the attraction of the minority carriers from the PAL to the metal contact over the depleted region of the barrier layer, thereby operating the photodetection function of the
도 3a로 돌아오면, 상기 표시된 바와 같이, 이 도면에 예시된 포토-디텍터 장치(500)는 다음 순서로 다음의 층의 스택을 포함하는데, 이는 포톤 흡수층(PAL), 배리어층(BL) 및 패시베이션 구조물(ISPS)(가령, 패시베이션/캡층(PL/CAPL)이다. 포톤 흡수층(PAL)은, 원하는 스펙트럴 밴드에서의 포톤의 흡수 및 소수 캐리어를 전도하는 에너지 배드(여기서 전도 밴드)에서 소수 전하 캐리어(여기서 전자)에 응답한 생성을 위해 구성되어서, 이들은 흡수된 포톤에 응답하여 전류를 흐르게하고 전도할 수 있다. 배리어층(BL)은 큰 밴드 갭을 가져서, G-R 전류를 억제하고, 포톤 흡수층(PAL)내의 다수 캐리어가 금속 접촉부(MC)로 지나는 것을 BL을 넘는 열이온 발산(왜냐하면 그것은 크기 때문) 또는 BL을 통한 터널링(왜냐하면, 그것은 크고 적절한 두께, 전형적으로 미크론의 십분의 몇과 같은 두께를 가지므로)에 의해 막는다. 패시베이션 구조물(ISPS)은 픽셀들 사이의 표면 전류의 누설을 억제/감소시킨다.3A, the photo-
본 발명의 일부 실시예에서의 현저한 이점은, 층들의 이러한 스택은 인-시추로, 가능하면 한 번에 성장(성장 챔버내에서, 및 장치를 성장 챔버에서 꺼내지 않고)된다는 사실과 관련된다. 예를 들어, 층들의 이러한 스택은 분자선 에피택시와 같은 종래의 에피택셜 성장 기술을 사용함에 의해 성장될 수 있다.A significant advantage in some embodiments of the present invention relates to the fact that this stack of layers is grown in-situ, possibly at one time (within the growth chamber, and without removing the device from the growth chamber). For example, such a stack of layers can be grown by using conventional epitaxial growth techniques such as molecular beam epitaxy.
이를 위해, 포톤 흡수츠(PAL)(가령, 일반적으로 장치층(DEVL)) 및/또는 배리어층(BL), 및/또는 패시베이션 구조물의 층(가령, PL 및/또는 CAPL)은 결정화된 형태에서 벌크 합금의 형태 및/또는 초격자/디지털 합금 구조물의 형태로 성장될 수 있다. 디지털 합금은 AlAs/AlSb와 같은 매우 얇은 층의 초격자를 말하고, 이는 AlSbAs와 같은 벌크 합금보다 종종 더 용이하게 성장된다.To this end, a layer of photon absorption (PAL) (e.g., device layer (DEVL) and / or barrier layer (BL) and / or passivation structure (e.g., PL and / or CAPL) In the form of bulk alloys and / or in the form of superlattice / digital alloy structures. Digital alloys are superlattices of very thin layers such as AlAs / AlSb, which are often grown more easily than bulk alloys such as AlSbAs.
상기 표시된 바와 같이, 종래의 패시베이션층은 전형적으로, 준비된 엑스-시추인 SU8, SiOx 또는 SiNx와 같은 패시베이션 물질의 비정형/비결정질 층이다(가령, 장치층의 표면 에칭/패터닝이후에, 스피닝(SU8)에 의해, 또는 플라즈마 가스 상 성장 반응기에서의 성장에 의해). 본 발명의 특정한 실시예의 이점은 인-시추 결정화되고, 가능하면 패시베이션층에서의 초격자 구조물을 사용할 수 있는 능력으로부터 나온다. 이는 바람직한데, 왜냐하면, 비정형성 물질에 비해, 인-시추 결정성 물질은 다음과 관련되기 때문이다., A conventional passivation layer is typically prepared X as described above indicated - after drilling the SU8, an amorphous / amorphous layer of passivation material, such as SiO x or SiN x (e.g., surface etching / patterning of the device layer, spinning ( SU8), or by growth in a plasma gas phase growth reactor. An advantage of certain embodiments of the present invention arises from the ability to use in-drill crystallization and possibly superlattice structures in the passivation layer. This is preferred because, compared to amorphous materials, phosphorus-drilled crystalline materials are related to:
1) 그것은 고품질 및 균일성을 가지고, 그것이 증착되는 노출된 BL과의 인터페이스에서 적은 표면 상태를 가진다.1) It has high quality and uniformity and has a low surface state at the interface with the exposed BL to which it is deposited.
2) 그것은 원하지 않은 전하를 보유할 수 있는 불포화된 결합 때문에, 그것의 밴드 갭 영역에서 더 적은 벌크 상태를 가진다.2) It has a less bulk state in its bandgap region because of the unsaturated bond that can hold the undesired charge.
3) 그것은 엑스-시추 패시베이션의 임의의 형태와 비교되는 거의 자동적으로 완벽/이상/깨끗한 표면상에 증착되는데, 여기서 그것이 증착되는 표면은 제작/에칭 처리 이전으로부터 유지하는 원자 때문에 원치않은 오염물ㅇ르 포함할 수 있다.3) It is deposited on a nearly automatic / perfect / clean surface, compared to any form of x-drill passivation, where the surface on which it is deposited contains unwanted contaminants due to the atoms retained prior to fabrication / can do.
본 실시예에서, 포톤 흡수층(PAL) 및 배리어(BL)은 초격자 구조물의 형태로 성장된다. PL은 벌크 합금으로서 또는 디지털 합금/초격자 구조물로서 성장될 수 있다. 또한, 본 실시예에서, 이들 층은 타입 III-V 반도체 물질(들)을 포함한다. 좀 더 구체적으로, 본 실시예에서, 포톤 흡수층(PAL), 및 배리어(BL) 및 선택적으로 패시베이션층(PL)은 III-V 반도체 물질(들)의 서로 다른 구성요소로 형성된 복수의 반복된 초격자 유닛을 포함하는 초격자 구조물을 포함한다(이 실시예에서, 층들은 InGaAlAsSb 벌크 물질의 서로 다른 구성요소로 형성됨).In this embodiment, the photon absorption layer (PAL) and the barrier (BL) are grown in the form of a superlattice structure. PL can be grown as a bulk alloy or as a digital alloy / superlattice structure. Further, in this embodiment, these layers comprise type III-V semiconductor material (s). More specifically, in this embodiment, the photon absorption layer (PAL), and the barrier (BL) and optionally the passivation layer (PL) are formed by a plurality of repeated seconds formed from different components of the III-V semiconductor material (s) (In this embodiment, the layers are formed of different components of the InGaAlAsSb bulk material).
패시베이션층(PL) 및 배리어층(BL)을 위한 유사한 물질을 사용하는 것은 특별한 경우에서, 패시베이션 구조물(ISPS)의 노출된 표면의 추가적인 패시베이션을 위한 필요성을 제거하고, 비아의 사용을 제거하거나 감소된 깊이(가령, 비아의 깊이는 0≤ 깊이 ≤ PL 두께)를 가진 얕은 비아의 사용을 허용한다는 것에 유의해야 한다.The use of similar materials for the passivation layer PL and barrier layer BL eliminates the need for additional passivation of the exposed surface of the passivation structure (ISPS), in particular cases, It should be noted that the use of shallow vias with depth (e.g., depth of
본 실시예에서, 포톤 흡수층(PAL)은 1-10 ㎛의 두께를 가지고, 배리어층(BL)은 0.1-1 ㎛의 두께를 가지며, 패시베이션 구조물(ISPS)은 0.02 - 1 ㎛의 두께를 가진다. 패시베이션 구조물(ISPS)의 패시베이션층(PL)은 결정화되고(비정형이 아님), 배리어층(BL)과 매칭되는 격자를 가져서, 개선된 전기 특성을 제공한다. 이러한 실시예에서, 패시베이션 구조물(ISPS)은 상기 고밀도의 표면 상태를 가진 타입 III-V 반도체 물질(가령, 이 경우에 InGaAlSbAs)의 얇은 벌크층을 포함하는 캡층(CAPL)을 포함할 수도 있다. 캡층(CAPL)은 0.004 - 0.1 ㎛의 범위의 두께를 가지고, InAs, GaSb 및 GaSbA의 물질 중 적어도 하나를 주요 성분으로 포함하는 2개 또는 합금 반도체 물질이다.In this embodiment, the photon absorption layer (PAL) has a thickness of 1-10 mu m, the barrier layer (BL) has a thickness of 0.1-1 mu m, and the passivation structure (ISPS) has a thickness of 0.02-1 mu m. The passivation layer PL of the passivation structure ISPS is crystallized (not irregular) and has a lattice matched with the barrier layer BL to provide improved electrical properties. In this embodiment, the passivation structure (ISPS) may comprise a cap layer (CAPL) comprising a thin bulk layer of a type III-V semiconductor material having a high density surface state (e.g. InGaAlSbAs in this case). The cap layer (CAPL) is a binary or alloy semiconductor material having a thickness in the range of 0.004 - 0.1 탆 and containing at least one of the materials of InAs, GaSb and GaSbA as a main component.
상기에서 표시된 바와 같이, 캡층(CAPL)까지(반드시 포함할 필요는 없음)의 도 3a의 장치(500)의 층들의 스택은 p-타입 반도체 물질을 포함한다. 여기서, 패시베이션 구조물(ISPS)의 패시베이션층(PL)은 세제곱 센티미더당 1014 < p < 1017의 억셉터로 도핑된 p-타입 반도체 물질을 포함한다. 그러나, 본 발명의 장치는 층들의 스택에서 n-타입 반도체 물질을 사용하여 설계될 수도 있다. 이는 도 4a-4c의 장치(600)를 참조하여 이하에 기술된다.As indicated above, the stack of layers of the
도 4a는 본 발명의 일부 실시예에 따른 βBn 장치(600)의 βBn 층 구조물의 개략도이다. 장치(600)는, 장치(600)의 층 구조물의 도핑 극성을 제외하고 도 3a의 장치(500)의 컨피규레이션과 유사하고, 그 밴드 구조물은 도 3a의 βBn 장치(500)의 것에 비해 모두 반전된다. 이를 위해, 장치(600)는 상기 기술된 장치(500)와 동일한 원리로 동작하고, 배리어층(BL)의 표면(S)를 통한 표면 전류 누설을 억제한다.4A is a schematic diagram of a beta Bn layered structure of a
좀 더 구체적으로, 본 실시예에서, 포톤 흡수층(PAL) 및 배리어층(BL)은 n-타입 도핑된다. 배리어층의 상단에 인-시추로 성장된 패시베이션 구조물(ISPS)의 패시베이션층(PL)도 n-타입 도핑되고, 넓은 에너지 밴드 갭을 가진다.More specifically, in this embodiment, the photon absorption layer (PAL) and the barrier layer (BL) are n-type doped. The passivation layer PL of the passivation structure (ISPS) grown in-drilled at the top of the barrier layer is also n-type doped and has a wide energy bandgap.
본 실시예에서, 반도체 장치(600)는 포토디텍터로 작동되고 구성되고, 장치층(DEVL)은 장치의 동작 스펙트럴 밴드에 적합한 제1 에너지 밴드 갭을 가진 포톤 흡수층(PAL)이 된다. 배리어층(BL)은 제2 에너지 밴드 갭을 가진 제2 반도체 물질을 포함하고, 패시베이션 구조물(ISPS)은 배리어층(BL)상에 위치된 적어도 하나의 층(PL)을 포함하며 더 큰 제3 에너지 밴드 갭을 가지고, 캡층(CAPL)의 표면(SC)에서 평형 페르미 레벨(EFL)을 고정하는 고밀도의 표면 상태를 가진 캡층 물질(CAPL)을 포함한다. EFL은 패시베이션 구조물(ISPS)의 제3 에너지 밴드 갭을 통과하고, 배리어층(BL)의 전도 및 가전자 밴드에서 멀어진다. 장치(600)의 단면 라인(D-C)을 따라 층들(DEVL/PAL, BL 및 ISPS)의 에너지 밴드는 좀 더 자세히 도시되고, 도 4c가 자체 설명적이다.In this embodiment, the
장치(600)에서, 포토-디텍터(600)의 픽셀을 형성하기 위해 배리어층(BL)의 노출된 영역과 연결된 금속 접촉부(MC)는 큰 일 g마수를 가진 물질로 제조된다. 층이 n-타입인 경우에, 작은 일 함수를 가진 금속의 사용은 큰 동작 바이어스를 초래할 것이라는 점에 유의해야 한다(도 3a와 비교하여 반대의 도핑 극성 때문). 도 3a를 참조하여 기술된 바와 같이, 여기서도, 금속 패드들 사이에서 에칭 이후에 유지되는 인 시추 패시베이션층(PL)이 금속 패드들 사이의 전도를 방지/억제하기 위해, 넓은 에너지 밴드 갭으로 구성된다. 또한, 본 실시예에서, 패시베이션 구조물(ISPS)은 고밀도의 표면 상태를 가진 물질(들)을 포함하는 캡층(CAPL)을 포함하는데, 이는 패시베이션 구조물의 에너지 밴드 갭(제3 에너지 밴드 갭) 이내의 특정한 에너지에 완벽한 구조물(ISPS)의 상면에 페르미 레벨을 고정하여서, 픽셀들 간의 표면 전도를 방지/줄인다.In
도 4b 및 4c는 장치(600)의 라인(A-B 및 D-C)을 따라 포톤 흡수층(PAL), 배리어층(BL) 및 패시베이션 구조물(ISPS)의 제1, 제2 및 제3 에너지 밴드 갭의 에너지 밴드 프로필을 각각 나타낸다. 이들 도면은 도 3b-3d를 참조하여 상기 표시된 것과 유사한 개념을 사용하여 자체 설명적인 방식으로 도시된다. 배리어층(BL) 및 인-시추 패시베이션층(ISPL)에서 이온화된 도너는 "플러스" 사인이 안에 있는 원으로 도시된다.4B and 4C illustrate the energy bands of the first, second and third energy band gaps of the photon absorption layer (PAL), the barrier layer (BL) and the passivation structure (ISPS) along the lines AB and DC of the
도 4c에서의 EBM은 배리어층(BL)의 표면(S)에서의 가전자 밴드 에너지를 나타내는데, 상기 배리어층은 패시베이션 구조물(ISPS)의 표면(SC)에서 평형 페르미 레벨의 고정에 의해 야기되는 밴드 구부러짐 때문에, 아래로 구부러지는 것을 볼 수 있다(좀 더 일반적으로, 도 3d를 참조하여 나타난 바와 같이, EBM은 소수 캐리어가 BL의 표면(S)를 통해 전류를 전도하도록 하기 위한 에너지임)E BM in Figure 4C represents the valence band energy at the surface S of the barrier layer BL which is caused by the fixation of the equilibrium Fermi level at the surface SC of the passivation structure ISPS (More generally, E BM is the energy for the minority carriers to conduct current through the surface S of the BL, as shown with reference to Figure 3d)
도 4a-4c에서와 같이, 층들이 n-타입 도핑되는 경우에서, 소수 캐리어(이 경우에는 홀)가 전류를 전도하도록 하기 위한 에너지는 배리어층(BL)의 가전자 밴드 에너지에 있으나, 도 3a-3d에서와 같이, 층들이 p-타입 도핑되는 경우에는, 소수 캐리어(이 경우에는 전자)가 전류를 전도하도록 하기 위한 에너지는 배리어층의 전도 밴드에 있다는 점에 유의해야 한다. 도 4a의 경우에, 캡층이 구성되어서(가령, 물질 구성요소 및 도핑 농도의 적절한 선택으로), 고밀도의 상태를 가진 에너지 레벨(ESC)를 가지고, n-타입 도핑의 경우에서 EBM 위의 ESC에 있도록 표면(SC)에서 평형 페르미 레벨(EFL)을 고정하여서, ESC > EBM + mkBTOP (m > 10)를 만족시킨다(ESC < EBM - mkBTOP 와 비교, 즉, 도 3a에서와 같이 p-타입 도핑의 경우에 ESC가 EBM 아래에 있음).As in Figures 4A-4C, in the case where the layers are n-type doped, the energy for allowing the minority carriers (in this case the holes) to conduct current is in the valence band energy of the barrier layer BL, It should be noted that when the layers are p-type doped, as in -3d, the energy to allow the minority carriers (in this case electrons) to conduct current is in the conductive band of the barrier layer. In the case of Figure 4a, be a cap configuration (e.g., material components and the proper selection of the doping density), it has a high-density energy level (E SC) with the state of, the BM E above in the case of n- type doping on the surface (SC) to the SC E hayeoseo secure the equilibrium Fermi level (EFL), E SC> E BM + mk B T OP (E SC < E BM - mk B T OP , i.e., E SC is below E BM in the case of p-type doping as in FIG. 3A).
EFL은 배리어층(BL) 및 패시베이션층(PL)의 밴드 갭 이내에 있다 패시베이션층(PL)은 EFL이 그 밴드 갭을 지나고, 바람직하게는, 그 가전자 및 전도 밴드가 EFL로부터 적어도 10 kBTop 멀어져서, 금속 패드들 사이의 전도를 위한 충분하 캐리어를 포함하지 않도록 구성된다.EFL is less than the band gap of the barrier layer (BL) and a passivation layer (PL) passivation layer (PL) is EFL is passed and the band gap, it is preferable that the valence and conduction bands are at least from EFL 10 k B T op Desc / Clms Page number 7 > apart, it does not include enough carriers for conduction between metal pads.
EFL은 포톤 흡수층의 페르미 레벨(EF (PAL))을 지나서, EF (PAL) = ESC 이다. 그러므로, 소수 전자가 더 낮은 에너지 레벨 또는 "롤 다운(roll down)"으로 이동하는 경향을 가지는 반면, 소수 홀은 더 높은 에너지 레벨 또는 "버블-업"으로 이동하는 경향을 가진다는 점에 우선 주목하고, 그리고 나서, 도 3a-3d 및 도 4a-4c에서 PAL로부터의 소수 캐리어의 대부분이 EF (PAL) = ESC 보다 현저히 더 높은 에너지(즉, EFL 에너지보다 현저히 더 큼)인 에너지(EBM)보다 적고, 이들은 BL의 표면(S)에서 효과적으로 전도할 수 없고, 표면(S)을 통한 전기적 전도는 실질적으로 감소/방지된다.EFL is E F (PAL) = E SC beyond the Fermi level (E F (PAL) ) of the photon absorption layer. Therefore, it should be noted that, while the minority electrons have a tendency to move to a lower energy level or "roll down" while the minority holes have a tendency to move to a higher energy level or "bubble- and, then, Figure 3a-3d, and most of the minority carriers from the PAL in Figure 4a-4c is E F (PAL) = E SC significantly higher energy than the energy (E (that is, substantially no greater than EFL energy) BM ), they can not effectively conduct on the surface S of the BL, and electrical conduction through the surface S is substantially reduced / prevented.
이제 도 4b로 돌아오면, 동작 바이어스 전압(VOP)이 금속 접촉부를 통해 인가될 때, 금속 접촉부(MC)를 통과하는 단면 라인(A-B)을 따라 장치(600)의 에너지 밴드의 프로필이 도시된다.Turning now to Fig. 4b, the profile of the energy band of the
도시된 바와 같이, 상기 도시된 장치(500)과 유사하게 장치(600)에서, 배리어층(BL)에서 소수 캐리어를 전도하는 에너지 밴드(여기서는 층이 n-타입이므로, 가전자 밴드)가 포톤 흡수층(PAL)의 소수 캐리어를 전도하는 에너지 밴드(여기서는 가전자 밴드)에 근접하여 놓인다. 그러므로 소수 캐리어는 포톤 흡수층(PAL)으로부터 배리어층(BL)까지 자유로이 지날 수 있다. 따라서, 특정한 전기 극성의 동작 바이어스 전압의 인가는 공핍되지 않은 포톤 흡수층(PAL)으로부터 금속 접촉부까지 소수 캐리어의 이끌림을 야기하여, 장치(600)의 포토디텍션 기능을 작동시킬 것이다. 장치(600)의 컨피규레이션에서, 디텍터 암 전류는 실질적으로 주로/오직 포톤 흡수층(PAL)으로부터의 홀의 확산 때문이고, 포톤 흡수층으로부터의 G-R 전류 및 배리어층 내의 G-R 프로세스는 억제되는데, 왜냐하면, 포톤 흡수층이 공핍되지 않고, 배리어층(BL)의 넓은 밴드 갭 때문임에 유의해야 한다.As shown, in an
이하의 실시예는 InAs/GaSb T2SL 또는 InAs/InAsSb T2SL 포톤 흡수층(PAL)을 가진 디텍터 구조물을 기술한다. PAL은 p-타입 도핑되는데, 왜냐하면, 이러한 T2SL 물질에서, 전자가 홀 보다 더욱 이동적이고 초격자 성장 방향으로 더 먼 거리에 걸쳐 확산된다([08]). 그러므로, 장치는 전자 소수 캐리어(홀 소수 캐리어와 반대)로 동작하도록 설계되어서, 광의 흡수에 의해 생성된 가능한 많은 소수 캐리어가 수집되도록 보장한다.The following example describes a detector structure with InAs / GaSb T2SL or InAs / InAsSb T2SL photon absorption layer (PAL). PAL is p-type doped, because in this T2SL material, the electrons are more mobile than holes and spread over a greater distance in the superlattice growth direction ([08]). Therefore, the device is designed to operate with an electron minority carrier (as opposed to a hole minority carrier), ensuring that as many of the minority carriers as possible generated by the absorption of light are collected.
상기 도시된 도 3a의 장치(500)와 유사한 βBp 반도체 장치(700)를 도시하는 도 5a를 참조하면, 이는 적외선 광 디텍터 어레이로서 본 발명의 실시예에 따라 구성되고 작동된다. 본 실시예에서, 포톤 흡수층(PAL)(오직 윗 부분만 도시됨) 및 배리어층(BL)은 p-타입 InAs/GaSb 및 InAs/AlSb 타입 II 초격자로 각각 제조된다. 바람직하게는, 포톤 흡수층(PAL)은 GaSb 기판(버퍼층/기판 - 이 도면에 도시되지 않음)상에서 성장되고, 배리어층(BL)은 그 위에서 성장된다. 인-시추 패시베이션 구조물(ISPS)은 배리어층(BL)의 상단에서 성장된다. 인-시추 패시베이션 구조물(ISPS)은 두 개의 층 PL 및 CAPL으로 구성된다. 제1 패시베이션층(PL)은 넓은 밴드 갭 층이고, 배리어층(BL)상에서 성장되며, p-타입 AlSbAs로 제조되고, 바람직하게는 배리어층(BL)(가령, GaSb 기판)에 매칭된 격자이다. 옐르 들어, 제1 패시베이션층(PL)이 AlSb0 . 91As0 .09에 근접한 물질 구성요소로 형성될 수 있다. 제2 패시베이션층(CAPL)은 본 실시예에서, InAs로 제조된 얇은 캡층이다.Referring to FIG. 5A, which shows a
단면 라인(A-B)를 따른 영역은 p-타입 포톤 흡수층으로 형성된 장치(700)의 광 민감성 픽셀 유닛의 물리적 구조물을 나타낸다. 본 발명의 특정 실시예에서, 비아(VIA)(비아의 대략적인 너비와 깊이는 도 5a에서 수평 및 수직 빗금친 화살표에 의해 도시됨)는 배리어층(BL)까지 아래로 패시베이션 구조물(ISPS)을 통해 에칭되고, 그리고 나서, 금속 접촉 패드(MC)는 노출된 배리어층(BL)상에 증착된다. 금속 패드(MC)는 비아(VIA)의 내부에 맞고, PL(AlSbAs) 및 에칭 프로세스에 의해 노출된 패시베이션 구조물(ISPS)의 CAPL(InAs)의 표면으로부터 분리된다. 예Fmf 들어, 패시베이션 구조물(ISPS)로부터 금속 패드(MC)를 분리시키는 것은 적절한 포토리소그래피 제작 프로세스에 의해 수행될 수 있는데, 여기서, 포토-레지스트와 함께 마스크가 사용되어서, VIA 오프닝을 에칭하기 이전에 포토레지스트를 패턴화하여, VIA 오프닝이 정확하게 위치되고, 금속 접촉부(MC)의 크기보다 더 크며, (이후의 포토레지스트 패터닝 프로세스에 의해) MC 접촉부가 VIA 오프닝의 중간에 놓이도록 위치된다. 금속 접촉부(MC)는 크롬이나 티타늄과 같은 흔한 프로세스 금속으로 제작된다. 이들 금속을 가진 금속 접촉부는 배리어층(BL)과 낮은 레지스턴스 쇼트키 접합을 나타내어서, 전자가 금속의 페르미 레벨(EF (metal))과 배리어의 전도 밴드(EC) 사이를 자유로이 지날 수 있다는 것이 실험적으로 도시된다. 정말로, 일반적으로, 우수한 접착성을 가진 임의의 금속은 타입 II 초격자(T2SL) 배리어층(BL)과의 쇼트키 접촉을 위해 사용될 수 있다. 그러나, 배리어층의 전도 밴드와 관련된 진공 레벨 에너지보다 현저히 더 큰 일 함수를 가진 금속의 사용은 동작 바이어스를 증가시킬 것이다. 그러므로, 크롬 또는 티타늄이 적절한데, 왜냐하면 이들은 약 4.2 - 4.3 eV의 일-함수를 가지기 때문이다[16]. 이는, BL을 위해 사용되는 InAs/AlSb 초격자를 위한 약 4.9 eV의 전도 밴드 에너지보다 작다(배리어층(BL)의 전도 밴드와 관련된 진공 레벨 에너지는 진공 레벨 아래의 GaSb 가전자 밴드의 깊이에 매우 근접하고, 후자는 4.91 eV(300K에서)로 주어짐(참고자료 [17]), 참고자료 [16]에 따르면, 대부분의 금속은 4.91 eV 보다 작은 일 함수를 가짐).The region along section line AB represents the physical structure of the light sensitive pixel unit of
장치(700)의 광 민감성 픽셀 유닛의 동작 바이어스에서 단면 라인(A-B)을 따른 에너지 밴드 구조물(전도 및 가전자 밴드의 프로필)은 도 3b와 관련하여 기술된 것과 유사하다. 광 민감성 픽셀 유닛의 가전자 밴드는 큰 배리어 에너지(EB)를 가지도록 설계되고, 전도 밴드(EC)는 부드럽게 설계된다. 이러한 밴드 정렬은 정확/적절한 층 두께를 가진 포톤 흡수층(PAL) 및 배리어층(BL)의 초격자를 구성함에 의해 달성된다. 예를 들어, 이러한 밴드 구조물을 달성하기 위한 적합한 층 두께는 [12]dp 기술된 k ·p 방법을 사용함에 의해 계산될 수 있다.The energy band structures (profile of the conduction and valence band) along the section line AB in the operating bias of the light sensitive pixel unit of the
예를 들어, 적외선(IR) 영역에서 약 5 ㎛의 파장을 넘는 T2SL 포톤 흡수층의 컷-오프 파장을 달성하기 위하여, 포톤 흡수층의 밴드 갭 에너지에 대한 배리어 최고 에너지(EB)의 비율("배리어 최고 비율")은 1 보다 클 것으로 기대된다. 이러한 컷-오프 파장 범위는 중간 파장 적외선 및/또는 긴 파장 적외선 영역(MWIR 및 LWIR)(각각, 대략 2.9 - 5.4 ㎛ 및 8 - 14 ㎛)에서 동작하는 IR 디텍터에 대해 이상적이다. 1 보다 큰 "배리어 최고 비율"은, BL에서 G-R 전류의 억제에 더하여, 배리어(BL)에 걸친 포톤 흡수층(PAL)로부터의 소수 캐리어의 열이온성 발산이 억제되는 것을 보장하는데, 왜냐하면, 각각의 경우에 활성화 에너지가 포톤 흡수층(PAL)의 확산 제한된 전류를 위한 것 보다 크기 때문이다. 그러므로, 이러한 경우에, 확산 전류는 장치의 암 전류의 가장 큰 부분을 구성한다(장치의 암 전류는 확산 제한된 것으로 간주됨). G-R 전류도 억제되는데, 왜냐하면, 배리어층(BL)의 p-도핑 때문에, 좁은 밴드 갭 포톤 흡수층(PAL)에서 공핍이 없이 때문이다.For example, in order to achieve a cut-off wavelength of a T2SL photon absorption layer exceeding a wavelength of about 5 mu m in the infrared (IR) region, the ratio of the barrier maximum energy E B to the band gap energy of the photon absorption layer Maximum rate ") is expected to be greater than one. This cut-off wavelength range is ideal for IR detectors operating in the medium wavelength infrared and / or long wavelength infrared regions (MWIR and LWIR) (approximately 2.9 - 5.4 μm and 8 - 14 μm, respectively). A "barrier maximum ratio " greater than one ensures that the thermal ionization of the minority carriers from the photon absorption layer (PAL) across the barrier BL in addition to the suppression of the GR current in BL is suppressed, Since the activation energy is greater than that for the diffusion limited current of the photon absorption layer (PAL). Therefore, in this case, the diffusion current constitutes the largest part of the dark current of the device (the dark current of the device is considered diffusion limited). The GR current is also suppressed because there is no depletion in the narrow bandgap photon absorption layer (PAL) because of the p-doping of the barrier layer (BL).
도 5b는 금속 패드들(MC) 사이의 패시베이션 구조물(ISPS)를 지나는 단면 라인(D-C)을 따라 에너지 밴드 구조물(전도 및 가전자 밴드의 프로필)을 도시한다. 본 명세서에 도시된 에너지 밴드 구조물은 도 3d와 관련하여 상기 기술된 것과 유사하다. 이러한 예시에서, 캡층(CAPL)이 얇기 때문에(가령, 약 5-20 nm의 두께), 양자 구속(quantum confinement)이 캡층 물질 내의 제1 전자 상태(E1)가 벌크 InAs의 전도 밴드 에너지(EC( InAs )) 위의 전형적으로 30 - 300 meV에 놓이도록 한다. 그러므로, 이러한 상태는 캡층(CAPL) 내의 이차원적인 전도 밴드의 에지를 구성한다. 예를 들어 [13]에 나타난 바와 같이, InAs는 "정상적으로 전도성 스킨으로 이어지는 고밀도의 표면 상태, 이는 전자 축적층에 의해 형성됨"으로 성장한다. 이를 위해, 캡층(CAPL)의 InAs 표면에서의 페르미 에너지는 전도 밴드 에지의 바로 위에 고정된다. 본 경우에서, 에너지 E1에 매우 근접하여 고정될 것이다. 따라서, 라인(D-C)를 따라 평형 페르미 레벨은, p-타입 포톤 흡수층(PAL)의 페르미 레벨로부터, 공핍된 배리어층(BL) 및 패시베이션 구조물(ISPS)의 공핍된 패시베이션층(PL)을 통해 지나고, 패시베이션 구조물(ISPS)의 캡층(CAPL)의 "전도성 스킨"의 "고밀도의 표면 상태"에 의해 고정되는 에너지 레벨(E1) 바로 위에서 종료된다. 도 5b에서의 밴드 에지의 정렬은 [12]에 기술된 초격자 계산 및 [14]에 주어진 벌크 AlSbAs를 위한 밴드 에지 에너지에 기초한다.5B shows the energy band structure (profile of the conduction and valence band) along a section line DC passing the passivation structure ISPS between the metal pads MC. The energy band structure shown here is similar to that described above with respect to FIG. 3d. In this example, since the cap layer CAPL is thin (e. G., About 5-20 nm thick), quantum confinement may cause the first electron state E 1 in the cap layer material to reach the conduction band energy E C ( InAs ) ) typically between 30 and 300 meV. Therefore, this state constitutes the edge of the two dimensional conductive band in the cap layer (CAPL). For example, as shown in [13], InAs grows to "a high-density surface state that normally leads to a conductive skin, which is formed by the electron accumulation layer". To this end, the Fermi energy at the InAs surface of the cap layer (CAPL) is fixed directly on the conduction band edge. In this case, it will be fixed very close to energy E 1 . Thus, the equilibrium Fermi level along the line DC passes from the Fermi level of the p-type photon absorption layer (PAL) through the depleted barrier layer (BL) and the depleted passivation layer (PL) of the passivation structure (ISPS) , the energy level (E 1) is secured by a "high density of surface states" on "conductive skin" of the cap layer (CAPL) of the passivation structure (ISPS) is terminated immediately above. The alignment of the band edges in Fig. 5b is based on the super-lattice calculation described in [12] and the band edge energy for bulk AlSbAs given in [14].
도 5b에 도시된 바와 같이, 이온화된 억셉터("마이너스" 사인을 포함하는 원으로 도시됨)는 밴드가 구부러지도록 한다. 배리어층(BL) 및 넓은 밴드 갭 패시베이션층(PL)은 모두 공핍되고, 라인(D-C)를 따라, 평형 페르미 레벨은 이들의 밴드 에지에서 먼 밴드 갭을 지난다. 그러므로, 패시베이션 및 배리어층(PL 및 BL)은 픽셀들 사이(금속 접촉부(MC) 사이)에 우수한 절연을 제공한다.As shown in FIG. 5B, the ionized acceptor (shown as a circle containing a "minus" sign) causes the band to bend. Both the barrier layer BL and the wide bandgap passivation layer PL are depleted and along the line D-C, the equilibrium Fermi level goes beyond the bandgap away from their band edges. Therefore, the passivation and barrier layers PL and BL provide good insulation between the pixels (between the metal contacts MC).
장치(700)가 어레이 디텍터로 구성되고 작동되는 실시예에서(복수의 금속 접촉부(MC)에 의해 형성된 복수의 픽셀을 포함함), 캡층(CAPL)(InAs)은 디텍터 COM(COM은 도 5a에서 개략적으로 도시됨)의 공통 접촉부와 동일한 전위로 유지된다. 실제로, 공통 접촉부(COM)와 캡층(CAPL)(InAs) 사이의 직접 연결 또는 포톤 흡수층(PAL)(COM과 연결됨)과 캡층(CAPL) 사이에 단락 회로를 야기하는 몇몇 결정 결함(이러한 구조물에 항상 존재함)에 의해 달성된다. 이를 위해, 넓은 밴드 갭을 가져서 전기적으로 절연되는 패시베이션층(PL)은 캡층(CAPL)을 분리시키는 역할을 하여, 금속 접촉부(MC)에 전기적으로 연결되지 않는다. 이는 적절한 디텍터 동작을 위해 각각의 픽셀의 금속 접촉부(MC)와 공통 접촉부(COM) 사이에 바이어스가 인가될 수 있도록 한다(만일 MC가 PAL/COM에 대해 낮은 레지스턴스를 가진 CAPL에 연결되면, 디텍터에 바이어스가 인가되지 않음).In the embodiment in which the
캡층(CAPL)의 상기 기능에 추가하여, ISPL의 표면에 평형 페르미 레벨을 고정하고, BL의 표면상에 누설 전류를 방지하기 위하여, InAs로 제조된 본 실시예의 캡층(CAPL)은, 산화에 의해 야기될 수 있는 패시베이션층(PL)의 손상을 방지/줄이는 추가적인 이점/기능을 가진다는 점에 유의해야 한다. 다시 말해, InAs CAPL은 패시베이션층(PL)의 AlSbAs 물질의 산화를 방지/줄인다(이러한 산화는 디텍터 제작 프로세스 동안에 명시적으로 발생할 것임).In addition to the above function of the cap layer (CAPL), the cap layer (CAPL) of the present embodiment made of InAs, in order to fix the balanced Fermi level on the surface of the ISPL and prevent leakage current on the surface of the BL, It should be noted that it has the additional advantage / function of preventing / reducing the damage of the passivation layer PL which may be caused. In other words, the InAs CAPL prevents / reduces oxidation of the AlSbAs material of the passivation layer (PL) (this oxidation will occur explicitly during the detector making process).
캡층(CAPL)의 또 다른 기능/이점은, 고밀도의 표면 상태에 의해, 밴드 에지 에너지(E1)으로 평형 페르미 레벨을 강하게 고정하는 것은, 글루 언더-필이 존재하더라도, 패시베이션 구조물(PL) 아래의 층(가령, BL)의 밴드 구부러짐을 안정화시켜서, EF이 BL 또는 PL 내의 밴드 에지에 너무 근접하게 접근하는 것을 막는다. 이를 위해, 도 5a에 도시된 반도체 장치(700)는 가령, 인디움 범프 및 글루 언더-필에 의해 실리콘 리드아웃 회로(ROIC)ROIC에 본딩될 수 있고, 그 동작을 디텍터로 유지할 수 있다.Another feature of the cap (CAPL) / advantages, It is fixed by the surface condition of the high density, the band edge energy strongly the equilibrium Fermi level (E 1), the glue under-even if the field is present, under the passivation structure (PL) (E.g., BL) to prevent EF from approaching too close to the band edge in BL or PL. To this end, the
전기적 및 기계적으로 연결된 ROIC와 함께, 도 5a에 도시된 βBp 반도체 구조물/장치(700)를 포함하는 적외선 포토 디텍터 어레이 장치/서브-어셈블리(750)는 가령 도 5c에 도시된다. 본 발명의 βBn 구조물(도 4a에 도시된 것과 같은)은 βBp 반도체 구조물(700) 대신에 장치/서브-어셈블리(750)에서 사용될 수 있다는 점에 유의해야 한다. 여기서, 도 5a의 반도체 구조물(700)은, 금속성 접촉부(MC)를 ROIC의 대응하는 접촉부(MCR)에 전기적으로 여결하는 인디움 범프(IB)를 통해 ROIC에 연결되고, ROIC와 반도체 구조물(700)사이 및 인디움 범프(IB)들 사이의 공간을 채우는 글루 언더-필이 존재하고, 디텍처 장치(750)를 기계적으로 강화시킨다. 또한, 기능적/장치층(PAL, BL 및 ISPS) 상에 성장된 기판 및 버퍼층(SBS 및 BF)이 도면에 도시된다. 글루 언더-필(GUF)이 경화된 이후에, 기판(SBS)(최종 장치(750)에서는 반드시 존재할 필요는 없음)은 씨닝될 수 있다(일부 경우에는 버퍼층(BF)으로 폴리싱됨). 이는, 반도체 장치(700)를 기계적으로 강화시키고, 서브-어셈블리(750)를 완성하는 글루 언더-필(GUF)의 사용에 의해 제조가 가능하다.An infrared photodetector array device /
이를 위해, 인디움 범프에 의해 ROIC를 본딩한 이후에, 글루 언더-필(GUF)이 도입된다(가령, 표준 글루 언더-필). 상기에서 언급된 바와 같이, 이는, 캡층(InAs)(CAPL)의 표면에 페르미 레벨의 강한 고정 때문에, 도 5b에 도시된 라인(D-C)를 따라 밴드 구부러짐과 평형 페르미 레벨 위치의 현저한 변화없이 발생한다.For this, after bonding the ROIC with the indium bump, a glue under-fill (GUF) is introduced (e.g., a standard glue under-fill). As mentioned above, this occurs without significant changes in band bending and equilibrium Fermi level positions along the line DC shown in Figure 5b, due to the strong Fermi level fixation on the surface of the cap layer (InAs) (CAPL) .
본 발명의 기술의 또 다른 이점은, 비교적 얇은 패시베이션층(PL)(가령, 대략 20-200 nm)의 인-시추 제작을 가능하게 한다는 것에 주목한다. 이는 바람직한데, 왜냐하면, 이는 비아(VIA)를 에칭함에 의해 노출된 패시베이션층(PL)(AlSbAs)의 매우 짧은 수직 측벽을 초래하기 때문이다. PL(AlSbAs)의 노출된 영역의 작은 크기는 대기 산화에 의해 노출된 영역의 어떠한 퇴화를 최소화시킨다. 또한, 패시베이션층(PL)의 측벽이 매울 짧고, 리세스(recess)로 형성될 수 있기 때문에, 이들은, 본딩된 디텍터(750)가 그 동작 온도로 냉각된 이후(제작 및 본딩 이후)에, 특히 ROIC와 평행한, 디텍터 어레이의 표면상의 글루 언더-필에 의해 전해진 큰 응력/전단 응력을 경험하지 않는다. 실리콘 ROIC 및 III-V 반도체의 열팽창 계수의 차이에 의해 야기되는(가능하면 글루 언더-필에 의함) 상기 언급된 응력은 III-V 반도체 물질의 표면 전위를 변화시킬 수 있고, 이는 표면 표면 전류 누설을 초래할 수 있다. 그러나, 본 실시예에서, 단지 작은 응력이 전해지기 때문에(패시베이션층(PL)의 측벽의 낮은 프로필 및 수직 배향 때문), 본딩된 디텍터(750)가 그 동작 온도로 냉각된 이후에, 이는 현저한 표면 누설 전류를 나타내지 않는다. 이를 위해, 디텍터 암 전류의 가장 큰 성분은 본질적으로 포톤 흡수층(PAL)으로부터의 확산 제한된 암 전류이다.It is noted that another advantage of the technique of the present invention is that it enables in-drilling fabrication of a relatively thin passivation layer PL (e.g., approximately 20-200 nm). This is desirable because it results in a very short vertical sidewall of the exposed passivation layer PL (AlSbAs) by etching the via (VIA). The small size of the exposed regions of PL (AlSbAs) minimizes any degeneration of the exposed regions by atmospheric oxidation. In addition, since the sidewalls of the passivation layer PL are short in number and can be formed in recesses, they can be formed after the bonded
금속 공통 접촉부(COM)가 도면에 개략적으로 도시되고, 장치(750)의 실제 컨피규레이션에서, 상단면으로부터 장치(750)의 픽셀 어레이의 에지에서 제조되고, 인디움 범프 또는 범프들에 의해 ROIC(가령, 도 3a에 도시된 공통 접촉부(COM)와 유사함)의 공통 입력부에 결합되고, (가령, 절연 유전체에 의해) 포톤 흡수층(PAL) 및 캡층(CAPL)을 제외하고, 반도체 구조물(700)의 다른 모든 층으로부터 절연될 수 있다는 점에 유의해야 한다.A metal common contact COM is shown schematically in the drawing and is fabricated at the edge of the pixel array of the
상기 도 5c에서 논의된 장치(750)와 유사한 디텍터 장치(760, 710 및 720)를 나타내는 도 6a 및 6b를 참조한다. 상기 논의된 장치(750)의 것과 유사한 디텍터 장치(760, 710 및 720)의 요소/구조물의 설명은 장치(760, 710 및 720)에 대해 여기서 반복될 필요는 없다. 장치(760, 710 및 720)의 실시예에서, 반사층(들)(가령, 금속층)은 캡층(CAPL) 위에 추가되어서, 이들을 향하는(및 제1 경로에서 포톤 흡수층(PAL)에 의해 흡수되지 않은) 포톤 흡수층(PAL)을 통과하는 대부분의 복사선이 포톤 흡수층(PAL)을 통해 제2 경로를 위해 다시 반사되도록 하는 반사 표면을 형성한다. 이는 포톤 흡수층(PAL)에 의해 더 많은 포톤이 흡수되도록 하여서, 장치(760, 710 및 720)의 민감성을 개선한다.Reference is now made to Figures 6A and 6B which illustrate
도 6a에 도시된 장치(710)의 실시예에서, 반사층(MR)(가령, 금속층)은 캡층(CAPL)의 상단에 추가된다. 반사층(MR) 및 각각의 VIA의 바닥에 있는 금속 접촉부(MC)는 거기에 충돌하는 대부분의 복사선이 포톤 흡수층(PAL)을 두 번 통과하도록 야기하는 반사성 표면을 형성한다. 각각의 비아의 바닥에 있는 금속 접촉부(MC)는 증착되어서, 이들이 비아의 바닥 표면의 대부분에 걸쳐(가령, 배리어층(BL)의 노출된 영역의 대부분에 걸쳐) 연장되어서, 이들은 포톤 흡수층(PAL)을 두 번 통과하기 위해 비아의 바닥 표면상에 충돌하는 대부분의 복사선을 반사시킨다. 반사층(MR)은, 비아(VIA)가 에칭된 이후에, 캡층(CAPL)과 동일/유사한 치수를 가지도록 캡층(CAPL) 상에/위에 증착될 수 있다. 금속층(MR) 및 각각의 비아의 바닥에 있는 금속 접촉부(MC)는 동일하거나 상이한 금속으로 제조될 수 있으나, 둘 모두는 반도체 표면에 우수한 접착력을 가지고, 디텍터의 동작 파장에서 높은 반사성을 가지도록 선택되여야 한다. 배리어층(BL)과 패시베이션 구조물(ISPS)에서 무시할 만한 광학 흡수가 있다는 점에 유의해야 한다(왜냐하면, 층(BL 및 PL)은 포톤 흡수층(PAL)보다 훨씬 더 큰 밴드 갭을 가지고, 층(CAPL)은 매우 얇기 때문임). 따라서, 포톤 흡수층을 두 번 통과하기 위해 복사선을 지향하는 반사성 금속층(MR 및 MC)은 함께, 디텍터(760)에 의해 흡수된 광의 양을 현저하게 증가시키고(전형적으로, 10 - 30%, 비아의 치수와 PAL의 두께에 의존함), 그러므로, 그 양자 효율성을 증가시킨다. 도 6bdp 도시된 장치(720)는 도 5a의 장치(700)와 유사하다. 여기서, 절연 유전층(DL)은, 비아(VIA)(본 도면의 설명에서 제1 비아라고 함)가 에칭된 이후 및 금속 접촉부(MC)의 증착 이전에, 반도체 장치/구조물(700)의 완전 상단 표면상에 증착된다(캡층(CAPL)위에, 그리고 패시베이션 구조물(ISPS) 및 배리어층(BL)의 노출된 영역 위에). 그리고 나서, 제2 세트의 비아(DVIA)는 제1 비아(VIA)의 더 낮은 레벨의 일부에 걸친 유전층(DL)을 통해 개방되고, 금속 반사층(MR)은 디텍터(720)의 각각의 픽셀 영역의 대부분에 걸쳐 증착된다(가령, 유전층(DL) 및 제2 비아(DVIA)에 걸쳐). 선택적으로, 금속층(MR)은 제1 및 제2 비아에 의해 노출되었던 배리어층(BL)과 접촉하여서, 금속 접촉부(MC)를 형성한다. 대안적으로, 금속 패드/접촉부(MC)는 유전층(DL)에 의한 인캡슐레이션 이전에, 배리어층(BL)상에 증착되어서, 유전층(DL)에 의한 인캡슐레이션 이후에 추가된 금속층(MR) 및 제2 비아(DVIA)의 오프닝은 그것고 접촉할 수 있다. 바람직하게는, 금속 반사층(MR)(및 제1 VIA 이후에 증착된 금속 패드(MC))을 위해 사용된 금속은 장치의 동작 파장에서의 복사를 위한 높은 반사성을 가져야 하고, 바람직하게는, 유전층은 이 복사선에 투과성이어야 한다. 이는 제1 경로에서 포톤 흡수층(PAL)에 의해 흡수되지 않은 복사선의 대부분이 포톤 흡수층(PAL)을 통한 제2 경로를 위해 다시 반사되는 것을 보장한다. 상기 표시된 바와 같이, 배리어층(BL) 및 패시베이션 구조물(ISPS)에서 무시할만한 광학 흡수가 있기 때문에, 제2 경로는 디텍터(720)에 의해 흡수된 광의 양을 증가시키고, 그 양자 효율성도 증가시킬 것이다.In the embodiment of the
도 6c는 인디움 범프(IB) 및 글루 언더-필(GUF)를 사용하여 실리콘 ROIC에 본딩된, 도 6b에 도시된 720의 것과 유사한 반도체 장치/구조물을 포함하는 백-조명된 포토디텍터(770)를 도시한다. 디텍터(770)에서, ROIC로의 반도체 장치/구조물(720)의 본딩은 도 5c를 참조하여 상기 기술된 방식으로 이루어진다. 캡층(CAPL)에서 페르미 레벨의 강한 고정 때문에, 에너지 밴드 구부러짐 및 단면 라인(D-C)를 따라 평형 페르미 레벨의 위치는 ROIC의 본딩, 글루의 경화 및 기판의 씨닝 이후에 현저히 변경되지 않다는 것이 나타난다. 따라서, 부착된 장치(720)가 그 동작 온도로 냉각될 때, 디텍터(770)에서, 현저한 표면 누설 전류가 없이, 포톤 흡수층으로부터 본질적으로 확산 제한된 암 전류를 나타낸다.6C shows a back-illuminated photodetector 770 (FIG. 7B) including a semiconductor device / structure similar to that of 720 shown in FIG. 6B, bonded to the silicon ROIC using indium bump (IB) and glue under- ). In the
글루 언더-필이 사용된 본 발명의 다양한 실시예에서, 글루가 주입되고 경화된 이후에, 기판 및 버퍼층의 일부(SBS 및 BF)를 폴리싱 또는 에칭함에 의해, 얇은 장치(750, 760, 770)(가령, IR 포토디텍터 어레이로 구성될 수 있음)가 바람직할 수 있다는 점에 유의해야 한다. 이미 언급된 바와 같이, 이는, 반도체 구조물(700, 710, 720)의 III-V 디텍터 물질(가령, 타입 III-V 반도체 물질)과 실리콘 ROIC의 열팽창 계수의 차이에 의해 야기되는, 반도체 구조물(700, 710, 720)의 층의 표면상에 응력/전단 응력을 감소시킨다. 또한, 디텍터를 냉각할 때, 글루와 인디움 범프의 열 수축의 차이 때문에, 반도체 구조물(700, 710, 720)의 층(타입 III-V 물질)의 표면상에 힘/응력이 있을 수 있다. 기판(SBS)의 더 많은 부분이 제거되면, 이들 힘/응력은 더 적어진다. 또한, 바람직하게, 기판을 씨닝하는 것은 기판에 의해 흡수된 신호 복사의 양을 줄일 수 있다.760, 770) by polishing or etching portions of the substrate and the buffer layer (SBS and BF), after the glue has been injected and cured, in various embodiments of the present invention in which glue under- (Which may, for example, be comprised of an IR photodetector array) may be desirable. As already mentioned, this results in a semiconductor structure 700 (FIG. 7A), which is caused by the difference in thermal expansion coefficient between the III-V detector material (e.g., type III-V semiconductor material) , 710, 720). ≪ / RTI > Also, when cooling the detector, there may be a force / stress on the surface of the layer (type III-V material) of the
따라서, 본 발명의 특정 실시예에서의 상기 이유에 대해, 기판(SBS)은 마이크론의 십분의 몇의 두께로 에칭되거나 폴리싱된다. 일부 경우에, 기판(SBS)은 버퍼층(BF)의 일부와 함께 제거될 수 있다. 버퍼층(BF)은 포톤 흡수층(PAL)의 뒤에 부착되고, 포톤 흡수층(PAL) 보다 더 넓은 밴드 갭을 가진다. 버퍼층(BF)은 대개 포톤 흡수층(PAL) 이전에 우선 성장되어서, 손상이나 오염물을 포함할 수 있는 기판(SBS)의 표면을 포톤 흡수층(PAL)으로부터 분리한다(가령, 버퍼층(BF)과 포톤 흡수층(PAL) 사이의 인터페이스는, 버퍼층이 남겨진다면, 기판(SBS)과 PAL의 인터페이스 보다 대개 더 적은 손상 및/또는 오염물을 포함함). 따라서, 버퍼층을 사용하는 것은, 손상이나 오염물과 관련된 쇼클리-리드-홀(Shockley-Read-Hall) 트랩 때문에, 포톤 흡수층(PAL)의 뒤에서 발생할 수 있는 소수 캐리어의 시기상 이른 재조합을 현저히 감소시키거나 막는다. 또한, 버퍼층이 설계되어서, 포톤 흡수층 내의 소수 캐리어에 배리어를 제공하여서, 배리어에 충돌하는 이들 임의의 캐리어는 포톤 흡수층으로 다시 반사되고 도망가지 않는다.Thus, for the above reasons in certain embodiments of the present invention, the substrate (SBS) is etched or polished to several tenths of a micron thickness. In some cases, the substrate SBS may be removed with a portion of the buffer layer BF. The buffer layer BF is attached to the back of the photon absorption layer (PAL) and has a wider band gap than the photon absorption layer (PAL). The buffer layer BF is primarily grown prior to the photon absorption layer (PAL) to separate the surface of the substrate SBS that may contain damage or contaminants from the photon absorption layer (PAL) (e.g., (PAL) includes less damage and / or contaminants than the interface of the substrate (SBS) and PAL if the buffer layer is left). Thus, the use of a buffer layer significantly reduces or prevents premature recombination of minority carriers that may occur behind a photon absorption layer (PAL) due to Shockley-Read-Hall traps associated with damage or contaminants . In addition, the buffer layer is designed to provide a barrier to the minority carriers in the photon absorption layer such that any of these carriers impinging on the barrier are reflected back to the photon absorption layer and do not escape.
기판 씨닝이나 제거 이후에, 안티-반사 코팅물(AR)이 대개 디텍터(750, 760, 770)의 후면에 제작디ㅗ어서, 디텍터에 충돌하는 포톤의 대부분이 포톤 흡수층 내로, 향하여 전송되고, 반사되어 나가지 않도록 보장한다. 일반적으로, 임의의 적절한 안티-반사성 코팅물은 본 발명에서 사용될 수 있다. 예를 들어, 본 발명의 일부 실시예에서, 적절한 두께의 투명한 단일의 균일한 유전층에 의해, 또는 요구되는 안티-반사 성능에 따라 설계된 하나 이상의 유전 물질층의 스택에 의해 형성된 종래의 안티-반사 코팅물(AR)이 사용된다. 일부 실시예에서, 피라미드 어레이 또는 원하는 안티-반사성으로 형성된 다른 일정한 서브-파장 구조물로서의 기술 분야에서, 상기 서브-파장 구조물은 버퍼층(BF)의 나머지 부분, 기판층, 또는 심지어 포톤 흡수층 내로 에칭된다([18] 참조). 일부 경우에, 기판층(SBS) 및/또는 버퍼층(BF)은, 서브 파장 안티-반사 구조물을 제작하기 이전, 또는 단일 또는 복수층의 안티 반사 코팅물(AR)의 증착 이전에 함께 제거될 수 있다. 이러한 경우에, 안티-반사 구조물 또는 코팅물(AR)은 "백-사이드 패시베이션"의 특성을 가져서, 재조합 없이 포톤 흡수층에 충돌하는 소수 캐리어를 다시 반사해야 한다.After the substrate has been thinned or removed, the anti-reflective coating AR is typically fabricated on the backside of the
본 발명의 또 다른 실시예에 따른 어레이 포토디텍터로서 구성되고 동작하는 βBp 반도체 장치/구조물(800)을 도시하는 도 7a-7c를 참조한다. 단면 라인(A-B 및 C-D)를 따라 동작 바이어스에서 장치(800)의 에너지 밴드 프로필이 도 7b-7c에 나타나고, 상기 기술된 장치(500, 600 및 700)에서와 유사한 반도체층 구조물(포톤 흡수층(PAL), 배리어층(BL), 패시베이션층(PL) 및 캡층(CAPL)을 포함함)을 가지나, 층(PAL, BL 및 CAPL)의 서로 다른 물질을 가진다. 여기서, 층(PAL, BL 및 PL)은 모두 상기 기술된 p-타입으로 도핑(장치(500 및 700)으로)되고, 여기서 CAPL은 또한, p-타입으로 도핑된다. PAL, BL, PL 및 CAPL의 일반적인 밴드 구조물 및 기능은 도 5a 및 3a를 참조하여 기술된 것과 유사하다.7A-7C showing a beta Bp semiconductor device /
실시예에서, 포톤 흡수층(PAL)은 p-타입 InAs/InAsSb T2SL로 제조되고, 배리어층(BL)은 InGaAlAsSb 합금으로 제조되며, 이의 주요 성분은 InAs이다. 바람직하게는, 둘 다 GaSb 기판에 매칭된 결정화된층 격자이다. 도 7b 및 7c에 도시된 바와 같이, 포톤 흡수층(PAL) 및 배리어층(BL)의 이들 물질은 거의 평활한 전도 밴드 프로필 EC를 나타내고(p-타입 PAL부터 p-타입 BL까지 소수 캐리어(전자)의 자유로운 흐름을 허용함), 가전자 밴드 내의 큰 배리어 에너지 EB를 나타낸다. "배리어 높이 비율"은 LWIR 및 MWIR 파장 범위 모두에 대되는 밴드 갭을 가진 포톤 흡수층을 위한 것 보다 더 크다. In the embodiment, the photon absorption layer (PAL) is made of p-type InAs / InAsSb T2SL and the barrier layer (BL) is made of InGaAlAsSb alloy, the main component being InAs. Preferably, both are crystallized layer lattices matched to a GaSb substrate. As shown in Figs. 7B and 7C, these materials of the photon absorption layer (PAL) and the barrier layer (BL) exhibit an almost smooth conduction band profile E c (from a p-type PAL to a p- ), Which represents the large barrier energy E B in the valence band. The "barrier height ratio" is greater than for a photon absorption layer with a band gap for both the LWIR and MWIR wavelength ranges.
인-시추 패시베이션 구조물(ISPS)은 상기 기술된 장치(700)에서와 같은, 제1 넓은 밴드 갭 결정화된 패시베이션층(PL)을 가지고, 이는 p-타입 AlSbAs로 제조되고, 바람직하게는 AlSb0 . 91As0 .09로 제조되어서, 구조물(가령, 그 위에 성장된 배리어층(BL))의 나머지와 근접하게 격자 매칭된다. 인-시추 패시베이션 구조물(ISPS)의 제2 층(CAPL)은 p-타입 GaSbAs 또는 주 성분이 GaSbAs인 반도체 합금으로 제조/성장된 얇은 결정화된 캡층이다. 도 7c에 도시된 바와 같이, 얇은 캡층(CAPL) 내의 제1 제한된 홀 상태(H1)는 이차원 가전자 밴드의 상단을 구성한다. 따라서, 라인 DC를 따른 금속 패드들 사이의 평형 페르미 레벨은 p-타입 포톤 흡수층(PAL)의 페르미 레벨, EF(T2SL)로부터 공핍된 배리어층(BL) 및 공핍된 패시베이션층(PL)을 통해, 캡층(CAPL)의 이차원 가전자 밴드 내의 고밀도의 표면 상태에 의해 고정된 에너지 레벨(H1) 바로 아래에서 종료된다(GaSbAs 캡층(CAPL) 물질인 EV(GaAsSb)내의 벌크 가전자 밴드 에지 바로 아래). 이는, 글루 언더-필이 존재할 때, 밴드 정렬을 안정화시킨다. 패시베이션층(PL)(AlSbAs) 및 배리언층(BL)(InAs 또는 InGaAlAsSb 층)은 "마이너스" 사인 주위의 원에 의해 표서된 음으로 전하된 억셉터로 완전히 공핍된다.The in-hole passivation structure (ISPS) has a first wide bandgap crystallized passivation layer PL, such as in the
평형 페르미 레벨(빗금친 선으로 표시됨)은 배리어층(BL) 및 패시베이션층(PL)의 밴드 에지에서 멀리 있어서, 두 층은 픽셀들 사이(픽셀을 형성하는 금속 접촉부(MC))의 우수한 절연성을 제공한다. 장치(800)가 어레이 포토디텍터로 동작할 때, GaSbAs 캡층(CAPL)은 공통 접촉부와 동일한 전위에 유지되는데(도면에 구체적으로 도시되지 않음), 왜냐하면, 그것은 직접 연결되고, PAL은 공통 접촉부에 연결되어서 포톤 흡수층(PAL)과 캡층(CAPL) 사이의 단락 회로를 야기하는 몇 몇의 결정화된 결함이 존재하기 때문이다. 그러나, 캡층(CAPL)은 금속 접촉부(MC)에 연결되지 않고, 넓은 밴드 갭 패시베이션층(PL)을 절연함에 의해 이들 접촉부로부터 분리된다. GaSbAs 캡층(CAPL)은 또한, 디텍터 제작 프로세스 동안에 산화에 의해 손상되는 것으로부터 절연 AlSbAs 넓은 밴드 갭 패시베이션층(PL)을 방지/보호한다.The equilibrium Fermi levels (indicated by hatched lines) are far from the band edges of the barrier layer (BL) and the passivation layer (PL), so that the two layers provide excellent insulation between the pixels (metal contact MC forming the pixel) to provide. When the
도면에 도시되지 않더라도, 반도체 구조물/장치(800)는, 가령 도 5c를 참조하여 상기 기술되고 도시된 것과 유사한 방식으로 (가령, 인디움 범프를 사용하여) 실리콘 ROIC에 본딩될 수 있다(가령, 여기서 도 5c의 캡층(CAPL)은 GaSbAs층(CAPL)에 의해 대체됨). 도 5c를 참조하여 상기 기술된 바와 같이, 표준 글루 언더-필은 글루가 경화된 이후에 인디움 범프들 사이에 도입될 수 있는데, 층들(PAL, BL 및 PL)상에 성장된(도면에 구체적으로 도시되지 않음) 기판 및 버퍼층은 (폴리싱이나 에칭에 의해) 씨닝될 수 있다. 상기 논의된 것과 동일한 이유로, 기판 및/또는 버퍼층의 씨닝은 물론, 글루 언더-필의 도입과 경화는 픽셀/접촉 패드(MC)들 사이의 누설을 야기하는데 충분한, 라인 D-C를 따라 밴드 구부러짐 및 평형 페르미 레벨 위치를 변화시키지 않는다. 또한, 여기서, 에칭에 의해 노출된 패시베이션층(PL)의 수직 측벽에서, 비아(VIA)는 매우 짧고/얕게 제조될 수 있고(결정화된 패시베이션층(PL) 및 캡층(CAPL)의 작은 두께 때문임) 리세스된다. 따라서, 대기 산화에 의해 노출된 측벽 영역의 퇴화는 최소로 되고, 반도체 측벽은 글루 언더-필에 의해 전해지는 큰 응력/전단 응력을 경험하지 않아서, 측벽 표면에서의 이들의 밴드 구조물은 이러한 응력에 의해 강하게 영향받지 않는다. 따라서, 동작 온도에서, 디텍터 장치(ROIC에 본딩된 반도체 구조물)는 현저한 표면 누설 전류 없이, 포톤 흡수층으로부터의 본질적으로 확산 제한된 암 전류를 나타낸다.Although not shown in the figures, the semiconductor structure /
도 8a는 본 발명의 βBp 반도체 장치/구조물(900)의 또 다른 예시를 나타내는데, 패시베이션 구조물(ISPS)은 배리어층(BL)의 상단 표면상에 알루미늄 산화물의 얇은 층의 인-시추 성장에 의해 제조된 단일의 패시베이션층(PL)을 포함한다. 반도체 장치(900)는, 상기 기술된 이들 장치(500 및 700)와 유사한 에너지 밴드 프로필로 구성되고 기능적으로 동작하는 p-타입 포톤 흡수층(PAL) 및 p-타입 배리어층(BL)을 포함하는 반도체층 구조물을 가진다. 이러한 예시에서, 포톤 흡수층(PAL)은 결정화된 InAs/GaSb 초격자(T2SL)를 포함하는데, 이는 기판층 또는 버퍼층(미도시)상에 성장되었고, 배리어층(BL)은 포톤 흡수층(PAL)상에서 성장되었던 결정화된 p-타입 InAs/AlSb 초격자(T2SL)를 포함한다.8A illustrates yet another example of a beta Bp semiconductor device /
이러한 예시에서, 인-시추 패시베이션 구조물(ISPS)의 단일의 패시베이션층(PL)은 InAs/AlSb 배리어층(BL)의 상단에서 인 시추로(성장 머신으로부터 층 구조물을 취함없이) 알루미늄의 적은 수의 단일층(전형적으로 2-10)을 성장시킴에 의해 생산되는, 비정형/비결정화된 층이다. 그리고 나서, 알루미늄은 비정형/비결정화된 알루미늄 산화물을 형성하기 위해 산회되는데, 이는 인-시추 패시베이션을 위해 요구되는 바와 같이 넓은 밴드 갭을 가진다. 인-시추 증착되고, 이후에 알루미늄 산화물로 전환되는 알루미늄에 의해 제조된 이러한 패시베이션은 평형 페르미 레벨의 고정을 안정화시킬 수 있는 매우 큰 밴드 갭을 가진 절연체이므로, 이는 금소 패드들(MC) 사이의 영역에서 배리어층(BL)의 밴드 갭을 지난다(밴드 에지로부터 멀리 있음). 금속 접촉 패드(MC)가 공핍된 영역에서, 알루미늄 산화물은 그것을 관통하는 비아를 에칭함에 의해 우선 제거된다. 알루미늄 산화물이 비정형/비결정화된 물질이더라도, 성장 반응기(reactor)에서의 알루미늄의 인-시추 증착 및 이후의 산화에 의한 그 제작의 방법은 InAs/AlSb BL과의 매우 청결/오염물 없는 인터페이스를 가진 매우 균일한 물질을 초래한다.In this example, a single passivation layer PL of the in-drilled passivation structure (ISPS) is formed by in-situ sintering at the top of the InAs / AlSb barrier layer BL (without taking up the layer structure from the growing machine) Amorphous / non-crystallized layer produced by growing a single layer (typically 2-10). Aluminum is then calcined to form atypical / amorphous aluminum oxide, which has a wide bandgap as required for in-situ passivation. This passivation made by aluminum that is phosphorus-deposited and then converted to aluminum oxide is an insulator with a very large bandgap that can stabilize the fixation of the equilibrium Fermi level, (Away from the band edge) of the barrier layer BL. In the region where the metal contact pad MC is depleted, the aluminum oxide is first removed by etching vias therethrough. Although the aluminum oxide is an amorphous / non-crystallized material, the method of in-situ deposition of aluminum in a growth reactor and its subsequent production by oxidation is very advantageous for very clean / contaminant free interfaces with InAs / AlSb BL Resulting in a uniform material.
도 8b는 장치(900)가 그 동작 바이어스에 있을 때, 단면 라인 A-B를 따라, 전도 및 가전자 에너지 밴드 에지(EC 및 EV)의 프로필을 나타낸다. 도 8c는 단면 라인 DC`를 따른 전도 및 가전자 밴드(EC 및 EV)의 프로필을 도시한다. 평형 페르미 레벨(EFL)은 PAL의 페르미 레벨(EF (PAL))을 지나고, 배리어층(BL)의 전도 및 가전자 밴드 에지로부터 멀리 있는 위치에, 알루미늄 산화물 패시베이션층(PL)의 밴드 갭 영역에 고정된 것이 도시된다. InAs/AlSb 배리어층(BL)은 완전히 공핍된다. 음으로 전하된 억셉터는 "마이너스" 사인 주위의 원으로 표시된다.FIG. 8B shows the profiles of conduction and valence energy band edges (E C and E V ) along section line AB when the
본 발명의 다양한 실시예에서, 장치(900)는 포토-디텍터 어레이로 구성되고, 포토-디텍터 어레이의 픽셀을 형성하는 복수의 금속 패드를 포함한다. 장치(900)는 상기 기술된 것과 유사한 방식으로 인디움 범프를 사용하여 실리콘 ROIC에 본딩될 수 있다. 글루 언더-필은 인디움 범프들 사이에 도입될 수 있다. 층들이 성장되는 이러한 장치의 기판은 상기 기술된 다른 실시예에서와 같이, 씨닝될 수도 이TEk.In various embodiments of the present invention, the
상기 기술된 것과 같은 본 발명의 다양한 실시예는 ROIC를 연결하는 인디움 범프들 사이에 글루 언더-필 없이 또는 배리어층(BL)의 표면 전위에 영향이 없는 약한 글루 언더-필로 실행될 수 있다는 점에 유의해야 한다. 도 2c-2f를 참조하여 상기 나타난 바와 같이, 언더-필이 없다면, 배리어층(BL)의 표면은 강한 누설 전류를 나타내지 않는다. 이러한 경우를 위한 전형적인 밴드 프로필은 도 2e에 도시된다. 따라서, 언더-필이 사용되지 않는다면, 패시베이션 구조물(ISPS)의 층은 배리어층(BL)과 동일한 물질로 제조될 수 있다. 예를 들어, 배리어층(BL) 및 패시베이션 구조물(ISPS)의 층들은 배리어층(BL)에 적절한 넓은 밴드 갭을 가진 InAs/AlSb 물질로 제조될 수 있다. 또한, 비아는 매우 얇거나 심지어 제로 깊이일 수 있다. 본 발명의 실시예에서, 도 3a의 장치(500)와 같은 반도체 장치는 이러한 방식(즉, 글루 언더-필을 사용하지 않고, 배리어층(BL)과 패시베이션 구조물(ISPS)은 동일한 InAs/AlSb 물질로 제조되며, 얇거나 제로 비아 깊이를 가짐)으로 구성되어서, 가장 간단한 실시예는 금속 접촉 패드(MC)가 배리어층(BL)의 에칭되지 않은 표면상에 직접 안착될 때이다. 배리어층 및 포톤 흡수층(PAL)은 동일한 도핑 극성(p-타입)을 가진다.Various embodiments of the present invention as described above may be implemented with weak glue underfill without glue underfill between the indium bumps connecting the ROIC or without affecting the surface potential of the barrier layer BL Be careful. As indicated above with reference to Figures 2C-2F, if there is no under-fill, the surface of the barrier layer BL does not exhibit strong leakage current. A typical band profile for this case is shown in Figure 2e. Thus, if an under-fill is not used, the layer of the passivation structure (ISPS) can be made of the same material as the barrier layer BL. For example, the layers of the barrier layer BL and the passivation structure ISPS may be made of an InAs / AlSb material having a wide bandgap suitable for the barrier layer BL. Vias can also be very thin or even zero depth. In an embodiment of the present invention, a semiconductor device such as the
도 9a는 p-타입 포톤 흡수층(PAL)의 상단에서 성장된 p-타입 배리어층(BL)을 포함하는 이러한 장치(1000)를 개략적으로 도시한다. PAL은 InAs/GaSb T2SL 물질로 형성되고, BL은 InAs/AlSb T2SL 물질로 형성된다. 금속 패드(MC)는 배리어층(BL)의 표면에 직접 부착된다. 본 도면에 도시된 장치(1000)는, 그것이 글루 언더-필을 사용하지 않고 ROIC에 연결될 때, 포토디텍터로서 만족하게 동작한다. 이러한 경우에, 그것은 배리어층(BL)의 표면상에 강한 누설 전류를 나타내지 않는다. 도 9b는 장치가 그 동작 바이어스에 있을 때, 라인 A-B를 따라 전도 EC 및 가전자 EV 밴드 에지의 프로필을 나타낸다. 도 9c에서, 전도 EC 및 가전자 EV 밴드 에지의 프로필은 라인 D-C`를 따라 도시되는데, 여기서 배리어층(BL)의 표면(S)은 벌크 포톤 흡수층으로 평형에 있어서, 평형 페르미 레벨은 PAL의 페르미 레벨(EF (PAL))을 지나고, 글루 언더-필이 없는 경우에 해당되는 전도 밴드의 약간 아래의 에너지에 고정된 표면(S)으로 지속된다.FIG. 9A schematically illustrates such an
도 9a에 도시된 이러한 장치는 미국 특허 번호 제4,679,063호에 기술된 mBn 장치와 상이한데, 왜냐하면, 그것은 포톤 흡수층의 반대 도핑 극성을 가져서(종래의 mBn 장치에서, p-타입 대 n-타입), 포톤 흡수층(PAL) 및 배리어층(BL)은 동일한 (p-타입) 도핑 극성을 가지고, 포톤 흡수층은 그러므로 공핍되지 않아서, 그로부터 나온 G-R 암 전류는 억제되기 때문인 점에 유의해야 한다. 종래의 mBn 장치에서(가령, 미국 특허 제4,679,063호 참조), 배리어 및 포톤 흡수층은 각각 반대의 도핑 극성을 가지는데, p-타입 및 n-타입이고 포톤 흡수층으로부터의 중요한 G-R 전류를 공급한다. 추가적으로, 종래의 mBn 장치와 상이하게, 본 실시예에서는, 장치(1000)의 배리어층(BL)은 초격자 물질로 제조된다. 이는 바람직한데, 왜냐하면, 그것은 상업적인 GaSb 또는 다른 III-V 기판상에서 성장된 III-V InGaAlSbAs 물질로 제조될 수 있고, HgCdTe와 달리(참고문헌 [15]에서 논의됨), 이들 물질은 소수 캐리어를 위한 평활한 밴드 프로필을 제공하기 위해 구성될 수 있다.9A is different from the mBn device described in U.S. Patent No. 4,679,063, because it has the opposite doping polarity of the photon absorption layer (in conventional mBn devices, p-type vs. n-type) It should be noted that the photon absorption layer (PAL) and the barrier layer (BL) have the same (p-type) doping polarity and the photon absorption layer is therefore not depleted, and the GR dark current therefrom is suppressed. In conventional mBn devices (see, for example, U.S. Patent No. 4,679,063), the barrier and photon absorption layers each have opposite doping polarity, p-type and n-type, and supply significant G-R current from the photon absorption layer. Additionally, unlike conventional mBn devices, in this embodiment, the barrier layer (BL) of the
배리어층(BL)이 에칭될 필요가 없기 때문에(즉, 메사 구조물이나 비아를 형성할 필요가 없음), 에칭 프로세스와 접촉하지 않은 배리어층(BL)의 표면은 매우 균일하여서, 이러한 방식으로 제작된 포토-디텍터 장치에서의 이미지는, 메사 가 에칭된 pBp 장치에 기초한 종래의 초격자에서 발생하는 것과 같은 공간적 변동에 시달리지 않는다(이는 실험 테스트에서 증명되었음). 이들 변동은 에칭이 InAs 또는 InAs/AlSb T2SL BL의 AlSb 층에서 정지하는지에 의존하여, 표면 전위의 작은 베리에이션과 관련된다. 에칭 프로세스에 의해 생성된 표면이 자동으로 평평해지지 않기 때문에, 두 물질은 일반적으로 노출된다.The surface of the barrier layer BL that is not in contact with the etching process is very uniform since the barrier layer BL does not need to be etched (i.e., it is not necessary to form a mesa structure or a via) The image in the photo-detector device does not suffer from spatial variations (as evidenced by experimental testing), such as occurs in a conventional superlattice based on a pBp device in which mesas are etched. These variations are related to a small variation of the surface potential, depending on whether the etching stops in the AlSb layer of InAs or InAs / AlSb T2SL BL. Since the surface created by the etching process is not automatically flattened, both materials are generally exposed.
Claims (49)
제1 에너지 밴드 갭을 가진 반도체 물질을 포함하는 포톤 흡수층과,
제2 에너지 밴드 갭을 가진 제2 반도체 물질을 포함하는 배리어층과,
제3 에너지 밴드 갭을 가지고, 상기 배리어층상에 위치된 적어도 하나의 층을 포함하는 패시베이션 구조물을 포함하고,
상기 포토-디텍터의 픽셀을 형성하는 하나 이상의 금속 접촉부는, 상기 패시베이션 구조물이 없는 배리어층의 노출된 영역에서, 상기 배리어층에 전기적으로 연결되고,
상기 패시베이션 구조물은 고밀도의 표면 상태를 가진 물질을 포함하여서, 상기 제3 에너지 밴드 갭 이내 및 배리어층의 전도 및 가전자 밴드로부터 멀어지도록 상기 패시베이션 구조물의 평형 페르미 레벨을 고정시켜서, 표면 누설을 줄이고 상기 포토-디텍터의 픽셀을 형성하는 하나 이상의 금속 접촉부들 사이의 전기적 전도를 막는 것을 특징으로 하는 포토-디텍터.A photo-detector, wherein the photo-
A photon absorption layer comprising a semiconductor material having a first energy band gap,
A barrier layer comprising a second semiconductor material having a second energy band gap,
A passivation structure having a third energy band gap and including at least one layer located on the barrier layer,
Wherein one or more metal contacts forming the pixels of the photo-detector are electrically connected to the barrier layer in an exposed region of the barrier layer without the passivation structure,
Wherein the passivation structure includes a material having a high density surface state to fix the equilibrium Fermi level of the passivation structure within the third energy band gap and away from the barrier layer conduction and the valence band, And prevents electrical conduction between the one or more metal contacts forming the pixels of the photo-detector.
패시베이션 구조물의 상기 적어도 하나의 층은 결정화되고, 상기 초격자 반도체 층 및 배리어층과 매칭된 격자를 가지며,
상기 패시베이션 구조물은 표면 상태의 고밀도를 가진 물질을 포함하고, 상기 물질은 상기 반도체 배리어층의 밴드 갭 이내 및 상기 반도체 배리어층의 전도 및 가전자 밴드로부터 멀어지도록 상기 패시베이션 구조물의 평형 페르미 레벨을 고정시키는 것을 특징으로 하는 실리콘 집적 회로 장치.A semiconductor bulk or superlattice barrier layer having a greater energy band gap, and a passivation structure comprising at least one layer located on the barrier layer, -V Semiconductor integrated circuit device attached to a semiconductor,
The at least one layer of the passivation structure is crystallized and has a grating matched with the superlattice semiconductor layer and the barrier layer,
Wherein the passivation structure comprises a material having a high density of surface states and wherein the material is immobilized within a bandgap of the semiconductor barrier layer and away from a conduction and a valence band of the semiconductor barrier layer, Wherein the silicon integrated circuit device is a silicon integrated circuit device.
상기 방법은 패시베이션 구조물의 하나 이상의 층을 증착하는 단계를 포함하고,
상기 증착하는 단계는 초격자 층과 그룹 III-V 반도체 물질의 층 중 하나인 반도체 장치의 결정화된 층의 상단에, 성장 챔버내에 인-시추로 적어도 하나의 패시베이션 층을 성장시키는 단계를 포함하고,
상기 방법은, 패시베이트된 반도체 장치의 결정화된 층의 특정한 밴드 갭 이내이고, 반도체 장치의 전도 및 가전자 밴드로부터 멀어지도록, 평형 페르미 레벨의 표면 고정을 하도록 하는 고밀도의 표면 상태를 가진 물질을 제작하는 단계를 포함하는 것을 특징으로 하는 방법.A method for passivating a crystallized layer of a semiconductor device that is one of a superlattice layer and a layer of Group III-V semiconductor material,
The method includes depositing one or more layers of a passivation structure,
Wherein the depositing comprises growing at least one passivation layer in-situ in the growth chamber at the top of the crystallized layer of the semiconductor device, which is one of the layers of the superlattice layer and the group III-V semiconductor material,
The method comprises fabricating a material having a high density surface state that allows surface fixation at a balanced Fermi level within the specified bandgap of the crystallized layer of the passivated semiconductor device and away from conduction and electromagnet bands of the semiconductor device ≪ / RTI >
(i) 상기 패시베이션층을 산화시키는 단계 - 고밀도의 표면 상태를 가진 상기 물질을 포함하는 캡층으로서의 역할을 하는 비결정화된 층으로 됨 - 나,
(ii) 상기 패시베이션층의 상단에서, 성장 챔버내에 인-시추로 캡층을 성장시키는 단계 - 상기 캡층은 결정화되거나 비결정화된 형태인 고밀도의 표면 상태를 가진 상기 물질을 포함함- 를 포함하는 것을 특징으로 하는 방법.41. The method of claim 39 or 40, wherein the step of fabricating the material having a high-
(i) oxidizing the passivation layer to an amorphous layer serving as a cap layer comprising the material having a high density surface state,
(ii) growing the cap layer in-situ in a growth chamber at the top of the passivation layer, wherein the cap layer comprises the material having a high density surface state in a crystallized or non-crystallized form Lt; / RTI >
초격자층 및 그룹 III-V 반도체 물질의 층 중 하나가 되는 결정화된 층을 포함하는 장치층을 포함하고,
상기 반도체 장치는 하나 이상의 층을 포함하는 패시베이션 구조물을 포함하고,
패시베이션 구조물의 상기 하나 이상의 층들 중 적어도 하나는 상기 장치층의 상단에서 성장 챔버 내의 인-시추로 성장된 패시베이션 층이고,
패시베이션 구조물의 상기 하나 이상의 층들 중 하나는, 장치층의 특정 밴드 갭 이내이고, 장치층의 전도 및 가전자 밴드에서 멀어지도록, 평형 페르미 레벨의 표면 고정하도록 하는 고밀도의 표면 상태를 가진 물질을 포함하는 것을 특징으로 하는 반도체 장치.A semiconductor device according to claim 1,
A device layer comprising a crystallized layer that is one of a superlattice layer and a layer of Group III-V semiconductor material,
The semiconductor device comprising a passivation structure comprising at least one layer,
At least one of the one or more layers of the passivation structure is a passivation layer grown in-situ in a growth chamber at the top of the device layer,
One of the one or more layers of the passivation structure comprises a material having a high density surface state that is within a specified bandgap of the device layer and allows the surface to be equilibrated at an equilibrium Fermi level such that it is away from the conduction and the valence band of the device layer .
제1 에너지 밴드 갭을 가진 제1 도핑 극성의 제1 반도체 물질을 포함하는 포톤 흡수층과,
상기 제1 에너지 밴드 갭보다 더 큰 제2 에너지 밴드갭을 가지고, 상기 제1 도핑 극성으로 도핑된, 상기 제1 반도체 물질과 상이한 제2 반도체 물질을 포함하는 배리어층 - 헤테로접합이 포톤 흡수층과 배리어층 사이에서 형성됨 - 과,
포토-디텍터 장치의 픽셀을 형성하는 쇼트키 접합을 형성하기 위해 배리어층의 표면상에 직접 증착된 하나 이상의 금속 접촉부 - 상기 소트키 접합은 배리어층을 떠나는 소수 캐리어를 수집함 - 를 포함하는 포토-디텍터.A photo-detector, wherein the photo-
A photon absorption layer including a first semiconductor material of a first doping polarity having a first energy band gap,
Wherein a barrier layer-heterojunction having a second energy bandgap greater than the first energy band gap and doped with the first doping polarity, the second semiconductor material being different from the first semiconductor material, Formed between the layers,
At least one metal contact deposited directly on the surface of the barrier layer to form a Schottky junction forming the pixels of the photo-detector device, the SORT key junction collecting a minority carrier leaving the barrier layer, Detector.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160103399A KR20180019269A (en) | 2016-08-16 | 2016-08-16 | A semiconductor device |
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Publications (1)
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ID=61531272
Family Applications (1)
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|---|---|---|---|
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Country Status (1)
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|---|---|
| KR (1) | KR20180019269A (en) |
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2016
- 2016-08-16 KR KR1020160103399A patent/KR20180019269A/en not_active Application Discontinuation
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