KR20180019220A - 적층가능 박막 메모리 - Google Patents

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엘리야 브이. 카르포프 (일리아)
잭 티. 카발리에로스
로버트 에스. 차우
닐로이 무커지
라파엘 리오스
프라샨트 마지
반 에이치. 르
라비 필라리세티
우다이 쉬아
길버트 듀이
마르코 라도사블제빅
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인텔 코포레이션
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Abstract

박막 트랜지스터가 기판 위의 금속 층의 일부분 위에 퇴적된다. 제1 메모리 셀을 제공하기 위해 메모리 요소가 박막 트랜지스터에 결합된다. 제2 메모리 셀이 제1 메모리 위에 있다. 로직 블록이 적어도 제1 메모리 셀에 결합된다.

Description

적층가능 박막 메모리
본원에 기술되는 실시예들은 전자 디바이스 제조 분야에 관한 것이며, 상세하게는, 메모리 제조에 관한 것이다.
임베디드 메모리(embedded memory)는 전형적으로 로직 코어(logic core)를 지원하는 통합된 온-칩 메모리(integrated on-chip memory)를 지칭한다. 메모리를 프로세서 상에 임베딩하면 버스 폭 및 동작 속도를 증가시킨다. 칩간 통신(inter-chip communication)을 없애주는 고성능 임베디드 메모리는 고속 및 넓은 버스 폭 능력으로 인해 데이터 처리 시스템 내의 핵심 컴포넌트이다.
일반적으로, 메모리 어레이는 복수의 비트셀(bitcell)들을 갖는다. 비트셀은 단일 비트가 저장되는 집적 회로의 일부를 지칭한다. 전형적인 1T-1R 비트셀은 메모리 요소에 연결된 트랜지스터로 이루어져 있다. 트랜지스터는 비트를 저장하는 메모리 요소에의 액세스를 제공한다. 전형적으로, 비트를 저장하기 위해 메모리 요소의 상태를 하나의 값으로부터 다른 값으로 변경하기 위해 트랜지스터가 메모리 요소에 연결된다. 종래의 임베디드 메모리 기술은 적층가능하지 않고 따라서 낮은 밀도인 실리콘 기반 기술이다.
도 1은 종래의 1T-1R 메모리 어레이(100)의 측면도를 예시하고 있다. 트랜지스터 어레이(102)가 실리콘 웨이퍼(101) 상에 퇴적된다. 트랜지스터 어레이(102)는 실리콘 웨이퍼(101) 바로 위에 형성된 트랜지스터(109) 및 트랜지스터(119)와 같은 복수의 트랜지스터들로 이루어져 있다. 유전체 층들(103, 111 및 112)에 의해 분리된 금속 층들(104, 105 및 106)이 트랜지스터 어레이(102) 위에 형성된다. 도 1에 도시된 바와 같이, 금속 층들(104, 105, 106 및 108)은, 비아들(113, 114 및 115)과 같은 비아들을 통해 연결된다. 메모리 요소 어레이(107)는 금속 층(106) 상에 있다. 메모리 요소 어레이(107)는, 저항기 메모리 요소(resistor memory element)(116) 및 저항기 메모리 요소(118)와 같은, 메모리 요소들로 이루어져 있다. 도 1에 도시된 바와 같이, 금속 층(108)이 메모리 요소 어레이(107) 상에 형성된다.
종래의 1T-1R 메모리 어레이(100)는, 비트셀(117) 및 비트셀(121)과 같은, 복수의 비트셀들로 이루어져 있다. 비트셀들을 형성하기 위해 트랜지스터 어레이(102)의 각각의 트랜지스터가 메모리 요소 어레이(107)의 대응하는 하나의 메모리 요소에 연결된다. 비트셀(117)은 비아들(113, 114 및 115)에 의해 저항기 메모리 요소(116)에 연결된 트랜지스터(109)로 이루어져 있다. 비트셀(121)은 비아들(122, 123 및 124)에 의해 저항기 메모리 요소(118)에 연결된 트랜지스터(119)로 이루어져 있다. 도 1에 도시된 바와 같이, 종래의 메모리 어레이의 비트셀들은 나란히(side-by-side) 형성된다. 종래의 메모리 어레이의 비트셀들은 적층가능(stackable)하지 않다. 종래의 메모리 어레이에서의 비트셀들의 밀도는 실리콘 웨이퍼의 크기에 의해 제한된다.
본 발명의 실시예들은 본 발명의 실시예들을 예시하는 데 사용되는 이하의 설명 및 첨부 도면들을 참조함으로써 가장 잘 이해될 수 있다.
도 1은 종래의 1T-1R 메모리 어레이의 측면도.
도 2는 일 실시예에 따른, 적층가능 메모리 셀의 측면도.
도 3은 다른 실시예에 따른, 적층가능 메모리 셀의 측면도.
도 4는 일 실시예에 따른, SoC(system on chip)의 측면도.
도 5는 일 실시예에 따른, 메모리 셀의 등가 회로의 다이어그램.
도 6은 일 실시예에 따른, 메모리 셀을 제조하는 방법의 플로차트.
도 7은 다른 실시예에 따른, 메모리 셀을 제조하는 방법의 플로차트.
도 8은 본 발명의 하나 이상의 실시예들을 포함하는 인터포저(interposer)를 예시한 도면.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 디바이스를 예시한 도면.
적층가능 박막 기반 메모리(stackable thin film-based memory)를 제공하는 방법들 및 장치들이 기술된다. 일 실시예에서, 메모리는 기판 위의 금속 층 위에 있는 박막 기반 트랜지스터(thin film based transistor)를 포함한다. 저항기가 박막 트랜지스터에 결합된다. 본원에 기술되는 적층가능 메모리 아키텍처는 집적 회로의 단위 면적당 메모리 셀들의 밀도를 증가시킨다. 적어도 일부 실시예들에서, 적층가능 메모리 아키텍처는 연성 기판(flexible substrate)들을 사용한다.
본원에 기술되는 실시예들은 유리하게도 적층가능 메모리를 제공하기 위해 비트셀에 박막 기반 트랜지스터를 사용한다. 비트셀에서의 박막 기반 트랜지스터는 유리하게도 연성 기판의 사용을 가능하게 하고, 메모리 어레이 효율을 증가시키며, 적층 능력(stacking capability)으로 인해 메모리 셀 밀도를 증가시킨다.
이하의 설명에서, 예시적인 구현들의 다양한 양태들은 본 기술분야의 통상의 기술자가 자신의 연구의 내용을 본 기술분야의 다른 통상의 기술자에게 전달하기 위해 흔히 이용하는 용어들을 사용하여 기술될 것이다. 그렇지만, 본 발명이 기술된 양태들의 일부만으로 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 설명의 목적상, 예시적인 구현들의 완전한 이해를 제공하기 위해 특정 번호들, 재료들 및 구성들이 기재되어 있다. 그렇지만, 본 발명이 구체적인 상세들 없이 실시될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 예시적인 구현들을 불분명하게 하지 않기 위해 널리 공지된 특징들이 생략 또는 간략화되어 있다.
다양한 동작들이, 본 발명을 이해하는 데 가장 도움이 되는 방식으로, 다수의 개별 동작들로서 차례로 설명될 것이지만, 설명의 순서는 이 동작들이 꼭 순서 의존적(order dependent)임을 암시하는 것으로 해석되어서는 안된다. 상세하게는, 이 동작들이 제시의 순서로 수행될 필요가 없다.
특정의 예시적인 실시예들이 기술되고 첨부 도면들에 도시되어 있지만, 수정들이 본 기술분야의 통상의 기술자에게 안출될 수 있기 때문에, 이러한 실시예들이 제한적인 것이 아니라 예시적인 것에 불과하고 그 실시예들이 도시되고 기술된 특정의 구성들 및 배열들로 제한되지 않는다는 것을 잘 알 것이다.
명세서 전체에 걸쳐 "일 실시예", 또는 "다른 실시예", 또는 "실시예"라는 언급은 그 실시예와 관련하여 기술된 특정의 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 여러 곳에서 나오는 "일 실시예" 또는 "실시예"와 같은 문구들 모두가 꼭 동일한 실시예를 지칭하는 것은 아니다. 게다가, 특정의 특징, 구조, 또는 특성이 하나 이상의 실시예들에서 임의의 적당한 방식으로 결합될 수 있다.
더욱이, 발명 양태들은 단일의 개시된 실시예의 특징들 전부보다 적은 것들에 있다. 따라서, 발명을 실시하기 위한 구체적인 내용 이후의 청구항들은 이로써 이 발명을 실시하기 위한 구체적인 내용에 명확히 포함되고, 각각의 청구항은 그 자체로 개별적인 실시예로서의 지위를 갖는다. 예시적인 실시예들이 본원에 기술되어 있지만, 본 기술분야의 통상의 기술자는 이 예시적인 실시예들이 본원에 기술되는 바와 같이 수정 및 변경되어 실시될 수 있다는 것을 인식할 것이다. 따라서, 본 설명은 제한하는 것이 아니라 예시적인 것으로 간주되어야 한다.
도 2는 일 실시예에 따른, 적층가능 메모리 셀의 측면도(200)를 도시하고 있다. 도 2에 도시된 바와 같이, 금속 층(213)은 기판(201) 상의 에칭 정지 층(202) 상에 있는 절연 층(203) 상에 형성된 금속 인터커넥트(metal interconnect)(241)를 포함한다. 일 실시예에서, 금속 인터커넥트(241)는 워드라인(wordline)이다. 다양한 실시예들에서, 금속 층(213)은 하나 이상의 전도성 특징부들, 예컨대, 패드들, 전도성 라인들, 트렌치들, 인터커넥트들, 비아들, 다른 전도성 특징부들, 및 유전체 특징부들을 포함한다.
일 실시예에서, 기판(201)은 연성 기판이다. 다양한 실시예들에서, 기판(201)은 중합체 기반 기판, 유리, 또는 2D 재료들, 예컨대, 그래핀(graphene) 및 MoS2, 유기 재료들, 예컨대, 펜타센(pentacene), 투명 산화물들, 예컨대, 인듐 갈륨 아연 산화물(IGZO), 다결정 III-V족 재료들, 다결정 Ge, 다결정 Si, 비정질 III-V족 재료들, 비정질 Ge, 비정질 Si, 또는 이들의 임의의 조합을 포함하는 임의의 다른 가요성 기판(bendable substrate)이다. 전형적으로, 비정질 III-V족 재료들은 다결정 III-V족 재료들보다 더 낮은 퇴적 온도를 갖는다. 일 실시예에서, 기판(201), 예컨대, 실리콘 웨이퍼는 메모리 어레이 주변 디바이스들, 예컨대, 입력/출력 디바이스들을 포함한다. 메모리 어레이 주변 디바이스들을 메모리 어레이 아래에 위치시키는 것은 유리하게도 메모리 어레이 면적(memory array area) 소비를 감소시키면서 메모리 어레이 효율을 증가시킨다.
다양한 구현들에서, 기판(201)은, 예컨대, 유기, 세라믹, 유리, 또는 반도체 기판일 수 있다. 일 실시예에서, 기판(201)은 반도체 재료, 예컨대, 실리콘(Si)을 포함한다. 일 실시예에서, 기판(201)은 단결정(monocrystalline) Si 기판이다. 다른 실시예에서, 기판은 다결정(polycrystalline) 실리콘 기판이다. 또 다른 실시예에서, 기판(201)은 비정질(amorphous) 실리콘 기판이다. 대안의 실시예들에서, 기판(201)은 실리콘, 게르마늄("Ge"), 실리콘 게르마늄("SiGe"), III-V족 재료들 기반 재료, 예컨대, 갈륨비소("GaAs"), 또는 이들의 임의의 조합을 포함한다. 일 실시예에서, 기판(201)은 집적 회로들에 대한 금속화 인터커넥트 층(metallization interconnect layer)들을 포함한다. 적어도 일부 실시예들에서, 기판(201)은 전기 절연 층(electrically insulating layer)들, 예를 들어, 층간 유전체 층들, 트렌치 절연 층들, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 절연 층들에 의해 분리되는 전자 디바이스들, 예컨대, 트랜지스터들, 메모리들, 커패시터들, 저항기들, 광전자 디바이스들, 스위치들, 그리고 임의의 다른 능동 및 수동 전자 디바이스들을 포함한다. 적어도 일부 실시예들에서, 기판(201)은 금속화 층(metallization layer)들을 연결시키도록 구성된 금속 인터커넥트들 및 비아들을 포함한다. 일 실시예에서, 기판(201)은 벌크 하부 기판(bulk lower substrate), 중간 절연 층, 및 상부 단결정 층을 포함하는 SOI(semiconductor-on-isolator) 기판이다. 상부 단결정 층은 앞서 열거된 임의의 재료, 예컨대, 실리콘을 포함할 수 있다.
일 구현에서, 반도체 기판은 벌크 실리콘 또는 실리콘 온 인슐레이터 하부구조물(silicon-on-insulator substructure)을 사용하여 형성된 결정질 기판일 수 있다. 다른 구현에서, 실리콘과 조합될 수 있거나 그렇지 않을 수 있고, 게르마늄, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인산염, 갈륨 비화물, 인듐 갈륨 비화물, 갈륨 안티몬화물, 또는 III-V족 또는 IV족 재료들의 다른 조합들 - 이들로 제한되지 않음 - 을 포함하는 대안의 재료들을 사용하여 반도체 기판이 형성될 수 있다. 기판을 형성할 수 있는 재료들의 몇몇 예들이 여기서 기술되지만, 수동 및 능동 전자 디바이스들(예컨대, 트랜지스터들, 메모리들, 캐패시터들, 인덕터들, 저항기들, 스위치들, 집적 회로들, 증폭기들, 광전자 디바이스들, 또는 임의의 다른 전자 디바이스들)을 제조하는 데 기반이 될 수 있는 토대로서 역할을 할 수 있는 임의의 재료가 본 발명의 실시예들의 사상 및 범주 내에 속한다.
일 실시예에서, 기판(201)의 두께는 약 0.5 마이크로미터(㎛) 내지 약 1000 ㎛이다. 더욱 구체적인 실시예에서, 기판(201)의 두께는 약 700 ㎛이다.
일 실시예에서, 에칭 정지 층(202)은 하나 이상의 절연 층들을 포함한다. 일 실시예에서, 에칭 정지 층(202)은 하나 이상의 질화물 층들, 예컨대, 실리콘 질화물, 실리콘 산화물 질화물, 다른 질화물 층, 또는 이들의 임의의 조합을 포함한다. 다른 실시예에서, 에칭 정지 층(202)은 하나 이상의 산화물 층들, 예컨대, 실리콘 산화물 층, 알루미늄 산화물, 탄소 도핑된 실리콘 산화물, 다른 에칭 정지 층, 또는 이들의 임의의 조합을 포함한다. 일 실시예에서, 에칭 정지 층(202)의 두께는 약 2 nm 내지 약 20 nm이다.
일 실시예에서, 에칭 정지 층(202)은 블랭킷 퇴적(blanket deposition), CVD(chemical vapour deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 하나 이상의 에칭 정지 층 퇴적 기법들을 사용하여 퇴적된다.
일 실시예에서, 절연 층(203)은 하나 이상의 전기 절연 층들을 포함한다. 일 실시예에서, 절연 층(203)은 층간 유전체(ILD) 층이다. 일 실시예에서, 절연 층은 하나 이상의 산화물 층들, 예컨대, 실리콘 산화물 층, 도핑된 다공성 실리콘 산화물, 알루미늄 산화물, 탄소 도핑된 실리콘 산화물, 다른 전기 절연 층을 포함한다. 대안의 실시예들에서, 절연 층(203)은 유기 재료들, 무기 재료들, 또는 둘 다를 포함한다. 일 실시예에서, 절연 층(203)의 두께는 집적 회로 설계에 의해 결정된다. 일 실시예에서, 절연 층(203)이 약 50 나노미터(nm) 내지 약 200 nm의 두께로 퇴적된다.
일 실시예에서, 절연 층(203)은 블랭킷 퇴적, CVD(chemical vapour deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 하나 이상의 절연 층 퇴적 기법들을 사용하여 퇴적된다.
일반적으로, 기반 에칭 정지 층(underlying etch stop layer), 예컨대, 에칭 정지 층(202)의 재료는 에칭될 절연 층, 예컨대, 절연 층(203)의 재료의 에칭 특성들과 상이한 에칭 특성들을 갖는다. 일 실시예에서, 에칭 공정을 정지시키기 위해 에칭 정지 층이 에칭된 절연 층 아래에 위치된다. 일반적으로, 에칭된 절연 층, 예컨대, 절연 층(203)의 에칭 속도(etching rate)는 동일한 에칭 조건들에서, 에칭 정지 층(203)과 같은, 에칭 정지 층의 에칭 속도보다 실질적으로 더 높다. 일 실시예에서, 에칭 정지 층(202)은 질화물 층(예컨대, 실리콘 질화물 층)이고 절연 층(203)은 산화물 층(예컨대, 실리콘 산화물 층)이다.
일 실시예에서, 전자 디바이스들(예컨대, 트랜지스터들, 커패시터들, 저항기들, 메모리 어레이 주변 디바이스들, 다른 전자 디바이스들)을 갖는 기판(201)이 제조된 후에, BEOL(back end of line) 공정의 일부로서 금속 층(213)이 퇴적된다.
일 실시예에서, 하나 이상의 유전체 특징부들, 예컨대, 트렌치들, 개구부들, 또는 둘 다를 형성하기 위해 절연 층(203)이 패터닝 및 에칭된다. 금속 층(213)의 전도성 특징부들은, 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 바와 같이, 절연 층(203)에서의 하나 이상의 유전체 특징부들 상에 하나 이상의 전도성 층들을 퇴적시킴으로써 형성된다.
전도성 특징부들 각각에 대해 사용될 수 있는 전도성 재료들의 예들은 금속들, 예컨대, 구리, 텅스텐, 탄탈륨, 티타늄, 하프늄, 지르코늄, 알루미늄, 은, 주석, 납, 금속 합금들, 금속 탄화물들, 예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 알루미늄 탄화물, 다른 전도성 재료들, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지 않는다.
일 실시예에서, 절연 층(203)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하나 이상의 절연 층 패터닝 및 에칭 기법들을 사용하여 패터닝 및 에칭된다. 하나 이상의 전도성 층들은 하나 이상의 전도성 층 퇴적 기법들, 예컨대, 무전해 도금, 전기도금, 스퍼터링, CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 전도성 층 퇴적 기법을 사용하여 절연 층(203)에서의 유전체 특징부들 상에 퇴적된다.
도 2에 도시된 바와 같이, 메모리 요소(237)에 결합된 박막 트랜지스터(238)를 포함하는 메모리 셀(212)은 금속 층(213) 위에 있는 금속 층(206)의 일부분 상에 있다. 일 실시예에서, 메모리 셀(212)은 비트셀이다. 일 실시예에서, 박막 트랜지스터(238)는 n-형 트랜지스터이다. 다른 실시예에서, 박막 트랜지스터(238)는 p-형 트랜지스터이다. 일 실시예에서, 메모리 요소(237)는 박막 메모리 요소이다.
도 2에 도시된 바와 같이, 박막 트랜지스터(238)는 게이트 전극(221) 상의 게이트 유전체 층(222) 상에 있는 박막 트랜지스터 층(223)을 포함한다. 소스 영역(228) 및 드레인 영역(229)은 박막 트랜지스터 층(223) 상에 형성된다. 게이트 전극(221)은 전도성 비아(219)를 통해 금속 인터커넥트(241)에 연결된다. 도 2에 도시된 바와 같이, 메모리 요소(237)는 메모리 요소 층(215) 상의 메모리 전극 (216)을 포함한다. 일 실시예에서, 박막 트랜지스터 층(223) 및 메모리 요소 층(215) 각각은 비정질 산화물 반도체(amorphous oxide semiconductor)(AOS) 막, 다결정 실리콘 막, 비정질 실리콘 막, 다결정 III-V족 반도체 막, 다결정 게르마늄, 비정질 게르마늄, 유기 막, 전이 금속 디칼코게나이드(transition metal dichalcogenide)(TMD) 막, 또는 이들의 임의의 조합이다. 일 실시예에서, 메모리 요소 층(215) 및 박막 트랜지스터 층(223) 각각은 산화물 막, 예컨대, 이원 산화물(binary oxide)(예컨대, 루테늄 산화물, 티타늄 산화물, 탄탈륨 산화물), 삼원 산화물(ternary oxide)(예컨대, InZnGaO)이다. 일 실시예에서, 메모리 요소 층의 재료는 박막 트랜지스터의 재료와 동일하다. 일 실시예에서, 메모리 층과 박막 트랜지스터 층은 동시에 퇴적되는 동일한 재료로 이루어져 있다. 더욱 구체적인 실시예에서, 메모리 요소 층과 박막 트랜지스터 층의 각각의 층의 재료, 예컨대, 산화물 막은 동일하다.
일 실시예에서, 박막 트랜지스터 층(223)의 두께는 약 100 나노미터(nm) 미만이다. 일 실시예에서, 박막 트랜지스터 층(223)의 두께는 약 2 nm 내지 약 100 nm이다. 더욱 구체적인 실시예에서, 박막 트랜지스터 층(223)의 두께는 약 10 nm 내지 약 50 nm이다.
일 실시예에서, 게이트 유전체 층(222)은 하이-k 유전체 층이다. 일 실시예에서, 게이트 유전체 층(222)은 산화물 층, 예컨대, 실리콘 산화물, 지르코늄 산화물("ZrO2"), 하프늄 산화물("HFO2"), 란탄 산화물("La2O4"), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 산화물 층이다. 일 실시예에서, 게이트 유전체 층(222)의 두께는 약 2 nm 내지 약 20 nm이다.
일 실시예에서, 게이트 전극(221)은 금속 게이트 전극이다. 일 실시예에서, 게이트 전극(221)은 하나 이상의 금속들, 예컨대, 텅스텐, 탄탈륨, 티타늄, 하프늄, 지르코늄, 알루미늄, 은, 주석, 납, 구리, 금속 합금들, 금속 탄화물들, 예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 알루미늄 탄화물, 다른 전도성 재료들, 또는 이들의 임의의 조합을 포함한다.
도 2에 도시된 바와 같이, 금속 층(206)은 절연 층(203) 상의 에칭 정지 층(204) 상에 있는 절연 층(205) 상에 형성된 게이트 전극(221), 전도성 비아(219), 금속 인터커넥트(226), 금속 인터커넥트(214)를 포함한다. 절연 층(205)은 앞서 기술된 절연 층들 중 임의의 것일 수 있다. 일 실시예에서, 절연 층(205)은 절연 층(203)에 의해 나타내어진다. 에칭 정지 층(204)은 앞서 기술된 에칭 정지 층들 중 임의의 것일 수 있다. 일 실시예에서, 에칭 정지 층(204)은 에칭 정지 층(202)에 의해 나타내어진다.
일 실시예에서, 금속 인터커넥트(226)는 접지 라인 또는 다른 전도성 라인이고, 금속 인터커넥트(214)는 비트라인, 다른 전도성 라인 또는 다른 금속 인터커넥트이다. 다양한 실시예들에서, 금속 층(206)은, 절연 층(205) 상에 형성된, 하나 이상의 전도성 특징부들, 예컨대, 패드들, 전도성 라인들, 트렌치들, 인터커넥트들, 비아들, 다른 전도성 요소들, 또는 이들의 임의의 조합을 포함한다. 도 2에 도시된 바와 같이, 박막 트랜지스터(238)는 금속 층(206)의 일부분(242) 상에 있고, 메모리 요소(237)는 금속 층(206)의 일부분(243) 상에 있다.
일 실시예에서, 하나 이상의 유전체 특징부들, 예컨대, 트렌치들, 개구부들, 또는 둘 다를 형성하기 위해 절연 층(205)이 패터닝 및 에칭된다. 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 바와 같이, 금속 인터커넥트들(226 및 214)을 형성하기 위해 하나 이상의 전도성 층들이 트렌치들 상에 퇴적된다. 일 실시예에서, 금속 인터커넥트(241)에 이르기까지 개구부를 형성하기 위해 절연 층(205)의 일부분 및 에칭 정지 층(204)의 일부분이 에칭된다. 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 바와 같이, 전도성 비아(219)를 형성하기 위해 하나 이상의 전도성 층들이 개구부 상에 퇴적된다.
금속 층(206)의 전도성 특징부들 각각에 대해 사용될 수 있는 전도성 재료들의 예들은 금속들, 예컨대, 구리, 텅스텐, 탄탈륨, 티타늄, 하프늄, 지르코늄, 알루미늄, 은, 주석, 납, 금속 합금들, 금속 탄화물들, 예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 알루미늄 탄화물, 다른 전도성 재료들, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지 않는다.
일 실시예에서, 절연 층(205)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하나 이상의 절연 층 패터닝 및 에칭 기법들을 사용하여 패터닝 및 에칭된다. 하나 이상의 전도성 층들은 하나 이상의 전도성 층 퇴적 기법들, 예컨대, 무전해 도금, 전기도금, 스퍼터링, CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 전도성 층 퇴적 기법을 사용하여 절연 층(205)에서의 유전체 특징부들 상에 퇴적된다.
일 실시예에서, 게이트 전극(221)은 전도성 층 퇴적 기법들, 예컨대, 무전해 도금, 전기도금, 스퍼터링, CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 전도성 층 퇴적 기법 중 하나를 사용하여 전도성 비아(219) 위의 절연 층(205)에서의 트렌치 내에 퇴적된다.
일 실시예에서, 게이트 유전체 층(222)은 CVD(chemical vapor deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 게이트 유전체 층 퇴적 기법들 중 하나를 사용하여 퇴적된다.
일 실시예에서, 박막 트랜지스터 층(223)은 스퍼터링, CVD(chemical vapor deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 박막 퇴적 기법들 중 하나를 사용하여 퇴적된다.
소스 영역(228) 및 드레인 영역(229)은 박막 트랜지스터 소스 및 드레인 영역 형성 기법들 중 하나를 사용하여, 예컨대, 트랜지스터의 채널의 접촉 저항보다 더 낮은 접촉 저항을 갖는 콘택트를 형성하기 위해 스퍼터링 기법을 사용하여 금속을 퇴적시키는 것, 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법에 의해 형성된다.
일 실시예에서, 메모리 요소 층(215)은 전계가 인가될 때 하나의 상태(예컨대, 전도 상태(conductive state) 또는 비전도 상태(non-conductive state))로부터 다른 상태(비전도 상태 또는 전도 상태)로 변하는 저항을 갖는 저항 스위칭 층(resistance switching layer)이다. 다른 실시예에서, 메모리 요소 층(215)은 전류가 인가될 때 하나의 상태(예컨대, 결정 상태)로부터 다른 상태(예컨대, 비정질 상태)로의 상 변화(phase changing)를 갖는 상 변화 메모리 층(phase changing memory layer)이다. 또 다른 실시예에서, 메모리 요소 층(215)은 전계가 인가될 때 하나의 자기 상태로부터 다른 자기 상태로의 자기 상태 변화(magnetic state changing)를 갖는 자기 메모리 층(magnetic memory layer)이다. 메모리 요소(237)를 보호하기 위해 메모리 요소 전극(216) 및 메모리 요소 층(215)의 양 측벽 상에 스페이서(217) 및 스페이서(218)가 형성된다. 일 실시예에서, 스페이서들(217 및 218) 각각은 실리콘 질화물 스페이서이다.
다양한 실시예들에서, 메모리 전극(216)에 대해 사용되는 전도성 재료들은 금속들, 예컨대, 구리, 텅스텐, 탄탈륨, 티타늄, 하프늄, 지르코늄, 알루미늄, 은, 주석, 납, 금속 합금들, 금속 질화물들, 예컨대, 티타늄 질화물, 탄탈륨 질화물, 금속 탄화물들, 예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 알루미늄 탄화물, 다른 전도성 재료들, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 메모리 전극(216)은 구리 이외의 금속을 포함한다.
도 2에 도시된 바와 같이, 금속 층(206) 상의 에칭 정지 층(207) 상에 절연 층(231)이 형성된다. 절연 층(231)은 앞서 기술된 절연 층들 중 임의의 것일 수 있다. 일 실시예에서, 절연 층(231)은 절연 층(203)에 의해 나타내어진다. 에칭 정지 층(207)은 앞서 기술된 에칭 정지 층들 중 임의의 것일 수 있다. 일 실시예에서, 에칭 정지 층(207)은 에칭 정지 층(202)에 의해 나타내어진다. 전도성 비아(227), 전도성 비아(224), 전도성 비아(225) 및 메모리 요소(237)는 절연 층(231) 상에 형성된다.
일 실시예에서, 전도성 비아(227)를 형성하는 단계는 절연 층(231)의 일부분을 패터닝 및 에칭하는 단계 및 금속 인터커넥트(226)의 일부분을 노출시킬 개구부를 형성하기 위해 에칭 정지 층(207)의 일부분을 패터닝 및 에칭하는 단계를 포함한다. 전도성 비아(227)를 형성하기 위해 하나 이상의 전도성 층들이 개구부를 통해 금속 인터커넥트(226)의 노출된 부분 상에 퇴적된다. 일 실시예에서, 전도성 비아들(224 및 225)을 형성하는 단계는 소스 영역(228) 및 드레인 영역(229)에 이르기까지 개구부들을 형성하기 위해 절연 층(231)의 부분들을 패터닝 및 에칭하는 단계, 및 개구부들 내에 그리고 소스 영역(228) 및 드레인 영역(229) 상에 하나 이상의 전도성 층들을 퇴적시키는 단계를 포함한다.
일 실시예에서, 메모리 요소(237)를 형성하는 단계는 절연 층(231)의 일부분을 패터닝 및 에칭하는 단계 및 금속 인터커넥트(214)의 일부분을 노출시킬 개구부를 형성하기 위해 에칭 정지 층(207)의 일부분을 패터닝 및 에칭하는 단계, 개구부를 통해 금속 인터커넥트(214)의 노출된 부분 상에 박막 메모리 요소 층(215)을 퇴적시키는 단계, 박막 메모리 요소 층(215) 상에 메모리 전극(216)을 퇴적시키는 단계 및 박막 메모리 요소 층(215)의 양 측벽 상에 그리고 메모리 전극(216)의 양 측벽 상에 스페이서들(217 및 218)을 퇴적시키는 단계를 포함한다.
일 실시예에서, 박막 메모리 요소 층(215)은 스퍼터링, CVD(chemical vapor deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 박막 퇴적 기법들 중 하나를 사용하여 퇴적된다.
일 실시예에서, 스페이서들(217 및 218)은 스퍼터링, CVD(chemical vapor deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 스페이서 퇴적 기법들 중 하나를 사용하여 퇴적된다.
다양한 실시예들에서, 하나 이상의 유전체 특징부들, 예컨대, 트렌치들, 개구부들, 또는 둘 다를 형성하기 위해, 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하나 이상의 절연 층 패터닝 및 에칭 기법들을 사용하여 절연 층(231)이 패터닝 및 에칭된다. 전도성 특징부들을 형성하기 위해 하나 이상의 전도성 층들이 절연 층(231)의 유전체 특징부들 상에 퇴적된다. 하나 이상의 전도성 층들은 하나 이상의 전도성 층 퇴적 기법들, 예컨대, 무전해 도금, 전기도금, 스퍼터링, CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 전도성 층 퇴적 기법을 사용하여 절연 층(231)의 유전체 특징부들 상에 퇴적된다.
도 2에 도시된 바와 같이, 절연 층(231) 상의 에칭 정지 층(208) 상에 절연 층(232)이 형성된다. 절연 층(232)은 앞서 기술된 절연 층들 중 임의의 것일 수 있다. 일 실시예에서, 절연 층(232)은 절연 층(203)에 의해 나타내어진다. 에칭 정지 층(208)은 앞서 기술된 에칭 정지 층들 중 임의의 것일 수 있다. 일 실시예에서, 에칭 정지 층(208)은 에칭 정지 층(202)에 의해 나타내어진다.
금속 층(234)은 절연 층(232) 및 에칭 정지 층(208)의 부분들 상에 금속 인터커넥트(235) 및 금속 인터커넥트(236)를 포함한다. 일 실시예에서, 금속 인터커넥트들(235 및 236) 각각은 전도성 라인이다. 다양한 실시예들에서, 금속 층(234)은, 절연 층(232) 및 에칭 정지 층(208)의 부분들 상에 있는, 하나 이상의 전도성 특징부들, 예컨대, 패드들, 전도성 라인들, 트렌치들, 전도성 비아들, 다른 전도성 요소들, 또는 이들의 임의의 조합을 포함한다. 적어도 일부 실시예들에서, 금속 인터커넥트들(235 및 236)은 구리 전도성 라인들로부터의 구리가 절연 층들, 예컨대, 산화물 층간 유전체들 내로 들어가 확산하는 것을 방지하기 위한 전도성 장벽 층들을 포함한다.
일 실시예에서, 금속 인터커넥트(235)를 형성하는 단계는 트렌치를 형성하기 위해 절연 층(232)의 일부분을 패터닝 및 에칭하는 단계 및 전도성 비아(227)의 일부분을 노출시킬 트렌치 아래에 있는 개구부를 형성하기 위해 에칭 정지 층(208)의 일부분을 패터닝 및 에칭하는 단계, 및 트렌치 내에 그리고 개구부를 통해 전도성 비아(227)의 노출된 부분 상에 하나 이상의 전도성 층들을 퇴적시키는 단계를 포함한다.
일 실시예에서, 금속 인터커넥트(236)를 형성하는 단계는 트렌치를 형성하기 위해 절연 층(232)의 일부분을 패터닝 및 에칭하는 단계 및 메모리 전극(216)의 일부분을 노출시킬 트렌치 아래에 있는 개구부를 형성하기 위해 에칭 정지 층(208)의 일부분을 패터닝 및 에칭하는 단계, 및 트렌치 내에 그리고 개구부를 통해 메모리 전극(216)의 노출된 부분 상에 하나 이상의 전도성 층들을 퇴적시키는 단계를 포함한다. 일 실시예에서, 절연 층(232)은 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 하나 이상의 절연 층 패터닝 및 에칭 기법들을 사용하여 패터닝 및 에칭된다. 하나 이상의 전도성 층들은 하나 이상의 전도성 층 퇴적 기법들, 예컨대, 무전해 도금, 전기도금, 스퍼터링, CVD(chemical vapor deposition), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 임의의 다른 전도성 층 퇴적 기법을 사용하여 절연 층(232) 및 에칭 정지 층(208)의 패터닝 및 에칭된 부분들 상에 퇴적된다.
소스 영역(228)은 전도성 비아(224), 금속 인터커넥트(235) 및 전도성 비아(227)에 의해 금속 인터커넥트(226)에 연결된다. 도 2에 도시된 바와 같이, 드레인 영역(229)은 전도성 비아(225) 및 금속 인터커넥트(236)에 의해 메모리 요소(237)에 연결된다.
금속 층들 각각에 대해 사용될 수 있는 전도성 재료들의 예들은 금속들, 예컨대, 구리, 텅스텐, 탄탈륨, 티타늄, 하프늄, 지르코늄, 알루미늄, 은, 주석, 납, 금속 합금들, 금속 탄화물들, 예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물, 알루미늄 탄화물, 다른 전도성 재료들, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지 않는다.
도 2에 도시된 바와 같이, 에칭 정지 층(209)은 절연 층(232) 상의 금속 층(234) 상에 퇴적된다. 에칭 정지 층(209)은 앞서 기술된 에칭 정지 층들 중 임의의 것일 수 있다. 일 실시예에서, 에칭 정지 층(209)은 에칭 정지 층(202)에 의해 나타내어진다. 절연 층(211)은 에칭 정지 층(209) 상에 퇴적된다.
다양한 실시예들에서, 에칭 정지 층들(202, 204, 207, 208 및 209) 각각은 하나 이상의 절연 층들을 포함한다. 다양한 실시예들에서, 에칭 정지 층들(202, 204, 207, 208 및 209) 각각은 질화물 층, 예컨대, 실리콘 질화물, 실리콘 산화물 질화물, 산화물 층, 예컨대, 실리콘 산화물 층, 알루미늄 산화물, 탄소 도핑된 실리콘 산화물, 다른 에칭 정지 층, 또는 이들의 임의의 조합이다. 다양한 실시예들에서, 에칭 정지 층들(202, 204, 207, 208 및 209) 각각의 두께는 약 5 nm 내지 약 20 nm이다.
다양한 실시예들에서, 에칭 정지 층들(202, 204, 207, 208 및 209) 각각은 블랭킷 퇴적, CVD(chemical vapour deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 하나 이상의 퇴적 기법들을 사용하여 퇴적된다.
다양한 실시예들에서, 절연 층들(203, 205, 231, 232 및 211) 각각은 하나 이상의 절연 층들을 포함한다. 다양한 실시예들에서, 절연 층들(203, 205, 231, 232 및 211) 각각은 층간 유전체(ILD) 층이다. 다양한 실시예들에서, 절연 층들(203, 205, 231, 232 및 211) 각각은 산화물 층, 예컨대, 실리콘 산화물 층, 알루미늄 산화물, 탄소 도핑된 실리콘 산화물, 또는 다른 전기 절연 층이다. 대안의 실시예들에서, 절연 층들(203, 205, 231, 232 및 211) 각각은 유기 재료들, 무기 재료들, 또는 둘 다를 포함한다. 다양한 실시예들에서, 절연 층들(203, 205, 231, 232 및 211) 각각의 두께는 설계에 의해 결정된다. 일 실시예에서, 절연 층들(203, 205, 231, 232 및 211) 각각은 약 50 나노미터(nm) 내지 약 200 nm의 두께로 퇴적된다.
다양한 실시예들에서, 절연 층들(203, 205, 231, 232 및 211) 각각은 블랭킷 퇴적, CVD(chemical vapour deposition), 예컨대, PECVD(plasma enhanced chemical vapour deposition), PVD(physical vapour deposition), MBE(molecular beam epitaxy), MOCVD(metalorganic chemical vapor deposition), ALD(atomic layer deposition), 또는 전자 디바이스 제조 분야의 통상의 기술자에게 공지된 다른 퇴적 기법들 - 이들로 제한되지 않음 - 과 같은, 하나 이상의 퇴적 기법들을 사용하여 퇴적된다.
도 3은 다른 실시예에 따른, 적층가능 메모리 셀의 측면도(300)를 도시하고 있다. 도 3에 도시된 바와 같이, 금속 층(331)은 기판(301) 상의 에칭 정지 층(302) 상에 있는 절연 층(303) 상에 형성된 금속 인터커넥트(304)를 포함한다. 일 실시예에서, 금속 인터커넥트(304)는 금속 인터커넥트(241)를 나타낸다. 일 실시예에서, 금속 층(331)은 금속 층(213)을 나타낸다. 기판(301)은 기판(201)을 나타낸다. 에칭 정지 층(302)은 에칭 정지 층(202)을 나타낸다. 절연 층(303)은 절연 층(203)을 나타낸다. 도 3에 도시된 바와 같이, 메모리 셀(321)은 박막 트랜지스터(332) 위에 적층된 금속 층들 사이에 있는 메모리 요소(334)를 포함한다. 일 실시예에서, 메모리 셀(321)은 비트셀이다. 상이한 금속 층들 사이에 트랜지스터 및 메모리 요소를 갖는 것은 메모리 셀의 크기를 감소시킨다. 적어도 일부 실시예들에서, 메모리 셀(321)의 면적은 SRAM(static random access memory) 비트셀 면적과 비슷하다. 일 실시예에서, 박막 트랜지스터(332)는 n-형 트랜지스터이다. 다른 실시예에서, 박막 트랜지스터(332)는 p-형 트랜지스터이다. 일 실시예에서, 메모리 요소(334)는 박막 메모리 요소이다.
도 3에 도시된 바와 같이, 박막 트랜지스터(332)는 게이트 전극(306) 상의 게이트 유전체 층(307) 상에 있는 박막 트랜지스터 층(335)을 포함한다. 소스 영역(309) 및 드레인 영역(308)은 박막 트랜지스터 층(335) 상에 형성된다. 게이트 전극(306)은 전도성 비아(219)를 통해 금속 인터커넥트(304)에 연결된다. 도 3에 도시된 바와 같이, 메모리 요소(334)는 메모리 요소 층(322) 상의 메모리 전극 (323)을 포함한다. 일 실시예에서, 박막 트랜지스터 층(335)은 박막 트랜지스터 층(223)에 의해 나타내어진다. 일 실시예에서, 메모리 요소 층(322)은 메모리 요소 층(215)에 의해 나타내어진다. 일 실시예에서, 메모리 요소 층(322)은 메모리 요소 층(215)의 재료와 유사한 재료를 포함한다. 일 실시예에서, 메모리 요소 층(322)은 복수의 층들, 예컨대, 탄탈륨 층(예컨대, 탄탈륨 질화물, 탄탈륨), 티타늄 층(예컨대, 티타늄 질화물, 티타늄), 산화물 층, 또는 이들의 임의의 조합을 포함한다. 일 실시예에서, 메모리 전극(323)은 메모리 전극(216)에 의해 나타내어진다. 일 실시예에서, 게이트 유전체 층(307)은 게이트 유전체 층(222)에 의해 나타내어진다. 일 실시예에서, 게이트 전극(306)은 게이트 전극(221)에 의해 나타내어진다.
도 3에 도시된 바와 같이, 금속 층(336)은 절연 층(303) 상의 에칭 정지 층(303) 상에 있는 절연 층(337) 상에 형성된 게이트 전극(306), 전도성 비아(305), 금속 인터커넥트(313) 및 금속 인터커넥트(338)를 포함한다. 절연 층(337)은 앞서 기술된 절연 층들 중 임의의 것일 수 있다. 일 실시예에서, 절연 층(337)은 절연 층(203)에 의해 나타내어진다. 에칭 정지 층(303)은 앞서 기술된 에칭 정지 층들 중 임의의 것일 수 있다. 일 실시예에서, 에칭 정지 층(303)은 에칭 정지 층(202)에 의해 나타내어진다. 일 실시예에서, 금속 인터커넥트(313)는 접지 라인, 다른 전도성 라인, 또는 다른 금속 인터커넥트이다. 일 실시예에서, 금속 인터커넥트(338)는 전도성 라인, 또는 다른 금속 인터커넥트이다. 다양한 실시예들에서, 금속 층(336)은, 절연 층(331) 상에 형성된, 하나 이상의 전도성 특징부들, 예컨대, 패드들, 전도성 라인들, 트렌치들, 인터커넥트들, 비아들, 다른 전도성 요소들, 또는 이들의 임의의 조합을 포함한다.
도 3에 도시된 바와 같이, 박막 트랜지스터(332)는 금속 층(336)의 일부분 상에 있고, 메모리 요소(334)는 박막 트랜지스터 위의 금속 층(339) 상에 있다. 금속 층(336) 상의 에칭 정지 층(315) 상에 절연 층(340)이 형성된다. 절연 층(340)은 앞서 기술된 절연 층들 중 임의의 것일 수 있다. 일 실시예에서, 절연 층(340)은 절연 층(203)에 의해 나타내어진다. 에칭 정지 층(315)은 앞서 기술된 에칭 정지 층들 중 임의의 것일 수 있다. 일 실시예에서, 에칭 정지 층(315)은 에칭 정지 층(202)에 의해 나타내어진다. 금속 층(339)은 전도성 비아(311)에 결합된 전도성 라인(316)에 결합된 전도성 비아(314), 및 절연 층(340) 상에 형성된 전도성 라인(341)에 결합된 전도성 비아(312)를 포함한다. 다양한 실시예들에서, 금속 층(339)은, 절연 층(340)의 부분들 상의, 하나 이상의 전도성 특징부들, 예컨대, 패드들, 전도성 라인들, 트렌치들, 인터커넥트들, 비아들, 다른 전도성 요소들, 또는 이들의 임의의 조합을 포함한다. 소스 영역(309)은 전도성 비아(314), 전도성 라인(316) 및 전도성 비아(311)에 의해 금속 인터커넥트(313)에 연결된다. 도 3에 도시된 바와 같이, 드레인 영역(308)은 전도성 비아(312) 및 전도성 라인(341)에 의해 메모리 요소(334)에 연결된다.
금속 층(339) 상의 에칭 정지 층(317) 상에 절연 층(342)이 퇴적된다.
절연 층(342)은 앞서 기술된 절연 층들 중 임의의 것일 수 있다. 일 실시예에서, 절연 층(342)은 절연 층(203)에 의해 나타내어진다. 에칭 정지 층(317)은 앞서 기술된 에칭 정지 층들 중 임의의 것일 수 있다. 일 실시예에서, 에칭 정지 층(317)은 에칭 정지 층(202)에 의해 나타내어진다. 메모리 요소(334)는 절연 층(342) 상에 형성된다.
일 실시예에서, 메모리 요소(334)를 형성하는 단계는, 앞서 기술된 바와 같이, 절연 층(342)의 일부분을 패터닝 및 에칭하는 단계 및 금속 인터커넥트(341)의 일부분을 노출시킬 개구부를 형성하기 위해 에칭 정지 층(317)의 일부분을 패터닝 및 에칭하는 단계, 개구부를 통해 금속 인터커넥트(341)의 노출된 부분 상에 박막 메모리 요소 층(322)을 퇴적시키는 단계, 및 박막 메모리 요소 층(322) 상에 메모리 전극(323)을 퇴적시키는 단계를 포함한다. 일 실시예에서, 앞서 기술된 바와 같이, 메모리 요소를 보호하기 위해 박막 메모리 요소 층(322)의 양 측벽 상에 그리고 메모리 전극(323)의 양 측벽 상에 스페이서들(도시되지 않음)이 퇴적된다.
금속 인터커넥트(319)를 포함하는 금속 층(343)이 박막 메모리 요소 층(322) 및 메모리 전극(323) 상에 형성된다. 일 실시예에서, 부분(318) 및 부분(344)과 같은, 절연 층(342)과 금속 인터커넥트(319) 사이의 메모리 요소 층(322)의 부분들은 에칭 정지 층으로서 기능한다. 일 실시예에서, 금속 인터커넥트(319)는 비트라인, 다른 전도성 라인, 또는 다른 금속 인터커넥트이다. 도 3에 도시된 바와 같이, 절연 층(345)이 금속 인터커넥트(319) 상에 퇴적된다. 절연 층(345)은 앞서 기술된 바와 같은 절연 층들 중 임의의 것일 수 있다.
도 4는 일 실시예에 따른, SoC(system on chip)(411)의 측면도(400)이다. SOC는 기판(401) 상에 형성된 메모리 블록(412) 및 로직 블록(422)을 포함한다. 도 4에 도시된 바와 같이, 절연 트렌치(416)는 메모리 블록(412)과 로직 블록(422) 사이에 형성된다. 기판(401)은 앞서 기술된 기판들 중 임의의 것일 수 있다. 일 실시예에서, 기판(401)은 기판(201)을 나타낸다. 메모리 블록(412)은, 기판(401) 위에 메모리 셀(413)이 있고 메모리 셀(413) 위에 메모리 셀(414)이 있으며 메모리 셀(414) 위에 메모리 셀(415)이 있는 것과 같은, 메모리 셀들의 스택을 포함한다. 일 실시예에서, 메모리 블록(412)은 3D 비휘발성 메모리(NVM)의 일부이다. 일 실시예에서, 로직 블록(412)은 로직 요소(logic element), 프로세서, 또는 기판(401) 상에 형성된 하나 이상의 n-형 및 p-형 트랜지스터들을 포함하는 임의의 다른 집적 회로를 포함한다.
도 4에 도시된 바와 같이, 복수의 금속 층들 및 절연 층들이 기판(401) 상에 형성된다. 스택이 기판(401) 상에 금속 층(402), 금속 층(402) 상에 절연 층(413), 절연 층(413) 상에 금속 층(403), 금속 층(403) 상에 절연 층(425), 절연 층(425) 상에 금속 층(404), 금속 층(404) 상에 절연 층(424), 절연 층(424) 상에 금속 층(405), 금속 층(405) 상에 절연 층(423), 절연 층(423) 상에 금속 층(406), 금속 층(406) 상에 절연 층(422), 절연 층(422) 상에 금속 층(407), 금속 층(407) 상에 절연 층(421), 절연 층(421) 상에 금속 층(408), 금속 층(408) 상에 절연 층(420), 절연 층(420) 상에 금속 층(409), 금속 층(409) 상에 절연 층(410)을 포함하도록, 금속 층들 각각이 대응하는 절연 층들 사이에 위치된다. 일 실시예에서, 금속 층들(402, 403, 404, 405, 406, 407, 408 및 409) 각각은 앞서 기술된 금속 층들 중 하나를 나타낸다. 일 실시예에서, 절연 층들(410, 420, 421, 422, 423, 424 및 425) 각각은 앞서 기술된 절연 층들 중 하나를 나타낸다. 일 실시예에서, 절연 층들(410, 420, 421, 422, 423, 424 및 425) 각각은, 앞서 기술된 에칭 정지 층들 중 하나와 같은, 에칭 정지 층을 포함한다.
도 4에 도시된 바와 같이, 메모리 셀(415)은 메모리 셀(414) 위에서 금속 층(409)과 금속 층(407) 사이에 퇴적된다. 메모리 셀(414)은 메모리 셀(413) 위에서 금속 층(407)과 금속 층(405) 사이에 퇴적된다. 메모리 셀(413)은 기판(401) 상의 금속 층(402) 위에서 금속 층(405)과 금속 층(403) 사이에 퇴적된다. 메모리 셀들(415, 414 및 413) 각각은, 앞서 기술된 바와 같이, 기판 위에 있는 금속 층 위에 형성된 박막 트랜지스터 및 박막 트랜지스터에 결합된 박막 메모리 요소를 포함한다. 서로의 위에 메모리 셀들을 적층시키는 것은 유리하게도 기판 상의 메모리 면적(memory area)의 크기를 감소시킨다. 일 실시예에서, 적층된 메모리 블록(412)은 ~의 일부이다. 일 실시예에서, 메모리 어레이 블록의 메모리 셀들의 모든 박막 트랜지스터들은 n-형 트랜지스터들이다. 더욱 구체적인 실시예에서, 메모리 어레이 블록의 메모리 셀들의 모든 박막 트랜지스터들은 n-형 금속 산화물 반도체(n-type metal-oxide-semiconductor, NMOS) 트랜지스터이다.
도 5는 일 실시예에 따른, 메모리 셀의 등가 회로의 다이어그램(500)이다. 등가 회로는 워드라인(WL)(507)에 연결된 게이트 전극, 접지에 연결된 소스 및 저항기 요소(504)에 연결된 드레인을 갖는 트랜지스터(506)를 포함한다. 저항기 요소의 다른 쪽 단부는 비트라인(BL)(505)에 연결된다. 앞서 기술된 바와 같이, 저항기 요소(504)의 저항은 트랜지스터(506)로부터의 입력(예컨대, 드레인 전류, 전압)에 따라 전도 상태로부터 비전도 상태로 변한다. 도 5에 도시된 바와 같이, 저항기 요소는 전극(503)과 전극(501) 사이에 있는 저항기 층(502)을 포함한다.
도 6은 일 실시예에 따른, 메모리 셀을 제조하는 방법(600)의 플로차트이다. 동작(601)에서, 앞서 기술된 바와 같이, 금속 층이 기판 위에 퇴적된다. 일 실시예에서, 금속 층은 Mx 금속 층이고, 여기서 x는 0을 제외한 임의의 정수이다. 동작(602)에서, 앞서 기술된 바와 같이, 게이트 유전체 층이 금속 층의 일부분 상에 퇴적된다. 동작(603)에서, 앞서 기술된 바와 같이, 박막 트랜지스터 층이 게이트 유전체 층 상에 퇴적된다. 일 실시예에서, 앞서 기술된 바와 같이, 메모리 요소 층이 제1 금속 층의 일부분 상에 퇴적된다. 동작(604)에서, 다음 금속 층이 박막 트랜지스터 층의 일부분 상에 퇴적된다. 일 실시예에서, 다음 금속 층은 Mx+1 금속 층이고, 여기서 x는 0을 제외한 임의의 정수이다. 일 실시예에서, 도 2와 관련하여 앞서 기술된 바와 같이, 박막 트랜지스터 및 메모리 요소가 Mx 금속 층과 Mx+1 금속 층 사이에 있도록, 다음 금속 층은 메모리 요소 층 위에 있다.
도 7은 다른 실시예에 따른, 메모리 셀을 제조하는 방법(700)의 플로차트이다. 동작(701)에서, 앞서 기술된 바와 같이, 금속 층이 기판 위에 퇴적된다. 일 실시예에서, 금속 층은 Mx 금속 층이고, 여기서 x는 0을 제외한 임의의 정수이다. 동작(702)에서, 앞서 기술된 바와 같이, 게이트 유전체 층이 금속 층 상에 퇴적된다. 동작(703)에서, 앞서 기술된 바와 같이, 박막 트랜지스터 층이 게이트 유전체 층 상에 퇴적된다. 동작(704)에서, 앞서 기술된 바와 같이, 다음 금속 층이 박막 트랜지스터 층의 일부분 상에 퇴적된다. 일 실시예에서, 다음 금속 층은 Mx+1 금속 층이고, 여기서 x는 0을 제외한 임의의 정수이다. 동작(705)에서, 메모리 요소 층이 다음 금속 층 위에 퇴적된다. 일 실시예에서, 메모리 요소 층은 Mx+1 금속 층 상에 퇴적된다. 다른 실시예에서, 메모리 요소 층은 다음 메모리 층 위에 있는 My 금속 층 상에 퇴적되고, 여기서 y는 x 및 0 이외의 임의의 정수이다. 동작(706)에서, 추가의 My+1 금속 층이 메모리 요소 층 위에 퇴적된다. 일 실시예에서, 도 3과 관련하여 앞서 기술된 바와 같이, 박막 트랜지스터는 Mx 금속 층과 Mx+1 금속 층 사이에 있고, 메모리 요소는 My 금속 층과 My+1 금속 층 사이에 있다.
도 8은 본 발명의 하나 이상의 실시예들을 포함하는 인터포저(800)를 예시하고 있다. 인터포저(800)는 제1 기판(802)을 제2 기판(804)에 브리징(bridge)하는 데 사용되는 개재 기판(intervening substrate)이다. 제1 기판(802)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(804)은, 예를 들어, 본원에 기술되는 하나 이상의 실시예들을 포함하는 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(800)의 목적은 연결을 보다 넓은 피치로 벌어지게 하는 것(spread) 또는 연결을 상이한 연결로 재라우팅(reroute)하는 것이다. 예를 들어, 인터포저(800)는 제2 기판(804)에 차후에 결합될 수 있는 BGA(ball grid array)(806)에 집적 회로 다이를 결합시킬 수 있다. 일부 실시예들에서, 제1 기판(802)과 제2 기판(804)은 인터포저(800)의 양측면(opposing sides)에 부착된다. 다른 실시예들에서, 제1 기판(802)과 제2 기판(804)은 인터포저(800)의 동일한 측면에 부착된다. 그리고 추가 실시예들에서, 3개 이상의 기판들이 인터포저(800)를 통해 상호연결된다.
인터포저(800)는 에폭시 수지, 유리섬유 강화(fiberglass-reinforced) 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 중합체 재료로 형성될 수 있다. 추가의 구현들에서, 인터포저는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료들과 같은, 반도체 기판에 사용하기 위한 앞서 기술된 동일한 재료들을 포함할 수 있는 대안의 강성 또는 연성 재료로 형성될 수 있다.
인터포저는 TSV(through-silicon vias)들(812) - 이들로 제한되지 않음 - 을 비롯한 금속 인터커넥트들(808) 및 비아들(810)을 포함할 수 있다. 인터포저(800)는, 수동 및 능동 디바이스들을 비롯한, 임베디드 디바이스들(814)을 추가로 포함할 수 있다. 이러한 디바이스들은 본원에 기술되는 바와 같은 적층가능 박막 기반 메모리 디바이스들, 커패시터들, 디커플링 커패시터(decoupling capacitor)들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 트랜스포머들, 센서들, 및 ESD(electrostatic discharge) 디바이스들을 포함하지만 이들로 제한되지 않는다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 적층가능 박막 메모리 디바이스들과 같은 보다 복잡한 디바이스들이 또한 인터포저(800) 상에 형성될 수 있다. 본 발명의 실시예들에 따르면, 본원에 개시되는 장치들 또는 공정들이 인터포저(800)의 제조에 사용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 디바이스(900)를 예시하고 있다. 컴퓨팅 디바이스(900)는 다수의 컴포넌트들을 포함할 수 있다. 일 실시예에서, 이 컴포넌트들은 하나 이상의 마더보드들에 부착된다. 대안의 실시예에서, 이 컴포넌트들은 마더보드가 아닌 단일 SoC(system-on-a-chip) 다이 상에 제조된다. 컴퓨팅 디바이스(900)에서의 컴포넌트들은 집적 회로 다이(902) 및 적어도 하나의 통신 칩(908)을 포함하지만, 이들로 제한되지 않는다. 일부 구현들에서, 통신 칩(908)은 집적 회로 다이(902)의 일부로서 제조된다. 집적 회로 다이(902)는 CPU(central processing unit)와 같은 프로세서(904), 임베디드 DRAM(embedded DRAM, eDRAM) 또는 스핀 전달 토크 메모리(spin-transfer torque memory)(STTM 또는 STTM-RAM)과 같은 기술들에 의해 제공될 수 있는, 캐시 메모리로서 종종 사용되는, 온-다이 메모리(906)를 포함할 수 있다.
컴퓨팅 디바이스(900)는 마더보드에 물리적으로 그리고 전기적으로 결합 또는 SoC 다이 내에 제조될 수 있거나 그렇지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이 다른 컴포넌트들은 휘발성 메모리(910)(예컨대, DRAM), 비휘발성 메모리(912)(예컨대, ROM 또는 플래시 메모리), 그래픽 처리 유닛(914)(GPU), 디지털 신호 프로세서(916)(DSP), 암호 프로세서(942)(하드웨어 내에서 암호 알고리즘들을 실행하는 특수 프로세서), 칩셋(920), 안테나(922), 디스플레이 또는 터치스크린 디스플레이(924), 터치스크린 디스플레이 제어기(926), 배터리(928) 또는 다른 전원, GPS(global positioning system) 디바이스(944), 전력 증폭기(PA), 나침반, 모션 코프로세서 또는 센서들(932)(가속도계, 자이로스코프, 및 나침반을 포함할 수 있음), 스피커(934), 카메라(936), 사용자 입력 디바이스들(938)(키보드, 마우스, 스타일러스, 및 터치패드 등), 및 대용량 저장 디바이스(940)(하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk), 기타 등등)를 포함하지만, 이들로 제한되지 않는다.
통신 칩(908)은 컴퓨팅 디바이스(900)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그의 파생어들은 비고체 매체(non-solid medium)를 통해 변조된 전자기 방사를 사용하여 데이터를 전달할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하는 데 사용될 수 있다. 이 용어가 관련 디바이스들이 어떤 와이어(wire)들도 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서는, 관련 디바이스들이 그렇지 않을 수 있다. 통신 칩(908)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들은 물론, 3G, 4G, 5G, 및 그 이상의 것으로서 지정된 임의의 다른 무선 프로토콜들 - 이들로 제한되지 않음 - 을 비롯한, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(900)는 복수의 통신 칩들(908)을 포함할 수 있다. 예를 들어, 제1 통신 칩(908)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신(shorter range wireless communications)에 전용될 수 있고 제2 통신 칩(908)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신(longer range wireless communications)에 전용될 수 있다.
"프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다. 하나 이상의 컴포넌트들, 예컨대, 집적 회로 다이(902), 온-다이 메모리(906), 휘발성 메모리(910), 비휘발성 메모리(912), 통신 칩(908), GPU(914), 암호 프로세서(942), DSP(916), 칩셋(920), 및 다른 컴포넌트들은 본 발명의 실시예들에 따라 형성된 하나 이상의 적층가능 박막 메모리 디바이스들을 포함할 수 있다. 추가의 실시예들에서, 컴퓨팅 디바이스(1400) 내에 하우징된 다른 컴포넌트는 본 발명의 실시예들에 따라 형성된 하나 이상의 적층가능 박막 메모리 디바이스들을 포함할 수 있다.
다양한 실시예들에서, 컴퓨팅 디바이스(1400)는 랩톱 컴퓨터, 넷북 컴퓨터, 노트북 컴퓨터, 울트라북 컴퓨터, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(1400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
요약서에 기술된 것을 비롯한, 본 발명의 예시된 구현들에 대한 이상의 설명은 배타적이거나 본 발명을 개시된 정확한 형태들로 제한하려는 것으로 의도되어 있지 않다. 본 발명의 구체적인 구현들 및 본 발명에 대한 예들이 예시를 위해 본원에 기술되어 있지만, 관련 기술분야의 통상의 기술자라면 잘 알 것인 바와 같이, 본 발명의 범주 내에서 다양한 등가의 수정들이 가능하다.
이상의 상세한 설명을 고려하여 본 발명에 대해 이러한 수정들이 행해질 수 있다. 이하의 청구항들에서 사용되는 용어들이 본 발명을 명세서 및 청구항들에 개시된 특정 구현들로 제한하는 것으로 해석되어서는 안된다. 오히려, 본 발명의 범주는 청구항 해석의 확립된 정설(doctrine)들에 따라 해석되어야만 하는 이하의 청구항들에 의해 전적으로 결정되어야 한다.
이하의 예들은 추가 실시예들에 관한 것이다:
일 실시예에서, 메모리는 기판 위의 제1 금속 층 위에 있는 박막 트랜지스터; 및 박막 트랜지스터에 결합된 메모리 요소를 포함한다.
일 실시예에서, 메모리는 기판 위의 제1 금속 층 위에 있는 박막 트랜지스터; 및 박막 트랜지스터에 결합된 메모리 요소를 포함하고, 여기서 메모리 요소는 박막 메모리 요소이다.
일 실시예에서, 메모리는 기판 위의 제1 금속 층 위에 있는 박막 트랜지스터; 및 박막 트랜지스터에 결합된 메모리 요소를 포함하고, 여기서 박막 트랜지스터는 AOS(amorphous oxide semiconductor) 막, 다결정 실리콘 막, 비정질 실리콘 막, 다결정 III-V족 반도체 막, 다결정 게르마늄, 비정질 게르마늄, 유기 막, TMD(transition metal dichalcogenide) 막, 또는 이들의 임의의 조합을 포함한다.
일 실시예에서, 메모리는 기판 위의 제1 금속 층 위에 있는 박막 트랜지스터; 및 박막 트랜지스터에 결합된 메모리 요소를 포함하고, 여기서 메모리 요소는 제1 금속 층의 일부분 상에 있다.
일 실시예에서, 메모리는 기판 위의 제1 금속 층 위에 있는 박막 트랜지스터; 및 박막 트랜지스터에 결합된 메모리 요소를 포함하고, 여기서 메모리 요소는 박막 트랜지스터 위의 제2 금속 층 상에 있다.
일 실시예에서, 메모리는 기판 위의 제1 금속 층 위에 있는 박막 트랜지스터; 및 박막 트랜지스터에 결합된 메모리 요소를 포함하고, 여기서 메모리 요소 및 박막 트랜지스터 각각은 산화물 막을 포함한다.
일 실시예에서, 메모리는 기판 위의 제1 금속 층 위에 있는 박막 트랜지스터; 및 박막 트랜지스터에 결합된 메모리 요소를 포함하고, 여기서 기판은 연성 기판(flexible substrate)이다.
일 실시예에서, 메모리 블록은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 제1 메모리 셀; 및
제1 메모리 셀 위에 있는 제2 메모리 셀을 포함한다.
일 실시예에서, 메모리 블록은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 제1 메모리 셀; 및
제1 메모리 셀 위에 있는 제2 메모리 셀을 포함하고, 여기서 제1 메모리 셀은 제1 박막 트랜지스터에 결합된 제1 박막 메모리 요소를 포함한다.
일 실시예에서, 메모리 블록은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 제1 메모리 셀; 및
제1 메모리 셀 위에 있는 제2 메모리 셀을 포함하고, 여기서 제2 메모리 셀은 제2 금속 층 위에 있는 제2 박막 트랜지스터를 포함한다.
일 실시예에서, 메모리 블록은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 제1 메모리 셀; 및
제1 메모리 셀 위에 있는 제2 메모리 셀을 포함하고, 여기서 제1 박막 트랜지스터는 산화물 막을 포함한다.
일 실시예에서, 메모리 블록은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 제1 메모리 셀; 및
제1 메모리 셀 위에 있는 제2 메모리 셀을 포함하고, 여기서 제1 박막 트랜지스터는 AOS(amorphous oxide semiconductor) 막, 다결정 실리콘 막, 비정질 실리콘 막, 다결정 III-V족 반도체 막, 다결정 게르마늄, 비정질 게르마늄, 유기 막, TMD(transition metal dichalcogenide) 막, 또는 이들의 임의의 조합을 포함한다.
일 실시예에서, 메모리 블록은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 제1 메모리 셀; 및
제1 메모리 셀 위에 있는 제2 메모리 셀을 포함하고, 여기서 기판은 연성 기판이다.
일 실시예에서, 시스템은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 메모리 블록; 및 메모리 블록에 결합된 로직 블록(logic block)을 포함한다.
일 실시예에서, 시스템은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 메모리 블록; 및 메모리 블록에 결합된 로직 블록을 포함하고, 여기서 메모리 블록은 제1 박막 트랜지스터에 결합된 제1 박막 메모리 요소를 포함한다.
일 실시예에서, 시스템은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 메모리 블록; 및 메모리 블록에 결합된 로직 블록을 포함하고, 여기서 메모리 블록은 제2 금속 라인 위에 있는 제2 박막 트랜지스터를 포함한다.
일 실시예에서, 시스템은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 메모리 블록; 및 메모리 블록에 결합된 로직 블록을 포함하고, 여기서 제1 박막 트랜지스터는 AOS(amorphous oxide semiconductor) 막, 다결정 실리콘 막, 비정질 실리콘 막, 다결정 III-V족 반도체 막, 다결정 게르마늄, 비정질 게르마늄, 유기 막, TMD(transition metal dichalcogenide) 막, 또는 이들의 임의의 조합을 포함한다.
일 실시예에서, 시스템은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 메모리 블록; 및 메모리 블록에 결합된 로직 블록을 포함하고, 여기서 제1 박막 트랜지스터는 산화물 막을 포함한다.
일 실시예에서, 시스템은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 메모리 블록; 및 메모리 블록에 결합된 로직 블록을 포함하고, 여기서 기판은 연성 기판이다.
일 실시예에서, 시스템은 기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 메모리 블록; 및 메모리 블록에 결합된 로직 블록을 포함하고, 여기서 로직 블록은 기판 상의 하나 이상의 트랜지스터들을 포함한다.
일 실시예에서, 메모리를 제조하는 방법은 기판 위의 제1 금속 층의 제1 부분 위에 박막 트랜지스터 층을 퇴적시키는 단계; 및 박막 트랜지스터 층에 결합된 메모리 요소 층을 퇴적시키는 단계를 포함한다.
일 실시예에서, 메모리를 제조하는 방법은 기판 위의 제1 금속 층의 제1 부분 위에 박막 트랜지스터 층을 퇴적시키는 단계; 및 박막 트랜지스터 층에 결합된 메모리 요소 층을 퇴적시키는 단계를 포함하고, 여기서 박막 트랜지스터 층은 AOS(amorphous oxide semiconductor) 막, 다결정 실리콘 막, 비정질 실리콘 막, 다결정 III-V족 반도체 막, 다결정 게르마늄, 비정질 게르마늄, 유기 막, TMD(transition metal dichalcogenide) 막, 또는 이들의 임의의 조합을 포함한다.
일 실시예에서, 메모리를 제조하는 방법은 기판 위의 제1 금속 층의 제1 부분 위에 박막 트랜지스터 층을 퇴적시키는 단계; 및 박막 트랜지스터 층에 결합된 메모리 요소 층을 퇴적시키는 단계를 포함하고, 여기서 메모리 요소 층은 제1 금속 층의 제2 부분 상에 있다.
일 실시예에서, 메모리를 제조하는 방법은 기판 위의 제1 금속 층의 제1 부분 위에 박막 트랜지스터 층을 퇴적시키는 단계; 및 박막 트랜지스터 층에 결합된 메모리 요소 층을 퇴적시키는 단계를 포함하고, 여기서 메모리 요소 층 및 박막 트랜지스터 층 각각은 산화물 막을 포함한다.
일 실시예에서, 메모리를 제조하는 방법은 기판 위의 제1 금속 층의 제1 부분 위에 박막 트랜지스터 층을 퇴적시키는 단계; 및 박막 트랜지스터 층에 결합된 메모리 요소 층을 퇴적시키는 단계를 포함하고, 여기서 기판은 연성 기판이다.
일 실시예에서, 메모리를 제조하는 방법은 기판 위의 제1 금속 층의 제1 부분 상에 게이트 유전체 층을 퇴적시키는 단계; 게이트 유전체 층 상에 박막 트랜지스터 층을 퇴적시키는 단계; 박막 트랜지스터 층에 결합된 메모리 요소 층을 퇴적시키는 단계; 및 박막 트랜지스터 층의 일부분 상에 제2 금속 층을 퇴적시키는 단계를 포함한다.
일 실시예에서, 메모리를 제조하는 방법은 기판 위의 제1 금속 층의 제1 부분 위에 박막 트랜지스터 층을 퇴적시키는 단계; 박막 트랜지스터 층에 결합된 메모리 요소 층을 퇴적시키는 단계; 및 메모리 요소 층 위에 제3 금속 층을 퇴적시키는 단계를 포함한다.
일 실시예에서, 메모리를 제조하는 방법은 기판 위의 제1 금속 층의 제1 부분 위에 박막 트랜지스터 층을 퇴적시키는 단계; 및 박막 트랜지스터 층에 결합된 메모리 요소 층을 퇴적시키는 단계를 포함하고, 여기서 메모리 요소 층은 제1 금속 층 위의 제2 금속 층 상에 있다.
일 실시예에서, 메모리를 제조하는 방법은 기판 위의 제1 금속 층의 제1 부분 위에 박막 트랜지스터 층을 퇴적시키는 단계; 및 박막 트랜지스터 층에 결합된 메모리 요소 층을 퇴적시키는 단계를 포함하고, 여기서 메모리 요소 층과 박막 트랜지스터 층은 동시에 퇴적된다.
일 실시예에서, 메모리를 제조하는 방법은 기판 위의 제1 금속 층의 제1 부분 위에 박막 트랜지스터 층을 퇴적시키는 단계; 및 박막 트랜지스터 층에 결합된 메모리 요소 층을 퇴적시키는 단계를 포함하고, 여기서 메모리 요소 층의 재료와 박막 트랜지스터 층의 재료는 동일하다.
전술한 명세서에서, 방법들 및 장치들이 그의 특정의 예시적인 실시예들을 참조하여 기술되어 있다. 이하의 청구항들에 기재된 실시예들의 보다 광의의 사상 및 범주를 벗어나지 않고 방법들 및 장치들에 대한 다양한 수정들이 행해질 수 있다는 것이 명백할 것이다. 그에 따라, 명세서 및 첨부 도면들은 제한적인 의미가 아니라 예시적인 의미로 간주되어야 한다.

Claims (20)

  1. 메모리로서,
    기판 위의 제1 금속 층 위에 있는 박막 트랜지스터; 및
    상기 박막 트랜지스터에 결합된 메모리 요소
    를 포함하는, 메모리.
  2. 제1항에 있어서, 상기 박막 트랜지스터는 비정질 산화물 반도체(amorphous oxide semiconductor)(AOS) 막, 다결정 실리콘 막, 비정질 실리콘 막, 다결정 III-V족 반도체 막, 다결정 게르마늄, 비정질 게르마늄, 유기 막, 전이 금속 디칼코게나이드(transition metal dichalcogenide)(TMD) 막, 또는 이들의 임의의 조합을 포함하는, 메모리.
  3. 제1항에 있어서, 상기 메모리 요소는 상기 제1 금속 층의 일부분 상에 있는, 메모리.
  4. 제1항에 있어서, 상기 메모리 요소는 상기 박막 트랜지스터 위의 제2 금속 층 상에 있는, 메모리.
  5. 제1항에 있어서, 상기 메모리 요소 및 상기 박막 트랜지스터 각각은 산화물 막을 포함하는, 메모리.
  6. 제1항에 있어서, 상기 기판은 연성 기판(flexible substrate)인, 메모리.
  7. 제1항에 있어서, 상기 메모리 요소는 박막 메모리 요소인, 메모리.
  8. 시스템으로서,
    기판 위의 제1 금속 층 위에 있는 제1 박막 트랜지스터를 포함하는 제1 메모리 셀; 및
    상기 제1 메모리 셀 위에 있는 제2 메모리 셀
    을 포함하는, 시스템.
  9. 제8항에 있어서, 상기 제1 메모리 셀은
    상기 제1 박막 트랜지스터에 결합된 제1 박막 메모리 요소를 포함하는, 시스템.
  10. 제8항에 있어서, 상기 제2 메모리 셀은 제2 금속 층 위에 있는 제2 박막 트랜지스터를 포함하는, 시스템.
  11. 제8항에 있어서, 상기 제1 박막 트랜지스터는 산화물 막을 포함하는, 시스템.
  12. 제8항에 있어서, 상기 제1 박막 트랜지스터는 비정질 산화물 반도체(AOS) 막, 다결정 실리콘 막, 비정질 실리콘 막, 다결정 III-V족 반도체 막, 다결정 게르마늄, 비정질 게르마늄, 유기 막, 전이 금속 디칼코게나이드(TMD) 막, 또는 이들의 임의의 조합을 포함하는, 시스템.
  13. 제8항에 있어서, 상기 기판은 연성 기판인, 시스템.
  14. 시스템을 제조하는 방법으로서,
    기판 위의 제1 금속 층의 제1 부분 위에 박막 트랜지스터 층을 퇴적시키는 단계; 및
    상기 박막 트랜지스터 층에 결합된 메모리 요소 층을 퇴적시키는 단계
    를 포함하는, 방법.
  15. 제14항에 있어서, 상기 박막 트랜지스터 층은 비정질 산화물 반도체(AOS) 막, 다결정 실리콘 막, 비정질 실리콘 막, 다결정 III-V족 반도체 막, 다결정 게르마늄, 비정질 게르마늄, 유기 막, 전이 금속 디칼코게나이드(TMD) 막, 또는 이들의 임의의 조합을 포함하는, 방법.
  16. 제14항에 있어서, 상기 메모리 요소 층은 상기 제1 금속 층의 제2 부분 상에 있는, 방법.
  17. 제14항에 있어서, 상기 메모리 요소 층 및 상기 박막 트랜지스터 층 각각은 산화물 막을 포함하는, 방법.
  18. 제14항에 있어서, 상기 기판은 연성 기판인, 방법.
  19. 제14항에 있어서,
    상기 기판 위의 게이트 전극 층 상에 게이트 유전체 층을 퇴적시키는 단계 - 상기 박막 트랜지스터 층은 상기 게이트 유전체 층 상에 있음 -; 및
    상기 박막 트랜지스터 층의 일부분 상에 제2 금속 층을 퇴적시키는 단계 - 상기 제2 금속 층은 상기 메모리 요소 층 위에 있음 - 를 추가로 포함하는, 방법.
  20. 제14항에 있어서,
    상기 메모리 요소 층 위에 제3 금속 층을 퇴적시키는 단계를 추가로 포함하는, 방법.

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