KR20180015744A

KR20180015744A - 코드 블록 데이터 스트림 송신 및 수신 방법, 장치, 및 시스템

Info

Publication number: KR20180015744A
Application number: KR1020187000449A
Authority: KR
Inventors: 치웬 종; 추유 우
Original assignee: 후아웨이 테크놀러지 컴퍼니 리미티드
Priority date: 2015-07-06
Filing date: 2016-06-28
Publication date: 2018-02-13
Also published as: EP3300276A4; EP3300276A1; JP2018526866A; WO2017005121A1; US20180123714A1; BR112018000140A2; CN106341207A

Abstract

본 발명의 실시예들은 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임에, 코드 블록 데이터 스트림을 포함하는 m개의 제1 데이터 프레임을 추가하는 단계, 상기 n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커를 사용하여 상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 식별하는 단계, 그리고 상기 코드 블록 데이터 스트림의 상기 m개의 제1 데이터 프레임을 가진 상기 n개의 물리 레이어 데이터 프레임을 송신하는 단계를 포함하고, m 및 n은 1 이상의 정수인, 코드 블록 데이터 스트림 송신 방법을 개시한다. 상기의 기술적 솔루션에 따르면, 제1 데이터 프레임 내에서 프레이밍을 수행하는 효율을 향상시키고, 제1 데이터 프레임의 오버헤드 비트를 감소시키며, 시스템 설계 복잡성을 감소시키기 위해, 제1 데이터 프레임 내에서 프레이밍 검색을 수행할 필요가 없다.

Description

코드 블록 데이터 스트림 송신 및 수신 방법, 장치, 및 시스템

본 발명은 통신 분야에 관한 것으로, 특히, 코드 블록 데이터 스트림 송신 및 수신 방법, 장치, 및 시스템에 관한 것이다.

네트워크 속도가 증가함에 따라, 네트워크 속도가 물리 장치의 베어러 능력을 초과하는 때, 다중 레인(Multilane) 병렬 송신에 의해 고속 인터페이스가 구현될 수 있다. 예를 들어, 다중 레인 병렬 송신은 40GE(40 Gigabit Ethernet) 및 100GE(100 Gigabit Ethernet) 이더넷 에서 선택적으로 사용된다. 100GE 이더넷이 설명에 사용된다. 100GE 이더넷 인터페이스는 10개의 레인, 5개의 레인, 4개의 레인, 또는 2개의 레인과 같이 여러개의 병렬 레인을 갖는, 전기 인터페이스 및 광 인터페이스와 호환된다. 여기서 10개의 레인, 5개의 레인, 4개의 레인, 및 2개의 레인은 물리 레인이다. 100GE 이더넷 인터페이스는 일반적으로 20개의 가상 레인으로 분할되고, 이 방식으로, 상기의 10개의 레인, 5개의 레인, 4개의 레인, 및 2개의 레인의 서로 상이한 조합이 20개의 가상 레인과 호환될 수 있다. 데이터에 64B/66B 인코딩을 수행한 후, 100GE 이더넷의 시스템 송신 측은 64B/66B 코드 블록의 입도(granularity)로 20개의 가상 레인에 데이터를 분배한다. 64B/66B 코드 블록은 20개의 가상 레인 상의 데이터 스트림에서의 입도로서 여전히 사용된다. 시스템 수신 측은 20개의 가상 레인 상의 64B/66B 코드 블록 동기화를 수행한다. 일반적으로, 각각 16383개의 64B/66B 코드 블록을 포함하는 20개의 가상 레인은 20행×16383열의 특정 데이터 구조를 갖는 하나의 물리 레이어 데이터 프레임으로서 간주될 수 있다. 하나의 AM(Alignment Marker)은 물리 레이어 데이터 프레임의 각 행의 시작 위치 앞에 삽입되고, AM은 데이터 프레임의 20행에 각각 대응하는 20개의 가상 레인의 일련 번호(AM0 ... AM19와 같은)를 식별한다. 따라서, 수신 측은 AM0 내지 AM19를 검색 및 식별하여 물리 레이어 데이터 프레임의 시작 위치 및 물리 레이어 데이터 프레임의 행들의 순서를 결정할 수 있다.

64B/66B 코드 블록은 2 비트 SH(Synchronize Header)를 포함한다. SH=01인 때, 이는 SH가 위치되는 오버헤드 코드 블록은 데이터 코드 블록임을 지시하거나, 또는 SH=10인 때, 이는 SH가 위치되는 오버헤드 코드 블록이 제어 코드 블록임을 지시한다. 제어 코드 블록에서, 동기화 헤더(SH)를 카운트하지 않고, 제1 바이트는 코드 블록 유형을 식별하는 데 사용되고, 다른 56개의 비트는 제어 문자 및 데이터 문자를 인코딩하는 데 사용된다.

플렉서블 이더넷 데이터 프레임과 같은, 주기적인 프레임 구조를 가진 코드 블록 데이터 스트림이 100GE 이더넷 물리 인터페이스 상에서 전송되는 때, 플렉서블 이더넷 데이터 프레임은 100GE 이더넷 물리 인터페이스의 물리 레이어 데이터 프레임 내에 포함된다. 물리 레이어 데이터 프레임은 전송 경로와 동일하고, 플렉서블 이더넷 데이터 프레임은 전송 경로 상의 데이터와 동일하다. 플렉서블 이더넷 데이터 프레임은 주기적인 프레임 구조를 가지고 있다. 예를 들어, 100GE 이더넷 물리 인터페이스 상에서 전송되는 플렉서블 이더넷 데이터 프레임 내에, 플렉서블 이더넷 데이터 프레임의 오버헤드 코드 블록 다음에 1024개의 정보 코드 블록들의 그룹들이 존재한다. 정보 코드 블록의 각 그룹은 20개의 시간-분할 타임슬롯에 각각 대응할 수 있는 20개의 64B/66B 코드 블록을 포함한다. 즉, 플렉서블 이더넷 데이터 프레임은 20*1024+1=20481개의 64B/66B 코드 블록의 주기를 갖는 서브프레임 구조를 갖는다. 도 1a에 도시된 서브프레임 구조의 4주기와 같이, 서브프레임 구조의 연속적인 여러 주기는, 하나의 기본 프레임을 형성한다. 40주기의 기본 프레임 구조와 같이, 기본 프레임 구조의 연속적인 여러 주기는, 하나의 슈퍼 프레임을 형성한다. 플렉서블 이더넷 데이터 프레임의 서브프레임에서, 오버헤드 코드 블록은 전체 플렉서블 이더넷 데이터 서브프레임의 첫 번째 64B/66B 코드 블록이다. 도 1b의 (1), 도 1b의 (2), 도 1c의 (1), 및 도 1c의 (2)에 도시된 바와 같이, 플렉서블 이더넷 데이터 프레임의 오버헤드 코드 블록은 오버헤드 코드 블록을 다른 64B/66B 코드 블록과 구별하기 위한 특정 비트 패턴을 갖는 적어도 하나의 제어 코드 블록을 포함한다. 도 1b의 (1) 및 도 1b의 (2)에 도시된 바와 같이, 특정 비트 패턴의 제어 코드 블록을 사용하여 기본 프레임의 시작 위치를 결정할 수 있다. 구체적으로, 제어 코드 블록의 유형은 0x4B이고, 제어 코드 블록의 32번째 내지 35번째 비트는 0x5이다. 추가적인 32번째 내지 35번째 비트 상의 0x5는, 제어 코드 블록이 오버헤드 코드 블록을 다른 64B/66B 코드 블록과 구별하기 위한 특정 비트 패턴을 갖는 완전한 제어 코드 블록이 되도록 한다. 따라서, 제어 코드 블록은 코드 블록이 위치하는 데이터 프레임 및/또는 코드 블록 스트림의 유형이 플렉서블 이더넷 데이터 프레임 및/또는 코드 블록 스트림이고, 플렉서블 이더넷 데이터 프레임 및/또는 코드 블록 스트림은 종래의 이더넷 및 광섬유 채널 상의 데이터 프레임 및/또는 코드 블록 스트림과 구별됨을 지시한다. 도 1c의 (1) 및 도 1c의 (2)에 도시된 바와 같이, 하나의 기본 프레임이 여러 제어 코드 블록을 포함하면, 멀티프레임 지시 정보는, 예를 들어 8번째와 9번째 비트와 같은 기본 프레임의 시작 위치를 결정하기 위해, 기본 프레임 내의 서브프레임들의 일련 번호를 지시하는 데 사용되어야 한다. 8번째와 9번째 비트가 00, 01, 10, 또는 11로 설정되어, 각각 8번째와 9번째 비트가 위치되는 서브프레임이 기본 프레임의 첫 번째, 두 번째, 세 번째, 및 네 번째 서브프레임임을 지시한다. 따라서, 기본 프레임의 시작 위치가 결정된다. 슈퍼 프레임의 시작 위치는 각 기본 프레임에 포함된 하나의 특정 비트, 예를 들어 10번째 비트를 사용하여 지시될 수 있다. 슈퍼 프레임의 시작 위치는 슈퍼 프레임의 첫 번째 기본 프레임의 비트 C를 0으로, 다른 기본 프레임의 비트 C를 1로 설정하는 등으로써 결정된다.

종래 기술에서, 주기적인 프레임 구조를 갖는 코드 블록 데이터 스트림이 이더넷 물리 인터페이스 상에서 전송되는 때, 예를 들어, 100GE 물리 인터페이스가 플렉서블 이더넷 데이터 프레임을 전송하는 데 사용되는 때, 먼저, 100GE 이더넷 물리 인터페이스의 기존 프레임 구조 정의에 따라, 이더넷 물리적 인터페이스 상의 물리 레이어 데이터 프레임 내에서 프레이밍 검색을 수행, 즉, AM을 검색해야 한다. 또한, 플렉서블 이더넷 데이터 프레임 내에서 프레이밍을 수행, 즉, 플렉서블 이더넷 데이터 프레임의 시작 위치도 결정해야 한다. 프레이밍 검색의 두 가지 레벨이 존재하고, 이는 시스템 설계 복잡성을 증가시키고 프레이밍 효율을 저하한다.

이러한 관점에서, 본 발명의 실시예들은 주기적인 프레임 구조를 갖는 코드 블록 데이터 스트림이 이더넷 물리 인터페이스 상에서 전송되는 때, 프레이밍 검색의 두 가지 레벨이 존재하여, 높은 시스템 설계 복잡성 및 낮은 프레이밍 검색 효율성의 종래 기술의 문제점을 해결하기 위해, 코드 블록 데이터 스트림 송신 및 수신 방법, 장치, 및 시스템을 제공한다.

제1 양태에 따르면, 본 발명의 일 실시예는 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임에, 코드 블록 데이터 스트림을 포함하는 m개의 제1 데이터 프레임을 추가하는 단계, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커를 사용하여 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 식별하는 단계, 그리고 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 송신하는 단계를 포함하고, m 및 n은 1 이상의 정수인, 코드 블록 데이터 스트림 송신 방법을 제공한다.

제1 양태의 구현을 참조하여, 제1 양태의 첫 번째 가능한 구현으로, m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 일대일 대응한다.

제1 양태 또는 제1 양태의 첫 번째 가능한 구현을 참조하여, 제1 양태의 두 번째 가능한 구현으로, m개의 제1 데이터 프레임 중 적어도 2개의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 대응한다.

제1 양태 또는 제1 양태의 첫 번째 및 두 번째 가능한 구현 중 임의의 하나를 참조하여, 제1 양태의 세 번째 가능한 구현으로, 코드 블록 데이터 스트림의 코드 블록은 64B/66B 코드 블록이다.

제2 양태에 따르면, 본 발명의 일 실시예는 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임으로서, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 획득하는 단계, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 따라 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 결정하는 단계, 그리고 m개의 제1 데이터 프레임들 중 각각의 제1 데이터 프레임의 제1 코드를 시작 코드 블록으로서 사용하여 코드 블록 데이터 스트림에 대한 데이터 복원을 수행하는 단계를 포함하고, m 및 n은 1 이상의 정수인, 코드 블록 데이터 스트림 수신 방법을 제공한다.

제2 양태의 구현을 참조하여, 제2 양태의 첫 번째 가능한 구현으로, m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 일대일 대응한다.

제2 양태 또는 제2 양태의 첫 번째 가능한 구현을 참조하여, 제2 양태의 두 번째 가능한 구현으로, m개의 제1 데이터 프레임 중 적어도 2개의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 대응한다.

제2 양태 또는 제2 양태의 첫 번째 및 두 번째 가능한 구현 중 임의의 하나를 참조하여, 제2 양태의 세 번째 가능한 구현으로, 코드 블록 데이터 스트림의 코드 블록은 64B/66B 코드 블록이다.

제3 양태에 따르면, 본 발명의 일 실시예는 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임으로서, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 획득하는 단계, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 따라 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 결정하는 단계, 그리고 m개의 제1 데이터 프레임들 중 각각의 제1 데이터 프레임의 제1 코드를 시작 코드 블록으로서 사용하여 코드 블록 데이터 스트림에 대한 데이터 복원을 수행하는 단계를 포함하고, m 및 n은 1 이상의 정수인, 코드 블록 데이터 스트림 수신 방법을 제공한다.

제3 양태의 구현을 참조하여, 제3 양태의 첫 번째 가능한 구현으로, m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 일대일 대응한다.

제3 양태 또는 제3 양태의 첫 번째 가능한 구현을 참조하여, 제3 양태의 두 번째 가능한 구현으로, m개의 제1 데이터 프레임 중 적어도 2개의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 대응한다.

제3 양태 또는 제3 양태의 첫 번째 및 두 번째 가능한 구현 중 임의의 하나를 참조하여, 제3 양태의 세 번째 가능한 구현으로, 코드 블록 데이터 스트림의 코드 블록은 64B/66B 코드 블록이다.

제4 양태에 따르면, 본 발명의 일 실시예는 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임으로서, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 획득하도록 구성된 데이터 프레임 획득 모듈, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 따라 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 결정하도록 구성된 위치 결정 모듈, 그리고 m개의 제1 데이터 프레임들 중 각각의 제1 데이터 프레임의 제1 코드를 시작 코드 블록으로서 사용하여 코드 블록 데이터 스트림에 대한 데이터 복원을 수행하도록 구성된 데이터 스트림 복원 모듈을 포함하고, m 및 n은 1 이상의 정수인, 코드 블록 데이터 스트림 수신 장치를 제공한다.

제4 양태의 구현을 참조하여, 제4 양태의 첫 번째 가능한 구현으로, m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 일대일 대응한다.

제4 양태 또는 제4 양태의 첫 번째 가능한 구현을 참조하여, 제4 양태의 두 번째 가능한 구현으로, m개의 제1 데이터 프레임 중 적어도 2개의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 대응한다.

제4 양태 또는 제4 양태의 첫 번째 및 두 번째 가능한 구현 중 임의의 하나를 참조하여, 제4 양태의 세 번째 가능한 구현으로, 코드 블록 데이터 스트림의 코드 블록은 64B/66B 코드 블록이다.

제5 양태에 따르면, 본 발명의 일 실시예는 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임에 코드 블록 데이터 스트림을 포함하는 m개의 제1 데이터 프레임을 추가하고, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커를 사용하여 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 식별하며, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 송신하도록 구성된 송신 장치, 그리고 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임으로서, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 획득하고, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 따라 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 결정하며, m개의 제1 데이터 프레임들 중 각각의 제1 데이터 프레임의 제1 코드를 시작 코드 블록으로서 사용하여 코드 블록 데이터 스트림에 대한 데이터 복원을 수행하도록 구성된 수신 장치를 포함하고, m 및 n은 1 이상의 정수인, 코드 블록 데이터 스트림 송수신 시스템을 제공한다.

제5 양태의 구현을 참조하여, 제5 양태의 첫 번째 가능한 구현으로, m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 일대일 대응한다.

제5 양태 또는 제5 양태의 첫 번째 가능한 구현을 참조하여, 제5 양태의 두 번째 가능한 구현으로, m개의 제1 데이터 프레임 중 적어도 2개의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 대응한다.

제5 양태 또는 제5 양태의 첫 번째 및 두 번째 가능한 구현 중 임의의 하나를 참조하여, 제5 양태의 세 번째 가능한 구현으로, 코드 블록 데이터 스트림의 코드 블록은 64B/66B 코드 블록이다.

제6 양태에 따르면, 프로세서, 메모리, 버스, 및 통신 인터페이스를 포함하는 송신 장치가 제공되고, 여기서 메모리는 컴퓨터 실행가능한 명령을 저장하도록 구성되며, 프로세서와 메모리는 버스를 사용하여 연결되어 있고, 송신 장치가 동작하는 때, 프로세서는 메모리에 저장된 컴퓨터 실행가능한 명령을 실행하여, 송신 장치가 제1 양태 또는 제1 양태의 가능한 구현 중 임의의 하나에 따른 방법을 실행한다.

제6 양태에 따르면, 프로세서, 메모리, 버스, 및 통신 인터페이스를 포함하는 수신 장치가 제공되고, 여기서 메모리는 컴퓨터 실행가능한 명령을 저장하도록 구성되며, 프로세서와 메모리는 버스를 사용하여 연결되어 있고, 수신 장치가 동작하는 때, 프로세서는 메모리에 저장된 컴퓨터 실행가능한 명령을 실행하여, 수신 장치가 제2 양태 또는 제2 양태의 가능한 구현 중 임의의 하나에 따른 방법을 실행한다.

본 발명의 실시예들에서 제공된 기술적 솔루션에 따르면, 코드 블록 데이터 스트림을 포함하는 제1 데이터 프레임이 이더넷 물리 인터페이스를 사용하여 전송되는 때, 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 정렬 마커를 사용하여 제1 데이터 프레임의 시작 위치가 식별되므로, 수신단이 정렬 마커에 따라 제1 데이터 프레임의 시작 위치를 결정할 수 있다. 시스템 수신 측에 의해 제1 데이터 프레임 내에서 프레이밍을 수행하는 효율을 향상시키고, 제1 데이터 프레임의 오버헤드 비트를 감소시키며, 시스템 설계 복잡성을 감소시키기 위해, 제1 데이터 프레임 내에서 프레이밍 검색을 수행할 필요가 없다.

본 발명의 실시예들 또는 종래 기술의 기술적 솔루션을 보다 명확하게 설명하기 위해, 다음은 배경 기술 및 실시예들을 설명하기 위해 요구되는 첨부 도면을 간단히 설명한다. 명백하게, 다음의 설명에서 첨부 도면은 단지 본 발명의 일부 실시예를 도시하고, 당업자는 창조적인 노력없이 이들 도면 또는 설명에 따라 다른 첨부 도면 또는 실시예를 유도할 수 있으며, 본 발명은 이들로부터 유도된 모든 첨부 도면 또는 실시예를 포함하는 것을 목적으로 한다.
도 1a는 종래 기술의 플렉서블 이더넷 데이터 프레임의 기본 프레임의 개략적인 구조도이다.
도 1b의 (1) 및 도 1b의 (2)는 종래 기술의 플렉서블 이더넷 데이터 프레임의 오버헤드 코드 블록, 64B/66B 코드 블록의 개략적인 구조도이다.
도 1c의 (1) 및 도 1c의 (2)는 종래 기술의 플렉서블 이더넷 데이터 프레임의 다른 오버헤드 코드 블록, 64B/66B 코드 블록의 개략적인 구조도이다.
도 2a는 본 발명의 일 실시예에 따른 이더넷 물리 인터페이스의 개략적인 구조도이다.
도 2b는 본 발명의 일 실시예에 따른 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 개략적인 구조도이다.
도 2c는 본 발명의 일 실시예에 따른 이더넷 물리 인터페이스 상의 PCS 서브레이어에서의 동기화 장치의 개략적인 구조도이다.
도 3a는 본 발명의 일 실시예에 따른 플렉서블 이더넷 데이터 프레임의 기본 프레임의 개략적인 구조도이다.
도 3b의 (1) 및 도 3b의 (2)는 도 3a의 플렉서블 이더넷 데이터 프레임의 오버헤드 코드 블록, 64B/66B 코드 블록의 개략적인 구조도이다.
도 3c의 (1) 및 도 3c의 (2)는 본 발명의 일 실시예에 따라 40GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다.
도 3d의 (1) 및 도 3d의 (2)는 본 발명의 실시예에 따라 40GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다.
도 4a 및 도 4b는 본 발명의 실시예에 따라 40GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임을 전송하는 개략적인 구조도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따라 40GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 100GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다.
도 7은 본 발명의 일 실시예에 따라 100GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다.
도 8은 본 발명의 일 실시예에 따라 100GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다.
도 9a 및 도 9b는 본 발명의 일 실시예에 따른 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다.
도 10은 본 발명의 일 실시예에 따른 코드 블록 데이터 스트림 송신 방법의 예시적인 순서도이다.
도 11은 본 발명의 일 실시예에 따른 코드 블록 데이터 스트림 수신 방법의 예시적인 순서도이다.
도 12는 본 발명의 일 실시예에 따른 코드 블록 데이터 스트림 송신 장치의 논리 구조를 개략적으로 도시한 도면이다.
도 13은 본 발명의 일 실시예에 따른 코드 블록 데이터 스트림 수신 장치의 논리 구조를 개략적으로 도시한 도면이다.
도 14는 본 발명의 일 실시예에 따른 코드 블록 데이터 스트림을 송수신하는 시스템의 논리 구조를 개략적으로 도시한 도면이다.
도 15는 본 발명의 일 실시예에 따른 컴퓨터 장치의 개략적인 구조도이다.

본 발명의 목적, 기술적 솔루션, 및 이점을 보다 명확하고 이해하기 쉽게 하기 위해, 첨부 도면 및 실시예를 참조하여 본 발명을 더욱 상세하게 설명한다. 여기에 기술된 특정 실시예는 단지 본 발명을 설명하기 위해 사용되었지만 본 발명을 제한하려는 것은 아니라는 것을 이해해야 한다. 명백하게, 기술된 실시예는 본 발명의 실시예들의 일부에 불과하지만 전부는 아니다. 창의적인 노력없이 본 발명의 실시예들에 기초하여 당업자에 의해 획득된 다른 모든 실시예들은 본 발명의 보호 범위 내에 있다.

도 2a는 본 발명의 일 실시예에 따른 이더넷 물리 인터페이스의 개략적인 구조도이다. 도 2a에 도시된 바와 같이, XLGMII(40Gbps Media Independent Inteface)는 물리 인터페이스 속도가 40Gbps인 40GE 이더넷 물리 인터페이스를 나타내고, CGMII(100Gbps Media Independent Inteface)는 100Gbps의 물리 인터페이스 속도를 갖는 100GE 이더넷 물리 인터페이스를 나타낸다. 40GE 및 100GE 이더넷 물리 인터페이스들은 모두 PCS(Physical Coding Sub-layer Lane, physical coding sublayer), FEC(Forward Error Correction), PMA(Physical Medium Attachment), 및 PMD(Physical Medium Dependent)와 같은 구조 서브레이어들을 가질 수 있다. PCS, FEC, PMA, 및 PMD와 같은 서브레이어들은 이더넷 물리 레이어에서 위치된다.

도 2b는 본 발명의 일 실시예에 따른 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 개략적인 구조도이다. 도 2b에 도시된 바와 같이, 이더넷 물리 인터페이스는 n개의 레인으로 분할된다. 특히, 40GE 이더넷 물리 인터페이스의 때, n은 4이고, 100GE 이더넷 물리 인터페이스의 때, n은 20이다. 구체적으로, 레인은 가상 레인일 수 있고, 특히, PCS 논리 레인일 수 있다. 각 PCS 논리 레인은 16384개의 64B/66B 코드 블록들의 구조의 주기(period)를 가지고, 각 주기는 하나의 AM(alignment marker)과 16383개의 64B/66B 코드 블록들을 가진다. n개의 레인의 일련 번호(AM1 내지 AMn과 같은)는 AM들로 식별된다. AM들은 병렬 전송을 위해 사용되는 다중 PCS 논리 레인 상의 데이터 프레임 상에서 동기화 및 정렬을 수행하는 데 사용되어, 수신단은 송신단이 데이터 스트림을 분배하는 순서에 따라 데이터 스트림을 복원한다. AM 이외에, 16383개의 64B/66B 코드 블록들은 플렉서블 이더넷 데이터 프레임의 코드 블록과 같은, 주기적인 프레임 구조를 갖는 코드 블록 데이터 스트림을 포함하는 데 사용되는, 베어러 코드 블록을 형성한다. 구체적으로, 40GE 이더넷 물리 인터페이스 상의 물리 레이어는 4행×16384열의 주기를 갖는 데이터 프레임 구조를 가지며, 구체적으로, 각 주기에 포함된 4행×16384열의 64B/66B 코드 블록들이 존재한다. 유사하게, 100GE 이더넷 물리 인터페이스 상의 물리 레이어는 20행×16384 열의 주기를 갖는 데이터 프레임 구조를 가지며, 구체적으로, 각 주기에 포함된 20행×16384열의 64B/66B 코드 블록이 존재한다.

도 2b는 본 발명의 일 실시예에 따른 이더넷 물리 인터페이스 상의 PCS 서브 레이어에서의 동기화 장치(200)의 개략적인 구조도이다. 동기화 장치(200)는 송신단 및 수신단을 포함할 수 있다. 송신단과 수신단은 동일한 동기화 장치에 배치될 수도 있거나, 또는 다른 동기화 장치에 배치될 수 있다. 송신단은 AM 삽입/치환 모듈(201) 및 레인 분배 모듈(202)을 포함한다. 수신단은 64B/66B 코드 블록 동기화 모듈(203), AM 동기화 및 정렬 모듈(204), 및 AM 삭제/역치환 모듈(205)을 포함한다. 본 발명의 이 실시예에서, 주기적인 프레임 구조를 갖는 코드 블록 데이터 스트림이 이더넷 물리 인터페이스를 사용하여 전송되는 때, PCS에서 코드 블록 데이터 스트림에 대해 동기화 및 정렬 처리가 수행되어야 한다. 특정 구현 프로세스에서, 본 발명의 이 실시예에서의 설명을 위해 플렉서블 이더넷 데이터 프레임이 예로서 사용된다.

주기적 프레임 구조를 갖는 코드 블록 데이터 스트림이 이더넷 물리 인터페이스 상에서 송신되는 때, 송신단에서, AM 삽입/치환 모듈(201)은 송신된 데이터 스트림 내의 프레임의 시작 위치 앞에 적어도 하나의 AM 코드 블록을 삽입하거나, 또는 플렉서블 이더넷 데이터 프레임의 시작 위치 앞에 적어도 하나의 고정된 또는 예약된 코드 블록을 적어도 하나의 AM으로 대체하고, 예를 들어, 제1 코드 블록 앞에 20개의 AM 코드 블록들(AM0 내지 AM19)을 삽입한다. 따라서, AM은 플렉서블 이더넷 데이터 프레임의 시작 위치 정보를 식별하는 데 사용될 수 있다. 특히, 시작 위치 정보는 시작 코드 블록의 위치를 포함할 수 있거나, 또는 시작 비트의 위치를 포함할 수 있다. 플렉서블 이더넷 데이터 프레임의 시작 위치 정보는 송신된 데이터 스트림 내의 프레임 구조 지시 신호를 사용하여 식별될 수 있고, 프레임 구조 지시 신호는 AM 삽입/치환 모듈(201)에 송신될 수 있다. AM 삽입/치환 모듈(201)은 프레임 구조 지시 신호를 사용하여 플렉서블 이더넷 데이터 프레임의 시작 위치를 결정한다. 또는, AM 삽입/치환 모듈(201)은 프레임 구조 지시 신호를 사용하여 AM의 위치를 식별하고, 송신된 데이터 스트림(플렉서블 이더넷 데이터 프레임)의 프레임 구조의 시작 위치가 항상 AM의 위치 뒤의 코드 블록의 위치에 있음을 지시하는 데 사용된다. 레인 분배 모듈(202)은 플렉서블 이더넷 데이터 프레임을 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 다중 레인에, 64B/66B 코드 블록의 단위로, 분배한다. 예를 들어, 분배는 열별로 수행된다. 플렉서블 이더넷 데이터 프레임의 첫 번째 64B/66B 코드 블록은 첫 번째 레인 상의 두 번째 열의 64B/66B 코드 블록의 위치에 분배되고, 두 번째 64B/66B 코드 블록은 두 번째 레인 상의 두 번째 열의 64B/66B 코드 블록의 위치에 분배되며, 세 번째 64B/66B 코드 블록은 세 번째 레인 상의 두 번째 열의 64B/66B 코드 블록의 위치에 분배되는 등이다.

이더넷 물리 인터페이스 상에 있고 플렉서블 이더넷 데이터 프레임을 포함하는 물리 레이어 데이터 프레임은 수신단에서 수신된다. 64B/66B 코드 블록 동기화 모듈(203)은 64B/66B 코드 블록의 2-비트 동기화 헤더에 기초하여 각 레인 상에서 64B/66B 코드 블록 동기화를 구현한다. 예를 들어, 임의의 64B/66B 코드 블록의 임의의 2 비트가 10 또는 01, 즉 SH인지가 결정된다. 임의의 2 비트가 10 또는 01이면, 64B/66B 코드 블록의 SH가 발견된 후 64B/66B 코드 블록 동기화가 구현되는 때까지, 다음 64B/66B 코드 블록의 SH가 검색된다. 64B/66B 코드 블록 동기화 모듈(203)은 선택적 기능 모듈이며, 64B/66B 코드 블록 동기화를 수행하지 않을 수 있다. AM 동기화 및 정렬 모듈(204)은 모든 레인의 AM을 검색하고, 모든 레인의 AM을 분류하며, AM의 위치를 사용하여 플렉서블 이더넷 데이터 프레임의 시작 위치를 결정하는 데 직접 사용된다. 각 레인의 AM은 AM1, AM2, 또는 AM3과 같이, 레인의 일련 번호를 식별한다. 서로 다른 레인의 데이터 도착 순서가 상이할 수 있기 때문에, 모든 레인의 AM들은 AM들로 식별된 레인 일련 번호에 따라 분류되어야 한다. 전송단은 AM을 사용하여 플렉서블 이더넷 데이터 프레임의 시작 위치를 식별하기 때문에, 플렉서블 이더넷 데이터 프레임의 동기화 및 정렬을 구현하기 위해, 플렉서블 이더넷 데이터 프레임의 시작 위치가 AM의 위치를 결정하여 결정될 수 있다. 구체적으로, AM 동기화 및 정렬 모듈(204)은 추가로 이더넷 데이터 프레임의 시작 위치에 따라 수신된 데이터 스트림을 복원하기 위해, 프레임 구조 지시 신호를 사용하여 플렉서블 이더넷 데이터 프레임의 시작 위치를 식별하고, 수신단으로부터 프레임 구조 지시 신호를 송신할 수 있다. AM 동기화 및 정렬 모듈(204)이 플렉서블 이더넷 데이터 프레임의 시작 위치를 지시한 후, AM 삭제/역치환 모듈(204)은 플렉서블 이더넷 데이터 프레임에 대응하는 AM을 삭제하거나, 또는 삽입 전에 AM을 코드 블록으로써 치환한다. 특히, AM 삭제/역치환 모듈(205)은 선택적 기능 모듈이다.

본 발명의 이 실시예에서, 플렉서블 이더넷 데이터 프레임의 프레임 주기를 적절하게 설계하여, 플렉서블 이더넷 데이터 프레임의 시작 위치가 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 고정된 위치와 정렬된다. 예를 들어, 플렉서블 이더넷 데이터 프레임의 제1 코드 블록은 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 첫 번째 레인 상의 첫 번째 베어러 코드 블록의 위치에서 구성되고, AM은 플렉서블 이더넷 데이터 프레임의 첫 번째 베어러 코드 블록 앞에 삽입된다. 특정 구현 프로세스에서, 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 베어러 코드 블록의 주기 길이에 대한 플렉서블 이더넷 데이터 프레임의 서브프레임의 주기 길이의 비는 1:m일 수 있거나, 또는 n:m일 수 있으며, 여기서 m 및 n은 1 이상의 양의 정수이다. 본 발명의 이 실시예에서, 플렉서블 이더넷 데이터 프레임의 시작 위치는 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 AM을 사용하여 결정되므로, 플렉서블 이더넷 데이터 프레임 내에서 프레이밍 서치를 수행할 필요가 없다. 따라서, 데이터 프레임 내에서의 프레이밍 효율이 향상되고, 플렉서블 이더넷 데이터 프레임의 오버헤드 비트가 감소된다.

도 3a는 본 발명의 일 실시예에 따른 플렉서블 이더넷 데이터 프레임의 기본 프레임의 개략적인 구조도이다. 도 3a에 도시된 바와 같이, 플렉서블 이더넷 데이터 프레임의 한 서브프레임의 주기 길이는 5461개의 64B/66B 코드 블록일 수 있다. 이에 대응하여, 40GE 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 12개의 서브프레임을 포함할 수 있다. 100GE 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임은 60개의 플렉서블 이더넷 데이터 프레임 서브프레임을 포함할 수 있다.

이 실시예에서, 40GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임은 설명의 예로 사용되며, 12개의 서브프레임 구조는 하나의 기본 프레임을 형성할 수 있다. 따라서, 플렉서블 이더넷 데이터 프레임의 하나의 기본 프레임의 주기 길이는 40GE 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임 주기의 베어러 코드 블록의 길이와 동일하다. 플렉서블 이더넷 데이터 프레임의 기본 프레임 주기는 오버헤드 영역 및 페이로드 영역을 포함한다. 오버헤드 영역은 오버헤드 코드 블록인 k개의 64B/66B 코드 블록을 포함하고, 페이로드 영역은 p개의 64B/66B 코드 블록을 포함하며, 여기서 p 및 k는 1 이상의 임의의 양의 정수일 수 있다. 도 3b의 (1) 및 도 3b의 (2)는 도 3a의 플렉서블 이더넷 데이터 프레임의 오버헤드 코드 블록, 64B/66B 코드 블록의 개략적인 구조도이다. 플렉서블 이더넷 데이터 프레임의 오버헤드 영역 내에, 선택적으로, 모든 데이터 오버헤드 코드 블록들이 존재할 수 있거나, 또는 오버헤드 코드 블록을 또 다른 64B/66B 코드 블록과 구별하기 위한 특정 비트 패턴을 갖는 적어도 하나의 제어 코드 블록이 포함될 수 있다. 특정 비트 패턴은 SH=10을 포함하고, 유형 비트 0x4B 및 0x5를 포함한다. 구체적으로, 특정 비트 패턴을 갖는 오버헤드 코드 블록은 데이터 프레임의 유형이 플렉서블 이더넷 데이터 프레임임을 지시할 수 있고, 플렉서블 이더넷 데이터 프레임의 시작 위치를 더 지시할 수 있다. 도 3b의 (1) 및 도 3b의 (2)에 도시된 바와 같이, 오버헤드 코드 블록 내에서, 제어 코드 블록은 기본 프레임의 첫 번째 서브프레임, 즉 기본 프레임의 시작 위치를 식별할 수 있다. 특정 구현 프로세스에서, 이더넷 물리 인터페이스는 플렉서블 이더넷 모드 및 종래의 이더넷 모드와 같이, 상이한 동작 모드들을 가질 수 있다. 이더넷 물리 인터페이스가 상이한 작동 모드들 사이를 구분하는 때, 이더넷 물리 인터페이스는 데이터 프레임의 유형을 식별해야 한다. 예를 들어, 기본 프레임의 적어도 하나의 오버헤드 코드 블록은 다른 코드 블록과 구별될 수 있는 특정 코드 블록으로서 정의되어야 하고, 데이터 프레임의 유형을 지시하는 데 사용되며, 추가적으로 프로토콜 버전 등을 지시할 수 있다. 예를 들어, 제어 코드 블록(SH=10)의 비트 0x4B 및 0x5는 데이터 프레임 유형이 플렉서블 이더넷 데이터 프레임임을 지시하는 데 사용될 수 있다. 선택적으로, 이더넷 물리 인터페이스가 전용 인터페이스인 때, 즉, 상이한 작동 모드들 사이를 구별할 필요가 없는 때, 오버헤드를 감소시키기 위해, 유형 비트 0x4B 및 0x5가 정의되지 않을 수 있다.

특정 구현 프로세스에서, 플렉서블 이더넷 데이터 프레임이 40GE 이더넷 물리 인터페이스 상에서 전송되는 때, 송신단은 플렉서블 이더넷 데이터 프레임을 이더넷 물리 인터페이스의 물리 레이어 데이터에 추가한다. 특히, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 첫 번째 64B/66B 코드 블록은 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 고정된 위치에서 구성될 수 있다. 예를 들어, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 첫 번째 서브프레임의 첫 번째 64B/66B 코드 블록은 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 첫 번째 레인 상의 첫 번째 베어러 코드 블록의 위치에서 구성되고, AM은 첫 번째 베어러 코드 블록 앞에 삽입된다. 모든 레인의 AM1, AM2, AM3, 및 AM4와 같은 일련 번호는 AM들로 식별될 수 있다. AM들은 4개의 병렬 전송 레인 상에서 플렉서블 이더넷 데이터 프레임 상의 동기화 및 정렬을 수행하는 데 사용되므로, 수신단이 AM들을 검색하여 플렉서블 이더넷 데이터 프레임의 시작 위치를 결정한다. 송신단은 병렬 송신을 수행하기 위해 40GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 4개의 레인에 플렉서블 이더넷 데이터 프레임을, 64B/66B 코드 블록 단위로, 분배한다. 4개의 레인을 사용하여 병렬로 전송되는 플렉서블 이더넷 데이터 프레임을 수신하는 때, 수신단은 64B/66B 코드 블록의 2-비트 동기화 헤더에 기초하여 각 레인 상에서 64B/66B 코드 블록 동기화를 구현한다. 그런 다음, 각 레인의 AM이 검색된다. 선택적으로, 각 레인의 AM은 64B/66B 코드 블록 동기화 없이 직접 검색될 수 있다. 각 레인의 AM은 모든 레인의 AM들을 동기화하고 락킹하기(lock) 위해, 레인의 일련 번호를 식별한다. 서로 상이한 레인 상의 플렉서블 이더넷 데이터 프레임의 도착 순서가 상이할 수 있고, 서로 다른 레인 상의 플렉서블 이더넷 데이터 프레임의 도착 순서가 비순차적일 수 있으며, 예를 들어, 두 번째 레인의 데이터 프레임은 첫 번째 레인의 데이터 프레임보다 더 먼저 도착한다. 따라서, 레인 지연 보상이 각 레인 상의 플렉서블 이더넷 데이터 프레임에 대해 수행되고, 레인들은 AM1, AM2, AM3, 및 AM4에 따라 분류된다. 특히, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 시작 위치는 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 고정된 위치를 사용하여 결정된다. 예를 들어, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 시작 위치는 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 첫 번째 베어러 코드 블록의 위치이다. AM은 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 첫 번째 베어러 코드 블록의 위치 앞에 삽입되기 때문에, 플렉서블 이더넷 데이터 프레임의 시작 위치는 AM을 사용하여 결정될 수 있다. 플렉서블 이더넷 데이터 프레임에서 동기화 및 정렬이 수행된 후 AM이 삭제될 수 있다. 데이터 복원 처리는 플렉서블 이더넷 데이터 프레임의 시작 위치에 따라 플렉서블 이더넷 데이터 프레임에 대해 수행된다.

도 3c의 (1) 및 도 3c의 (2)는 본 발명의 실시예에 따라 40GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다. 도 3c의 (1) 및 도 3c의 (2)에 도시된 바와 같이, 특히, 플렉서블 이더넷 데이터 프레임의 하나의 기본 프레임의 주기 길이는 40GE 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임 주기에서의 베어러 코드 블록의 길이와 동일할 수 있다. 따라서, 40GE 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 하나의 기본 프레임을 포함한다. 하나의 기본 프레임은 12개의 서브프레임을 포함할 수 있고, 12개의 서브프레임은 이더넷 물리 인터페이스 상의 4개의 레인의 물리 레이어 데이터 프레임에, 64B/66B 코드 블록의 단위로, 순차적으로 분배된다. 구체적으로, 분배는 열별로 수행될 수 있다. 예를 들어, 플렉서블 이더넷 데이터 프레임의 첫 번째 64B/66B 코드 블록은 첫 번째 레인 상의 첫 번째 베어러 코드 블록의 위치에 분배되고, 플렉서블 이더넷 데이터 프레임의 두 번째 64B/66B 코드 블록은 두 번째 레인 상의 첫 번째 베어러 코드 블록의 위치에 분배되고, 플렉서블 이더넷 데이터 프레임의 세 번째 64B/66B 코드 블록은 세 번째 레인 상의 첫 번째 베어러 코드 블록의 위치에 분배되고, 플렉서블 이더넷 데이터 프레임의 네 번째 64B/66B 코드 블록은 네 번째 레인 상의 첫 번째 베어러 코드 블록의 위치에 분배되고, 플렉서블 이더넷 데이터 프레임의 다섯 번째 64B/66B 코드 블록은 첫 번째 레인 상의 두 번째 베어러 코드 블록의 위치 분배되는 등이다.

이 실시예에서, 하나의 기본 프레임은 4개의 서브프레임을 포함할 수 있다. 따라서, 플렉서블 이더넷 데이터 프레임의 3개의 기본 프레임의 주기 길이는 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임 주기의 하나의 베어러 코드 블록의 길이와 동일하다. 도 3d의 (1) 및 도 3d의 (2)는 본 발명의 일 실시예에 따른 40GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적 구조도이다. 도 3d의 (1) 및 도 3d의 (2)에 도시된 바와 같이, 플렉서블 이더넷 데이터 프레임의 3개의 기본 프레임의 시작 위치는 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임에서 3개의 고정된 위치를 사용하여 지시될 수 있다. 예를 들어, 3개의 고정된 위치는 각각 첫 번째 레인 상의 첫 번째 베어러 코드 블록, 첫 번째 레인 상의 5462번째 베어러 코드 블록, 및 첫 번째 레인 상의 10923번째 베어러 코드 블록이다. 데이터 프레임 처리 프로세스는 전술한 실시예와 유사하므로, 여기서 다시 설명되지 않는다.

도 4a 및 도 4b는 본 발명의 일 실시예에 따라 40GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다. 도 4a 및 도 4b에 도시된 바와 같이, 플렉서블 이더넷 데이터 프레임의 3개의 서브프레임의 주기 길이는 이더넷 물리 인터페이스 상의 2개의 물리 레이어 데이터 프레임 주기의 베어러 코드 블록의 길이와 동일하다. 따라서, 이더넷 물리 인터페이스 상의 2개의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 3개의 서브프레임을 포함한다. 3개의 서브프레임이 하나의 기본 프레임을 형성할 수 있기 때문에, 이더넷 물리 인터페이스 상의 2개의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 하나의 기본 프레임을 포함한다. 16383×8=3×43688이므로, 플렉서블 이더넷 데이터 프레임의 하나의 서브프레임의 주기 길이는 43688개의 64B/66B 코드 블록이다. 도 5a 및 도 5b는 본 발명의 일 실시예에 따라 40GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다. 도 5a 및 도 5b에 도시된 바와 같이, 플렉서블 이더넷 데이터 프레임의 2개의 서브프레임의 주기 길이는 이더넷 물리 인터페이스 상의 3개의 물리 레이어 데이터 프레임 주기의 베어러 코드 블록의 길이와 동일하다. 따라서, 이더넷 물리 인터페이스 상의 3개의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 2개의 서브프레임을 포함한다. 2개의 서브프레임이 하나의 기본 프레임을 형성할 수 있기 때문에, 이더넷 물리 인터페이스 상의 3개의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 하나의 기본 프레임을 포함한다. 16383×12=2×98298이므로, 플렉서블 이더넷 데이터 프레임의 서브프레임의 주기 길이는 98298개의 64B/66B 코드 블록이다. 도 4a 및 도 4b 또는 도 5a 및 도 5b에 대응하는 실시예에서, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 첫 번째 64B/66B 코드 블록은 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 고정된 위치에서 구성되며, 예를 들어, 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 첫 번째 레인 상의 첫 번째 베어러 코드 블록 내에 구성된다. 본 발명의 이 실시예에서, 수신단은 AM을 사용하여 플렉서블 이더넷 데이터 프레임의 시작 위치를 검색할 수 있다. 플렉서블 이더넷 데이터 프레임의 시작 위치가 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임 주기 내에서 발견될 수 없으면, 검색은 이더넷 물리 인터페이스 상의 다음 물리 레이어 데이터 프레임 주기 내에서 수행된다.

100GE 이더넷 물리 인터페이스는 설명을 위한 예로서 사용되고, 플렉서블 이더넷 데이터 프레임의 주기에 대한 설계가 구체적으로 설명된다. 데이터 프레임 처리 프로세스는 전술한 실시예와 유사하므로, 여기서 다시 설명되지 않는다.

도 6a 및 도 6b는 본 발명의 일 실시예에 따라 100GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다. 100GE 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임의 프레임 주기는 20행×16384 열의 64B/66B 코드 블록이다. 도 6a 및 도 6b에 도시된 바와 같이, 플렉서블 이더넷 데이터 프레임의 서브프레임의 주기 길이는 16383개의 64B/66B 코드 블록일 수 있다. 플렉서블 이더넷 데이터 프레임의 20개의 서브프레임의 주기 길이는 100GE 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임 주기 내의 베어러 코드 블록의 길이와 동일하다. 따라서, 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 20개의 서브프레임을 포함한다. 20개의 서브프레임이 하나의 기본 프레임을 형성할 수 있기 때문에, 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 하나의 기본 프레임을 포함한다.

도 7은 본 발명의 일 실시예에 따라 100GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다. 도 7에 도시된 바와 같이, 플렉서블 이더넷 데이터 프레임 상의 하나의 서브프레임의 주기 길이는 32766개의 64B/66B 코드 블록일 수 있다. 20×16383=10×32766이므로, 플렉서블 이더넷 데이터 프레임의 10개의 서브프레임의 주기 길이는 100GE 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임 주기 내의 베어러 코드 블록의 길이와 동일하다. 따라서, 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 10개의 서브프레임을 포함한다. 10개의 서브프레임이 하나의 기본 프레임을 형성할 수 있기 때문에, 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 기본 프레임 하나를 포함한다.

도 8은 본 발명의 일 실시예에 따른 100GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다. 도 8에 도시된 바와 같이, 플렉서블 이더넷 데이터 프레임 상의 하나의 서브프레임의 주기 길이는 21844개의 64B/66B 코드 블록일 수 있다. 20×16383=15×21844이므로, 플렉서블 이더넷 데이터 프레임의 15개의 서브프레임의 주기 길이는 100GE 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임 주기 내의 베어러 코드 블록의 길이와 동일하다. 따라서, 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 15개의 서브프레임을 포함한다. 5개의 서브프레임이 하나의 기본 프레임을 형성할 수 있기 때문에, 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 세 개의 기본 프레임을 포함한다. 선택적으로, 15개의 서브프레임이 하나의 기본 프레임을 형성할 수 있으므로, 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 하나의 기본 프레임을 포함한다.

본 발명의 이 실시예에서, 플렉서블 이더넷 데이터 프레임의 기본 프레임 및 서브프레임의 주기 길이의 설계는 전술한 실시예에서의 구현 예에 한정되지 않으며, 이는 본 발명에서 한정되지 않는다. 일부 구현에서, 적절한 인터프레임 패딩 및 쉐이핑(interframe padding and shaping)은 플렉서블 이더넷 데이터 프레임에 대해 수행될 수 있다. 패딩 및 쉐이핑은 구체적으로 특정 규칙에 따라 오버헤드 코드 블록 및 페이로드 코드 블록의 위치를 이동 또는 교체하고, 특정 코드 블록을 삭제하는 것 등을 포함할 수 있다. 수신단은 특정 규칙에 따라 데이터 복원 처리를 수행할 수 있다. 구체적으로, 패딩 및 쉐이핑은 플렉서블 이더넷 데이터 프레임의 프레임 구조에 대해 먼저 수행되고, 패딩 및 쉐이핑 이후의 플렉서블 이더넷 데이터 프레임의 시작 위치는 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 고정된 위치와 정렬될 수 있다.

본 발명의 이 실시예에서, 플렉서블 이더넷 데이터 프레임의 프레임 주기가 적절히 설계되고, 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 고정된 위치를 사용하여 플렉서블 이더넷 데이터 프레임의 시작 위치가 지시된다. 따라서, 프레이밍 검색을 위한 플렉서블 이더넷 데이터 프레임 내의 고정된 비트를 정의할 필요 없이, 플렉서블 이더넷 데이터 프레임 내에서 신속한 프레이밍 검색이 수행될 수 있다.

도 9a 및 도 9b는 본 발명의 일 실시예에 따라 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임을 사용하여 플렉서블 이더넷 데이터 프레임이 전송되는 개략적인 구조도이다. 도 9a 및 도 9b에 도시된 바와 같이, 100GE 이더넷 물리 인터페이스는 20개의 타임 슬롯으로 분할되고, 각 타임 슬롯은 5G이다. 40GE 이더넷 물리 인터페이스는 20개의 타임 슬롯으로 분할될 수 있고, 각 타임 슬롯은 2G이다. 물리 인터페이스 상에서 타임 슬롯 분할이 수행되는 때, 물리 인터페이스는 2개의 타임 슬롯, 8개의 타임 슬롯, 40개의 타임 슬롯 등으로 분할될 수 있고, 이는 본 발명의 이 실시예에서 제한되지 않는다. 설명을 위한 이 실시예의 예에서, 100GE 이더넷 인터페이스는 20개의 타임 슬롯으로 분할된다. 플렉서블 이더넷 데이터 프레임의, 하나의 타임 슬롯에 대응하는 서브프레임은 16383개의 64B/66B 코드 블록을 가지고, 20개의 타임 슬롯 내의 플렉서블 이더넷 데이터 프레임의 서브프레임은 20×16383=327660개의 64B/66B 코드 블록을 가진다. 플렉서블 이더넷 데이터 프레임의 기본 프레임은 상이한 타임 슬롯에서 플렉서블 이더넷 데이터 프레임의 서브프레임에 대해 인터리빙(interleaving) 및 스태킹(stacking)을 수행하여 획득될 수 있다. 구체적으로, 20개의 타임 슬롯 내의 플렉서블 이더넷 데이터 프레임의 서브프레임을 스태킹하는 것은 하나의 기본 프레임을 형성할 수 있고, 플렉서블 이더넷 데이터 기본 프레임의 각 타임 슬롯은 하나의 서브프레임에 대응한다. 예를 들어, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 첫 번째 내지 20번째 64B/66B 코드 블록은 각각 20개의 타임 슬롯 내의 서브프레임들의 오버헤드 코드 블록들이고, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 21번째 내지 40번째 64B/66B 코드 블록은 각각 20개의 타임 슬롯 내의 서브프레임들의 첫 번째 64B/66B 코드 블록들이다. 플렉서블 이더넷 데이터 프레임의 하나의 기본 프레임의 주기 길이는 100GE 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임 주기에서의 베어러 코드 블록의 길이와 동일하다. 따라서, 100GE 이더넷 물리 인터페이스 상의 하나의 물리 레이어 데이터 프레임은 플렉서블 이더넷 데이터 프레임의 하나의 기본 프레임을 포함할 수 있다. 100GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 20개의 레인에서, 각 레인은 플렉서블 이더넷 데이터 프레임의 하나의 기본 프레임의 하나의 타임 슬롯에 대응할 수 있다. 특히, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 첫 번째 64B/66B 코드 블록은 첫 번째 레인 상의 첫 번째 베어러 코드 블록의 위치에 분배되고, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 두 번째 64B/66B 코드 블록은 두 번째 레인 상의 첫 번째 베어러 코드 블록의 위치에 분배되고, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 세 번째 64B/66B 코드 블록은 세 번째 레인 상의 첫 번째 베어러 코드 블록의 위치에 분배되는 등이다.

선택적으로, 2개의 타임 슬롯 또는 40개의 타임 슬롯 내의 플렉서블 이더넷 데이터 프레임의 서브프레임들은 하나의 기본 프레임을 형성할 수 있다.

특정 구현 프로세스에서, 플렉서블 이더넷 데이터 프레임이 100GE 이더넷 물리 인터페이스 상에서 전송되는 때, 송신단은 플렉서블 이더넷 데이터 프레임을 이더넷 물리 인터페이스 상의 물리 레이어 데이터에 추가한다. 특히, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 첫 번째 64B/66B 코드 블록은 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 고정된 위치에서 구성될 수 있다. 예를 들어, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 첫 번째 64B/66B 코드 블록은 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 첫 번째 레인 상의 첫 번째 베어러 코드 블록의 위치에서 구성되고, AM은 첫 번째 베어러 코드 블록 앞에 삽입된다. 모든 레인의 AM1, AM2, ..., 및 AM20과 같은, 일련 번호는 AM들에 의해 식별될 수 있다. AM들은 20개의 병렬 전송 레인 상의 플렉서블 이더넷 데이터 프레임 상에서 동기화 및 정렬을 수행하는 데 사용되므로, 수신단이 AM을 검색하여 플렉서블 이더넷 데이터 프레임의 시작 위치를 결정한다. 송신단은 시분할 다중화에 의해 100GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 20 레인에 플렉서블 이더넷 데이터 프레임을, 64B/66B 코드 블록의 단위로, 분배한다. 따라서, 100GE 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 하나의 레인은 플렉서블 이더넷 데이터 프레임의 하나의 기본 프레임의 하나의 타임 슬롯에 대응한다. 20개의 레인을 사용하여 병렬로 전송되는 플렉서블 이더넷 데이터 프레임을 수신하는 때, 수신단은 64B/66B 코드 블록의 2-비트 동기화 헤더에 기초하여 각 레인 상에서 64B/66B 코드 블록 동기화를 구현한다. 그런 다음, 각 레인의 AM이 검색된다. 선택적으로, 각 레인의 AM은 64B/66B 코드 블록 동기화 없이 직접 검색될 수 있다. 각 레인의 AM은 모든 레인의 AM들을 동기화하고 락킹하기(lock) 위해, 레인의 일련 번호를 식별한다. 서로 상이한 레인 상의 플렉서블 이더넷 데이터 프레임의 도착 순서가 상이할 수 있고, 서로 다른 레인 상의 플렉서블 이더넷 데이터 프레임의 도착 순서가 비순차적일 수 있으며, 예를 들어, 두 번째 레인의 데이터 프레임은 첫 번째 레인의 데이터 프레임보다 더 먼저 도착한다. 따라서, 레인 지연 보상이 각 레인 상의 플렉서블 이더넷 데이터 프레임에 대해 수행되고, 레인들은 AM1, AM2, ..., 및 AM20에 따라 분류된다. 특히, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 시작 위치는 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 고정된 위치를 사용하여 결정된다. 예를 들어, 플렉서블 이더넷 데이터 프레임의 기본 프레임의 시작 위치는 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 첫 번째 베어러 코드 블록의 위치이다. AM은 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 첫 번째 베어러 코드 블록의 위치 앞에 삽입되기 때문에, 플렉서블 이더넷 데이터 프레임의 시작 위치는 AM을 사용하여 결정될 수 있다. 플렉서블 이더넷 데이터 프레임에서 동기화 및 정렬이 수행된 후 AM이 삭제될 수 있다. 데이터 복원 처리는 플렉서블 이더넷 데이터 프레임의 시작 위치에 따라 플렉서블 이더넷 데이터 프레임에 대해 수행된다.

구체적으로, 상이한 타임 슬롯들 내에서 플렉서블 이더넷 데이터 프레임의 서브프레임에 대한 인터리빙 및 스태킹을 수행하여 플렉서블 이더넷 데이터 프레임의 기본 프레임을 획득하는 것은 상기의 구현에 한정되지 않는다. 예를 들어, 40GE 이더넷 물리 인터페이스 상에서 전송되는 플렉서블 이더넷 데이터 프레임에 대해, 플렉서블 이더넷 데이터 프레임의 하나의 서브프레임의 주기 길이는 5461개의 64B/66B 코드 블록일 수 있고, 이에 대응하여, 하나의 기본 프레임의 주기 길이는 5461×12개의 64B/66B 코드 블록일 수 있다. 하나의 기본 프레임은 2개의 타임 슬롯, 8개의 타임 슬롯, 20개의 타임 슬롯, 40개의 타임 슬롯 등으로 분할될 수 있다.

본 발명의 이 실시예에서, 플렉서블 이더넷 데이터 프레임의 기본 프레임은 타임 슬롯 스태킹에 의해 획득되고, 플렉서블 이더넷 데이터 프레임의 시작 위치는 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 고정된 위치를 사용하여 지시된다. 따라서, 프레이밍 검색을 위한 플렉서블 이더넷 데이터 프레임 내의 고정된 비트를 정의할 필요 없이, 플렉서블 이더넷 데이터 프레임 내에서 신속한 프레이밍 검색이 수행될 수 있다.

본 발명의 이 실시예에서, 설명을 위해 플렉서블 이더넷 데이터 프레임의 서브프레임을 사용하여 기본 프레임만을 구성하는 것이 예로서 사용된다. 또한, 플렉서블 이더넷 데이터 프레임의 기본 프레임은 멀티프레임을 형성할 수 있다. 또한, 플렉서블 이더넷 데이터 프레임의 서브프레임이 직접 전송될 수 있다. 본 발명은 이에 한정되는 것은 아니다.

본 발명의 이 실시예에서, 설명을 위해 100GE 이더넷 물리 인터페이스와 40GE 이더넷 물리 인터페이스만이 예로서 사용되었지만, 본 발명은 이에 한정되지 않는다. 네트워크가 발전함에 따라, 네트워크에 400GE 이더넷 물리 인터페이스가 존재할 수 있다. 400GE 이더넷 물리 인터페이스에 대해, 본 발명의 기술적 솔루션이 또한 사용될 수 있다. 플렉서블 이더넷 데이터 프레임 내에서의 신속한 프레이밍 검색은 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임에서 AM을 사용하여 구현된다. 이는 여기서 다시 설명되지 않는다.

도 10은 본 발명의 일 실시예에 따른 코드 블록 데이터 스트림을 송신하는 방법의 예시적인 순서도이다. 도 10에 도시된 바와 같이, 방법은 다음의 단계들을 포함한다.

S1001. 코드 블록 데이터 스트림을 포함하는 m개의 제1 데이터 프레임을 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임에 추가한다.

특정 구현 프로세스에서, 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임의 베어러 코드 블록은 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 전달하는 데 사용된다. 특히, 제1 데이터 프레임은 주기적인 프레임 구조를 갖는 플렉서블 이더넷 데이터 프레임일 수 있고, 코드 블록은 64B/66B 코드 블록일 수 있다.

S1002. n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커를 사용하여 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 식별한다.

특히, 각 제1 데이터 프레임의 제1 코드 블록의 위치는 하나의 물리 레이어 데이터 프레임의 임의의 정렬 마커에 일대일 대응한다. 선택적으로, 적어도 2개의 제1 데이터 프레임의 제1 코드 블록의 위치는 임의의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 대응한다.

S1003. 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 송신하고, 여기서 m과 n은 1 이상의 정수이다.

구체적으로, 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임은 다중 레인으로 분할될 수 있고, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임은 다중 레인 상에서 병렬로 송신될 수 있다.

본 발명의 이 실시예에서, 코드 블록 데이터 스트림을 갖는 제1 데이터 프레임이 이더넷 물리 인터페이스를 사용하여 송신되는 때, 제1 데이터 프레임의 시작 위치를 식별하기 위해, 제1 데이터 프레임의 제1 코드 블록은 물리 레이어 데이터 프레임의 정렬 마커를 사용하여 식별된다. 따라서, 시스템 수신 측에 의해 제1 데이터 프레임 내에서 프레이밍을 수행하는 효율을 향상시키고, 제1 데이터 프레임의 오버헤드 비트를 감소시키며, 시스템 설계 복잡성을 감소시키기 위해, 제1 데이터 프레임 내에서 프레이밍 검색을 수행할 필요가 없다.

도 11은 본 발명의 일 실시예에 따른 코드 블록 데이터 스트림 수신 방법의 예시적인 순서도이다. 도 11에 도시된 바와 같이, 방법은 다음의 단계들을 포함한다.

S1101. 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임으로서, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 획득한다.

S1102. n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 따라 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 결정한다.

S1103. m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 첫 번째 코드를 시작 코드 블록으로서 사용하여 코드 블록 데이터 스트림에 대한 데이터 복원을 수행하며, 여기서 m 및 n은 1 이상의 정수이다.

구체적으로, m개의 제1 데이터 프레임 중 제1 코드 블록이 결정된 후, 각 제1 데이터 프레임의 제1 코드 블록은 제1 데이터 프레임의 시작 코드 블록으로서 사용되어 데이터 복원을 수행한다.

본 발명의 이 실시예에서, 코드 블록 데이터 스트림을 갖는 제1 데이터 프레임이 이더넷 물리 인터페이스를 사용하여 수신되는 때, 제1 데이터 프레임의 제1 코드 블록은 물리 레이어 데이터 프레임의 정렬 마커를 사용하여 결정되며, 제1 데이터 프레임의 제1 코드 블록은 시작 코드 블록으로 사용되어 코드 블록 데이터 스트림을 복원한다. 시스템 수신 측에 의해 제1 데이터 프레임 내에서 프레이밍을 수행하는 효율을 향상시키고, 제1 데이터 프레임의 오버헤드 비트를 감소시키며, 시스템 설계 복잡성을 감소시키기 위해, 제1 데이터 프레임 내에서 프레이밍 검색을 수행할 필요가 없다.

도 12는 본 발명의 일 실시예에 따른 코드 블록 데이터 스트림 송신 장치의 논리 구조를 개략적으로 도시한 도면이다. 도 12에 도시된 바와 같이, 송신 장치는 데이터 프레임 적재 모듈(1201), 위치 식별 모듈(1202), 및 송신 모듈(1203)을 포함한다.

데이터 프레임 적재 모듈(1201)은 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임에 코드 블록 데이터 스트림을 포함하는 m개의 제1 데이터 프레임을 추가하도록 구성된다.

위치 식별 모듈(1202)은 n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커를 사용하여 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 식별하도록 구성된다.

송신 모듈(1203)은 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 송신하도록 구성되며, 여기서 m 및 n은 1 이상의 정수이다.

본 발명의 이 실시예에서, 송신 장치가 이더넷 물리 인터페이스를 사용하여 코드 블록 데이터 스트림을 갖는 제1 데이터 프레임을 송신하는 때, 제1 데이터 프레임의 시작 위치를 식별하기 위해, 제1 데이터 프레임의 제1 코드 블록은 물리 레이어 데이터 프레임의 정렬 마커를 사용하여 식별된다. 따라서, 시스템 수신 측에 의해 제1 데이터 프레임 내에서 프레이밍을 수행하는 효율을 향상시키고, 제1 데이터 프레임의 오버헤드 비트를 감소시키며, 시스템 설계 복잡성을 감소시키기 위해, 제1 데이터 프레임 내에서 프레이밍 검색을 수행할 필요가 없다.

도 13은 본 발명의 일 실시예에 따른 코드 블록 데이터 스트림 수신 장치의 논리 구조를 개략적으로 도시한 도면이다. 도 13에 도시된 바와 같이, 수신 장치는 데이터 프레임 획득 모듈(1301), 위치 결정 모듈(1302), 및 데이터 스트림 복원 모듈(1303)을 포함한다.

데이터 프레임 획득 모듈(1301)은 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임으로서, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 갖는 n개의 물리 레이어 데이터 프레임을 획득하도록 구성된다.

위치 결정 모듈(1302)은 n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 따라 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 결정하도록 구성된다.

데이터 스트림 복원 모듈(1303)은 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드를 시작 코드 블록으로서 사용하여 코드 블록 데이터 스트림에 대한 데이터 복원을 수행하도록 구성되고, 여기서 m 및 n은 1 이상의 정수이다.

본 발명의 이 실시예에서, 수신 장치가 이더넷 물리 인터페이스를 사용하여 코드 블록 데이터 스트림을 갖는 제1 데이터 프레임을 수신하는 때, 제1 데이터 프레임의 제1 코드 블록은 물리 레이어 데이터 프레임의 정렬 마커를 사용하여 결정되며, 제1 데이터 프레임의 제1 코드 블록은 시작 코드 블록으로 사용되어 코드 블록 데이터 스트림을 복원한다. 시스템 수신 측에 의해 제1 데이터 프레임 내에서 프레이밍을 수행하는 효율을 향상시키고, 제1 데이터 프레임의 오버헤드 비트를 감소시키며, 시스템 설계 복잡성을 감소시키기 위해, 제1 데이터 프레임 내에서 프레이밍 검색을 수행할 필요가 없다.

도 14는 본 발명의 일 실시예에 따른 코드 블록 데이터 스트림을 송수신하는 시스템의 논리 구조를 개략적으로 도시한 도면이다. 도 14에 도시된 바와 같이, 시스템은 송신 장치(1401) 및 수신 장치(1402)를 포함한다.

송신 장치(1401)는 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임에 코드 블록 데이터 스트림을 포함하는 m개의 제1 데이터 프레임을 추가하고, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커를 사용하여 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 식별하며, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 송신하도록 구성된다.

수신 장치(1402)는 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임으로서, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 획득하고, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 따라 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 결정하며, m개의 제1 데이터 프레임들 중 각각의 제1 데이터 프레임의 제1 코드를 시작 코드 블록으로서 사용하여 코드 블록 데이터 스트림에 대한 데이터 복원을 수행하도록 구성되고, m 및 n은 1 이상의 정수이다.

코드 블록 데이터 스트림을 포함하는 제1 데이터 프레임이 이더넷 물리 인터페이스를 사용하여 전송되는 때, 이더넷 물리 인터페이스 상의 물리 레이어 데이터 프레임의 정렬 마커를 사용하여 제1 데이터 프레임의 시작 위치가 식별되므로, 수신단이 정렬 마커에 따라 제1 데이터 프레임의 시작 위치를 결정할 수 있다. 시스템 수신 측에 의해 제1 데이터 프레임 내에서 프레이밍을 수행하는 효율을 향상시키고, 제1 데이터 프레임의 오버헤드 비트를 감소시키며, 시스템 설계 복잡성을 감소시키기 위해, 제1 데이터 프레임 내에서 프레이밍 검색을 수행할 필요가 없다.

도 15는 본 발명의 일 실시예에 따른 컴퓨터 장치(1500)의 개략적인 구조도이다. 도 15에 도시된 바와 같이, 컴퓨터 장치(1500)는 프로세서(1501), 메모리(1502), 입/출력 인터페이스(1503), 통신 인터페이스(1504), 및 버스(1505)를 포함한다. 프로세서(1501), 메모리(1502), 입출력 인터페이스(1503), 및 통신 인터페이스(1504)는 버스(1505)를 사용하여 상호 통신 및 연결을 구현한다.

프로세서(1501)는 범용 CPU(Central Processing Unit), 마이크로 프로세서, ASIC (Application Specific Integrated Circuit), 또는 적어도 하나의 집적 회로일 수 있으며, 본 발명의 실시예들에서 제공되는 기술적인 솔루션을 구현하기 위해, 관련 프로그램을 실행하도록 구성된다.

메모리(1502)는 ROM(Read Only Memory), 정적 저장 장치, 동적 저장 장치, 또는 RAM(Random Access Memory) 일 수 있다. 메모리(1502)는 운영 체제 및 다른 애플리케이션 프로그램을 저장할 수 있다. 본 발명의 실시예들에서 제공된 기술적 솔루션이 소프트웨어 또는 펌웨어로 구현되는 때, 본 발명의 실시예들에서 제공되는 기술적 해결책을 구현하는 데 사용된 프로그램 코드는 메모리(1502)에 저장되고, 프로세서(1501)에 의해 실행된다.

입출력 인터페이스(1503)는 입력되는 데이터 및 정보를 수신하고, 연산 결과와 같은 데이터를 출력하도록 구성된다.

통신 인터페이스(1504)는 컴퓨터 디바이스(1500)와 다른 디바이스 또는 통신 네트워크 사이의 통신을 구현하기 위해, 트랜시버 장치, 예를 들어 트랜시버(이에 한정되지는 않음)를 사용한다.

버스(1505)는 컴퓨터 디바이스(1500)의 부분들(프로세서(1501), 메모리(1502), 입/출력 인터페이스(1503), 및 통신 인터페이스(1504) 등) 사이에서 정보를 전달하기 위해, 채널을 포함할 수 있다.

특정 구현 프로세스에서, 송신 장치는 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임에 코드 블록 데이터 스트림을 포함하는 m개의 제1 데이터 프레임을 추가하고, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커를 사용하여 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 식별하며, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 송신하기 위해, 프로세서(1501)를 사용하여 메모리(1502)에 저장된 코드를 실행하고, 여기서 m 및 n은 1 이상의 정수이다.

특정 구현 프로세스에서, 수신 장치는 통신 인터페이스(1504)를 사용하여 이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임으로서, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 n개의 물리 레이어 데이터 프레임을 획득하고, 수신 장치는 n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 따라 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 결정하기 위해, 프로세서(1501)를 사용하여 메모리(1502)에 저장된 코드를 실행하며, 수신 장치는 m개의 제1 데이터 프레임들 중 각각의 제1 데이터 프레임의 제1 코드를 시작 코드 블록으로서 사용하여 코드 블록 데이터 스트림에 대한 데이터 복원을 수행하고, 여기서 m 및 n은 1 이상의 정수이다.

컴퓨터 장치(1500)에 대해서는 프로세서(1501), 메모리(1502), 입출력 인터페이스(1503), 통신 인터페이스(1504), 및 버스(1505)가 도 15에서 도시되어 있고, 특정 구현 프로세스에서, 당업자는 컴퓨터 디바이스(1500)가 정상 동작을 구현하기 위해 요구되는 다른 디바이스를 더 포함한다는 것을 이해해야 한다는 것을 유의해야 한다. 또한, 당업자는, 특정 요건에 따라, 컴퓨터 디바이스(1500)가 또 다른 추가 기능을 구현하는 하드웨어 디바이스를 더 포함할 수 있음을 이해해야 한다. 게다가, 당업자는 컴퓨터 장치(1500)가 본 발명의 실시예를 구현하는 데 요구되는 장치만을 포함할 수 있고, 도 15에 도시된 모든 장치를 포함할 필요는 없음을 이해해야 한다.

당업자는 본 발명의 각 양태 또는 각 양태의 가능한 구현이 시스템, 방법, 또는 컴퓨터 프로그램 제품으로서 구체적으로 구현될 수 있음을 이해할 수 있다. 따라서, 본 발명의 각 양태 또는 각 양태의 가능한 구현은 하드웨어 전용 실시예, 소프트웨어 전용 실시예(펌웨어, 상주 소프트웨어 등을 포함), 또는 소프트웨어와 하드웨어의 조합을 갖는 실시예를 사용할 수 있으며, 이는 여기서 일률적으로 "회로", "모듈", 또는 "시스템"으로서 지칭된다. 또한, 본 발명의 각 양태 또는 각 양태의 가능한 구현은 컴퓨터 판독 가능 매체에 저장된 컴퓨터 판독 가능 프로그램 코드를 지칭하는 컴퓨터 프로그램 제품의 형태를 취할 수 있다.

컴퓨터 판독 가능 매체는 컴퓨터 판독 가능 신호 매체 또는 컴퓨터 판독 가능 저장 매체일 수 있다. 컴퓨터 판독 가능 저장 매체는 RAM(random access memory), ROM(read-only memory), EPROM(erasable programmable read only memory 또는 플래시 메모리), 광섬유, 또는 CD-ROM과 같이, 전자, 자기, 광, 전자기, 적외선, 또는 반도체 시스템, 디바이스, 또는 장치, 또는 이들의 임의의 적절한 조합을 포함하지만, 이에 제한되지 않는다.

컴퓨터의 프로세서가 컴퓨터 판독 가능 매체에 저장된 컴퓨터 판독 가능 프로그램 코드를 판독하여, 프로세서는 순서도의 각 단계 또는 단계들의 조합에서 특정된 기능 및 동작을 수행할 수 있다. 각 블록 또는 블록 다이어그램의 블록들의 조합에서 특정된 기능 및 동작을 구현하기 위한 장치가 생성된다.

모든 컴퓨터 판독 가능 프로그램 코드는 사용자 컴퓨터 상에서 실행될 수 있거나, 또는 일부는 독립 실행형 소프트웨어 패키지로서 사용자 컴퓨터 상에서 실행될 수 있거나, 또는 일부는 원격 컴퓨터 상에서 실행되는 동안 사용자의 컴퓨터 상에서 실행될 수 있거나, 또는 모든 코드는 원격 컴퓨터 또는 서버에서 실행될 수 있다. 일부 대체 구현 솔루션에서, 순서도의 각 단계 또는 블록도의 각 블록에 지정된 기능은 설명된 순서로 발생하지 않을 수 있음에 유의해야 한다. 예를 들어, 관련된 함수에 종속적인, 도면 내에서 2개의 연속적인 단계 또는 2개의 블록은 실질적으로 동시에 실질적으로 실행될 수 있거나, 또는 때때로 이들 블록은 역순으로 실행될 수 있다.

당업자는 본 명세서에 기재된 실시예들에서 설명된 예들과 결합하여, 유닛들 및 알고리즘 단계들이 전자 하드웨어 또는 컴퓨터 소프트웨어 및 전자 하드웨어의 조합에 의해 구현될 수 있음을 인식할 수 있다. 기능이 하드웨어 또는 소프트웨어에 의해 수행되는지는 기술적 솔루션의 특정 애플리케이션 및 설계 제약 조건에 따른다. 당업자는 각각의 특정 애플리케이션에 대해 설명된 기능을 구현하기 위해 상이한 방법을 사용할 수 있지만, 구현이 본 발명의 범위를 벗어나는 것으로 간주되어서는 안된다.

전술한 설명은 단지 본 발명의 특정 구현 예일 뿐이며, 본 발명의 보호 범위를 제한하려는 것은 아니다. 본 발명에 개시된 기술적 범위 내에서 당업자에 의해 용이하게 이해되는 임의의 변형 또는 치환은 본 발명의 보호 범위 내에 속한다. 따라서, 본 발명의 보호 범위는 청구 범위의 보호 범위를 따라야 한다.

전술한 내용은 본 발명의 예시적인 실시예에 불과하다. 당업자는 본 발명의 사상 및 범위를 벗어나지 않고 본 발명에 대한 다양한 수정 및 변형을 행할 수 있다.

Claims

이더넷(Ethernet) 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임에, 코드 블록 데이터 스트림을 포함하는 m개의 제1 데이터 프레임을 추가하는 단계,
상기 n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커를 사용하여 상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 식별하는 단계, 그리고
상기 코드 블록 데이터 스트림의 상기 m개의 제1 데이터 프레임을 가진 상기 n개의 물리 레이어 데이터 프레임을 송신하는 단계
를 포함하고,
m 및 n은 1 이상의 정수인,
코드 블록 데이터 스트림 송신 방법.
제1항에 있어서,
상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 일대일 대응하는,
코드 블록 데이터 스트림 송신 방법.
제1항에 있어서,
상기 m개의 제1 데이터 프레임 중 적어도 2개의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 대응하는,
코드 블록 데이터 스트림 송신 방법.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 코드 블록 데이터 스트림의 코드 블록은 64B/66B 코드 블록인,
코드 블록 데이터 스트림 송신 방법.
이더넷(Ethernet) 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임으로서, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 상기 n개의 물리 레이어 데이터 프레임을 획득하는 단계,
상기 n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 따라 상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 결정하는 단계, 그리고
상기 m개의 제1 데이터 프레임들 중 각각의 제1 데이터 프레임의 제1 코드를 시작 코드 블록으로서 사용하여 상기 코드 블록 데이터 스트림에 대한 데이터 복원을 수행하는 단계
를 포함하고,
m 및 n은 1 이상의 정수인,
코드 블록 데이터 스트림 수신 방법.
제5항에 있어서,
상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 일대일 대응하는,
코드 블록 데이터 스트림 수신 방법.
제5항에 있어서,
상기 m개의 제1 데이터 프레임 중 적어도 2개의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 대응하는,
코드 블록 데이터 스트림 수신 방법.
제5항 내지 제7항 중 어느 한 항에 있어서,
상기 코드 블록 데이터 스트림의 코드 블록은 64B/66B 코드 블록인,
코드 블록 데이터 스트림 수신 방법.
이더넷(Ethernet) 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임에 코드 블록 데이터 스트림을 포함하는 m개의 제1 데이터 프레임을 추가하도록 구성된 데이터 프레임 적재 모듈,
상기 n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커를 사용하여 상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 식별하도록 구성된 위치 식별 모듈, 그리고
상기 코드 블록 데이터 스트림의 상기 m개의 제1 데이터 프레임을 가진 상기 n개의 물리 레이어 데이터 프레임을 송신하도록 구성된 송신 모듈
을 포함하고,
m 및 n은 1 이상의 정수인,
코드 블록 데이터 스트림 송신 장치.
제9항에 있어서,
상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 일대일 대응하는,
코드 블록 데이터 스트림 송신 장치.
제9항에 있어서,
상기 m개의 제1 데이터 프레임 중 적어도 2개의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 대응하는,
코드 블록 데이터 스트림 송신 장치.
제9항 내지 제11항 중 어느 한 항에 있어서,
상기 코드 블록 데이터 스트림의 코드 블록은 64B/66B 코드 블록인,
코드 블록 데이터 스트림 송신 장치.
이더넷(Ethernet) 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임으로서, 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 상기 n개의 물리 레이어 데이터 프레임을 획득하도록 구성된 데이터 프레임 획득 모듈,
상기 n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 따라 상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 상기 제1 코드 블록의 위치를 결정하도록 구성된 위치 결정 모듈, 그리고
상기 m개의 제1 데이터 프레임들 중 각각의 제1 데이터 프레임의 제1 코드를 시작 코드 블록으로서 사용하여 상기 코드 블록 데이터 스트림에 대한 데이터 복원을 수행하도록 구성된 데이터 스트림 복원 모듈
을 포함하고,
m 및 n은 1 이상의 정수인,
코드 블록 데이터 스트림 수신 장치.
제13항에 있어서,
상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 일대일 대응하는,
코드 블록 데이터 스트림 수신 장치.
제13항에 있어서,
상기 m개의 제1 데이터 프레임 중 적어도 2개의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 대응하는,
코드 블록 데이터 스트림 수신 장치.
제13항 내지 제15항 중 어느 한 항에 있어서,
상기 코드 블록 데이터 스트림의 코드 블록은 64B/66B 코드 블록인,
코드 블록 데이터 스트림 수신 장치.
이더넷(Ethernet) 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임에 코드 블록 데이터 스트림을 포함하는 m개의 제1 데이터 프레임을 추가하고, 상기 n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커를 사용하여 상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치를 식별하며, 상기 코드 블록 데이터 스트림의 상기 m개의 제1 데이터 프레임을 가진 상기 n개의 물리 레이어 데이터 프레임을 송신하도록 구성된 송신 장치, 그리고
이더넷 물리 인터페이스 상의 n개의 물리 레이어 데이터 프레임으로서, 상기 코드 블록 데이터 스트림의 m개의 제1 데이터 프레임을 가진 상기 n개의 물리 레이어 데이터 프레임을 획득하고, 상기 n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 따라 상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 상기 제1 코드 블록의 위치를 결정하며, 상기 m개의 제1 데이터 프레임들 중 각각의 제1 데이터 프레임의 제1 코드를 시작 코드 블록으로서 사용하여 상기 코드 블록 데이터 스트림에 대한 데이터 복원을 수행하도록 구성된 수신 장치
를 포함하고,
m 및 n은 1 이상의 정수인,
코드 블록 데이터 스트림 송수신 시스템.
제17항에 있어서,
상기 m개의 제1 데이터 프레임 중 각각의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 일대일 대응하는,
코드 블록 데이터 스트림 송수신 시스템.
제17항에 있어서,
상기 m개의 제1 데이터 프레임 중 적어도 2개의 제1 데이터 프레임의 제1 코드 블록의 위치가, n개의 물리 레이어 데이터 프레임 중 하나의 물리 레이어 데이터 프레임의 하나의 정렬 마커에 대응하는,
코드 블록 데이터 스트림 송수신 시스템.
제17항 내지 제19항 중 어느 한 항에 있어서,
상기 코드 블록 데이터 스트림의 코드 블록은 64B/66B 코드 블록인,
코드 블록 데이터 스트림 송수신 시스템.