KR20180013629A - 다층 자성 박막 스택 및 이를 포함하는 데이터 저장 장치 - Google Patents

다층 자성 박막 스택 및 이를 포함하는 데이터 저장 장치 Download PDF

Info

Publication number
KR20180013629A
KR20180013629A KR1020160097585A KR20160097585A KR20180013629A KR 20180013629 A KR20180013629 A KR 20180013629A KR 1020160097585 A KR1020160097585 A KR 1020160097585A KR 20160097585 A KR20160097585 A KR 20160097585A KR 20180013629 A KR20180013629 A KR 20180013629A
Authority
KR
South Korea
Prior art keywords
layer
iron
magnetic
oxide
thickness
Prior art date
Application number
KR1020160097585A
Other languages
English (en)
Inventor
박완준
길준표
최원준
김국천
Original Assignee
에스케이하이닉스 주식회사
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사, 한양대학교 산학협력단 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160097585A priority Critical patent/KR20180013629A/ko
Publication of KR20180013629A publication Critical patent/KR20180013629A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H01L43/08—
    • H01L43/02—
    • H01L43/10—
    • H01L43/12—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Abstract

본 발명은 다층 자기 박막 스택 및 전자 장치에 관한 것이다. 본 발명의 일 실시예에 따른 전자 장치는, 정보 저장 요소로서 금속 산화물 층을 포함하는 터널링 장벽층, 상기 터널링 장벽층의 제 1 면 상의 자기 고정층, 및 상기 터널링 장벽층의 상기 제 1 면과 반대되는 제 2 면 상의 자기 자유층을 포함하는 자기 터널링 접합을 포함하는 전자 장치이다. 상기 자기 고정층 및 상기 자기 자유층 중 적어도 하나는, 상기 금속 산화물층과 접하는 제 1 면을 갖는 철(Fe) 층; 및 상기 철층의 상기 제 1 면과 반대되는 제 2 면에 접하는 코발트(Co) 층을 을 포함하는 이중 자성층 구조를 포함한다.

Description

다층 자성 박막 스택 및 이를 포함하는 데이터 저장 장치{Multi-layered magnetic thin film stack and data storage device having the same}
본 발명은 자성 구조체에 관한 것으로서, 더욱 상세하게는, 다층 자성 박막 스택 및 이를 포함하는 데이터 저장 장치에 관한 것이다.
자기 랜덤 액세스 메모리 (magnetic RAM 또는 MRAM)는 나노 자성체 특유의 스핀 의존 전도 현상에 기초한 거대 자기저항 효과 또는 터널링 자기저항 효과를 이용하는 비휘발성 자기 메모리 소자이다. 상기 MRAM은 다른 비휘발성 메모리 소자인 상변화 메모리 (PcRAM) 또는 저항성 메모리 (ReRAM)에 비하여 속도가 빠르고 반복 사용에 대한 내구성이 우수하여 차세대 메모리로서 최근 주목을 받고 있다.
상기 MRAM 소자의 실현을 위하여, 가장 활발히 연구되는 스핀 트랜스퍼 토크 자기 랜덤 액세스 메모리 (STT-MRAM)는 고속 동작과 우수한 전력 효율을 갖고, 고집적화가 가능하기 때문에 차세대 메모리 소자의 유력한 후보 소자로 여겨진다. 상기 STT-MRAM은, 일반적으로, 2 개의 자성 박막 사이에 한 개의 터널링 장벽층을 삽입한 구조를 갖는 자기 터널링 접합 (magnetic tunnel junction; MTJ) 구조를 갖는다. 상기 MTJ 구조에 있어서, 수직 자기 이방성(perpendicular magnetic anisotropy; 또는 PMA라 함)은 수평 자기 이방성 (in-plane magnetic anisotropy)에 비하여 자화 반전을 위한 스위칭 전류 밀도가 낮고, 부피 변화에 따른 영향이 작으며 셀간 분균일성이 적어 스케일 측면에서 높은 이점을 가질 뿐만 아니라 열적 안정성 측면에서도 이점을 갖는다. 따라서, 안정적인 PMA의 구현은 MRAM 소자의 실현을 위해 중요하다.
종래의 MTJ 구조에서는, Co, CoFe 또는 NiFe와 같은 자성 박막이 적용된다 상기 Co의 경우에는, 백금 또는 팔라듐과 같은 비자성 금속 박막과의 계면에서 유도되는 계면 이방성(interfacial anisotropy)를 이용하여 다중 박막의 형태로 MTJ를 구현하지만, 균일한 자성 특성의 확보가 어렵다. 상기 CoFe의 경우에는, MgO와의 계면에서 큰 자기 이방성을 얻을 수는 있지만 Co와 Fe의 합금화로 인하여 단위 부피당 자기 모멘트가 증가하기 때문에 쓰기 전류가 증가하는 문제점이 있다. 이러한 문제를 해결하기 위하여 최근 CoFeB와 같은 연자성 물질이 연구되고 있지만, 붕소의 첨가로 인한 스핀 분극의 감소로 인하여 결정 구조를 갖는 Co, CoFe 및 NiFe와 같은 자성 박막에 비하여 터널링 자기 저항의 손실이 발생한다. 또한, CoFeB 자성 박막을 적용한 MTJ의 계면에서 표면 이방 에너지가 붕소의 첨가로 인하여 감소하는 문제점이 발생한다. 이러한 단점은 수십 nm 이하의 크기로 메모리 셀을 제조시 소자 신뢰성이 약화되는 결과로 이어진다.
본 발명이 해결하고자 하는 과제는 큰 수직 자기 이방성을 가지면서도 쓰기 전류가 감소되고, 소자 신회성이 향상된 다층 자기 박막 스택을 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 다른 과제는 전술한 이점으로부터 신뢰성을 갖고 소모 전력이 저감된 메모리 동작을 구현하는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 다층 자기 박막 스택은, 금속 산화물 층; 상기 금속 산화물층과 접하는 제 1 면을 갖는 철(Fe) 층; 및 상기 철 층의 상기 제 1 면과 반대되는 제 2 면에 접하는 코발트(Co) 층을 포함한다. 상기 금속 산화물 층은, 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 타이타늄 산화물(TiO2), 알루미늄 질화물(AlN), 루테늄 산화물(RuO2), 스트론튬 산화물(SrO), 칼슘 산화물(CaO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 및 실리콘 산화물(SiO2) 중 어느 하나, 이의 혼합물 또는 이의 적층 박막을 포함할 수 있다.
상기 철 층의 상기 1 면에서는, 철의 3d 오비탈과 상기 금속 산화물 층의 산소의 2p 오비탈 사이의 혼성 결합이 이루어질 수 있다. 상기 철 층은 밀러 지수 (001) 방향의 텍스쳐 또는 우선 배향면을 갖도록 결정화된 단결정 또는 다결정의 결정 구조를 가질 수 있다. 또한, 상기 코발트 층은 상기 철 층을 따라 밀러 지수 (001) 방향의 텍스쳐 또는 우선 배향면을 갖도록 결정화된 단결정 또는 다결정의 결정 구조를 가질 수도 있다.
상기 철 층과 상기 코발트 층의 총 두께는 0.88 nm 내지 1.14 nm의 범위 내일 수 있다. 일 실시예에서, 상기 철 층의 두께는 0.52 nm 이상이고, 상기 코발트 층의 두께는 0.6 nm 이하일 수 있다. 또한, 상기 철 층의 두께(t1)는 상기 코발트 층의 두께(t2)보다 더 크고, 상기 철 층과 상기 코발트 층의 총 두께(t1 + t2)에 대한 상기 철 층의 두께(t1)의 비율(t1 / (t1+t2))은 0.69 이하의 범위 내일 수 있다.
일 실시예에서, 상기 다층 자기 박막 스택은, 상기 코발트 층의 하지에 씨드층을 더 포함할 수 있다. 상기 씨드층은 순차 형성된 탄탈륨 층/루테늄 층/탄탈륨 층의 적층 구조를 포함할 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 정보 저장 요소로서 금속 산화물 층을 포함하는 터널링 장벽층, 상기 터널링 장벽층의 제 1 면 상의 자기 고정층, 및 상기 터널링 장벽층의 상기 제 1 면과 반대되는 제 2 면 상의 자기 자유층을 포함하는 자기 터널링 접합을 포함한다.
일 실시예에서, 상기 자기 고정층 및 상기 자기 자유층 중 적어도 하나는, 상기 금속 산화물층과 접하는 제 1 면을 갖는 철(Fe) 층; 및 상기 철층의 상기 제 1 면과 반대되는 제 2 면에 접하는 코발트(Co) 층을 포함하는 이중 자성층 구조를 가질 수 있다. 상기 금속 산화물 층은, 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 타이타늄 산화물(TiO2), 알루미늄 질화물(AlN), 루테늄 산화물(RuO2), 스트론튬 산화물(SrO), 칼슘 산화물(CaO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 및 실리콘 산화물(SiO2) 중 어느 하나, 이의 혼합물 또는 이의 적층 박막을 포함할 수 있다.
상기 철 층의 상기 1 면에서는, 철의 3d 오비탈과 상기 금속 산화물 층의 산소의 2p 오비탈 사이의 혼성 결합이 이루어질 수 있다. 상기 철 층은 밀러 지수 (001) 방향의 텍스쳐 또는 우선 배향면을 갖도록 결정화된 단결정 또는 다결정의 결정 구조를 가질 수 있다.
상기 코발트 층은 상기 철 층을 따라 밀러 지수 (001) 방향의 텍스쳐 또는 우선 배향면을 갖도록 결정화된 단결정 또는 다결정의 결정 구조를 가질 수 있다. 상기 철 층과 상기 코발트 층의 총 두께는 0.88 nm 내지 1.14 nm의 범위 내일 수 있다. 상기 철 층의 두께는 0.52 nm 이상이고, 상기 코발트 층의 두께는 0.6 nm 이하일 수 있다.
상기 철 층의 두께(t1)는 상기 코발트 층의 두께(t2)보다 더 크고, 상기 철 층과 상기 코발트 층의 총 두께(t1 + t2)에 대한 상기 철 층의 두께(t1)의 비율(t1 / (t1+t2))은 0.69 이하의 범위 내일 수 있다. 상기 전자 장치는, 상기 코발트 층의 하지에 씨드층을 더 포함할 수 있다. 상기 씨드층은 순차 형성된 탄탈륨 층/루테늄 층/탄탈륨 층의 적층 구조를 포함할 수 있다.
본 발명의 실시예에 따르면, 금속 산화물 층과 철 층이 직접 접하고, 철 층에 코발트 층(21)을 추가 적층하여 서로 구별된 층 구조의 이중 자성 층 구조로 자성층을 제공함으로써, 철 층과 금속 산화물 층에 의한 표면 자기 이방성을 최대화하고, 철의 벌크 이방성을 완화하면서 철과 코발트의 합금화로 인한 자기 모멘트의 과도한 증가를 억제하여, 최적의 수직 자기 이방성을 구현한 다층 자기 박막 스택을 제공할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 전술한 이중 자성 층 구조를 포함하는 자기 터널링 접합을 이용함으로써, 신뢰성을 갖고 소모 전력이 저감된 메모리 동작을 구현하는 전자 장치가 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 소자의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 자기 메모리 소자의 메모리 셀 어레이의 회로도이다.
도 3a 및 도 3b는 본 발명의 다양한 실시예들에 따른 다층 자기 박막 스택을 도시하는 단면도들이다.
도 4a 및 도 4b는 본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 메모리 셀들의 구조를 도시하는 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 이중 자성 층 구조(도 1의 20, Fe 층(두께 t1 = 0.65 nm임)/Co 층(두께 t2 = 0.36 nm임))의 자기적 특성을 나타내는 그래프들이다.
도 6은 본 발명의 일 실시예에 따른 이중 자성 층 구조(철 층(두께 t1)/Co 층(두께 t2))의 총 두께(t1+t2)를 고정한 상태에서, 총 두께(t1+t2)에 대한 철 층의 두께(t1)의 비율(t1 / (t1+t2))에 따른 포화자화(Ms)의 변화를 나타내는 그래프이다.
도 7은 본 발명의 실시예에 따른 이중 자성층 구조의 어닐링 온도에 따른 M-H 루프 변화를 평가한 그래프이다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 이중 자성층 구조의 두께에 따른 자기 이방성 에너지 및 표면 자기 이방성 에너지의 변화를 나타내는 그래프들이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 고상 디스크를 포함하는 정보 저장 장치를 도시하는 블록도이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템을 도시하는 블록도이다.
도 12는 본 발명의 다른 실시예에 따른 데이터 저장 장치를 도시하는 블록도이다.
도 13은 본 발명의 일 실시예에 따른 자기 메모리 소자 및 이를 포함하는 컴퓨팅 시스템을 도시하는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다 (comprise)" 및/또는 "포함하는 (comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역 또는 부분을 다른 영역 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역 또는 부분을 지칭할 수 있다.
또한, 어떤 층이 다른 층 "상에" 형성 또는 배치되어 있다라고 하는 경우에, 이들 층들 사이에 중간층이 형성되거나 배치될 수 있다. 이와 유사하게, 어떤 재료가 다른 재료에 인접한다고 하는 경우에도 이들 재료들 사이에 중간 재료가 있을 수 있다. 반대로, 층 또는 재료가 다른 층 또는 재료 상에 "바로" 또는 "직접" 형성되거나 배치된다 라고 하는 경우 또는 다른 층 또는 재료에 "바로" 또는 "직접" 인접 또는 접촉된다고 하는 경우에는, 이들 재료 또는 층들 사이에 중간 재료 또는 층이 없다는 것을 이해하여야 한다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다.
본 명세서에서, "기판"이라는 용어는 실리콘, 실리콘-온-절연체 (SOI) 또는 실리콘-온-사파이어 (SOS)와 같은 벌크형 기저 구조체에 한정되지 않으며, 층 구조, 도핑되거나 도핑되지 않은 층 구조, 변형된(strained) 층 구조일 수 있다. 또한, "기판"은 반도체 재료에 한정되는 것은 아니며, 비반도체층도 지칭할 수 있다. 또한, 상기 반도체란 용어는 실리콘계 재료에 한정되지 않으며, 탄소계, 폴리머, 또는 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료 또는 혼합 반도체 재료를 포함할 수 있으며, 2 성분계 이상의 다성분계 재료를 제한 없이 지칭한다. 마찬가지로, 상기 비반도체란 용어도 절연성 세라믹 재료, 금속 재료 또는 폴리머 재료를 지칭할 수 있으며, 이들 예에 한정되지 않는다.
하기의 개시 사항 중 자기 메모리 소자는 서로 다른 층들을 가질 수 있다. 자기 터널링 접합은, 전형적으로 자기 고정층과 자기 자유층 사이에 협지된 자기 터널링 장벽층을 포함한다. 자기 고정층(magnetic finned layer)은 기준 층(reference layer), 경화 자기 층(hard magnetic layer) 또는 자기 고착층(magnetic fixed layer)이라고 지칭될 수 있으며, 자기 자유층(magnetic free layer)은 정보 저장층(information storing layer)으로서, 자기 피닝층(magnetic piining layer) 또는 연화 자기 층(soft magnetic layer)라고 지칭될 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 소자의 블록도이다.
도 1을 참조하면, 자기 메모리 소자는 메모리 셀 어레이(1), 행 디코더(2), 열 선택 회로(3), 읽기/쓰기 회로(4), 및 제어 로직(5)을 포함할 수 있다. 메모리 셀 어레이(1)는 복수의 워드라인들 및 복수 개의 비트라인들을 포함하며, 상기 워드라인들과 비트라인들이 교차하는 지점들에 메모리 셀들이 결합될 수 있다. 메모리 셀 어레이(1)의 구성은 도 2를 참조하여 상세히 후술된다.
행 디코더(2)는 상기 워드라인들을 통해 메모리 셀 어레이(1)와 연결될 수 있다. 행 디코더(2)는 외부에서 입력된 어드레스를 디코딩하여 복수의 워드라인들 중 하나를 선택할 수 있다. 열 선택 회로(3)는 비트라인들을 통해 메모리 셀 어레이(1)와 연결되며, 외부에서 입력된 어드레스를 디코딩하여 복수의 비트라인들 중 하나를 선택할 수 있다. 열 선택 회로(3)에서 선택된 비트라인은 읽기/쓰기 회로(4)에 연결될 수 있다.
읽기/쓰기 회로(4)는 제어 로직(5)의 제어에 따라 선택된 메모리 셀을 액세스하기 위한 바이어스 신호를 비트라인에 인가할 수 있다. 예를 들면, 읽기/쓰기 회로(4)는 입력되는 데이터를 메모리 셀에 기입하거나 판독하기 위하여 선택된 비트라인에 비트라인 전압을 인가할 수 있다.
제어 로직(5)은 외부 회로에서 수신된 명령(command) 신호에 따라, 자기 메모리 소리를 제어하는 제어 신호들을 출력할 수 있다. 제어 로직(5)에서 출력된 제어 신호들은 읽기/쓰기 회로(4)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 자기 메모리 소자의 메모리 셀 어레이(1)의 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(1)는 복수의 제 1 도전 라인들, 제 2 도전 라인들, 및 메모리 셀들(MC)을 포함할 수 있다. 상기 제 1 도전 라인들은 워드라인들(WL)일 수 있고, 상기 제 2 도전 라인들은 비트라인들(BL)일 수 있다. 메모리 셀들(MC)은 2 차원적으로 또는 3 차원적으로 배열될 수 있다. 메모리 셀들(MC)은 각각은 서로 교차하는 워드라인들(WL)과 비트라인들(BL) 사이에 연결될 수 있다. 워드라인들(WL)의 각각은 복수의 단위 메모리 셀들(MC)을 연결할 수 있다. 비트라인들(BL)의 각각은 하나의 워드라인(WL)에 의해 연결된 메모리 셀들(MC)의 각각에 연결될 수 있다. 이에 따라, 하나의 워드라인(WL)에 의해 연결된 메모리 셀들(MC)의 각각은 비트라인들(BL)의 각각에 의해, 도 1을 참조하여 설명한, 읽기/쓰기 회로(4)에 연결될 수 있다.
메모리 셀들(MC)의 각각은 메모리 소자(ME) 및 선택 소자(SE)를 포함할 수 있다. 메모리 셀(ME)은 비트라인(BL)과 선택 소자(SE) 사이에 연결될 수 있고, 선택 소자(SE)는 메모리 셀(ME)과 워드라인(WL) 사이에 연결될 수 있다. 메모리 소자(ME)는 인가되는 전기적 펄스에 의해 두 가지 저항 상태로 스위칭될 수 있는 가변 저항 소자로서 동작할 수 있다.
일 실시예에 따르면, 메모리 셀들(ME)은 각 메모리 셀을 통과하는 전류에 의한 스핀 전달 과정을 이용하여 이의 전기적 저항이 변화될 수 있는 다층 자기 박막 스택을 갖도록 형성될 수 있다. 단위 메모리 셀(ME)은 자기-저항(magnetoresistance) 특성을 나타낸다. 메모리 셀들(ME)은 적어도 하나의 강자성 물질들 및/또는 적어도 하나의 반강자성 물질들을 포함할 수 있다.
선택 소자(SE)는 메모리 셀(ME)을 지나는 전하의 흐름을 선택적으로 제어하도록 구성될 수 있다. 예를 들면, 선택 소자(SE)는 트랜지스터일 수 있다. 이 경우, 1TR-1MTJ 구성의 메모리 셀이 제공될 수 있다. 트랜지스터(TR)의 게이트는 제 1 배선, 예를 들면, 워드라인에 전기적으로 결합될 수 있다. 메모리 셀(ME)의 타 단부는, 비트라인에 연결될 수 있다. 상기 트랜지스터는 선택 소자의 비제한적 예이며, 전계효과트랜지스터 또는 바이폴라 트랜지스터일 수 있다. 다른 실시예에서, 선택 소자(SE)는, PN 접합 다이오드(DI)를 포함할 수 있다. 와 함께 또는 이를 대체하여, 워드라인(WL)과 비트라인(BL)의 전위 차에 따른 셀 선택성을 얻을 수 있는 여하의 다이오드일 수 있으며, 그 극성이 반전된 다이오드, 또는 단방향 스위칭과 같은 구동 방식을 위하여 양방향 정류 특성을 갖는 양방향 다이오드일 수 있다.
선택 소자(SE)는 메모리 소자의 고용량화, 온 전류의 향상, 또는 멀티 비트 구동을 위하여, 셀 선택성을 제공하기 위한 다양한 선택 소자가 적용될 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 전술한 트랜지스터 또는 다이오드계 스위칭 소자와 함께 또는 이를 대체하는 오보닉(Ovonic) 스위칭 효과, 양자 효과, 또는 나노 크기 현상을 이용한 자기 메모리 셀 자체의 셀 선택성 또는 다른 회로 요소에 의해 셀 선택성을 확보함으로써 선택 소자 자체가 생략될 수도 있다.
도 3a 및 도 3b는 본 발명의 다양한 실시예들에 따른 다층 자기 박막 스택(50A, 50B)을 도시하는 단면도들이다.
도 3a를 참조하면, 다층 자기 박막 스택(50A)은, 기판(10) 상에 형성된 코발트(Co) 층(21), 코발트층(21) 상의 철(Fe) 층(22) 및 철 층(22) 상의 금속 산화물 층(30)을 포함한다. 코발트 층(21)과 철 층(22)은 이들 사이에 다른 층이 개재되지 않고 서로 자기적으로 결합된 이중 자성층 구조(20)를 형성한다.
금속 산화물 층(30)은 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 타이타늄 산화물(TiO2), 루테늄 산화물(RuO2), 스트론튬 산화물(SrO), 칼슘 산화물(CaO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 및 실리콘 산화물(SiO2) 중 어느 하나, 이의 혼합물 또는 이의 적층 박막일 수 있다. 바람직하게는, 금속 산화물 층(20)은 하지의 철 층(22)에 강한 표면 자기 이방성을 강한 (001) 면이 형성될 수 있도록 하는 마그네슘 산화물 층일 수 있다. 상기 마그네늄 산화물 층은 하지의 철 층(22)에 대하여 밀러 지수 (001) 방향의 텍스쳐 또는 우선 배향면을 갖는 단결정 또는 다결정의 결정 구조를 가질 수 있다.
철 층(22)은 금속 산화물 층(30)과 접하는 제 1 면(22S1)을 갖는 층이다. 철 층(22)의 적어도 제 1 면(22S1)은 순수한 철을 포함하며, 제 1 면(22S1)에서, 철의 3d 오비탈과 금속 산화물 층(30)의 산소의 2p 오비탈 사이의 혼성 결합이 이루어진다. 상기 혼성 결합은 철과 산소 사이에서만 이뤄지고 다른 불순물의 개재가 없으므로 상기 혼성 결합으로 유도되는 철 층(22)과 금속 산화물 층(30) 사이의 표면 이방성 에너지를 최대화할 수 있다. 일반적으로, MgO 층/Fe 층 사이에서 유도되는 표면 이방성 에너지는 이론적으로 MgO 층/Co 층 사이에서 유도되는 표면 이방성 에너지보다 약 1.6배 더 크므로 이를 MTJ 구조에 적용하면 코발트(Co)가 철(Fe)과 함께 혼재하는 MgO 층/CoFe 층 또는 MgO 층/CoFeB 층 대비 더 큰 표면 이방성 에너지에 기인하는 높은 PMA를 얻을 수 있는 기초가 된다.
본 발명의 실시예에 따르면, 코발트 층(21)이 금속 산화물 층(30)과 접하는 철 층(22)의 제 1 면(22S1)과 반대되는 하지의 제 2 면(22S2) 상에 배치되며, 이로써, 다층 자기 박막 스택은 코발층 층(21)과 철 층(22)의 이중 자성 층 구조(20)를 갖는다. 철 층(22)만으로 자성층을 구성하는 경우, 철의 큰 벌크 이방성으로 인하여 PMA의 구현이 어려울 뿐만 아니라 높은 포화 자화(saturation magnetization; Ms)로 인하여 쓰기 전류의 증가를 초래할 수 있다. 그러나, 본 발명의 실시예에 따르면, 자기 층이 철 층(22)과 코발트 층(21)으로 분할된 2 중 자성 층 구조(20)를 가지므로, 이들 금속들 사이의 혼합에 의한 합금화가 억제 및 최소화되기 때문에, 철과 코발트의 합금화로 인한 자기 모멘트의 과도한 증가가 억제될 수 있다. 그 결과, 본 발명의 실시예에 따른 이중 자성 층 구조(20)는 최적의 수직 자기 이방성을 구현하면서, 동시에, 이중 자성 층 구조의 자기 스위칭을 위한 에너지를 절감시켜 저전력 비휘발성 메모리 소자를 구현할 수 있다.
본 발명의 실시예에 따른 이중 자성 층 구조(20)의 수직 자화 특성이 계면 효과에 기인하므로, 이중 자성 층 구조(20)의 총 두께가 제한될 수 있다. 일 실시예에서, 철 층(22)의 두께(t1)과 코발트 층(21)의 두께(t2)의 총 합은 0.88 nm 내지 1.14 nm의 범위 내일 수 있다. 이중 자성 층 구조(20)의 두께가 1.14 보다 더 증가하면, 벌크 이방성의 발현으로 자화 방향이 평면과 수평인 방향으로 바뀌게 된다. 또한, 이중 자성 층 구조(20)의 두께가 0.88 nm 미만인 경우에는 연속적인 자성 층의 형성이 어려울 수 있다.
일 실시예에서, 철 층(22)의 두께(t1)는 0.52 nm 이상이고, 코발트 층(21)의 두께(t2)는 0.6 nm 이하일 수 있다. 철 층(22)의 두께가 0.52 nm 미만인 경우에는 철 층(22)이 너무 얇아, 철 층(22)과 금속 산화물층(30) 사이에 안정된 계면을 얻기 어려우며, 그 결과, 계면 이방성에 기초한 수직 자기 이방성을 얻기 어렵다. 코발트 층(21)의 두께(t2)가 0.6 nm를 초과하는 경우에도 이중 자성 층 구조(20)의 두께가 증가하고 상대적으로 철 층(22)의 두께가 감소되면서 수직 자기 이방성을 얻기 어렵다. 일 실시예에서, 철 층(22)의 두께(t1)는, 코발트 층(21)의 두께(t2)보다 더 크고, 이중 자성 층 구조(20)의 두께(t1 + t2) 대비 0.69 이하의 범위 내일 수 있다. 해당 수치 범위에서, 종래의 CoFe 합금 자성 박막의 수직 이방성 구현을 위한 조성 비율과 유사한 수치를 갖도록 함으로써, 철 층(22)과 코발트 층(21)을 서로 분리하여, 철 층(22)과 금속 산화물 층(30)만의 계면을 형성하게 된다. 또한 실시예를 통하여 코발트 층(21)와 철 층(22)의 각자의 우수한 자기적 기능을 독립적으로 발현시키고 각 층의 두께를 변화시킴으로써 소정의 이중 자성 층 구조(20)의 수직 자화 특성을 개선시킬 수 있다.
도 3b를 참조하면, 다층 자기 박막 스택(50B)은 기판(10) 상에 이중 자성 층 구조(20)의 균일한 성장을 위한 씨드층(15)을 더 포함할 수 있다. 씨드층(15)은 금 층, 구리 층, 파라듐 층, 백금 층, 루테늄 층, 탄탈륨 층 또는 이의 2 이상의 다층 적층체를 포함할 수 있다. 상기 다층 적층체로서의 씨드층(15)은 제 1 금속의 단일층(monolayer)과 제 1 금속과 다른 제 2 금속의 단일층(monolayer)의 단순 적층체이거나 이들 금속 층들을 교번하여 형성된 초격자 구조를 가질 수도 잇다. 씨드층(15)의 두께는 0.2 nm 내지 10 nm 의 범위 내일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 씨드층(15)은 기판(10) 상에 순차대로 형성되는 탄탈륨 층(11)/루테늄 층(12)/탄탈륨 층(13)을 포함할 수 있다. 상기 3 중 구조의 씨드층은 이중 자성 층 구조의 밀러 지수 (001) 방향으로의 결정화에 도움을 줄 수 있다.
다층 자기 박막 스택(100B)은 금속 산화물 층(30) 상에 보호층(40)을 더 포함할 수 있다. 보호층(40)은, 비제한적 예로서, 로듐(Rh), 하프늄(Hf), 파라듐(Pd), 탄탈륨(Ta), 오스뮴(Os), 게르마늄(Ge), 이리듐(Ir), 금(Au), 및 은(Ag) 중 어느 하나 또는 이들의 합금을 포함하는 비자성층일 수 있다.
도 4a 및 도 4b는 본 발명의 다양한 실시예에 따른 비휘발성 메모리 소자의 메모리 셀들(1000A, 1000B)의 구조를 도시하는 단면도들이다.
도 4a를 참조하면, 일 실시예에 따른 메모리 셀(1000A)은 제 1 전극(EL1), 예를 들면, 하부 전극과 제 2 전극(EL2), 예를 들면, 상부 전극 사이에 자기 터널링 접합(100A)을 포함한다. 자기 터널링 접합(100A)은, 터널링 장벽층(110), 터널링 장벽층(110)의 제 1 면(110a) 상의 자기 고정층(120), 및 터널링 장벽층 (110)의 제 2 면(110b) 상의 자기 자유층(130)을 포함한다. 단방향 화살표(A)는 자기 고정층(120)이 고정 자화된 것을 나타내며, 양방향 화살표(B)는 자기 자유층(130)이 자기 고정층(120)의 자화 방향에 대하여 평행하게 자화되거나 역평행하게 자화될 수 있는 가역적 자기 상태를 가질 수 있음을 나타낸다. 일 실시예에서, 자기 자유층(130)의 자화 방향의 변경은 비제한적 예로서, 자기 터널링 접합(MTJA, MTJB)을 따라 흐르는 스핀 토크를 갖는 터널링 전류의 방향을 제어하여 달성될 수 있다.
터널링 장벽층 (110)은, 도 3a을 참조하여 개시된 금속 산화물 층(30), 예를 들면, 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 타이타늄 산화물(TiO2), 루테늄 산화물(RuO2), 스트론튬 산화물(SrO), 칼슘 산화물(CaO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 및 실리콘 산화물(SiO2) 중 어느 하나, 이의 혼합물을 포함하는 층 또는 2 이상의 층들이 적층된 적층 박막일 수 있다. 바람직하게는, 터널링 장벽층(110)은 인접하는 철 층(132)에 강한 표면 자기 이방성을 갖는 (001) 면이 형성될 수 있도록 하는 NaCl 타입의 마그네슘 산화물 층일 수 있다. 상기 마그네슘 산화물 층은 밀러 지수 (001) 방향의 텍스쳐 또는 우선 배향면을 갖는 단결정 또는 다결정의 결정 구조를 가질 수 있다.
자기 고정층(120)은 적합한 강자성체 층을 포함할 수 있다. 상기 강자성체 층은, 예를 들면, Fe, Ni 또는 Co를 주성분으로 하는 합금, 더욱 구체적인 예로는, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금 또는 Co-Fe 합금을 포함할 수 있다. 이들 합금들은 예시적일 뿐 본 발명이 이에 의해 한정되는 것은 아니다. 예를 들면, 상기 주성분 외에 비자성 금속인 지르코늄(Zr), 로듐(Rh), 하프늄(Hf), 탄탈륨(Ta), 오스뮴(Os), 게르마늄(Ge), 이리듐(Ir), 금(Au), 실리콘(Si), 또는 은(Ag)가 첨가되어 합금화될 수 있으며, 붕소와 같은 불순물이 도핑된 CoFeB와 같은 합금일 수도 있다. 또한, 강자성체 층은 전술한 재료들의 복합 화합물일 수 있으며, 단일 층에 한정되지 않고 2 층 이상의 적층 구조를 가질 수도 있다.
다른 실시예에서, 자기 고정층(120)은, 서로 다른 종류의 자성체 층들, 예를 들면, 강자성체 층 또는 반강자성체 층의 적층체, 또는 자성체 층과 비자성층의 적층체를 포함할 수 있다. 상기 반강자성체는, 예를 들면, PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 중 어느 하나 또는 2 이상을 포함할 수 있다. 상기 비자성체는 지르코늄(Zr), 로듐(Rh), 하프늄(Hf), 탄탈륨(Ta), 오스뮴(Os), 게르마늄(Ge), 이리듐(Ir), 금(Au), 실리콘(Si), 또는 은(Ag)일 수 있다. 이들 재료들은 예시적일 분 본 발명이 이에 한정되는 것은 아니다. 자기 고정층(120)은 전술한 서로 다른 종류의 제 1 자성체 층과 제 2 자성체 층이 층간 교환 결합되어 복합 자기 구조층을 형성함으로써, 큰 자기 터널 저항 효과와 향상된 열적 안정성을 가지는 합성 페리 자성층 (synthetic ferri-magnetic layer) 또는 합성 반강자성층(synthetic anti-ferro-magnetic layer)을 구현할 수도 있다. 특히, 상기 합성 페리 자성층의 구현은 자기 터널링 접합을 이용한 메모리 소자의 스핀-전달 스위칭의 저전력화 및 초고집적화를 위하여 바람직하다.
자기 자유층(230)은 철 층(132) 및 코발트 층(131)을 포함하는 이중 자성층 구조를 가질 수 있다. 철 층(132)은 터널링 장벽층(110)과 순수한 철 원소만이 직접 접촉하는 제 1 면(132S1)을 포함하며, 철 층(132)의 제 2 면(132S2) 상에는 코발트 층(131)이 형성된다. 철 층(132)의 제 1 면(132S1)에서, 철의 3d 오비탈과 터널링 장벽층(110)의 산소의 2p 오비탈 사이의 열처리에 의해 혼성 결합이 형성된다. 상기 혼성 결합은 철과 산소 사이에서만 이뤄지고 다른 불순물의 개재가 없으므로 상기 혼성 결합으로 유도되는 철 층(22)과 금속 산화물 층(30) 사이의 표면 이방성 에너지가 최대화될 수 있다.
코발트 층(131)은 철 층(132)의 두께를 감소시키면서 코발트 층(131)으로 분할된 이중 자성 층 구조를 제공한다. 이중 자성 층 구조는 철과 코발트 사이의 혼합에 의한 합금화를 억제 및 최소화함으로써, 철과 코발트의 합금화로 인한 자기 모멘트의 과도한 증가를 억제한다. 그 결과, 본 발명의 실시예에 따른 이중 자성 층 구조를 갖는 자기 자유층(230)은 최적의 수직 자기 이방성을 구현하면서, 동시에, 자기 자유층(230)의 자기 스위칭을 위한 에너지를 절감시켜 저전력 비휘발성 메모리 소자를 구현할 수 있다.
자기 자유층(130)의 계면 효과에 의한 수직 자화 특성을 향상시키기 위해, 전술한 것과 같이, 철 층(132)의 두께(t1)과 코발트 층(131)의 두께(t2)의 총 합은 0.88 nm 내지 1.14 nm의 범위 내일 수 있다. 또한, 일 실시예에서, 철 층(132)의 두께(t1)는 0.52 nm 이상이고, 코발트 층(131)의 두께(t2)는 0.6 nm 이하일 수 있으며, 이 범위 내에서 안정된 계면과 수직 자기 이방성을 얻을 수 있다. 또한, 철 층(132)의 두께(t1)는, 코발트 층(131)의 두께(t2)보다 더 크고, 상기 이중층의 두께(t1 + t2) 대비 0.69 이하의 범위 내일 수 있다.
일 실시예에서, 도시하지는 않았지만, 코발트 층(131)과 제 2 전극(EL2) 사이에는, 씨드층(도 3b의 15 참조)이 더 형성될 수도 있다. 상기 씨드층은 도 3b를 참조하여 설명한 것과 같이, 금속의 단일층, 또는 서로 다른 금속의 다층 적층체일 수 있다. 또한, 상기 다층 적층체는 초격자 구조를 가질 수도 있다. 일 실시예에서, 상기 씨드층 자체가 제 2 전극(EL2)으로 사용될 수도 있다.
또 다른 실시예에서, 코발트 층(131)과 제 2 전극(EL2) 사이에, 보호층(도 1b의 40 참조)이 더 형성될 수도 있다. 일 실시예에서, 제 2 전극(EL2)이 상기 보호층에 의해 제공될 수도 있다.
다른 실시예에서, 도시하지는 않았지만, 자기 자유층(130) 상에 다른 터널링 장벽층과 자기 고정층을 추가적으로 적층하여 자기 자유층(130)을 사이에 두고 2 개의 자기 고정층이 대향 배치된 대칭적인 자기 터널링 접합이 제공될 수도 있다. 이러한 대칭적 자기 터널링 접합에서 프로그래밍 및 삭제를 위한 전류의 방향은 단방향이 될 수 있는 이점이 있다.
도 4b를 참조하면, 메모리 셀(1000B)은, 도 4a의 메모리 셀(1000A)과 동일하게, 제 1 전극(EL1), 예를 들면, 하부 전극과 제 2 전극(EL2), 예를 들면, 상부 전극 사이에 자기 터널링 접합(100B)을 포함한다. 자기 터널링 접합(100B)은, 터널링 장벽층(110), 터널링 장벽층(110)의 제 1 면(110a) 상의 자기 고정층(120), 및 터널링 장벽층 (110)의 제 2 면(110b) 상의 자기 자유층(130)을 포함한다. 단방향 화살표(A)는 자기 고정층(12)이 수직 방향으로 고정 자화된 것을 의미하며, 양 방향 화살표(B)는 자기 자유층(130)이 수직 방향으로 평행하게 자화되거나 역평행하게 자화될 수 있는 가역적인 자기적 상태를 가짐을 나타낸다.
자기 고정층(120)은 철 층(122) 및 코발트 층(121)을 포함하는 이중 자성 층 구조를 가질 수 있다. 철 층(122)은 터널링 장벽층(110)과 순수한 철 원소만이 직접 접촉하는 제 1 면(122S1)을 포함하며, 철 층(122)의 제 2 면(122S2) 상에는 전체 철 층(122)의 두께를 분할하는 코발트 층(121)이 형성된다. 철 층(122)의 제 1 면(122S1)에서, 전술한 것과 같이 철의 3d 오비탈과 터널링 장벽층(110)의 산소의 2p 오비탈 사이의 열처리에 의해 혼성 결합이 형성된다. 철 층(122)과 코발트 층(131)의 이중 자성 층 구조에 의해 수직 자화된 자기 고정층(120)이 제공될 수 있다.
자기 고정층(130)의 계면 효과에 의한 수직 자화 특성을 향상시키기 위해, 전술한 것과 같이, 철 층(132)의 두께(t1)와 코발트 층(131)의 두께(t2)의 총 합은 0.88 nm 내지 1.14 nm의 범위 내일 수 있다. 또한, 일 실시예에서, 철 층(132)의 두께(t1)는 0.52 nm 이상이고, 코발트 층(131)의 두께(t2)는 0.6 nm 이하일 수 있다. 또한, 철 층(132)의 두께(t1)는, 코발트 층(131)의 두께(t2)보다 더 크고, 상기 이중층의 두께(t1 + t2) 대비 0.69 이하의 범위 내일 수 있다.
도시하지는 않았지만, 코발트 층(121)과 제 1 전극(EL1) 사이에는, 씨드층(도 1b의 15 참조) 또는 보호층이 더 형성될 수도 있다. 또 다른 예에서, 자기 고정층(120)을 구현하기 위해, 상기 이중 자성층 구조와 자기 결합을 통해 합성 페리 자성층 (synthetic ferri-magnetic layer) 또는 합성 반강자성층(synthetic anti-ferro-magnetic layer)을 제공하기 위한 다른 자성층, 비자성층 또는 이의 적층 구조(140)를 더 포함할 수 있다. 일 실시예에서, 제 1 전극(EL1)이 전술한 씨드층, 보호층 또는 자성층이나 반강자성층의 일부 층을 겸유할 수도 있을 것이며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 실시예에 따른 메모리 셀(1000A, 1000B)은 정보 저장 부재이며, 비휘발성 자기 메모리 소자들의 단위 스토리지 노드를 구성할 수 있다. 메모리 셀(1000A, 1000B)의 자기 터널링 접합(100A, 100B)의 일 단부에는, 메모리 셀의 선택을 위한 선택 소자, 예를 들면, 다이오드(DI) 또는 트랜지스터(TR)이 결합되어, 1DI-1MTJ 및 1TR-1MTJ 구조의 메모리 셀이 제공될 수 있다. 메모리 셀(1000A, 1000B)의 일 단부는, 선택 소자(DI, TR)를 통해 제 1 배선, 예를 들면, 워드라인(WL)에 전기적으로 결합될 수 있다. 메모리 셀(1000A, 1000B)의 타 단부는, 예를 들면, 비트라인(BL)에 연결될 수 있다. 전술한 선택 소자인 다이오드(DI) 및 트랜지스터(TR)는 선택 소자의 비제한적 예이며, 셀 선택성을 얻을 수 있는 여하의 다이오드와 트랜지스터가 적용될 수 있다. 또 다른 예로서, 상기 선택 소자는, 오보닉(Ovonic) 효과, 양자 효과 또는 나노 크기 현상을 이용한 공지의 다양한 스위칭 소자가 적용될 수 있다. 다른 실시예에서는, 자기 터널링 접합(100A, 100B) 자체의 셀 선택성 또는 다른 회로 요소에 의해 셀 선택성을 확보함으로써 선택 소자 자체가 생략될 수도 있으며, 본 발명이 이에 한정되는 것은 아니다.
도 4a 및 도 4b를 참조하여 전술한 실시예들에서, 자기 자유층(120)의 자화 방향의 변경은 자기 터널링 접합(100A, 100B)을 따라 흐르는 스핀 토크를 갖는 터널링 전류의 방향을 제어하여 달성될 수 있다. 도 4a 및 도 4b에 도시된 실시예에서는, 자기 고정층(120) 또는 자기 자유층(130)의 일부 또는 전부로서 철 층과 코발트 층의 이중 자성 층 구조가 적용되는 것을 예시하고 있지만, 자기 고정층과 자기 자유층에 모두 본 발명의 실시예에 따른 이중 자성 층 구조가 적용될 수 있다. 또한, 자기 고정층(120)과 자기 자유층(130)의 위치는 터널링 장벽층(110)을 사이에 두고 서로 역전될 수도 있다. 즉, 도 4a 및 도 4b에 도시된 것과 달리, 터널링 장벽층(110)의 제 1 면(110a) 상에 자기 자유층이 형성되고, 제 2 면(110b) 상에 자기 고정층이 형성될 수 있으며, 상기 자기 자유층과 자기 고정층 중 적어도 어느 하나에 이중 자성 층 구조가 적용될 수 있다.
본 발명의 실시예에 따른 이중 자성 층 구조가 적용된 자기 고정층 및 자기 자유층은 수직 자기 이방성을 갖는다. 이하에서는, 본 발명의 실시예에 따른 이중 자성층 구조의 자기적 및 결정학적 특성에 대해 개시하도록 한다.
실험예
본 발명의 실시예에 따른 철 층/코발트 층의 이중 자성층 구조의 PMA 특성을 평가하기 위하여, 도 3b에 도시된 것과 같은 다층 자기 박막 스택을 제조하였다. 기판(10)은 실리콘 벌크 기판이며, 상기 실리콘 벌크 기판의 표면 상에는 비정질의 실리콘 산화물 절연막이 형성되어 있다. 금속 막 및 자성 막의 형성은 고진공 스퍼터링을 통해 형성되었지만, 이는 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
기판(10)의 실리콘 산화물 절연막 상에 Ta/Ru/Ta의 3 중 금속층으로 이루어진 씨드층(15)을 형성하였다. 씨드층(15) 상에 순차대로 코발트 층(21)과 철 층(22)을 형성하여 이중 자성층 구조(20)를 형성하였다. 코발트 층(21)은 약 0.36 nm 내지 0.6 nm의 범위 내의 두께를 갖도록 형성하고, 철 층(22)은 0.36 nm 내지 0.91 nm의 범위 내의 두께를 갖도록 형성하였다.
이후, 이중 자성층 구조(20) 상에 터널링 장벽층(30)으로서 비제한적 예로서 약 2 nm 두께의 MgO 막(30)을 형성하였다. MgO 막(30) 상에는 보호층으로서 Ta 층(40)을 형성하였다. Ta 층(40)의 두께는 비제한적 예로서 약 6 nm이다. 상기 모든 층들을 형성한 후, 약 3 T의 자기장을 가한 상태에서 약 250 내지 300 ℃에서 약 30 분간 열처리 공정을 수행하였다. 상기 열처리는 일반적으로 메모리 제조를 위한 배선 공정과 같은 후단의 고온 공정에 의해서도 이루어지기 때문에, 이를 모사하여, 상기 열처리는 증착된 상태 그대로의 다층 자성 박막 스택들에 대하여 약 1 ×10-6 Torr 이하의 진공 분위기에서 수행되었다. 그러나, 이는 예시적일 뿐 상기 열처리 온도 및 시간은 자성층의 두께 또는 구조에 따라 적절히 변형실시 될 수 있다.
도 5는 본 발명의 일 실시예에 따른 이중 자성 층 구조(도 1의 20, Fe 층(두께 t1 = 0.65 nm임)/Co 층(두께 t2 = 0.36 nm임))의 자기적 특성을 나타내는 그래프들이다. Magnetic moment-applied magnetic field (m-H) 루프는 상온에서 진동 샘플 마그네토미터 (vibrating sample magnetometer; VSM)를 이용하여 면외 (out-of-plane, 곡선 -○-임, H⊥) 및 면내(in-plane, 곡선 -●-임, H∥) 자기장 하에서 각 자기 박막 스택들의 자기적 특성을 평가하여 얻어진 것이다.
도 5를 참조하면, 수평 자기 모멘트(곡선 -●-임)가 아닌 수직 자기 모멘트(곡선 -○-)만 이력(hysteresis) 특성을 갖는 것이 확인된다. 이에 따르면, 본 발명의 실시예에 따른 이중 자성 층 구조는 수직 자기 이방성을 갖는 것을 알 수 있다. 상기 수직 자기 이방성은, 열처리 동안 터널링 장벽층의 MgO가 밀러 지수 (001)면으로 결정화되고, 결정화된 MgO와 접하는 철 층도 이의 제 1 면으로부터 표면 자기 이방성이 강한 (001) 면으로 결정화되며, 이에 따라 수직 자화 이방성이 유도된다. 또한, 상기 철 층의 수직 자화 이방성에 따라 코발트 층도 상기 수직 자화 이방성을 따르게 되어 전체 이중 자성층 구조(20)는 수직 자화를 띄게 된다. 이때 상기 코발트 층은 상기 철 층과 동일하게 밀러 지수 (001)면으로 우선 배향되어 결정화되거나 되지 않을 수 있다.
도 6은 본 발명의 일 실시예에 따른 이중 자성 층 구조(철 층(두께 t1)/Co 층(두께 t2))의 총 두께(t1+t2)를 고정한 상태에서, 총 두께(t1+t2)에 대한 철 층의 두께(t1)의 비율(t1/(t1+t2))에 따른 포화자화(Ms)의 변화를 나타내는 그래프이다. 이때, 두께 t1은 0.36 nm 내지 0.91 nm의 범위 내에서 변화시키고, 두께 t2는 0.36 nm 내지 0.60 nm의 범위 내에서 변화시킨 샘플을 제작하여 포화자화의 변화가 측정되었다. 표 1은 Fe 층과 Co 층의 두께 변화에 따른 유효 이방성 자기장(effective anisotropy field; heff) 및 이방성의 방향을 나타낸다.
Heff (mT)
 철 층
0.52 nm 0.65 nm 0.78 nm 0.91 nm

코발트 층
 0.36 nm 270
(PMA)		 300
(PMA)		 100
(PMA)		 500
(IMA)
0.48 nm 220
(PMA)		 90
(PMA)		 150
(IMA)		 750
(IMA)
0.60 nm 50
(IMA)		 90
(IMA)		 400
(IMA)		 800
(IMA)
표 1과 함께 도 6을 참조하면, 분석 결과 씨드층의 두께를 Ta (3 nm)/Ru (3 nm)/Ta (1 nm)하고, 터널링 장벽층인 MgO 층의 두께를 2 nm로 고정한 경우, 철 층/코발트 층의 총 두께(t1+t2)가 0.88 nm 내지 1.14 nm에서 밀러 지수 (001) 면으로 이중 자성 층 구조가 결정화되었다. 철 층/코발트 층의 수직 자화 특성은 계면 효과에 기인하므로 실시예에서는 그 두께(t1+t2)가 1.14 nm를 초과하면 증가하는 벌크 이방성으로 인하여 자화 방향이 평면과 수평인 방향으로 바뀌게 된다. 또한, 코발트 층의 두께(t2)가 0.6 nm를 초과하는 경우, 수직 자기 이방성(PMA)이 구현되지 않으며, 표 1에는 나타내지 않았지만, 철 층의 두께(t1)가 0.52 nm 미만인 경우에도 수직 자기 이방성이 형성되지 않는다. 따라서, 철 층/MgO 층의 계면 효과로 인하여 수직 자기 이방성을 구현하기 위해서는 철 층의 두께가 0.52 nm 이상인 것이 바람직하며, 이중 자성 층 구조를 구성하는 철 층의 두께와 코발트 층의 두께 사이의 비율을 적절히 조절을 하여야 수직 자기 이방성을 유도할 수 있다. 도 6과 표 1에 나타낸 것과 같이, 수직 자기 이방성을 얻기 위한 두께의 비율(t1/(t1+t2)의 조건은 다음과 같다. 첫째, Fe 층의 두께가 Co 층보다 두꺼워야 하고, 둘째, 두께의 비율(t1/(t1+t2))이 0.69 이하가 되는 것이 바람직하다.
도 6은 이중 자성 층 구조의 총 두께(t1+t2)를 1 nm(직선 -●-), 1.13 nm (직선 -■-), 그리고 1.26 nm(직선 -▲-)를 유지하고, 철 층과 코발트 층의 두께 비율(t1/(t1+t2))을 조절해가며 얻은 포화자화 값의 변화를 선형 피팅한 결과이다. 철 층의 포화자화는 두께(t1) 전범위에 걸쳐 약 1.86 T로 일관되게 평가된다. 코발트 층의 포화자화는, Co 층의 두께(t2)에 따라 1 nm, 1.13 nm, 및 1.25 nm에서 포화자화가 0.52 T, 0.8 T, 및 1.25 T로 크게 달라졌다.
도 6과 같이, 두께에 따른 포화자화의 차이는 자기 데드 층(magnetic dead layer; MDL)의 형성으로 인해 촉발됨을 예측할 수 있기 때문에, 이중 자성 층 구조의 MDL은 Ta 층/Co 층의 계면에서 주로 형성되는 것을 알 수 있는 반면에, 철 층/MgO 층의 계면에서는 포화자화가 일정하기 때문에 MDL이 거의 형성되지 않음을 알 수 있다. 따라서, 자성층과의 계면에서 상기 MDL을 최소화하는 전술한 씨드층을 구성하는 것도 우수한 PMA 특성을 구현하기 위해 중요하다는 것을 알 수 있다.
도 7은 본 발명의 실시예에 따른 이중 자성층 구조의 어닐링 온도에 따른 M-H 루프 변화를 평가한 그래프이다.
도 7을 참조하면, 본 발명의 실시예에 따른 이중 자성 층 구조를 밀러지수 (001)면으로 결정화시키기 위해서는 어닐링 공정이 요구된다. 상기 어닐링은 250 ℃ 내지 300 ℃에서 수행될 수 있다. 약 275 ℃의 어닐링에서 가장 큰 Heff가 얻어진다. 동일 구조에서 어닐링 공정에서 유도되는 표면 자기 이방성을 발생시키는 혼성 결합의 크기는 대략적으로 Heff의 크기로 분간될 수 있다. 따라서 본 발명의 실시예에 나타낸 이중 자성 층 구조들의 경우, 금속 산화물 층과 철 층의 계면에서 발생되는 산소의 p 오비탈과, 철의 3d 오비탈 간의 혼성결합이 275 ℃의 어닐링에서 가장 강하게 유도되는 것으로 보여진다. Heff는 자성층의 자화 곤란 축(hard axis)를 따라 자화가 포화되는 자장의 크기로서, 자기 이방성 에너지는 이에 비례하여 증가하므로 결국 Heff의 증가는 열적 안정성을 향상시킬 수 있는 중요 인자가 될 수 있다. 반면에, 300 ℃에서 열처리 한 경우는 Heff 감소와 더불어 자기 모멘트 또한 크게 감소되었다. 이는 300 ℃ 이상의 온도에서 탄탈륨이 자성층으로 확산되는 현상으로 인하여 발생되는 2 가지 원인으로 추측된다. 첫째는 탄탈륨이 코발트 층 계면에 침투하여 MDL를 증가시킴으로써 자기 모멘트가 감소되는 현상, 둘째는 탄탈늄이 금속 산화물 층과 철 층 사이의 계면에까지 확산 되어 두 층 계면에서 발생하는 혼성 결합력의 감소로 인한 낮은 표면 자기 이방성 유도로 Heff가 감소하기 때문이다. 따라서 표면 자기 이방성을 유도하기 위해선 어닐링 과정이 요구되며, 어닐링 온도가 300 ℃ 이상으로 높아지면 MDL의 증가 및 혼성 결합력 감소로 인한 자성특성 열화 문제가 발생하기 때문에 300 ℃ 미만에서 어닐링이 수행될 수 있다.
본 발명의 실시예와 대비되는 비교예들로서, 터널링 장벽층과 코발트 층이 접하는 반전 구조의 철 층/코발트 층, 단일 철 층, 및 단일 코발트 층을 포함하는 다층 자기 박막 스택에 대하여도 PMA 특성이 분석되었다. 이들 비교예들에서, 반전 구조의 철 층/코발트 층, 단일 철 층, 및 단일 코발트 층 모두에서 수평 자기 이방성(IMA)만이 관찰될 뿐 PMA는 관찰되지 않았다. 이는 각각의 구조가 가지고 있는 벌크 이방성을 극복할 만큼의 큰 표면 자기 이방성이 유도되지 않았기 때문인 것으로 여겨진다. 구체적으로, 철 층/코발트 층의 이중 자성층 구조의 경우 벌크 이방성은 순서가 역전된 코발트 층/철 층 구조와 비슷할 것으로 예상되지만, 코발트 층/MgO 층 사이의 계면에서는 철 층/MgO 층 사이의 계면보다 더 낮은 표면 자기 이방성이 유도되기 때문에 고유한 벌크 이방성을 극복하지 못하고, 결국에는 IMA가 구현되는 것으로 추측된다.
도 8a 및 도 8b는 각각 본 발명의 일 실시예에 이중 자성층 구조의 두께에 따른 자기 이방성 에너지 및 표면 자기 이방성 에너지의 변화를 나타내는 그래프들이다.
도 8a 및 도 8b를 참조하면, 유효 이방성 에너지(Keff)는 하기 식 1로부터 근사적으로 얻을 수 있다. 식 1에서 Ms 는 포화 자화값이고, Heff는 유효 자기장이다. 이방성 에너지는, 터널링 장벽층과의 계면에서 유도되는 표면 자기 이방 에너지, 자성층이 내재적으로 갖고 있는 벌크 자기 이방 에너지 및 형상 이방성으로 인해 발생하는 탈자기화 에너지의 합으로 나타내어진다.
[식 1]
Keff ~ (MS × Heff) / 2
따라서, 이중 자성층 구조의 두께가 증가함에 따라 표면 자기 이방 에너지는 유지되는 반면, 자성층 자체가 갖는 자기 이방 에너지는 증가하게 되므로, 수직 자기 이방성 에너지가 점차 감소되다가 결국 수평 자기 이방성으로 자화 이방성이 바뀌게 된다. 본 발명의 실시예에 따른 이중 자성 층 구조의 최대 자기 이방 에너지는 약 0.163 MJ/m3로 동일한 두께를 갖는 종래의 CoFeB 자성층의 이방 에너지와 비교하면 약 50 % 정도 향상된 값을 갖는다. 또한, 철 층/MgO 층의 계면에서 유도되는 표면 자기 이방 에너지도 2.6 mJ/m2로 기존에 알려진 CoFeB 층/MgO 층의 표면 자기 이방 에너지보다 약 100 % 정도 향상된 값을 가진다. 이와 같이 향상된 자기 이방 에너지를 갖는 본 발명의 실시예에 따른 이중 자성 층 구조는 메모리 소자의 고집적화시 요구되는 열적 안정성을 개선하여 데이터 리텐션 특성이 우수한 비휘발성 메모리 소자를 제공할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템(500)을 도시하는 블록도이다.
도 9를 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(510) 및 비휘발성 메모리 소자(520)를 포함한다. 메모리 컨트롤러(510)는 비휘발성 메모리 소자(520)에 대해 에러정정코드를 수행할 수 있다. 메모리 컨트롤러(510)는 외부로부터의 명령어와 어드레스를 참조하여 비휘발성 메모리 소자(520)를 제어할 수 있다.
메모리 컨트롤러(510)는 호스트로부터 쓰기 요청을 수신하면, 쓰기 요청된 데이터에 대한 에러 정정 인코딩을 수행할 수 있다. 또한, 메모리 컨트롤러(510)는 상기 인코딩된 데이터를 제공된 어드레스에 대응하는 메모리 영역에 프로그램하도록 비휘발성 메모리 소자(520)를 제어할 수 있다. 또한, 메모리 컨트롤러(510)는 읽기 동작시 비휘발성 메모리 소자(520)로부터 출력된 데이터에 대한 에러 정정 디코딩을 수행할 수 있다. 상기 에러 정정 디코딩에 의해서 출력 데이터에 포함되는 에러가 정정될 수 있다. 상기 에러의 검출 및 정정을 수행하기 위하여 메모리 컨트롤러(510)는 에러 정정 블록(515)을 포함할 수 있다.
비휘발성 메모리 소자(520)는 메모리 셀 어레이(521) 및 페이지 버퍼(523)를 포함할 수 있다. 메모리 셀 어레이(521)는 전술한 다층 자기 박막 스택 또는 자기 터널링 접합을 포함하는 메모리 셀들의 어레이이며, 싱글 레벨 메모리 셀 또는 2 이상의 비트의 멀티 레벨 메모리 셀의 어레이를 포함할 수 있다. 메모리 컨트롤러(510)는 초기화 요청을 수신하면, 전술한 실시예들에 따라, 시변 소거 전압 신호를 이용한 프로그램 또는 소거 방식에 의해 각 메모리 층들의 스트링 선택 트랜지스터들이 소정의 상태를 갖도록 초기화할 수 있다.
도 10은 본 발명의 일 실시예에 따른 고상 디스크(이하, SSD)를 포함하는 정보 저장 장치(1000)를 도시하는 블록도이다.
도 10을 참조하면, 정보 저장 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 비휘발성 메모리 소자(1230)를 포함할 수 있다. SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200) 사이의 전기적 및 물리적 연결을 제공한다. 일 실시예에서, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 또한, SSD 컨트롤러(1210)는, 호스트(1100)로부터 제공되는 명령어를 디코딩하고 디코딩된 결과에 따라, 비휘발성 메모리 소자(1230)를 액세스할 수 있다. 호스트(1100)의 버스 포맷(Bus format)의 비제한적 예로서, USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), 및 SAS(Serial Attached SCSI)이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 비휘발성 메모리 소자(1230)로부터 독출된 데이터가 임시 저장될 수 있다. 호스트(1100)의 읽기 요청시에 비휘발성 메모리 소자(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능이 제공될 수 있다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 더 빠를 수 있다. 이 경우, 대용량의 버퍼 메모리(1220)가 제공되어 속도 차이로 발생하는 성능 저하를 최소화할 수 있다. 이를 위한 버퍼 메모리(1220)는 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)일 수 있지만, 이에 한정되는 것은 아니다.
비휘발성 메모리 소자(1230)는 SSD(1200)의 저장 매체로서 제공될 수 있다. 예를 들면, 비휘발성 메모리 소자(1230)는 전술한 실시예에 따른 대용량의 저장 능력을 가지는 STT-MRAM일 수 있다. 또 다른 예에서, 비휘발성 메모리 소자(1230)로서 노어 플래시 메모리, 상변화 메모리, 다른 자성 메모리, 저항 메모리, 강유전체 메모리 또는 이들 중 선택된 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 시스템(2000)을 도시하는 블록도이다.
도 11을 참조하면, 본 발명에 따른 메모리 시스템(2000)은 메모리 컨트롤러(2200) 및 자기 메모리 소자(2100)를 포함할 수 있다. 자기 메모리 소자(2100)는 도 1 내지 도 10을 참조하여 개시한 비휘발성 메모리 소자들을 포함할 수 있다. 메모리 컨트롤러(2200)는 자기 메모리 소자(2100)를 제어하도록 구성될 수 있다. SRAM(2230)은 CPU(2210)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(2220)는 메모리 시스템(2000)과 접속되는 호스트의 데이터 교환 프로토콜을 구현할 수 있다. 메모리 컨트롤러(2200)에 구비된 에러 정정 회로(2240)는 플래시 메모리(2100)로부터 독출된 데이터에 포함된 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2260)는 본 발명의 자기 메모리 소자(2100)와 인터페이싱할 수 있다. CPU(2210)는 메모리 컨트롤러(2200)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 본 발명에 따른 메모리 시스템(2000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨)을 더 포함할 수 있다.
메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 또는 IDE과 같은 다양한 인터페이스 프로토콜들 중 어느 하나를 통해 외부 회로(예를 들면, 호스트)와 통신하도록 구성될 수 있다. 본 발명에 따른 메모리 시스템(2000)은, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크와 같은 다양한 사용자 장치들에 적용될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 데이터 저장 장치(3000)를 도시하는 블록도이다.
도 12를 참조하면, 본 발명에 따른 데이터 저장 장치(3000)는 자기 메모리(3100) 및 자기 메모리 컨트롤러(3200)를 포함할 수 있다. 자기 메모리 컨트롤러(3200)는 데이터 저장 장치(3000)의 외부 회로로부터 수신된 제어 신호들에 기초하여 자기 메모리(3100)를 제어할 수 있다. 자기 메모리(3100)의 3 차원 메모리 어레이 구조는, 예를 들면, 크로스 포인트 구조 기반의 수평 또는 수직 적층된 구조를 가질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 데이터 저장 장치(3000)는 메모리 카드 장치, SSD 장치, 멀티미디어 카드 장치, SD 카드, 메모리 스틱 장치, 하드 디스크 드라이브 장치, 하이브리드 드라이브 장치, 또는 범용 직렬 버스 플래시 장치를 구성할 수 있다. 예를 들면, 본 발명의 데이터 저장 장치(3000)는 디지털, 카메라, 또는 개인 컴퓨터와 같은 전자 장치를 사용하기 위한 표준 또는 규격을 만족하는 메모리 카드일 수 있다.
도 13은 본 발명의 일 실시예에 따른 자기 메모리 소자(4100) 및 이를 포함하는 컴퓨팅 시스템(4000)을 도시하는 블록도이다.
도 13을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4400)에 전기적으로 연결된 자기 메모리 소자(4100), 메모리 컨트롤러(4200), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(4300), 마이크로프로세서(4500), 그리고 사용자 인터페이스(4600)를 포함할 수 있다.
도 13에 도시된 자기 메모리 소자(4100)는 전술한 비휘발성 메모리 소자일 수 있다. 본 발명에 따른 컴퓨팅 시스템(4000)은 모바일 장치일 수 있으며, 이 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4700)가 더 제공될 수 있다. 도시하지는 아니하였지만, 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 또는 모바일 디램이 더 제공될 수 있다. 메모리 컨트롤러(4200) 및 자기 메모리 장치(4100)는, 예를 들면, 데이터를 저장하는 비휘발성 메모리 소자를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 자기 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), 또는 Wafer-Level Processed Stack Package(WSP)와 같은 패키지들을 이용하여 실장될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 금속 산화물 층;
    상기 금속 산화물층과 접하는 제 1 면을 갖는 철(Fe) 층; 및
    상기 철 층의 상기 제 1 면과 반대되는 제 2 면에 접하는 코발트(Co) 층을 포함하는 다층 자기 박막 스택.
  2. 제 1 항에 있어서,
    상기 금속 산화물 층은, 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 타이타늄 산화물(TiO2), 알루미늄 질화물(AlN), 루테늄 산화물(RuO2), 스트론튬 산화물(SrO), 칼슘 산화물(CaO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 및 실리콘 산화물(SiO2) 중 어느 하나, 이의 혼합물 또는 이의 적층 박막을 포함하는 다층 자기 박막 스택.
  3. 제 2 항에 있어서,
    상기 철 층의 상기 1 면에서는, 철의 3d 오비탈과 상기 금속 산화물 층의 산소의 2p 오비탈 사이의 혼성 결합이 이루어지는 다층 자기 박막 스택.
  4. 제 1 항에 있어서,
    상기 철 층은 밀러 지수 (001) 방향의 텍스쳐 또는 우선 배향면을 갖도록 결정화된 단결정 또는 다결정의 결정 구조를 갖는 다층 자기 박막 스택.
  5. 제 4 항에 있어서,
    상기 코발트 층은 상기 철 층을 따라 밀러 지수 (001) 방향의 텍스쳐 또는 우선 배향면을 갖도록 결정화된 단결정 또는 다결정의 결정 구조를 갖는 다층 자기 박막 스택.
  6. 제 1 항에 있어서,
    상기 철 층과 상기 코발트 층의 총 두께는 0.88 nm 내지 1.14 nm의 범위 내인 다층 자기 박막 스택.
  7. 제 1 항에 있어서,
    상기 철 층의 두께는 0.52 nm 이상이고, 상기 코발트 층의 두께는 0.6 nm 이하인 다층 자기 박막 스택.
  8. 제 1 항에 있어서,
    상기 철 층의 두께(t1)는 상기 코발트 층의 두께(t2)보다 더 크고,
    상기 철 층과 상기 코발트 층의 총 두께(t1 + t2)에 대한 상기 철 층의 두께(t1)의 비율(t1 / (t1+t2))은 0.69 이하의 범위 내인 다층 자기 박막 스택.
  9. 제 1 항에 있어서,
    상기 코발트 층의 하지에 씨드층을 더 포함하는 다층 자기 박막 스택.
  10. 제 9 항에 있어서,
    상기 씨드층은 순차 형성된 탄탈륨 층/루테늄 층/탄탈륨 층의 적층 구조를 포함하는 다층 자기 박막 스택.
  11. 정보 저장 요소로서 금속 산화물 층을 포함하는 터널링 장벽층, 상기 터널링 장벽층의 제 1 면 상의 자기 고정층, 및 상기 터널링 장벽층의 상기 제 1 면과 반대되는 제 2 면 상의 자기 자유층을 포함하는 자기 터널링 접합을 포함하는 전자 장치로서,
    상기 자기 고정층 및 상기 자기 자유층 중 적어도 하나는,
    상기 금속 산화물층과 접하는 제 1 면을 갖는 철(Fe) 층; 및
    상기 철층의 상기 제 1 면과 반대되는 제 2 면에 접하는 코발트(Co) 층을 포함하는 이중 자성층 구조를 포함하는 전자 장치.
  12. 제 11 항에 있어서,
    상기 금속 산화물 층은, 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 타이타늄 산화물(TiO2), 알루미늄 질화물(AlN), 루테늄 산화물(RuO2), 스트론튬 산화물(SrO), 칼슘 산화물(CaO2), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 및 실리콘 산화물(SiO2) 중 어느 하나, 이의 혼합물 또는 이의 적층 박막을 포함하는 전자 장치.
  13. 제 12 항에 있어서,
    상기 철 층의 상기 1 면에서는, 철의 3d 오비탈과 상기 금속 산화물 층의 산소의 2p 오비탈 사이의 혼성 결합이 이루어지는 전자 장치.
  14. 제 11 항에 있어서,
    상기 철 층은 밀러 지수 (001) 방향의 텍스쳐 또는 우선 배향면을 갖도록 결정화된 단결정 또는 다결정의 결정 구조를 갖는 전자 장치.
  15. 제 14 항에 있어서,
    상기 코발트 층은 상기 철 층을 따라 밀러 지수 (001) 방향의 텍스쳐 또는 우선 배향면을 갖도록 결정화된 단결정 또는 다결정의 결정 구조를 갖는 전자 장치.
  16. 제 11 항에 있어서,
    상기 철 층과 상기 코발트 층의 총 두께는 0.88 nm 내지 1.14 nm의 범위 내인 전자 장치.
  17. 제 11 항에 있어서,
    상기 철 층의 두께는 0.52 nm 이상이고, 상기 코발트 층의 두께는 0.6 nm 이하인 전자 장치.
  18. 제 11 항에 있어서,
    상기 철 층의 두께(t1)는 상기 코발트 층의 두께(t2)보다 더 크고,
    상기 철 층과 상기 코발트 층의 총 두께(t1 + t2)에 대한 상기 철 층의 두께(t1)의 비율(t1 / (t1+t2))은 0.69 이하의 범위 내인 전자 장치.
  19. 제 11 항에 있어서,
    상기 코발트 층의 하지에 씨드층을 더 포함하는 전자 장치.
  20. 제 19 항에 있어서,
    상기 씨드층은 순차 형성된 탄탈륨 층/루테늄 층/탄탈륨 층의 적층 구조를 포함하는 전자 장치.
KR1020160097585A 2016-07-29 2016-07-29 다층 자성 박막 스택 및 이를 포함하는 데이터 저장 장치 KR20180013629A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160097585A KR20180013629A (ko) 2016-07-29 2016-07-29 다층 자성 박막 스택 및 이를 포함하는 데이터 저장 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160097585A KR20180013629A (ko) 2016-07-29 2016-07-29 다층 자성 박막 스택 및 이를 포함하는 데이터 저장 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020190176056A Division KR20200002754A (ko) 2019-12-27 2019-12-27 다층 자성 박막 스택 및 이를 포함하는 데이터 저장 장치

Publications (1)

Publication Number Publication Date
KR20180013629A true KR20180013629A (ko) 2018-02-07

Family

ID=61204131

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160097585A KR20180013629A (ko) 2016-07-29 2016-07-29 다층 자성 박막 스택 및 이를 포함하는 데이터 저장 장치

Country Status (1)

Country Link
KR (1) KR20180013629A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11706931B2 (en) 2020-09-25 2023-07-18 Samsung Electronics Co., Ltd. Variable resistance memory device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090037970A (ko) * 2006-08-03 2009-04-16 꼼미사리아 아 레네르지 아토미끄 층의 평면과 수직을 이루는 높은 스핀 분극을 가진 박막 자기 장치 및 이 장치를 사용하는 자기 터널 접합 및 스핀 밸브
JP2011525300A (ja) * 2008-06-09 2011-09-15 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ ３層磁気素子およびその製造方法と、そのような素子を使用する磁界センサ、磁気メモリおよび磁気論理ゲート
KR20120024889A (ko) * 2009-06-02 2012-03-14 바스프 에스이 전기화학적 응용을 위한 촉매
KR20160039798A (ko) * 2014-10-02 2016-04-12 에스케이하이닉스 주식회사 다층 자성 박막 스택 및 이를 포함하는 비휘발성 메모리 소자
KR20160064073A (ko) * 2013-09-27 2016-06-07 인텔 코포레이션 결합된 자유 자성 층들을 갖는 수직 스핀 전달 토크 메모리(sttm) 디바이스

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090037970A (ko) * 2006-08-03 2009-04-16 꼼미사리아 아 레네르지 아토미끄 층의 평면과 수직을 이루는 높은 스핀 분극을 가진 박막 자기 장치 및 이 장치를 사용하는 자기 터널 접합 및 스핀 밸브
JP2011525300A (ja) * 2008-06-09 2011-09-15 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ ３層磁気素子およびその製造方法と、そのような素子を使用する磁界センサ、磁気メモリおよび磁気論理ゲート
KR20120024889A (ko) * 2009-06-02 2012-03-14 바스프 에스이 전기화학적 응용을 위한 촉매
KR20160064073A (ko) * 2013-09-27 2016-06-07 인텔 코포레이션 결합된 자유 자성 층들을 갖는 수직 스핀 전달 토크 메모리(sttm) 디바이스
KR20160039798A (ko) * 2014-10-02 2016-04-12 에스케이하이닉스 주식회사 다층 자성 박막 스택 및 이를 포함하는 비휘발성 메모리 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11706931B2 (en) 2020-09-25 2023-07-18 Samsung Electronics Co., Ltd. Variable resistance memory device

Similar Documents

Publication Publication Date Title
US9082534B2 (en) Magnetic element having perpendicular anisotropy with enhanced efficiency
JP5321991B2 (ja) 磁気メモリー素子及びその駆動方法
US8456898B2 (en) Magnetic element having perpendicular anisotropy with enhanced efficiency
US10953319B2 (en) Spin transfer MRAM element having a voltage bias control
US8705269B2 (en) Magnetoresistive element and magnetic memory
TWI452650B (zh) 用於提供具有雙軸各向異性之磁穿隧接合元件之方法和系統
US8565013B2 (en) Storage element and storage device
KR101943651B1 (ko) 저장 소자 및 저장 장치
JP2007059879A (ja) 磁気抵抗効果素子及びそれを搭載した不揮発性磁気メモリ
JP2012146727A (ja) 記憶素子及び記憶装置
KR20160024350A (ko) 호이슬러 다중층을 포함하는 자기 접합을 제공하는 방법 및 시스템
KR20150054665A (ko) 스핀 전달 토크 자기 램의 응용 분야에서 사용될 수 있는 상부 피고정 층 수직 자기 이방성 자기 접합을 제공하는 방법 및 시스템
KR20150054664A (ko) 스핀 전달 토크 자기 램의 응용 분야에서 사용될 수 있는 수직 자기 접합의 벌크 수직 자기 이방성 자유 층을 제공하는 방법 및 시스템
US9853208B2 (en) In-situ annealing to improve the tunneling magneto-resistance of magnetic tunnel junctions
JP2014072392A (ja) 記憶素子、記憶装置、磁気ヘッド
WO2011036795A1 (ja) 磁気抵抗効果素子および磁気メモリ
KR20130137531A (ko) 자기 터널링 접합 시드, 캡핑 및 스페이서 막 물질들
KR20150018390A (ko) 체심입방 코발트를 이용하며, 스핀 전달 토크 메모리들에서 사용하기 적합한 자기 접합들을 제공하는 방법 및 시스템
JP2017084891A (ja) 磁気トンネル接合素子
US10164172B2 (en) Multi-layered magnetic thin film stack and data storage device having the same
US10672977B2 (en) Perpendicular magnetoresistive elements
KR101636492B1 (ko) 메모리 소자
KR20110098899A (ko) 자기 메모리 소자 및 불휘발성 기억장치
TWI643367B (zh) 形成磁性裝置的自由層的材料組成、自由層與磁性元件
US20160260890A1 (en) Novel perpendicular magnetoresistive elements

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
E601 Decision to refuse application
E801 Decision on dismissal of amendment