KR20180013300A

KR20180013300A - Circuit for driving data of the flat panel display device and method for driving the same

Info

Publication number: KR20180013300A
Application number: KR1020160096807A
Authority: KR
Inventors: 강정호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2016-07-29
Filing date: 2016-07-29
Publication date: 2018-02-07
Also published as: KR102565750B1

Abstract

The present invention relates to a data driving circuit of a flat display device and a driving method thereof, which transmit data from a serial/parallel conversion control logic part to a first latch part by low power (VCC) voltage and transmit the data from the first latch part to a second latch part by the low power (VCC) voltage, so that peak current is reduced or a high frequency noise is reduced by dispersing a latch time for each data driver IC. The data driving circuit of a flat display device comprises: a shift register; the serial/parallel conversion control logic part; a two-line latch part; a digital/analogue conversion part; and an output buffer part.

Description

평판 표시장치의 데이터 구동 회로 및 구동 방법{Circuit for driving data of the flat panel display device and method for driving the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a data driving circuit and a driving method of a flat panel display,

본 발명은 평판표시장치에 관한 것으로, 특히 평판 표시장치의 데이터 구동회로 및 구동 방법에 관한 것이다.The present invention relates to a flat panel display, and more particularly to a data driving circuit and a driving method of a flat panel display.

최근 디지털 데이터를 이용하여 영상을 표시하는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 및 유기 발광 다이오드(Organic Light Emitting Diode; 이하 OLED)를 이용한 OLED 표시 장치 등이 대표적이다.2. Description of the Related Art Recently, flat panel display devices that display images using digital data include liquid crystal displays (LCDs) using liquid crystals and OLED display devices using organic light emitting diodes (OLEDs) to be.

이와 같은 평판 표시장치는 영상을 표시하는 복수개의 게이트 라인들 및 복수개의 데이터 라인들을 구비한 표시패널과, 상기 패널패널을 구동하기 위한 구동부로 구성된다. 상기 구동부는 상기 복수개의 게이트 라인들을 구동하는 게이트 구동부와, 상기 복수개의 데이터 라인들을 구동하는 데이터 구동부와, 상기 게이트 구동부와 상기 데이터 구동부에 영상 데이터 및 각종 제어신호를 공급하는 타이밍 컨트롤러 등으로 이루어진다.Such a flat panel display comprises a display panel having a plurality of gate lines and a plurality of data lines for displaying an image, and a driving unit for driving the panel panel. The driving unit includes a gate driver for driving the plurality of gate lines, a data driver for driving the plurality of data lines, and a timing controller for supplying image data and various control signals to the gate driver and the data driver.

상기 타이밍 콘트롤러는 시스템으로부터 공급되는 수직/수평 동기신호와 클럭신호를 이용하여 상기 게이트 구동부를 제어하기 위한 게이트 제어신호(GDC)와 상기 데이터 구동부를 제어하기 위한 데이터 제어신호(DDC)를 출력하고, 상기 시스템으로부터 입력되는 디지털의 RGB 데이터를 샘플링한 후에 이를 재정렬하여 상기 데이터 구동부에 공급한다.The timing controller outputs a gate control signal (GDC) for controlling the gate driver and a data control signal (DDC) for controlling the data driver using a vertical / horizontal synchronizing signal and a clock signal supplied from the system, The digital RGB data input from the system is sampled and then reordered and supplied to the data driver.

상기 게이트 제어신호(GDC)의 예로써, 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 게이트 아웃 인에이블(GOE) 등이 있고, 상기 데이터 제어신호(DDC)의 예로써, 소스 스타트 펄스(SSP), 소스 쉬프트 클럭(SSC), 소스 아웃 인에이블(SOE), 극성신호(POL) 등이 있다.As examples of the gate control signal GDC, there are a gate start pulse GSP, a gate shift clock GSC and a gate-out enable GOE. As an example of the data control signal DDC, (SSP), a source shift clock (SSC), a source-out enable (SOE), and a polarity signal (POL).

상기 게이트 구동부는 상기 타이밍 콘트롤러로부터 입력되는 게이트 제어신호(GDC)에 응답하여 각 게이트 라인에 게이트(스캔) 신호를 순차적으로 공급하고, 이에 의해 각 게이트 라인에 접속된 서브 화소가 게이트 라인 단위로 구동된다.The gate driver sequentially supplies a gate (scan) signal to each gate line in response to a gate control signal GDC input from the timing controller, whereby the sub-pixels connected to each gate line are driven in units of gate lines do.

상기 데이터 구동부는 상기 타이밍 콘트롤러로부터 입력되는 데이터 제어신호(DDC)에 응답하여 상기 RGB 데이터를 계조값에 대응하는 아날로그의 화소 신호(데이터 신호 또는 데이터 전압)으로 변환하고, 이렇게 변환된 화소 신호를 표시패널상의 데이터 라인들에 공급한다.The data driver converts the RGB data into an analog pixel signal (data signal or data voltage) corresponding to a gray level value in response to a data control signal (DDC) input from the timing controller, and outputs the converted pixel signal To the data lines on the panel.

여기서, 상기 데이터 구동부는 상기 타이밍 콘트롤러로부터 직렬로 입력된 영상 데이터를 병렬로 변환하고 병렬로 변환된 영상 데이터를 래치한 후, 아날로그 신호로 변환하여 각 데이터 라인에 공급한다.Here, the data driver converts image data serially input from the timing controller into parallel data, latches the parallel-converted image data, and converts the image data into an analog signal to supply the data to each data line.

즉, 직렬/병렬 변환 제어 로직부에서 상기 직렬로 입력된 영상 데이터를 병렬로 변환하여, 상기 병렬로 변환된 영상 데이터를 TTL(Transistor to Transistor Logic) 레벨의 영상 데이터를 래치부에 전송한다.That is, the serial / parallel conversion control logic unit converts the image data input in series into parallel, and transmits the parallel-converted image data to the latch unit at the TTL (Transistor to Transistor Logic) level.

이와 같은 데이터 구동회로에서, 상기 직렬/병렬 변환 제어 로직부에서 상기 래치부로 상기 TTL 레벨의 영상 데이터를 전송할 때 피크 전류(Peak current)가 가장 많이 발생한다.In such a data driving circuit, a peak current occurs most when the TTL level image data is transferred from the serial / parallel conversion control logic unit to the latch unit.

일반적으로 피크성 고주파(RF) 노이즈의 크기는 상기 피크 전류에 의한 다이나믹 파워(Dynamic Power)에 비례한다. 따라서, 종래의 데이터 구동회로에 있어서는 상기 피크 전류(Peak current)가 많이 발생되므로 더불어 고주파 노이즈의 크기가 커지는 문제점이 있었다.Generally, the magnitude of the peak high frequency (RF) noise is proportional to the dynamic power due to the peak current. Therefore, in the conventional data driving circuit, a large amount of peak current is generated, and the size of high frequency noise is increased.

또한, 데이터 구동회로는 복수개의 데이터 구동 IC들을 구비하여 구성되고, 상기 각 데이터 구동 IC가 래치 동작을 동일 시점에서 수행하므로, 상기 피크 전류(Peak current)가 많이 발생되므로 더불어 고주파 노이즈의 크기가 커지는 문제점이 있었다.In addition, the data driving circuit includes a plurality of data driving ICs. Since each data driving IC performs the latching operation at the same time point, the peak current is much generated, and thus the size of the high- There was a problem.

본 발명은 이와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 직렬/병렬 변환 콘트롤 로직부에서 제 1 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하고 제 1 래치부에서 제 2 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하여 피크 전류를 감소시키거나, 각 데이터 드라이버 IC별로 래치 타임을 분산하여 고주파 노이즈를 저감할 수 있는 평판 표시장치의 데이터 구동회로 및 구동 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the conventional problems as described above, and it is an object of the present invention to enable data to be transferred from the serial / parallel conversion control logic unit to the first latch unit at a low power (VCC) A data driving circuit and a driving method of a flat panel display capable of reducing peak current by transmitting data by a power supply (VCC) voltage or by reducing latency time for each data driver IC, thereby reducing high frequency noise. .

상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 표시장치의 데이터 구동회로는, 제 1 VCC 전압으로 구동되어 타이밍 제어부로부터 출력된 소스 스타트 펄스와 소스 샘플링 클럭에 응답하여 샘플링 신호를 출력하는 시프트 레지스터; 외부로부터 입력되는 영상 데이터의 직렬 데이터를 병렬 데이터로 변환하여 상기 제 1 VCC 전압보다 낮은 제 2 VCC 전압으로 상기 병렬로 변환된 데이터를 출력하는 직렬/병렬 변환 콘트롤 로직부; 상기 샘플링 신호에 응답하여 상기 직렬/병렬 변환 콘트롤 로직부로부터 출력된 디지털 형태의 데이터 신호를 래치하여 출력하는 2라인 래치부; 상기 2라인 래치부로부터 출력되는 상기 디지털 영상 데이터를 아날로그의 영상신호로 변환하여 출력하는 D/A변환부; 상기 D/A변환부에 의해 변환된 아날로그 영상신호의 전류를 증폭하여 액정패널 상의 각 데이터 라인으로 출력하는 출력 버퍼부를 구비하여 구성됨에 그 특징이 있다.According to an aspect of the present invention, there is provided a data driving circuit for a flat panel display including a shift register which is driven by a first VCC voltage and outputs a sampling start signal in response to a source start pulse and a source sampling clock output from a timing control unit, ; A serial / parallel conversion control logic unit for converting serial data of image data input from the outside into parallel data and outputting the parallel-converted data to a second VCC voltage lower than the first VCC voltage; A two-line latch unit for latching and outputting a digital data signal output from the serial / parallel conversion control logic unit in response to the sampling signal; A D / A converter for converting the digital video data output from the 2-line latch unit into an analog video signal and outputting the analog video signal; And an output buffer unit for amplifying the current of the analog video signal converted by the D / A converter and outputting the amplified current to each data line on the liquid crystal panel.

또한, 상기와 같은 목적을 달성하기 위한 본 발명에 따른 평판 표시장치의 구동 방법은, 복수개의 데이터 드라이버 IC를 구비하고, 타이밍 제어부와 상기 각 데이터 드라이버 IC는 EPI 방식으로 연결되는 평판 표시장치의 데이터 구동회로의 데이터 구동 방법에 있어서, 상기 타이밍 제어부는 상기 EPI 방식의 EPI 패킷 데이터에 상기 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호를 인코딩하여 상기 각 데이터 드라이버 IC를 구동함에 또 다른 특징이 있다.According to another aspect of the present invention, there is provided a method of driving a flat panel display including a plurality of data driver ICs, In the data driving method of the driving circuit, the timing control part encodes a control signal for distributing the latch time for each of the data driver ICs to the EPI packet data of the EPI system to drive each of the data driver ICs. have.

상기와 같은 특징을 갖는 본 발명에 따른 평판 표시장치의 데이터 구동회로 및 구동 방법에 있어서는 다음과 같은 효과가 있다.The data driving circuit and the driving method of the flat panel display according to the present invention having the above-described features have the following effects.

첫째, 데이터 구동회로의 직렬/병렬 변환 콘트롤 로직부에서 제 1 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하고 제 1 래치부에서 제 2 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하여 피크 전류를 감소시키므로 데이터 구동회로의 고주파 노이즈를 감소시킬 수 있다.First, data is transferred from the serial / parallel conversion control logic unit of the data driving circuit to the first latch unit at a low power supply voltage (VCC) voltage, and data is transferred from the first latch unit to the second latch unit at a low power supply voltage And the peak current is reduced, so that the high frequency noise of the data driving circuit can be reduced.

둘째, 각 데이터 드라이버 IC별로 래치 타임을 분산하므로 피크 전류를 감소시키고 더불어 데이터 구동회로의 고주파 노이즈를 감소시킬 수 있다.Second, since the latch time is dispersed for each data driver IC, the peak current can be reduced and the high frequency noise of the data driving circuit can be reduced.

도 1은 본 발명에 따른 평판 표시장치를 개략적으로 나타낸 블록도
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 회로도
도 3은 본 발명에 따른 타이밍 제어부와 데이터 구동회로의 구성을 나타낸 도면
도 4는 본 발명 일 실시예에 따른 데이터 구동회로부의 각 데이터 드라이버 IC의 구체적인 구성도
도 5는 본 발명에 따른 데이터 구동회로의 각 데이터 드라이버 IC의 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 구성도
도 6a는 종래의 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 회로적 구성도
도 6b는 본 발명에 따른 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 회로적 구성도
도 7a 및 7b는 본 발명의 다른 실시예에 따른 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼의 구성도
도 8은 본 발명에 따른 EPI 패킷 데이터의 시퀀스(Sequence)를 나타낸 도면
도 9는 각 데이터 드라이버 IC별로 래치 타임이 분산됨을 설명하기 위한 파형도1 is a block diagram schematically showing a flat panel display according to the present invention;
Fig. 2 is a circuit diagram schematically showing the subpixel shown in Fig.
3 is a diagram showing the configuration of a timing control section and a data driving circuit according to the present invention
4 is a specific configuration diagram of each data driver IC of the data driving circuit according to the embodiment of the present invention
5 is a configuration diagram of a data transmission buffer of the serial / parallel conversion control logic section of each data driver IC of the data driving circuit according to the present invention and a receiving section of the first latch section
6A is a circuit configuration diagram of a data transmission buffer of the serial / parallel conversion control logic unit and a receiving unit of the first latch unit
6B is a circuit configuration diagram of a data transmission buffer of the serial / parallel conversion control logic unit and a receiving unit of the first latch unit according to the present invention
7A and 7B are diagrams illustrating a configuration of a data transmission buffer of the serial / parallel conversion control logic unit according to another embodiment of the present invention
8 is a diagram showing a sequence of EPI packet data according to the present invention;
9 is a waveform diagram for explaining that the latch time is dispersed for each data driver IC

상기와 같은 특징을 갖는 본 발명에 따른 평판 표시장치의 데이터 구동회로 및 구동 방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.A data driving circuit and a driving method of a flat panel display according to the present invention having the above features will be described in more detail with reference to the accompanying drawings.

제 1 실시예First Embodiment

본 발명의 제 1 실시예에 따른 데이터 구동회로는, 직렬/병렬 변환 콘트롤 로직부에서 제 1 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하고, 상기 제 1 래치부에서 제 2 래치부로 낮은 전원(VCC) 전압으로 데이터가 전송되도록 하여 피크 전류를 감소시켜 고주파 노이즈를 저감할 수 있다.The data driving circuit according to the first embodiment of the present invention allows data to be transferred from the serial / parallel conversion control logic unit to the first latch unit at a low power (VCC) voltage, Data can be transmitted by the power supply (VCC) voltage, and the peak current can be reduced to reduce the high frequency noise.

도 1은 본 발명에 따른 액정표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 데이터 구동회로부의 구체적인 구성도이다.FIG. 1 is a block diagram schematically showing a liquid crystal display according to the present invention, and FIG. 2 is a specific configuration diagram of the data driving circuit shown in FIG.

본 발명에 따른 평판 표시장치의 예로 액정표시장치의 구성을 설명하면 다음과 같다. 도 1 및 도 2에 도시된 바와 같이, 본 발명에 따른 평판 표시장치는, 타이밍 제어부(130), 게이트 구동회로부(140), 데이터 구동회로부(150), 액정패널(160) 및 백라이트유닛(170)을 포함하여 구성된다.An example of a flat panel display device according to the present invention is as follows. 1 and 2, a flat panel display according to the present invention includes a timing controller 130, a gate driving circuit 140, a data driving circuit 150, a liquid crystal panel 160, and a backlight unit 170 ).

상기 타이밍 제어부(130)는 상기 게이트 구동회로부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 상기 데이터 구동회로부(150)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다. 또한, 상기 타이밍 제어부(130)는 데이터 타이밍 제어신호(DDC)와 함께 영상 처리부(110)로부터 공급된 데이터신호(DATA)를 상기 데이터 구동회로부(150)에 공급한다.The timing controller 130 includes a gate timing control signal GDC for controlling the operation timing of the gate driving circuit 140 and a data timing control signal DDC for controlling the operation timing of the data driving circuit 150. [ . The timing control unit 130 supplies the data driving circuit unit 150 with the data signal DATA supplied from the image processing unit 110 together with the data timing control signal DDC.

상기 게이트 구동회로부(140)는 상기 타이밍 제어부(130)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 각 게이트 라인(GL)에 스캔 펄스를 순차적으로 출력한다. 상기 게이트 구동회로부(140)는 IC(Integrated Circuit) 형태로 형성되거나 액정패널(160)에 GIP(Gate In Panel) 방식으로 형성된다.The gate driving circuit 140 sequentially outputs scan pulses to the gate lines GL in response to a gate timing control signal GDC supplied from the timing controller 130. The gate driving circuit 140 may be formed in an integrated circuit (IC) form or a GIP (Gate In Panel) method in the liquid crystal panel 160.

상기 데이터 구동회로부(150)는 상기 타이밍 제어부(130)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터 신호(DATA)를 샘플링하고 래치하며 감마 기준전압으로 변환하여 출력한다. 상기 데이터 구동회로부(150)는 1 프레임 주기로 데이터전압의 극성을 반전하여 출력할 수 있다. 상기 데이터 구동회로부(150)는 각 데이터 라인(DL)을 통해 액정패널(160)에 포함된 서브 픽셀들(SP)에 데이터 전압을 공급한다. 상기 데이터 구동회로부(150)는 복수개의 데이터 드라이버 IC(Integrated Circuit)로 구성된다.The data driving circuit 150 samples and latches the data signal DATA in response to the data timing control signal DDC supplied from the timing controller 130 and converts the sampled data signal into a gamma reference voltage. The data driving circuit part 150 can reverse the polarity of the data voltage in one frame period and output it. The data driving circuit 150 supplies the data voltages to the sub-pixels SP included in the liquid crystal panel 160 through the data lines DL. The data driving circuit unit 150 includes a plurality of data driver ICs (Integrated Circuits).

상기 액정패널(160)은 상기 게이트 구동회로부(140)로부터 공급된 스캔 신호와 상기 데이터 구동회로부(150)로부터 공급된 데이터 전압에 대응하여 영상을 표시한다. 상기 액정패널(160)은 백라이트유닛(170)을 통해 제공된 광을 제어하는 서브 픽셀들(SP)이 포함된다.The liquid crystal panel 160 displays an image corresponding to a scan signal supplied from the gate driving circuit 140 and a data voltage supplied from the data driving circuit 150. The liquid crystal panel 160 includes subpixels SP for controlling light provided through the backlight unit 170.

하나의 서브 픽셀에는, 도 2에 도시된 바와 같이, 스위칭 트랜지스터(SW), 스토리지 커패시터(Cst) 및 액정층(Clc)이 포함된다. 상기 스위칭 트랜지스터(SW)의 게이트 전극은 각 게이트 라인(GL1)에 연결되고 소스 전극은 각 데이터 라인(DL1)에 연결된다. 상기 스토리지 커패시터(Cst)는 상기 스위칭 트랜지스터(SW)의 드레인 전극에 연결된 화소 전극(1)과 공통 전압 라인(Vcom)에 연결된 공통전극(2) 사이에 형성된다. 즉, 상기 액정층(Clc)은 상기 스위칭 트랜지스터(SW)의 드레인 전극에 연결된 화소전극(1)과 공통 전압 라인(Vcom)에 연결된 공통 전극(2) 사이에 형성된다.One subpixel includes a switching transistor SW, a storage capacitor Cst, and a liquid crystal layer Clc, as shown in Fig. A gate electrode of the switching transistor SW is connected to each gate line GL1 and a source electrode thereof is connected to each data line DL1. The storage capacitor Cst is formed between the pixel electrode 1 connected to the drain electrode of the switching transistor SW and the common electrode 2 connected to the common voltage line Vcom. That is, the liquid crystal layer Clc is formed between the pixel electrode 1 connected to the drain electrode of the switching transistor SW and the common electrode 2 connected to the common voltage line Vcom.

액정패널(160)은 화소전극(1) 및 공통전극(2)의 구조에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다.The liquid crystal panel 160 may be a twisted nematic (TN) mode, a VA (Vertical Alignment) mode, an IPS (In Plane Switching) mode, a FFS (Fringe Field Switching) mode Or ECB (Electrically Controlled Birefringence) mode.

액정패널(160)은 적색, 녹색 및 청색의 서브 픽셀로 구현되거나 소비전류 절감 등을 위해 적색, 녹색, 청색의 서브 픽셀과 더불어 백색의 서브 픽셀로 구현되기도 한다.The liquid crystal panel 160 may be embodied as red, green, and blue subpixels, or may be implemented as white subpixels in addition to red, green, and blue subpixels to reduce current consumption.

상기 백라이트유닛(170)은 광을 출사하는 광원 등을 이용하여 상기 액정패널(160)에 광을 제공한다.The backlight unit 170 provides light to the liquid crystal panel 160 using a light source or the like that emits light.

여기서, 상기 데이터 구동회로부(150)를 보다 더 구체적으로 설명하면 다음과 같다.Here, the data driving circuit unit 150 will be described in more detail as follows.

먼저, 상기 타이밍 제어부의 기능이 다양해지면서 외부에서 제어할 수 있는 IC 핀의 개수가 증가하여 타이밍 제어부의 면적이 증가하게 되고, 전력소모가 증가하는 문제점이 있었다.First, as the functions of the timing control section are varied, the number of IC pins that can be controlled from the outside increases, thereby increasing the area of the timing control section and increasing power consumption.

이러한 문제점을 해결하기 위해, 최근에는, 상기 타이밍 제어부와 데이터 구동회로부를 연결하는 인터페이스 방식으로서 데이터 구동회로부의 제어신호 및 영상 데이터를 포함하는 정보를 패킷(packet)형태로 전달하는 EPI(Embedded Clock Point to Point Interface) 방식이 제안되었다.In order to solve this problem, in recent years, as an interface system for connecting the timing control unit and the data driving circuit unit, an EPI (Embedded Clock Point (EPI)) which transfers control signal of the data driving circuit unit and information including image data in a packet form to Point Interface) method has been proposed.

도 3은 본 발명에 따른 타이밍 제어부와 데이터 구동회로의 구성을 나타낸 것이다.3 shows the configuration of a timing control unit and a data driving circuit according to the present invention.

즉, 도 3에 도시된 바와 같이, 본 발명에 따른 데이터 구동회로는 복수개의 데이터 드라이버 IC(10)를 구비하여 구성된다. 따라서, 상기 타이밍 제어부(130)는 상기 데이터 구동회로부(150)의 각 데이터 드라이버 IC(10)와 EPI(Embedded Clock Point to Point Interface) 방식으로 연결된다.That is, as shown in FIG. 3, the data driving circuit according to the present invention includes a plurality of data driver ICs 10. Accordingly, the timing controller 130 is connected to each data driver IC 10 of the data driving circuit unit 150 by an embedded clock point to point interface (EPI) method.

여기서, 타이밍 제어부(110)는 데이터 구동회로부(150)의 제어를 위한 데이터 제어신호(DCS) 및 정렬된 영상 데이터(RGB)를 패킷 데이터(packet data)에 포함시켜 공급하게 되며, 이를 위해 타이밍 제어부(110)는 데이터 구동회로부(150)를 이루는 각 데이터 드라이버 IC(10)들과 각각 2개의 전송라인(RL, PL)을 통해 포인트-투-포인트(point-to-point) 방식으로 연결된다. 두 전송라인(RL, PL)중, 제 1 전송 라인(RL)은 기준 전압을 전송하는 기능을 수행하며, 제 2 전송 라인(PL)은 패킷 데이터를 전송하는 기능을 수행한다.The timing control unit 110 supplies the data control signal DCS and the aligned image data RGB for controlling the data driving circuit unit 150 as packet data. The data driver ICs 110 are connected in a point-to-point manner to the respective data driver ICs 10 constituting the data driving circuit unit 150 via two transmission lines RL and PL. Of the two transmission lines RL and PL, the first transmission line RL functions to transmit a reference voltage, and the second transmission line PL functions to transmit packet data.

이에 따라, 상기 데이터 구동회로부(150)의 각 데이터 드라이버 IC(10)는 수신한 패킷 데이터를 통해 데이터 제어신호(DCS)에 대응하여 디지털 형태의 영상 데이터(RGB)를 순차적으로 수신하고, 감마전압에 따라 아날로그 형태의 데이터 신호(VDATA)으로 변환하여 데이터 배선(DL)을 통해 액정패널(160)에 인가한다. 이러한 데이터 신호(VDATA)는 하나의 수평구간(1H)만큼 래치되어 모든 데이터배선(DL)을 통해 동시에 액정패널(160)에 입력된다.Each of the data driver ICs 10 of the data driving circuit unit 150 sequentially receives digital image data RGB corresponding to the data control signal DCS through the received packet data, The data signal VDATA is applied to the liquid crystal panel 160 through the data line DL. This data signal VDATA is latched by one horizontal period (1H) and input to the liquid crystal panel 160 simultaneously through all the data lines DL.

상기 데이터 제어신호(DCS)로는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 쉬프트 클럭(Source Shift Clock, SSC), 소스 출력 인에이블 신호(Source Output Enable, SOE) 및 극성반전신호(polarity, SOE)등이 포함될 수 있다.The data control signal DCS includes a source start pulse SSP, a source shift clock SSC, a source output enable signal SOE and a polarity reversal signal SOE ), And the like.

도 4는 본 발명의 일 실시예에 따른 데이터 구동회로부의 각 데이터 드라이버 IC의 구체적인 구성도이다.4 is a specific configuration diagram of each data driver IC of the data driving circuit according to the embodiment of the present invention.

본 발명의 일 실시예에 따른 데이터 구동회로부는 복수개의 데이터 드라이버 IC를 구비하여 구성되고, 각 데이터 드라이버 IC는, 도 4에 도시한 바와 같이, 제 1 VCC 전압으로 구동되어 외부로부터 입력되는 소스 스타트 펄스(SSP)를 클럭신호의 1주기마다 쉬프트시키면서 소정 개수의 샘플링신호를 생성하는 쉬프트 레지스터(1)와, 외부로부터 입력되는 영상 데이터(R, G, B)의 직렬 데이터를 병렬 데이터로 변환하여 상기 제 1 VCC 전압보다 낮은 제 2 VCC 전압으로 상기 병렬로 변환된 데이터를 출력하는 직렬/병렬 변환 콘트롤 로직부(2)와, 상기 쉬프트 레지스터(1)로부터 공급되는 샘플링 신호에 응답하여 상기 직렬/병렬 변환 콘트롤 로직부(2)로부터 입력되는 데이터를 순차적으로 저장한 후, 그 저장된 데이터를 출력하는 2라인 래치부(3)와, 상기 2라인 래치부(3)로부터 출력되는 디지털의 R, G, B 영상 데이터를 아날로그의 영상신호로 변환하여 출력함과 아울러, 라인별로 극성을 전환하여 출력하는 D/A변환부(4)와, 상기 D/A변환부(4)에 의해 변환된 아날로그의 R, G, B 영상신호의 전류를 증폭하여 액정패널 상의 각 데이터 라인으로 출력하는 출력 버퍼부(5)를 구비하여 구성된다.As shown in FIG. 4, each of the data driver ICs is driven by a first VCC voltage and is supplied with a source start signal A shift register 1 for generating a predetermined number of sampling signals while shifting the pulse SSP every one cycle of the clock signal and the serial data of the video data R, G and B inputted from the outside into parallel data A serial / parallel conversion control logic unit 2 for outputting the data converted in parallel to a second VCC voltage lower than the first VCC voltage; A 2-line latch unit 3 for sequentially storing data input from the parallel conversion control logic unit 2 and outputting the stored data, and a 2-line latch unit 3 A converter 4 for converting the R, G, and B image data output from the D / A converter 4 into an analog image signal and outputting the analog image signal, And an output buffer unit 5 for amplifying the currents of the analog R, G, and B image signals converted by the image processing unit 4 and outputting the amplified currents to the respective data lines on the liquid crystal panel.

물론, 도면에는 도시되지 않았지만, 상기 타이밍 제어부와 EPI 방식으로 데이터 및 각종 제어신호를 송수신하기 위하여, 상기 각 데이터 드라이버 IC는, 상기 타이밍 제어부(130)로부터 상기 전송 패킷으로 변환된 영상/제어 데이터 신호를 상기 EPI 인터페이스를 통해 수신하기 위한 수신 모듈과, 상기 제 2 수신 모듈을 통해 수신된 상기 영상/제어 데이터 신호로부터 영상 데이터 및 제어 데이터와 클럭 신호 등을 복원하여 상기 직렬/병렬 변환 콘트롤 로직부(2), 상기 쉬프트 레지스터(1) 및 상기 2라인 래치부로 제공하는 CDR(Clock and Data Recovery)부를 더 구비한다.Although not shown in the drawing, each of the data driver ICs receives the video / control data signal (not shown) converted from the transmission packet from the timing controller 130 to transmit and receive data and various control signals in accordance with the EPI scheme and the timing controller, Control data and a clock signal from the video / control data signal received through the second reception module, and outputs the restored video / control data and the clock signal to the serial / parallel conversion control logic unit 2, and a clock and data recovery (CDR) unit provided to the shift register 1 and the 2-line latch unit.

여기서, 상기 쉬프트 레지스터(1)와 상기 2라인 래치부(3)는 상대적으로 저속으로 구동되고, 상기 직렬/병렬 변환 콘트롤 로직부(2)는 상대적으로 고속으로 동작한다. 그리고, 상기 쉬프트 레지스터(1), 상기 직렬/병렬 변환 콘트롤 로직부(2) 및 상기 2라인 래치부(3)는 상대적으로 낮은 전압으로 구동되고, 상기 D/A변환부(4) 및 상기 출력 버퍼부(5)는 상대적으로 높은 전압으로 구동된다.Here, the shift register 1 and the two-line latch unit 3 are driven at a relatively low speed, and the serial / parallel conversion control logic unit 2 operates at a relatively high speed. The shift register 1, the serial / parallel conversion control logic section 2 and the two-line latch section 3 are driven at a relatively low voltage, and the D / A conversion section 4 and the output The buffer unit 5 is driven with a relatively high voltage.

또한, 상기 직렬/병렬 변환 콘트롤 로직부(2)는 자체에 구비된 데이터 송신 버퍼를 통해 TTL 레벨의 변환된 병렬 데이터를 상기 2라인 래치부(3)의 상기 제 1 래치부로 전송한다.In addition, the serial / parallel conversion control logic unit 2 transmits the converted parallel data of the TTL level to the first latch unit of the two-line latch unit 3 through a data transmission buffer provided in the serial / parallel conversion control logic unit 2.

상기 2라인 래치부(3)는, 도면에는 도시되지 않았지만, 상기 쉬프트 레지스터(1)로부터 공급되는 샘플링 신호에 응답하여 상기 직렬/병렬 변환 콘트롤 로직부(2)로부터 송신된 영상 데이터를 래치하는 제 1 래치부와, 상기 쉬프트 레지스터(1)로부터 공급되는 샘플링 신호에 응답하여 상기 제 1 래치부에서 송신된 영상 데이터를 래치하여 상기 D/A변환부(4)에 송신하는 제 2 래치부를 구비하여 구성된다.Parallel conversion control logic unit 2 in response to a sampling signal supplied from the shift register 1. The two-line latch unit 3 latches the video data supplied from the shift register 1, And a second latch unit for latching the image data transmitted from the first latch unit in response to a sampling signal supplied from the shift register 1 and transmitting the latched image data to the D / A converter unit 4 .

도 5는 본 발명에 따른 데이터 구동회로의 각 데이터 드라이버 IC의 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 구성도이고, 도 6a는 종래의 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 회로적 구성도이고, 도 6b는 본 발명에 따른 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼 및 제 1 래치부의 수신부의 회로적 구성도이다.5 is a configuration diagram of a data transmission buffer of the serial / parallel conversion control logic unit of each data driver IC of the data driving circuit according to the present invention and a receiving unit of the first latch unit. FIG. 6A is a block diagram of the conventional serial / FIG. 6B is a circuit configuration diagram of the data transmission buffer of the serial / parallel conversion control logic unit and the receiving unit of the first latch unit according to the present invention; FIG. 6B is a circuit configuration diagram of the negative data transmission buffer and the receiving unit of the first latch unit;

상기 직렬/병렬 변환 콘트롤 로직부(2)는 자체에 구비된 데이터 송신 버퍼(2a)를 통해 TTL 레벨의 변환된 병렬 데이터를 상기 2라인 래치부(3)의 상기 제 1 래치부의 수신부(3a) 각 채널에 R, G, B 영상 데이터를 전송한다.The serial / parallel conversion control logic unit 2 transmits the parallel data converted at the TTL level through the data transmission buffer 2a provided therein to the receiving unit 3a of the first latch unit of the two-line latch unit 3, And transmits R, G, B image data to each channel.

종래의 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼(2a)는, 도 6a와 같이, 제 1 인버터(INT)와 PMOS(M1) 및 NMOS(M2)로 구성되는 제 2 인버터로 구성되고, 상기 데이터 구동회로가 로직 1.8V로 구동될 경우, VCC 로직 레벨이 1.8V로 데이터가 전송된다.The data transmission buffer 2a of the conventional serial / parallel conversion control logic unit is composed of a first inverter INT, a second inverter composed of PMOS M1 and NMOS M2, When the data drive circuit is driven with a logic 1.8V, data is transferred at a VCC logic level of 1.8V.

따라서, 종래에는 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼(2a)가 1.8V로 구동되므로 고주파 노이즈의 크기가 커졌다.Accordingly, in the conventional art, the data transmission buffer 2a of the serial / parallel conversion control logic unit is driven at 1.8V, so that the size of high frequency noise is increased.

본 발명에 따른 데이터 구동회로의 각 데이터 드라이버 IC는, 도 6b에 도시한 바와 같이, 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼(2a)의 PMOS(M1) 및 NMOS(M2)로 구성되는 제 2 인버터에서, 상기 PMOS(M2)의 소오스단와 VCC 단 사이에 PMOS(M3)를 더 추가 구성하고, 상기 PMOS(M3)의 게이트단과 드레인단을 연결하여 다이오드(diode) 특성으로 연결한다. 따라서, 상기 VCC가 1.8V로 구동되더라도 상기 PMOS(M2)의 소오스단은 PMOS(M3)의 문턱전압(Vth)만큼 드롭된 전압이 인가되므로 종래보다 낮은 VCC 로직 레벨(제 2 VCC 전압)의 데이터 전송이 가능하다.Each of the data driver ICs of the data driving circuit according to the present invention includes a PMOS transistor M1 and a NMOS transistor M2 constituted by the PMOS transistor M1 and the NMOS transistor M2 of the data transmission buffer 2a of the serial / parallel conversion control logic section, In the two-inverter, a PMOS (M3) is additionally provided between the source and the drain of the PMOS (M2), and the gate terminal and the drain terminal of the PMOS (M3) are connected to each other as a diode characteristic. Therefore, even if the VCC is driven at 1.8V, the source node of the PMOS transistor M2 is supplied with a voltage dropped by the threshold voltage Vth of the PMOS transistor M3, so that the data of the lower VCC logic level (second VCC voltage) Transmission is possible.

따라서, 본 발명은 종래보다 낮은 VCC 로직 레벨로 데이터가 전송되므로 고주파 노이즈의 크기를 줄일 수 있다.Accordingly, since the present invention transmits data at a lower VCC logic level than conventional methods, the size of high frequency noise can be reduced.

한편, 상기 PMOS(M3) 뿐만 아니라, 다른 전기소자를 이용하여 VCC 로직 레벨을 낮출 수 있다.On the other hand, the VCC logic level can be lowered by using not only the PMOS M3 but also other electric devices.

도 7a 및 7b는 본 발명의 다른 실시예에 따른 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼(2a)의 구성도이다.7A and 7B are block diagrams of a data transmission buffer 2a of the serial / parallel conversion control logic unit according to another embodiment of the present invention.

도 7a에 도시한 바와 같이, VCC 전압을 분압하는 제 1 및 제 2 저항(R1, R2)과, 상기 제 1 및 제 2 저항(R1, R2)에 의해 분압된 전압을 증폭하는 증폭기(OP1)와, 상기 증폭기(OP1)에서 출력된 신호에 의해 스위칭되어 VCC 전압을 상기 PMOS(M2)의 소오스단으로 출력하는 MOS 트랜지스터(Q1)를 구비하여 VCC 로직 레벨을 낮출 수 있다.The first and second resistors R1 and R2 for dividing the VCC voltage and the amplifier OP1 for amplifying the voltage divided by the first and second resistors R1 and R2, And a MOS transistor Q1 switched by a signal output from the amplifier OP1 and outputting a VCC voltage to a source terminal of the PMOS M2, thereby lowering the VCC logic level.

또한, 도 7b에 도시한 바와 같이, 입력 전압(Vin)을 분압하는 제 1 및 제 2 저항(R1, R2)과, 상기 제 1 및 제 2 저항(R1, R2)에 의해 분압된 전압을 증폭하는 증폭기(OP1)와, 상기 증폭기(OP1)에서 출력된 신호에 의해 스위칭되어 상기 입력 전압(Vin)을 상기 PMOS(M2)의 소오스단으로 출력하는 제 1 및 제 2 BJT 트랜지스터(Q1, Q2) 또는 제 1 및 제 3 BJT 트랜지스터를 구비하여 VCC 로직 레벨을 낮출 수 있다.As shown in Fig. 7B, the first and second resistors R1 and R2 for dividing the input voltage Vin and the second resistors R1 and R2 for amplifying the voltages divided by the first and second resistors R1 and R2 First and second BJT transistors Q1 and Q2 that are switched by a signal output from the amplifier OP1 and output the input voltage Vin to a source terminal of the PMOS M2, Or first and third BJT transistors to lower the VCC logic level.

상기 도 5 및 도 6b의 구성은, 제 1 래치부의 송신부와 제 2 래치부의 수신부에 그대로 적용할 수 있다.5 and 6B can be directly applied to the transmitter of the first latch unit and the receiver of the second latch unit.

즉, 도 5 및 도 6b에서, 상기 직렬/병렬 변환 콘트롤 로직부(2)는 자체에 구비된 데이터 송신 버퍼(2a)가 제 1 래치부의 송신부가 되고, 상기 제 1 래치부의 수신부(3a)가 제 2 래치부의 수신부가 된다.5 and 6B, the serial / parallel conversion control logic unit 2 itself has a data transmission buffer 2a as a transmitting unit of the first latch unit and a receiving unit 3a of the first latch unit And becomes a receiving section of the second latch section.

따라서, 본 발명에 따른 데이터 구동회로의 각 데이터 드라이버 IC는, 상기 직렬/병렬 변환 콘트롤 로직부의 데이터 송신 버퍼(2a)에서 제 1 래치부의 수신부로 종래보다 낮은 VCC 로직 레벨의 데이터 전송이 가능할 뿐만 아니라, 상기 제 1 래치부의 송신부(2a)에서 상기 제 2 래치부의 수신부로 종래보다 낮은 VCC 로직 레벨의 데이터 전송이 가능하다.Therefore, each data driver IC of the data driving circuit according to the present invention is capable of transferring data at a lower VCC logic level than the conventional one to the receiving section of the first latch section from the data transmission buffer 2a of the serial / parallel conversion control logic section , It is possible to transfer the data of the VCC logic level lower than the conventional one to the receiver of the second latch unit from the transmission unit 2a of the first latch unit.

따라서, 본 발명은 상기 직렬/병렬 변환 콘트롤 로직부(2), 제 1 래치부 및 제 2 래치부 간에 종래보다 낮은 VCC 로직 레벨로 데이터가 전송되므로 고주파 노이즈의 크기를 줄일 수 있다.Accordingly, since the data is transmitted between the serial / parallel conversion control logic unit 2, the first latch unit, and the second latch unit at a lower VCC logic level than the prior art, the size of the high frequency noise can be reduced.

제 2 실시예Second Embodiment

한편, 본 발명의 제 2 실시예에 따른 데이터 구동회로는, 각 데이터 드라이버 IC별로 래치 타임을 분산하여 고주파 노이즈를 저감할 수 있다.On the other hand, the data driving circuit according to the second embodiment of the present invention can reduce the high frequency noise by dispersing the latch time for each data driver IC.

본 발명의 실시예에 따른 데이터 구동회로부(150)는, 도 3에 도시된 바와 같이, 복수개의 데이터 드라이버 IC(10)를 구비하여 구성된다. 따라서, 상기 타이밍 제어부(130)는 상기 데이터 구동회로부(150)의 각 데이터 드라이버 IC(10)와 EPI(Embedded Clock Point to Point Interface) 방식으로 연결된다.As shown in FIG. 3, the data driving circuit unit 150 according to the embodiment of the present invention includes a plurality of data driver ICs 10. Accordingly, the timing controller 130 is connected to each data driver IC 10 of the data driving circuit unit 150 by an embedded clock point to point interface (EPI) method.

도 8은 본 발명에 따른 EPI 패킷 데이터의 시퀀스(Sequence)를 나타낸 도면이다.8 is a diagram illustrating a sequence of EPI packet data according to the present invention.

도 8에 도시한 바와 같이, 상기 EPI 패킷 데이터는 일정한 비트수를 갖는 복수의 패킷으로 구성된다. 복수의 패킷은 클럭 타이밍 패킷(Clock Timming, CT), 콘트롤 스타트 패킷(CTR_START), 제 1 콘트롤 패킷(CTR1), 제 2 콘트롤 패킷(CTR2), 데이터 스타트 패킷(DATA_START) 및 영상 데이터 패킷(RGB DATA)을 포함한다.As shown in FIG. 8, the EPI packet data is composed of a plurality of packets having a constant number of bits. The plurality of packets include a clock timing packet CT, a control start packet CTR_START, a first control packet CTR1, a second control packet CTR2, a data start packet DATA_START, and a video data packet RGB DATA ).

상기 클럭 타이밍 패킷(CT)은 패킷 데이터의 시작을 알려주는 패킷이며, 상기 콘트롤 스타트 패킷(CTR_START)은 콘트롤 패킷의 시작을 알려주는 패킷이다. 그리고, 상기 제 1 및 제 2 콘트롤 패킷(CTR1, CTR2)는 데이터 구동부의 각종 제어신호가 인코팅된 패킷이며, 상기 데이터 스타트 패킷(DATA_START)은 다음 패킷이 영상데이터 패킷의 시작을 알려주는 패킷이며, 영상 데이터 패킷(RGB DATA)는 영상 데이터가 인코딩된 패킷이다.The clock timing packet CT is a packet indicating the start of packet data, and the control start packet CTR_START is a packet indicating the start of a control packet. The first and second control packets CTR1 and CTR2 are packets coated with various control signals of the data driver, and the data start packet DATA_START is a packet indicating the start of the video data packet of the next packet , And a video data packet (RGB DATA) is a video data-encoded packet.

이 중, 본 발명에 따라 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호는 상기 클럭 타이밍 패킷(CT)에 인코딩된다.The control signal for distributing the latch time for each data driver IC according to the present invention is encoded into the clock timing packet CT.

상기 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호는 상기 클럭 타이밍 패킷(CT)에서 인터널 래치 타임(Internal latch time)인 t7 이 후 2비트 ( LL, LH, HL, HH)로 구성된다.The control signal for distributing the latch time for each data driver IC is composed of two bits (LL, LH, HL, HH) after the internal latch time t7 in the clock timing packet CT .

예를들면, 상기 2비트 제어신호가 "LL"이면 래치 타임이 1-PCLK이고, 상기 2비트 제어신호가 "LH"이면 래치 타임이 2-PCLK이고, 상기 2비트 제어신호가 "HL"이면 래치 타임이 3-PCLK이고, 상기 2비트 제어신호가 "HH"이면 래치 타임이 4-PCLK이다.For example, if the latch time is 1-PCLK if the 2-bit control signal is "LL" and the latch time is 2-PCLK if the 2-bit control signal is "LH" and the 2-bit control signal is "HL" When the latch time is 3-PCLK and the 2-bit control signal is "HH ", the latch time is 4-PCLK.

이와 같이, 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호가 타이밍 제어부(130)에서 각 데이터 드라이버 IC에 인가되므로, 각 데이터 드라이버 IC(10)는 내부 래치 타임을 분산하여 피크 전류를 분산할 수 있다.As described above, since the control signal for distributing the latch time for each data driver IC is applied to each data driver IC in the timing control unit 130, each data driver IC 10 distributes the internal latch time to distribute the peak current .

도 9는 각 데이터 드라이버 IC별로 래치 타임이 분산됨을 설명하기 위한 파형도이다.FIG. 9 is a waveform diagram for explaining that the latch time is dispersed for each data driver IC.

도 9a는 종래의 각 데이터 드라이버 IC의 래치 타임 설명도이고, 도 9b는 본 발명에 따라 각 데이터 드라이버 IC의 래치 타임이 분산됨을 나타낸 파형도이다.FIG. 9A is a latch time explanatory diagram of each of the conventional data driver ICs, and FIG. 9B is a waveform diagram showing that the latch time of each data driver IC is dispersed according to the present invention.

종래에는, 도 9a에 도시한 바와 같이, 각 데이터 드라이버 IC(D-IC#1, D-IC#2)의 래치부가 RGB 영상 데이터의 끝단을 기준하여 동시에 래치를 시작하였다. 따라서, 각 데이터 드라이버 IC가 래치를 동시에 시작하므로, 피크 전류가 각 데이터 드라이버 IC의 래치 시작점에서 증가하였다.Conventionally, as shown in Fig. 9A, the latch portions of the respective data driver ICs (D-IC # 1, D-IC # 2) start latching with reference to the end of the RGB video data. Thus, since each data driver IC starts the latches at the same time, the peak current increased at the latch start point of each data driver IC.

그러나, 본 발명에서는, 도 9b에 도시한 바와 같이, 각 데이터 드라이버 IC(D-IC#1, D-IC#2)의 래치부가 RGB 영상 데이터의 끝단을 기준하여 서로 다른 타임에 래치를 시작하므로, 각 데이터 드라이버 IC별로 래치 타임이 분산되고 피크 전류도 분산되므로 고주파 노이즈 크기를 줄일 수 있다.However, in the present invention, as shown in Fig. 9B, the latch portions of the respective data driver ICs (D-IC # 1 and D-IC # 2) start latching at different times based on the ends of the RGB video data , The latch time is dispersed and the peak current is dispersed for each data driver IC, thereby reducing the high frequency noise size.

상기 본 발명의 제 2 실시예와 같이, 각 데이터 드라이버 IC별로 래치 타임을 분산하면 피크 전류가 종래에 비애 약 43.9% 감소하였다.As in the second embodiment of the present invention, when the latch time is dispersed for each data driver IC, the peak current is reduced by about 43.9% in comparison with the related art.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the general inventive concept as defined by the appended claims and their equivalents. Will be clear to those who have knowledge of.

1: 시프트 레지스터 2: 직렬/병렬 변환 콘트롤 로직부
3: 2라인 래치부 4: 디지털/아날로그 변환부
5: 출력 버퍼부1: shift register 2: serial / parallel conversion control logic section
3: 2-line latch unit 4: digital / analog conversion unit
5: Output buffer section

Claims

제 1 VCC 전압으로 구동되어 타이밍 제어부로부터 출력된 소스 스타트 펄스와 소스 샘플링 클럭에 응답하여 샘플링 신호를 출력하는 시프트 레지스터;
외부로부터 입력되는 영상 데이터의 직렬 데이터를 병렬 데이터로 변환하여 상기 제 1 VCC 전압보다 낮은 제 2 VCC 전압으로 상기 병렬로 변환된 데이터를 출력하는 직렬/병렬 변환 콘트롤 로직부와,
상기 샘플링 신호에 응답하여 상기 직렬/병렬 변환 콘트롤 로직부로부터 출력된 디지털 형태의 데이터 신호를 래치하여 출력하는 2라인 래치부;
상기 2라인 래치부로부터 출력되는 상기 디지털 영상 데이터를 아날로그의 영상신호로 변환하여 출력하는 D/A변환부;
상기 D/A변환부에 의해 변환된 아날로그 영상신호의 전류를 증폭하여 액정패널 상의 각 데이터 라인으로 출력하는 출력 버퍼부를 구비하여 구성되는 평판 표시장치의 데이터 구동회로.A shift register driven by a first VCC voltage to output a sampling signal in response to a source start pulse and a source sampling clock output from the timing control unit;
A serial / parallel conversion control logic unit for converting serial data of image data input from the outside into parallel data and outputting the parallel-converted data to a second VCC voltage lower than the first VCC voltage;
A two-line latch unit for latching and outputting a digital data signal output from the serial / parallel conversion control logic unit in response to the sampling signal;
A D / A converter for converting the digital video data output from the 2-line latch unit into an analog video signal and outputting the analog video signal;
And an output buffer unit for amplifying the current of the analog video signal converted by the D / A converter and outputting the amplified current to each data line on the liquid crystal panel.

제 1 항에 있어서,
상기 직렬/병렬 변환 콘트롤 로직부는 상기 병렬로 변환된 데이터를 출력하는 데이터 송신 버퍼를 구비하고, 상기 데이터 송신 버퍼는,
상기 병렬로 변환된 데이터를 반전하는 인버터와,
상기 인버터와 상기 제 1 VCC 전압단 사이에 PMOS를 더 추가 구성하고, 상기 PMOS의 게이트단과 드레인단을 서로 연결하여 상기 제 2 VCC 전압으로 상기 병렬로 변환된 데이터가 출력되도록 하는 평판 표시장치의 데이터 구동회로.The method according to claim 1,
Wherein the serial / parallel conversion control logic unit includes a data transmission buffer for outputting the parallel-converted data,
An inverter for inverting the parallel-converted data;
And a PMOS is further provided between the inverter and the first VCC voltage terminal, and the data of the flat panel display device connected to the gate terminal and the drain terminal of the PMOS to output the data converted in parallel to the second VCC voltage Drive circuit.

제 1 항에 있어서,
상기 직렬/병렬 변환 콘트롤 로직부는 상기 병렬로 변환된 데이터를 출력하는 데이터 송신 버퍼를 구비하고, 상기 데이터 송신 버퍼는,
상기 병렬로 변환된 데이터를 반전하는 인버터와,
상기 제 1 VCC 전압을 분압하는 제 1 및 제 2 저항과,
상기 제 1 및 제 2 저항에 의해 분압된 전압을 증폭하는 증폭기와,
상기 증폭기에서 출력된 신호에 의해 스위칭되어 상기 제 1 VCC 전압을 상기 인버터의 소오스단으로 출력하는 MOS 트랜지스터를 구비하여 구성되는 평판 표시장치의 데이터 구동회로.The method according to claim 1,
Wherein the serial / parallel conversion control logic unit includes a data transmission buffer for outputting the parallel-converted data,
An inverter for inverting the parallel-converted data;
First and second resistors for dividing the first VCC voltage,
An amplifier for amplifying a voltage divided by the first and second resistors,
And a MOS transistor that is switched by a signal output from the amplifier and outputs the first VCC voltage to a source terminal of the inverter.

제 1 항에 있어서,
상기 직렬/병렬 변환 콘트롤 로직부는 상기 병렬로 변환된 데이터를 출력하는 데이터 송신 버퍼를 구비하고, 상기 데이터 송신 버퍼는,
상기 병렬로 변환된 데이터를 반전하는 인버터와,
입력 전압을 분압하는 제 1 및 제 2 저항과,
상기 제 1 및 제 2 저항에 의해 분압된 전압을 증폭하는 증폭기와,
상기 증폭기에서 출력된 신호에 의해 스위칭되어 상기 입력 전압을 상기 인버터의 소오스단으로 출력하는 제 1 및 제 2 BJT 트랜지스터(Q1, Q2) 또는 제 1 및 제 3 BJT 트랜지스터를 구비하는 평판 표시장치의 데이터 구동회로.The method according to claim 1,
Wherein the serial / parallel conversion control logic unit includes a data transmission buffer for outputting the parallel-converted data,
An inverter for inverting the parallel-converted data;
First and second resistors for dividing the input voltage,
An amplifier for amplifying a voltage divided by the first and second resistors,
A first and a second BJT transistors (Q1 and Q2) that are switched by a signal output from the amplifier and output the input voltage to a source terminal of the inverter, or data of a flat panel display device including first and third BJT transistors Drive circuit.

제 1 항에 있어서,
상기 2라인 래치부는, 상기 쉬프트 레지스터로부터 공급되는 샘플링 신호에 응답하여 상기 직렬/병렬 변환 콘트롤 로직부로부터 송신된 영상 데이터를 래치하여 상기 제 2 VCC 전압 레벨의 데이터를 송신하는 제 1 래치부와, 상기 쉬프트 레지스터로부터 공급되는 샘플링 신호에 응답하여 상기 제 1 래치부에서 송신된 영상 데이터를 래치하여 상기 D/A변환부에 송신하는 제 2 래치부를 구비하여 구성되는 평판 표시장치의 데이터 구동회로.The method according to claim 1,
The 2-line latch unit includes a first latch unit for latching image data transmitted from the serial / parallel conversion control logic unit in response to a sampling signal supplied from the shift register and transmitting the data of the second VCC voltage level, And a second latch unit latching the image data transmitted from the first latch unit in response to a sampling signal supplied from the shift register and transmitting the latched image data to the D / A converter unit.

제 5 항에 있어서,
상기 제 1 래치부는 송신부를 구비하고, 상기 제 1 래치부의 송신부는,
상기 영상 데이터를 반전하는 인버터와,
상기 인버터와 상기 제 1 VCC 전압단 사이에 PMOS를 더 추가 구성하고, 상기 PMOS의 게이트단과 드레인단을 서로 연결하여 상기 제 2 VCC 전압 레벨의 데이터를 송신하는 평판 표시장치의 데이터 구동회로.6. The method of claim 5,
The first latch unit may include a transmitter, and the transmitter of the first latch unit may include:
An inverter for inverting the image data;
Further comprising a PMOS between the inverter and the first VCC voltage terminal and connecting the gate and drain terminals of the PMOS to transmit data of the second VCC voltage level.

제 5 항에 있어서,
상기 제 1 래치부는 송신부를 구비하고, 상기 제 1 래치부의 송신부는,
상기 영상 데이터를 반전하는 인버터와,
상기 제 1 VCC 전압을 분압하는 제 1 및 제 2 저항과,
상기 제 1 및 제 2 저항에 의해 분압된 전압을 증폭하는 증폭기와,
상기 증폭기에서 출력된 신호에 의해 스위칭되어 상기 제 1 VCC 전압을 상기 인버터의 소오스단으로 출력하는 MOS 트랜지스터를 구비하여 구성되는 평판 표시장치의 데이터 구동회로.6. The method of claim 5,
The first latch unit may include a transmitter, and the transmitter of the first latch unit may include:
An inverter for inverting the image data;
First and second resistors for dividing the first VCC voltage,
An amplifier for amplifying a voltage divided by the first and second resistors,
And a MOS transistor that is switched by a signal output from the amplifier and outputs the first VCC voltage to a source terminal of the inverter.

제 5 항에 있어서,
상기 제 1 래치부는 송신부를 구비하고, 상기 제 1 래치부의 송신부는,
상기 영상 데이터를 반전하는 인버터와,
입력 전압을 분압하는 제 1 및 제 2 저항과,
상기 제 1 및 제 2 저항에 의해 분압된 전압을 증폭하는 증폭기와,
상기 증폭기에서 출력된 신호에 의해 스위칭되어 상기 입력 전압을 상기 인버터의 소오스단으로 출력하는 제 1 및 제 2 BJT 트랜지스터 또는 제 1 및 제 3 BJT 트랜지스터를 구비하는 평판 표시장치의 데이터 구동회로.6. The method of claim 5,
The first latch unit may include a transmitter, and the transmitter of the first latch unit may include:
An inverter for inverting the image data;
First and second resistors for dividing the input voltage,
An amplifier for amplifying a voltage divided by the first and second resistors,
First and second BJT transistors or first and third BJT transistors that are switched by a signal output from the amplifier and output the input voltage to a source terminal of the inverter.

복수개의 데이터 드라이버 IC를 구비하고, 타이밍 제어부와 상기 각 데이터 드라이버 IC는 EPI 방식으로 연결되는 평판 표시장치의 데이터 구동회로의 데이터 구동 방법에 있어서,
상기 타이밍 제어부는 상기 EPI 방식의 EPI 패킷 데이터에 상기 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호를 인코딩하여 상기 각 데이터 드라이버 IC를 구동하는 평판 표시장치의 구동 방법.A data driving method of a data driving circuit of a flat panel display device having a plurality of data driver ICs, a timing controller and each of the data driver ICs connected in an EPI system,
Wherein the timing control unit encodes a control signal for distributing a latch time for each of the data driver ICs to the EPI packet data of the EPI scheme to drive the respective data driver ICs.

제 9 항에 있어서,
상기 EPI 패킷 데이터는 패킷 데이터의 시작을 알려주는 클럭 타이밍 패킷과, 콘트롤 패킷의 시작을 알려주는 콘트롤 스타트 패킷과, 각 데이터 드라이버 IC의 각종 제어신호가 인코팅된 제 1 및 제 2 콘트롤 패킷), 다음 패킷이 영상데이터 패킷의 시작을 알려주는 데이터 스타트 패킷과, 영상 데이터가 인코딩된 영상 데이터 패킷을 포함하고, 상기 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호는 상기 클럭 타이밍 패킷에 인코딩되는 평판 표시장치의 구동 방법.10. The method of claim 9,
The EPI packet data includes a clock timing packet indicating the start of packet data, a control start packet indicating the start of the control packet, and first and second control packets coated with various control signals of each data driver IC) A data start packet indicating the start of the video data packet and a video data packet in which the video data is encoded and a control signal for distributing the latch time for each data driver IC are encoded in the clock timing packet A method of driving a flat panel display device.

제 10 항에 있어서,
상기 각 데이터 드라이버 IC별로 래치 타임을 분산하기 위한 제어신호는 상기 클럭 타이밍 패킷(CT)에서 인터널 래치 타임(Internal latch time)인 t7 이 후 2비트로 구성되는 평판 표시장치의 구동 방법.11. The method of claim 10,
Wherein the control signal for distributing the latch time for each data driver IC is composed of 2 bits after the internal latch time t7 in the clock timing packet CT.