KR20180008992A - 가변 저항 메모리 소자 및 그 제조 방법 - Google Patents

가변 저항 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20180008992A
KR20180008992A KR1020160089975A KR20160089975A KR20180008992A KR 20180008992 A KR20180008992 A KR 20180008992A KR 1020160089975 A KR1020160089975 A KR 1020160089975A KR 20160089975 A KR20160089975 A KR 20160089975A KR 20180008992 A KR20180008992 A KR 20180008992A
Authority
KR
South Korea
Prior art keywords
chalcogenide material
forming
insulating
conductive lines
variable resistance
Prior art date
Application number
KR1020160089975A
Other languages
English (en)
Inventor
이자빈
박정희
안동호
오철
신희주
이진우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160089975A priority Critical patent/KR20180008992A/ko
Priority to US15/454,064 priority patent/US20180019281A1/en
Publication of KR20180008992A publication Critical patent/KR20180008992A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H01L45/04—
    • H01L45/141—
    • H01L45/145—
    • H01L45/1608—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H10N70/026—Formation of switching materials, e.g. deposition of layers by physical vapor deposition, e.g. sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

가변 저항 메모리 소자 및 그 제조 방법이 제공된다. 상기 가변 저항 메모리 소자는 제1 방향으로 연장되는 제1 도전 라인들, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들, 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함한다. 상기 메모리 셀들의 각각은 그에 연결되는 상기 제1 도전 라인과 상기 제2 도전 라인 사이에서 직렬로 연결된 스위칭 소자 및 가변 저항 구조체를 포함한다. 상기 스위칭 소자는 절연성 불순물 및 칼코게나이드 물질을 포함한다.

Description

가변 저항 메모리 소자 및 그 제조 방법{Variable resistance memory device and method of forming the same}
본 발명은 반도체에 관한 것으로, 보다 상세하게는 가변 저항 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 신뢰성이 가변 저항 메모리 소자 및 그 제조 방법을 제공하는데 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 실시예들에 따른 가변 저항 메모리 소자는 제1 방향으로 연장되는 제1 도전 라인들; 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들; 및 상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함할 수 있다. 상기 메모리 셀들의 각각은 대응하는 상기 제1 도전 라인과 상기 제2 도전 라인 사이에서 직렬로 연결된 스위칭 소자 및 가변 저항 구조체를 포함할 수 있다. 상기 스위칭 소자는 절연성 불순물 및 칼코게나이드 물질을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 기판 상에 제1 방향으로 연장되는 제1 도전 라인을 형성하는 것; 상기 제1 도전 라인에 전기적으로 연결되는 메모리 셀을 형성하는 것; 및 상기 메모리 셀에 전기적으로 연결되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인을 형성하는 것을 포함할 수 있다. 상기 메모리 셀을 형성하는 것은 상기 제1 도전 라인과 상기 제2 도전 라인 사이에서 직렬로 연결되는 스위칭 소자 및 가변 저항 구조체를 형성하는 것을 포함할 수 있다. 상기 스위칭 소자는 절연성 불순물 및 칼코게나이드 물질을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 스위칭 소자는 절연성 불순물 및 칼코게나이드 물질을 포함할 수 있다. 절연성 불순물은 트랩으로서 작용할 수 있으며, 그 속박 에너지는 칼코게나이드 물질의 고유 트랩들 중에서 상대적으로 작은 속박 에너지를 갖는 고유 트랩들보다 클 수 있다. 절연성 불순물은 칼코게나이드 물질의 고유 트랩들로 이루어진 경로들 내에 추가될 수 있다. 이에 따라, 상대적으로 작은 속박 에너지를 갖는 칼코게나이드 물질의 고유 트랩들로 구성된 경로들이 감소될 수 있다. 결과적으로, 스위칭 소자에서의 누설 전류가 감소될 수 있고, 가변 저항 메모리 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 다른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 4a 및 도 4b는 각각 도 3의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 스위칭 소자를 나타내는 개념도이다.
도 6a는 절연성 불순물을 포함하지 않는 일반적인 스위칭 소자에서의 전류의 흐름을 나타내는 개념도이다.
도 6b 및 도 6c는 본 발명의 실시예들에 따른 스위칭 소자에서의 전류의 흐름을 나타내는 개념도들이다.
도 7a 내지 도 10a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 I-I' 선에 대응하는 단면도들이다.
도 7b 내지 도 10b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 II-II' 선에 대응하는 단면도들이다.
도 11은 본 발명의 실시예들에 따른 스위칭 소자를 제조하는 방법을 나타낸다.
도 12a 내지 도 12c는 본 발명의 실시예들에 따른 스위칭 소자를 제조하는 방법을 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 1을 참조하면, 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 메모리 셀 스택들(MCA)의 각각은 2차원적으로 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 가변 저항 메모리 소자는 메모리 셀 스택들(MCA) 사이에 배치되고 상기 메모리 셀들의 쓰기, 읽기, 및/또는 소거 동작을 위한 복수의 도전 라인들을 포함할 수 있다. 도 1에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2는 본 발명의 실시예들에 따른 가변 저항 메모리 소자를 개략적으로 나타내는 사시도이다. 도 2에는 예시적으로 서로 인접한 2개의 메모리 셀 스택들(MCA1, MCA2)이 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2를 참조하면, 제1 방향(D1)으로 연장되는 제1 도전 라인들(CL1), 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 제2 도전 라인들(CL2), 및 제1 방향(D1)으로 연장되는 제3 도전 라인들(CL3)이 제공될 수 있다. 제1 내지 제3 도전 라인들(CL1, CL2, CL3)은 제1 방향(D1) 및 제2 방향(D2)에 수직한 제3 방향(D3)을 따라 차례대로 그리고 서로 이격하여 제공될 수 있다.
제1 메모리 셀 스택(MCA1)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2) 사이에 제공될 수 있고, 제2 메모리 셀 스택(MCA2)은 제2 도전 라인들(CL2)과 제3 도전 라인들(CL3) 사이에 제공될 수 있다. 제1 메모리 셀 스택(MCA1)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2) 사이의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1)을 포함할 수 있다. 제1 메모리 셀들(MC1)은 행과 열을 이루며 2차원적으로 배열될 수 있다. 마찬가지로, 제2 메모리 셀 스택(MCA2)은 제2 도전 라인들(CL2)과 제3 도전 라인들(CL3) 사이의 교차점들에 각각 제공되는 제2 메모리 셀들(MC2)을 포함할 수 있다. 제2 메모리 셀들(MC2)은 행과 열을 이루며 2차원적으로 배열될 수 있다.
메모리 셀들(MC1, MC2)의 각각은 가변 저항 구조체(VR) 및 스위칭 소자(SW)를 포함할 수 있다. 메모리 셀들(MC1, MC2)의 각각에 포함된 가변 저항 구조체(VR) 및 스위칭 소자(SW)는 대응하는(즉, 그에 연결되는) 도전 라인들(CL1, CL2, CL3) 사이에서 직렬로 연결될 수 있다. 예를 들어, 제1 메모리 셀들(MC1)의 각각에 포함된 가변 저항 구조체(VR) 및 스위칭 소자(SW)는 그에 연결되는 한 쌍의 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있으며, 제2 메모리 셀들(MC2)의 각각에 포함된 가변 저항 구조체(VR) 및 스위칭 소자(SW)는 그에 연결되는 한 쌍의 제2 도전 라인(CL2)과 제3 도전 라인(CL3) 사이에서 직렬로 연결될 수 있다. 도 2에는 가변 저항 구조체(VR) 상에 스위칭 소자(SW)가 연결되는 것으로 도시되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 도 2에 도시된 바와 달리, 스위칭 소자(SW) 상에 가변 저항 구조체(VR)가 연결될 수도 있다.
도 3은 본 발명의 실시예들에 다른 가변 저항 메모리 소자를 나타내는 평면도이다. 도 4a 및 도 4b는 각각 도 3의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 3, 도 4a, 및 도 4b를 참조하면, 기판(100) 상에 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 제3 도전 라인들(CL3)이 차례로 제공될 수 있다. 제1 도전 라인들(CL1)은 기판(100)의 상면에 실질적으로 평행한 제1 방향(D1)으로 연장될 수 있고, 기판(100)의 상면에 실질적으로 평행하고 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 제2 도전 라인들(CL2)은 제2 방향(D2)으로 연장되고 제1 방향(D1)으로 서로 이격될 수 있다. 제3 도전 라인들(CL3)은 제1 방향(D1)으로 연장되고 제2 방향(D2)으로 서로 이격될 수 있다. 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 제3 도전 라인들(CL3)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 제1, 제2, 및 제3 도전 라인들(CL1, CL2, CL3)의 각각은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다.
제1 메모리 셀 스택(MCA1)이 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2) 사이에 제공될 수 있고, 제2 메모리 셀 스택(MCA2)이 제2 도전 라인들(CL2)과 제3 도전 라인들(CL3) 사이에 제공될 수 있다. 제1 및 제2 메모리 셀 스택들(MCA1, MCA2)은 도 1 및 도 2를 참조하여 설명한 메모리 셀 스택들에 해당할 수 있다. 편의상 메모리 셀 스택들(MCA1, MCA2)은 2개만 도시되어 있으나, 2개 이상의 메모리 셀 스택들이 제공될 수 있다. 이 경우, 제1 및 제2 메모리 셀 스택들(MCA1, MCA2) 및 제2 및 제3 도전 라인들(CL2, CL3)에 상응하는 구조들이 기판(100) 상에 교대로 반복하여 제공될 수 있다.
제1 메모리 셀 스택(MCA1)은 제1 도전 라인들(CL1)과 제2 도전 라인들(CL2) 사이의 교차점들에 각각 배치되는 제1 메모리 셀들(MC1)을 포함할 수 있다. 마찬가지로, 제2 메모리 셀 스택(MCA2)은 제2 도전 라인들(CL2)과 제3 도전 라인들(CL3) 사이의 교차점들에 각각 배치되는 제2 메모리 셀들(MC2)을 포함할 수 있다.
메모리 셀들(MC1, MC2)의 각각은 그에 연결되는 한 쌍의 도전 라인들((CL1, CL2) 또는 (CL2, CL3)) 사이에서 직렬로 연결되는 가변 저항 구조체(VR)와 스위칭 소자(SW)를 포함할 수 있다.
동일한 메모리 셀 스택(MCA1 또는 MCA2)에 포함된 가변 저항 구조체들(VR)은, 도 4a 및 도 4b에 도시된 바와 같이, 도전 라인들(CL1, CL2, CL3) 사이의 교차점들에 각각 배치되어 2차원적 배열을 이룰 수 있다. 하지만, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 도 4a 및 도 4b에 도시된 바와 달리, 동일한 메모리 셀 스택(MCA1 또는 MCA2)에 포함된 가변 저항 구조체들(VR)의 각각은 제1 방향(D1) 또는 제2 방향(D2)을 따라 연장하는 라인 형상을 가질 수 있다. 이 경우, 하나의 가변 저항 구조체(VR)는 제1 방향(D1) 또는 제2 방향(D2)을 따라 배치된 복수의 메모리 셀들(MC1 또는 MC2) 사이에서 공유될 수 있다.
동일한 메모리 셀 스택(MCA1 또는 MCA2)에 포함된 스위칭 소자들(SW)은, 4a 및 도 4b에 도시된 바와 같이, 도전 라인들(CL1, CL2, CL3) 사이의 교차점들에 각각 배치되어 2차원적 배열을 이룰 수 있다. 하지만, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 도 4a 및 도 4b에 도시된 바와 달리, 동일한 메모리 셀 스택(MCA1 또는 MCA2)에 포함된 스위칭 소자들(SW)의 각각은 제1 방향(D1) 또는 제2 방향(D2)을 따라 연장하는 라인 형상을 가질 수 있다. 이 경우, 하나의 스위칭 소자(SW)는 제1 방향(D1) 또는 제2 방향(D2)을 따라 배치된 복수의 메모리 셀들(MC1 또는 MC2) 사이에서 공유될 수 있다.
몇몇 실시예들에 따르면, 도 4a 및 도 4b에 도시된 바와 같이, 가변 저항 구조체(VR)가 스위칭 소자(SW)와 기판(100) 사이에 제공될 수 있다. 하지만, 다른 실시예들에 따르면, 도 4a 및 도 4b에 도시된 바와 달리, 스위칭 소자(SW)가 가변 저항 구조체(VR)와 기판(100) 사이에 제공될 수 있다. 이하, 설명의 간소화를 위하여 가변 저항 구조체(VR)가 기판(100)과 스위칭 소자(SW) 사이에 제공되는 것으로 설명되나, 본 발명의 실시예들은 이에 한정되지 않는다.
가변 저항 구조체(VR)는 정보 저장을 가능케 하는 물질로 형성될 수 있다. 몇몇 실시예들에 따르면, 가변 저항 구조체(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 가변 저항 구조체(VR)의 결정질-비정질 간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 이러한 실시예들에서, 가변 저항 구조체(VR)는 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항 구조체(VR)는 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항 구조체(VR)는 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복 적층된 구조)를 가질 수 있다.
다른 실시예들에 따르면, 가변 저항 구조체(VR)는 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중에서 적어도 하나를 포함할 수 있다. 일 예로, 가변 저항 구조체(VR)는 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 및 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 가변 저항 구조체(VR)는 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제1 도전성 금속 산화막, 터널 절연막, 및 제2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
스위칭 소자(SW)는 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 스위칭 소자(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 스위칭 소자(SW)는 가변 저항 구조체(VR)보다 높은 결정질-비정질 간의 상전이 온도를 가질 수 있다. 일 예로, 스위칭 소자(SW)의 상전이 온도는 약 350℃ 내지 약 450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 가변 저항 구조체(VR)는 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 스위칭 소자(SW)는 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.
도 5a 및 도 5b는 본 발명의 실시예들에 따른 스위칭 소자를 나타내는 개념도이다.
도 5a 및 도 5b를 더 참조하면, 스위칭 소자(SW)는 절연성 불순물 및 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 몇몇 실시예들에 따르면, 스위칭 소자(SW)는 추가 불순물을 더 포함할 수 있다. 일 예로, 상기 추가 불순물은 C, N, 및 B 중에서 적어도 하나일 수 있다.
상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다.
상기 절연성 불순물은 산화물 및/또는 질화물을 포함할 수 있다. 몇몇 실시예들에서, 절연성 불순물(IMP)은 Si, Hf, Zr, W, V, Nb, Ti, Ta, Mo, 및 Mg 중에서 적어도 하나의 산화물 및/또는 질화물을 포함할 수 있다. 일 예로, 절연성 불순물(IMP)은 실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 텅스텐 산화물, 바나듐 산화물, 니오븀 산화물, 티타늄 산화물, 탄탈륨 산화물, 몰리브덴 산화물, 마그네슘 산화물, 실리콘 질화물, 하프늄 질화물, 지르코늄 질화물, 텅스텐 질화물, 바나듐 질화물, 니오븀 질화물, 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 및/또는 마그네슘 질화물 중에서 적어도 하나를 포함할 수 있다. 다른 실시예들에서, 상기 절연성 불순물은 상기 칼코게나이드 물질에 포함된 원소들의 산화물들 및/또는 질화물들 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질이 Si을 포함하는 경우 상기 절연성 불순물은 실리콘 산화물 및 실리콘 질화물 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 상기 칼코게나이드 물질이 Ge를 포함하는 경우 상기 절연성 불순물은 게르마늄 산화물 및 게르마늄 질화물 중에서 적어도 하나를 포함할 수 있다. 또 다른 예로, 상기 칼코게나이드 물질이 As를 포함하는 경우 상기 절연성 불순물은 비소 산화물 및 비소 질화물 중에서 적어도 하나를 포함할 수 있다.
몇몇 실시예들에 따르면, 도 5a에 도시된 바와 같이, 스위칭 소자(SW)는 칼코게나이드 물질 층(CML)을 포함할 수 있고, 상기 절연성 불순물(IMP)은 칼코게나이드 물질 층(CML) 내에 분산되어 있을 수 있다. 다시 말해, 상기 절연성 불순물(IMP)은 칼코게나이드 물질 층(CML) 내에 도핑된 형태로 존재할 수 있다. 칼코게나이드 물질 층(CML)은 상술한 칼코게나이드 물질을 포함할 수 있다.
다른 실시예들에 따르면, 도 5b에 도시된 바와 같이, 스위칭 소자(SW)는 차례로 적층된 복수의 칼코게나이드 물질 층들(CML)을 포함할 수 있다. 칼코게나이드 물질 층들(CML) 사이의 계면들(INF)에 절연성 나노 아일랜드(ND, nano island)가 제공될 수 있다. 절연성 나노 아일랜드(ND)은 상기 절연성 불순물이 모여 이루어진 것일 수 있다. 절연성 나노 아일랜드(ND)는, 일 예로, 약 1nm 내지 약 20nm의 크기를 가질 수 있다. 칼코게나이드 물질 층들(CML)의 각각은 상술한 칼코게나이드 물질을 포함할 수 있다. 칼코게나이드 물질 층들(CML)의 각각은 약 1nm 내지 약 5nm의 두께를 가질 수 있다. 도 5b에는 3개의 칼코게나이드 물질 층들(CML)이 적층되어 있으나, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 2개의 칼코네나이드 물질 층이 적층될 수도 있고, 혹은 3개 이상의 칼코게나이드 물질 층들이 적층될 수도 있다.
메모리 셀들(MC1, MC2)의 각각은 가변 저항 구조체(VR)와 스위칭 소자(SW) 사이에 제공되는 중간 전극(MEL)을 더 포함할 수 있다. 중간 전극(MEL)은 가변 저항 구조체(VR)와 스위칭 소자(SW)를 전기적으로 연결할 수 있으며, 가변 저항 구조체(VR)와 스위칭 소자(SW)의 직접적인 접촉을 방지할 수 있다. 중간 전극(MEL)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 및/또는 TaSiN 중에서 적어도 하나를 포함할 수 있다.
메모리 셀들(MC1, MC2)의 각각은 가변 저항 구조체(VR)와 그에 연결되는 도전 라인(CL1 또는 CL2) 사이에 제공되는 제1 전극(EL1)을 더 포함할 수 있다. 예를 들어, 메모리 셀들(MC1, MC2)의 각각 내에서, 제1 전극(EL1)은 가변 저항 구조체(VR)를 기준으로 중간 전극(MEL)의 반대 쪽에 배치될 수 있다. 동일한 메모리 셀 스택(MCA1 또는 MCA2)에 포함된 제1 전극(EL1)은 도전 라인들(CL1, CL2, CL3) 사이의 교차점들에 각각 배치되어 2차원적 배열을 이룰 수 있다. 제1 전극(EL1)은 가변 저항 구조체(VR)를 가열하여 상변화시키는 히터(heater) 전극일 수 있다. 제1 전극(EL1)은 도전 라인들(CL1, CL2, CL3)보다 비저항이 큰 물질로 형성될 수 있다. 일 예로, 제1 전극(EL1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
메모리 셀들(MC1, MC2)의 각각은 스위칭 소자(SW)와 그에 연결되는 도전 라인(CL2 또는 CL3) 사이에 제공되는 제2 전극(EL2)을 더 포함할 수 있다. 예를 들어, 메모리 셀들(MC1, MC2)의 각각 내에서, 제2 전극(EL2)은 스위칭 소자(SW)를 기준으로 중간 전극(MEL)의 반대 쪽에 배치될 수 있다. 도 4a 및 도 4b에 도시된 바와 같이, 동일한 메모리 셀 스택(MCA1 또는 MCA2)에 포함된 제2 전극(EL2)은 도전 라인들(CL1, CL2, CL3) 사이의 교차점들에 각각 배치되어 2차원적 배열을 이룰 수 있다. 하지만, 본 발명의 실시예들은 이에 한정되지 않는다. 도 4a 및 도 4b에 도시된 바와 달리, 동일한 메모리 셀 스택(MCA1 또는 MCA2)에 포함된 제2 전극(EL2)은 그에 연결되는 도전 라인(CL2 또는 CL3)을 따라 제1 방향(D1) 또는 제2 방향(D2)으로 연장될 수 있다. 이 경우, 하나의 제2 전극(EL2)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 배치된 복수의 메모리 셀들(MC1 또는 MC2) 사이에서 공유될 수 있다.
제1 층간 절연막(110)이 기판(100) 상에 제공될 수 있다. 제1 층간 절연막(110)은 제1 도전 라인들(CL1) 및 제1 메모리 셀들(MC1)에 포함된 제1 전극들(EL1), 가변 저항 구조체들(VR), 및 중간 전극들(MEL)을 덮을 수 있다.
제2 층간 절연막(120)이 제1 층간 절연막(110) 상에 제공될 수 있다. 제2 층간 절연막(120)은 제1 메모리 셀들(MC1)에 포함된 스위칭 소자들(SW) 및 제2 전극들(EL2)을 덮을 수 있다.
제3 층간 절연막(130)이 제2 층간 절연막(120) 상에 제공될 수 있다. 제3 층간 절연막(130)은 제2 도전 라인들(CL2) 및 제2 메모리 셀들(MC2)에 포함된 제1 전극들(EL1), 가변 저항 구조체들(VR), 및 중간 전극들(MEL)을 덮을 수 있다.
제4 층간 절연막(140)이 제3 층간 절연막(130) 상에 제공될 수 있다. 제4 층간 절연막(140)은 제2 메모리 셀들(MC2)에 포함된 스위칭 소자들(SW) 및 제2 전극들(EL2)을 덮을 수 있다.
제1 내지 제4 층간 절연막들(110, 120, 130, 140)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
도 6a는 절연성 불순물을 포함하지 않는 일반적인 스위칭 소자에서의 전류의 흐름을 나타내는 개념도이다. 도 6b 및 도 6c는 본 발명의 실시예들에 따른 스위칭 소자에서의 전류의 흐름을 나타내는 개념도들이다. 예를 들어, 도 6b는 도 5a를 참조하여 설명한 스위칭 소자에서의 전류의 흐름을 나타낼 수 있고, 도 6c는 도 5b를 참조하여 설명한 스위칭 소자에서의 전류의 흐름을 나타낼 수 있다.
칼코게나이드 물질은 서로 다른 속박 에너지들을 갖는 고유 트랩들을 포함할 수 있다. 본 명세서에서 트랩의 속박 에너지란 트랩에 속박된 전자가 그 트랩을 탈출하기 위하여 필요한 최소 에너지를 의미할 수 있다. 칼코게나이드 물질에 전압이 가해지면, 칼코게나이드 물질 내에서 전자는 전압이 가해진 방향을 따라 인접하는 트랩들에 속박되었다가 탈출함을 반복함으로써 이동할 수 있다. 다시 말해, 칼코게나이드 물질에 전압이 가해지면, 칼코게나이드 물질 내에서 전자는 전압이 가해진 방향을 따라 인접하는 트랩들 사이를 호핑(hopping)함으로써 이동할 수 있다.
도 6a를 참조하면, 일반적인 스위칭 소자(SW_C)는 칼코게나이드 물질을 포함할 수 있다. 이에 따라, 일반적인 스위칭 소자(SW_C)는 서로 다른 속박 에너지들을 고유 트랩들(TR1, TR2)을 포함할 수 있다. 예를 들어, 일반적인 스위칭 소자(SW_C)는 상대적으로 작은 속박 에너지를 갖는 제1 고유 트랩들(TR1) 및 상대적으로 큰 속박 에너지를 갖는 제2 고유 트랩들(TR2)을 포함할 수 있다.
일반적인 스위칭 소자(SW_C)에 제3 방향(D3)으로의 전압이 가해지면, 일반적인 스위칭 소자(SW_C) 내에서 전자들은 제3 방향(D3)으로 인접하는 트랩들 사이를 호핑함으로써 이동할 수 있다. 예를 들어, 전자들은 제1 내지 제5 경로들(P1 내지 P5)을 통해 이동할 수 있다.
이 때, 몇몇 경로들은 상대적으로 작은 속박 에너지를 갖는 고유 트랩들로 구성될 수 있다. 이러한 경로들은 상대적으로 낮은 전압 하에서도 전자의 이동 경로로서의 역할을 수행할 수 있으며, 따라서 누설 전류의 원인이 될 수 있다. 예를 들어, 제1 및 제5 경로들(P1, P5)은 제1 고유 트랩들(TR1)로 구성될 수 있으며, 따라서 누설 전류의 원인이 될 수 있다.
도 6b를 참조하면, 스위칭 소자(SW)는 절연성 불순물(IMP) 및 칼코게나이드 물질을 포함할 수 있다. 도 6b의 실시예에서, 절연성 불순물(IMP)은 칼코게나이드 물질 층(CML) 내에 도핑된 형태로 존재할 수 있다. 절연성 불순물(IMP)은 트랩으로서 작용할 수 있으며 그 속박 에너지는 칼코게나이드 물질의 고유 트랩들 중에서 상대적으로 작은 속박 에너지를 갖는 고유 트랩들보다 클 수 있다. 예를 들어, 절연성 불순물(IMP)의 속박 에너지는 제1 고유 트랩들(TR1)의 속박 에너지보다 클 수 있다.
절연성 불순물(IMP)은 칼코게나이드 물질의 고유 트랩들(TR1, TR2)로 이루어진 경로들(P1 내지 P5) 내에 추가될 수 있다. 이에 따라, 상대적으로 작은 속박 에너지를 갖는 고유 트랩들로 구성된 경로들이 감소될 수 있다. 예를 들어, 제1 내지 제5 경로들(P1 내지 P5)은 절연성 불순물(IMP)을 포함할 수 있다.
도 6c를 참조하면, 스위칭 소자(SW)는 절연성 불순물 및 칼코게나이드 물질을 포함할 수 있다. 도 6c의 실시예에서, 상기 절연성 불순물은 칼코게나이드 물질 층들(CML) 사이의 계면들(INF)에 절연성 나노 아일랜드(ND, nano island) 형태로 존재할 수 있다. 상기 절연성 불순물로 이루어진 절연성 나노 아일랜드(ND)는 트랩으로서 작용할 수 있으며 그 속박 에너지는 칼코게나이드 물질의 고유 트랩들 중에서 상대적으로 작은 속박 에너지를 갖는 고유 트랩들보다 클 수 있다. 예를 들어, 절연성 나노 아일랜드(ND)의 속박 에너지는 제1 고유 트랩들(TR1)의 속박 에너지보다 클 수 있다.
절연성 나노 아일랜드(ND)는 칼코게나이드 물질의 고유 트랩들(TR1, TR2)로 이루어진 경로들(P1 내지 P5) 내에 추가될 수 있다. 이에 따라, 상대적으로 작은 속박 에너지를 갖는 고유 트랩들로 구성된 경로들이 감소될 수 있다. 예를 들어, 제1 내지 제5 경로들(P1 내지 P5)은 절연성 나노 아일랜드(ND)를 포함할 수 있다.
결과적으로, 본 발명의 실시예들에 따르면, 상대적으로 작은 속박 에너지를 갖는 칼코게나이드 물질의 고유 트랩들로 구성된 경로가 감소될 수 있으며, 이에 따라 누설 전류가 감소될 수 있다.
이상의 설명은, OTS 소자의 동작에 대한 현재 이해의 맥락에서 설명되었다. 따라서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 소자에 대한 이론적 설명들이 OTS 소자의 동작에 대한 현재의 이해에 기반함을 쉽게 인식할 것이다. 하지만, 본 명세서에 기재된 소자 및 제조 방법은 상기의 이론적 설명에 한정되는 것은 아니다.
도 7a 내지 도 10a는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 I-I' 선에 대응하는 단면도들이다. 도 7b 내지 도 10b는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 II-II' 선에 대응하는 단면도들이다. 도 3, 도 4a, 도 4b, 도 5a, 및 도 5b를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 7a 및 도 7b를 참조하면, 기판(100) 상에 차례로 적층된 제1 도전 라인들(CL1), 예비 제1 전극들(EL_P), 및 제1 희생 패턴들(SC1)이 형성될 수 있다. 제1 도전 라인들(CL1), 예비 제1 전극들(EL_P), 및 제1 희생 패턴들(SC1)의 각각은 제1 방향(D1)으로 연장될 수 있고, 제1 방향(D1)으로 연장되는 제1 트렌치들(TRC1)에 의해 제2 방향(D2)으로 서로 이격될 수 있다. 제1 도전 라인들(CL1), 및 예비 제1 전극들(EL_P)을 형성하는 것은, 예를 들어, 기판(100) 상에 제1 도전 층(미도시), 및 제1 전극 층(미도시)을 증착하는 것, 상기 제1 전극 층 상에 제1 희생 패턴들(SC1)을 차례로 형성하는 것, 및 제1 희생 패턴들(SC1)을 식각 마스크로 이용하여 상기 제1 도전 층, 및 상기 제1 전극 층을 차례로 식각하는 것을 포함할 수 있다. 제1 희생 패턴들(SC1)은 후술할 제1 및 제2 매립 절연막들과 식각 선택성을 갖는 물질을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 트렌치들(TRC1)을 채우는 제1 매립 절연막(112)이 형성될 수 있다. 제1 매립 절연막(112)을 형성하는 것은 제1 트렌치들(TRC1)을 채우는 절연막(미도시)을 형성하는 것 및 제1 희생 패턴들(SC1)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 제1 매립 절연막(112)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다.
제1 희생 패턴들(SC1), 및 예비 제1 전극들(EL_P)을 차례로 패터닝하여, 제2 방향(D2)으로 상호 분리된 제2 희생 패턴들(SC2) 및 제1 전극들(EL1)을 형성할 수 있다. 상기 패터닝 공정은 제1 매립 절연막(112) 및 제1 희생 패턴들(SC1) 상에 제2 방향(D2)으로 연장되는 마스크 패턴들(미도시)을 형성하는 것 및 상기 마스크 패턴들을 식각 마스크로 이용하여 제1 희생 패턴들(SC1) 및 예비 제1 전극들(EL_P)을 차례로 식각하는 것을 포함할 수 있다. 상기 패터닝 공정에 의하여 제2 방향(D2)으로 연장되는 제2 트렌치들(TRC2)이 형성될 수 있다. 제2 트렌치들(TRC2)의 바닥면은 제1 도전 라인들(CL1)의 상면과 같은 레벨에 위치하건, 제1 도전 라인들(CL1)의 상면보다 높은 레벨에 위치할 수 있다. 즉, 제1 도전 라인들(CL1)은 상기 패터닝 공정에 의하여 추가적으로 패터닝되지 않을 수 있다.
제2 트렌치들(TRC2)을 채우는 제2 매립 절연막(114)이 형성될 수 있다. 제2 매립 절연막(114)을 형성하는 것은 제2 트렌치들(TRC2)을 채우는 절연막(미도시)을 형성하는 것 및 제2 희생 패턴들(SC2)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다. 제2 매립 절연막(114)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 제1 매립 절연막(112) 및 제2 매립 절연막(114)을 포함하는 제1 층간 절연막(110)이 정의될 수 있다.
도 9a 및 도 9b를 참조하면, 제2 희생 패턴들(SC2)이 선택적으로 제거하여 제1 및 제2 방향(D1, D2)으로 분리된 제1 홀들(H1)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)이 실리콘 질화막 및/또는 실리콘 산화질화막을 포함하고, 제2 희생 패턴들(SC2)이 실리콘 산화막을 포함하는 경우, 제2 희생 패턴들(SC2)을 선택적으로 제거하는 것은 인산을 포함하는 식각액을 이용하여 수행될 수 있다. 제1 홀들(H1)에 의하여 제1 전극들(EL1)의 상면이 노출될 수 있다.
제1 홀들(H1)에 의해 노출된 제1 전극들(EL1) 상에, 가변 저항 구조체들(VR)이 각각 형성될 수 있다. 가변 저항 구조체들(VR)은 제1 홀들(H1)을 완전히 채우지 않을 수 있다. 일 예로, 가변 저항 구조체들(VR)을 형성하는 것은 제1 홀들(H1)을 완전히 채우는 가변 저항 층(미도시)을 형성하는 것, 및 상기 가변 저항 층에 에치백 공정을 수행하는 것을 포함할 수 있다. 가변 저항 구조체(VR)가 포함하는 물질은 도 3, 도 4a, 및 도 4b를 참조하여 설명한 바와 같다.
가변 저항 구조체들(VR) 상에 제1 홀들(H1)을 채우는 중간 전극들(MEL)이 각각 형성될 수 있다. 중간 전극들(MEL)을 형성하는 것은 제1 홀들(H1)을 채우는 중간 전극 층을 증착하는 것, 및 제1 층간 절연막(110)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 제1 층간 절연막(110) 상에, 제2 홀들(H2)을 갖는 제2 층간 절연막(120)이 형성될 수 있다. 제2 홀들(H2)은 중간 전극들(MEL)을 각각 노출할 수 있다.
제2 홀들(H2)에 의해 노출된 중간 전극들(MEL) 상에, 스위칭 소자들(SW)이 각각 형성될 수 있다. 스위칭 소자들(SW)은 제2 홀들(H2)을 완전히 채우지 않을 수 있다. 일 예로, 스위칭 소자들(SW)을 형성하는 것은 제2 홀들(H2)을 완전히 채우는 스위칭 층(미도시)을 형성하는 것, 및 상기 스위칭 층에 에치백 공정을 수행하는 것을 포함할 수 있다.
스위칭 소자들(SW)은 절연성 불순물 및 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 몇몇 실시예들에 따르면, 스위칭 소자(SW)는 추가 불순물을 더 포함할 수 있다. 일 예로, 상기 추가 불순물은 C, N, 및 B 중에서 적어도 하나일 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다.
도 11은 본 발명의 실시예들에 따른 스위칭 소자를 제조하는 방법을 나타낸다. 구체적으로, 도 11은 도 5a를 참조하여 설명한 스위칭 소자를 제조하는 방법을 나타낸다.
도 11을 참조하면, 스위칭 소자들(SW)은 다중 스퍼터링 공정을 이용하여 형성될 수 있다. 상기 다중 스퍼터링 공정은 제1 타겟 물질(TG1) 및 제2 타겟 물질(TG2)을 이용하여 동시에 스퍼터링 공정을 진행함으로써 수행될 수 있다. 제1 타겟 물질(TG1)은 상기 칼코게나이드 물질을 포함할 수 있고, 제2 타겟 물질(TG2)은 절연성 불순물 물질을 포함할 수 있다. 상기 절연성 불순물 물질은 산화물 및/또는 질화물을 포함할 수 있다. 몇몇 실시예들에서, 상기 절연성 불순물 물질은 Si, Hf, Zr, W, V, Nb, Ti, Ta, Mo, 및 Mg 중에서 적어도 하나의 산화물 및/또는 질화물을 포함할 수 있다. 다른 실시예들에서, 절연성 불순물 물질은 상기 칼코게나이드 물질에 포함된 원소들의 산화물들 및/또는 질화물들 중에서 적어도 하나를 포함할 수 있다. 제1 타겟 물질(TG1)로부터 칼코게나이드 물질 층(CML)이 형성될 수 있고, 제2 타겟 물질(TG2)로부터 칼코게나이드 물질 층(CML) 내에 분산된 절연성 불순물(IMP)이 형성될 수 있다.
도 12a 내지 도 12c는 본 발명의 실시예들에 따른 스위칭 소자를 제조하는 방법을 나타낸다. 구체적으로, 도 12a 내지 도 12c는 도 5b를 참조하여 설명한 스위칭 소자를 제조하는 방법을 나타낸다.
도 12a를 참조하면, 제1 칼코게나이드 물질 층(CML1)이 형성될 수 있다. 제1 칼코게나이드 물질 층(CML1)은 상기 칼코게나이드 물질을 포함할 수 있다. 제1 칼코게나이드 물질 층(CML1)의 두께는 약 1nm 내지 약 5nm일 수 있다. 일 예로, 제1 칼코게나이드 물질 층(CML1)은 스퍼터링 공정을 이용하여 형성될 수 있다.
제1 칼코게나이드 물질 층(CML1)의 상면에 제1 절연성 나노 아일랜드(ND1)가 형성될 수 있다. 일 예로, 제1 절연성 나노 아일랜드(ND1)는 산소 및/또는 질소 분위기에서 제1 칼코게나이드 물질 층(CML1)을 열처리함으로써 혹은 산소 및/또는 질소 분위기에서 제1 칼코게나이드 물질 층(CML1)의 상면에 레이저를 조사함으로써 형성될 수 있다. 이 경우, 제1 절연성 나노 아일랜드(ND1)는 상기 칼코게나이드 물질에 포함된 원소들의 산화물들 및/또는 질화물들 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 제1 절연성 나노 아일랜드(ND1)는 절연성 불순물 물질을 상기 제1 칼코게나이드 물질 층(CML1)의 상면에 증착함으로써 형성될 수 있다. 상기 절연성 불순물 물질은 Si, Hf, Zr, W, V, Nb, Ti, Ta, Mo, 및 Mg 중에서 적어도 하나의 산화물 및/또는 질화물을 포함할 수 있다. 혹은, 상기 절연성 불순물 물질은 상기 칼코게나이드 물질에 포함된 원소들의 산화물들 및/또는 질화물들 중에서 적어도 하나를 포함할 수 있다.
도 12b를 참조하면, 제1 칼코게나이드 물질 층(CML1) 상에 제2 칼코게나이드 물질 층(CML2)이 형성될 수 있다. 그 후, 제2 칼코게나이드 물질 층(CML2)의 상면에 제2 절연성 나노 아일랜드(ND2)가 형성될 수 있다. 제2 칼코게나이드 물질 층(CML2) 및 제2 절연성 나노 아일랜드(ND2)를 형성하는 방법은, 앞서 설명한 제1 칼코게나이드 물질 층(CML1) 및 제1 절연성 아일랜드(ND1)를 형성하는 방법과 실질적으로 동일할 수 있다.
도 12c를 참조하면, 제2 칼코게나이드 물질 층(CML2) 상에 제3 칼코게나이드 물질 층(CML3)이 형성될 수 있다. 제3 칼코게나이드 물질 층(CML3)을 형성하는 방법은, 앞서 설명한 제1 칼코게나이드 물질 층(CML1)을 형성하는 방법과 실질적으로 동일할 수 있다.
도 12a 내지 12c를 참조하여, 차례로 적층된 3개의 칼코게나이드 물질 층들(CML1, CML2, CML3) 및 이들의 사이의 계면들에 위치하는 절연성 나노 아일랜드들(ND1, ND2)을 형성하는 방법을 설명하였으나, 본 발명의 실시예들은 이에 한정되지 않는다. 예를 들어, 2개의 칼코네나이드 물질 층이 형성될 수도 있고, 혹은 3개 이상의 칼코게나이드 물질 층들이 형성될 수도 있다.
도 10a 및 도 10b를 다시 참조하면, 스위칭 소자들(SW) 상에 제2 홀들(H2)을 채우는 제2 전극들(EL2)이 각각 형성될 수 있다. 제2 전극들(EL2)을 형성하는 것은 제2 홀들(H2)을 채우는 제2 전극 층(미도시)을 증착하는 것, 및 제2 층간 절연막(120)이 노출될 때까지 평탄화 공정을 수행하는 것을 포함할 수 있다.
제2 전극들(EL2)의 형성에 의하여, 제1 메모리 셀 스택(MCA1)의 형성이 완료될 수 있다. 제1 메모리 셀 스택(MCA1)은 제1 도전 라인들(CL1) 상에 2차원적으로 배열된 제1 메모리 셀들(MC1)을 포함할 수 있다. 제1 메모리 셀들(MC1)의 각각은 그에 연결되는 한 쌍의 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에서 직렬로 연결되는 가변 저항 구조체(VR)와 스위칭 소자(SW)를 포함할 수 있다.
상술한 공정을 통하여 형성된 제1 메모리 셀들(MC1)의 각각은 차례로 적층된 제1 전극(EL1), 가변 저항 구조체(VR), 중간 전극(MEL), 스위칭 소자(SW), 및 제2 전극(EL2)을 포함할 수 있다. 하지만, 본 발명의 실시예들이 상술한 공정에 한정되는 것은 아니다. 예를 들어, 가변 저항 구조체(VR)를 형성하는 공정과 스위칭 소자(SW)를 형성하는 공정은 서로 바뀔 수 있고, 제1 전극(EL1)을 형성하는 공정과 제2 전극(EL2)을 형성하는 공정은 서로 바뀔 수 있다. 이러한 공정을 통하여 형성된 제1 메모리 셀들(MC1)의 각각은 차례로 적층된 제2 전극(EL2), 스위칭 소자(SW), 중간 전극(MEL), 가변 저항 구조체(VR), 및 제1 전극(EL1)을 포함할 수 있다.
도 4a 및 도 4b를 다시 참조하면, 제1 메모리 셀 스택(MCA1) 상에, 제2 도전 라인들(CL2) 및 제2 메모리 셀 스택(MCA2)이 형성될 수 있다. 제2 도전 라인들(CL2) 및 제2 메모리 셀 스택(MCA2)을 형성하는 공정은 제1 도전 라인들(CL1) 및 제1 메모리 셀 스택(MCA1)을 형성하는 공정과 실질적으로 동일할 수 있다. 다만, 제1 도전 라인들(CL1)과 달리, 제2 도전 라인들(CL2)은 제2 방향(D2)으로 연장되도록 형성될 수 있다.
제2 메모리 셀 스택(MCA2) 상에, 제1 방향(D1)으로 연장되는 제3 도전 라인들(CL3)이 형성될 수 있다. 제3 도전 라인들(CL3)의 각각은 제1 방향(D1)을 따라 배치된 복수의 제2 전극들(EL2)에 전기적으로 연결될 수 있다.
본 발명의 실시예들에 따른 가변 저항 메모리 소자가 3개 이상의 메모리 셀 스택들을 포함하는 경우, 제1 및 제2 메모리 셀 스택들(MCA1, MCA2), 및 제2 및 제3 도전 라인들(CL2, CL3)을 형성하기 위한 공정들이 추가적으로 반복하여 수행될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 방향으로 연장되는 제1 도전 라인들;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인들; 및
    상기 제1 도전 라인들과 상기 제2 도전 라인들 사이의 교차점들에 각각 제공되는 메모리 셀들을 포함하되,
    상기 메모리 셀들의 각각은 그에 상기 제1 도전 라인과 상기 제2 도전 라인 사이에서 직렬로 연결된 스위칭 소자 및 가변 저항 구조체를 포함하고,
    상기 스위칭 소자는 절연성 불순물 및 칼코게나이드 물질을 포함하는 가변 저항 메모리 소자.
  2. 제1 항에 있어서,
    상기 스위칭 소자는:
    차례로 적층된 칼코게나이드 물질 층들; 및
    상기 칼코게나이드 물질 층들의 계면에 배치되는 절연성 나노 아일랜드를 포함하고,
    상기 절연성 나노 아일랜드는 상기 절연성 불순물을 포함하는 가변 저항 메모리 소자.
  3. 제1 항에 있어서,
    상기 스위칭 소자는 칼코게나이드 물질 층을 포함하되,
    상기 절연성 불순물은 칼코게나이드 물질 층 내에 도핑된 형태로 존재하는 가변 저항 메모리 소자.
  4. 제1 항에 있어서,
    상기 절연성 불순물은 Si, Hf, Zr, W, V, Nb, Ti, Ta, Mo, 및 Mg 중에서 적어도 하나의 산화물 및/또는 질화물을 포함하는 가변 저항 메모리 소자.
  5. 제1 항에 있어서,
    상기 절연성 불순물은 상기 칼코게나이드 물질에 포함된 원소들의 산화물들 및/또는 질화물들 중에서 적어도 하나를 포함하는 가변 저항 메모리 소자.
  6. 기판 상에 제1 방향으로 연장되는 제1 도전 라인을 형성하는 것;
    상기 제1 도전 라인에 전기적으로 연결되는 메모리 셀을 형성하는 것; 및
    상기 메모리 셀에 전기적으로 연결되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 도전 라인을 형성하는 것을 포함하되,
    상기 메모리 셀을 형성하는 것은 상기 제1 도전 라인과 상기 제2 도전 라인 사이에서 직렬로 연결되는 스위칭 소자 및 가변 저항 구조체를 형성하는 것을 포함하고,
    상기 스위칭 소자는 절연성 불순물 및 칼코게나이드 물질을 포함하는 가변 저항 메모리 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 스위칭 소자를 형성하는 것은 다중 스퍼터링 공정을 이용하여 상기 절연성 불순물 및 상기 칼코게나이드 물질을 동시에 증착하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법.
  8. 제6 항에 있어서,
    상기 스위칭 소자를 형성하는 것은:
    제1 칼코게나이드 물질 층을 형성하는 것;
    상기 제1 칼코게나이드 물질 층의 상면에 상기 절연성 불순물을 형성하는 것; 및
    상기 제1 칼코게나이드 물질 층 상에 제2 칼코게나이드 물질 층을 형성하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 절연성 불순물을 형성하는 것은 산소 및/또는 질소 분위기에서 상기 제1 칼코게나이드 물질 층을 열처리하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법.
  10. 제8 항에 있어서,
    상기 절연성 불순물을 형성하는 것은 산소 및/또는 질소 분위기에서 상기 제1 칼코게나이드 물질 층의 상기 상면에 레이저를 조사하는 것을 포함하는 가변 저항 메모리 소자의 제조 방법.
KR1020160089975A 2016-07-15 2016-07-15 가변 저항 메모리 소자 및 그 제조 방법 KR20180008992A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160089975A KR20180008992A (ko) 2016-07-15 2016-07-15 가변 저항 메모리 소자 및 그 제조 방법
US15/454,064 US20180019281A1 (en) 2016-07-15 2017-03-09 Variable resistance memory devices and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160089975A KR20180008992A (ko) 2016-07-15 2016-07-15 가변 저항 메모리 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20180008992A true KR20180008992A (ko) 2018-01-25

Family

ID=60941363

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160089975A KR20180008992A (ko) 2016-07-15 2016-07-15 가변 저항 메모리 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20180019281A1 (ko)
KR (1) KR20180008992A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190062130A (ko) * 2017-11-28 2019-06-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 신규의 상 변화 랜덤 액세스 메모리 디바이스
KR20200026589A (ko) * 2018-09-03 2020-03-11 삼성전자주식회사 메모리 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102323249B1 (ko) * 2017-03-28 2021-11-08 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
JP2021103749A (ja) 2019-12-25 2021-07-15 キオクシア株式会社 抵抗変化素子

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1801896B1 (en) * 2005-12-23 2010-05-19 STMicroelectronics Srl Process for manufacturing a selection device with reduced current leakage, and selection device, in particular for phase change memory devices
US9219689B2 (en) * 2013-03-15 2015-12-22 International Business Machines Corporation Source-driven switch probing with feedback request

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190062130A (ko) * 2017-11-28 2019-06-05 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 신규의 상 변화 랜덤 액세스 메모리 디바이스
KR20200026589A (ko) * 2018-09-03 2020-03-11 삼성전자주식회사 메모리 장치

Also Published As

Publication number Publication date
US20180019281A1 (en) 2018-01-18

Similar Documents

Publication Publication Date Title
CN106992196B (zh) 可变电阻存储器件
US10566386B2 (en) Variable resistance memory device and method of manufacturing the same
US11094745B2 (en) Variable resistance memory device and method of fabricating the same
US10777745B2 (en) Switching element, variable resistance memory device, and method of manufacturing the switching element
US11665914B2 (en) Three dimensional semiconductor memory devices
US11245073B2 (en) Switching element, variable resistance memory device, and method of manufacturing the switching element
KR102618880B1 (ko) 스위칭 소자, 가변 저항 메모리 장치 및 그의 제조방법
US20180019281A1 (en) Variable resistance memory devices and methods of fabricating the same
US11127900B2 (en) Variable resistance memory devices, and methods of forming variable resistance memory devices
KR20240056467A (ko) 막 형성 방법, 및 이를 이용한 가변 저항 메모리 소자의 제조방법
KR20180066325A (ko) 가변 저항 메모리 소자
US20200083444A1 (en) Variable resistance memory device and method of manufacturing the same
CN115084188A (zh) 可变电阻存储器件
KR102638628B1 (ko) 가변 저항 메모리 소자 및 이의 제조 방법
KR102357987B1 (ko) 가변 저항 메모리 소자 및 이의 제조 방법
KR102659941B1 (ko) 가변 저항 메모리 소자 및 그 제조 방법
KR102666706B1 (ko) 가변 저항 메모리 소자 및 그 제조 방법