KR20180008173A

KR20180008173A - Memory device having negative voltage generator

Info

Publication number: KR20180008173A
Application number: KR1020160090133A
Authority: KR
Inventors: 권태휘
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2016-07-15
Filing date: 2016-07-15
Publication date: 2018-01-24
Also published as: KR102499388B1; US20180019015A1; US10090055B2

Abstract

The present technology provides a memory device which can improve the reading speed by using a negative voltage generator for rapidly generating a negative target voltage. The memory device comprises: a negative voltage pump for generating a first negative voltage; and a negative voltage regulator for generating a second negative voltage by using the first negative voltage, and outputting the second negative voltage through an output terminal. The negative voltage regulator includes: a first amplifier circuit controlled by a voltage of the output terminal; and a voltage increasing device for increasing the voltage of the output terminal according to an output voltage of the first amplifier circuit.

Description

음의 전압 생성 장치를 포함하는 메모리 장치{Memory device having negative voltage generator}[0001] The present invention relates to a memory device having a negative voltage generating device,

본 발명은 음의 전압 생성 장치를 포함하는 메모리 장치에 관한 것으로, 보다 구체적으로는 빠른 속도로 음의 목표 전압을 생성할 수 있는 음의 전압 생성 장치에 관한 것이다.The present invention relates to a memory device including a negative voltage generating device, and more particularly to a negative voltage generating device capable of generating a negative target voltage at a high speed.

휴대전화, 이동식 메모리 장치 및 디지털 카메라의 수요가 증가하면서, 이러한 제품들의 메모리 장치로 주로 사용되고 있는 불휘발성 메모리 장치의 수요도 증가하고 있다. 불휘발성 메모리 장치 중에서도 낸드 플래시 메모리 장치(NAND flash memory device)가 데이터 저장 장치로 많이 사용되고 있다. As the demand for mobile phones, mobile memory devices and digital cameras increases, the demand for nonvolatile memory devices, which are mainly used as memory devices for these products, is also increasing. Of the nonvolatile memory devices, NAND flash memory devices are widely used as data storage devices.

낸드 플래시 메모리 장치는 워드 라인에 인가되는 읽기 전압을 생성하는 전압 생성 장치를 포함하고 이를 이용하여 메모리 셀들에 저장된 데이터를 읽고 출력하는데 필요한 동작을 수행한다.The NAND flash memory device includes a voltage generating device for generating a read voltage applied to a word line, and performs operations necessary to read and output data stored in the memory cells.

최근에는 디지털 기기들의 휴대성이 개선되면서 데이터의 사용량도 점차 증가하고 있다. 이로 인해, 더 작고 더 빠른 메모리 장치가 요구되고 있다.In recent years, as the portability of digital devices improves, the amount of data usage is also increasing. As a result, smaller and faster memory devices are required.

본 발명의 실시예는 음의 목표 전압을 빠르게 생성하는 음의 전압 생성 장치를 이용하여 읽기 속도를 향상시킬 수 있는 메모리 장치를 제공한다.Embodiments of the present invention provide a memory device capable of improving a reading speed by using a negative voltage generating device for quickly generating a negative target voltage.

본 발명의 실시예에 따른 전압 생성 회로는, 제 1 음의 전압을 생성하는 음의 전압 펌프; 및 상기 제 1 음의 전압을 이용하여 제 2 음의 전압을 생성하고 출력 단자를 통해 상기 제 2 음의 전압을 출력하는 음의 전압 레귤레이터를 포함하고, 상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 제 1 증폭 회로를 포함하고, 상기 제 1 증폭 회로의 출력 전압에 따라 상기 출력 단자의 전압을 상승시키는 전압 상승 장치를 포함한다.A voltage generation circuit according to an embodiment of the present invention includes: a negative voltage pump for generating a first negative voltage; And a negative voltage regulator that generates a second negative voltage using the first negative voltage and outputs the second negative voltage through an output terminal, wherein the negative voltage regulator generates a negative voltage And a voltage raising device for raising a voltage of the output terminal in accordance with an output voltage of the first amplifying circuit.

본 발명의 실시예에 따른 메모리 장치는, 메모리 셀 어레이; 제 1 음의 전압을 생성하는 음의 전압 펌프; 상기 제 1 음의 전압을 이용하여 제 2 음의 전압을 생성하고 출력 단자를 통해 상기 제 2 음의 전압을 출력하는 음의 전압 레귤레이터; 및 상기 제 2 음의 전압을 상기 메모리 셀 어레이에 인가하는 로우 디코더를 포함하고, 상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 제 1 증폭 회로를 포함하고, 상기 출력 단자에 연결되고 상기 제 1 증폭 회로의 출력 전압에 의해 제어 되는 제 1 트랜지스터를 포함하는 전압 상승 장치를 포함하고, 상기 전압 상승 장치는 상기 제 1 트랜지스터를 통해 공급된 전하에 의해 상기 출력 단자의 전압을 상승시킨다.A memory device according to an embodiment of the present invention includes: a memory cell array; A negative voltage pump for generating a first negative voltage; A negative voltage regulator that generates a second negative voltage using the first negative voltage and outputs the second negative voltage through an output terminal; And a row decoder for applying the second negative voltage to the memory cell array, wherein the negative voltage regulator includes a first amplifying circuit controlled by a voltage of the output terminal, And a voltage raising device including a first transistor controlled by an output voltage of the first amplifying circuit, the voltage raising device raising the voltage of the output terminal by the electric charge supplied through the first transistor.

본 발명의 실시예에 따른 메모리 장치는, 메모리 셀 어레이; 제 1 음의 전압을 생성하는 음의 전압 펌프; 상기 제 1 음의 전압에 따라 제 2 음의 전압 및 상기 제 2 음의 전압 보다 높은 제 3 음의 전압을 생성하고, 출력 단자를 통해 상기 제 2 음의 전압 및 상기 제 3 음의 전압을 출력하는 음의 전압 레귤레이터; 상기 제 2 음의 전압과 상기 제 3 음의 전압을 메모리 셀 어레이에 순차적으로 인가하는 로우 디코더; 및 상기 제 2 음의 전압과 상기 제 3 음의 전압에 응답하여 상기 메모리 셀 어레이로부터 출력된 데이터를 저장하는 페이지 버퍼를 포함하고, 상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 제 1 증폭 회로를 포함하고, 상기 출력 단자에 연결되어 상기 제 1 증폭 회로의 출력 전압에 의해 제어 되는 제 1 트랜지스터를 포함하는 전압 상승 장치를 포함하고, 상기 출력 단자의 전압이 상기 제 1 트랜지스터를 통해 공급된 전하에 의해 제 2 음의 전압에서 상기 제 3 음의 전압으로 상승한다.A memory device according to an embodiment of the present invention includes: a memory cell array; A negative voltage pump for generating a first negative voltage; Generating a second negative voltage according to the first negative voltage and a third negative voltage higher than the second negative voltage and outputting the second negative voltage and the third negative voltage through an output terminal A negative voltage regulator; A row decoder sequentially applying the second negative voltage and the third negative voltage to the memory cell array; And a page buffer for storing data output from the memory cell array in response to the second negative voltage and the third negative voltage, wherein the negative voltage regulator comprises: 1. A voltage raising device comprising a first amplifying circuit and a first transistor connected to the output terminal and controlled by an output voltage of the first amplifying circuit, And rises from the second negative voltage to the third negative voltage by the supplied electric charge.

본 기술은 새로운 음의 전압 생성 장치를 통해 읽기 전압 생성 시간을 단축시킬 수 있으며 이로 인해 메모리 장치의 읽기 성능을 개선할 수 있다.This technique can shorten the read voltage generation time through the new negative voltage generator, which can improve the read performance of the memory device.

도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 도 1의 전압 생성 회로를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 음의 전압 레귤레이터를 설명하기 위한 도면이다.
도 4는 도 3의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.
도 5는 본 발명의 실시예에 따른 음의 전압 레귤레이터를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 음의 전압 레귤레이터를 구체적으로 설명하기 위한 도면이다.
도 7은 도 6의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.
도 8은 본 발명의 다른 실시예에 따른 음의 전압 레귤레이터를 구체적으로 설명하기 위한 도면이다.
도 9는 도 8의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.
도 10은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 도면이다.1 is a view for explaining a memory device according to an embodiment of the present invention.
Fig. 2 is a diagram for explaining the voltage generating circuit of Fig. 1 in detail.
FIG. 3 is a view for explaining the negative voltage regulator of FIG. 2. FIG.
4 is a timing chart for explaining negative voltage generation by the negative voltage regulator of FIG.
5 is a view for explaining a negative voltage regulator according to an embodiment of the present invention.
6 is a view for explaining a negative voltage regulator according to an embodiment of the present invention.
7 is a timing chart for explaining negative voltage generation by the negative voltage regulator of FIG.
8 is a view for explaining a negative voltage regulator according to another embodiment of the present invention.
9 is a timing chart for explaining negative voltage generation by the negative voltage regulator of FIG.
10 is a diagram for explaining a memory system including a memory device according to an embodiment of the present invention.
11 is a diagram for explaining a computing system including a memory device according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limiting the scope of the invention to those skilled in the art It is provided to let you know completely.

도 1은 본 발명의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.1 is a view for explaining a memory device according to an embodiment of the present invention.

도 1을 참조하면, 메모리 장치(1110)는 데이터가 저장되는 메모리 셀 어레이(100)와, 메모리 셀 어레이(100)에 데이터를 프로그램(program)하거나, 프로그램된 데이터를 리드(read)하고 외부로 데이터를 출력하거나, 데이터를 소거(erase)하도록 구성된 주변 회로들(200)과, 주변 회로들(200)을 제어하는 제어 회로(300)을 포함할 수 있다. Referring to FIG. 1, a memory device 1110 includes a memory cell array 100 in which data is stored, a memory cell array 100 in which data is programmed into the memory cell array 100, Peripheral circuits 200 configured to output data or erase data, and a control circuit 300 that controls the peripheral circuits 200. The control circuit 300 may include a control circuit (not shown)

메모리 셀 어레이(100)는 다수의 메모리 블록들(101)을 포함할 수 있다. 각각의 메모리 블록들(101)에는 로컬 라인들(LL)과 비트 라인들(BL)이 연결될 수 있다. 로컬 라인들(LL)은 각각의 메모리 블록들(101)에 연결되며, 비트 라인들(BL)은 다수의 메모리 블록들(101)에 공통으로 연결된다. 메모리 셀 어레이(100)는 기판(Substrate)에 수직 방향으로 메모리 셀들이 적층(stack)된 형태의 삼차원 메모리 어레이로 구성될 수 있다.The memory cell array 100 may include a plurality of memory blocks 101. Local lines LL and bit lines BL may be connected to each of the memory blocks 101. [ The local lines LL are connected to the respective memory blocks 101 and the bit lines BL are connected in common to the plurality of memory blocks 101. [ The memory cell array 100 may be configured as a three-dimensional memory array in which memory cells are stacked in a direction perpendicular to a substrate.

주변 회로(200)는 전압 생성 회로(210), 로우 디코더(220), 페이지 버퍼부(230), 컬럼 디코더(240), 입출력 회로(250) 및 패스/페일 판단부(260)를 포함할 수 있다. The peripheral circuit 200 may include a voltage generation circuit 210, a row decoder 220, a page buffer unit 230, a column decoder 240, an input / output circuit 250, and a pass / fail determination unit 260 have.

전압 생성 회로(210)는 전압 생성 신호(VOL_SIG)에 응답하여 프로그램, 리드 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 회로(300)으로부터 공급된 전압 생성 신호(VOL_SIG)에 응답하여 다양한 레벨의 프로그램 전압들, 패스 전압들, 읽기 전압들 및 소거 전압들을 생성할 수 있다. 읽기 전압들은 다수의 양의 전압들 및 하나 이상의 음의 전압들을 포함할 수 있다.The voltage generating circuit 210 may generate various operating voltages Vop used for a program, read, or erase operation in response to the voltage generating signal VOL_SIG. For example, the voltage generation circuit 210 may generate various levels of program voltages, pass voltages, read voltages, and erase voltages in response to the voltage generation signal VOL_SIG supplied from the control circuit 300 . The read voltages may comprise a plurality of positive voltages and one or more negative voltages.

메모리 셀 어레이(100)는 하나의 셀에 다수의 논리 비트를 저장할 수 있다. 예를 들면, 멀티 레벨 셀들(Multi-Level Cells; MLC)은 2개의 논리 비트들을 포함할 수 있고, 트리플 레벨 셀들(Triple-Level Cells; TLC)은 3개의 논리 비트들을 포함할 수 있으며, 쿼드러플 레벨 셀들(Quadruple-Level Cells; QLC)은 4개의 논리 비트들을 포함할 수 있다. 많은 논리 비트들을 저장하기 위하여 메모리 셀 어레이(100)는 프로그램 상태에 대응되는 문턱 전압이 음의 영역(예를 들면, 0V 보다 낮은 문턱 전압 영역)에 형성될 수 있고, 이러한 음의 영역에 형성되는 프로그램 상태를 읽기 위하여 전압 생성 회로(210)는 하나 이상의 음의 읽기 전압을 생성할 수 있다.The memory cell array 100 may store a plurality of logic bits in one cell. For example, Multi-Level Cells (MLC) may include two logic bits, Triple-Level Cells (TLC) may include three logic bits, Level Cells (QLC) may include four logic bits. In order to store a large number of logic bits, the memory cell array 100 may be formed with a threshold voltage corresponding to the programmed state in a negative region (for example, a threshold voltage region lower than 0 V) To read the program state, the voltage generation circuit 210 may generate one or more negative read voltages.

전압 생성 회로(200)에 의한 읽기 전압 생성의 속도는 메모리 장치(1110)의 읽기 성능에 영향을 미칠 수 있다. 예를 들어 멀리 레벨 셀들(MLC) 또는 트리플 레벨 셀들(TLC)의 경우 하나의 논리 비트를 읽어 내기 위하여 다수의 읽기 전압들을 필요로 한다. 또한 다수의 읽기 전압들은 하나 이상의 음의 읽기 전압을 포함할 수 있다. 이러한 다수의 읽기 전압들의 생성 속도는 메모리 장치(1110)의 읽기 성능에 영향을 미칠 수 있다.The speed of the read voltage generation by the voltage generation circuit 200 may affect the read performance of the memory device 1110. [ For example, in the case of far-level cells (MLC) or triple-level cells (TLC), multiple read voltages are required to read one logic bit. The plurality of read voltages may also include one or more negative read voltages. The rate of generation of these multiple read voltages may affect the read performance of the memory device 1110. [

로우 디코더(220)는 제어 회로(300)으로부터 공급된 로우 어드레스(RADD)에 응답하여 선택된 메모리 블록에 연결된 로컬 라인들(LL)에 전압 생성 회로(210)에 의해 생성된 동작 전압들(Vop)을 전달할 수 있다. 예를 들면, 로우 디코더(220)는 로컬 라인들(LL) 중 워드라인들(WL)에 동작 전압들(Vop)을 전달할 수 있다. 또한, 로우 디코더(220)는 워드라인들(WL) 외에도, 선택된 메모리 블록에 연결된 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에도 동작 전압들(Vop)을 전달할 수 있다. The row decoder 220 outputs the operating voltages Vop generated by the voltage generating circuit 210 to the local lines LL connected to the selected memory block in response to the row address RADD supplied from the control circuit 300. [ . For example, the row decoder 220 may transfer the operating voltages Vop to the word lines WL of the local lines LL. In addition to the word lines WL, the row decoder 220 may also transmit operating voltages Vop to the drain select line DSL and the source select line SSL connected to the selected memory block.

페이지 버퍼부(230)는 비트 라인들(BL)에 연결된 다수의 페이지 버퍼들(231)을 포함한다. 페이지 버퍼들(231)은 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 데이터를 주고 받으며, 선택된 메모리 블록으로부터 전달 받은 데이터를 임시로 저장할 수 있다. 다수의 양의 읽기 전압과 하나 이상의 음의 읽기 전압에 응답하여 메모리 셀 어레이(100)로부터 출력된 데이터들은 비트 라인들(BL)을 통해 페이지 버퍼들(231)에 임시로 저장될 수 있다.The page buffer unit 230 includes a plurality of page buffers 231 connected to the bit lines BL. The page buffers 231 exchange data with the memory cell array 100 through the bit lines BL and temporarily store the data received from the selected memory block. The data output from the memory cell array 100 in response to a plurality of positive read voltages and one or more negative read voltages can be temporarily stored in the page buffers 231 through the bit lines BL.

컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 페이지 라인들(PL)을 통해 페이지 버퍼들(PB)로부터 데이터를 전송 받는다. The column decoder 240 receives data from page buffers PB via page lines PL in response to a column address CADD.

입출력 회로(250)는 외부로부터 입출력 패스(IO)를 통해 전달 받은 커맨드(CMD) 및 어드레스(ADD)를 제어 회로(300)에 전달하거나, 컬럼 라인들(CL)을 통해 연결된 컬럼 디코더(240)와 데이터를 주고받는다. The input / output circuit 250 transfers the command CMD and the address ADD received from the outside through the input / output path IO to the control circuit 300 or the column decoder 240 connected through the column lines CL, And data.

패스/페일 판단부(260)는 인에이블 신호(EN)에 응답하여 페이지 버퍼부(230)로부터 수신된 전압(VC) 또는 전류에 따라, 수행 중인 프로그램 또는 소거 동작의 패스(pass) 또는 페일(fail) 여부를 판단하고, 패스 신호(PASS) 또는 페일 신호(FAIL)를 제어 회로(300)에 전달한다. The pass / fail determination unit 260 determines whether a pass or fail of a program or erase operation is being performed according to a voltage (VC) or a current received from the page buffer unit 230 in response to the enable signal EN fail and transmits the pass signal PASS or the fail signal FAIL to the control circuit 300. [

제어 회로(300)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 전압 생성 신호(VOL_SIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호(PBSIGNALS), 인에이블 신호(EN) 및 컬럼 어드레스(CADD)를 출력하여 주변 회로(200)를 제어할 수 있다. The control circuit 300 generates the voltage generation signal VOL_SIG, the row address RADD, the page buffer control signal PBSIGNALS, the enable signal EN and the column address CADD To control the peripheral circuit 200.

도 2는 도 1의 전압 생성 회로를 구체적으로 설명하기 위한 도면이다.Fig. 2 is a diagram for explaining the voltage generating circuit of Fig. 1 in detail.

도 2를 참조하면, 전압 생성 회로(210)은 양의 전압 생성 장치(211)를 포함할 수 있다. 양의 전압 생성 장치(211)는 양의 전압 펌프(2111) 및 양의 전압 레귤레이터(2112)를 이용하여 다수의 양의 읽기 전압들(VPOS)을 생성 할 수 있다. 양의 전압 펌프(2111)는 차지 펌핑 동작을 수행하여 전원 전압으로부터 높은 레벨의 양의 펌핑 전압(VPOS_PUMP)을 생성하고, 양의 전압 레귤레이터(2112)는 양의 전압 펌프(2111)로부터 출력된 양의 펌핑 전압(VPOS_PUMP)을 레귤레이팅 하여 읽기 동작시 워드 라인에 인가되는 다수의 양의 읽기 전압들(VPOS)을 생성할 수 있다. 이때 양의 읽기 전압들(VPOS)은 양의 펌핑 전압(VPOS_PUMP) 보다 낮거나 같을 수 있다. 또한 양의 읽기 전압들(VPOS)은 멀티 레벨 셀(MLC) 또는 트리플 레벨 셀(TLC)에서 높은 문턱 전압을 갖는 프로그램 산포를 읽기 위하여 사용될 수 있다. Referring to FIG. 2, the voltage generating circuit 210 may include a positive voltage generating device 211. The positive voltage generating device 211 can generate a plurality of positive read voltages VPOS using the positive voltage pump 2111 and the positive voltage regulator 2112. [ The positive voltage pump 2111 performs a charge pumping operation to generate a positive pumping voltage VPOS_PUMP of a high level from the power supply voltage and the positive voltage regulator 2112 outputs a positive voltage from the positive voltage pump 2111 The pumping voltage VPOS_PUMP of the memory cell may be regulated to generate a plurality of positive read voltages VPOS applied to the word line in a read operation. Where the positive read voltages VPOS may be less than or equal to the positive pumping voltage VPOS_PUMP. Positive read voltages VPOS can also be used to read a program spread having a high threshold voltage in a multi-level cell (MLC) or a triple level cell (TLC).

양의 전압 레귤레이터(2112)는 양의 읽기 전압 뿐만 아니라 양의 프로그램 전압 및 양의 프로그램 베리파이(Verify) 전압 또는 양의 소거 전압 및 양의 소거 베리파이(Verify) 전압을 생성할 수 있다. Positive voltage regulator 2112 can generate a positive program voltage and a positive program verify voltage or a positive erase voltage and a positive erase verify voltage as well as a positive read voltage.

전압 생성 회로(210)는 음의 전압 생성 장치(212)를 포함할 수 있다. 음의 전압 생성 장치(212)는 음의 전압 펌프(2121) 및 음의 전압 레귤레이터(2122)를 통해 하나 이상의 음의 읽기 전압(VNEG)을 생성 할 수 있다. 음의 전압 펌프(2121)는 음의 차지 펌핑 동작을 수행하여 전원 전압 또는 접지 전압으로부터 음의 펑핑 전압(VNEG_PUMP)을 생성하고, 음의 전압 레귤레이터(2122)는 음의 펌핑 전압(VNEG_PUMP)을 레귤레이팅 하여 읽기 동작시 워드 라인에 인가되는 하나 이상의 음의 읽기 전압(VNEG)를 생성할 수 있다. 이때 음의 읽기 전압(VNEG)은 음의 펌핑 전압(VNEG_PUMP) 보다 높거나 같은 음의 전압이다. 또한 음의 읽기 전압(VNEG)은 멀티 레벨 셀(MLC) 또는 트리플 레벨 셀(TLC)에서 낮은 문턱 전압을 갖는 프로그램 산포 또는 소거 산포를 읽기 위하여 사용될 수 있다. The voltage generating circuit 210 may include a negative voltage generating device 212. The negative voltage generating device 212 may generate one or more negative read voltages VNEG through the negative voltage pump 2121 and the negative voltage regulator 2122. [ The negative voltage pump 2121 performs a negative charge pumping operation to produce a negative pumping voltage VNEG_PUMP from the supply voltage or ground voltage and the negative voltage regulator 2122 supplies the negative pumping voltage VNEG_PUMP to the regulator To generate one or more negative read voltages (VNEG) applied to the word lines during a read operation. At this time, the negative read voltage VNEG is a negative voltage higher than or equal to the negative pumping voltage VNEG_PUMP. The negative read voltage (VNEG) can also be used to read a program spread or erase spread having a low threshold voltage in a multilevel cell (MLC) or triple level cell (TLC).

음의 전압 레귤레이터(2122)는 음의 읽기 전압 뿐만 아니라 음의 프로그램 전압 및 음의 프로그램 베리파이(Verify) 전압 또는 음의 소거 전압 및 음의 소거 베리파이(Verify) 전압을 생성할 수 있다. Negative voltage regulator 2122 may generate a negative program voltage and a negative program verify voltage or a negative erase voltage and a negative erase verify voltage as well as a negative read voltage.

선택부(213)는 읽기 동작에 필요한 목표 읽기 전압의 레벨에 따라 양의 전압 생성 장치(211)의 출력 양의 읽기 전압(VPOS)와 음의 전압 생성 장치(212)의 출력인 음의 읽기 전압(VNEG) 중 하나를 선택하여 로우 디코더(220)로 출력할 수 있다. The selection unit 213 selects the read voltage VPOS of the positive output of the positive voltage generator 211 and the negative read voltage of the output of the negative voltage generator 212 according to the level of the target read voltage required for the read operation. (VNEG), and output the selected one to the row decoder 220.

도 3은 도 2의 음의 전압 레귤레이터를 설명하기 위한 도면이다.FIG. 3 is a view for explaining the negative voltage regulator of FIG. 2. FIG.

도 3을 참조하면, 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)은 제 1 기준 전압(VREF1)과 제 2 기준 전압(VREF2), 그리고 제 1 저항(R1)과 제 2 저항(R2)의 비(ratio)에 의해 결정된다. 제 2 저항(R2)을 통해 음의 읽기 전압(VNEG)에서 피드2(FEED2) 로 흐르는 전류를 I라고 가정한다. 피드2(FEED2)의 전압은 음의 전압 레귤레이터(2122)가 동작시 제 2 기준 전압(VREF2)과 동일하게 제어되므로 하기의 ‘수학식 1’이 성립된다.3, the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, is the first reference voltage VREF1 and the second reference voltage VREF2, Is determined by the ratio of the resistance R2. And a current flowing from the negative read voltage VNEG to the feed 2 (FEED2) through the second resistor R2 is I. The voltage of the feed 2 (FEED2) is controlled so that the negative voltage regulator 2122 is equal to the second reference voltage VREF2 in operation, so that Equation (1) below is established.

[수학식 1][Equation 1]

VNEG-I×R2 =VREF2VNEG-I x R2 = VREF2

또한 제 2 저항(R2)을 통해 흐르는 전류 I와 제 1 저항(R1)을 통해 흐르는 전류는 동일하고, 피드1(FEED1)의 전압은 음의 전압 레귤레이터(2122)가 동작시 제 1 기준 전압(VREF1)과 동일하게 제어되므로 하기의 ‘수학식 2’가 성립된다.The current I flowing through the second resistor R2 and the current flowing through the first resistor R1 are the same and the voltage of the feed 1 FEED1 is equal to the voltage of the negative voltage regulator 2122 at the first reference voltage VREF1), the following Equation (2) is established.

[수학식 2]&Quot; (2) "

VNEG-I×(R1+R2) =VREF1VNEG-I x (R1 + R2) = VREF1

상기 '수학식 1'과 '수학식 2'를 조합하면 하기와 같다.The above Equations (1) and (2) may be combined as follows.

[수학식 3]&Quot; (3) "

VNEG =(1+(R2÷R1) )×VREF2-(R2÷R1)×VREF1VNEG = (1+ (R2 ÷ R1)) × VREF2- (R2 ÷ R1) × VREF1

즉, 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)은 제 1 기준 전압(VREF1)과 제 2 기준 전압(VREF2), 그리고 제 1 저항(R1)과 제 2 저항(R2)의 비(ratio)에 의해 결정된다. 만일 제 2 기준 전압(VREF2)이 접지 전압이라면 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)은 하기와 같다.That is, the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, is the first reference voltage VREF1, the second reference voltage VREF2, and the first and second resistors R1 and R2. . If the second reference voltage VREF2 is the ground voltage, the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, is as follows.

[수학식 4]&Quot; (4) "

VNEG= -(R2÷R1)×VREF1VNEG = - (R2 / R1) x VREF1

여기서 제 1 기준 전압(VREF1)이 1V 라면 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)은 하기와 같이 제 1 저항(R1)과 제 2 저항(R2)의 비(ratio)로 결정될 수 있다.If the first reference voltage VREF1 is 1V, the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, is a ratio of the first resistor R1 and the second resistor R2, . &Lt; / RTI >

[수학식 5]&Quot; (5) "

VNEG= -(R2÷R1)VNEG = - (R2 / R1)

음의 전압 레귤레이터(2122)는 다양한 레벨을 갖는 음의 읽기 전압(VNEG)을 생성하기 위하여 제 1 저항(R1) 또는 제 2 저항(R2)를 가변 저항으로 구성할 수 있다.The negative voltage regulator 2122 may configure the first resistor R1 or the second resistor R2 as a variable resistor to generate a negative read voltage VNEG having various levels.

음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 전압이 음의 목표 읽기 전압 보다 높을 때, 음의 읽기 전압(VNEG)의 전압은 음의 전압 펌프(2121)의 출력인 음의 펌핑 전압(VNEG_PUMP)을 소스로 하여 제 1 피모스 트랜지스터(PM1)을 통해 음의 전하를 전달 받아 하강한다. 예를 들어 음의 읽기 전압(VNEG)의 시작 전압이 0V이고 음의 목표 읽기 전압이 -1V인 경우를 설명하면 다음과 같다. 먼저 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 높게 되어 제2 증폭회로(Amp2, 2142)의 출력인 피1(P1)이 하이(high)가 되고, 이에 따라 피2(P2)가 로우(low)가 되어 제 1 피모스 트랜지스터(PM1)가 턴-온 된다. 따라서 음의 펌핑 전압(VNEG_PUMP)으로부터 제 1 피모스 트랜지스터(PM1)를 통해 음의 읽기 전압(VNEG)으로 음의 전하가 전달되고, 음의 읽기 전압(VNEG)의 전압 레벨이 하강하게 된다. 제 1 피모스 트랜지스터(PM1)는 전류 구동력이 큰 트랜지스터를 사용하여 음의 읽기 전압(VNEG)이 빠르게 하강할 수 있다. 제 2 증폭회로(Amp2, 2142)의 출력은 음의 읽기 전압(VNEG)의 변동에 의해 결정되고, 음의 읽기 전압(VNEG)은 제 2 증폭회로(Amp2, 2142)의 출력에 의해 영향 받는 피드백(feedback) 루프가 형성될 수 있다.When the voltage of the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, is higher than the negative target read voltage, the voltage of the negative read voltage VNEG is negative And receives the negative charge through the first PMOS transistor PM1 and sinks. For example, if the start voltage of the negative read voltage (VNEG) is 0V and the negative target read voltage is -1V, the following will be described. The voltage of the feed 2 (FEED2) becomes higher than the second reference voltage VREF2 so that the output P1 of the second amplifying circuits Amp2 and 2142 becomes high, Becomes low so that the first PMOS transistor PM1 is turned on. Therefore, negative charge is transferred from the negative pumping voltage VNEG_PUMP to the negative read voltage VNEG through the first PMOS transistor PM1, and the voltage level of the negative read voltage VNEG falls. The first PMOS transistor PM1 can be rapidly lowered in negative read voltage VNEG by using a transistor having a large current driving capability. The output of the second amplifying circuit Amp2 2142 is determined by the variation of the negative reading voltage VNEG and the negative reading voltage VNEG is determined by the feedback applied by the output of the second amplifying circuit Amp2 2142, a feedback loop may be formed.

음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 낮을 때는 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 낮게 되고 피1(P1)이 로우(low)가 된다. 그 결과 피2(P2)가 하이(high)가 되고 제 1 피모스 트랜지스터(PM1)가 약하게 턴-온 되거나 턴-오프 된다. 그리고 내부 전원 전압(VCCI)를 소스로 하여 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하가 음의 읽기 전압(VNEG)으로 전달 되고 음의 읽기 전압(VNEG)의 전압 레벨이 상승한다. 이때 양의 전하가 공급되는 제 1 저항(R1) 및 제 2 저항(R2) 경로는 전류 구동력이 제 1 피모스 트랜지스터(PM1) 대비 매우 작을 수 있다. 제 1 저항(R1) 및 제 2 저항(R2)을 작게 구성하여 전류 구동력을 높일 수 있다. 그러나 이러한 경우 메모리 장치(1110)의 전류 소모가 전체적으로 증가할 수 있다. 제 1 저항(R1) 및 제 2 저항(R2)의 경로의 작은 전류 구동력은 음의 읽기 전압(VNEG)이 낮은 음의 전압에서 상대적으로 높은 음의 전압으로 변경될 때 느린 목표 전압 안정화의 원인이 된다. 이러한 느린 목표 전압 안정화는 메모리 장치(1110)의 읽기 성능을 감소시킬 수 있다.When the voltage of the negative read voltage VNEG is lower than the target read voltage, the voltage of the feed 2 (FEED2) becomes lower than the second reference voltage VREF2, and P1 (P1) becomes low. As a result, P2 (P2) becomes high and the first PMOS transistor PM1 is weakly turned on or off. The positive charge is transferred to the negative read voltage VNEG via the first resistor R1 and the second resistor R2 with the internal supply voltage VCCI as a source and the voltage level of the negative read voltage VNEG . At this time, the path of the first resistor R1 and the second resistor R2 to which the positive charge is supplied may have a very small current driving force as compared with the first PMOS transistor PM1. The first resistor R1 and the second resistor R2 can be made small to increase the current driving force. However, in this case, the current consumption of the memory device 1110 may increase as a whole. A small current driving force in the path of the first resistor R1 and the second resistor R2 causes a slow target voltage stabilization when the negative read voltage VNEG is changed from a low negative voltage to a relatively high negative voltage do. This slow target voltage stabilization may reduce the read performance of the memory device 1110. [

제 3 저항(R3)은 제 2 피모스 트랜지스터가 턴-온 될 때에는 피2(P2)가 내부 전원 전압(VCCI)에 가까운 전압이 되도록 하여 제 1 피모스 트랜지스터(PM1)를 턴-오프 시킬 수 있을 정도의 큰 저항으로 구성될 수 있다. The third resistor R3 can turn off the first PMOS transistor PM1 by making the voltage P2 close to the internal supply voltage VCCI when the second PMOS transistor is turned on It can be constituted by a large resistance as large as possible.

도 4는 도 3의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.4 is a timing chart for explaining negative voltage generation by the negative voltage regulator of FIG.

도 4를 참조하면, 읽기 동작시 비선택 워드 라인에는 양의 전압(Vread)이 인가되고, 선택 워드 라인에는 메모리 셀 어레이(100)에 저장된 데이터를 판별하기 위한 목표 읽기 전압이 인가된다. 예를 들면, 읽기 동작시 비선택 워드 라인에는 4V~8V의 양의 전압이 인가될 수 있다. Referring to FIG. 4, a positive voltage (Vread) is applied to a non-selected word line during a read operation, and a target read voltage for discriminating data stored in the memory cell array 100 is applied to a selected word line. For example, a positive voltage of 4V to 8V may be applied to a non-selected word line during a read operation.

읽기 동작이 시작되면 목표 읽기 전압 생성을 위하여 먼저 펌프 및 레귤레이터가 동작한다. 만일 목표 읽기 전압이 음의 전압이면 음의 전압 펌프(2121) 및 음의 전압 레귤레이터(2122)가 활성화 된다. 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 시작 전압은 접지 전압일 수 있다. 제 1 읽기 동작의 목표 읽기 전압은 제 1 음의 목표 읽기 전압(Vneg1)이고 음의 전압 펌프(2121)는 제 1 음의 목표 읽기 전압(Vneg1) 과 같거나 더 낮은 음의 펌핑 전압(VNEG_PUMP)을 생성한다. 또한 음의 펌핑 전압(VNEG_PUMP)은 제 1 음의 목표 읽기 전압(Vneg1) 보다 제 1 피모스 트랜지스터(PM1)의 문턱 전압 절대치만큼 더 낮거나 그 보다 더 낮은 전압일 수 있다. T1~T2 구간 동안 음의 전압 레귤레이터(2122)의 제 1 피모스 트랜지스터(PM1)가 턴-온 되고, 제 1 피모스 트랜지스터(PM1)를 통해 음의 펌핑 전압(VNEG_PUMP)으로부터 공급된 음의 전하에 의해 음의 읽기 전압(VNEG)의 전압 레벨이 하강하기 시작한다. 이때 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 제 1 저항(R1) 및 제 2 저항(R2)의 경로에 비해 더 크고 음의 읽기 전압(VNEG)의 변화가 피드2(FEED2)에 전달되는 데 필요한 시간 지연에 의해 음의 읽기 전압(VNEG)은 제 1 음의 목표 읽기 전압(Vneg1) 보다 더 낮은 전압까지 하강하게 되는 언더슈트(undershoot)가 발생할 수 있다. 상기의 언더슈트는 제 1 피모스 트랜지스터(PM1)가 턴-오프 되는 순간까지 발생할 수 있다. 음의 읽기 전압(VNEG)과 음의 펌핑 전압(VNEG_PUMP)의 차가 제 1 피모스 트랜지스터(PM1)의 문턱전압 절대치 이하가 되면 음의 읽기 전압(VNEG)은 더 이상 하강하지 않을 수 있다. 도 3의 피1(P1)의 위상 변화에 의해 T2~T3 구간 동안 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 약화 되고 도 3의 제 1 저항(R1) 및 제 2 저항(R2)의 경로로 음의 읽기 전압(VNEG)로 양의 전하가 전달되어 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1)으로 상승하게 된다. 이때 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로의 전류 구동력이 작아서 음의 읽기 전압(VNEG)이 천천히 상승하고, 이때 제 1 음의 목표 읽기 전압(Vneg1) 생성에 많은 시간이 걸릴 수 있다. When the read operation starts, the pump and the regulator operate first to generate the target read voltage. If the target read voltage is a negative voltage, the negative voltage pump 2121 and the negative voltage regulator 2122 are activated. The start voltage of the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, may be the ground voltage. The target read voltage of the first read operation is the first negative target read voltage Vnegl and the negative voltage pump 2121 receives the negative pumped voltage VNEG_PUMP equal to or lower than the first negative target read voltage Vnegl, . The negative pumping voltage VNEG_PUMP may be lower or lower than the absolute value of the threshold voltage of the first PMOS transistor PM1 than the first negative target read voltage Vnegl. The first PMOS transistor PM1 of the negative voltage regulator 2122 is turned on during the period T1 to T2 and the negative charge supplied from the negative pumping voltage VNEG_PUMP through the first PMOS transistor PM1 The voltage level of the negative read voltage VNEG starts to drop. At this time, the current driving force of the first PMOS transistor PM1 is larger than the path of the first resistor R1 and the second resistor R2, and a change in the negative read voltage VNEG is transmitted to the feed 2 FEED2 An undershoot may occur in which the negative read voltage VNEG is lowered to a voltage lower than the first target read voltage Vneg1 due to the time delay required for the write operation. The undershoot may occur until the first PMOS transistor PM1 is turned off. The negative read voltage VNEG may not drop further when the difference between the negative read voltage VNEG and the negative pumping voltage VNEG_PUMP is less than the absolute value of the threshold voltage of the first PMOS transistor PM1. The current driving force of the first PMOS transistor PM1 is weakened during the period from T2 to T3 due to the phase change of P1 (P1) in Fig. 3 and the path of the first resistor R1 and the second resistor R2 The positive read voltage VNEG is transferred to the negative read voltage VNEG and the negative read voltage VNEG rises to the first negative read voltage Vneg1. At this time, the current driving force of the path through the first resistor R1 and the second resistor R2 is small, so that the negative read voltage VNEG gradually rises. At this time, much time is required to generate the first negative target read voltage Vneg1 You can take it.

제 1 음의 목표 읽기 전압(Vneg1)의 생성이 완료되면 로우 디코더(220)를 통하여 제 1 음의 목표 읽기 전압(Vneg1)이 메모리 셀 어레이(100)로 인가되고 T3~T4 구간 동안 메모리 셀 어레이(100)에 저장된 데이터가 출력되어 페이지 버퍼들(231)에 일시적으로 저장될 수 있다. When the generation of the first negative target read voltage Vneg1 is completed, the first negative target read voltage Vneg1 is applied to the memory cell array 100 through the row decoder 220, and during the period T3 through T4, The data stored in the memory unit 100 may be output and temporarily stored in the page buffers 231. [

제 2 읽기 동작의 목표 전압이 제 2 음의 목표 읽기 전압(Vneg2)이고 제 2 음의 목표 읽기 전압(Vneg2)은 제 1 음의 목표 읽기 전압(Vneg1) 보다 클 수 있다. 제 2 읽기 동작이 시작되면 T4~T5 구간 동안 제 1 음의 목표 읽기 전압(Vneg1)이 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭하게 된다. 또한 제 1 음의 목표 읽기 전압(Vneg1)이 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭할 때 접지 전압 또는 전원 전압과 같은 제 1 음의 목표 읽기 전압(Vneg1)과 제 2 음의 목표 읽기 전압(Vneg2) 사이에 있지 않는 전압을 거치지 않고 바로 제 2 음의 목표 전압(Vneg2)로 스위칭 할 수 있다. 제 2 음의 목표 읽기 전압(Vneg2)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 크기 때문에 T4~T5 구간 동안 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 여전히 약화 되고 제 1 저항(R1) 및 제 2 저항(R2)의 경로를 통해 음의 읽기 전압(VNEG)로 양의 전하가 전달되어 음의 읽기 전압(VNEG)가 제 2 음의 목표 읽기 전압(Vneg2)으로 상승하게 된다. 이때 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로의 전류 구동력이 작아 음의 읽기 전압(VNEG)이 천천히 상승하게 되고 제 1 음의 목표 읽기 전압(Vneg1) 생성이 오래 걸릴 수 있다. The target voltage of the second read operation may be the second negative target read voltage Vneg2 and the second negative target read voltage Vneg2 may be greater than the first negative target read voltage Vnegl. When the second read operation is started, the first negative target read voltage Vneg1 is switched to the second negative target read voltage Vneg2 during the period from T4 to T5. When the first negative target read voltage Vneg1 switches to the second negative target read voltage Vneg2, a first negative target read voltage Vneg1 such as a ground voltage or a power supply voltage and a second negative target read It is possible to switch to the second negative target voltage Vneg2 directly without going through a voltage that is not between the voltage Vneg2. The current driving force of the first PMOS transistor PM1 is still weakened during the period from T4 to T5 and the first resistor R1 is shortened because the second negative target read voltage Vneg2 is larger than the first negative target read voltage Vneg1. The positive read voltage VNEG is transferred to the negative read voltage VNEG through the path of the first resistor R2 and the second resistor R2 so that the negative read voltage VNEG rises to the second negative read voltage Vneg2. At this time, the current driving force of the path through the first resistor R1 and the second resistor R2 is small, so that the negative read voltage VNEG slowly rises and generation of the first negative target read voltage Vneg1 may take a long time .

제 2 음의 목표 읽기 전압(Vneg2)의 생성이 완료되면 로우 디코더(220)를 통하여 제 2 음의 목표 읽기 전압(Vneg2)이 메모리 셀 어레이(100)로 인가되고 T5~T6 구간 동안 메모리 셀 어레이(100)에 저장된 데이터가 출력되어 페이지 버퍼들(231)에 일시 저장될 수 있다. The second negative target read voltage Vneg2 is applied to the memory cell array 100 through the row decoder 220 and the second negative target read voltage Vneg2 is applied to the memory cell array 100 during the period T5 to T6, The data stored in the memory unit 100 may be output and temporarily stored in the page buffers 231.

도 5는 본 발명의 실시예에 따른 음의 전압 레귤레이터를 설명하기 위한 도면이다.5 is a view for explaining a negative voltage regulator according to an embodiment of the present invention.

도 5를 참조하면, 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 전압이 음의 목표 읽기 전압 보다 높을 때, 음의 읽기 전압(VNEG)의 전압은 음의 전압 펌프(2121)의 출력인 음의 펌핑 전압(VNEG_PUMP)을 소스로 하여 제 1 피모스 트랜지스터(PM1)을 통해 음의 전하를 전달 받아 하강한다. 예를 들어 음의 읽기 전압(VNEG)의 시작 전압이 0V이고 음의 목표 읽기 전압이 -1V인 경우를 설명하면 다음과 같다. 먼저 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 높게 되어 제2 증폭회로(Amp2, 2142)의 출력인 피1(P1)이 하이(high)가 되고, 이에 따라 피2(P2)가 로우(low)가 되어 제 1 피모스 트랜지스터(PM1)가 턴-온 된다. 따라서 음의 펌핑 전압(VNEG_PUMP)으로부터 제 1 피모스 트랜지스터(PM1)를 통해 음의 읽기 전압(VNEG)으로 음의 전하가 전달되고, 음의 읽기 전압(VNEG)의 전압 레벨이 하강하게 된다. 제 1 피모스 트랜지스터(PM1)는 전류 구동력이 큰 트랜지스터를 사용하여 음의 읽기 전압(VNEG)이 빠르게 하강할 수 있다. 제 2 증폭회로(Amp2, 2142)의 출력은 음의 읽기 전압(VNEG)의 변동에 의해 결정되고, 음의 읽기 전압(VNEG)은 제 2 증폭회로(Amp2, 2142)의 출력에 의해 영향 받는 피드백(feedback) 루프가 형성될 수 있다.5, when the voltage of the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, is higher than the negative target read voltage, the voltage of the negative read voltage VNEG is applied to the negative voltage pump The first pumped transistor PM1 receives the negative pumping voltage VNEG_PUMP, which is the output of the second pMOS transistor 2121, and falls. For example, if the start voltage of the negative read voltage (VNEG) is 0V and the negative target read voltage is -1V, the following will be described. The voltage of the feed 2 (FEED2) becomes higher than the second reference voltage VREF2 so that the output P1 of the second amplifying circuits Amp2 and 2142 becomes high, Becomes low so that the first PMOS transistor PM1 is turned on. Therefore, negative charge is transferred from the negative pumping voltage VNEG_PUMP to the negative read voltage VNEG through the first PMOS transistor PM1, and the voltage level of the negative read voltage VNEG falls. The first PMOS transistor PM1 can be rapidly lowered in negative read voltage VNEG by using a transistor having a large current driving capability. The output of the second amplifying circuit Amp2 2142 is determined by the variation of the negative reading voltage VNEG and the negative reading voltage VNEG is determined by the feedback applied by the output of the second amplifying circuit Amp2 2142, a feedback loop may be formed.

음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 낮을 때는 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 낮게 되고 피1(P1)이 로우(low)가 된다. 그 결과 피2(P2)가 하이(high)가 되고 제 1 피모스 트랜지스터(PM1)가 턴-오프 된다. 그리고 내부 전원 전압(VCCI)을 소스로 하여 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하가 음의 읽기 전압(VNEG)에 전달 되고 음의 읽기 전압(VNEG)이 상승한다. 이때 양의 전하가 공급되는 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로는 전류 구동력이 제 1 피모스 트랜지스터(PM1) 대비 매우 작을 수 있다.When the voltage of the negative read voltage VNEG is lower than the target read voltage, the voltage of the feed 2 (FEED2) becomes lower than the second reference voltage VREF2, and P1 (P1) becomes low. As a result, P2 (P2) becomes high and the first PMOS transistor PM1 is turned off. The positive charge is transferred to the negative read voltage VNEG via the first resistor R1 and the second resistor R2 with the internal supply voltage VCCI as a source and the negative read voltage VNEG rises . At this time, the path through the first resistor R1 and the second resistor R2 to which the positive charge is supplied may have a very small current driving force as compared with the first PMOS transistor PM1.

제 3 저항(R3)은 제 2 피모스 트랜지스터(PM2)가 턴-온이 될 때에는 피2(P2)가 내부 전원 전압(VCCI)에 가까운 전압이 되어 제 1 피모스 트랜지스터(PM1)을 턴-오프 시킬 수 있을 정도의 큰 저항으로 구성될 수 있다. When the second PMOS transistor PM2 is turned on, the third resistor R3 becomes a voltage close to the internal supply voltage VCCI and the first PMOS transistor PM1 is turned on. And a large resistance that can be turned off.

도 5의 음의 전압 레귤레이터(2122)는 전압 상승 장치(2123)을 포함하고 있다. 도 5의 전압 상승 장치(2123)의 구체적인 구성 및 동작은 하기와 같다.The negative voltage regulator 2122 in Fig. 5 includes a voltage raising device 2123. Fig. The specific configuration and operation of the voltage raising device 2123 of FIG. 5 are as follows.

전압 상승 장치(2123)는 음의 전압 레귤레이터(2122)의 출력 단자(VNEG)에 연결되고 제 2 증폭 회로의 출력 전압(P1)에 의해 제어를 받는다. 전압 상승 장치(2123)은 음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 높을 때는 피1(P1)이 하이(high)가 되어 비활성화 되고, 음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 낮을 때는 피1(P1)이 로우(low)가 되어 활성화 된다. 전압 상승 장치(2123)가 활성화 되면 음의 읽기 전압(VNEG)을 빠른 속도로 상승시킬 수 있다. 특히 음의 읽기 전압(VNEG)이 음의 목표 읽기 전압 보다 더 낮은 전압으로 언더슈트가 발생시 언더슈트된 전압에서 음의 목표 전압으로 빠르게 상승하도록 하는 역할을 할 수 있다. 전압 상승 장치(2123)는 하나 이상의 트랜지스터를 포함할 수 있고, 상기 하나 이상의 트랜지스터는 음의 전압 레귤레이터(2122)의 출력 단자(VNEG)에 연결될 수 있다. 또한 상기 하나 이상의 트랜지스터를 통해 공급된 양의 전하에 의해 음의 읽기 전압(VNEG)은 빠른 속도로 상승할 수 있다. 이때 상기 하나 이상의 트랜지스터의 전류 구동력은 제 1 저항(R1) 및 제 2 저항(R2)를 통한 전류 구동력 대비 훨씬 클 수 있다. 상기 하나 이상의 트랜지스터의 동작은 제 2 증폭회로(Amp2, 2142)의 출력인 피1(P1)의 전압에 의해 제어될 수 있다. 피1(P1)이 하이(high)이면 상기 하나 이상의 트랜지스터는 턴-오프 될 수 있고, 피1(P1)이 로우(low)이면 상기 하나 이상의 트랜지스터는 턴-온 될 수 있다. 따라서 전압 상승 장치(2123)는 음의 전압 레귤레이터(2122)의 출력 읽기 전압(VNEG)이 목표 읽기 전압에 빠르게 도달할 수 있도록 제어된다.The voltage raising device 2123 is connected to the output terminal VNEG of the negative voltage regulator 2122 and is controlled by the output voltage P1 of the second amplifying circuit. When the voltage of the negative read voltage VNEG is higher than the target read voltage, the voltage raising device 2123 is inactivated due to the high level of P1 and the voltage of the negative read voltage VNEG is set to the target read When it is lower than the voltage, P 1 (P1) becomes low and becomes active. When the voltage raising device 2123 is activated, the negative read voltage VNEG can be raised at a high speed. In particular, the negative read voltage (VNEG) may act to cause the undershoot to rise from the undershooted voltage to the negative target voltage at a voltage lower than the negative target read voltage. The voltage raising device 2123 may include one or more transistors and the one or more transistors may be connected to the output terminal VNEG of the negative voltage regulator 2122. [ Also, the positive read voltage VNEG can rise at a high speed by the positive charge supplied through the one or more transistors. At this time, the current driving force of the at least one transistor may be much larger than the current driving force through the first resistor R1 and the second resistor R2. The operation of the one or more transistors may be controlled by the voltage of P 1 (P1) which is the output of the second amplifying circuit (Amp2, 2142). The one or more transistors may be turned off if P 1 is high and the one or more transistors may be turned on if P 1 is low. Therefore, the voltage raising device 2123 is controlled so that the output read voltage VNEG of the negative voltage regulator 2122 can quickly reach the target read voltage.

도 6은 본 발명의 실시예에 따른 음의 전압 레귤레이터(2122)를 구체적으로 설명하기 위한 도면이다.6 is a diagram for explaining a negative voltage regulator 2122 according to an embodiment of the present invention.

도 6를 참조하면, 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 전압이 음의 목표 읽기 전압 보다 높을 때, 음의 읽기 전압(VNEG)의 전압은 음의 전압 펌프(2121)의 출력인 음의 펌핑 전압(VNEG_PUMP)을 소스로 하여 제 1 피모스 트랜지스터(PM1)을 통해 음의 전하를 전달 받아 하강한다. 예를 들어 음의 읽기 전압(VNEG)의 시작 전압이 0V이고 음의 목표 읽기 전압이 -1V인 경우를 설명하면 다음과 같다. 먼저 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 높게 되어 제2 증폭회로(Amp2, 2142)의 출력인 피1(P1)이 하이(high)가 되고, 이에 따라 피2(P2)가 로우(low)가 되어 제 1 피모스 트랜지스터(PM1)가 턴-온 된다. 따라서 음의 펌핑 전압(VNEG_PUMP)으로부터 제 1 피모스 트랜지스터(PM1)를 통해 음의 읽기 전압(VNEG)으로 음의 전하가 전달되고, 음의 읽기 전압(VNEG)의 전압 레벨이 하강하게 된다. 제 1 피모스 트랜지스터(PM1)는 전류 구동력이 큰 트랜지스터를 사용하여 음의 읽기 전압(VNEG)이 빠르게 하강할 수 있다. 제 2 증폭회로(Amp2, 2142)의 출력은 음의 읽기 전압(VNEG)의 변동에 의해 결정되고, 음의 읽기 전압(VNEG)은 제 2 증폭회로(Amp2, 2142)의 출력에 의해 영향 받는 피드백(feedback) 루프가 형성될 수 있다.6, when the voltage of the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, is higher than the negative target read voltage, the voltage of the negative read voltage VNEG is applied to the negative voltage pump The first pumped transistor PM1 receives the negative pumping voltage VNEG_PUMP, which is the output of the second pMOS transistor 2121, and falls. For example, if the start voltage of the negative read voltage (VNEG) is 0V and the negative target read voltage is -1V, the following will be described. The voltage of the feed 2 (FEED2) becomes higher than the second reference voltage VREF2 so that the output P1 of the second amplifying circuits Amp2 and 2142 becomes high, Becomes low so that the first PMOS transistor PM1 is turned on. Therefore, negative charge is transferred from the negative pumping voltage VNEG_PUMP to the negative read voltage VNEG through the first PMOS transistor PM1, and the voltage level of the negative read voltage VNEG falls. The first PMOS transistor PM1 can be rapidly lowered in negative read voltage VNEG by using a transistor having a large current driving capability. The output of the second amplifying circuit Amp2 2142 is determined by the variation of the negative reading voltage VNEG and the negative reading voltage VNEG is determined by the feedback applied by the output of the second amplifying circuit Amp2 2142, a feedback loop may be formed.

도 6의 음의 전압 레귤레이터(2122)는 본 발명의 실시예에 따른 전압 상승 장치(2123)을 포함하고 있다. 도 6의 전압 상승 장치(2123)의 구체적인 구성 및 동작은 하기와 같다.The negative voltage regulator 2122 in FIG. 6 includes the voltage raising device 2123 according to the embodiment of the present invention. The specific configuration and operation of the voltage raising device 2123 of FIG. 6 are as follows.

음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)이 목표 읽기 전압 보다 높을 때는 피1(P1)이 하이(high)가 되어 제 3 피모스 트랜지스터(PM3)가 턴-오프 되고 엔1(N1)의 전압이 제 4 저항(R4)를 통한 음의 읽기 전압(VNEG)에 의해 제어되어 로우(low)가 되어 제 1 엔모스 트랜지스터(NM1)가 턴-오프 된다. When the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, is higher than the target read voltage, P 1 (P1) becomes high and the third PMOS transistor PM3 is turned off, The voltage of the first NMOS transistor NM1 is controlled by the negative read voltage VNEG through the fourth resistor R4 and becomes low so that the first NMOS transistor NM1 is turned off.

음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 낮을 때는 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 낮게 되고 피1(P1)이 로우(low)가 된다. 그 결과 피2(P2)가 하이(high)가 되고 제 3 피모스 트랜지스터(PM3)가 턴-온 된다. 또한 제 1 전압 상승 제어 신호(SEN_ENb)가 로우(low)가 되어 제 4 피모스 트랜지스터(PM4)가 턴-온 되어 제 4 피모스 트랜지스터(PM4)와 제 3 피모스 트랜지스터(PM3)에 연결된 내부 전원 전압(VCCI)에 의해 엔1(N1)이 하이(high)가 된다. 따라서 제 1 엔모스 트랜지스터(NM1)가 턴-온 되고 음의 읽기 전압(VNEG)은 내부 접지 전압(VSSI)을 소스로 하여 공급된 양의 전하에 의해 빠른 속도로 상승하게 된다. 이때 제 1 엔모스 트랜지스터(NM1)의 전류 구동력이 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로의 전류 구동력 대비 매우 크므로 빠른 속도로 음의 읽기 전압(VNEG)이 상승할 수 있다. 따라서 전압 상승 장치(2123)에 의해 음의 읽기 전압(VNEG)의 전압이 목표 전압 보다 낮은 경우 빠르게 목표 전압으로의 스위칭이 가능해 진다. 제 1 전압 상승 제어 신호(SEN_ENb)는 음의 읽기 전압(VNEG)이 다른 전압으로 스위칭이 필요한 구간 동안 로우(low)로 인에이블 될 수 있다. 또는 제 1 전압 상승 제어 신호(SEN_ENb)는 음의 읽기 전압(VNEG)이 다른 전압으로 스위칭 될 때 미리 정해진 구간 동안 인에이블 될 수 있다.When the voltage of the negative read voltage VNEG is lower than the target read voltage, the voltage of the feed 2 (FEED2) becomes lower than the second reference voltage VREF2, and P1 (P1) becomes low. As a result, P2 (P2) becomes high and the third PMOS transistor PM3 is turned on. The first voltage rising control signal SEN_ENb becomes low so that the fourth PMOS transistor PM4 is turned on and the fourth PMOS transistor PM4 and the third PMOS transistor PM3 are connected to each other En 1 (N1) becomes high due to the power supply voltage VCCI. Accordingly, the first NMOS transistor NM1 is turned on and the negative read voltage VNEG is raised at a high speed by the positive charge supplied as the source of the internal ground voltage VSSI. At this time, since the current driving force of the first NMOS transistor NM1 is very large as compared with the current driving force of the path through the first resistor R1 and the second resistor R2, the negative read voltage VNEG may rise have. Therefore, when the voltage of the negative read voltage VNEG is lower than the target voltage by the voltage raising device 2123, switching to the target voltage becomes possible quickly. The first voltage up control signal SEN_ENb may be enabled low during a period in which the negative read voltage VNEG needs to be switched to another voltage. Or the first voltage up control signal SEN_ENb may be enabled for a predetermined period when the negative read voltage VNEG is switched to another voltage.

제 4 저항(R4)은 제 3 피모스 트랜지스터(PM3)와 제 4 피모스 트랜지스터(PM4)가 턴-온이 될 때는 엔1(N1)이 제 1 엔모스 트랜지스터(NM1)가 턴-온 될 수 있는 내부 전원 전압(VCCI)에 가까운 전압이 될 수 있을 정도로 큰 저항으로 구성될 수 있다. 제 3 피모스 트랜지스터(PM3)와 제 4 피모스 트랜지스터(PM4)가 턴-오프 될 때는 엔1(N1)은 음의 읽기 전압(VNEG)에 가까운 전압 레벨이 되어 제 1 엔모스 트랜지스터(NM1)를 턴-오프 시킬 수 있다.The fourth resistor R4 is turned on when the third PMOS transistor PM3 and the fourth PMOS transistor PM4 are turned on and the first NMOS transistor NM1 is turned on And may be configured such that the voltage is close to the internal supply voltage (VCCI). When the third PMOS transistor PM3 and the fourth PMOS transistor PM4 are turned off, the first transistor N1 becomes a voltage level close to the negative read voltage VNEG, Can be turned off.

도 7은 도 6의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.7 is a timing chart for explaining negative voltage generation by the negative voltage regulator of FIG.

도 7을 참조하면, 읽기 동작이 시작되면 목표 읽기 전압 생성을 위하여 먼저 펌프 및 레귤레이터가 활성화 된다. 만일 목표 읽기 전압이 음의 전압이면 음의 전압 펌프(2121) 및 음의 전압 레귤레이터(2122)가 활성화 되게 된다. 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 시작 전압은 접지 전압일 수 있다. 제 1 읽기 동작의 목표 읽기 전압은 제 1 음의 목표 읽기 전압(Vneg1)이고 음의 전압 펌프(2121)는 제 1 음의 목표 읽기 전압(Vneg1) 과 같거나 더 낮은 전압인 음의 펌핑 전압(VNEG_PUMP)을 생성한다. T1~T2 구간 동안 도 5의 음의 전압 레귤레이터(2122)의 피1(P1)이 하이(high)가 되어 제 1 피모스 트랜지스터(PM1)가 턴-온 되고, 제 1 피모스 트랜지스터(PM1)을 통해 음의 펌핑 전압(VNEG_PUMP)으로부터 공급된 음의 전하에 의해 음의 읽기 전압(VNEG)이 하강하기 시작한다. 이때 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 제 1 저항(R1) 및 제 2 저항(R2)의 경로에 비해 더 크고 음의 읽기 전압(VNEG)의 변화가 피드2(FEED2)에 전달되는 데 필요한 시간 지연에 의해 음의 읽기 전압(VNEG)은 제 1 음의 목표 읽기 전압(Vneg1) 보다 더 낮은 전압까지 하강하게 되는 언더슈트(undershoot)가 발생할 수 있다. T1~T2 구간 동안 제 1 전압 상승 제어 신호(SEN_ENb)는 로우(low)를 유지하고 도 5의 제 4 피모스 트랜지스터(PM4)는 턴-온 상태를 유지한다. 또한 T1~T2 구간 중 앞의 구간 동안 피1(P1)이 하이(high)가 되어 제 3 피모스 트랜지스터(PM3)는 턴-오프 상태를 유지할 수 있고, 제 1 엔모스 트랜지스터(NM1) 역시 턴-오프 상태를 유지할 수 있다.Referring to FIG. 7, when the read operation starts, the pump and the regulator are activated first to generate the target read voltage. If the target read voltage is a negative voltage, the negative voltage pump 2121 and the negative voltage regulator 2122 are activated. The start voltage of the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, may be the ground voltage. The target read voltage of the first read operation is the first negative target read voltage Vnegl and the negative voltage pump 2121 receives the negative pumping voltage < RTI ID = 0.0 > VNEG_PUMP). During the period from T1 to T2, P1 of the negative voltage regulator 2122 of FIG. 5 becomes high to turn on the first PMOS transistor PM1 and turn on the first PMOS transistor PM1. The negative read voltage VNEG begins to fall due to the negative charge supplied from the negative pumping voltage VNEG_PUMP. At this time, the current driving force of the first PMOS transistor PM1 is larger than the path of the first resistor R1 and the second resistor R2, and a change in the negative read voltage VNEG is transmitted to the feed 2 FEED2 An undershoot may occur in which the negative read voltage VNEG is lowered to a voltage lower than the first target read voltage Vneg1 due to the time delay required for the write operation. The first voltage up control signal SEN_ENb maintains a low level and the fourth PMOS transistor PM4 of FIG. 5 maintains a turn-on state during a period from T1 to T2. In addition, the first PMOS transistor PM3 can be maintained in the turn-off state during the previous period T1 to T2 due to the high level P1 of the first NMOS transistor NM1, - It can maintain the off state.

제 1 피모스 트랜지스터(PM1)에 의해 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 낮은 전압으로 하강하면, 피1(P1)이 로우(low)가 되고, 도 6의 제 3 피모스 트랜지스터(PM3)가 턴-온 되고 결과적으로 제 1 엔모스 트랜지스터(NM1)가 턴-온 되게 된다. 이때 제 1 엔모스 트랜지스터(NM1)의 전류 구동력이 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로의 전류 구동력 대비 매우 크므로 도 4의 경우 대비 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1) 아래로 언더슈트(undershoot)되는 정도가 더 작게 된다. 점선은 도 4에서의 음의 읽기 전압(VNEG)의 파형을 도시한 것이다. 또한 T1~T2 구간 중 후반의 구간 동안 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1)로 상승하는 기울기 역시 도 4의 경우 대비 더 가파르게 형성될 수 있다. 그리고 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1)에 도달하기 전 제 1 전압 상승 제어 신호(SEN_ENb)가 하이(high)로 디스에이블 되면 T2~T3 구간에서 제 1 엔모스 트랜지스터(NM1)가 턴-오프 되고 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하를 전달 받게 되고 음의 읽기 전압(VNEG)이 상승하여 제 1 음의 목표 읽기 전압(Vneg1)가 된다. 이때의 음의 읽기 전압(VNEG) 상승의 기울기는 제 1 엔모스 트랜지스터(NM1)가 턴-온 된 구간 대비 더 작을 수 있다. When the negative read voltage VNEG is lowered to a voltage lower than the first negative target read voltage Vneg1 by the first PMOS transistor PM1, P 1 (P1) becomes low, The third PMOS transistor PM3 of the first PMOS transistor NM1 is turned on and consequently the first NMOS transistor NM1 is turned on. At this time, since the current driving force of the first NMOS transistor NM1 is very large in comparison with the current driving force of the path through the first resistor R1 and the second resistor R2, the contrast negative read voltage VNEG of FIG. The degree of undershoot under the negative target read voltage (Vneg1) becomes smaller. The dotted line shows the waveform of the negative read voltage VNEG in Fig. Also, the slope at which the negative read voltage VNEG rises to the first negative target read voltage Vneg1 during the second half of the interval between T1 and T2 may be formed more steeply as compared with the case of FIG. When the first voltage rising control signal SEN_ENb is disabled to high before the negative read voltage VNEG reaches the first negative target read voltage Vneg1, The transistor NM1 is turned off and receives a positive charge through the first resistor R1 and the second resistor R2 and the negative read voltage VNEG rises to generate the first negative target read voltage Vneg1 ). At this time, the slope of the rise of the negative read voltage VNEG may be smaller than the turn-on period of the first NMOS transistor NM1.

T1~T3 구간 동안 도 4의 경우 대비 음의 읽기 전압(VNEG)이 빠르고 안정적으로 제 1 음의 목표 읽기 전압(Vneg1)으로 스위칭 될 수 있다. During the period from T1 to T3, the contrast voltage VNEG of FIG. 4 can be quickly and stably switched to the first target read voltage Vneg1.

제 1 음의 목표 읽기 전압(Vneg1)의 생성이 완료되면 로우 디코더(220)를 통하여 제 1 음의 목표 읽기 전압(Vneg1)이 메모리 셀 어레이(100)로 인가되고 T3~T4 구간 동안 메모리 셀 어레이(100)에 저장된 데이터가 출력되어 페이지 버퍼들(231)에 일시 저장될 수 있다. When the generation of the first negative target read voltage Vneg1 is completed, the first negative target read voltage Vneg1 is applied to the memory cell array 100 through the row decoder 220, and during the period T3 through T4, The data stored in the memory unit 100 may be output and temporarily stored in the page buffers 231.

제 2 읽기 동작의 목표 전압이 제 2 음의 목표 읽기 전압(Vneg2)이고 제 2 음의 목표 읽기 전압(Vneg2)은 제 1 음의 목표 읽기 전압(Vneg1) 보다 클 수 있다. 또한 도 7과 같이 제 1 음의 목표 읽기 전압(Vneg1)에서 내부 접지 전압(VSSI)이나 내부 전원 전압(VCCI) 등 다른 전압을 거치지 않고 바로 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭 될 수 있다.The target voltage of the second read operation may be the second negative target read voltage Vneg2 and the second negative target read voltage Vneg2 may be greater than the first negative target read voltage Vnegl. As shown in FIG. 7, the first negative read voltage Vneg1 can be switched to the second negative target read voltage Vneg2 without passing through other voltages such as the internal ground voltage VSSI or the internal power supply voltage VCCI have.

제 2 읽기 동작이 시작되면 T4~T5 구간 동안 제 1 음의 목표 읽기 전압(Vneg1)이 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭 되게 된다. 또한 제 1 음의 목표 읽기 전압(Vneg1)이 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭할 때 접지 전압 또는 전원 전압과 같은 제 1 음의 목표 읽기 전압(Vneg1)과 제 2 음의 목표 읽기 전압(Vneg2) 사이에 있지 않은 어떤 전압을 거치지 않고 바로 제 2 음의 목표 전압(Vneg2)로 스위칭 할 수 있다. 제 2 음의 목표 읽기 전압(Vneg2)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 크기 때문에 T4~T5 구간 동안 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 여전히 약화 되고 도 6의 제 1 저항(R1) 및 제 2 저항(R2)의 경로로 양의 전하가 전달되어 음의 읽기 전압(VNEG)이 제 2 음의 목표 읽기 전압(Vneg2)으로 상승하게 된다. 또한 제 1 전압 상승 제어 신호(SEN_ENb) 및 피1(P1)의 위상에 의해 제 3 및 제 4 피모스 트랜지스터(PM3, PM4)가 턴-온 되고 제 1 엔모스 트랜지스터(NM1)가 턴-온 되어 제 1 엔모스 트랜지스터(NM1)를 통해 공급된 양의 전하에 의해 음의 읽기 전압(VNEG)이 빠른 속도로 상승할 수 있다. When the second read operation is started, the first negative target read voltage Vneg1 is switched to the second negative target read voltage Vneg2 during the period from T4 to T5. When the first negative target read voltage Vneg1 switches to the second negative target read voltage Vneg2, a first negative target read voltage Vneg1 such as a ground voltage or a power supply voltage and a second negative target read It is possible to switch to the second negative target voltage Vneg2 directly without going through any voltage not between the voltage Vneg2. Since the second negative target read voltage Vneg2 is larger than the first negative target read voltage Vneg1, the current driving force of the first PMOS transistor PM1 is still weakened during the period from T4 to T5, The positive charge is transferred to the path of the first resistor R1 and the second resistor R2 and the negative read voltage VNEG rises to the second negative target read voltage Vneg2. The third and fourth PMOS transistors PM3 and PM4 are turned on by the first voltage rising control signal SEN_ENb and the phase of the first voltage P1 and the first NMOS transistor NM1 is turned on And the negative read voltage VNEG can be raised at a high speed by the positive charge supplied through the first NMOS transistor NM1.

도 7과 달리 음의 읽기 전압(VNEG)이 제 2 음의 목표 읽기 전압(Vneg2)에 도달하기 전 제 1 전압 상승 제어 신호(SEN_ENb)가 하이(high)로 디스에이블 되면 제 1 엔모스 트랜지스터(NM1)가 턴-오프 되고 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하를 전달 받아 음의 읽기 전압(VNEG)이 상승하여 제 2 음의 목표 읽기 전압(Vneg2)에 도달하게 된다. 이때의 음의 읽기 전압(VNEG) 상승의 기울기는 제 1 엔모스 트랜지스터(NM1)가 턴-온 된 구간에서의 음의 읽기 전압(VNEG) 상승의 기울기 대비 더 작을 수 있다.7, when the first voltage-up control signal SEN_ENb is disabled to high before the negative read voltage VNEG reaches the second negative target read voltage Vneg2, The negative read voltage VNEG rises to reach the second negative target read voltage Vneg2 by receiving the positive charge through the first and second resistors R1 and R2. . At this time, the slope of the negative read voltage VNEG rise may be smaller than the slope of the negative read voltage VNEG rise in the section where the first NMOS transistor NM1 is turned on.

제 1 전압 상승 제어 신호(SEN_ENb)는 음의 읽기 전압(VNEG)이 다른 전압으로 스위칭 될 때 미리 정해진 구간 동안 인에이블 될 수 있다. 제 1 전압 상승 제어 신호(SEN_ENb)가 인에이블 되는 구간을 짧게 하면 음의 읽기 전압(VNEG)이 목표 읽기 전압에 도달하기 전에 제 1 엔모스 트랜지스터(NM1)가 턴-오프 되어 목표 전압 안정화가 느려질 수 있고, 제 1 전압 상승 제어 신호(SEN_ENb)가 인에이블 되는 구간을 길게 하면 음의 읽기 전압(VNEG)이 목표 전압 보다 더 높은 전압까지 상승하여 다시 음의 읽기 전압(VNEG)을 목표 읽기 전압으로 하강하여야 하므로 목표 전압 안정화가 느려질 수 있다. 따라서 제 1 전압 상승 제어 신호(SEN_ENb)는 음의 읽기 전압(VNEG)이 다른 전압으로 스위칭 될 때 적당한 크기의 미리 정해진 구간 동안 인에이블 될 수 있도록 제어되어야 한다.The first voltage up control signal SEN_ENb may be enabled for a predetermined period when the negative read voltage VNEG is switched to another voltage. If the interval during which the first voltage-up control signal SEN_ENb is enabled is shortened, the first NMOS transistor NM1 is turned off before the negative read voltage VNEG reaches the target read voltage so that the stabilization of the target voltage is delayed If the interval during which the first voltage-up control signal SEN_ENb is enabled is lengthened, the negative read voltage VNEG rises to a voltage higher than the target voltage and the negative read voltage VNEG returns to the target read voltage VNEG The target voltage stabilization may be slowed down. Therefore, the first voltage-up control signal SEN_ENb should be controlled so that it can be enabled for a predetermined period of a proper magnitude when the negative read voltage VNEG is switched to another voltage.

도 8은 본 발명의 다른 실시예에 따른 음의 전압 레귤레이터를 구체적으로 설명하기 위한 도면이다.8 is a view for explaining a negative voltage regulator according to another embodiment of the present invention.

도 8을 참조하면, 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)이 음의 목표 읽기 전압 보다 높을 때, 음의 읽기 전압(VNEG)은 음의 전압 펌프(2121)의 출력인 음의 펌핑 전압(VNEG_PUMP)을 소스로 하여 제 1 피모스 트랜지스터(PM1)를 통해 음의 전하을 전달 받아 하강한다. 예를 들어 음의 읽기 전압(VNEG)의 시작 전압이 0V이고 목표 읽기 전압이 -1V인 경우를 보자. 먼저 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 높게 되어 제2 증폭회로(Amp2, 2142)의 출력인 피1(P1)이 하이(high)가 되고, 이에 따라 피2(P2)가 로우(low)가 되어 제 1 피모스 트랜지스터(PM1)가 턴-온 된다. 그 결과 음의 펌핑 전압(VNEG_PUMP)으로부터 제 1 피모스 트랜지스터(PM1)를 통해 음의 읽기 전압(VNEG)으로 음의 전하가 전달되고 음의 읽기 전압(VNEG)이 하강하게 된다. 제 1 피모스 트랜지스터(PM1)는 전류 구동력이 큰 트랜지스터를 사용하여 음의 읽기 전압(VNEG)이 빠르게 상승할 수 있다. 제 2 증폭회로(Amp2, 2142)의 출력(P1)은 음의 읽기 전압(VNEG)의 변동에 의해 결정되고, 음의 읽기 전압(VNEG)은 제 2 증폭회로(Amp2, 2142)의 출력(P1)에 의해 영향 받는 피드백(feedback) 루프가 형성될 수 있다.8, when the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, is higher than the negative target read voltage, the negative read voltage VNEG is the output of the negative voltage pump 2121 The negative pumping voltage VNEG_PUMP is used as a source and the negative charge is received through the first PMOS transistor PM1 to be lowered. For example, consider the case where the start voltage of the negative read voltage (VNEG) is 0V and the target read voltage is -1V. The voltage of the feed 2 (FEED2) becomes higher than the second reference voltage VREF2 so that the output P1 of the second amplifying circuits Amp2 and 2142 becomes high, Becomes low so that the first PMOS transistor PM1 is turned on. As a result, negative charge is transferred from the negative pumping voltage VNEG_PUMP to the negative read voltage VNEG through the first PMOS transistor PM1, and the negative read voltage VNEG falls. The first PMOS transistor PM1 can quickly rise the negative read voltage VNEG by using a transistor having a large current driving force. The output P1 of the second amplifying circuit Amp2 2142 is determined by the variation of the negative reading voltage VNEG and the negative reading voltage VNEG is determined by the output P1 of the second amplifying circuit Amp2 2142 A feedback loop that is influenced by the feedback loop can be formed.

음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 낮을 때는 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 낮게 되고 피1(P1)이 로우(low)가 된다. 그 결과 피2(P2)가 하이(high)가 되고 제 1 피모스 트랜지스터(PM1)이 턴-오프 된다. 내부 전원 전압(VCCI)을 소스로 하여 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하가 전달되고 음의 읽기 전압(VNEG)이 상승한다. 이때 양의 전하가 공급되는 제 1 저항(R1) 및 제 2 저항(R2)을 통한 경로는 전류 구동력이 제 1 피모스 트랜지스터(PM1) 대비 매우 작을 수 있다.When the voltage of the negative read voltage VNEG is lower than the target read voltage, the voltage of the feed 2 (FEED2) becomes lower than the second reference voltage VREF2, and P1 (P1) becomes low. As a result, P2 (P2) becomes high and the first PMOS transistor PM1 is turned off. A positive charge is transferred through the first resistor R1 and the second resistor R2 with the internal supply voltage VCCI as a source and the negative read voltage VNEG rises. At this time, the path through the first resistor R1 and the second resistor R2 to which the positive charge is supplied may have a very small current driving force as compared with the first PMOS transistor PM1.

도 8의 음의 전압 레귤레이터(2122)는 본 발명의 다른 실시예에 따른 전압 상승 장치(2123)을 포함하고 있다. 도 8의 전압 상승 장치(2123)의 구체적인 구성 및 동작은 하기와 같다.The negative voltage regulator 2122 of FIG. 8 includes a voltage raising device 2123 according to another embodiment of the present invention. The specific configuration and operation of the voltage raising device 2123 of FIG. 8 are as follows.

음의 읽기 전압(VNEG)이 목표 읽기 전압 보다 높을 때는 제 2 피모스 트랜지스터(PM2)가 턴-오프 되고 피2(P2)가 로우(low)가 되어 제 2 엔모스 트랜지스터(NM2)가 턴-오프 된다.When the negative read voltage VNEG is higher than the target read voltage, the second PMOS transistor PM2 is turned off and the second PMOS transistor P2 is turned low so that the second NMOS transistor NM2 is turned- Off.

음의 읽기 전압(VNEG)이 목표 읽기 전압 보다 낮을 때는 피드2(FEED2)의 전압이 제 2 기준 전압(VREF2) 보다 낮게 되고 피1(P1)이 로우(low)가 된다. 그 결과 피2(P2)가 하이(high)가 되고 제 1 피모스 트랜지스터(PM1)가 턴-오프 된다. 내부 전원 전압(VCCI)를 소스로 하여 제 1 저항(R1) 및 제 2 저항(R2)을 거쳐 양의 전하가 전달 되고 그 결과 음의 읽기 전압(VNEG)이 상승한다. 또한 제 2 엔모스 트랜지스터(NM2)가 턴-온 되고 음의 읽기 전압(VNEG)은 제 2 엔모스 트랜지스터(NM2)와 제 2 피모스 트랜지스터(PM2)에 연결된 내부 전원 전압(VCCI)을 통해 공급된 양의 전하에 의해 빠르게 상승하게 된다. 제 2 엔모스 트랜지스터(NM2)와 제 2 피모스 트랜지스터(PM2)의 전류 구동력은 매우 크므로 제 1 저항(R1) 및 제 2 저항(R2)의 경로만을 사용하는 경우 대비 음의 읽기 전압(VNEG)을 더 빠르게 상승시킬 수 있다. 제 2 엔모스 트랜지스터(NM2)는 게이트 단자와 소스 단자가 서로 연결되는 다이오드 형태로 구현될 수 있고, 별도의 제어 신호를 필요로 하지 않을 수 있다. When the negative read voltage VNEG is lower than the target read voltage, the voltage of the feed 2 (FEED2) becomes lower than the second reference voltage VREF2 and the p1 (P1) becomes low. As a result, P2 (P2) becomes high and the first PMOS transistor PM1 is turned off. A positive charge is transferred through the first resistor R1 and the second resistor R2 with the internal supply voltage VCCI as a source, and as a result, the negative read voltage VNEG rises. The second NMOS transistor NM2 is turned on and the negative read voltage VNEG is supplied through the internal power supply voltage VCCI connected to the second NMOS transistor NM2 and the second PMOS transistor PM2 So that it rapidly rises due to the positive amount of charge. Since the current driving force of the second NMOS transistor NM2 and the second PMOS transistor PM2 is very large, when only the path of the first resistor R1 and the second resistor R2 is used, the contrast negative read voltage VNEG ) Can be increased faster. The second NMOS transistor NM2 may be implemented in the form of a diode in which the gate terminal and the source terminal are connected to each other and may not require a separate control signal.

제 2 엔모스 트랜지스터(NM2)는 음의 읽기 전압(VNEG)의 전압이 목표 읽기 전압 보다 더 낮고, 음의 읽기 전압(VNEG)과 목표 읽기 전압 간의 차이가 클수록 전류 구동력이 더 클 수 있다. 또한 음의 읽기 전압(VNEG)이 상승하면서 음의 읽기 전압(VNEG)과 목표 읽기 전압 간의 차이가 작아질수록 제 2 엔모스 트랜지스터(NM2)의 전류 구동력이 작아지게 된다. 따라서 제 2 엔모스 트랜지스터(NM2)에 의해 공급된 양의 전하에 의해 음의 읽기 전압(VNEG)ㅇ 목표 읽기 전압 보다 더 높은 전압으로 상승하지 않을 수 있다. 따라서 음의 읽기 전압(VNEG)이 안정적으로 목표 읽기 전압에 도달할 수 있다.The second NMOS transistor NM2 may have a larger current driving force as the voltage of the negative read voltage VNEG is lower than the target read voltage and the difference between the negative read voltage VNEG and the target read voltage becomes larger. Also, as the negative read voltage VNEG rises and the difference between the negative read voltage VNEG and the target read voltage becomes smaller, the current driving force of the second NMOS transistor NM2 becomes smaller. Therefore, the negative read voltage VNEG may not rise to a voltage higher than the target read voltage by the positive charge supplied by the second NMOS transistor NM2. Therefore, the negative read voltage VNEG can stably reach the target read voltage.

결과적으로 전압 상승 장치(2123)에 의해 시작 전압이 목표 읽기 전압 보다 낮은 경우 빠르고 안정적으로 목표 읽기 전압으로의 스위칭이 가능해 지게 되고 메모리 장치의 읽기 성능이 향상될 수 있다.As a result, when the starting voltage is lower than the target reading voltage by the voltage raising device 2123, switching to the target reading voltage can be performed quickly and stably and the reading performance of the memory device can be improved.

도 9는 도 8의 음의 전압 레귤레이터에 의한 음의 전압 생성을 설명하기 위한 타이밍도 이다.9 is a timing chart for explaining negative voltage generation by the negative voltage regulator of FIG.

도 9를 참조하면, 먼저 읽기 동작이 시작되면 목표 읽기 전압 생성을 위하여 먼저 펌프 및 레귤레이터가 활성화 된다. 만일 목표 읽기 전압이 음의 전압이면 음의 전압 펌프(2121) 및 음의 전압 레귤레이터(2122)가 활성화 된다. 음의 전압 레귤레이터(2122)의 출력인 음의 읽기 전압(VNEG)의 시작 전압은 접지 전압일 수 있다. 제 1 읽기 동작의 목표 읽기 전압은 제 1 음의 목표 읽기 전압(Vneg1)이고 음의 전압 펌프(2121)는 제 1 음의 목표 읽기 전압(Vneg1)과 같거나 더 낮은 전압인 음의 펌핑 전압(VNEG_PUMP)을 생성한다. T1~T2 구간 동안 음의 전압 레귤레이터(2122)의 제 1 피모스 트랜지스터(PM1)가 턴-온 되고, 제 1 피모스 트랜지스터(PM1)를 통해 음의 펌핑 전압(VNEG_PUMP)으로부터 공급된 음의 전하에 의해 음의 읽기 전압(VNEG)이 하강하기 시작한다. 이때 제 1 피모스 트랜지스터(PM1)의 강한 전류 구동력 및 제 1 저항 및 제 2 저항 경로의 약한 전류 구동력에 의해 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 더 낮은 전압까지 하강하게 되는 언더슈트(undershoot)가 발생할 수 있다. 제 1 피모스 트랜지스터(PM1)에 의해 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 낮은 전압으로 하강하면, 피1(P1)이 로우(low)가 되어 제 2 피모스 트랜지스터(PM2)가 턴-온 되고, 피2(P2)가 하이(high)가 된다. 또한 제 2 엔모스 트랜지스터(NM2)가 턴-온 되어 T2~T3 구간에서 음의 읽기 전압(VNEG)이 제 2 피모스 트랜지스터(PM2) 및 제 2 엔모스 트랜지스터(NM2)의 경로를 통해 내부 전원 전압(VCCI)으로부터 공급된 양의 전하에 의해 빠르게 상승하게 된다. 이때 제 2 엔모스 트랜지스터(NM2) 및 제 2 피모스 트랜지스터(PM2)에 의한 전류 구동력이 제 1 저항(R1) 및 제 2 저항(R2)의 경로의 전류 구동력 대비 매우 크므로 도 4의 경우 대비 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1) 아래로 언더슈트(undershoot)되는 정도가 더 작게 된다. 점선은 도 4에서의 음의 읽기 전압(VNEG)의 파형을 도시한 것이다. 또한 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1)로 상승하는 기울기 역시 도 4의 경우 대비 더 가파르게 형성될 수 있다. 또한 음의 읽기 전압(VNEG)이 제 1 음의 목표 읽기 전압(Vneg1)에 접근할수록 제 2 엔모스 트랜지스터(NM2)의 전류 구동력이 약화되어 음의 읽기 전압(VNEG)이 상승하는 기울기가 작아질 수 있다. 결과적으로 음의 읽기 전압(VNEG)이 빠르고 안정적으로 제 1 음의 목표 읽기 전압(Vneg1)으로 스위칭 될 수 있다. Referring to FIG. 9, when the read operation is started, the pump and the regulator are first activated to generate the target read voltage. If the target read voltage is a negative voltage, the negative voltage pump 2121 and the negative voltage regulator 2122 are activated. The start voltage of the negative read voltage VNEG, which is the output of the negative voltage regulator 2122, may be the ground voltage. The target read voltage of the first read operation is the first negative target read voltage Vnegl and the negative voltage pump 2121 receives the negative pumping voltage < RTI ID = 0.0 > VNEG_PUMP). The first PMOS transistor PM1 of the negative voltage regulator 2122 is turned on during the period T1 to T2 and the negative charge supplied from the negative pumping voltage VNEG_PUMP through the first PMOS transistor PM1 The negative read voltage VNEG begins to fall. At this time, due to the strong current driving force of the first PMOS transistor PM1 and the weak current driving force of the first resistor and the second resistance path, the negative read voltage VNEG becomes lower than the first negative read voltage Vneg1 The undershoot may be generated. When the negative read voltage VNEG is lowered to a voltage lower than the first negative target read voltage Vneg1 by the first PMOS transistor PM1, P 1 (P1) becomes low, The MOS transistor PM2 is turned on and the P2 (P2) becomes high. The second NMOS transistor NM2 is turned on so that a negative read voltage VNEG is applied to the internal power supply V2 through the path of the second PMOS transistor PM2 and the second NMOS transistor NM2 in the T2- Is rapidly raised by the positive charge supplied from the voltage VCCI. At this time, since the current driving force by the second NMOS transistor NM2 and the second PMOS transistor PM2 is much larger than the current driving force of the path of the first resistor R1 and the second resistor R2, The degree to which the negative read voltage VNEG is undershooted below the first negative read voltage Vneg1 becomes smaller. The dotted line shows the waveform of the negative read voltage VNEG in Fig. In addition, the slope at which the negative read voltage VNEG rises to the first negative read voltage Vneg1 may also be formed more steeper than in the case of FIG. Also, as the negative read voltage VNEG approaches the first negative read voltage Vneg1, the current driving force of the second NMOS transistor NM2 becomes weak and the slope of the negative read voltage VNEG rises becomes small . As a result, the negative read voltage VNEG can be quickly and stably switched to the first negative target read voltage Vnegl.

제 2 읽기 동작의 목표 읽기 전압이 제 2 음의 목표 읽기 전압(Vneg2)이고, 제 2 음의 목표 읽기 전압(Vneg2)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 클 수 있다. 또한 제 1 음의 목표 읽기 전압(Vneg1)이 내부 접지 전압(VSSI)이나 내부 전원 전압(VCCI)을 거치지 않고 바로 제 2 음의 목표 읽기 전압(Vneg2)으로 스위칭 될 수 있다.The target read voltage of the second read operation may be the second negative target read voltage Vneg2 and the second negative target read voltage Vneg2 may be greater than the first negative target read voltage Vnegl. The first negative target read voltage Vnegl can be switched to the second negative target read voltage Vneg2 directly without passing through the internal ground voltage VSSI or the internal supply voltage VCCI.

제 2 읽기 동작이 시작되면 T4~T5 구간 동안 제 2 음의 목표 읽기 전압(Vneg2)으로 제 1 음의 목표 읽기 전압(Vneg1)이 상승하게 된다. 제 2 음의 목표 읽기 전압(Vneg2)이 제 1 음의 목표 읽기 전압(Vneg1) 보다 크기 때문에 T4~T5 구간 동안 제 1 피모스 트랜지스터(PM1)의 전류 구동력이 여전히 약화 되고 제 1 저항(R1) 및 제 2 저항(R2)의 경로로 양의 전하가 전달되어 음의 읽기 전압(VNEG)이 제 2 음의 목표 읽기 전압(Vneg2)으로 상승하게 된다. 또한 제 2 엔모스 트랜지스터(NM2) 및 제 2 피모스 트랜지스터(PM2)를 통해 내부 전원 전압(VCCI)으로부터 공급된 양의 전하에 의해 음의 읽기 전압(VNEG)이 빠른 속도로 상승하여 제 2 음의 목표 읽기 전압(Vneg2)에 도달하게 된다. 또한 음의 읽기 전압(VNEG)이 제 2 음의 목표 읽기 전압(Vneg2)에 접근할수록 제 2 엔모스 트랜지스터(NM2)의 전류 구동력은 약화되게 된다. 따라서 음의 읽기 전압(VNEG)의 상승 기울기는 음의 읽기 전압(VNEG)과 제 2 음의 목표 읽기 전압(Vneg2)와의 차가 클수록 가파르고 음의 읽기 전압(VNEG)이 제 2 음의 목표 읽기 전압(Vneg2)에 다가갈수록 작아지게 된다. 따라서 빠르고 안정적으로 제 2 음의 목표 읽기 전압(Vneg2)가 생성될 수 있다.When the second read operation is started, the first negative target read voltage Vneg1 rises to the second target read voltage Vneg2 during the period from T4 to T5. The current driving force of the first PMOS transistor PM1 is still weakened during the period from T4 to T5 and the first resistor R1 is shortened because the second negative target read voltage Vneg2 is larger than the first negative target read voltage Vneg1. And positive charge is transferred to the path of the second resistor R2 so that the negative read voltage VNEG rises to the second negative target read voltage Vneg2. The negative read voltage VNEG rises at a high speed by the positive charge supplied from the internal supply voltage VCCI through the second NMOS transistor NM2 and the second PMOS transistor PM2, The target read voltage Vneg2 of the transistor Q3 is reached. Also, as the negative read voltage VNEG approaches the second negative target read voltage Vneg2, the current driving capability of the second NMOS transistor NM2 becomes weak. Therefore, the rising slope of the negative read voltage VNEG becomes steep as the difference between the negative read voltage VNEG and the second negative target read voltage Vneg2 becomes larger and the negative read voltage VNEG becomes higher than the target read voltage VNEG of the second negative Vneg2). Therefore, the second target read voltage Vneg2 can be generated quickly and stably.

제 2 음의 목표 읽기 전압(Vneg2)의 생성이 완료되면 로우 디코더(220)를 통하여 제 2 음의 목표 읽기 전압(Vneg2)이 메모리 셀 어레이(100)로 인가되고 T5~T6 구간 동안 메모리 셀 어레이(100)에 저장된 데이터가 출력되어 페이지 버퍼들(231)에 일시적으로 저장될 수 있다. The second negative target read voltage Vneg2 is applied to the memory cell array 100 through the row decoder 220 and the second negative target read voltage Vneg2 is applied to the memory cell array 100 during the period T5 to T6, The data stored in the memory unit 100 may be output and temporarily stored in the page buffers 231. [

도 10은 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 설명하기 위한 도면이다.10 is a diagram for explaining a memory system including a memory device according to an embodiment of the present invention.

도 10을 참조하면, 메모리 장치(1110)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다. Referring to FIG. 10, the memory device 1110 may be configured substantially the same as FIG. 1, so a detailed description of the memory device 1110 is omitted.

제어부(3100)는 메모리 장치(1110)를 제어하도록 구성될 수 있다. SRAM(3110)은 CPU(3120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(3130; Host I/F)는 메모리 시스템(3000)과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 제어부(3100)에 구비된 에러 정정 회로(3140; ECC)는 메모리 장치(1110)로부터 리드된 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 반도체 인터페이스(3150; Semiconductor I/F)는 메모리 장치(1110)와 인터페이싱 할 수 있다. CPU(3120)는 제어부(3100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도 11에는 도시되지 않았지만, 메모리 시스템(3000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.The control unit 3100 may be configured to control the memory device 1110. The SRAM 3110 can be used as a working memory of the CPU 3120. [ The host interface 3130 (Host I / F) may have a data exchange protocol of a host connected to the memory system 3000. The error correction circuit 3140 (ECC) provided in the control unit 3100 can detect and correct an error included in the data read from the memory device 1110. [ A semiconductor interface (I / F) 3150 may interface with the memory device 1110. The CPU 3120 can perform a control operation for exchanging data of the controller 3100. [ 11, the memory system 3000 may further be provided with a ROM (not shown) or the like for storing code data for interfacing with a host (Host).

본 발명에 따른 메모리 시스템(3000)은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다. The memory system 3000 in accordance with the present invention may be implemented as a computer system, such as a computer, a UMPC (Ultra Mobile PC), a workstation, a netbook, a PDA, a portable computer, a web tablet, a wireless phone A mobile phone, a smart phone, a digital camera, a digital audio recorder, a digital audio player, a digital picture recorder, A digital video player, a digital video player, a device capable of transmitting and receiving information in a wireless environment, and a device applied to one of various devices constituting a home network .

도 11은 본 발명의 실시예에 따른 메모리 장치를 포함하는 컴퓨팅 시스템을 설명하기 위한 도면이다.11 is a diagram for explaining a computing system including a memory device according to an embodiment of the present invention.

도 11을 참조하면, 본 발명에 따른 컴퓨팅 시스템(4000)은 버스(4300)에 전기적으로 연결된 메모리 장치(1110), 제어부(4100), 모뎀(4200), 마이크로프로세서(4400) 및 사용자 인터페이스(4500)를 포함한다. 본 발명에 따른 컴퓨팅 시스템(4000)이 모바일 장치인 경우, 컴퓨팅 시스템(4000)의 동작 전압을 공급하기 위한 배터리(4600)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(4000)에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다. 11, a computing system 4000 in accordance with the present invention includes a memory device 1110, a control unit 4100, a modem 4200, a microprocessor 4400 and a user interface 4500 electrically connected to a bus 4300 ). If the computing system 4000 according to the present invention is a mobile device, a battery 4600 for supplying the operating voltage of the computing system 4000 may additionally be provided. Although not shown in the figure, the computing system 4000 according to the present invention may further include an application chip set, a camera image processor (CIS), a mobile DRAM, and the like.

메모리 장치(1110)는 도 1과 실질적으로 동일하게 구성될 수 있으므로, 메모리 장치(1110)에 대한 구체적인 설명은 생략한다. Since the memory device 1110 can be configured substantially the same as FIG. 1, a detailed description of the memory device 1110 will be omitted.

제어부(4100)와 메모리 장치(1110)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.The controller 4100 and the memory device 1110 may constitute a solid state drive / disk (SSD).

본 발명에 따른 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.The system according to the present invention can be implemented using various types of packages. For example, the system according to the present invention may be implemented as a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carriers (PLCC), plastic dual in- (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Packages such as Outline Package (SSOP), Thin Small Outline (TSOP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP) and Wafer-Level Processed Stack Package As shown in FIG.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention.

1110: 메모리 장치 100: 메모리 셀 어레이
210: 전압 생성 회로 220: 로우 디코더
230: 페이지 버퍼부 240: 칼럼 디코더
250: 입출력 회로 300: 제어 회로
211: 양의 전압 생성 장치 212: 음의 전압 생성 장치
BL: 비트 라인 PL: 페이지 라인1110: memory device 100: memory cell array
210: voltage generation circuit 220:
230: page buffer unit 240: column decoder
250: input / output circuit 300: control circuit
211: Positive voltage generating device 212: Negative voltage generating device
BL: bit line PL: page line

Claims

제 1 음의 전압을 생성하는 음의 전압 펌프; 및
상기 제 1 음의 전압을 이용하여 제 2 음의 전압을 생성하고 출력 단자를 통해 상기 제 2 음의 전압을 출력하는 음의 전압 레귤레이터를 포함하고,
상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 제 1 증폭 회로를 포함하고, 상기 제 1 증폭 회로의 출력 전압에 따라 상기 출력 단자의 전압을 상승시키는 전압 상승 장치를 포함하는 전압 생성 회로.
A negative voltage pump for generating a first negative voltage; And
And a negative voltage regulator that generates a second negative voltage using the first negative voltage and outputs the second negative voltage through an output terminal,
Wherein the negative voltage regulator includes a first amplifying circuit controlled by a voltage of the output terminal and a voltage raising device for raising a voltage of the output terminal in accordance with an output voltage of the first amplifying circuit, .

제1항에 있어서,
상기 전압 상승 장치는 상기 출력 단자에 연결되는 제 1 트랜지스터를 포함하는 전압 생성 회로.
The method according to claim 1,
And the voltage raising device includes a first transistor connected to the output terminal.

제2항에 있어서,
상기 제 1 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 낮을 때 턴-온 되고,
상기 제 1 트랜지스터를 통해 공급된 전하에 의해 상기 출력 단자의 전압이 상승하는 전압 생성 회로.
3. The method of claim 2,
The first transistor is turned on when the voltage of the output terminal is lower than the second negative voltage,
And the voltage of the output terminal rises by the charge supplied through the first transistor.

제2항에 있어서,
상기 제 1 트랜지스터는 제 1 제어 신호에 의해 제어되고, 상기 음의 전압 레귤레이터의 목표 출력 전압이 변경될 때 상기 제 1 제어 신호에 응답하여 미리 정해진 시간 동안 턴-온 되는 전압 생성 회로.
3. The method of claim 2,
Wherein the first transistor is controlled by a first control signal and is turned on for a predetermined time in response to the first control signal when a target output voltage of the negative voltage regulator is changed.

제3항에 있어서,
상기 전압 상승 장치는 게이트가 상기 제 1 증폭 회로의 출력 단자에 연결된 제 2 트랜지스터를 포함하고,
상기 제 2 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 낮을 때 상기 제 1 트랜지스터를 턴-온 시키는 전압 생성 회로.
The method of claim 3,
Wherein the voltage raising device includes a second transistor whose gate is connected to the output terminal of the first amplifying circuit,
And the second transistor turns on the first transistor when the voltage of the output terminal is lower than the second negative voltage.

제5항에 있어서,
상기 전압 상승 장치는 상기 제 2 트랜지스터와 연결되고 제 1 제어 신호에 의해 제어되는 제 3 트랜지스터를 포함하고,
상기 제 1 제어 신호는 상기 음의 전압 레귤레이터의 출력 전압이 스위칭 되는 시점에 미리 정해진 시간 동안 상기 제 3 트랜지스터를 턴-온 시키는 전압 생성 회로.
6. The method of claim 5,
The voltage raising device includes a third transistor connected to the second transistor and controlled by a first control signal,
Wherein the first control signal turns on the third transistor for a predetermined time at the time when the output voltage of the negative voltage regulator is switched.

제3항에 있어서,
상기 제 1 트랜지스터의 소스 또는 드레인 중 어느 하나는 접지 전압에 연결된 전압 생성 회로.
The method of claim 3,
Wherein either the source or the drain of the first transistor is connected to a ground voltage.

제3항에 있어서,
상기 제 1 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 높을 때 턴-오프 되는 전압 생성 회로.
The method of claim 3,
And the first transistor is turned off when the voltage of the output terminal is higher than the second negative voltage.

제8항에 있어서,
상기 전압 상승 장치는 상기 출력 단자에 연결된 제 1 저항을 포함하고,
상기 제 1 저항을 통해 공급된 전하에 의해 상기 출력 단자의 전압이 상승하는 전압 생성 회로.
9. The method of claim 8,
The voltage raising device includes a first resistor connected to the output terminal,
And the voltage of the output terminal rises by the charge supplied through the first resistor.

제3항에 있어서,
상기 음의 전압 레귤레이터는 상기 출력 단자와 상기 음의 전압 펌프 사이에 연결되어 상기 제 1 증폭 회로의 상기 출력 전압에 의해 제어되는 제 2 트랜지스터를 포함하고,
상기 제 2 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 높을 때 턴-온 되는 전압 생성 회로.
The method of claim 3,
The negative voltage regulator includes a second transistor connected between the output terminal and the negative voltage pump and controlled by the output voltage of the first amplifying circuit,
And the second transistor is turned on when the voltage of the output terminal is higher than the second negative voltage.

제3항에 있어서,
상기 제 1 트랜지스터는 상기 출력 단자와 상기 제 1 증폭 회로의 상기 출력 전압에 의해 제어되는 제 2 트랜지스터 사이에 연결되는 전압 생성 회로.
The method of claim 3,
Wherein the first transistor is connected between the output terminal and a second transistor controlled by the output voltage of the first amplifying circuit.

제11항에 있어서,
상기 제 1 트랜지스터는 게이트와 소스가 서로 연결된 구조를 가지는 전압 생성 회로.
12. The method of claim 11,
Wherein the first transistor has a structure in which a gate and a source are connected to each other.

제11항에 있어서,
상기 제 1 트랜지스터는 상기 출력 단자의 전압과 상기 제 2 음의 전압의 차가 작을수록 전류 구동 능력이 작아 지는 전압 생성 회로.
12. The method of claim 11,
Wherein the current driving capability of the first transistor is reduced as the difference between the voltage of the output terminal and the second negative voltage is smaller.

제13항에 있어서,
상기 제 1 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 높을 때 턴-오프 되는 전압 생성 회로.
14. The method of claim 13,
And the first transistor is turned off when the voltage of the output terminal is higher than the second negative voltage.

제13항에 있어서,
상기 제 1 트랜지스터는 엔모스 트랜지스터인 전압 생성 회로.
14. The method of claim 13,
Wherein the first transistor is an NMOS transistor.

메모리 셀 어레이;
제 1 음의 전압을 생성하는 음의 전압 펌프;
상기 제 1 음의 전압을 이용하여 제 2 음의 전압을 생성하고 출력 단자를 통해 상기 제 2 음의 전압을 출력하는 음의 전압 레귤레이터; 및
상기 제 2 음의 전압을 상기 메모리 셀 어레이에 인가하는 로우 디코더를 포함하고,
상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 제 1 증폭 회로를 포함하고, 상기 출력 단자에 연결되고 상기 제 1 증폭 회로의 출력 전압에 의해 제어되는 제 1 트랜지스터를 포함하는 전압 상승 장치를 포함하고,
상기 전압 상승 장치는 상기 제 1 트랜지스터를 통해 공급된 전하에 의해 상기 출력 단자의 전압을 상승시키는 메모리 장치.
A memory cell array;
A negative voltage pump for generating a first negative voltage;
A negative voltage regulator that generates a second negative voltage using the first negative voltage and outputs the second negative voltage through an output terminal; And
And a row decoder for applying the second negative voltage to the memory cell array,
Wherein the negative voltage regulator includes a first amplifying circuit controlled by a voltage of the output terminal and a first transistor connected to the output terminal and controlled by an output voltage of the first amplifying circuit, Lt; / RTI >
Wherein the voltage raising device raises the voltage of the output terminal by the charge supplied through the first transistor.

제16항에 있어서,
상기 제 1 트랜지스터는 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 낮을 때 턴-온 되는 메모리 장치.
17. The method of claim 16,
And the first transistor is turned on when the voltage of the output terminal is lower than the second negative voltage.

제17항에 있어서,
상기 전압 상승 장치는 제 1 제어 신호에 의해 제어되는 메모리 장치.
18. The method of claim 17,
Wherein the voltage raising device is controlled by a first control signal.

제18항에 있어서,
상기 제 1 제어 신호는 상기 출력 단자의 목표 전압이 스위칭 되는 시점에 미리 정해진 시간 동안 제 1 트랜지스터가 턴-온 되도록 제어되는 메모리 장치.
19. The method of claim 18,
Wherein the first control signal is controlled so that the first transistor is turned on for a predetermined time at the time when the target voltage of the output terminal is switched.

제19항에 있어서,
상기 전압 상승 장치는 상기 출력 단자에 연결된 제 1 저항을 포함하고,
상기 출력 단자의 전압은 상기 제 1 저항을 통해 공급된 전하에 의해 상승하는 메모리 장치.
20. The method of claim 19,
The voltage raising device includes a first resistor connected to the output terminal,
And the voltage of the output terminal rises by the charge supplied through the first resistor.

제20항에 있어서,
상기 음의 전압 레귤레이터는 상기 출력 단자와 상기 음의 전압 펌프 사이에 연결된 제 2 트랜지스터를 포함하고,
상기 출력 단자의 전압은 상기 제 2 트랜지스터를 통해 공급된 전하에 의해 하강하는 메모리 장치.
21. The method of claim 20,
Wherein the negative voltage regulator includes a second transistor connected between the output terminal and the negative voltage pump,
And the voltage of the output terminal is lowered by the charge supplied through the second transistor.

제21항에 있어서,
상기 제 2 트랜지스터는 상기 제 1 증폭 회로의 상기 출력 전압에 의해 제어되고, 상기 출력 단자의 전압이 상기 제 2 음의 전압 보다 높을 때 턴-온 되는 메모리 장치.
22. The method of claim 21,
Wherein the second transistor is controlled by the output voltage of the first amplifying circuit and is turned on when the voltage of the output terminal is higher than the second negative voltage.

제16항에 있어서,
상기 전압 상승 장치는 상기 제 1 증폭 회로의 상기 출력 전압에 의해 제어되고 상기 제 1 트랜지스터와 연결되는 제 2 트랜지스터를 포함하는 메모리 장치.
17. The method of claim 16,
Wherein the voltage raising device includes a second transistor controlled by the output voltage of the first amplifying circuit and connected to the first transistor.

제23항에 있어서,
상기 제 1 트랜지스터의 게이트와 소스가 상기 제 2 트랜지스터의 드레인에 연결되는 메모리 장치.
24. The method of claim 23,
And a gate and a source of the first transistor are coupled to a drain of the second transistor.

제24항에 있어서,
상기 제 1 트랜지스터는 상기 출력 단자의 전압과 상기 제 2 음의 전압의 차가 작을수록 전류 구동 능력이 작아 지는 메모리 장치.
25. The method of claim 24,
Wherein the current driving capability of the first transistor is reduced as the difference between the voltage of the output terminal and the second negative voltage is smaller.

제25항에 있어서,
상기 제 1 트랜지스터는 엔모스 트랜지스터인 메모리 장치.
26. The method of claim 25,
Wherein the first transistor is an NMOS transistor.

메모리 셀 어레이;
제 1 음의 전압을 생성하는 음의 전압 펌프;
상기 제 1 음의 전압에 따라 제 2 음의 전압 및 상기 제 2 음의 전압 보다 높은 제 3 음의 전압을 생성하고, 출력 단자를 통해 상기 제 2 음의 전압 및 상기 제 3 음의 전압을 출력하는 음의 전압 레귤레이터;
상기 제 2 음의 전압과 상기 제 3 음의 전압을 메모리 셀 어레이에 순차적으로 인가하는 로우 디코더; 및
상기 제 2 음의 전압과 상기 제 3 음의 전압에 응답하여 상기 메모리 셀 어레이로부터 출력된 데이터를 저장하는 페이지 버퍼를 포함하고,
상기 음의 전압 레귤레이터는 상기 출력 단자의 전압에 의해 제어되는 제 1 증폭 회로를 포함하고, 상기 출력 단자에 연결되어 상기 제 1 증폭 회로의 출력 전압에 의해 제어되는 제 1 트랜지스터를 포함하는 전압 상승 장치를 포함하고,
상기 출력 단자의 전압이 상기 제 1 트랜지스터를 통해 공급된 전하에 의해 제 2 음의 전압에서 상기 제 3 음의 전압으로 상승하는 메모리 장치.
A memory cell array;
A negative voltage pump for generating a first negative voltage;
Generating a second negative voltage according to the first negative voltage and a third negative voltage higher than the second negative voltage and outputting the second negative voltage and the third negative voltage through an output terminal A negative voltage regulator;
A row decoder sequentially applying the second negative voltage and the third negative voltage to the memory cell array; And
And a page buffer for storing data output from the memory cell array in response to the second negative voltage and the third negative voltage,
Wherein the negative voltage regulator includes a first amplifying circuit controlled by a voltage of the output terminal and a first transistor connected to the output terminal and controlled by an output voltage of the first amplifying circuit, Lt; / RTI >
And the voltage of the output terminal rises from the second negative voltage to the third negative voltage by the electric charge supplied through the first transistor.

제27항에 있어서,
상기 제 1 트랜지스터는 제 1 제어 신호에 따라 상기 출력 단자의 목표 전압이 스위칭 되는 시점에 미리 정해진 시간 동안 턴-온 되는 메모리 장치.
28. The method of claim 27,
Wherein the first transistor is turned on for a predetermined time at a point of time when a target voltage of the output terminal is switched according to a first control signal.

제28항에 있어서,
상기 전압 상승 장치는 상기 출력 단자에 연결된 제 1 저항을 포함하고,
상기 제 1 저항을 통해 공급된 전하에 의해 상기 출력 단자의 전압이 상승하는 메모리 장치.
29. The method of claim 28,
The voltage raising device includes a first resistor connected to the output terminal,
And the voltage of the output terminal rises by the charge supplied through the first resistor.

제28항에 있어서,
상기 전압 상승 장치는 상기 제 1 트랜지스터와 연결되고, 상기 제 1 증폭 회로의 상기 출력 전압에 의해 제어되는 제 2 트랜지스터를 포함하는 메모리 장치.
29. The method of claim 28,
Wherein the voltage raising device includes a second transistor connected to the first transistor and controlled by the output voltage of the first amplifying circuit.

제30항에 있어서,
상기 제 1 트랜지스터는 상기 출력 단자와 상기 제 2 트랜지스터 사이에 다이오드 형태로 연결되는 메모리 장치.
31. The method of claim 30,
Wherein the first transistor is diode-connected between the output terminal and the second transistor.

제30항에 있어서,
상기 제 1 트랜지스터는 상기 제 2 음의 전압과 상기 제 3 음의 전압의 차가 작을수록 전류 구동 능력이 작아 지는 메모리 장치.
31. The method of claim 30,
Wherein the current driving capability of the first transistor is reduced as the difference between the second negative voltage and the third negative voltage is smaller.

제32항에 있어서,
상기 제 1 트랜지스터는 엔모스 트랜지스터인 메모리 장치.33. The method of claim 32,
Wherein the first transistor is an NMOS transistor.